JPH11214528A - 半導体装置 - Google Patents

半導体装置

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JPH11214528A
JPH11214528A JP10017011A JP1701198A JPH11214528A JP H11214528 A JPH11214528 A JP H11214528A JP 10017011 A JP10017011 A JP 10017011A JP 1701198 A JP1701198 A JP 1701198A JP H11214528 A JPH11214528 A JP H11214528A
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semiconductor device
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Atsushi Miyanishi
篤史 宮西
Takashi Matsumoto
尚 松本
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Mitsubishi Electric Corp
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    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/907—CMOS gate arrays
    • H—ELECTRICITY
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  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 半導体装置の微細化に伴って活性領域および
当該活性領域を規定する絶縁膜がレイアウト設計通りに
形成されなかった場合でも、ソース・ドレイン領域間に
おける電流不良を招来しない半導体装置を提供する。 【解決手段】 活性領域１の平面視形状は、その角部に
凹部を有する形状となっている。なお、活性領域１は絶
縁膜７によって囲まれている。そして、凹部によって端
縁部が低い位置になった後退領域ＤＲにゲート電極３０
が配置され、その端縁部が後退領域ＤＲよりも突出して
いる通常領域ＯＲにゲート電極２０が配置されている。
ゲート電極２０のゲートエンドキャップ（マージン部）
の長さはｘであり、ゲート電極３０のゲートエンドキャ
ップの長さはｘ＋αとなっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、凹部を有した活性領域にＭＯＳトランジスタを形
成する場合のゲート電極のマージン部の形状に関するも
のである。
【０００２】
【従来の技術】ＭＯＳトランジスタで構成される半導体
装置においては、活性領域（素子形成領域）を取り囲む
ように絶縁膜が形成され、当該活性領域と他の活性領域
とを電気的に分離する構造が採られることが多い。そし
て、活性領域に形成されるＭＯＳトランジスタのゲート
電極は活性領域を分断するように活性領域上から絶縁膜
上に渡って形成され、ゲート電極の両側に形成されるソ
ース・ドレイン領域は電気的に分離される構成となって
いる。
【０００３】図２９に活性領域の一部分と、その活性領
域上に形成されたゲート電極の配置状態を示す。図２９
において、活性領域１の平面視形状は、その角部に凹部
を有する形状となっている。すなわち、凹部の存在によ
り活性領域１の幅が部分的に狭くなっている。なお、活
性領域１は絶縁膜７によって囲まれている。そして、当
該凹部の絶縁膜７上に端部が架かるようにゲート電極３
が形成され、凹部以外の絶縁膜７上に端部が架かるよう
にゲート電極２が形成されている。
【０００４】なお、ゲート電極２および３の絶縁膜７上
に架かる部分をゲートエンドキャップと呼称し、その長
さをｘで示す。ゲートエンドキャップはゲート電極の長
さが活性領域の差し渡し長さよりも短くなることを防止
するため、レイアウト設計の段階でマージン部（活性領
域からはみ出したゲート部分）として設定されるもので
あり、設計上の活性領域の端縁部からの長さとして全て
のゲート電極に対して一律に設定されている。また、そ
の長さは、ゲート電極の先端部がエッチング等により侵
食されて丸みをおび、部分的にゲート長が短くなった場
合でも、その先端が活性領域上に位置することがないよ
うな長さに設定される。また、ゲート電極３の両側には
ソース・ドレイン領域ＳＤＡおよびＳＤＢが形成されて
いる。なお、ゲート電極３の片側にもソース・ドレイン
領域が形成されるが、図中では符号は付していない。
【０００５】なお、ゲートエンドキャップはゲート電極
の最端部と活性領域の端縁部との間の部分を指す。従っ
て、２つの活性領域が離れて形成され、当該２つの活性
領域に渡るように１のゲート電極が形成される場合、２
つの活性領域間の絶縁膜上にはゲート電極が形成される
が、その部分にはゲート電極の端部は存在しないのでゲ
ートエンドキャップは存在しない。
【０００６】また、コンタクトホールやビアホールなど
が形成されるゲート電極のパッド部分や、配線層に直接
接続されるゲート電極のパッド部分にはゲート電極の端
部が存在するが、当該部分にはゲートエンドキャップは
存在しない（必要としない）。
【０００７】活性領域１が凹部を有した形状になる場合
としては、例えば、図３０に示すようなＡＮＤ−ＮＯＲ
ゲートを形成する場合がある。なお、ＡＮＤ部Ｃ１には
入力信号Ｉ１およびＩ２が与えられ、ＮＯＲ部Ｃ２の他
方の入力には入力信号Ｉ３が与えられる構成となってい
る。
【０００８】図３１にＡＮＤ−ＮＯＲゲートＣ１０のト
ランジスタレベルでの構成を示す。ＡＮＤ−ＮＯＲゲー
トＣ１０は、ソース電極が共通に電源ＶDDに接続された
ＰチャネルトランジスタＱ１およびＱ２と、Ｐチャネル
トランジスタＱ１およびＱ２のドレイン電極にソース電
極が接続されたＰＭＯＳトランジスタＱ３と、ＰＭＯＳ
トランジスタＱ３のドレイン電極にドレイン電極が共通
に接続されたＮＭＯＳトランジスタＱ４およびＱ６と、
ＮＭＯＳトランジスタＱ４のソース電極にドレイン電極
が接続され、ソース電極がＮＭＯＳトランジスタＱ６の
ソース電極と共通に接地されたＮＭＯＳトランジスタＱ
５とを備えている。入力信号Ｉ１およびＩ２は、ＰＭＯ
ＳトランジスタＱ１およびＱ２のゲート電極Ｇ１および
Ｇ２と、ＮＭＯＳトランジスタＱ４およびＱ５のゲート
電極Ｇ４およびＧ５に与えられ、入力信号Ｉ３はＰＭＯ
ＳトランジスタＱ３およびＮＭＯＳトランジスタＱ６の
それぞれのゲート電極Ｇ３およびＧ６に与えられる構成
となっている。そして、ＰＭＯＳトランジスタＧ３、Ｎ
ＭＯＳトランジスタＧ４およびＧ６の共通接続ノードが
出力端となっている。
【０００９】このような構成のＡＮＤ−ＮＯＲゲートＣ
１０のＮＭＯＳトランジスタのレイアウト図を図３２に
示す。
【００１０】図３２において、活性領域ＡＲの平面視形
状は、その１の角部に凹部を有した形状であり、活性領
域ＡＲは絶縁膜ＩＦによって囲まれている。そして、当
該凹部によって差し渡し長さが短くなった後退領域ＤＲ
にゲート電極Ｇ６が形成され、凹部以外の通常領域ＯＲ
にゲート電極Ｇ４およびＧ５が形成されている。
【００１１】ここで、図２９に示すＡ−Ａ線における断
面矢視図を図３３に示す。図３３に示されるようにゲー
ト電極３は活性領域１上から絶縁膜７上に、ゲートエン
ドキャップの長さｘに渡って形成されている。従って、
図２９に示すソース・ドレイン領域ＳＤＡおよびＳＤＢ
は電気的に分離されている。なお、ゲート電極３の下部
のシリコン基板８内にはチャネル領域が形成されている
ので、断面方向においては活性領域１は見えないが、図
３３においては便宜的に活性領域１に対応する位置を破
線で示している。
【００１２】
【発明が解決しようとする課題】このように、活性領域
が凹部を有する形状であっても、通常はソース・ドレイ
ン領域ＳＤＡおよびＳＤＢは電気的に分離されている
が、凹部の形状によってはソース・ドレイン領域ＳＤＡ
およびＳＤＢを完全に分離できない場合がある。
【００１３】このような場合を図３４および図３５を用
いて説明する。図３４には、その端部が凹部とならず、
角部が斜めに切り欠かれた形状の活性領域１Ａが示され
ている。図３４に示すＡ−Ａ線における断面矢視図を図
３６に示す。図３６に示されるようにゲート電極３は絶
縁膜７上には達しておらず、活性領域１がゲート電極３
よりも長くなっている。
【００１４】このような形状の活性領域１Ａに、図２９
と同様のゲート電極２および３を形成すると、ゲート電
極３の端部は絶縁膜７の上部には架からないことにな
る。そして、一般にソース・ドレイン領域はゲート電極
を注入マスクとして不純物を注入して形成するので、ゲ
ート電極３を注入マスクとして不純物を注入した場合、
ソース・ドレイン領域はゲート電極３の両側に形成され
るだけでなくゲート電極３の先端部の周囲にも形成され
ることになるので、結果としてゲート電極３の両側のソ
ース・ドレイン領域ＳＤＡおよびＳＤＢが電気的にショ
ートすることになり、ＭＯＳトランジスタとして機能し
なくなる。
【００１５】図３５には、その角部に凹部を有してはい
るが、凹部が矩形状ではなくなった活性領域１Ｂが示さ
れている。
【００１６】このような形状の活性領域１Ｂに、図２９
と同様のゲート電極２および３を形成すると、ゲート電
極３の端部は、その一部が絶縁膜７の上部に架かるだけ
となる。このような形状では、ゲート電極３の両側のソ
ース・ドレイン領域ＳＤＡおよびＳＤＢは電気的にショ
ートしているわけではないが、部分的にゲート長が短く
なる。すなわち、ゲート電極３のゲート長をＬとし、図
３５に示すように、ゲート電極３の端部のうち絶縁膜７
に架からない部分の長さをｂとすると、実質的なゲート
長はほぼＬ−ｂとなる。このようにゲート長が部分的に
でも短くなると、トランジスタ動作時においてソース・
ドレイン領域ＳＤＡとソース・ドレイン領域ＳＤＢとの
間でリーク電流が流れ、ＭＯＳトランジスタとしての機
能が低下する。また、図３７にゲート電極の先端部がエ
ッチング等により侵食されて丸みをおびた場合の構成を
示す。図３７に示すように、ゲート電極の先端部が丸み
をおびているので、ゲート電極３の両側面において絶縁
膜７に架からない部分が存在することになり、それぞれ
の長さをｂおよびｃとすると、実質的なゲート長はほぼ
Ｌ−ｂ−ｃとなり、ゲート電極３の先端部が丸みをおび
ない場合に比べて実質的なゲート長がさらに短くなる。
【００１７】なお図３４および図３５に示したような活
性領域１Ａおよび１Ｂが形成される原因としては、絶縁
膜形成に際してレイアウト設計通りに絶縁膜が形成され
なかったり、写真製版時の近接効果や、ソース・ドレイ
ン領域の形成に際して不純物の導入位置が予定の位置か
らずれたようなことが考えられるが、これらは、半導体
装置が微細化することで顕在化した問題であり、これま
では無視できた問題であると言える。
【００１８】本発明は上記のような問題点を解消するた
めになされたもので、半導体装置の微細化に伴って活性
領域および当該活性領域を規定する絶縁膜がレイアウト
設計通りに形成されなかった場合でも、ソース・ドレイ
ン領域間における電流不良を招来しない半導体装置を提
供する。
【００１９】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、少なくとも１のＭＯＳトランジスタ
が形成される活性領域と、前記活性領域を規定する絶縁
膜とを備えた半導体装置であって、前記活性領域の平面
視形状は凹部を有した形状に設定され、前記活性領域
は、通常領域と、前記凹部の存在によって前記通常部分
よりも端縁部が後退した後退領域とを有し、前記少なく
とも１のＭＯＳトランジスタは、前記後退領域に形成さ
れる第１のＭＯＳトランジスタと、前記通常領域に形成
される第２のＭＯＳトランジスタとを有し、前記第１の
ＭＯＳトランジスタを構成する第１のゲート電極のマー
ジン部の長さは、前記第２のＭＯＳトランジスタを構成
する第２のゲート電極のマージン部の長さよりも長く設
定されるものである。
【００２０】本発明に係る請求項２記載の半導体装置
は、前記凹部が前記活性領域の角部に形成され、前記第
１のゲート電極のマージン部の長さが、前記第２のゲー
ト電極のマージン部の長さと、前記凹部における後退長
さに等しい長さとの合計値に設定されるものである。
【００２１】本発明に係る請求項３記載の半導体装置
は、前記凹部は前記活性領域の角部に形成され、前記第
１のゲート電極のマージン部の長さが、前記第２のゲー
ト電極のマージン部の長さと、前記後退領域の端縁部か
ら、前記凹部における前記活性領域の第１および第２の
山折れ角部を結ぶように設定された仮想線と前記第１の
ゲート電極との交点までの長さとの合計値に設定される
ものである。
【００２２】本発明に係る請求項４記載の半導体装置
は、前記凹部は前記活性領域の角部以外に形成された窪
み部であって、前記通常領域は、前記窪み部を挟んで第
１および第２の通常領域に区分され、前記第２の通常領
域に端縁部は前記第１の通常領域に端縁部よりも後退し
た位置にあり、前記第１のゲート電極のマージン部の長
さが、前記第２のゲート電極のマージン部の長さと、前
記後退領域の端縁部と前記第２の通常領域の端縁部との
後退長さに等しい長さとの合計値に設定されるものであ
る。
【００２３】本発明に係る請求項５記載の半導体装置
は、前記凹部が前記活性領域の角部以外に形成された窪
み部であって、前記通常領域は、前記窪み部を挟んで第
１および第２の通常領域に区分され、前記第２の通常領
域に端縁部は前記第１の通常領域に端縁部よりも後退し
た位置にあり、前記第１のゲート電極のマージン部の長
さが、前記第２のゲート電極のマージン部の長さと、前
記後退領域の端縁部から、前記凹部における前記第１の
通常領域の山折れ角部と、前記第２の通常領域の山折れ
角部とを結ぶように設定された仮想線と前記第１のゲー
ト電極との交点までの長さとの合計値に設定されるもの
である。
【００２４】本発明に係る請求項６記載の半導体装置
は、少なくとも１のＭＯＳトランジスタが形成される活
性領域と、前記活性領域を規定する絶縁膜とを備えた半
導体装置であって、前記活性領域の平面視形状は凹部を
有した形状に設定され、前記活性領域は、通常領域と、
前記凹部の存在によって前記通常部分よりも端縁部が後
退した後退領域とを有し、前記少なくとも１のＭＯＳト
ランジスタは、前記後退領域に形成される第１のＭＯＳ
トランジスタと、前記通常領域に形成される第２のＭＯ
Ｓトランジスタとを有し、前記第１のＭＯＳトランジス
タを構成する第１のゲート電極のマージン部が、前記通
常領域から遠ざかる方向に延在するように所定の角度で
曲げられた屈曲部を有する形状に設定されるものであ
る。
【００２５】本発明に係る請求項７記載の半導体装置
は、前記凹部は前記活性領域の角部に形成され、前記所
定の角度は９０度であって、前記後退領域は、前記第１
のゲート電極に直交する第１の端縁部と、前記第１のゲ
ート電極に平行する第２の端縁部とを有し、前記屈曲部
は前記後退領域の第１の端縁部に接するかあるいは接触
しないように延在し、前記屈曲部の長さが、その先端部
が、前記第２のＭＯＳトランジスタを構成する第２のゲ
ート電極のマージン部の長さに等しい距離だけ前記後退
領域の前記第２の端縁部から突出するように設定される
ものである。
【００２６】本発明に係る請求項８記載の半導体装置
は、前記凹部は前記活性領域の角部に形成され、前記所
定の角度は９０度であって、前記後退領域は、前記第１
のゲート電極に直交する第１の端縁部と、前記第１のゲ
ート電極に平行する第２の端縁部とを有し、前記屈曲部
は前記後退領域の第１の端縁部に接触しないように延在
し、前記屈曲部の長さが、その先端部が、前記凹部にお
ける前記活性領域の第１および第２の山折れ角部を結ぶ
ように設定された仮想線と前記第１のゲート電極との交
差位置から前記第２のＭＯＳトランジスタを構成する第
２のゲート電極のマージン部の長さに等しい距離だけ突
出するように設定されるものである。
【００２７】本発明に係る請求項９記載の半導体装置
は、前記凹部は前記活性領域の角部に形成され、前記屈
曲部は、前記凹部における前記活性領域の第１および第
２の山折れ角部を結ぶように設定された仮想線と前記第
１のゲート電極との交差位置を中心として曲げられ、前
記所定の角度は９０度よりも小さく、前記屈曲部の長さ
が、その先端部が、前記交差位置から前記第２のＭＯＳ
トランジスタを構成する第２のゲート電極のマージン部
の長さに等しい距離だけ突出するように設定されるもの
である。
【００２８】本発明に係る請求項１０記載の半導体装置
は、少なくとも１のＭＯＳトランジスタが形成される活
性領域と、前記活性領域を規定する絶縁膜とを備えた半
導体装置であって、前記活性領域の平面視形状は凹部を
有した形状に設定され、前記活性領域は、通常領域と、
前記凹部の存在によって前記通常部分よりも端縁が後退
した後退領域とを有し、前記少なくとも１のＭＯＳトラ
ンジスタは、前記後退領域に配置され、電気的に並列に
接続された複数のＭＯＳトランジスタを含み、前記複数
のＭＯＳトランジスタのそれぞれのゲート電極が、並列
に配置されるとともに電気的に共通に接続され、前記複
数のＭＯＳトランジスタのそれぞれのゲート電極のう
ち、少なくとも前記通常領域に最も近く位置するゲート
電極と、該ゲート電極の隣のゲート電極のそれぞれのマ
ージン部とを接続するものである。
【００２９】本発明に係る請求項１１記載の半導体装置
は、前記複数のＭＯＳトランジスタのそれぞれのゲート
電極のマージン部を全て接続するものである。
【００３０】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞図１に半導体装置のレイアウト設
計段階における活性領域の一部分と、その活性領域上に
配置されたゲート電極を示す。図１において、活性領域
１の平面視形状は、その角部に凹部を有する形状となっ
ている。なお、活性領域１は絶縁膜７によって囲まれて
いる。そして、凹部によって端縁部が低い位置になった
後退領域ＤＲにゲート電極３０が配置され、その端縁部
が後退領域ＤＲよりも突出している通常領域（後退領域
以外の領域）ＯＲにゲート電極２０が配置されている。
【００３１】ここで、ゲート電極２０のゲートエンドキ
ャップ（マージン部）の長さはｘである。ゲートエンド
キャップはゲート電極の長さが活性領域の差し渡し長さ
よりも短くなることを防止するためにレイアウト設計の
段階でマージン部（活性領域からはみ出したゲート部
分）として設定されるものである。また、その長さは、
ゲート電極の先端部がエッチング等により侵食されて丸
みをおび、部分的にゲート長が短くなった場合でも、そ
の先端部が活性領域上に位置することがないような長さ
に設定される。なお、ゲート電極２０のゲートエンドキ
ャップの長さｘは、レイアウト設計上の活性領域の端縁
部からの長さとして設定されている。
【００３２】一方、ゲート電極３０のゲートエンドキャ
ップの長さはｘ＋αとなっている。ここで増加分の長さ
αは、例えば通常領域に配設されるゲート電極のゲート
エンドキャップの長さｘ以下（０＜α≦ｘ）に設定す
る。
【００３３】＜Ａ−２．特徴的作用効果＞図２に、この
ような設計値に基づいて実際に半導体装置を製造した場
合の活性領域の一部分と、その活性領域上に配置された
ゲート電極を示す。図２において、その角部に凹部を有
してはいるが、凹部の形状が矩形状ではなくなった活性
領域１Ｂが示されている。このような形状の活性領域１
Ｂが得られるのは、絶縁膜の形成やソース・ドレイン領
域の形成など種々の製造工程における設計値と結果物と
の微妙なずれが複合した結果であり、このような問題を
根本的に解消することは容易ではないが、ゲート電極３
０のゲートエンドキャップは、上述したようにｘ＋αの
長さに設定されているので、活性領域１Ｂの凹部に不要
な活性領域が存在していても、ゲート電極３０の端部が
完全に絶縁膜７上に架かることになり、ゲート電極３０
のゲート長が部分的に短くなるということが防止され
る。従って、ソース・ドレイン領域間での電流リークが
発生することが防止され、ＭＯＳトランジスタとしての
機能を保つことができる。なお、製造過程で問題が生じ
ず、凹部の形状が矩形状に形成された場合は、図１と同
様の半導体装置が得られることは言うまでもない。
【００３４】＜Ａ−３．変形例１＞図２に示した活性領
域１Ｂは、凹部に部分的に不要な活性領域が存在する程
度であったが、その角部に凹部が形成されず、角部が斜
めに切り欠かれた形状となった場合には、ゲートエンド
キャップを上述した程度に長くしても効果がないことが
ある。その場合には以下に説明するようにゲートエンド
キャップをさらに延ばすようにする。
【００３５】図３に半導体装置のレイアウト設計段階に
おける活性領域の一部分と、その活性領域上に配置され
たゲート電極を示す。図３において、凹部によって端縁
部が低い位置になった後退領域ＤＲにゲート電極３０Ａ
が配置され、その端部が後退領域ＤＲよりも突出してい
る通常領域（後退領域以外の領域）ＯＲにゲート電極２
０が配置されている。
【００３６】ここで、ゲート電極２０のゲートエンドキ
ャップの長さはｘであるが、ゲート電極３０Ａのゲート
エンドキャップの長さはｘ＋ｗとなっている。なお、増
加分の長さｗは凹部の後退長さに等しい長さであり、結
果的に、ゲート電極２０の最端部とゲート電極３０Ａの
最端部は同じ直線上に並ぶことになる。
【００３７】図４に、このような設計値に基づいて実際
に半導体装置を製造した場合の活性領域の一部分と、そ
の活性領域上に配置されたゲート電極を示す。図４にお
いて、その角部に凹部が形成されず、角部が斜めに切り
欠かれた形状となった活性領域１Ａが示されている。こ
のような形状の活性領域１Ａが形成された場合であって
もゲート電極３０Ａのゲートエンドキャップは、上述し
たようにｘ＋ｗの長さに設定されているので、ゲート電
極３０Ａの端部が完全に絶縁膜７上に架かることにな
り、ゲート電極３０Ａの両側のソース・ドレイン領域Ｓ
ＤＡおよびＳＤＢは電気的に分離され、両者がショート
することが防止され、ＭＯＳトランジスタとしての機能
を保つことができる。なお、製造過程で問題が生じず、
凹部の形状が矩形状に形成された場合は、図３と同様の
半導体装置が得られることは言うまでもない。
【００３８】＜Ａ−４．変形例２＞また、上述した変形
例１では、凹部のゲートエンドキャップの長さを、凹部
の後退長さに等しい長さ分だけ増加させる例を示した
が、ゲートエンドキャップの長さをできるだけ低減する
という観点から、以下に説明するようにゲートエンドキ
ャップの長さを決定しても良い。
【００３９】図５に半導体装置のレイアウト設計段階に
おける活性領域の一部分と、その活性領域上に配置され
たゲート電極を示す。図５において、凹部によって端縁
部が低い位置になった後退領域ＤＲにゲート電極３０Ｂ
が配置され、その端部が後退領域ＤＲよりも突出してい
る通常領域（後退領域以外の領域）ＯＲにゲート電極２
０が配置されている。
【００４０】ここで、ゲート電極２０のゲートエンドキ
ャップの長さはｘであるが、ゲート電極３０Ｂのゲート
エンドキャップの長さはｘ＋ｚとなっている。なお、増
加分の長さｚは、活性領域１に凹部が形成されずに角部
が斜めに切り欠かれた形状となった場合を想定して、活
性領域１の凹部の２つの山折れ角部Ｋ１およびＫ２を結
ぶ仮想線ＶＬを設定し、後退領域ＤＲの端縁部から、当
該仮想線ＶＬとゲート電極３０Ｂとが交差（本例では仮
想線ＶＬとゲートエンドキャップの２つの長辺のうち通
常領域ＯＲに近い側の長辺が交差）するまでの長さであ
る。なお、仮想線ＶＬとゲート電極３０Ｂとの交差位置
の定義は、ゲート電極３０Ｂの中心線と仮想線ＶＬとが
交差する位置でも良いし、仮想線ＶＬとゲート電極３０
Ｂの２つの長辺のうち通常領域ＯＲに近い側の長辺とが
交差する位置でも良い。
【００４１】図６に、このような設計値に基づいて実際
に半導体装置を製造した場合の活性領域の一部分と、そ
の活性領域上に配置されたゲート電極を示す。図６にお
いて、その角部に凹部が形成されず、角部が斜めに切り
欠かれた形状となった活性領域１Ａが示されている。こ
のような形状の活性領域１Ａが形成された場合であって
もゲート電極３０Ｂのゲートエンドキャップは、上述し
たようにｘ＋ｚの長さに設定されているので、ゲート電
極３０Ｂの端部が完全に絶縁膜７上に架かることにな
り、ゲート電極３０Ｂの両側のソース・ドレイン領域Ｓ
ＤＡおよびＳＤＢは電気的に分離され、両者がショート
することが防止され、ＭＯＳトランジスタとしての機能
を保つことができる。なお、製造過程で問題が生じず、
凹部の形状が矩形状に形成された場合は、図５と同様の
半導体装置が得られることは言うまでもない。
【００４２】なお、以上説明した本発明に係る実施の形
態１およびその変形例１および２においては、後退領域
に配置するゲート電極は１本のみを示し、当該ゲート電
極のゲートエンドキャップの長さを長くする構成を説明
したが、後退領域にゲート電極を複数配置する場合で
も、ゲートエンドキャップの長さを長くする必要がある
のは最も内側に位置するゲート電極だけである。
【００４３】この構成を図７に示す。図７においては、
後退領域ＤＲの面積が広く複数のゲート電極を形成した
活性領域ＡＲが示されているが、この場合においてゲー
トエンドキャップの長さが長くなっているのは通常領域
に最も近いゲート電極ＧＥ１のみである。このように本
発明の適用を限定するのは、不要な活性領域が形成され
るのは破線で示されるように凹部の側壁近傍であること
が殆どなので、側壁近傍のゲート電極に本発明を適用す
れば足りるからである。
【００４４】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞図８に半導体装置のレイアウト設
計段階における活性領域の一部分と、その活性領域上に
配置されたゲート電極を示す。図８において、活性領域
１の平面視形状は、その角部に凹部を有する形状となっ
ている。そして、凹部によって端縁部が低い位置になっ
た後退領域ＤＲにゲート電極３０Ｃが配置され、その端
部が後退領域ＤＲよりも突出している通常領域（後退領
域以外の領域）ＯＲにゲート電極２０が配置されてい
る。なお、活性領域１は絶縁膜７によって囲まれてい
る。
【００４５】ここで、ゲート電極３０Ｃは、ゲートエン
ドキャップを通常領域ＯＲとは反対方向に延在するよう
にほぼ９０度の角度で曲げた屈曲部ＢＰを有した構造と
なっている。また、ゲート電極３０Ｃは、屈曲部ＢＰと
後退領域ＤＲの水平端縁部（第１の端縁部）との間の距
離を所定長さｓに保つように配置される。なお、所定長
さｓはゲートエンドキャップと後退領域ＤＲとが平面視
的に若干接触するかしない程度であれば良い。また屈曲
部ＢＰの長さは、通常領域に配置されるゲート電極のゲ
ートエンドキャップの長さｘ程度であれば良い。
【００４６】＜Ｂ−２．特徴的作用効果＞図９に、この
ような設計値に基づいて実際に半導体装置を製造した場
合の活性領域の一部分と、その活性領域上に配置された
ゲート電極を示す。図９において、その角部に凹部を有
してはいるが、凹部の形状が矩形状ではなくなった活性
領域１Ｂが示されている。このような形状の活性領域１
Ｂが形成された場合であっても、ゲート電極３０Ｃのゲ
ートエンドキャップは、上述したように通常領域ＯＲと
は反対方向に、ほぼ９０度の角度で曲がっているので、
活性領域１Ｂの凹部に不要な活性領域が存在していて
も、ゲート電極３０Ｃの端部は完全に絶縁膜７上に架か
ることになり、ゲート電極３０Ｃのゲート長が部分的に
短くなるということが防止される。従って、ソース・ド
レイン領域間での電流リークが発生することが防止さ
れ、ＭＯＳトランジスタとしての機能を保つことができ
る。なお、製造過程で問題が生じず、凹部の形状が矩形
状に形成された場合は、図８と同様の半導体装置が得ら
れることは言うまでもない。
【００４７】＜Ｂ−３．変形例１＞図９に示した活性領
域１Ｂは、凹部に部分的に不要な活性領域が存在する程
度であったが、不要な活性領域の面積が広い場合、ある
いは、その角部に凹部が形成されず、角部が斜めに切り
欠かれた形状となった場合には、ゲートエンドキャップ
を通常領域とは反対方向にほぼ９０度の角度で曲げ、そ
の屈曲部の長さを通常部分でのゲートエンドキャップの
長さｘ程度としただけでは効果がないことがある。その
場合には以下に説明するように屈曲部の長さをさらに延
ばすようにする。
【００４８】図１０に半導体装置のレイアウト設計段階
における活性領域の一部分と、その活性領域上に配置さ
れたゲート電極を示す。図１０において、通常領域とは
反対方向にほぼ９０度の角度で曲げられた屈曲部ＢＤを
有するゲート電極３０Ｄが後退領域ＤＲに形成され、屈
曲部ＢＤの先端部が後退領域ＤＲの垂直端縁部（第２の
端縁部）より突出するように配置されている。ここで、
ゲート電極３０Ｄの先端部は、後退領域ＤＲの垂直端縁
部から、通常領域に配置されるゲート電極のゲートエン
ドキャップの長さｘ程度突出するように設定されてい
る。
【００４９】図１１に、このような設計値に基づいて実
際に半導体装置を製造した場合の活性領域の一部分と、
その活性領域上に配置されたゲート電極を示す。図１１
において、その角部に凹部を有してはいるが、凹部の形
状が矩形状ではなくなった活性領域１Ｃが示されてい
る。活性領域１Ｂの不要部分の面積は図９に示す活性領
域１Ｂの不要部分に比べて広いが、ゲート電極３０Ｄの
ゲートエンドキャップの先端部は、後退領域ＤＲの垂直
端縁部から長さｘ程度突出するように形成されているの
で、ゲート電極３０Ｄのゲート長が部分的に短くなると
いうことが防止される。従って、ソース・ドレイン領域
間での電流リークが発生することが防止され、ＭＯＳト
ランジスタとしての機能を保つことができる。なお、製
造過程で問題が生じず、凹部の形状が矩形状に形成され
た場合は、図１０と同様の半導体装置が得られることは
言うまでもない。
【００５０】＜Ｂ−４．変形例２＞また、上述した変形
例１では、通常領域とは反対方向に屈曲した屈曲部を有
するゲート電極の先端部を、後退領域の垂直端縁部か
ら、通常領域に配置されるゲート電極のゲートエンドキ
ャップの長さｘ程度突出させる例を示したが、ゲートエ
ンドキャップの長さをできるだけ低減するという観点か
ら、以下に説明するようにゲートエンドキャップの長さ
を決定しても良い。
【００５１】図１２に半導体装置のレイアウト設計段階
における活性領域の一部分と、その活性領域上に配置さ
れたゲート電極を示す。図１２において、通常領域とは
反対方向にほぼ９０度の角度で曲げられた屈曲部ＢＤを
有するゲート電極３０Ｅが後退領域ＤＲに形成されてい
る。
【００５２】ここで、ゲート電極３０Ｅは、屈曲部ＢＤ
と後退領域ＤＲの水平端縁部（第１の端縁部）との間の
距離を所定長さｍ（ｍは０以上）に保つように配置され
ている。そして、ゲート電極３０Ｅは、活性領域１に凹
部が形成されずに角部が斜めに切り欠かれた形状となっ
た場合を想定して、活性領域１の凹部の２つの山折れ角
部Ｋ１およびＫ２を結ぶ仮想線ＶＬを設定し、当該仮想
線ＶＬと屈曲部とが交差（本例では仮想線ＶＬと屈曲部
の２つの長辺のうち後退領域ＤＲに近い側の長辺が交
差）する位置から長さｘ程度突出するように形成されて
いる。従って、図１０を用いて説明したゲート電極３０
Ｄに比べてゲートエンドキャップの長さを短くできる。
【００５３】なお、仮想線ＶＬとゲート電極３０Ｅとの
交差位置の定義は、ゲート電極３０Ｅの中心線と仮想線
ＶＬとが交差する位置でも良いし、仮想線ＶＬとゲート
電極３０Ｅの２つの長辺のうち後退領域ＤＲに遠い側の
長辺とが交差する位置でも良い。また、長さｍは仮想線
に合わせて設定すれば良い。すなわち、凹部の２つの山
折れ角部Ｋ１およびＫ２よりも内側の２点を結ぶ仮想線
を設定する場合には長さｍは短くすれば良い。
【００５４】図１３に、このような設計値に基づいて実
際に半導体装置を製造した場合の活性領域の一部分と、
その活性領域上に配置されたゲート電極を示す。図１３
において、その角部に凹部が形成されず、角部が斜めに
切り欠かれた形状となった活性領域１Ａが示されてい
る。このような形状の活性領域１Ａが形成された場合で
あっても、ゲート電極３０Ｅのゲートエンドキャップ
は、活性領域１Ａの切り欠部から長さｘ程度突出するよ
うに形成されているので、ゲート電極３０Ｅの端部が完
全に絶縁膜７上に架かることになり、ゲート電極３０Ｅ
の両側のソース・ドレイン領域ＳＤＡおよびＳＤＢは電
気的に分離され、両者がショートすることが防止され、
ＭＯＳトランジスタとしての機能を保つことができる。
なお、製造過程で問題が生じず、凹部の形状が矩形状に
形成された場合は、図１２と同様の半導体装置が得られ
ることは言うまでもない。
【００５５】＜Ｂ−５．変形例３＞また、以上説明した
実施の形態２およびその変形例１および２においては、
通常領域とは反対方向に屈曲した屈曲部を有するゲート
電極について例示したが、ゲートエンドキャップの曲げ
角度は９０度に限定されるものではない。
【００５６】図１４に半導体装置のレイアウト設計段階
における活性領域の一部分と、その活性領域上に配置さ
れたゲート電極を示す。図１４において、ゲートエンド
キャップが、通常領域から遠ざかる方向に９０度よりも
小さい角度β（０゜＜β＜９０゜）で曲げられた屈曲部
を有するゲート電極３０Ｆが配置されている。
【００５７】ここで、ゲート電極３０Ｆは、活性領域１
に凹部が形成されずに角部が斜めに切り欠かれた形状と
なった場合を想定して、活性領域１の凹部の２つの山折
れ角部Ｋ１およびＫ２を結ぶ仮想線ＶＬを設定し、当該
仮想線ＶＬと屈曲部とが交差（本例では仮想線ＶＬと屈
曲部の２つの長辺のうち後退領域ＤＲ側の長辺が交差）
する位置を中心として角度βで曲げられている。そし
て、屈曲部の長さは曲げ中心（仮想線ＶＬと屈曲部との
交点）から長さｘ程度突出するように形成されている。
【００５８】なお、仮想線ＶＬとゲート電極３０Ｆとの
交差位置の定義は、ゲート電極３０Ｆの中心線と仮想線
ＶＬとが交差する位置でも良いし、仮想線ＶＬとゲート
電極３０Ｆの２つの長辺のうち後退領域ＤＲに遠い側の
長辺とが交差する位置でも良い。
【００５９】図１５に、このような設計値に基づいて実
際に半導体装置を製造した場合の活性領域の一部分と、
その活性領域上に配置されたゲート電極を示す。図１５
において、その角部に凹部が形成されず、角部が斜めに
切り欠かれた形状となった活性領域１Ａが示されてい
る。このような形状の活性領域１Ａが形成された場合で
あっても、ゲート電極３０Ｆのゲートエンドキャップ
は、活性領域１Ａの切り欠部から長さｘ程度突出するよ
うに形成されているので、ゲート電極３０Ｆの端部が完
全に絶縁膜７上に架かることになり、ゲート電極３０Ｆ
の両側のソース・ドレイン領域ＳＤＡおよびＳＤＢは電
気的に分離され、両者がショートすることが防止され、
ＭＯＳトランジスタとしての機能を保つことができる。
なお、製造過程で問題が生じず、凹部の形状が矩形状に
形成された場合は、図１４と同様の半導体装置が得られ
ることは言うまでもない。
【００６０】＜Ｃ．実施の形態３＞ ＜Ｃ−１．装置構成＞以上説明した本発明に係る実施の
形態１および２においては、活性領域の凹部に位置する
ゲート電極は１本のみを示したが、活性領域の凹部にゲ
ート電極が複数形成される場合もある。
【００６１】図１６はＮＭＯＳトランジスタＱ１０およ
びＱ２０を並列に接続した構成を示す図である。図１６
においてＮＭＯＳトランジスタＱ１０およびＱ２０のド
レイン電極は共通に接続され、ソース電極も共通に接続
され、それぞれのゲート電極３０１および３０２は共通
の入力部Ｃに接続されている。
【００６２】図１７に半導体装置のレイアウト設計段階
における活性領域の一部分と、その活性領域上に配置さ
れたゲート電極を示す。図１７において、活性領域１の
平面視形状は、その角部に凹部を有する形状となってい
る。なお、活性領域１は絶縁膜７によって囲まれてい
る。そして、凹部によって端縁部が低い位置になった後
退領域ＤＲにゲート電極３０Ｇが配設され、その端部が
後退領域ＤＲよりも突出している通常領域（後退領域以
外の領域）ＯＲにゲート電極２０が配置されている。
【００６３】ここで、ゲート電極３０Ｇは後退領域ＤＲ
に通常領域ＯＲ側から順に配設されたゲート電極３０１
および３０２と、両者のゲートエンドキャップを互いに
接続する接続体３０３とで構成され、Ｕ字型の平面視形
状をなしている。ここで、ゲート電極３０Ｇは、接続体
３０３と後退領域ＤＲの水平端縁部との間の距離を所定
長さｍ（ｍは０以上）に保つように配置されている。
【００６４】＜Ｃ−２．特徴的作用効果＞図１８に、こ
のような設計値に基づいて実際に半導体装置を製造した
場合の活性領域の一部分と、その活性領域上に配置され
たゲート電極を示す。図１８において、その角部に凹部
を有してはいるが、凹部の形状が矩形状ではなくなった
活性領域１Ｄが示されている。このような形状の活性領
域１Ｄが形成された場合であっても、ゲート電極３０Ｇ
のゲートエンドキャップは、上述したようにゲート電極
３０１および３０２のゲートエンドキャップを互いに接
続する構成となっているので、活性領域１Ｄの凹部に不
要な活性領域が存在していても、ソース・ドレイン領域
ＳＤＢがゲート電極３０１および３０２と接続体３０３
とで囲まれ、ゲート電極３０１および３０２の外側に位
置するソース・ドレイン領域ＳＤＡとは電気的に分離さ
れ、両者がショートすることが防止され、ＭＯＳトラン
ジスタとしての機能を保つことができる。なお、製造過
程で問題が生じず、凹部の形状が矩形状に形成された場
合は、図１７と同様の半導体装置が得られることは言う
までもない。
【００６５】＜Ｃ−３．変形例＞以上説明した本発明に
係る実施の形態３においては、活性領域の凹部にゲート
電極が２本、すなわち２つのトランジスタが形成される
場合を示したが、活性領域の凹部にゲート電極が２本以
上形成される場合もある。
【００６６】図１９はＮＭＯＳトランジスタＱ１１〜Ｑ
１ｎを並列に接続した構成を示す図である。図１９にお
いてＮＭＯＳトランジスタＱ１１〜Ｑ１ｎのそれぞれの
ドレイン電極は全て共通に接続され、ソース電極も全て
共通に接続され、ＮＭＯＳトランジスタＱ１１〜Ｑ１ｎ
のそれぞれのゲート電極Ｇ１１〜Ｇ１ｎは共通の入力部
Ｃに接続されている。
【００６７】このようなＮＭＯＳトランジスタＱ１１〜
Ｑ１ｎの並列接続体が後退領域に形成された状態を図２
０に示す。図２０において活性領域ＡＲの凹部に通常領
域ＯＲ側から順にゲート電極Ｇ１１〜Ｇ１ｎが配設され
ている。そして、ゲート電極Ｇ１１〜Ｇ１ｎのゲートエ
ンドキャップは全て共通に接続されている。
【００６８】このように、後退領域に複数配設されるゲ
ート電極が全て電気的に共通に接続される場合には、ゲ
ートエンドキャップを共通に接続すれば、活性領域の凹
部に不要な活性領域が広い範囲に渡って存在していて
も、ソース・ドレイン領域は何れもゲート電極によって
囲まれることになるので、互いに電気的に分離され、隣
合うソース・ドレイン領域がショートすることが防止さ
れ、ＭＯＳトランジスタとしての機能を保つことができ
る。
【００６９】なお、後退領域にゲート電極が２本以上形
成される場合、上述のように全てのゲート電極のゲート
エンドキャップを共通に接続しなくても良い。
【００７０】すなわち、図２１に示すように、通常領域
に最も近いゲート電極Ｇ１１とその隣のゲート電極Ｇ１
２のゲートエンドキャップを共通に接続するだけでも良
い。これは、不要な活性領域が形成されるのは通常領域
の近傍であることが殆どなので、通常領域近傍のゲート
電極に本発明を適用すれば足りるからである。
【００７１】＜Ｄ．実施の形態４＞ ＜Ｄ−１．装置構成＞以上説明した本発明に係る実施の
形態１〜３においては、活性領域の角部に凹部が形成さ
れる構成を示したが、端部以外にも凹部が形成される場
合がある。
【００７２】活性領域１の端部以外にも凹部が形成され
る場合としては、例えば、図２２に示すようなレシオラ
ッチ回路Ｃ２０を形成する場合がある。図２２におい
て、ＰＭＯＳトランジスタＱ２１およびＮＭＯＳトラン
ジスタＱ２２で構成されるトランスミッションゲートの
出力端に、ＰＭＯＳトランジスタＱ３１およびＮＭＯＳ
トランジスタＱ３２で構成されるインバータ回路Ｃ３の
入力端が接続され、インバータ回路Ｃ３の出力端がレシ
オラッチ回路Ｃ２０の出力端となっている。そして、イ
ンバータ回路Ｃ３の出力端には、ＰＭＯＳトランジスタ
Ｑ４１およびＮＭＯＳトランジスタＱ４２で構成される
インバータ回路Ｃ４の入力端が接続され、インバータ回
路Ｃ４の出力端はインバータ回路Ｃ３の入力端に接続さ
れている。なお、ＰＭＯＳトランジスタＱ２１およびＮ
ＭＯＳトランジスタＱ２２、ＰＭＯＳトランジスタＱ３
１およびＮＭＯＳトランジスタＱ３２、ＰＭＯＳトラン
ジスタＱ４１およびＮＭＯＳトランジスタＱ４２のそれ
ぞれのゲート電極は、ゲート電極Ｇ２１およびＧ２２、
ゲート電極Ｇ３１およびＧ３２、ゲート電極Ｇ４１およ
びＧ４２である。
【００７３】このような構成のレシオラッチ回路Ｃ２０
のＮＭＯＳトランジスタのレイアウト図を図２３に示
す。
【００７４】図２３において、活性領域ＡＲの平面視形
状は、中央部に凹部を有した形状である。そして、凹部
によって差し渡し長さが短くなった後退領域ＤＲにゲー
ト電極Ｇ４２が配置され、後退領域ＤＲの両側の、後退
領域ＤＲよりも差し渡し長さが長い通常領域（後退領域
以外の領域）ＯＲ１およびＯＲ２にはそれぞれゲート電
極Ｇ２２およびＧ３２が配置されている。なお、活性領
域ＡＲは絶縁膜ＩＦによって囲まれている。
【００７５】このように、端部以外に凹部を有する活性
領域においても、当該凹部に不要な活性領域が形成され
ることがあるが、以下に説明するような構成とすること
で、不要な活性領域の存在に起因するＭＯＳトランジス
タの機能喪失を防止することができる。
【００７６】図２４に半導体装置のレイアウト設計段階
における活性領域の一部分と、その活性領域上に配置さ
れたゲート電極を示す。図２４において、活性領域１０
の平面視形状は、端部以外の部分に凹部を有する形状と
なっている。そして、活性領域１０は絶縁膜７によって
囲まれている。なお、この場合は凹部というよりも窪み
部と呼称しても良い。
【００７７】そして、凹部によって端縁部が低い位置に
なった後退領域ＤＲにゲート電極３０Ｈが配置されてい
る。そして、後退領域ＤＲの両側は、端縁部が後退領域
ＤＲよりも突出している通常領域（後退領域以外の領
域）ＯＲ１およびＯＲ２（第１および第２の通常領域）
となっている。なお、通常領域ＯＲ１にはゲート電極２
０が配置されている。ここで、ゲート電極２０のゲート
エンドキャップの長さはｘである。
【００７８】ここで、通常領域ＯＲ２の端部は通常領域
ＯＲ１の端部よりも後退した位置にあり、通常領域ＯＲ
１とＯＲ２との間には後退長さに差がある。そして、ゲ
ート電極３０Ｈのゲートエンドキャップの長さは、通常
領域ＯＲ２の端縁部から、通常領域ＯＲ１に配置される
ゲート電極２０のゲートエンドキャップの長さｘ程度突
出するように設定されている。
【００７９】＜Ｄ−２．特徴的作用効果＞図２５に、こ
のような設計値に基づいて実際に半導体装置を製造した
場合の活性領域の一部分と、その活性領域上に配置され
たゲート電極を示す。図２５において、凹部の形状が矩
形状ではなくなった活性領域１０Ａが示されている。こ
のような形状の活性領域１０Ａが形成された場合であっ
ても、ゲート電極３０Ｈのゲートエンドキャップは、上
述したように通常領域ＯＲ２の端縁部から、通常領域Ｏ
Ｒ１に配置されるゲート電極２０のゲートエンドキャッ
プの長さｘ程度突出するように設定されているので、活
性領域１０Ａの凹部に不要な活性領域が存在していて
も、ゲート電極３０Ｈの端部が完全に絶縁膜７上に架か
ることになり、ゲート電極３０Ｈのゲート長が部分的に
短くなるということが防止される。従って、ソース・ド
レイン領域間での電流リークが発生することが防止さ
れ、ＭＯＳトランジスタとしての機能を保つことができ
る。なお、製造過程で問題が生じず、凹部不要な活性領
域が存在しない場合は、図２４と同様の半導体装置が得
られることは言うまでもない。
【００８０】＜Ｄ−３．変形例１＞以上説明した実施の
形態４においては、ゲート電極３０Ｈのゲートエンドキ
ャップは、上述したように通常領域ＯＲ２の端縁部か
ら、通常領域ＯＲ１に配置されるゲート電極２０のゲー
トエンドキャップの長さｘ程度突出するように設定され
ていたが、以下のようにしてゲートエンドキャップの長
さを設定するようにしても良い。
【００８１】図２６に半導体装置のレイアウト設計段階
における活性領域の一部分と、その活性領域上に配置さ
れたゲート電極を示す。図２６において、後退領域ＤＲ
にゲート電極３０Ｉが配置され、ゲート電極２０が通常
領域ＯＲ１に配置されている。
【００８２】ここで、ゲート電極２０のゲートエンドキ
ャップの長さはｘであるが、ゲート電極３０Ｉのゲート
エンドキャップの長さは、凹部が埋められた形状となっ
た場合を想定して、活性領域１０の凹部の２つの山折れ
角部Ｋ１およびＫ２を結ぶ仮想線ＶＬを設定し、当該仮
想線ＶＬとゲート電極３０Ｉとが交差（本例では仮想線
ＶＬとゲートエンドキャップの２つの長辺のうち通常領
域ＯＲ１に近い側の長辺が交差）する位置から長さｘ程
度突出するように形成されている。
【００８３】なお、仮想線ＶＬとゲート電極３０Ｉとの
交差位置の定義は、ゲート電極３０Ｉの中心線と仮想線
ＶＬとが交差する位置でも良いし、仮想線ＶＬとゲート
電極３０Ｉの２つの長辺のうち通常領域ＯＲ２に近い側
の長辺とが交差する位置でも良い。
【００８４】図２７に、このような設計値に基づいて実
際に半導体装置を製造した場合の活性領域の一部分と、
その活性領域上に配置されたゲート電極を示す。図２７
において、凹部の形状が矩形状ではなくなくった活性領
域１０Ａが示されている。このような形状の活性領域１
０Ａが形成された場合であっても、ゲート電極３０Ｉの
ゲートエンドキャップは、上述したように、仮想線ＶＬ
とゲート電極３０Ｉとの交差位置から長さｘ程度突出す
るように形成されているので、活性領域１０Ａの凹部に
不要な活性領域が存在していても、ゲート電極３０Ｉの
端部が完全に絶縁膜７上に架かることになり、ゲート電
極３０Ｉのゲート長が部分的に短くなるということが防
止される。従って、ソース・ドレイン領域間での電流リ
ークが発生することが防止され、ＭＯＳトランジスタと
しての機能を保つことができる。なお、製造過程で問題
が生じず、凹部不要な活性領域が存在しない場合は、図
２６と同様の半導体装置が得られることは言うまでもな
い。
【００８５】＜Ｄ−４．変形例２＞以上説明した実施の
形態４においては、通常領域ＯＲ１とＯＲ２とで後退長
さが異なる活性領域を示したが、凹部の左右で後退長さ
が同じ場合には、以下のようにしてゲートエンドキャッ
プの長さを設定するようにすれば良い。
【００８６】図２８に半導体装置のレイアウト設計段階
における活性領域の一部分と、その活性領域上に配置さ
れたゲート電極を示す。図２８の活性領域１００は、凹
部の左右で後退長さが同一の平面視形状であり、凹部に
よって端縁部が低い位置になった後退領域ＤＲにゲート
電極３０Ｊが配置され、通常領域ＯＲ１にはゲート電極
２０が配置されている。
【００８７】ここで、ゲート電極３０Ｊのゲートエンド
キャップの長さは、後退領域ＤＲの端縁部から、通常領
域ＯＲ１に配置されるゲート電極２０のゲートエンドキ
ャップの長さｘ程度突出するように設定されている。こ
のように構成することで、例え凹部が不要な活性領域で
埋められて存在しなくなった場合でもゲート電極３０Ｊ
の両側のソース・ドレイン領域ＳＤＡおよびＳＤＢは電
気的に分離され、両者がショートすることが防止され、
ＭＯＳトランジスタとしての機能を保つことができる。
【００８８】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、第１のＭＯＳトランジスタを構成する第１の
ゲート電極のマージン部の長さを、第２のＭＯＳトラン
ジスタを構成する第２のゲート電極のマージン部の長さ
よりも長く設定するので、種々の製造工程を経た後に活
性領域の凹部に不要な活性領域が存在することになった
場合でも、第１のゲート電極の端部が完全に絶縁膜上に
架かることになり、第１のゲート電極のゲート長が部分
的に短くなるということが防止され、第１のゲート電極
の両側面外方に形成されるソース・ドレイン領域間での
電流リークが発生することが防止される。また、凹部が
不要な活性領域で埋められた場合でも、第１のゲート電
極の両側面外方に形成されるソース・ドレイン領域は電
気的に分離され、両者がショートすることが防止され、
正常に動作するＭＯＳトランジスタを得ることができ
る。
【００８９】本発明に係る請求項２記載の半導体装置に
よれば、第１のゲート電極のマージン部の長さが十分長
くなるので、種々の製造工程を経た後に角部に凹部が形
成されず、角部が斜めに切り欠かれた形状となった活性
領域が得られた場合でも、第１のゲート電極の端部が完
全に絶縁膜上に架かることになり、第１のゲート電極の
両側面外方に形成されるソース・ドレイン領域は電気的
に分離され、両者がショートすることが防止され、正常
に動作するＭＯＳトランジスタを得ることができる。
【００９０】本発明に係る請求項３記載の半導体装置に
よれば、活性領域の角部に凹部が形成されず、角部が斜
めに切り欠かれた形状となった場合を想定して第１のゲ
ート電極のマージン部の長さを設定するので、種々の製
造工程を経た後に角部に凹部が形成されず、角部が斜め
に切り欠かれた形状となった活性領域が得られた場合で
も、第１のゲート電極の端部が完全に絶縁膜上に架かる
ことになり、第１のゲート電極の両側面外方に形成され
るソース・ドレイン領域は電気的に分離され、両者がシ
ョートすることが防止され、正常に動作するＭＯＳトラ
ンジスタを得ることができる。また、第１のゲート電極
のマージン部が必要以上に長くなることが防止される。
【００９１】本発明に係る請求項４記載の半導体装置に
よれば、第１のゲート電極のマージン部の長さが十分長
くなるので、種々の製造工程を経た後に活性領域の凹部
に不要な活性領域が存在することになった場合でも、第
１のゲート電極の端部が完全に絶縁膜上に架かることに
なり、第１のゲート電極のゲート長が部分的に短くなる
ということが防止される。従って、第１のゲート電極の
両側面外方に形成されるソース・ドレイン領域間での電
流リークが発生することが防止され、正常に動作するＭ
ＯＳトランジスタを得ることができる。
【００９２】本発明に係る請求項５記載の半導体装置に
よれば、凹部が不要な活性領域で埋められた場合を想定
して第１のゲート電極のマージン部の長さを設定するの
で、第１のゲート電極のマージン部が必要以上に長くな
ることが防止される。
【００９３】本発明に係る請求項６記載の半導体装置に
よれば、第１のＭＯＳトランジスタを構成する第１のゲ
ート電極のマージン部を、通常領域から遠ざかる方向に
延在するように所定の角度で曲げられた屈曲部を有する
形状に設定するので、種々の製造工程を経た後に活性領
域の凹部に不要な活性領域が存在することになった場合
でも、第１のゲート電極の端部が完全に絶縁膜上に架か
ることになり、第１のゲート電極のゲート長が部分的に
短くなるということが防止され、第１のゲート電極の両
側面外方に形成されるソース・ドレイン領域間での電流
リークが発生することが防止される。また、凹部が不要
な活性領域で埋められた場合でも、第１のゲート電極の
両側面外方に形成されるソース・ドレイン領域は電気的
に分離され、両者がショートすることが防止され、正常
に動作するＭＯＳトランジスタを得ることができる。
【００９４】本発明に係る請求項７記載の半導体装置に
よれば、屈曲部のの先端部が後退領域の前記第２の端縁
部から突出するように設定されるので、種々の製造工程
を経た後に活性領域の凹部に不要な活性領域が存在する
ことになった場合でも、第１のゲート電極の端部が完全
に絶縁膜上に架かることになり第１のゲート電極のゲー
ト長が部分的に短くなるということが防止され、第１の
ゲート電極の両側面外方に形成されるソース・ドレイン
領域間での電流リークが発生することが防止され、正常
に動作するＭＯＳトランジスタを得ることができる。
【００９５】本発明に係る請求項８記載の半導体装置に
よれば、活性領域の角部に凹部が形成されず、角部が斜
めに切り欠かれた形状となった場合を想定して第１のゲ
ート電極のマージン部の長さを設定するので、種々の製
造工程を経た後に角部に凹部が形成されず、角部が斜め
に切り欠かれた形状となった活性領域が得られた場合で
も、第１のゲート電極の端部が完全に絶縁膜上に架かる
ことになり、第１のゲート電極の両側面外方に形成され
るソース・ドレイン領域は電気的に分離され、両者がシ
ョートすることが防止され、正常に動作するＭＯＳトラ
ンジスタを得ることができる。また、第１のゲート電極
のマージン部が必要以上に長くなることが防止される。
【００９６】本発明に係る請求項９記載の半導体装置に
よれば、屈曲部のの先端部が、仮想線との交差位置から
突出するように設定されるので、種々の製造工程を経た
後に角部に凹部が形成されず、角部が斜めに切り欠かれ
た形状となった活性領域が得られた場合でも、第１のゲ
ート電極の端部が完全に絶縁膜上に架かることになり、
第１のゲート電極の両側面外方に形成されるソース・ド
レイン領域は電気的に分離され、両者がショートするこ
とが防止され、正常に動作するＭＯＳトランジスタを得
ることができる。
【００９７】本発明に係る請求項１０記載の半導体装置
によれば、後退領域に電気的に並列に接続された複数の
ＭＯＳトランジスタが配置される場合、複数のＭＯＳト
ランジスタのそれぞれのゲート電極のうち、少なくとも
通常領域に最も近く位置するゲート電極と、該ゲート電
極の隣のゲート電極のそれぞれのマージン部を接続する
ので、上記２つのゲート電極間のソース・ドレイン領域
が、２つのゲート電極とそれぞれのマージン部の接続体
とで囲まれることになるので、種々の製造工程を経た後
に活性領域の凹部に不要な活性領域が存在することにな
った場合でも、上記２つのゲート電極間のソース・ドレ
イン領域は他のソース・ドレイン領域と電気的に分離さ
れ、両者がショートすることが防止され、正常に動作す
るＭＯＳトランジスタを得ることができる。
【００９８】本発明に係る請求項１１記載の半導体装置
によれば、後退領域に電気的に並列に接続された複数の
ＭＯＳトランジスタが配置される場合、複数のＭＯＳト
ランジスタのそれぞれのゲート電極のマージン部を全て
接続するので、活性領域の凹部に不要な活性領域が広い
範囲で存在することになった場合でも、ゲート電極間の
ソース・ドレイン領域は互いに電気的に分離され、互い
にショートすることが防止され、正常に動作するＭＯＳ
トランジスタを得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１を説明する図であ
る。
【図２】 本発明に係る実施の形態１を説明する図であ
る。
【図３】 本発明に係る実施の形態１を説明する図であ
る。
【図４】 本発明に係る実施の形態１を説明する図であ
る。
【図５】 本発明に係る実施の形態１を説明する図であ
る。
【図６】 本発明に係る実施の形態１を説明する図であ
る。
【図７】 本発明に係る実施の形態１を説明する図であ
る。
【図８】 本発明に係る実施の形態２を説明する図であ
る。
【図９】 本発明に係る実施の形態２を説明する図であ
る。
【図１０】 本発明に係る実施の形態２を説明する図で
ある。
【図１１】 本発明に係る実施の形態２を説明する図で
ある。
【図１２】 本発明に係る実施の形態２を説明する図で
ある。
【図１３】 本発明に係る実施の形態２を説明する図で
ある。
【図１４】 本発明に係る実施の形態２を説明する図で
ある。
【図１５】 本発明に係る実施の形態２を説明する図で
ある。
【図１６】 本発明に係る実施の形態３を説明する図で
ある。
【図１７】 本発明に係る実施の形態３を説明する図で
ある。
【図１８】 本発明に係る実施の形態３を説明する図で
ある。
【図１９】 本発明に係る実施の形態３を説明する図で
ある。
【図２０】 本発明に係る実施の形態３を説明する図で
ある。
【図２１】 本発明に係る実施の形態３を説明する図で
ある。
【図２２】 本発明に係る実施の形態４を説明する図で
ある。
【図２３】 本発明に係る実施の形態４を説明する図で
ある。
【図２４】 本発明に係る実施の形態４を説明する図で
ある。
【図２５】 本発明に係る実施の形態４を説明する図で
ある。
【図２６】 本発明に係る実施の形態４を説明する図で
ある。
【図２７】 本発明に係る実施の形態４を説明する図で
ある。
【図２８】 本発明に係る実施の形態４を説明する図で
ある。
【図２９】 従来の半導体装置の問題点を説明する図で
ある。
【図３０】 活性領域に凹部を有する回路の一例を説明
する図である。
【図３１】 活性領域に凹部を有する回路の一例を説明
する図である。
【図３２】 活性領域に凹部を有する回路の一例のレイ
アウトを説明する図である。
【図３３】 通常の活性領域の断面構成を説明する図で
ある。
【図３４】 従来の半導体装置の構成を説明する図であ
る。
【図３５】 従来の半導体装置の構成を説明する図であ
る。
【図３６】 活性領域の後退領域の断面構成を説明する
図である。
【図３７】 従来の半導体装置の構成を説明する図であ
る。
【符号の説明】
ＤＲ 後退領域、ＯＲ，ＯＲ１，ＯＲ２ 通常領域、Ｂ
Ｐ 屈曲部、Ｋ１，Ｋ２ 山折れ角部。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１のＭＯＳトランジスタが形
    成される活性領域と、 前記活性領域を規定する絶縁膜とを備えた半導体装置で
    あって、 前記活性領域の平面視形状は凹部を有した形状に設定さ
    れ、 前記活性領域は、 通常領域と、 前記凹部の存在によって前記通常部分よりも端縁部が後
    退した後退領域とを有し、 前記少なくとも１のＭＯＳトランジスタは、 前記後退領域に形成される第１のＭＯＳトランジスタ
    と、 前記通常領域に形成される第２のＭＯＳトランジスタと
    を有し、 前記第１のＭＯＳトランジスタを構成する第１のゲート
    電極のマージン部の長さは、前記第２のＭＯＳトランジ
    スタを構成する第２のゲート電極のマージン部の長さよ
    りも長く設定される半導体装置。
  2. 【請求項２】 前記凹部は前記活性領域の角部に形成さ
    れ、 前記第１のゲート電極のマージン部の長さは、前記第２
    のゲート電極のマージン部の長さと、前記凹部における
    後退長さに等しい長さとの合計値に設定される、請求項
    １記載の半導体装置。
  3. 【請求項３】 前記凹部は前記活性領域の角部に形成さ
    れ、 前記第１のゲート電極のマージン部の長さは、 前記第２のゲート電極のマージン部の長さと、 前記後退領域の端縁部から、前記凹部における前記活性
    領域の第１および第２の山折れ角部を結ぶように設定さ
    れた仮想線と前記第１のゲート電極との交点までの長さ
    との合計値に設定される、請求項１記載の半導体装置。
  4. 【請求項４】 前記凹部は前記活性領域の角部以外に形
    成された窪み部であって、 前記通常領域は、前記窪み部を挟んで第１および第２の
    通常領域に区分され、 前記第２の通常領域に端縁部は前記第１の通常領域に端
    縁部よりも後退した位置にあり、 前記第１のゲート電極のマージン部の長さは、 前記第２のゲート電極のマージン部の長さと、前記後退
    領域の端縁部と前記第２の通常領域の端縁部との後退長
    さに等しい長さとの合計値に設定される、請求項１記載
    の半導体装置。
  5. 【請求項５】 前記凹部は前記活性領域の角部以外に形
    成された窪み部であって、 前記通常領域は、前記窪み部を挟んで第１および第２の
    通常領域に区分され、 前記第２の通常領域に端縁部は前記第１の通常領域に端
    縁部よりも後退した位置にあり、 前記第１のゲート電極のマージン部の長さは、 前記第２のゲート電極のマージン部の長さと、 前記後退領域の端縁部から、前記凹部における前記第１
    の通常領域の山折れ角部と、前記第２の通常領域の山折
    れ角部とを結ぶように設定された仮想線と前記第１のゲ
    ート電極との交点までの長さとの合計値に設定される、
    請求項１記載の半導体装置。
  6. 【請求項６】 少なくとも１のＭＯＳトランジスタが形
    成される活性領域と、 前記活性領域を規定する絶縁膜とを備えた半導体装置で
    あって、 前記活性領域の平面視形状は凹部を有した形状に設定さ
    れ、 前記活性領域は、 通常領域と、 前記凹部の存在によって前記通常部分よりも端縁部が後
    退した後退領域とを有し、 前記少なくとも１のＭＯＳトランジスタは、 前記後退領域に形成される第１のＭＯＳトランジスタ
    と、 前記通常領域に形成される第２のＭＯＳトランジスタと
    を有し、 前記第１のＭＯＳトランジスタを構成する第１のゲート
    電極のマージン部は、前記通常領域から遠ざかる方向に
    延在するように所定の角度で曲げられた屈曲部を有する
    形状に設定される半導体装置。
  7. 【請求項７】 前記凹部は前記活性領域の角部に形成さ
    れ、 前記所定の角度は９０度であって、 前記後退領域は、前記第１のゲート電極に直交する第１
    の端縁部と、前記第１のゲート電極に平行する第２の端
    縁部とを有し、 前記屈曲部は前記後退領域の第１の端縁部に接するかあ
    るいは接触しない程度に延在し、 前記屈曲部の長さは、その先端部が、前記第２のＭＯＳ
    トランジスタを構成する第２のゲート電極のマージン部
    の長さに等しい距離だけ前記後退領域の前記第２の端縁
    部から突出するように設定される、請求項６記載の半導
    体装置。
  8. 【請求項８】 前記凹部は前記活性領域の角部に形成さ
    れ、 前記所定の角度は９０度であって、 前記後退領域は、前記第１のゲート電極に直交する第１
    の端縁部と、前記第１のゲート電極に平行する第２の端
    縁部とを有し、 前記屈曲部は前記後退領域の第１の端縁部に接触しない
    ように延在し、 前記屈曲部の長さは、その先端部が、前記凹部における
    前記活性領域の第１および第２の山折れ角部を結ぶよう
    に設定された仮想線と前記第１のゲート電極との交差位
    置から前記第２のＭＯＳトランジスタを構成する第２の
    ゲート電極のマージン部の長さに等しい距離だけ突出す
    るように設定する、請求項６記載の半導体装置。
  9. 【請求項９】 前記凹部は前記活性領域の角部に形成さ
    れ、 前記屈曲部は、前記凹部における前記活性領域の第１お
    よび第２の山折れ角部を結ぶように設定された仮想線と
    前記第１のゲート電極との交差位置を中心として曲げら
    れ、 前記所定の角度は９０度よりも小さく、 前記屈曲部の長さは、その先端部が、前記交差位置から
    前記第２のＭＯＳトランジスタを構成する第２のゲート
    電極のマージン部の長さに等しい距離だけ突出するよう
    に設定される、請求項６記載の半導体装置。
  10. 【請求項１０】 少なくとも１のＭＯＳトランジスタが
    形成される活性領域と、 前記活性領域を規定する絶縁膜とを備えた半導体装置で
    あって、 前記活性領域の平面視形状は凹部を有した形状に設定さ
    れ、 前記活性領域は、 通常領域と、 前記凹部の存在によって前記通常部分よりも端縁が後退
    した後退領域とを有し、 前記少なくとも１のＭＯＳトランジスタは、 前記後退領域に配置され、電気的に並列に接続された複
    数のＭＯＳトランジスタを含み、 前記複数のＭＯＳトランジスタのそれぞれのゲート電極
    は、並列に配置されるとともに電気的に共通に接続さ
    れ、 前記複数のＭＯＳトランジスタのそれぞれのゲート電極
    のうち、少なくとも前記通常領域に最も近く位置するゲ
    ート電極と、該ゲート電極の隣のゲート電極のそれぞれ
    のマージン部とを接続する半導体装置。
  11. 【請求項１１】 前記複数のＭＯＳトランジスタのそれ
    ぞれのゲート電極のマージン部を全て接続する、請求項
    １０記載の半導体装置。
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