JPH11214548A

JPH11214548A - スタックトゲートメモリセルの構造とその製造方法

Info

Publication number: JPH11214548A
Application number: JP10165570A
Authority: JP
Inventors: Meika Ki; 明華季
Original assignee: SHIJIE XIANJIN INTEGRATED CIRCUIT CO Ltd
Current assignee: SHIJIE XIANJIN INTEGRATED CIRCUIT CO Ltd
Priority date: 1998-01-16
Filing date: 1998-06-12
Publication date: 1999-08-06
Also published as: TW359878B

Abstract

(57)【要約】【課題】ＥＰＲＯＭまたはフラッシュメモリセルに等
しい保持時間と、ＤＲＡＭセルに等しい書込み・消去時
間とを有するスタックトゲートメモリセル構造と製造方
法を提供する。【解決手段】半導体基板に深い拡散ウェルを形成し、
その中に第２拡散ウェルを形成してからソース／ドレイ
ン拡散領域を形成することでＭＯＳトランジスタ
（Ｍ₁）を構成する。更に、チャネル領域上面の半導体
基板上にトンネル酸化膜を堆積し、このトンネル酸化膜
上にポリシリコンゲートを堆積形成してから絶縁膜を堆
積する。ＭＯＳトランジスタ上にスタックトキャパシタ
を形成し、このスタックトキャパシタが、第１プレート
電極を包囲する絶縁膜を有し、短絡プラグにより絶縁膜
の開口を貫通して前記ゲートと第１プレート電極とを接
続してフローティングゲートを形成する。第１プレート
電極上にキャパシタ誘電膜を堆積してから第２プレート
電極を堆積し、第２プレート電極によりＭＯＳトランジ
スタのコントロールゲートを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリセル（memory
cell）の構造に関し、特に、メモリセルの構造とその
製造方法に関するものであって、電気的消去書込み可能
型読出し専用メモリ（Electrically Erasable Programm
able Read Only Memory = EEPROM）に近い保持時間（re
tention time）を有し、ダイナミックランダムアクセス
メモリ（Dynamic Random Access Memory = DRAM）に近
い書込み・消去時間を有するスタックト（stacked）ゲ
ートメモリセルの構造とその製造方法とに関する。

【０００２】

【従来の技術】ＤＲＡＭセルおよびＤＲＡＭアレイ（ar
rays）の構造および製造方法は、公知技術である。図１
（ａ）において、公知の高密度メモリセルの構造は、電
荷のオンオフを制御するトランジスタＭ₁と、電荷を蓄
積するキャパシタＣとから構成される。図１（ｂ）にお
いて、トランジスタＭ₁が３重ウェル中に作製されたＮ
ＭＯＳとなっている。Ｐ型基板１０中に深いＮウェル１
５が形成される。この深いＮウェル１５は、シリコンの
選択酸化（Local Oxidation of Silicon = LOCOS）でフ
ィールド酸化膜２５を形成する際に、開口部分に形成さ
れる。深いＮウェル１５中に浅いＰウェル２０が形成さ
れる。ＮＭＯＳであるトランジスタＭ₁のゲート３５
は、導電材料で形成されるものであって、例えば、絶縁
ゲート酸化膜３２上にポリシリコン材料を配置するとと
もに、パターニングによりＮＭＯＳであるトランジスタ
Ｍ₁中のドレイン３０およびソース４０間のチャネル領
域３７を形成する。

【０００３】誘電膜５０が、トランジスタＭ₁中のＮ⁺ド
レイン３０上に位置しており、この誘電膜５０上に基板
１０のバイアス電圧（biasing voltage）源と相互接続
する導電金属４５を配置してキャパシタＣを形成してい
る。このキャパシタＣについては、後述する。特殊な構
造のキャパシタＣについては、“The Evolution Of DRA
M Cell Technology" by El-Kareh et al., Solid State
Technology, May 1997, pp. 89-101を参照されたい。
メモリセルの最小蓄積静電容量（storage capacitanc
e）を約３０〜４０ｆＦ（フェムト・ファラド）に維持
するために、複雑な半導体製造プロセスによりこれらの
ＤＲＡＭセル構造を改善する必要があった。なお、ＰＭ
ＯＳトランジスタを採用したＤＲＡＭセルについては、
反対の極性ならびに手順により構成することができるの
で、改めて説明しない。

【０００４】従来技術においては、通常、深いＮウェル
１５に対して電力供給電圧源（power supply voltage s
ource）Ｖ_cc（すなわちチップ上の最高電位）を印加す
るとともに、Ｐウェル２０に対しては基板バイアス電圧
源（substrate biasing voltage source）Ｖ_ss（すなわ
ちチップ上の最低電圧）を印加していた。基板バイアス
電圧源Ｖ_ssを接地電圧より低いもの（すなわちマイナス
電位）とすることで、トランジスタＭ₁を通過するリー
ク電流（leakage current）を減少させていた。キャパ
シタＣ中に電荷が存在すればロジック値“１"であり、
電荷が存在しなければロジック値“０"である。キャパ
シタＣとトランジスタＭ₁中のＮ⁺ドレイン３０とが接続
され、Ｎ⁺ソース４０がビット線Ｖ_bitと接続され、かつ
ビット線Ｖ_bitでＤＲＡＭセルの読出し・書込みを制御
していた。ＭＯＳトランジスタＭ₁のゲート３５および
ワード線Ｖ_wordが接続され、ＤＲＡＭセルの選択に使用
されていた。

【０００５】消去可能型読出し専用メモリ（Erasable P
rogrammable Read Only Memory = EPROM）あるいはフラ
ッシュメモリセル（flash memory cell）は、ＤＲＡＭ
セルと同様に、製造方法ならびにその構造が公知のもの
である。図２（ａ）において、ＥＰＲＯＭまたはフラッ
シュメモリセルは、ＭＯＳトランジスタＭ₁上に構成さ
れる。ＭＯＳトランジスタＭ₁のゲートとキャパシタＣ
の下部プレート（bottom plate）が結合され、かつキャ
パシタＣのチャネルＣ_chとも結合されている。ＭＯＳト
ランジスタＭ₁およびキャパシタＣのゲートは、フロー
ティングゲート（floating gate）構造となっている。
そして、キャパシタＣの上部プレート（top plate）と
ワード線Ｖ_wordの制御電圧源（control voltage sourc
e）とが接続されている。キャパシタＣの上部プレート
はＭＯＳトランジスタのコントロールゲート（control
gate）となっている。フローティングゲート（すなわち
ＭＯＳトランジスタＭ₁のゲート）の電位を簡単に表す
と、次の数式１となる。式中、γは、コントロールゲー
トの結合率（coupling ratio）である。

【０００６】

【数１】Ｖ_fg ＝Ｖ_word＋Ｃ／（Ｃ＋Ｃ_ch）＝Ｖ
＋γ

【０００７】なお、フラッシュメモリセルとＥＰＲＯＭ
セルとは類似しているが、フラッシュメモリセルには薄
いトンネル酸化膜（tunneling oxide）を備えているの
で、電気的な消去（electrically erased）が可能であ
る。

【０００８】図２（ｂ）において、Ｐ型基板１１０中に
ＥＰＲＯＭあるいはフラッシュメモリセルを形成する。
深いＮウェル１１５は、シリコンの選択分離でＬＯＣＯ
Ｓ絶縁膜を形成する際に、開口部分に形成される。深い
Ｎウェル１１５内に浅いＰウェル１２０を形成する。浅
いＰウェル１２０内にＮ⁺ドレイン１３０とＮ⁺ソース１
４０とを形成する。そして、基板１１０の表面上に比較
的薄いゲート酸化膜１３２を成長させる。通常、フラッ
シュメモリセルの薄いゲート酸化膜１３２は、その厚さ
を約９０〜１２０Åとし、ＥＰＲＯＭの薄いゲート酸化
膜１３２の厚さは、約１５０〜２５０Åである。フラッ
シュメモリセルの薄いゲート酸化膜１３２は、消去サイ
クル時に電子の通り抜けを促進するので、後述するよう
にトンネル酸化膜と呼ばれている。ドレイン１３０とソ
ース１４０との間にあるチャネル領域１３７上にポリシ
リコンのフローティングゲート１３５を形成する。フロ
ーティングゲート１３５上に誘電膜１３４を配置して第
２のポリシリコンであるコントロールゲート１３９と分
離する。次に、Ｐ型基板１１０内にＰ⁺を拡散して、接
点（terminal）からＰ型基板１１０に至る低抵抗経路を
提供する。この接点と基板電圧発生器（substrate volt
age generator）Ｖ_ssとが接続している。多くのＥＰＲ
ＯＭまたはフラッシュメモリにおいて、基板電圧発生器
Ｖ_ssは、通常、接地基準電位（０Ｖ）に設定される。ま
た、ソース１４０とソース制御電圧発生器（source con
trol voltage generator）Ｖ_sとが接続されている。コ
ントロールゲート１３９とワード線制御電圧源Ｖ_wordと
が接続されている。Ｎ⁺ドレイン１３０とビット線電圧
源Ｖ_bitとが接続されている。

【０００９】従来の操作によれば、ＥＰＲＯＭまたはフ
ラッシュメモリセルは、ワード線制御電圧源発生器Ｖ
_wordを比較的高い負電圧（−１０Ｖ）に設定して書込み
を行っていた。ビット線制御電圧発生器Ｖ_bitは、比較
的高い正電圧（６Ｖ）に設定されていた。ソース制御電
圧発生器Ｖ_sは、接地基準電位（０Ｖ）に設定されてい
た。このような電圧によって、ドレイン１３０に近いチ
ャネル領域１３７においてホットエレクトロン（hot el
ectrons）を発生させることができ、これらホットエレ
クトロンが十分なエネルギーを備え、かつ加速されてト
ンネル酸化膜１３２を通過して、フローティングゲート
１３５中に捕獲される。捕獲された電子によりメモリセ
ルのしきい値電圧（threshold voltage）がメモリセル
のコントロールゲートと比較して３〜５ボルト上昇す
る。この捕獲されたホットエレクトロンによって引き起
こされたしきい値電圧の変化により書込みが行われる。
この書込み方法は、通常、「チャネルホットエレクトロ
ン」書込みと呼ばれる。

【００１０】別な書込み方法としては、ファウラー・ノ
ルドハイム（Fowler - Nordheim）形トンネル効果があ
り、ワード線制御電圧発生器Ｖ_wordを比較的高い正電圧
（１５Ｖ）に設定して書込みを行っていた。ビット線制
御電圧発生器Ｖ_bitおよびソース制御電圧発生器Ｖ_sは、
接地基準電位（０Ｖ）に設定されていた。このようにし
て、トンネル酸化膜１３２を通過して電界を形成してい
たが、その大きさは約１０ＭＶ／ｃｍであった。この
時、電子がドレイン１３０およびソース１４０とチャネ
ル領域１３７とからフローティングゲート１３５へ突き
抜けて、これらホットエレクトロンがメモリセルのしき
い値電圧を電力供給電圧源Ｖ_ccより大きいものとしてい
た。一般的に、ファウラー・ノルドハイムトンネル効果
の時間は１msecより大きいものであった。

【００１１】図２（ｂ）において、ＥＰＲＯＭまたはフ
ラッシュメモリセルは、ワード線制御電圧発生器Ｖ_word
により正電圧（ほぼＶ_ccに等しい）を発生して電子式消
去を行っていた。ソース制御電圧発生器Ｖ_sは、マイナ
スの電力供給電圧源（−Ｖ_cc）に設定されていた。この
状況において、ソース１４０およびフローティングゲー
ト重複領域１４２に近いトンネル酸化膜を通過した場所
に強い電界が発生していた。ファウラー・ノルドハイム
トンネル効果のメカニズムによって、フローティングゲ
ート１３５中の電子をソース１４０に導くものであっ
た。そして、ＥＰＲＯＭセルは、セルアレイに紫外線を
当てて消去を行うものである。照射時間を十分に取る必
要があり、フローティングゲート１３５中に出現した電
子が紫外線から十分なエネルギーを獲得して初めてフロ
ーティングゲート１３５から離脱することができる。ま
た、ＤＲＡＭセルの書込み・消去時間は約１０^-7secほ
どで、かつデータ保持時間は約１００〜１０００msecほ
どである。この時間が経過すれば、もしもデータがリフ
レッシュ（refreshed）または復原（restored）されな
ければ、図１（ａ）に示したキャパシタＣのリーク電流
が大きくなって、データの流失を引き起こすことにな
る。また、ＥＰＲＯＭまたはフラッシュメモリセルの書
込み・消去時間は約１０msecほどで、データの保持時間
は約１０年間ほどである。現在、科学技術の動向は、ト
ンネル酸化膜１３２をますます薄いものとしており、ト
ンネル酸化膜１３２内部のリーク電流が保持時間を短縮
するものとなっている。

【００１２】アメリカ特許第５，５９８，３５７号（No
ble）において、２素子の不揮発性メモリセルが開示さ
れていた。このメモリセルは、一連の平面ＦＥＴおよび
垂直ＦＥＴを備えていた。垂直ＦＥＴのフローティング
ゲートは、標準的なトレンチキャパシタ（例えば、B. E
l-Kareh et alが記載したもの）からなるトレンチ導体
（trench conductor）であった。コントロールゲートの
機能は、埋設されたＮウェルにより実行されていた。そ
して、メモリセルの読出しは、垂直ＦＥＴのＶ_Tを検出
することにより行われていた。

【００１３】アメリカ特許第５，３８６，５６７号（Ac
ovic et al）において、トランジスタの不揮発性ＲＡＭ
セルが開示されており、このＲＡＭセルは２層のフロー
ティングゲートを備えて、電力が中断した時に、キャパ
シタの蓄積内容がフローティングゲートに移されるもの
であった。トンネル酸化膜により第１層目のフローティ
ングゲートとキャパシタのストレージノード（storage
node）とを分離して、フローティングゲートおよびキャ
パシタ間の電子トンネル現象を引き起こしていた。

【００１４】なお、不揮発性ＲＡＭセルには、次の４種
類の操作手順がある。（１）ＲＡＭ、（２）転送（tran
sfer）、（３）不揮発性蓄積、（４）リコール（recal
l）／消去である。電力が中断した時に、ＲＡＭセルが
転送モードとなって、データを電荷ストレージノードか
らフローティングゲートへ転送する。電力が除去された
時、ＲＡＭセルが不揮発性モードの操作を行う。電力が
復原すると、データがリコールされてストレージノード
に置かれ、フローティングゲートから消去される。

【００１５】

【発明が解決しようとする課題】この発明が解決しよう
とする課題は、従来のスタックトゲートメモリセルが、
ＥＰＲＯＭまたはフラッシュメモリに匹敵する保持時間
を有するものでなく、ＤＲＡＭに匹敵する書込み・消去
時間を有するものでなかったという点にある。また、メ
モリセルの最小蓄積静電容量を維持するために、複雑な
製造プロセスを必要としていた点にある。

【００１６】従って、この発明の第１の目的は、ＥＰＲ
ＯＭまたはフラッシュメモリセルに等しい保持時間を備
えたスタックトゲートメモリセルを提供することにあ
る。この発明の第２の目的は、ＤＲＡＭセルに等しい書
込み・消去時間を備えたスタックトゲートメモリセルを
提供することにある。

【００１７】

【課題を解決するための手段】前記課題を解決し、所望
の目的を達成するために、この発明にかかるスタックト
ゲートメモリセルの構造とその製造方法は、半導体基板
中に第１導電型の深い拡散ウェル（diffusion well）を
注入形成し、かつ深い拡散ウェルと深い拡散電圧発生器
とを相互接続させるステップと、深い拡散ウェル内に第
２導電型の第２拡散ウェルを注入形成するステップと、
第２拡散ウェル中に第１導電型のドレイン拡散領域を注
入形成し、かつドレイン拡散領域とビット線電圧発生器
とを相互接続する工程、第２拡散ウェル中のドレイン拡
散領域から１チャネル長さの距離位置に第２導電型のソ
ース拡散領域を注入形成して、第２拡散ウェル中に限定
するとともに、ソース拡散領域とソース制御電圧発生器
とを相互接続する工程、チャネル領域中の半導体基板の
上表面にトンネル酸化膜を堆積して、チャネル長さをド
レイン拡散領域とソース拡散領域との間のチャネル領域
の長さとする工程、チャネル領域上面のトンネル酸化膜
上に第１ポリシリコン材料よりなるゲートを堆積する工
程を備えるＭＯＳトランジスタを形成するステップと、
半導体基板の上表面に絶縁膜を堆積するとともに、複数
個の開口を設け、これらの開口を第２拡散ウェルおよび
ソース拡散領域ならびにゲートと相互接続するステップ
と、絶縁膜上に第２ポリシリコン材料よりなる第１プレ
ート電極を堆積し、この第１プレート電極が短絡プラグ
（shorting plug）により絶縁膜を複数個の開口のうち
１つの開口を貫通してゲートと相互接続し、ゲートおよ
び第１プレート電極によってＭＯＳトランジスタのフロ
ーティングゲートを形成する工程、第１プレート電極上
にキャパシタ誘電膜を堆積する工程、キャパシタ誘電膜
上に第３ポリシリコン材料よりなる第２プレート電極を
堆積するとともに、前記第２プレート電極をワード線電
圧発生器に接続して、前記ＭＯＳトランジスタのコント
ロールゲートを形成する工程を備えるスタックトキャパ
シタを形成するステップとを具備する。

【００１８】

【作用】ソース拡散領域および第２拡散ウェルがソース
制御電圧発生器と接続され、ドレイン拡散領域がビット
線電圧発生器と接続される。ＭＯＳトランジスタのコン
トロールゲートであるキャパシタの上部プレート電極が
ワード線電圧発生器と接続される。深いＮウェル拡散領
域と深い拡散電圧発生器とが接続される。ソース制御電
圧発生器、ビット線電圧発生器、ワード線電圧発生器、
深い拡散電圧発生器が、調整を経てスタックトゲートメ
モリセル内部のディジタルデータのプログラム・消去・
検出（sensing）を制御することに用いられる。

【００１９】複数個のスタックトゲートメモリセルが、
行と列とからなるアレイに配置されるとともに、ソース
制御電圧発生器、ビット線電圧発生器、ワード線電圧発
生器、深い拡散電圧発生器、センス増幅器、周辺回路
（peripheral circuitry）を介して、集積回路メモリを
形成している。センス増幅器は、スタックトゲートメモ
リセル内部に存在しているディジタルデータを検出する
ものである。周辺回路が、ソース制御電圧発生器、ビッ
ト線電圧発生器、ワード線電圧発生器、深い拡散電圧発
生器、センス増幅器を制御する。

【００２０】

【実施例】以下、この発明にかかる好適な実施例を図面
に基づいて説明する。図３から図５において、半導体基
板２１０（図４ａ）の表面にフィールド酸化膜２２０を
成長させるとともに、フィールド酸化膜２２０間の開口
部分に３個のスタックトゲートメモリセル領域（図３）
をパターニングする。開口部分に第１導電型であるＮ型
材料を注入して深いＰウェル２１０を形成する。そし
て、深いＰウェル２１０内の１つの領域にマスクをして
第２導電型であるＰ型材料を注入することで、Ｐウェル
２１５を形成する。Ｐウェル２１５内の複数個の領域に
マスクをするとともに、第１導電型であるＮ型材料を注
入して、Ｎ⁺ドレイン拡散領域２５５およびＮ⁺ソース拡
散領域２６５を形成する。Ｎ⁺ソース拡散領域２６５に
近い１領域にマスクをして第２導電型であるＰ型材料を
注入し、Ｐウェル２１５中にＰ⁺コンタクト２７５（図
４ｂ）を形成する。そして、半導体基板２１０の表面
で、かつＮ⁺ドレイン拡散領域２５５およびＮ⁺ソース拡
散領域２６５間のチャネル２６０上面に絶縁材料膜、例
えば二酸化シリコン膜または酸化された窒化シリコン膜
を成長させる。この絶縁材料膜が、スタックトゲートメ
モリセルのトンネル酸化膜２２５となる。このトンネル
酸化膜２２５上に第１ポリシリコンＰ₁膜を堆積してゲ
ート２３０を形成する。これらのゲート２３０、Ｎ⁺ド
レイン拡散領域２５５、Ｎ⁺ソース拡散領域２６５によ
って、図５に等価回路を示したＭＯＳトランジスタＭ₁
を構成している。次に、ゲート２３０および半導体基板
２１０の残り部分の表面に絶縁膜２８５、例えば二酸化
シリコンを堆積する。絶縁膜２８５上にリソグラフィー
および酸化物エッチングにより複数個のコンタクトホー
ル（プラグ２３５のコンタクトホールを指す）を形成し
てから、第２ポリシリコンＰ₂膜を堆積かつエッチング
してプラグ（Ｐ₂プラグ）２３５を形成する。Ｐ₂プラグ
２３５上に第３ポリシリコンＰ₃膜２４０を堆積する。
この第３ポリシリコンＰ₃膜２４０で図５に示したキャ
パシタＣの第１プレート電極である下部プレート電極２
４０が形成される。このようにして、ゲート２３０およ
びＰ₂プラグ２３５ならびに下部プレート電極２４０に
よりスタックトゲートメモリセルのフローティングゲー
トが構成されるとともに、ディジタルデータを保持する
のに必要な電荷をスタックトゲートメモリセル中に蓄積
する。

【００２１】図４と図５とにおいて、第３ポリシリコン
Ｐ₃膜２４０上に薄い絶縁膜を堆積してキャパシタＣの
キャパシタ誘電膜２４５を形成する。このキャパシタ誘
電膜２４５上に第４ポリシリコンＰ₄膜２５０を堆積
し、キャパシタＣの第２プレート電極である上部プレー
ト電極２５０を形成するとともに、この上部プレート電
極２５０をメモリセルＭ₁のコントロールゲート２５０
とする。そして、深い拡散電圧発生器Ｖ_nw1を深いＮウ
ェル２１０と相互接続して、スタックトゲートメモリセ
ルおよび半導体基板２１０上のその他の回路に必要な電
圧バイアス（voltage biasing）を提供する。深いＮウ
ェル２１０は、通常、深い拡散電圧発生器Ｖ_nw1に接続
されることで、プラスの電力供給電圧源（Ｖ_cc）レベル
となっている。

【００２２】図４において、Ｐウェル拡散電圧発生器Ｖ
_pwlが、Ｐウェル拡散領域２１５と相互接続される。金
属膜２７０（図４ｂ）を介してＰウェル拡散領域２１５
とＮ⁺ソース拡散領域２６５とを一体的に固定する。Ｐ
ウェル拡散領域２１５およびＮ⁺ソース拡散領域２６５
ならびにＰ⁺コンタクト２７５が、いずれもＰウェル拡
散電圧発生器Ｖ_pwlと相互接続されている（すなわちＶ_s
＝Ｖ_pwl）。スタックトゲートメモリセルアレイ中の各
行が、いずれもＰウェル拡散領域２１５を形成する。Ｐ
ウェル拡散電圧発生器Ｖ_pwlは、スタックトゲートメモ
リセルアレイ中の各行に対して個別に印加することがで
きる。また、Ｎ⁺ドレイン拡散領域２５５とドレイン制
御電圧発生器Ｖ_dが接続されている。この発明にかかる
スタックトゲートメモリセル構造においては、ビット線
電圧発生器Ｖ_bitをドレイン制御電圧発生器Ｖ_dとしてお
り、第４ポリシリコンＰ₄膜２５０と相互接続されてい
るのは、ワード線電源発生器Ｖ_wordである。

【００２３】ところで、当業者にとっては、上述したよ
うなスタックトゲートメモリセルの製造プロセスによっ
て、従来のＤＲＡＭセルの作製が可能であることが理解
できよう。実際、このスタックトゲートメモリセルと従
来のＤＲＡＭセルとを同時に１つの集積回路チップに作
り込むことができる。

【００２４】図６において、４つのスタックトゲートメ
モリセルCELL１１，CELL１２，CELL２１，CELL２２を図
示しているが、スタックトゲートメモリセルCELL１１お
よびCELL１２でワード線電圧発生器Ｖ_word1により制御
される第１列を形成し、スタックトゲートメモリセルCE
LL２１およびCELL２２でワード線電圧発生器Ｖ_word2に
より制御される第２列を形成する。スタックトゲートメ
モリセルCELL１１およびCELL２１は、ビット線電圧発生
器Ｖ_bit1により制御される第１行を形成し、スタックト
ゲートメモリセルCELL１２およびCELL２２でビット線電
圧発生器Ｖ_bit2により制御される第２行を形成してい
る。

【００２５】図７において、メモリセルCELL１１に対し
てロジック値“１"のプログラムを行う（すなわち電子
をメモリセルCELL１１のフローティングゲート内に注入
する）時、ビット線電圧発生器Ｖ_bit1（すなわち、ドレ
イン制御電圧発生器Ｖ_d。以下、同じ）がマイナスの電
力供給電圧源（−Ｖ_cc）のレベルに設定される。ワード
線電圧発生器Ｖ_word1は、プラスの電力供給電圧源（＋
Ｖ_cc）のレベルに設定される。ソース制御電圧発生器Ｖ
_sはプラスの電力供給電圧源（−Ｖ_cc）のレベルに設定
される。

【００２６】ビット線電圧発生器Ｖ_bit1およびソース制
御電圧発生器Ｖ_sを電力供給電圧源（−Ｖ_cc）のレベル
に設定変更すると、Ｎ⁺ドレイン拡散領域２５５および
Ｎ⁺ソース拡散領域２６５ならびにＰウェル拡散領域２
１５の電圧レベルがマイナスの電力供給電圧源（−
Ｖ_cc）のレベルとなる。ワード線電圧発生器Ｖ_word1を
プラスの電力供給電圧源（＋Ｖ_cc）のレベルに設定する
と、第４ポリシリコンＰ₄膜（キャパシタＣの上部プレ
ート）２５０がプラスの電力供給電圧源（Ｖ_cc）のレベ
ルに設定される。このような状況では、第４ポリシリコ
ンＰ₄膜２５０およびＮ⁺ドレイン拡散領域２５５間とＰ
ウェル拡散領域２１５およびＮ⁺ソース拡散領域２６５
間とにおいて、電界が拡大する。この電界の拡大がファ
ウラー・ノルドハイムトンネル効果を引き起こし、電子
ｅ^-をトンネル酸化膜２２５を介してフローティングゲ
ート２３０に移動させる。ビット線電圧発生器Ｖ
_bit1（＝Ｖ_d）およびワード線電圧発生器Ｖ_word1ならび
にソース制御電圧発生器Ｖ_sが、接地基準電位（０Ｖ）
レベルに戻った時には、これらの電子ｅ^-がフローティ
ングゲート２３０内に閉じ込められる。このようにし
て、図５に示したメモリセルＭ₁のしきい値電圧Ｖ_Tが変
更される。読出しを行う時、しきい値電圧Ｖ_Tの変更
は、スタックトゲートメモリセルアレイの外部におい
て、センス増幅器によりロジック値“１"であるものを
検出する。

【００２７】スタックトゲートメモリセルアレイに対す
るロジック値“０"のプログラムは、単一メモリセルに
対する消去によって行われる。不揮発性メモリ用語「プ
ログラム」とは、電子をフローティングゲートに入れる
ことを言う。プログラムならびに消去によりそれぞれロ
ジック値“１"または“０"の「書込み」を完成する。典
型的なフラッシュメモリまたはＥＰＲＯＭについていえ
ば、先ずアレイ全体に対する消去を行ってロジック値
“０"としてから、アレイについてのみロジック値“１"
を「書込み」あるいは「プログラム」する。ＥＰＲＯＭ
については、単一のメモリセルにプログラムおよび消去
能力が備わっているので、各メモリセルごとにロジック
値“１"または“０"の書込みを行う。

【００２８】非選択性メモリセルは、ビット線電圧発生
器Ｖ_bit1（＝Ｖ_d）およびワード線電圧発生器Ｖ_word1な
らびにソース制御電圧発生器Ｖ_sのレベル設定の組み合
せにより、非選択性メモリセルを抑制してプログラムを
行うものであり、各メモリセルにつき、下記する表１に
設定された任意の電圧で非選択性メモリセルを抑制して
プログラムを行う。

【００２９】

【表１】

【００３０】スタックトゲートメモリセルの列全体に対
するプログラムを行う時、列方向に接続されたワード線
電圧発生器Ｖ_wordが電力供給電圧源（Ｖ_cc）のレベルに
置かれる。列方向の各メモリセルに接続されたビット線
電圧発生器Ｖ_bit（＝Ｖ_d）およびソース制御電圧発生器
Ｖ_sは、もしもメモリセルがプログラムによりロジック
値“１"となった場合、マイナスの電力供給電圧源（−
Ｖ_cc）レベルに置かれ、もしもメモリセルがプログラム
によりロジック値“０"となった場合、接地基準電位
（０Ｖ）のレベルに置かれる。また、行全体に対するプ
ログラムを行う時には、行方向のビット線電圧発生器Ｖ
_bitおよび各行方向のメモリセルのソース制御電圧発生
器Ｖ_sによりマイナスの電力供給電圧源（−Ｖ_cc）レベ
ルに置かれる。行方向の各メモリセルのワード線電圧発
生器Ｖ_wordが電力供給電圧源（Ｖ_cc）のレベルに置か
れ、プログラムによりロジック値“１"となるか、ある
いは、接地基準電位（０Ｖ）のレベルに置かれて、プロ
グラムによりロジック値“０"となる。

【００３１】図８において、フローティングゲートから
のメモリセル消去または任意の電子の除去を説明する
と、先ずスタックトゲートメモリセルを消去する時に
は、ワード線電源発生器Ｖ_word1がマイナスの電力供給
電圧源（−Ｖ_cc）レベルに置かれる。ビット線電圧発生
器Ｖ_bit1およびソース制御電圧発生器Ｖ_s11が電力供給
電圧源（Ｖ_cc）のレベルに置かれる。ビット線電圧発生
器Ｖ_bit1（＝Ｖ_d）およびワード線電源発生器Ｖ_word1な
らびにソース制御電圧発生器Ｖ_s11が、第４ポリシリコ
ンＰ４膜（キャパシタＣの上部プレート）２５０とＮ⁺
ドレイン拡散領域２５５との間に配置されるとともに、
Ｐウェル２１５およびＮ⁺ドレイン拡散領域２６５間に
電界を形成する。トンネル酸化膜２２５の電界により電
子ｅ^-をフローティングゲート２３０中に捕獲し、ファ
ウラー・ノルドハイムトンネル効果によりトンネル酸化
膜２２５を経てＰウェル２１５およびＮ⁺ドレイン拡散
領域２５５ならびにＮ⁺ソース拡散領域２６５に移転さ
せる。従って、フローティングゲート２３０中に捕獲さ
れていた任意の電子ｅ^-を消去することができる。フロ
ーティングゲート２３０中の電子ｅ^-を除去するには、
メモリセルＭ₁のしきい値電圧Ｖ_Tを復原する。

【００３２】消去されなかったメモリセルは、それぞれ
のビット線電圧発生器Ｖ_bitおよびワード線電圧発生器
Ｖ_wordならびにソース制御電圧発生器Ｖ_sを備えるとと
もに、次の表２に示した電圧レベルにより設定される。

【００３３】

【表２】

【００３４】これらの電圧レベルによって、消去されな
かったメモリセルがトンネル酸化膜内部の電界不足によ
りファウラー・ノルドハイムトンネル効果を引き起こす
ように設定する。

【００３５】メモリセル全体の列方向消去は、列方向の
ワード線電圧発生器Ｖ_wordをマイナスの電力供給電圧源
（−Ｖ_cc）レベルに置き、ビット線電圧発生器Ｖ_bitお
よびソース制御電圧発生器Ｖ_sを列方向の各メモリセル
に接続し、かつプラスの電力供給電圧源（Ｖ_cc）レベル
で消去を行う。また、行方向全体の消去は、行方向の各
メモリセルに接続された全部のワード線電圧発生器Ｖ
_wordをマイナスの電力供給電圧源（−Ｖ_cc）レベルに置
き、行方向のビット線電圧発生器Ｖ_bit（＝Ｖ_d）および
ソース制御電圧発生器Ｖ_sをプラスの電力供給電圧源
（Ｖ_cc）レベルに設定して消去を行う。そして、アレイ
全体の消去は、ワード線電圧発生器Ｖ_wordをマイナスの
電力供給電圧源（−Ｖ_cc）レベルに置き、全部のビット
線電圧発生器Ｖ_bit（＝Ｖ_d）およびソース制御電圧発生
器Ｖ_sをプラスの電力供給電圧源（Ｖ_c _c）レベルに置い
て消去を行う。

【００３６】図８（ｂ）において、スタックトゲートメ
モリセルのアレイに蓄積されているディジタルデータ
は、ソース制御電圧発生器Ｖ_s11を電力供給電圧源（０
Ｖ）レベルに置いて読出しを行う。ワード線電圧発生器
Ｖ_word1をプラスの電力供給電圧源（Ｖ_cc）レベルに置
き、かつビット線電圧発生器Ｖ_bit1（＝Ｖ_d）をあらか
じめ充電して半分の電力供給電圧源（Ｖ_cc／２）レベル
に置く。もしもスタックトゲートメモリセルCELL１１が
消去またはプログラムされてロジック値“０"となった
場合、メモリセルのしきい値電圧Ｖ_Tが降下してＭＯＳ
トランジスタＭ₁をオン（導通）にする。この時、ビッ
ト線に接続されたセンス増幅器（図示せず）が検出し
て、ロジック値“０"となる。しかしながら、もしもス
タックトゲートメモリセルCELL１１がプログラムされて
ロジック値“１"となった場合、メモリセルのしきい値
電圧Ｖ_Tが上昇してＭＯＳトランジスタＭ₁をオフ（非導
通）にする。この状況においては、ビット線に現れた電
圧（Ｖ_cc／２）が変更されないので、ビット線に接続さ
れたセンス増幅器が検出して、ロジック値“１"とな
る。なお、ビット線電圧発生器Ｖ_bitおよびワード線電
圧発生器Ｖ_wordならびにソース制御電圧発生器Ｖ_sおよ
びセンス増幅器に対する設定値の制御は、スタックトゲ
ートメモリセルのアレイに接続された外部の周辺回路に
より行う。

【００３７】“High Endurance Ultra-Thin Tunnel Oxi
de For Dynamic Memory",C. Wann and C. Hu, Proceedi
ngs of IEDM, IEEE, 1995, p.867において、メモリセル
のプログラム・消去時に、超薄膜のトンネル酸化膜が非
常に高速なファウラー・ノルドハイムトンネル効果を引
き起こすことが記載されている。従って、この発明にか
かるトンネル酸化膜の厚さを約６０〜７０Åとすれば、
プログラム・消去時間が約１０〜１００nsの範囲とな
る。この発明にかかるスタックトゲートメモリセル構造
は、El-Karehなどが開示したものに近く、いずれも大き
い静電容量を備えて高い結合率（γ＝約０．９５）を有
するものである。そして、コントロールゲート結合率
（γ）は、コントロールゲートからフローティングゲー
トに至るキャパシタＣをフローティングゲートで測定さ
れる総静電容量（Ｃ_tot）で割ったものであり、Ｃ_tot＝
Ｃ＋Ｃ_ch＋その他の漂遊静電容量（stray capacitanc
e）という関係がある。Ｃ_chは、コントロールゲート２
３０およびチャネル２６０（図４ｂ）間の静電容量であ
る。従って、結合率は、次の数式２で表すことができ
る。

【００３８】

【数２】 γ ＝Ｃ／Ｃ_tot ＝Ｃ／（Ｃ＋Ｃ_ch）

【００３９】この発明にかかるスタックトゲートメモリ
セルにおいて、キャパシタＣの値は約３０ｆＦで、フロ
ーティングゲート２３０およびチャネル２６０間の静電
容量が約１ｆＦであるから、結合率（γ）は約０．９７
である。コントロールゲートに対してバイアス電圧の印
加する際、結合率（γ）が大きければフローティングゲ
ート電位の制御が簡略化できる。フローティングゲート
電位（Ｖ_fg）は、次の数式３で表すことができる。な
お、式中、Ｑはフローティングゲートの純電荷（net el
ectron charge）である。

【００４０】

【数３】Ｖ_fg ＝ γＶ_word＋（１−γ）Ｖ_pwl＋Ｑ／
Ｃ_totＶ_word＋Ｑ／Ｃ_tot

【００４１】もしフローティングゲート２３０にマイナ
スの電荷が存在すれば、Ｖ_fg＝Ｖ_Tとなる。ワード線電
圧発生器Ｖ_wordのしきい値電圧は、次の数式４で表す。

【００４２】

【数４】Ｖ_word ＝Ｖ_T＋Ｃ／Ｃ_tot

【００４３】上述の薄いトンネル酸化膜２２５（約６０
〜７０Å）は、５ＶのＶ_cc操作電圧において、その厚さ
が長時間（１ヶ月以上）のデータ保持を回避するのに十
分なものとなる。

【００４４】この発明にかかるスタックトゲートメモリ
セルのトンネル酸化膜構造により、ＥＥＰＲＯＭと同様
な保持時間ならびに比較的長いプログラム・消去時間を
提供することができる。あるいは、ＤＲＡＭと同様な比
較的短い保持時間であるが、比較的高速なプログラム・
消去時間を提供することができる。その保持時間は、Ｅ
ＥＰＲＯＭ（約１０年間）より短いが、ＤＲＡＭ（約２
００ms）よりも長い。ＤＲＡＭとＥＥＰＲＯＭとは類似
したものであり、データ蓄積方式としては有用なもので
あり、低いパワー時にも優れた書込み特性を有してい
る。とりわけ、電力供給電圧源が欠乏した短時間（約１
ヶ月）においては、蓄積したデータが不揮発性となるも
のである。

【００４５】図９において、プログラム操作ならびに書
込み時間に対するタイミング制御を説明すると、先ず図
９（ａ）に示したように、プログラム操作開始時にソー
ス制御電圧発生器Ｖ_sおよびＰウェル拡散電圧発生器Ｖ
_pwlがマイナスの電力供給電圧源（−Ｖ_cc）レベルとな
り、かつ同時にビット線電圧発生器Ｖ_bitをマイナスの
電力供給電圧源（−Ｖ_cc）レベルとし、ワード線電圧発
生器Ｖ_wordを力供給電圧源（Ｖ_cc）レベルとする。つま
り、一旦、チャネルが反転すると、ソース制御電圧発生
器Ｖ_sおよびＰウェル拡散電圧発生器Ｖ_pwlがマイナスの
電力供給電圧源（−Ｖ_cc）レベルとなり、かつワード線
電圧発生器Ｖ_wordがプラスの電力供給電圧源（Ｖ_cc）レ
ベルとなった時に、ビット線電圧発生器Ｖ_bitが高抵抗
状態となる。

【００４６】トンネル酸化膜の厚さが比較的厚い（約１
００Å）時には、スタックトゲートメモリセルのプログ
ラム時間が１０msecより大きくなる。しかし、トンネル
酸化膜の厚さが薄い（約６０〜７０Å）時には、スタッ
クトゲートメモリセルのプログラム時間が１０nsecより
小さくなる。

【００４７】図９（ｂ）において、消去操作は、プログ
ラム操作開始時に、ソース制御電圧発生器Ｖ_sおよびＰ
ウェル拡散電圧発生器Ｖ_pwlがプラスの電力供給電圧源
（＋Ｖ_cc）レベルとなり、かつ同時にビット線電圧発生
器Ｖ_bitをプラスの電力供給電圧源（＋Ｖ_cc）レベルと
し、ワード線電圧発生器Ｖ_wordをマイナスの力供給電圧
源（−Ｖ_cc）レベルとする。つまり、一旦、ソース制御
電圧発生器Ｖ_sおよびＰウェル拡散電圧発生器Ｖ_pwlが電
力供給電圧源（＋Ｖ_cc）レベルとなれば、ビット線電圧
発生器Ｖ_bitは、高抵抗状態となり、Ｐウェルとビット
線との接合面に小さな順方向のバイアス電圧を印加する
と、ビット線電圧発生器Ｖ_bitが電力供給電圧源（＋Ｖ
_cc）レベルにクランプされる。

【００４８】以上のごとく、この発明を好適な実施例に
より開示したが、当業者であれば容易に理解できるよう
に、この発明の技術思想の範囲内において、適当な変更
ならびに修正が当然なされうるものであるから、その特
許権保護の範囲は、特許請求の範囲および、それと均等
な領域を基準として定めなければならない。

【００４９】

【発明の効果】前記構成により、この発明にかかるスタ
ックトゲートメモリセルは、そのトンネル酸化膜構造に
より、ＥＥＰＲＯＭと同様な保持時間ならびに比較的長
いプログラム・消去時間を提供することができる。ある
いは、ＤＲＡＭと同様な比較的短い保持時間であるが、
比較的高速なプログラム・消去時間を提供することがで
きる。その保持時間は、ＥＥＰＲＯＭ（約１０年間）よ
り短いが、ＤＲＡＭ（約２００ms）よりも長い。また、
低いパワー時にも優れた書込み特性を有している。とり
わけ、電力供給電圧源が欠乏した短時間（約１ヶ月）に
おいては、蓄積したデータが不揮発性となるものであ
る。従って、産業上の利用価値が高い。

【図面の簡単な説明】

【図１】（ａ）は、従来技術にかかるＤＲＡＭを示す回
路図であり、（ｂ）は、その半導体装置を示す断面図で
ある。

【図２】（ａ）は、従来技術にかかるＥＥＰＲＯＭを示
す回路図であり、（ｂ）は、その半導体装置を示す断面
図である。

【図３】この発明にかかるスタックトゲートメモリセル
を示す平面図である。

【図４】（ａ）は、図３の４Ａ−４Ａ′に沿って断面表
示したスタックトゲートメモリセルを示す断面図であ
り、（ｂ）は、図３の４Ｂ−４Ｂ′に沿って断面表示し
たスタックトゲートメモリセルを示す断面図である。

【図５】この発明にかかるスタックトゲートメモリセル
を示す回路図である。

【図６】この発明にかかるスタックトゲートメモリセル
アレイを示す回路図である。

【図７】（ａ）は、この発明にかかるスタックトゲート
メモリセルでロジック値“１"のプログラムを行う様子
を示した断面図であり、（ｂ）は、ロジック値“１"の
プログラムを行う状態を示した回路図である。

【図８】（ａ）は、この発明にかかるスタックトゲート
メモリセルで消去操作を行う様子を示した断面図であ
り、（ｂ）は、消去操作を行う状態を示した回路図であ
る。

【図９】（ａ）は、この発明にかかるスタックトゲート
メモリセルのプログラム周期を示すタイミング図であ
り、（ｂ）は、消去サイクルを示すタイミング図であ
る。

【符号の説明】

２１０半導体基板（深い拡散ウェル）２１５Ｐウェル（第２拡散ウェル）２２０フィールド酸化膜２２５トンネル酸化膜２３０ゲート（フローティングゲート）２３５プラグ（Ｐ₂プラグ／短絡プラグ）２４０下部プレート電極（第３ポリシリコンＰ₃膜
／第１プレート電極）２４５キャパシタ誘電膜２５０コントロールゲート（第４ポリシリコンＰ₄
膜／第２プレート電極）２５５Ｎ⁺ドレイン拡散領域（ドレイン拡散領域）２６０チャネル（チャネル領域）２６５Ｎ⁺ソース拡散領域（ソース拡散領域）２８５絶縁膜Ｖ_bit ビット線電圧発生器Ｖ_word ワード線電圧発生器Ｖ_nwl Ｎウェル拡散電圧発生器（深い拡散電圧発生
器）Ｖ_pwl Ｐウェル拡散電圧発生器Ｖ_s ソース制御電圧発生器Ｖ_d ドレイン制御電圧発生器

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板中に注入形成され、深
い拡散電圧発生器と相互接続する第１導電型の深い拡散
ウェルと、（ｂ）前記深い拡散ウェル内部に注入形成される第２導
電型の第２拡散ウェルと、（ｃ）ＭＯＳトランジスタであって、前記第１導電型の材料を前記第２拡散ウェル中に注入し
て形成され、ビット線電圧発生器と相互接続するドレイ
ン拡散領域と、前記第２導電型の材料を前記第２拡散ウェル中に注入し
て形成され、前記ドレイン拡散領域から１チャネルの長
さの距離に位置するとともに、ソース制御電圧発生器と
相互接続するソース拡散領域と、チャネル領域内の前記半導体基板上に配置され、前記チ
ャネルの長さが、前記ドレイン拡散領域と前記ソース拡
散領域との間の前記チャネル領域の長さであるトンネル
酸化膜と、前記チャネル領域上面の前記トンネル酸化膜上に配置さ
れる第１ポリシリコン材料よりなるゲートと、から構成されるＭＯＳトランジスタと、（ｄ）前記半導体基板上に位置するとともに、複数個の
開口を設けて、前記第２拡散ウェル、前記ドレイン拡散
領域、前記ソース拡散領域、前記ゲートと相互接続させ
る絶縁膜と、（ｅ）スタックトキャパシタであって、前記絶縁膜上に堆積され、短絡プラグを介して前記絶縁
膜の前記複数個の開口のうち１つの開口を貫通して前記
ゲートと相互接続され、前記ゲートとともに前記ＭＯＳ
トランジスタのフローティングゲートを形成する第２ポ
リシリコン材料よりなる第１プレート電極と、前記第１プレート電極上に配置されるキャパシタ誘電膜
と、前記キャパシタ誘電膜上に配置されて、ワード線電圧発
生器と相互接続し、前記ＭＯＳトランジスタのコントロ
ールゲートを形成する第３ポリシリコン材料よりなる第
２プレート電極と、から構成されるスタックトキャパシタと、を備えていることを特徴とするスタックトゲートメモリ
セルの構造。
【請求項２】（ａ）複数個のスタックトゲートメモリ
セルであって、アレイとして配置され、このアレイが複
数の行ならびに複数の列であるとともに、各スタックト
ゲートメモリセルが、半導体基板中に注入形成される第１導電型の深い拡散ウ
ェルと、前記深い拡散ウェル内部に注入形成される第２導電型の
第２拡散ウェルと、前記第１導電型の材料を前記第２拡散ウェル中に注入形
成したドレイン拡散領域と、前記第２導電型の材料を前
記第２拡散ウェル中に注入して形成され、前記ドレイン
拡散領域から１チャネル長さの距離に位置しており、前
記第２拡散ウェル中に限定されるソース拡散領域と、チ
ャネル領域内の前記半導体基板の上表面に配置され、前
記チャネルの長さが前記ドレイン拡散領域と前記ソース
拡散領域との間の長さであるトンネル酸化膜と、前記チ
ャネル領域上面の前記トンネル酸化膜上に位置する第１
ポリシリコン膜よりなるゲートと、から構成されるＭＯ
Ｓトランジスタと、前記半導体基板上に位置し、かつ複数個の開口を有する
ものであって、これらの開口が前記第２拡散ウェル、前
記ドレイン拡散領域、前記ソース拡散領域、前記ゲート
と相互接続する絶縁膜と、前記絶縁膜上に堆積され、短絡プラグを介して前記絶縁
膜の前記複数個の開口のうち１つの開口を貫通し、前記
ゲートと相互接続され、前記ゲートとともに前記ＭＯＳ
トランジスタのフローティングゲートを形成する第２ポ
リシリコン材料よりなる第１プレート電極と、前記第１
プレート電極上に配置されるキャパシタ誘電膜と、前記
キャパシタ誘電膜上に配置されて、ワード線電圧発生器
と相互接続し、前記ＭＯＳトランジスタのコントロール
ゲートを形成する第３ポリシリコン材料よりなる第２プ
レート電極と、から構成されるスタックトキャパシタ
と、を備えている複数個のスタックトメモリセルと、（ｂ）それぞれが、前記スタックトゲートメモリセルの
前記アレイの列方向に配置され、各スタックトゲートメ
モリセル中の各スタックトキャパシタの前記第２プレー
ト電極と接続される複数個のワード線電圧発生器と、（ｃ）それぞれが、前記スタックトゲートメモリセルの
前記ドレイン拡散領域に接続され、前記スタックトゲー
トメモリセルの前記アレイの行方向に配置される複数個
のビット線電圧発生器と、（ｄ）前記各スタックトゲートメモリセルの深い拡散ウ
ェルに接続する深い拡散電圧発生器と、（ｅ）それぞれが、前記ソース拡散領域に接続され、か
つ各スタックトゲートメモリセルの前記第２拡散ウェル
に接続されるとともに、各スタックトゲートメモリセル
が前記複数の行のうち１行方向に配置される複数個のソ
ース制御電圧発生器と、（ｆ）それぞれが、各スタックトゲートメモリセルの前
記ドレイン拡散領域に接続され、各スタックトゲートメ
モリセルが前記複数の行のうち１行方向に配置され、か
つ各スタックトゲートメモリセルに保存されているディ
ジタルデータを検出する複数個のセンス増幅器と、（ｇ）それぞれが、前記複数のワード線電圧発生器と接
続し、前記複数のビット線電圧発生器と接続し、前記深
い拡散電圧発生器と接続し、前記複数のソース制御電源
発生器と接続し、前記複数のセンス増幅器と接続して、
前記複数のスタックトゲートメモリセルのプログラムお
よび消去ならびに検出を制御する複数の周辺回路と、を備えていることを特徴とするスタックトゲートメモリ
セルの構造。
【請求項３】（ａ）半導体基板中に第１導電型の深い
拡散ウェルを注入形成し、かつ前記深い拡散ウェルと深
い拡散電圧発生器とを相互接続させるステップと、（ｂ）前記深い拡散ウェル内に第２導電型の第２拡散ウ
ェルを注入形成するステップと、（ｃ）ＭＯＳトランジスタを形成するステップであっ
て、前記第２拡散ウェル中に第１導電型のドレイン拡散領域
を注入形成し、かつ前記ドレイン拡散領域とビット線電
圧発生器とを相互接続する工程と、前記第２拡散ウェル中の前記ドレイン拡散領域から１チ
ャネル長さの距離に位置する第２導電型のソース拡散領
域を注入形成して、前記第２拡散ウェル中に限定すると
ともに、前記ソース拡散領域とソース制御電圧発生器と
を相互接続する工程と、チャネル領域中の前記半導体基板の上表面にトンネル酸
化膜を堆積して、前記チャネル長さを、前記ドレイン拡
散領域と前記ソース拡散領域との間の前記チャネル領域
の長さとする工程と、前記チャネル領域上面の前記トンネル酸化膜上に第１ポ
リシリコン材料よりなるゲートを堆積する工程と、を含むＭＯＳトランジスタを形成するステップと、（ｄ）前記半導体基板の前記上表面に絶縁膜を堆積する
とともに、複数個の開口を設け、これらの開口を前記第
２拡散ウェルおよび前記ソース拡散領域ならびに前記ゲ
ートと相互接続するステップと、（ｅ）スタックトキャパシタを形成するステップであっ
て、前記絶縁膜上に第２ポリシリコン材料よりなる第１プレ
ート電極を堆積し、この第１プレート電極が短絡プラグ
により前記絶縁膜を前記複数個の開口のうち１つの開口
を貫通して前記ゲートと相互接続し、前記ゲートおよび
前記第１プレート電極によって前記ＭＯＳトランジスタ
のフローティングゲートを形成する工程と、前記第１プレート電極上にキャパシタ誘電膜を堆積する
工程と、このキャパシタ誘電膜上に第３ポリシリコン材料よりな
る第２プレート電極を堆積するとともに、前記第２プレ
ート電極をワード線電圧発生器に接続して、前記ＭＯＳ
トランジスタのコントロールゲートを形成する工程と、を含むスタックトキャパシタを形成するステップとを含
むことを特徴とするスタックトゲートメモリセルの製造
方法。
【請求項４】前記深い拡散電圧発生器が、電力供給電
圧源である請求項１ないし請求項３のいずれかの請求項
に記載のスタックトゲートメモリセルの構造とその製造
方法。
【請求項５】前記スタックトゲートメモリセルの保持
時間が、ＤＲＡＭよりもかなり長いものである請求項１
ないし請求項３のいずれかの請求項に記載のスタックト
ゲートメモリセルの構造とその製造方法。
【請求項６】前記保持時間が、２００msより大きいも
のである請求項５記載のスタックトゲートメモリセルの
構造とその製造方法。
【請求項７】前記保持時間が、ＥＥＰＲＯＭよりも短
いものである請求項１ないし請求項３のいずれかの請求
項に記載のスタックトゲートメモリセルの構造とその製
造方法。
【請求項８】前記保持時間が、１０年間より短いもの
である請求項７記載のスタックトゲートメモリセルの構
造とその製造方法。
【請求項９】前記プログラム時間が、約１０ns〜１０
msの範囲である請求項１ないし請求項３のいずれかの請
求項に記載のスタックトゲートメモリセルの構造とその
製造方法。
【請求項１０】前記消去時間が、約１０ns〜１０msの
範囲である請求項１ないし請求項３のいずれかの請求項
に記載のスタックトゲートメモリセルの構造とその製造
方法。
【請求項１１】前記メモリセルが、ＤＲＡＭセルであ
る請求項１ないし請求項３のいずれかの請求項に記載の
スタックトゲートメモリセルの構造とその製造方法。
【請求項１２】前記メモリセルが、ＥＥＰＲＯＭセル
である請求項１ないし請求項３のいずれかの請求項に記
載のスタックトゲートメモリセルの構造とその製造方
法。
【請求項１３】前記トンネル酸化膜の厚さが、約６０
〜７０Åである請求項１ないし請求項３、請求項１１の
いずれかの請求項に記載のスタックトゲートメモリセル
の構造とその製造方法。
【請求項１４】前記トンネル酸化膜の厚さが、約１０
０Åである請求項１ないし請求項３、請求項１２のいず
れかの請求項に記載のスタックトゲートメモリセルの構
造とその製造方法。
【請求項１５】前記メモリセルの結合率が、約０．９
５である請求項１ないし請求項３のいずれかの請求項に
記載のスタックトゲートメモリセルの構造とその製造方
法。
【請求項１６】前記メモリセルをプログラムによりロ
ジック値“１"とすることが、前記ビット線電圧発生器
をマイナスの前記電力供給電圧源レベルとし、前記ワー
ド線電圧発生器をプラスの前記電力供給電圧源レベルと
し、前記ソース制御電圧発生器をマイナスの前記電力供
給電圧源レベルとし、前記深い拡散電圧発生器をプラス
の前記電力供給電圧源レベルとすることによって達成さ
れるものである請求項１ないし請求項３のいずれかの請
求項に記載のスタックトゲートメモリセルの構造とその
製造方法。
【請求項１７】前記メモリセルをプログラムによりロ
ジック値“０"とすることが、前記ビット線電圧発生器
を接地基準電位とし、前記ワード線電圧発生器をプラス
の前記電力供給電圧源レベルとし、前記ソース制御電圧
発生器をマイナスの前記電力供給電圧源レベルとし、前
記深い拡散電圧発生器をプラスの前記電力供給電圧源レ
ベルとすることによって達成されるものである請求項１
ないし請求項３のいずれかの請求項に記載のスタックト
ゲートメモリセルの構造とその製造方法。
【請求項１８】前記メモリセルでの消去が、前記ワー
ド線電圧発生器をマイナスの前記電力供給電圧源レベル
とし、前記ビット線電圧発生器をプラスの前記電力供給
電圧源レベルとし、前記ソース制御電圧発生器をマイナ
スの前記電力供給電圧源レベルとし、前記深い拡散電圧
発生器をプラスの前記電力供給電圧源レベルとすること
によって達成されるものである請求項１ないし請求項３
のいずれかの請求項に記載のスタックトゲートメモリセ
ルの構造とその製造方法。
【請求項１９】前記複数のスタックトゲートメモリセ
ルの１行に対するプログラムが、同時に、前記ビット線
電圧発生器をマイナスの前記電力供給電圧源レベルと
し、前記ワード線電圧発生器をプラスの前記電力供給電
圧源レベルとして、前記複数のスタックトゲートメモリ
セルの前記行においてプログラムを行ってロジック値
“１"とするとともに、前記ワード線電圧発生器を前記
接地基準電位レベルとして、前記複数のスタックトゲー
トメモリセルの前記行においてプログラムを行ってロジ
ック値“０"とし、前記ソース制御電圧発生器をマイナ
スの前記電力供給電圧源レベルとし、前記深い拡散電圧
発生器をプラスの前記電力供給電圧源レベルとするもの
である請求項２または請求項４記載のスタックトゲート
メモリセルの構造。
【請求項２０】前記複数のスタックトゲートメモリセ
ルの１列に対するプログラムが、同時に、前記ビット線
電圧発生器をマイナスの前記電力供給電圧源レベルとし
て、前記複数のスタックトゲートメモリセルの前記列に
おけるプログラムを行ってロジック値“１"とするとと
もに、前記ワード線電圧発生器を前記接地基準電位レベ
ルとして、前記複数のスタックトゲートメモリセルの前
記列におけるプログラムを行ってロジック値“０"と
し、前記ソース制御電圧発生器をマイナスの前記電力供
給電圧源レベルとし、前記深い拡散電圧発生器をプラス
の前記電力供給電圧源レベルとするものである請求項２
または請求項４記載のスタックトゲートメモリセルの構
造。
【請求項２１】前記複数のスタックトゲートメモリセ
ルの１行に対する消去が、全部の前記複数のビット線電
源発生器をマイナスの前記電力供給電圧源レベルとし、
かつ前記行中の前記複数のスタックトゲートメモリセル
に接続し、前記行の前記ビット線電源発生器をプラスの
前記電力供給電圧源レベルとし、前記行中の全部の前記
複数のスタックトゲートメモリセルの前記ソース制御電
圧発生器をプラスの前記電力供給電圧源レベルとし、前
記深い拡散電圧発生器をプラスの前記電力供給電圧源レ
ベルとするものである請求項２または請求項４記載のス
タックトゲートメモリセルの構造。
【請求項２２】前記複数のスタックトゲートメモリセ
ルの１列に対する消去が、前記複数のビット線電源発生
器をマイナスのマイナスの前記電力供給電圧源レベルと
し、かつ前記行中の前記複数のスタックトゲートメモリ
セルに接続し、前記複数のスタックトゲートメモリセル
の全部の前記複数のビット線電源発生器をプラスの前記
電力供給電圧源レベルとし、かつ前記列に接続し、全部
の前記複数のスタックトゲートメモリセルの前記複数の
ソース制御電圧発生器をプラスの前記電力供給電圧源レ
ベルとし、かつ前記列に接続させ、前記深い拡散電圧発
生器をプラスの前記電力供給電圧源レベルとするもので
ある請求項２または請求項４記載のスタックトゲートメ
モリセルの構造。
【請求項２３】前記複数のスタックトゲートメモリセ
ルの前記アレイに対する消去が、前記複数のスタックト
ゲートメモリセルアレイの全部の前記複数のビット線電
源発生器をマイナスのマイナスの前記電力供給電圧源レ
ベルとし、前記アレイの全部の前記複数のワード線電源
発生器をプラスの前記電力供給電圧源レベルとし、前記
アレイの全部の前記複数のソース制御電圧発生器をプラ
スの前記電力供給電圧源レベルとし、前記深い拡散電圧
発生器をプラスの前記電力供給電圧源レベルとするもの
である請求項２または請求項４記載のスタックトゲート
メモリセルの構造。