JPH11214660A - Ｄｒａｍ装置の製造方法 - Google Patents
Ｄｒａｍ装置の製造方法Info
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- JPH11214660A JPH11214660A JP10307449A JP30744998A JPH11214660A JP H11214660 A JPH11214660 A JP H11214660A JP 10307449 A JP10307449 A JP 10307449A JP 30744998 A JP30744998 A JP 30744998A JP H11214660 A JPH11214660 A JP H11214660A
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/964—Roughened surface
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭ装置の工程マージンを改善する製造
方法を提供する。 【解決手段】 半導体基板１００にトランジスタを形成
し、全面に第１絶縁層１１８を形成し、セルアレー領域
に形成されたソース／ドレーンと連結されるビットライ
ン用導電パット１２０と、コア領域及び周辺領域に形成
されたトランジスタと連結される層間配線１２２を同時
に形成し、導電パッド１２０及び層間配線１２２を含む
第１絶縁層１１８上に第２絶縁層１２４を形成し、両絶
縁層１１８・１２４を貫通してセルアレー領域のソース
／ドレーンと連結されるプラグ１２６を形成し、第２絶
縁層１２４を貫通して導電パッド１２０と電気的に連結
されるビットライン用導電層を形成し、第２絶縁層１２
４上部に露出された導電層を覆うようにキャッピング膜
を形成し、プラグ１２６と電気的に接続されるように第
２絶縁層１２４上にセルキャパシタのストレージ電極１
３６を形成する。
方法を提供する。 【解決手段】 半導体基板１００にトランジスタを形成
し、全面に第１絶縁層１１８を形成し、セルアレー領域
に形成されたソース／ドレーンと連結されるビットライ
ン用導電パット１２０と、コア領域及び周辺領域に形成
されたトランジスタと連結される層間配線１２２を同時
に形成し、導電パッド１２０及び層間配線１２２を含む
第１絶縁層１１８上に第２絶縁層１２４を形成し、両絶
縁層１１８・１２４を貫通してセルアレー領域のソース
／ドレーンと連結されるプラグ１２６を形成し、第２絶
縁層１２４を貫通して導電パッド１２０と電気的に連結
されるビットライン用導電層を形成し、第２絶縁層１２
４上部に露出された導電層を覆うようにキャッピング膜
を形成し、プラグ１２６と電気的に接続されるように第
２絶縁層１２４上にセルキャパシタのストレージ電極１
３６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、高集積半導体メモ
リ装置に関するものであり、より詳しくは、スタックド
（ｓｔａｃｋｅｄ）キャパシタを備えたダイナミックラ
ンダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下ＤＲＡＭと称す
る）装置の製造方法に関するものである。
リ装置に関するものであり、より詳しくは、スタックド
（ｓｔａｃｋｅｄ）キャパシタを備えたダイナミックラ
ンダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下ＤＲＡＭと称す
る）装置の製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭの技術変化において、限定され
た単位面積で情報を貯蔵するためのセルキャパシタ（Ｃ
ｅｌｌ Ｃａｐａｃｉｔｏｒ）のキャパシタンスを増大
させるため多くの努力が集中されてきたことによって、
ＤＲＡＭ装置は、初期の平面セルキャパシタ構造からス
タックド、又はトレンチ（ｓｔａｃｋｅｄ ｏｒ ｔｒ
ｅｎｃｈ）キャパシタ構造に変化されてきた。一方、ス
タックドキャパシタ構造の技術変化において、シリンダ
ー型キャパシタ、又はフィン（ｆｉｎ）型キャパシタ等
で面積を増大させるための構造で技術変化が行われてい
る。
た単位面積で情報を貯蔵するためのセルキャパシタ（Ｃ
ｅｌｌ Ｃａｐａｃｉｔｏｒ）のキャパシタンスを増大
させるため多くの努力が集中されてきたことによって、
ＤＲＡＭ装置は、初期の平面セルキャパシタ構造からス
タックド、又はトレンチ（ｓｔａｃｋｅｄ ｏｒ ｔｒ
ｅｎｃｈ）キャパシタ構造に変化されてきた。一方、ス
タックドキャパシタ構造の技術変化において、シリンダ
ー型キャパシタ、又はフィン（ｆｉｎ）型キャパシタ等
で面積を増大させるための構造で技術変化が行われてい
る。
【０００３】このような技術変化を工程順序の観点から
調べてみると、キャパシタ構造は、大略ビットラインを
形成した後、セルキャパシタを形成するＣＯＢ（Ｃａｐ
ａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造と、ビ
ットラインを形成する前、セルキャパシタを形成するＣ
ＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔｌｉｎ
ｅ）構造で区分されることができる。
調べてみると、キャパシタ構造は、大略ビットラインを
形成した後、セルキャパシタを形成するＣＯＢ（Ｃａｐ
ａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造と、ビ
ットラインを形成する前、セルキャパシタを形成するＣ
ＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔｌｉｎ
ｅ）構造で区分されることができる。
【０００４】ＣＯＢ構造は、ＣＵＢ構造と比較して、ビ
ットラインを形成した後、セルキャパシタを形成するた
め、ビットライン工程マージンに関係なしにセルキャパ
シタを形成することができる。その結果制限された面積
でセルキャパシタのキャパシタンは、ＣＵＢ構造の割に
相対的に増加されることができる。これと反対にＣＯＢ
構造は、ストレージ電極（Ｓｔｏｒａｇｅ Ｅｌｅｃｔ
ｒｏｄｅ）とメモリセルを構成するスイッチトランジス
ター（ｓｗｉｔｃｈ ｔｒａｎｓｉｓｔｏｒ）のソース
に電気的な接続のための埋め立てコンタクト（Ｂｕｒｉ
ｅｄ ｃｏｎｔａｃｔ：以下ＢＣと称する）工程マージ
ンがビットラインデザインルールによって制限される１
面を有する。
ットラインを形成した後、セルキャパシタを形成するた
め、ビットライン工程マージンに関係なしにセルキャパ
シタを形成することができる。その結果制限された面積
でセルキャパシタのキャパシタンは、ＣＵＢ構造の割に
相対的に増加されることができる。これと反対にＣＯＢ
構造は、ストレージ電極（Ｓｔｏｒａｇｅ Ｅｌｅｃｔ
ｒｏｄｅ）とメモリセルを構成するスイッチトランジス
ター（ｓｗｉｔｃｈ ｔｒａｎｓｉｓｔｏｒ）のソース
に電気的な接続のための埋め立てコンタクト（Ｂｕｒｉ
ｅｄ ｃｏｎｔａｃｔ：以下ＢＣと称する）工程マージ
ンがビットラインデザインルールによって制限される１
面を有する。
【０００５】図１を参照すると、従来技術によるＤＲＡ
Ｍ装置の構造を示す断面図が図示されてきた。図１で、
セルアレー領域（ｃｅｌｌａｒｒａｙ ａｒｅａ）にビ
ットライン１３０が形成されることと共にコア領域及び
周辺領域（ｃｏｒｅ ａｒｅａ ａｎｄ ｐｅｒｉｐｈ
ｅｒａｌ ａｒｅａ）のスイッチトランジスターと他の
層との相互連結のためのコネクト（ｉｎｔｅｒｃｏｎｎ
ｅｃｔｏｒ）としてビットライン１３０用導電物質（ｃ
ｏｎｄｕｃｔｉｖｅ ｓｕｂｓｔａｎｃｅ）を利用して
層間配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）１３０’
が形成される。即ちコア領域及び周辺領域に追加的に導
電物質層を形成しなくても層間配線１３０’としてビッ
トライン１３０用導電物質を利用することによって、デ
バイスの製造単価を下げてきた。
Ｍ装置の構造を示す断面図が図示されてきた。図１で、
セルアレー領域（ｃｅｌｌａｒｒａｙ ａｒｅａ）にビ
ットライン１３０が形成されることと共にコア領域及び
周辺領域（ｃｏｒｅ ａｒｅａ ａｎｄ ｐｅｒｉｐｈ
ｅｒａｌ ａｒｅａ）のスイッチトランジスターと他の
層との相互連結のためのコネクト（ｉｎｔｅｒｃｏｎｎ
ｅｃｔｏｒ）としてビットライン１３０用導電物質（ｃ
ｏｎｄｕｃｔｉｖｅ ｓｕｂｓｔａｎｃｅ）を利用して
層間配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）１３０’
が形成される。即ちコア領域及び周辺領域に追加的に導
電物質層を形成しなくても層間配線１３０’としてビッ
トライン１３０用導電物質を利用することによって、デ
バイスの製造単価を下げてきた。
【０００６】従来ＤＲＡＭ装置において、セルアレー領
域とコア領域及び周辺領域に各々ビットライン１３０及
び層間配線１３０’を同時に形成した後、ビットライン
１３０及び層間配線１３０’が後続工程によって損傷さ
れることを防止するための、シリコン窒化膜Ｓｉ3Ｎ4か
らなるキャッピング膜（ｃａｐｐｉｎｇ ｆｉｌｍ）１
３２・１３４がビットライン１３０及び層間配線１３
０’上部表面に形成される。以後、図１に図示されたよ
うに、セルキャパシタ下部電極（又は、ストレージ電
極、１３６）、誘電膜及びセルキャパシタ上部電極（又
は、プレート電極、１４０）が順次的に形成される。
域とコア領域及び周辺領域に各々ビットライン１３０及
び層間配線１３０’を同時に形成した後、ビットライン
１３０及び層間配線１３０’が後続工程によって損傷さ
れることを防止するための、シリコン窒化膜Ｓｉ3Ｎ4か
らなるキャッピング膜（ｃａｐｐｉｎｇ ｆｉｌｍ）１
３２・１３４がビットライン１３０及び層間配線１３
０’上部表面に形成される。以後、図１に図示されたよ
うに、セルキャパシタ下部電極（又は、ストレージ電
極、１３６）、誘電膜及びセルキャパシタ上部電極（又
は、プレート電極、１４０）が順次的に形成される。
【０００７】しかし、半導体メモリ装置が高集積化され
ることによって、即ちＭ−ｂｉｔＤＲＡＭからＧ−ｂｉ
ｔＤＲＡＭに、上で言及されたＣＯＢ構造のＤＲＡＭ装
置において、ストレージ電極１３６を形成するためのエ
ッチング工程時、コア領域及び周辺領域に存在するスト
レージ電極１３６を構成する導電物質を完全に除去する
ため過エッチング（ｏｖｅｒｅｔｃｈ）を行うため、コ
ア領域及び周辺領域の層間配線１３０’を保護するため
のキャッピング膜１３２・１３４の一部がエッチングさ
れることができる。以後、続く誘電膜及びプレート電極
を形成する時もなおコア領域及び周辺領域のキャッピン
グ膜１３２・１３４が損傷されることができる。
ることによって、即ちＭ−ｂｉｔＤＲＡＭからＧ−ｂｉ
ｔＤＲＡＭに、上で言及されたＣＯＢ構造のＤＲＡＭ装
置において、ストレージ電極１３６を形成するためのエ
ッチング工程時、コア領域及び周辺領域に存在するスト
レージ電極１３６を構成する導電物質を完全に除去する
ため過エッチング（ｏｖｅｒｅｔｃｈ）を行うため、コ
ア領域及び周辺領域の層間配線１３０’を保護するため
のキャッピング膜１３２・１３４の一部がエッチングさ
れることができる。以後、続く誘電膜及びプレート電極
を形成する時もなおコア領域及び周辺領域のキャッピン
グ膜１３２・１３４が損傷されることができる。
【０００８】結局、ビットライン１３０を形成する時、
同時に形成されたコア領域及び周辺領域の層間配線１３
０’が露出されることができ、その結果として層間配線
１３０’のオープンによる失敗（ｏｐｅｎ ｆａｉｌ）
が誘発されることができる。それだけではなく、言及さ
れた問題点を改善するため、コア領域及び周辺領域でエ
ッチングされる量を減らす場合、層間配線１３０’、又
はビットライン１３０の間にストレージ電極１３６、誘
電膜及びプレート電極１４０を構成する物質が完全に除
去されないで、残存するため後続コンタクトホール工程
時エッチングを妨害する物質として作用するようにな
る。
同時に形成されたコア領域及び周辺領域の層間配線１３
０’が露出されることができ、その結果として層間配線
１３０’のオープンによる失敗（ｏｐｅｎ ｆａｉｌ）
が誘発されることができる。それだけではなく、言及さ
れた問題点を改善するため、コア領域及び周辺領域でエ
ッチングされる量を減らす場合、層間配線１３０’、又
はビットライン１３０の間にストレージ電極１３６、誘
電膜及びプレート電極１４０を構成する物質が完全に除
去されないで、残存するため後続コンタクトホール工程
時エッチングを妨害する物質として作用するようにな
る。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、セルアレー領域のビットラインに対応するコア領域
及び周辺領域の層間配線をビットラインが形成される段
階以前に形成することによって、ビットラインと同一の
段階で形成されたコア領域及び周辺領域の層間配線がオ
ープンによる失敗されたり、コア領域及び周辺領域のキ
ャパシタを構成する導電物質が後続コンタクトホール形
成を妨害する物質として作用することが防止できるＤＲ
ＡＭ装置の製造方法を提供することである。
は、セルアレー領域のビットラインに対応するコア領域
及び周辺領域の層間配線をビットラインが形成される段
階以前に形成することによって、ビットラインと同一の
段階で形成されたコア領域及び周辺領域の層間配線がオ
ープンによる失敗されたり、コア領域及び周辺領域のキ
ャパシタを構成する導電物質が後続コンタクトホール形
成を妨害する物質として作用することが防止できるＤＲ
ＡＭ装置の製造方法を提供することである。
【００１０】本発明の他の目的は、セルアレー領域のビ
ットラインに対応するコア領域及び周辺領域の層間配線
をビットラインが形成される段階以前に形成することに
よって、Ｇ−ｂｉｔ以上の集積度を有するＤＲＡＭ装置
でコア領域及び周辺領域のデザイン−ルールを緩和（ｒ
ｅｌａｘ）させることができ、コア領域及び周辺領域の
工程マージンが改善できるＤＲＡＭ装置の製造方法を提
供することである。
ットラインに対応するコア領域及び周辺領域の層間配線
をビットラインが形成される段階以前に形成することに
よって、Ｇ−ｂｉｔ以上の集積度を有するＤＲＡＭ装置
でコア領域及び周辺領域のデザイン−ルールを緩和（ｒ
ｅｌａｘ）させることができ、コア領域及び周辺領域の
工程マージンが改善できるＤＲＡＭ装置の製造方法を提
供することである。
【００１１】
【課題を解決するための手段】（構成）上述の目的を達
成するための本発明の第１の特徴によると、セルアレー
領域、コア領域及び周辺領域が定義された半導体基板に
ソースドレーン及びゲートを有するトランジスターを形
成する段階と、ゲートを含んで半導体基板全面に第１絶
縁層を形成する段階と、セルアレー領域に形成された少
なくとも１つのトランジスターのソース／ドレーンと電
気的に連結されるビットライン用導電パットと、コア領
域及び周辺領域に形成された少なくとも１つのトランジ
スターと電気的に連結される層間配線を同時に形成する
段階と、導電パッド及び層間配線を含んで第１絶縁層上
に第２絶縁層を形成する段階と、第２及び第１絶縁層を
貫通してセルアレー領域のトランジスターのソース／ド
レーンと電気的に連結されるセルキャパシタ−ストレー
ジ電極用プラグを形成する段階と、第２絶縁層を貫通し
て導電パッドと電気的に連結されるビットライン用導電
層を形成する段階と、第２絶縁層上部に露出された導電
層を覆うようにキャッピング膜を形成する段階と、プラ
グと電気的に接続されるように第２絶縁層上にセルキャ
パシタのストレージ電極を形成する。
成するための本発明の第１の特徴によると、セルアレー
領域、コア領域及び周辺領域が定義された半導体基板に
ソースドレーン及びゲートを有するトランジスターを形
成する段階と、ゲートを含んで半導体基板全面に第１絶
縁層を形成する段階と、セルアレー領域に形成された少
なくとも１つのトランジスターのソース／ドレーンと電
気的に連結されるビットライン用導電パットと、コア領
域及び周辺領域に形成された少なくとも１つのトランジ
スターと電気的に連結される層間配線を同時に形成する
段階と、導電パッド及び層間配線を含んで第１絶縁層上
に第２絶縁層を形成する段階と、第２及び第１絶縁層を
貫通してセルアレー領域のトランジスターのソース／ド
レーンと電気的に連結されるセルキャパシタ−ストレー
ジ電極用プラグを形成する段階と、第２絶縁層を貫通し
て導電パッドと電気的に連結されるビットライン用導電
層を形成する段階と、第２絶縁層上部に露出された導電
層を覆うようにキャッピング膜を形成する段階と、プラ
グと電気的に接続されるように第２絶縁層上にセルキャ
パシタのストレージ電極を形成する。
【００１２】本発明の他の特徴によると、セルアレー領
域、コア領域及び周辺領域が定義された半導体基板にソ
ース、ドレーン及びゲートを有するトランジスターを形
成する段階と、ゲートを含んで半導体基板全面に第１絶
縁層を形成する段階と、セルアレー領域に形成された少
なくとも１つのトランジスターのソース／ドレーンと電
気的に連結されるビットライン用導電パッドを形成する
段階と、導電パッドを含んで第１絶縁層上に第２絶縁層
を形成する段階と、コア領域及び周辺領域に形成された
少なくとも１つのトランジスターと電気的に連結される
層間配線を形成する段階と、層間配線を含んで第２絶縁
層上に第３絶縁層を形成する段階と、第３、第２及び第
１絶縁層を貫通してセルアレー領域のトランジスターの
ソース／ドレーンと電気的に連結されるセルキャパシタ
−ストレージ電極用プラグを形成する段階と、第３及び
第２絶縁層を貫通して導電パッドと電気的に連結される
ビットライン用導電層を形成する段階と、第３絶縁層上
部に露出された導電層を覆うようにキャッピング膜を形
成する段階と、プラグと電気的に接続されるようにセル
キャパシタのストレージ電極を形成する。
域、コア領域及び周辺領域が定義された半導体基板にソ
ース、ドレーン及びゲートを有するトランジスターを形
成する段階と、ゲートを含んで半導体基板全面に第１絶
縁層を形成する段階と、セルアレー領域に形成された少
なくとも１つのトランジスターのソース／ドレーンと電
気的に連結されるビットライン用導電パッドを形成する
段階と、導電パッドを含んで第１絶縁層上に第２絶縁層
を形成する段階と、コア領域及び周辺領域に形成された
少なくとも１つのトランジスターと電気的に連結される
層間配線を形成する段階と、層間配線を含んで第２絶縁
層上に第３絶縁層を形成する段階と、第３、第２及び第
１絶縁層を貫通してセルアレー領域のトランジスターの
ソース／ドレーンと電気的に連結されるセルキャパシタ
−ストレージ電極用プラグを形成する段階と、第３及び
第２絶縁層を貫通して導電パッドと電気的に連結される
ビットライン用導電層を形成する段階と、第３絶縁層上
部に露出された導電層を覆うようにキャッピング膜を形
成する段階と、プラグと電気的に接続されるようにセル
キャパシタのストレージ電極を形成する。
【００１３】この望ましい実施形態において、層間配線
は、Ｔｉ／ＴｉＮ／Ｗの単一、又は複合構造からなる。
は、Ｔｉ／ＴｉＮ／Ｗの単一、又は複合構造からなる。
【００１４】セルアレー領域、コア領域及び周辺領域が
定義された半導体基板にソースドレーン及びゲートを有
するトランジスターを形成する段階と、ゲートを含んで
半導体基板全面に第１絶縁層を形成する段階と、コア領
域及び周辺領域に形成された少なくとも１つのトランジ
スターと電気的に連結される層間配線を形成する段階
と、層間配線を含んで第１絶縁層上に第２絶縁層を形成
する段階と、第２及び第１絶縁層を貫通してセルアレー
領域のトランジスターのソースドレーンと電気的に連結
されるセルキャパシタストレージ電極用プラグを形成す
る段階と、第２及び第１絶縁層を貫通してセルアレー領
域のトランジターのソース／ドレーンと電気的に連結さ
れるビットライン用導電層を形成する段階と、第２絶縁
層上部に露出された導電層を覆うようにキャッピング膜
を形成する段階と、プラグと電気的に接続されるように
セルキャパシタのストレージ電極を形成する。
定義された半導体基板にソースドレーン及びゲートを有
するトランジスターを形成する段階と、ゲートを含んで
半導体基板全面に第１絶縁層を形成する段階と、コア領
域及び周辺領域に形成された少なくとも１つのトランジ
スターと電気的に連結される層間配線を形成する段階
と、層間配線を含んで第１絶縁層上に第２絶縁層を形成
する段階と、第２及び第１絶縁層を貫通してセルアレー
領域のトランジスターのソースドレーンと電気的に連結
されるセルキャパシタストレージ電極用プラグを形成す
る段階と、第２及び第１絶縁層を貫通してセルアレー領
域のトランジターのソース／ドレーンと電気的に連結さ
れるビットライン用導電層を形成する段階と、第２絶縁
層上部に露出された導電層を覆うようにキャッピング膜
を形成する段階と、プラグと電気的に接続されるように
セルキャパシタのストレージ電極を形成する。
【００１５】この望ましい実施形態において、層間配線
は、Ｔｉ／ＴｉＮ／Ｗの単一、又は複合構造からなる。
は、Ｔｉ／ＴｉＮ／Ｗの単一、又は複合構造からなる。
【００１６】本発明の他の特徴によると、セルアレー領
域、コア領域及び周辺領域が定義された半導体基板に形
成され、各々がソースドレーン及びゲートを有するトラ
ンジスターを備えたＤＲＡＭ装置の製造方法において、
ゲートを含んで半導体基板全面に第１絶縁層を形成する
段階と、セルアレー領域に形成された少なくとも１つの
トランジスターのソース／ドレーンと電気的に連結され
るビットライン用導電パッドと、コア領域及び周辺領域
に形成された少なくとも１つのトランジスターと電気的
に連結されるビットラインに対応する層間配線を同時に
形成する段階と、導電パッド及び層間配線を含んで第１
絶縁層上に第２絶縁層を形成する段階と、第２絶縁層を
通して導電パッドと電気的に連結されるビットライン用
導電層を形成する。
域、コア領域及び周辺領域が定義された半導体基板に形
成され、各々がソースドレーン及びゲートを有するトラ
ンジスターを備えたＤＲＡＭ装置の製造方法において、
ゲートを含んで半導体基板全面に第１絶縁層を形成する
段階と、セルアレー領域に形成された少なくとも１つの
トランジスターのソース／ドレーンと電気的に連結され
るビットライン用導電パッドと、コア領域及び周辺領域
に形成された少なくとも１つのトランジスターと電気的
に連結されるビットラインに対応する層間配線を同時に
形成する段階と、導電パッド及び層間配線を含んで第１
絶縁層上に第２絶縁層を形成する段階と、第２絶縁層を
通して導電パッドと電気的に連結されるビットライン用
導電層を形成する。
【００１７】本発明の他の特徴によると、セルアレー領
域、コア領域及び周辺領域が定義された半導体基板に形
成され、各々がソースドレーン及びゲートを有するトラ
ンジスターを備えたＤＲＡＭ装置の製造方法において、
ゲートを含んで半導体基板全面に第１絶縁層を形成する
段階と、セルアレー領域に形成された少なくとも１つの
トランジスターのソース／ドレーンと電気的に連結され
るビットライン用導電パットを形成する段階と、導電パ
ッドを含んで第１絶縁層上に第２絶縁層を形成する段階
と、コア領域及び周辺領域に形成された少なくとも１つ
のトランジスターと電気的に連結されるビットラインに
対応する層間配線を形成する段階と、層間配線を含んで
第２絶縁層上に第３絶縁層を形成する段階と、第３及び
第２絶縁層を貫通して導電パッドと電気的に連結される
ビットライン用導電層を形成する。
域、コア領域及び周辺領域が定義された半導体基板に形
成され、各々がソースドレーン及びゲートを有するトラ
ンジスターを備えたＤＲＡＭ装置の製造方法において、
ゲートを含んで半導体基板全面に第１絶縁層を形成する
段階と、セルアレー領域に形成された少なくとも１つの
トランジスターのソース／ドレーンと電気的に連結され
るビットライン用導電パットを形成する段階と、導電パ
ッドを含んで第１絶縁層上に第２絶縁層を形成する段階
と、コア領域及び周辺領域に形成された少なくとも１つ
のトランジスターと電気的に連結されるビットラインに
対応する層間配線を形成する段階と、層間配線を含んで
第２絶縁層上に第３絶縁層を形成する段階と、第３及び
第２絶縁層を貫通して導電パッドと電気的に連結される
ビットライン用導電層を形成する。
【００１８】本発明の他の特徴によると、セルアレー領
域、コア領域及び周辺領域が定義された半導体基板に形
成され、各々がソース、ドレーン及びゲートを有するト
ランジスターを備えたＤＲＡＭ装置の製造方法におい
て、ゲートを含んで半導体基板全面に第１絶縁層を形成
する段階と、コア領域及び周辺領域に形成された少なく
とも１つのトランジスターと電気的に連結される層間配
線を形成する段階と、層間配線を含んで第１絶縁層上に
第２絶縁層を形成する段階と、第２及び第１絶縁層を貫
通してセルアレー領域のトランジスターのソース／ドレ
ーンと電気的に連結されるビットライン用導電層を形成
する。
域、コア領域及び周辺領域が定義された半導体基板に形
成され、各々がソース、ドレーン及びゲートを有するト
ランジスターを備えたＤＲＡＭ装置の製造方法におい
て、ゲートを含んで半導体基板全面に第１絶縁層を形成
する段階と、コア領域及び周辺領域に形成された少なく
とも１つのトランジスターと電気的に連結される層間配
線を形成する段階と、層間配線を含んで第１絶縁層上に
第２絶縁層を形成する段階と、第２及び第１絶縁層を貫
通してセルアレー領域のトランジスターのソース／ドレ
ーンと電気的に連結されるビットライン用導電層を形成
する。
【００１９】このような方法によって、ビットラインに
対応するコア領域及び周辺領域の層間配線をビットライ
ンが形成される段階以前に形成できる。
対応するコア領域及び周辺領域の層間配線をビットライ
ンが形成される段階以前に形成できる。
【００２０】
【発明の実施の形態】以下、本発明の第１から第３まで
の実施の形態について、参照図面、図２から図１０に基
づいて詳細に説明する。
の実施の形態について、参照図面、図２から図１０に基
づいて詳細に説明する。
【００２１】図２から図５を参照すると、本発明の新規
したＤＲＡＭ装置の製造方法は、セルアレー領域のビッ
トラインに対応するコア領域及び周辺領域の層間配線１
２２をビットライン１２０が形成される段階以前に形成
することである。これによって、本発明のＤＲＡＭ装置
において、第一、従来の場合、ビットライン１３０と同
一の段階でコア領域及び周辺領域に形成された層間配線
１３０’がスタックドキャパシタ製造段階で損傷される
ことが防止できる。第二、Ｇ−ｂｉｔ級以上のＤＲＡＭ
装置でコア領域及び周辺領域デザイン−ルールがビット
ラインのルールに制限されないため従来と比較して緩和
されることができ、コア領域及び周辺領域の工程マージ
ンが改善されることができる。
したＤＲＡＭ装置の製造方法は、セルアレー領域のビッ
トラインに対応するコア領域及び周辺領域の層間配線１
２２をビットライン１２０が形成される段階以前に形成
することである。これによって、本発明のＤＲＡＭ装置
において、第一、従来の場合、ビットライン１３０と同
一の段階でコア領域及び周辺領域に形成された層間配線
１３０’がスタックドキャパシタ製造段階で損傷される
ことが防止できる。第二、Ｇ−ｂｉｔ級以上のＤＲＡＭ
装置でコア領域及び周辺領域デザイン−ルールがビット
ラインのルールに制限されないため従来と比較して緩和
されることができ、コア領域及び周辺領域の工程マージ
ンが改善されることができる。
【００２２】図２から図５を参照すると、本発明の望ま
しい第１の実施の形態によるＤＲＡＭ装置の製造方法を
順次的に示す断面図が図示されている。
しい第１の実施の形態によるＤＲＡＭ装置の製造方法を
順次的に示す断面図が図示されている。
【００２３】図２は、ビットライン用導電パッド１２０
及びビットライン１３０に対応する層間配線１２２を形
成する段階を示す。
及びビットライン１３０に対応する層間配線１２２を形
成する段階を示す。
【００２４】まず、第１導電型の半導体基板１００に素
子隔離工程、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎ
ｃｈ Ｉｓｏｌａｔｉｏｎ）工程を通してセルアレー領
域（ｃｅｌｌ ａｒｒａｙ ａｒｅａ）とコア領域と周
辺領域（ｃｏｒｅ ａｎｄｐｅｒｉｐｈｅｒａｌ ａｒ
ｅａ）を定義し、定義された領域にスイッチトランジス
タが形成される活性領域も、なおＳＴＩ工程によって定
義される。続いて、半導体基板１００上にゲート酸化膜
１０４、第１導電層１０６、第２導電層１０８及び第１
絶縁層１１０を順次的に積層し、パターニングしてゲー
トパターンを形成する。
子隔離工程、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎ
ｃｈ Ｉｓｏｌａｔｉｏｎ）工程を通してセルアレー領
域（ｃｅｌｌ ａｒｒａｙ ａｒｅａ）とコア領域と周
辺領域（ｃｏｒｅ ａｎｄｐｅｒｉｐｈｅｒａｌ ａｒ
ｅａ）を定義し、定義された領域にスイッチトランジス
タが形成される活性領域も、なおＳＴＩ工程によって定
義される。続いて、半導体基板１００上にゲート酸化膜
１０４、第１導電層１０６、第２導電層１０８及び第１
絶縁層１１０を順次的に積層し、パターニングしてゲー
トパターンを形成する。
【００２５】ここで、ゲートは、第１導電層１０６を構
成する不純物が含まれた多結晶シリコン（ｐｏｌｙｓｉ
ｌｉｃｏｎ）と第２導電層１０８を構成する金属シリサ
イド（ｍｅｔａｌ ｓｉｌｉｃｉｄｅ）が積層されたポ
リサイド（ｐｏｌｙｃｉｄｅ）構造、又はメタルのう
ち、いずれか１つを有する。ゲートのキャッピング層
（ｃａｐｐｉｎｇ ｌａｙｅｒ）である第１絶縁層１１
０は、シリコン酸化膜及びシリコン窒化膜のうち、いず
れか１つからなる。
成する不純物が含まれた多結晶シリコン（ｐｏｌｙｓｉ
ｌｉｃｏｎ）と第２導電層１０８を構成する金属シリサ
イド（ｍｅｔａｌ ｓｉｌｉｃｉｄｅ）が積層されたポ
リサイド（ｐｏｌｙｃｉｄｅ）構造、又はメタルのう
ち、いずれか１つを有する。ゲートのキャッピング層
（ｃａｐｐｉｎｇ ｌａｙｅｒ）である第１絶縁層１１
０は、シリコン酸化膜及びシリコン窒化膜のうち、いず
れか１つからなる。
【００２６】続いて、ゲートをマスクとして使用したイ
オン注入工程によってソース／ドレーン領域１１２及び
１１４を形成する。再び約５００オングストローム厚さ
の第２絶縁物質を前述された工程の結果物全面に蒸着し
た後、ゲートパターン両側壁に異方性エッチング（ａｎ
ｉｓｏｔｒｏｐｉｃ ｅｔｃｈ）してゲートスペーサー
１１６を形成する。ゲートスペーサー１１６を構成する
第２絶縁物質は、シリコン窒化膜で構成される。
オン注入工程によってソース／ドレーン領域１１２及び
１１４を形成する。再び約５００オングストローム厚さ
の第２絶縁物質を前述された工程の結果物全面に蒸着し
た後、ゲートパターン両側壁に異方性エッチング（ａｎ
ｉｓｏｔｒｏｐｉｃ ｅｔｃｈ）してゲートスペーサー
１１６を形成する。ゲートスペーサー１１６を構成する
第２絶縁物質は、シリコン窒化膜で構成される。
【００２７】続いて、半導体基板１００全面にゲートキ
ャッピング膜１１０及びゲートスペーサー１１６が十分
に覆うように大略５０００オングストローム以下の厚さ
を有する第３絶縁物質を蒸着した後、この分野でよく知
られたように平坦化工程を行って第１層間絶縁膜１１８
を形成する。平坦化工程は、第３絶縁物質として流動性
が良好なＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｒｕｓ Ｓ
ｉｌｉｃａ Ｇｌａｓｓ）とか、Ｏ3−ＴＥＯＳを使用
したリフロー（ｒｅｆｌｏｗ）工程、又はリフローと結
合されたエッチ−バック（ｅｔｃｈ−ｂａｃｋ）工程を
利用して平坦化できる。
ャッピング膜１１０及びゲートスペーサー１１６が十分
に覆うように大略５０００オングストローム以下の厚さ
を有する第３絶縁物質を蒸着した後、この分野でよく知
られたように平坦化工程を行って第１層間絶縁膜１１８
を形成する。平坦化工程は、第３絶縁物質として流動性
が良好なＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｒｕｓ Ｓ
ｉｌｉｃａ Ｇｌａｓｓ）とか、Ｏ3−ＴＥＯＳを使用
したリフロー（ｒｅｆｌｏｗ）工程、又はリフローと結
合されたエッチ−バック（ｅｔｃｈ−ｂａｃｋ）工程を
利用して平坦化できる。
【００２８】続いて、写真エッチング工程（図示せず）
を利用してビットライン用導電パッド及び層間配線のた
めのコンタクトホールを形成する。そして、コンタクト
ホールを含んで第１層間絶縁膜１１８上に第３導電物質
を蒸着した後、パタニングすることによってドレーン領
域１１４に接続されたビットラインとのコンタクトのた
めの導電パッド１２０とビットライン１３０に対応する
コア領域及び周辺領域の層間配線１２２が同時に形成さ
れる。導電パッド１２０及び層間配線１２２を構成する
第３導電物質は不純物が注入された多結晶シリコンから
なる。
を利用してビットライン用導電パッド及び層間配線のた
めのコンタクトホールを形成する。そして、コンタクト
ホールを含んで第１層間絶縁膜１１８上に第３導電物質
を蒸着した後、パタニングすることによってドレーン領
域１１４に接続されたビットラインとのコンタクトのた
めの導電パッド１２０とビットライン１３０に対応する
コア領域及び周辺領域の層間配線１２２が同時に形成さ
れる。導電パッド１２０及び層間配線１２２を構成する
第３導電物質は不純物が注入された多結晶シリコンから
なる。
【００２９】図３は、セルアレー領域に形成されたスイ
ッチトランジスターのソース領域１１２とセルキャパシ
タのストレージ電極との電気的な接続のためのストレー
ジ電極用プラグ（ｐｌｕｇ）１２６を形成する段階を示
す。
ッチトランジスターのソース領域１１２とセルキャパシ
タのストレージ電極との電気的な接続のためのストレー
ジ電極用プラグ（ｐｌｕｇ）１２６を形成する段階を示
す。
【００３０】まず、導電パッド１２０及び層間配線１２
２が十分に覆うように半導体基板１００全面に第４絶縁
物質を蒸着した後、平坦化工程を通して第２層間絶縁膜
１２４を形成する。平坦化工程ではＯ3−ＴＥＯＳを第
４絶縁物質で使用したエッチ−バック工程を利用でき、
又機械化学的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ ｐｏｌｉｓｉｎｇ：以下、ＣＭＰと称する）工
程が使用できる。
２が十分に覆うように半導体基板１００全面に第４絶縁
物質を蒸着した後、平坦化工程を通して第２層間絶縁膜
１２４を形成する。平坦化工程ではＯ3−ＴＥＯＳを第
４絶縁物質で使用したエッチ−バック工程を利用でき、
又機械化学的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ ｐｏｌｉｓｉｎｇ：以下、ＣＭＰと称する）工
程が使用できる。
【００３１】続いて、ビットライン１３０とのコンタク
トのためのＢＣ工程以前にストレージ電極とのコンタク
トのためのＢＣ工程を行う。即ち、所定のマスクパター
ン（図示せず）を利用して第２及び第１層間絶縁膜１２
４及び１１８を乾式エッチングすることによってセルア
レー領域に形成されたスイッチトランジスターのソース
領域１１２の表面が露出されるようにコンタクトホール
を形成する。続いて、コンタクトホールを含んで第４導
電物質を第２層間絶縁膜１２４上に蒸着した後、平坦化
工程によってソース領域１１２に接続されるプラグ１２
６を形成する。
トのためのＢＣ工程以前にストレージ電極とのコンタク
トのためのＢＣ工程を行う。即ち、所定のマスクパター
ン（図示せず）を利用して第２及び第１層間絶縁膜１２
４及び１１８を乾式エッチングすることによってセルア
レー領域に形成されたスイッチトランジスターのソース
領域１１２の表面が露出されるようにコンタクトホール
を形成する。続いて、コンタクトホールを含んで第４導
電物質を第２層間絶縁膜１２４上に蒸着した後、平坦化
工程によってソース領域１１２に接続されるプラグ１２
６を形成する。
【００３２】図４は、導電パッド１２０に接続されるビ
ットライン１３０を形成する段階を示す。
ットライン１３０を形成する段階を示す。
【００３３】まず、プラグ１２６を含んで第２層間絶縁
膜１２４上に約５００〜１０００オングストローム厚さ
の第５絶縁層１２８を蒸着する。この時、第５絶縁層１
２８の蒸着方法は、その下部に形成されたプラグ１２６
の酸化が最小化されるように３００〜４００℃の低温蒸
着ができるＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ）方法を使用する。
膜１２４上に約５００〜１０００オングストローム厚さ
の第５絶縁層１２８を蒸着する。この時、第５絶縁層１
２８の蒸着方法は、その下部に形成されたプラグ１２６
の酸化が最小化されるように３００〜４００℃の低温蒸
着ができるＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ）方法を使用する。
【００３４】続いて、導電パッド１２０領域内の第５絶
縁層１２８、第２層間絶縁膜１２４をパタニングしてビ
ットライン１３０のためのコンタクトホールを形成した
後、コンタクトホールを含んで第２層間絶縁膜１２４上
にビットライン１３０用導電物質を蒸着する。導電物質
上に再び第６絶縁物質を約１０００〜３０００オングス
トローム厚さで蒸着した後、写真エッチング工程を利用
して上部にキャッピング絶縁膜１３２を備えたビットラ
イン１３０パターンを形成する。この時、本発明の技術
的思想によってコア領域及び周辺領域にビットライン用
導電物質を利用した層間配線は形成されないことに注意
しなければならない。
縁層１２８、第２層間絶縁膜１２４をパタニングしてビ
ットライン１３０のためのコンタクトホールを形成した
後、コンタクトホールを含んで第２層間絶縁膜１２４上
にビットライン１３０用導電物質を蒸着する。導電物質
上に再び第６絶縁物質を約１０００〜３０００オングス
トローム厚さで蒸着した後、写真エッチング工程を利用
して上部にキャッピング絶縁膜１３２を備えたビットラ
イン１３０パターンを形成する。この時、本発明の技術
的思想によってコア領域及び周辺領域にビットライン用
導電物質を利用した層間配線は形成されないことに注意
しなければならない。
【００３５】続いて、キャッピング絶縁膜１３２を含ん
で第７絶縁物質を積層した後、異方性エッチングでビッ
トライン１３０の両側壁にスペーサー１３４を形成す
る。この時、スペーサー１３４形成のための異方性エッ
チングによって第２層間絶縁膜１２４及びプラグ１２６
の上部表面が露出される。ここで、ビットライン１３０
の構成物質として伝導性の有終なタングステンＷ、又は
シリサイドを主に使用し、障壁層（ｂａｒｒｉｅｒ ｌ
ａｙｅｒ）で数百オングストロームのＴｉも、又はＴｉ
Ｎも積層できる。
で第７絶縁物質を積層した後、異方性エッチングでビッ
トライン１３０の両側壁にスペーサー１３４を形成す
る。この時、スペーサー１３４形成のための異方性エッ
チングによって第２層間絶縁膜１２４及びプラグ１２６
の上部表面が露出される。ここで、ビットライン１３０
の構成物質として伝導性の有終なタングステンＷ、又は
シリサイドを主に使用し、障壁層（ｂａｒｒｉｅｒ ｌ
ａｙｅｒ）で数百オングストロームのＴｉも、又はＴｉ
Ｎも積層できる。
【００３６】図５は、ビットライン１３０によって自己
整列（ｓｅｌｆ−ａｌｉｇｎ）されたプラグ１２６に電
気的に接続されるストレージ電極１３６を形成した後、
誘電膜蒸着工程、プレート電極形成工程及び配線等の工
程は、この分野の通常的な知識を持っている者によく知
られた通常の半導体装置の製造方法と同一である。
整列（ｓｅｌｆ−ａｌｉｇｎ）されたプラグ１２６に電
気的に接続されるストレージ電極１３６を形成した後、
誘電膜蒸着工程、プレート電極形成工程及び配線等の工
程は、この分野の通常的な知識を持っている者によく知
られた通常の半導体装置の製造方法と同一である。
【００３７】図６から図９は、本発明の望ましい第２の
実施の形態によるＤＲＡＭ装置の製造方法を順次的に示
す断面図が図示されている。図６乃至図９において、図
２乃至図５の構成要素と同一の部分に対しては同一の参
照番号を併記する。
実施の形態によるＤＲＡＭ装置の製造方法を順次的に示
す断面図が図示されている。図６乃至図９において、図
２乃至図５の構成要素と同一の部分に対しては同一の参
照番号を併記する。
【００３８】第２の実施の形態によるＤＲＡＭ装置にお
いて、ビットライン１３０に対応するコア領域及び周辺
領域の層間配線２０２が形成される段階が第１実施形態
の段階とは異なる。従って、ビットライン１３０用導電
パッド１２０を形成する段階までは第１実施形態の段階
と同一であるため、説明の重複を避けるため、ここでそ
れに対する説明は省略される。
いて、ビットライン１３０に対応するコア領域及び周辺
領域の層間配線２０２が形成される段階が第１実施形態
の段階とは異なる。従って、ビットライン１３０用導電
パッド１２０を形成する段階までは第１実施形態の段階
と同一であるため、説明の重複を避けるため、ここでそ
れに対する説明は省略される。
【００３９】図６を参照すると、導電パッド１２０が形
成された後、導電パッド１２０を含んで第１層間絶縁膜
１１８上に上部表面が平坦な絶縁物質２００を蒸着した
後、写真エッチング工程（図示せず）を利用してコア領
域及び周辺領域に形成されたトランジスターとの電気的
な連結のための層間配線用コンタクトホールを形成す
る。続いてコネクト用コンタクトホールを含んで絶縁物
質２００上に層間配線用導電物質を蒸着した後パタニン
グして層間配線２０２を形成する。以後、図６から図９
に図示された製造工程は、第１の実施の形態のことと同
一である。従って説明の重複を避けるためそれに対する
説明は省略される。
成された後、導電パッド１２０を含んで第１層間絶縁膜
１１８上に上部表面が平坦な絶縁物質２００を蒸着した
後、写真エッチング工程（図示せず）を利用してコア領
域及び周辺領域に形成されたトランジスターとの電気的
な連結のための層間配線用コンタクトホールを形成す
る。続いてコネクト用コンタクトホールを含んで絶縁物
質２００上に層間配線用導電物質を蒸着した後パタニン
グして層間配線２０２を形成する。以後、図６から図９
に図示された製造工程は、第１の実施の形態のことと同
一である。従って説明の重複を避けるためそれに対する
説明は省略される。
【００４０】ここで、図面には図示していなかったが、
第１及び第２実施形態による製造方法を混用してコア領
域及び周辺領域の層間配線が形成できることは、この分
野の通常的な知識を持っているものには自明である。
第１及び第２実施形態による製造方法を混用してコア領
域及び周辺領域の層間配線が形成できることは、この分
野の通常的な知識を持っているものには自明である。
【００４１】図１０は、本発明による変形形態に示す断
面図である。図１０の変形形態で分かるように、ビット
ラインとのコンタクトのための導電パッド１２０のない
ＤＲＡＭ装置に本発明による技術的な思想を適用したこ
とで、第１及び第２実施形態の工程段階で導電パッド１
２０を形成する段階及びそれに関連された段階を除外し
た余りの工程段階は同一である。本発明による技術的な
思想は、前述された実施形態に限定されなく、多様に実
施されることができることは、この分野の通常的な知識
を持っている者には自明である。又、図１１は本発明の
他の変形形態を示す断面図である。図１１で分かるよう
に、第１及び第２の実施の形態でセルアレー内のビット
ラインコンタクト用導電パッド１２０と共にストレージ
ノードコンタクトＢＣ用導電パッドもなお形成されるこ
とができる。
面図である。図１０の変形形態で分かるように、ビット
ラインとのコンタクトのための導電パッド１２０のない
ＤＲＡＭ装置に本発明による技術的な思想を適用したこ
とで、第１及び第２実施形態の工程段階で導電パッド１
２０を形成する段階及びそれに関連された段階を除外し
た余りの工程段階は同一である。本発明による技術的な
思想は、前述された実施形態に限定されなく、多様に実
施されることができることは、この分野の通常的な知識
を持っている者には自明である。又、図１１は本発明の
他の変形形態を示す断面図である。図１１で分かるよう
に、第１及び第２の実施の形態でセルアレー内のビット
ラインコンタクト用導電パッド１２０と共にストレージ
ノードコンタクトＢＣ用導電パッドもなお形成されるこ
とができる。
【００４２】
【発明の効果】ビットラインに対応するコア領域及び周
辺領域の層間配線をビットライン形成段階以前にセルア
レー領域の導電物質で、又はコア領域及び周辺領域だけ
使用される導電物質で形成することによって、第一、従
来ＣＯＢ構造でビットラインと同一の段階で形成された
コア領域及び周辺領域の層間配線がオープン失敗される
ことと、後続工程が異物質としてセルキャパシタの導電
物質が作用することが防止できる。第二、Ｇ−ｂｉｔ級
ＤＲＡＭ装置でコア領域及び周辺領域に形成されるビッ
トラインに対応する層間配線のデザイン−ルールを緩和
できるだけではなく、コア領域及び周辺領域の工程マー
ジンが改善できる。
辺領域の層間配線をビットライン形成段階以前にセルア
レー領域の導電物質で、又はコア領域及び周辺領域だけ
使用される導電物質で形成することによって、第一、従
来ＣＯＢ構造でビットラインと同一の段階で形成された
コア領域及び周辺領域の層間配線がオープン失敗される
ことと、後続工程が異物質としてセルキャパシタの導電
物質が作用することが防止できる。第二、Ｇ−ｂｉｔ級
ＤＲＡＭ装置でコア領域及び周辺領域に形成されるビッ
トラインに対応する層間配線のデザイン−ルールを緩和
できるだけではなく、コア領域及び周辺領域の工程マー
ジンが改善できる。
【図面の簡単な説明】
【図１】 従来技術によるＤＲＡＭ装置の構造を示す断
面図である。
面図である。
【図２】 本発明の望ましい第１実施形態によるＤＲＡ
Ｍ装置の製造方法を順次的に示す断面図である。
Ｍ装置の製造方法を順次的に示す断面図である。
【図３】 本発明の望ましい第１実施形態によるＤＲＡ
Ｍ装置の製造方法を順次的に示す断面図である。
Ｍ装置の製造方法を順次的に示す断面図である。
【図４】 本発明の望ましい第１実施形態によるＤＲＡ
Ｍ装置の製造方法を順次的に示す断面図である。
Ｍ装置の製造方法を順次的に示す断面図である。
【図５】 本発明の望ましい第１実施形態によるＤＲＡ
Ｍ装置の製造方法を順次的に示す断面図である。
Ｍ装置の製造方法を順次的に示す断面図である。
【図６】 本発明の望ましい第２実施形態によるＤＲＡ
Ｍ装置の製造方法を順次的に示す断面図である。
Ｍ装置の製造方法を順次的に示す断面図である。
【図７】 本発明の望ましい第２実施形態によるＤＲＡ
Ｍ装置の製造方法を順次的に示す断面図である。
Ｍ装置の製造方法を順次的に示す断面図である。
【図８】 本発明の望ましい第２実施形態によるＤＲＡ
Ｍ装置の製造方法を順次的に示す断面図である。
Ｍ装置の製造方法を順次的に示す断面図である。
【図９】 本発明の望ましい第２実施形態によるＤＲＡ
Ｍ装置の製造方法を順次的に示す断面図である。
Ｍ装置の製造方法を順次的に示す断面図である。
【図１０】 本発明による変形形態を示す断面図であ
る。
る。
【図１１】 本発明による他の変形形態を示す断面図で
ある。
ある。
１００：半導体基板 １０４：ゲート酸化膜 １１８、１２４、２００：層間絶縁膜 １２０：導電パッド １２２、２０２：層間配線 １２６：ストレージ電極用プラグ １３０：ビットライン １３６：ストレージ電極 １４０：プレート電極
Claims (8)
- 【請求項１】 セルアレー領域、コア領域及び周辺領域
が定義された半導体基板にソース、ドレーン、ゲートを
有するトランジスタを形成する段階と、 前記ゲートを含んで前記半導体基板全面に第１絶縁層を
形成する段階と、 前記セルアレー領域に形成された少なくとも１つのトラ
ンジスターのソース／ドレーンと電気的に連結されるビ
ットライン用導電パットと、コア領域及び周辺領域に形
成された少なくとも１つのトランジスターと電気的に連
結される層間配線を同時に形成する段階と、 前記導電パッド及び前記層間配線を含む前記第１絶縁層
上に第２絶縁層を形成する段階と、 前記第２及び第１絶縁層を貫通して前記セルアレー領域
の前記トランジスターのソース／ドレーンと電気的に連
結されるセルキャパシターストレージ電極用プラグを形
成する段階と、 前記第２絶縁層を貫通して前記導電パッドと電気的に連
結されるビットライン用導電層を形成する段階と、 前記第２絶縁層上部に露出された前記導電層を覆うよう
にキャッピング膜を形成する段階と、 前記プラグと電気的に接続されるように前記第２絶縁層
上に前記セルキャパシタのストレージ電極を形成する段
階とを含むことを特徴とするＤＲＡＭ装置の製造方法。 - 【請求項２】 セルアレー領域、コア領域及び周辺領域
が定義された半導体基板にソース、ドレーン及びゲート
を有するトランジスターを形成する段階と、 前記ゲートを含んで前記半導体基板全面に第１絶縁層を
形成する段階と、 前記セルアレー領域に形成された少なくとも１つのトラ
ンジスターのソース／ドレーンと電気的に連結されるビ
ットライン用導電パッドを形成する段階と、 前記導電パッドを含んで前記第１絶縁層上に第２絶縁層
を形成する段階と、 前記コア領域及び周辺領域に形成された少なくとも１つ
のトランジスターと電気的に連結される層間配線を形成
する段階と、 前記層間配線を含んで前記第２絶縁層上に第３絶縁層を
形成する段階と、 前記第３絶縁層、第２絶縁層及び第１絶縁層を貫通して
前記セルアレー領域の前記トランジスターのソース／ド
レーンと電気的に連結されるセルキャパシターストレー
ジ電極用プラグを形成する段階と、 前記第３絶縁層及び第２絶縁層を貫通して前記導電パッ
ドと電気的に連結されるビットライン用導電層を形成す
る段階と、 前記第３絶縁層上部に露出された前記導電層を覆うよう
にキャッピング膜を形成する段階と、 前記プラグと電気的に接続されるように前記セルキャパ
シタのストレージ電極を形成する段階とを含むことを特
徴とするＤＲＡＭ装置の製造方法。 - 【請求項３】 前記層間配線は、Ｔｉ／ＴｉＮ／Ｗの単
一、又は複合構造からなることを特徴とする請求項２に
記載のＤＲＡＭ装置の製造方法。 - 【請求項４】 セルアレー領域、コア領域及び周辺領域
が定義された半導体基板にソース、ドレーン及びゲート
を有するトランジスターを形成する段階と、 前記ゲートを含んで前記半導体基板全面に第１絶縁層を
形成する段階と、 前記コア領域及び周辺領域に形成された少なくとも１つ
のトランジスタと電気的に連結される層間配線を形成す
る段階と、 前記層間配線を含む前記第１絶縁層上に第２絶縁層を形
成する段階と、 前記第２絶縁層及び第１絶縁層を貫通して前記セルアレ
ー領域の前記トランジスターのソース／ドレーンと電気
的に連結されるセルキャパシタストレージ電極用プラグ
を形成する段階と、 前記第２絶縁層及び第１絶縁層を貫通して前記セルアレ
ー領域の前記トランジタのソース／ドレーンと電気的に
連結されるビットライン用導電層を形成する段階と、 前記第２絶縁層上部に露出された前記導電層を覆うよう
にキャッピング膜を形成する段階と、 前記プラグと電気的に接続されるように前記セルキャパ
シタのストレージ電極を形成する段階とを含むことを特
徴とするＤＲＡＭ装置の製造方法。 - 【請求項５】 前記層間配線は、Ｔｉ／ＴｉＮ／Ｗの単
一、又は複合構造からなることを特徴とする請求項４に
記載のＤＲＡＭ装置の製造方法。 - 【請求項６】 セルアレー領域、コア領域及び周辺領域
が定義された半導体基板に形成され、各々がソース、ド
レーン及びゲートを有するトランジスターを備えたＤＲ
ＡＭ装置の製造方法において、 前記ゲートを含んで前記半導体基板全面に第１絶縁層を
形成する段階と、 前記セルアレー領域に形成された少なくとも１つのトラ
ンジスターのソース／ドレーンと電気的に連結されるビ
ットライン用導電パッドと、前記コア領域及び周辺領域
に形成された少なくとも１つのトランジスターと電気的
に連結される前記ビットラインに対応する層間配線を同
時に形成する段階と、 前記導電パッド及び前記層間配線を含んで前記第１絶縁
層上に第２絶縁層を形成する段階と、 前記第２絶縁層を通して前記導電パッドと電気的に連結
されるビットライン用導電層を形成する段階とを含むこ
とを特徴とするＤＲＡＭ装置の製造方法。 - 【請求項７】 セルアレー領域、コア領域及び周辺領域
が定義された半導体基板に形成され、各々がソース、ド
レーン及びゲートを有するトランジスターを備えたＤＲ
ＡＭ装置の製造方法において、 前記ゲートを含んで前記半導体基板全面に第１絶縁層を
形成する段階と、 前記セルアレー領域に形成された少なくとも１つのトラ
ンジスターのソース／ドレーンと電気的に連結されるビ
ットライン用導電パットを形成する段階と、 前記導電パッドを含んで前記第１絶縁層上に第２絶縁層
を形成する段階と、 前記コア領域及び周辺領域に形成された少なくとも１つ
のトランジスターと電気的に連結される前記ビットライ
ンに対応する層間配線を形成する段階と、 前記層間配線を含んで前記第２絶縁層上に第３絶縁層を
形成する段階と、 前記第３絶縁層及び第２絶縁層を貫通して前記導電パッ
ドと電気的に連結されるビットライン用導電層を形成す
る段階とを含むＤＲＡＭ装置の製造方法。 - 【請求項８】 セルアレー領域、コア領域及び周辺領域
が定義された半導体基板に形成され、各々がソース、ド
レーン及びゲートを有するトランジスターを備えたＤＲ
ＡＭ装置の製造方法において、 前記ゲートを含んで前記半導体基板全面に第１絶縁層を
形成する段階と、 前記コア領域及び周辺領域に形成された少なくとも１つ
のトランジスターと電気的に連結される層間配線を形成
する段階と、 前記層間配線を含んで前記第１絶縁層上に第２絶縁層を
形成する段階と、 前記第２絶縁層及び第１絶縁層を貫通してセルアレー領
域の前記トランジスターのソース／ドレーンと電気的に
連結されるビットライン用導電層を形成する段階とを含
むことを特徴とするＤＲＡＭ装置の製造方法。
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