JPH11214704A - 薄膜トランジスタ及びその製造方法 - Google Patents

薄膜トランジスタ及びその製造方法

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JPH11214704A
JPH11214704A JP10322109A JP32210998A JPH11214704A JP H11214704 A JPH11214704 A JP H11214704A JP 10322109 A JP10322109 A JP 10322109A JP 32210998 A JP32210998 A JP 32210998A JP H11214704 A JPH11214704 A JP H11214704A
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insulating film
forming
source electrode
electrode
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Abstract

(57)【要約】 【課題】 薄膜トランジスタを円柱状に形成して狭い
面積でもチャネル領域の幅を極大化してオン電流を増加
させることにより、素子の特性を改善させるのに適した
薄膜トランジスタを提供する。 【解決手段】 薄膜トランジスタは、基板３１上に形
成されたソース電極３３と、前記ソース電極３３に連結
された柱状の伝導層３９と、前記伝導層３９上に形成さ
れたドレイン電極３９ａと、前記伝導層３９及びドレイ
ン電極３９ａを覆うように形成されたゲート絶縁膜４１
と、前記伝導層３９を覆うゲート絶縁膜４１上に形成さ
れたゲート電極４３ａと、前記ソース電極３３とゲート
電極４３ａとの間に形成された絶縁膜３５とを備えるこ
とを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子に関し、
特に狭い面積で薄膜トランジスタのチャネル幅を大きく
して薄膜トランジスタのオン／オフ特性を改善させるの
に適した薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、薄膜トランジスタは、４Ｍ級又
は１６Ｍ級以上のＳＲＡＭセルにおけるＣＭＯＳロード
トランジスタ又はロードレジスタの代わりに使用される
ことがある。又、薄膜トランジスタは、液晶表示素子に
おいて各ピクセル領域の画像データ信号をスイッチング
するスイッチング素子としても用いられる。特に、ＳＲ
ＡＭセルにおいては、ＰＭＯＳ薄膜トランジスタＴＦＴ
をロードトランジスタとして用いることにより、ロード
トランジスタのオフ電流(off-current)を減少させると
ともに、オン電流(on-current)を増加させることが可能
となった。従って、ＳＲＡＭセルの消費電力が減少し、
且つ記憶特性が向上し、その結果、高品質のＳＲＡＭセ
ルが得られる。
【０００３】以下、従来の薄膜トランジスタ及びその製
造方法を添付図面に基づき説明する。図１は従来の薄膜
トランジスタの構造を示す断面図である。
【０００４】図１に示すように、薄膜トランジスタは、
絶縁層２１と、絶縁層２１上に形成されたゲート電極２
２ａと、ゲート電極２２ａを含む絶縁層２１上に形成さ
れたゲート絶縁膜２４と、前記ゲート電極２２ａと一定
の距離をおいてゲート絶縁膜２４上に形成されたドレイ
ン電極Ｄと、前記ゲート電極２２ａにオーバーラップさ
れ、前記ドレイン電極Ｄと対をなすようにゲート絶縁膜
２４上に形成されたソース電極Ｓと、前記ソース電極Ｓ
とドレイン電極Ｄとの間のゲート絶縁膜２４上に形成さ
れたチャネル領域Ｉ／オフセット領域IIとから構成され
る。
【０００５】ここで、オフセット領域IIはドレイン電極
Ｄとゲート電極２２ａとの間の領域である。このように
構成される従来の薄膜トランジスタの製造方法は次の通
りである。
【０００６】図２（ａ）〜図３（ｂ）は従来の薄膜トラ
ンジスタの製造方法を説明するための工程断面図であ
る。図２（ａ）に示すように、絶縁層２１上にバルクト
ランジスタのゲート電極用の第１ポリシリコン層２２を
形成する。第１ポリシリコン層２２上にフォトレジスト
を塗布した後、露光及び現像工程を経てマスクパターン
２３を形成する。
【０００７】次いで、マスクパターン２３を用いた食刻
工程で第１ポリシリコン層２２を選択的に除去して、図
２（ｂ）に示すようにゲート電極２２ａを形成する。こ
の後、図３（ａ）に示すように、前記ゲート電極２２ａ
を含む絶縁層２１上にゲート絶縁膜２４を蒸着する。そ
して、前記ゲート絶縁膜２４上に薄膜トランジスタのソ
ース／ドレイン電極、オフセット領域、及びチャネル領
域として用いられる第２ポリシリコン層２５を形成す
る。次いで、前記第２ポリシリコン層２５上にフォトレ
ジスト２６を塗布した後、露光及び現像工程でフォトレ
ジスト２６をパターニングする。
【０００８】図３（ｂ）に示すように、前記パターニン
グされたフォトレジスト２６ａによりチャネル領域及び
オフセット領域が定義される。次いで、前記パターニン
グされたフォトレジスト２６ａをマスクとして用いて、
露出された第２ポリシリコン層２５にソース／ドレイン
用の不純物イオンを注入する。これにより、ソース電極
Ｓはゲート電極２２ａの上側に一定の部分オーバーラッ
プするように形成され、前記ドレイン電極Ｄは前記ゲー
ト電極２２ａと一定の距離をおいて形成される。又、前
記ソース電極Ｓとドレイン電極Ｄとの間にチャネル領域
Ｉ及びオフセット領域IIが形成される。
【０００９】
【発明が解決しようとする課題】しかし、上記の従来の
薄膜トランジスタ及びその製造方法は、オフセット領域
がゲート電圧の影響を受けないため、オン電流が小さく
なるという問題があった。
【００１０】本発明は上記の問題点を解決するためにな
されたものであり、その目的とするところは、狭い面積
において大きなチャネル幅を有し、オン電流を増加させ
ることの可能な薄膜トランジスタ及びその製造方法を提
供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、基板上に形成されたソー
ス電極と、前記ソース電極に連結された柱状の伝導層
と、前記伝導層上に形成されたドレイン電極と、前記伝
導層及びドレイン電極を覆うように形成されたゲート絶
縁膜と、前記伝導層を覆うゲート絶縁膜上に形成された
ゲート電極と、前記ソース電極とゲート電極との間に形
成された絶縁膜とを備える薄膜トランジスタをその要旨
とする。
【００１２】請求項２に記載の発明は、基板上にソース
電極を形成する工程と、前記ソース電極に接続され、同
ソース電極から上方に延びる柱状の伝導層を形成する工
程と、前記ソース電極を含む基板上に所定の厚みを有す
る絶縁膜を形成する工程と、前記伝導層を覆うように前
記絶縁膜上にゲート絶縁膜を形成する工程と、イオン注
入により前記伝導層の上部にドレイン電極を形成する工
程と、前記伝導層を覆う前記ゲート絶縁膜上にゲート電
極を形成する工程と、を備える薄膜トランジスタの製造
方法をその要旨とする。
【００１３】請求項３に記載の発明は、前記ゲート電極
を形成する工程は、前記伝導層及びドレイン電極を覆う
ゲート絶縁膜上に不純物のドープされないポリシリコン
層を形成する工程と、前記伝導層及びドレイン電極を覆
うように前記ポリシリコン層をエッチバックする工程
と、を更に備えることを特徴とする。
【００１４】請求項４に記載の発明は、基板上に不純物
のドープされたポリシリコン層を形成する工程と、前記
ポリシリコン層をパターニングしてソース電極を形成す
る工程と、前記基板及び前記ソース電極上に絶縁膜を形
成する工程と、前記ソース電極上の前記絶縁膜を除去し
て柱状の凹部を形成する工程と、前記凹部を埋め込むこ
とにより伝導層を形成する工程と、前記ソース電極の端
部および前記伝導層の側面のみに残るように前記絶縁膜
を食刻する工程と、前記伝導層を覆うように前記絶縁膜
上にゲート絶縁膜を形成する工程と、イオン注入により
前記伝導層の上部にドレイン電極を形成する工程と、前
記伝導層を覆う前記ゲート絶縁膜上にゲート電極を形成
する工程と、を備える薄膜トランジスタの製造方法をそ
の要旨とする。
【００１５】
【発明の実施の形態】以下、本発明の一実施形態に従う
薄膜トランジスタ及びその製造方法を添付図面に基づき
説明する。
【００１６】図４（ａ）は本実施形態の薄膜トランジス
タを示す平面図であり、図４（ｂ）は図４（ａ）のＩ−
Ｉ’線に沿った断面斜視図である。まず、本実施形態の
薄膜トランジスタは、図４（ｂ）に示すように、絶縁基
板３１と、前記基板３１上に形成されるソース電極３３
と、前記ソース電極３３上に形成されるとともに、その
上部にドレイン電極３９ａを備える伝導層３９と、ドレ
イン電極３９ａ及び伝導層３９上に形成されるゲート絶
縁膜４１と、前記ソース電極３３と一定の距離をおいて
前記伝導層３９及びドレイン電極３９ａを覆うように前
記ゲート絶縁膜４１上に形成されるゲート電極４３ａと
から構成される。
【００１７】ここで、前記伝導層３９は円柱状に形成さ
れ、前記ソース電極３３とゲート電極４３ａとの間には
絶縁膜３５が介在されている。なお、伝導層３９の形状
は、ソース電極３３から上方に延びる柱状であれば円柱
に限定されず、例えば四角柱のような多角柱であっても
よい。そして、前記ソース電極３３と前記ゲート電極４
３ａとの間に対応する伝導層３９にオフセット領域が形
成される。前記オフセット領域を除いた伝導層３９にチ
ャネル領域が形成される。前記オフセット領域、チャネ
ル領域は前記基板３１に対して垂直方向に延びる。
【００１８】以下、このように構成される本発明の薄膜
トランジスタの製造方法を説明する。図５（ａ）〜図７
（ｂ）は本実施形態の薄膜トランジスタの製造方法を説
明するための工程断面図である。
【００１９】図５（ａ）に示すように、絶縁基板３１上
にＰ＋のドープされたポリシリコン層を蒸着した後、写
真食刻法を用いて前記ポリシリコン層をパターニングし
てソース電極３３を形成する。
【００２０】図５（ｂ）に示すように、前記ソース電極
３３を含む基板３１の全表面に絶縁膜３５を形成する。
このとき、前記図５（ａ）、図５（ｂ）の工程に代え
て、絶縁層（絶縁基板と絶縁膜を一つの絶縁層に取り替
える）に凹部を形成し前記凹部の下面にソース電極を形
成する工程と、前記凹部を絶縁物質にて埋め込む工程と
を行ってもよい。
【００２１】図５（ｃ）に示すように、絶縁膜３５上に
フォトレジスト（図示せず）を塗布した後、露光及び現
像工程でフォトレジストをパターニングする。前記パタ
ーニングされたフォトレジストをマスクに用いて、前記
ソース電極３３の表面の所定の部分が露出されるまで食
刻工程で絶縁膜３５を除去して円柱状のコンタクトホー
ル３７を形成する。
【００２２】図６（ａ）に示すように、前記コンタクト
ホール３７に不純物のドープされないポリシリコン層を
埋め込むことにより円柱状の伝導層３９を形成する。前
記伝導層３９は、後でチャネル領域／オフセット領域と
して用いられる。
【００２３】図６（ｂ）に示すように、マスクを使用せ
ずに前記絶縁膜３５を所定量食刻する。このとき、前記
ソース電極３３の表面が露出されないように、十分に絶
縁膜３５を残す。
【００２４】図６（ｃ）に示すように、前記絶縁膜３５
および前記伝導層３９の全表面を覆うようにゲート絶縁
膜４１を蒸着する。図７（ａ）に示すように、前記ゲー
ト絶縁膜４１の周囲を覆うようにポリシリコン層を形成
した後、ポリシリコン層をエッチバックすることによ
り、前記ゲート絶縁膜４１を介して前記伝導層３９を覆
うポリパターン４３を形成する。
【００２５】図７（ｂ）に示すように、前記ポリパター
ン４３を含むゲート絶縁膜４１の全面にＰ＋イオンを注
入することにより、前記ポリパターン４３及び前記伝導
層３９の上部は導電性を帯びるようになる。これによ
り、前記ポリパターン４３は薄膜トランジスタのゲート
電極４３ａとして用いられ、前記伝導層３９の上部はド
レイン電極３９ａとして用いられる。
【００２６】本実施形態の薄膜トランジスタによれば、
伝導層３９が円柱状をなすとともに、ゲート電極４３ａ
がその伝導層３９を取り囲むように形成されている。従
って、基板３１上の薄膜トランジスタの占める面積に対
してチャネル幅が増大している。これにより、薄膜トラ
ンジスタのオン電流を増大させ、素子の特性を向上させ
ることができる。
【００２７】上記実施形態の薄膜トランジスタはｎチャ
ネルであるが、ｐチャネルであってもよい。この場合、
ソース電極３３の形成にはｎ+がドープされたポリシリ
コン層を用いて、ドレイン電極３９ａおよびゲート電極
４３ａの形成にはｎ+イオンをポリパターン４３に注入
する。
【００２８】
【発明の効果】請求項１、２の発明によれば、薄膜トラ
ンジスタを柱状に形成し、柱状の伝導層の周りをチャネ
ル領域として用いるため、面積に対するチャネル幅を極
大化してオン電流を増加させて素子特性を向上させるこ
とができる。
【００２９】請求項３の発明によれば、エッチバック工
程でゲート電極を形成するため、ゲート電極を形成する
ための別途のマスクを必要としない。このため、製造工
程をより簡略化することができる。
【００３０】請求項４の発明によれば、オフセット領域
を別途のマスクを用いることなく、ソース電極とゲート
電極との間の絶縁膜の厚みに応じて形成しているため、
製造工程を簡略化することができる。
【図面の簡単な説明】
【図１】 従来の薄膜トランジスタの構造を示す断面
図。
【図２】 従来の薄膜トランジスタの製造方法を説明す
るための工程断面図。
【図３】 図２の工程に引き続き行われる製造方法を示
す工程断面図。
【図４】 （ａ）は本発明の薄膜トランジスタの平面
図、（ｂ）は（ａ）のＩ−Ｉ’線に沿った断面斜視図。
【図５】 本発明の一実施形態に従う薄膜トランジスタ
の製造方法を説明するための工程断面図。
【図６】 図５の工程に引き続いて行われる製造方法を
示す工程断面図。
【図７】 図６の工程に引き続いて行われる製造方法を
示す工程断面図。
【符号の説明】
３１ 絶縁基板 ３３ ソース電極 ３５ 絶縁膜 ３９ 伝導層 ３９ａ ドレイン電極 ４３ａ ゲート電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 基板上に形成されたソース電極と、 前記ソース電極に接続され、同ソース電極から上方に延
    びる柱状の伝導層と、 前記伝導層上に形成されたドレイン電極と、 前記伝導層及びドレイン電極を覆うように形成されたゲ
    ート絶縁膜と、 前記伝導層を覆うゲート絶縁膜上に形成されたゲート電
    極と、 前記ソース電極とゲート電極との間に形成された絶縁膜
    と、を備えることを特徴とする薄膜トランジスタ。
  2. 【請求項２】 基板上にソース電極を形成する工程
    と、 前記ソース電極に接続され、同ソース電極から上方に延
    びる柱状の伝導層を形成する工程と、 前記ソース電極を含む基板上に所定の厚みを有する絶縁
    膜を形成する工程と、 前記伝導層を覆うように前記絶縁膜上にゲート絶縁膜を
    形成する工程と、 イオン注入により前記伝導層の上部にドレイン電極を形
    成する工程と、 前記伝導層を覆う前記ゲート絶縁膜上にゲート電極を形
    成する工程と、を備えることを特徴とする薄膜トランジ
    スタの製造方法。
  3. 【請求項３】 前記ゲート電極を形成する工程は、 前記伝導層及びドレイン電極を覆うゲート絶縁膜上に不
    純物のドープされないポリシリコン層を形成する工程
    と、 前記伝導層及びドレイン電極を覆うように前記ポリシリ
    コン層をエッチバックする工程と、を更に備えることを
    特徴とする請求項２記載の薄膜トランジスタの製造方
    法。
  4. 【請求項４】 基板上に不純物のドープされたポリシ
    リコン層を形成する工程と、 前記ポリシリコン層をパターニングしてソース電極を形
    成する工程と、 前記基板及び前記ソース電極上に絶縁膜を形成する工程
    と、 前記ソース電極上の前記絶縁膜を除去して柱状の凹部を
    形成する工程と、 前記凹部を埋め込むことにより伝導層を形成する工程
    と、 前記ソース電極の端部および前記伝導層の側面のみに残
    るように前記絶縁膜を食刻する工程と、 前記伝導層を覆うように前記絶縁膜上にゲート絶縁膜を
    形成する工程と、 イオン注入により前記伝導層の上部にドレイン電極を形
    成する工程と、 前記伝導層を覆う前記ゲート絶縁膜上にゲート電極を形
    成する工程と、を備えることを特徴とする薄膜トランジ
    スタの製造方法。
JP10322109A 1998-01-10 1998-11-12 薄膜トランジスタ及びその製造方法 Pending JPH11214704A (ja)

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KR1019980000453A KR100331845B1 (ko) 1998-01-10 1998-01-10 박막트랜지스터제조방법
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