JPH11214709A - サージ防護デバイスおよびその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 パンチスルー現象を利用したサージ防護デバ
イスの保持電流を向上する構造とその製造方法を得る。 【解決手段】 半導体基板１に、第１の表面素子領域１
００と第２の表面素子領域１０１とを設け、アノード電
極側の第２の素子領域のチャネル絶縁膜９３下の第２の
表面ガードリング層２４表面に反転層を形成することに
より、半導体基板の電位を固定し、アノード電極側から
の正孔注入を抑制し保持電流の向上を計るサージ防護デ
バイスの構造およびその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、雷や機器などから
のノイズが原因で発生する誘導電流あるいは異常高電圧
や異常電流から電子機器を保護するためのサージ防護デ
バイスの構造とその製造方法に関し、とくに、ベース領
域のパンチスルー現象を利用し動作するサージ防護デバ
イスの特性向上に関する。

【０００２】

【従来の技術】一般に、通信回線や信号回線に誘起され
る雷サージなどの異常電圧から通信機器およびその他機
器を防護するデバイスとしては、ガスの放電現象を利用
したアレスタ型や、酸化亜鉛などを利用したバリスタ型
などが知られているが、最近では、サージ応答性などの
面で優れている半導体サージ防護デバイスが利用されて
いる。

【０００３】半導体サージ防護デバイスには、動作原理
として、雪崩降伏あるいはツェナ降伏を用いた降伏現象
によるものと、パンチスルー現象を利用したものがあ
る。パンチスルー現象を利用した半導体サージ防護デバ
イスとしては、たとえば特公平１−３３９５１号公報で
開示されているものがある。

【０００４】本発明は、このパンチスルー現象を用いた
サージ防護デバイスの特性向上を計るものである。

【０００５】半導体サージ防護デバイスの多くは二端子
型であり、二端子型には、プラス、マイナスの両極性サ
ージに対して、サージ印加によって負性特性を示しブレ
ークオーバーし、二端子間電圧を降伏電圧よりも低い保
持電圧に保持し、大電流を吸収する動作をする双方向性
デバイスと、プラス、マイナスのいずれかの片極性サー
ジに対して、サージ印加によって負性特性を示しブレー
クオーバーし、二端子間電圧を降伏電圧よりも低い保持
電圧に保持し、大電流を吸収する動作をし、その一方の
片極性サージ対しては順方向特性を示す片極性デバイス
とがある。

【０００６】〔従来例の片極性デバイスの構造説明：図
１８〕従来例であるパンチスルー現象を用いたサージ防
護デバイスの構造を図１８の断面図を用いて説明する。
図１８で示すサージ防護デバイスは二端子型のデバイス
であり、しかも片極性デバイスの構造を示す。

【０００７】図１８に示すように、Ｎ型の導電型を示す
半導体基板１の表面の素子周辺領域に第１の素子周辺絶
縁膜９を設け、半導体基板１の表面側の基板中には、Ｐ
型の導電型を示す不純物層であるガードリング層２を設
け、そのガードリング層２に囲まれた領域に、Ｐ型の導
電型を示す不純物層であるベース層３を設け、そのベー
ス層３の上層の半導体基板１中にＮ型の導電型を示す不
純物層であるエミッタ層４を設けている。

【０００８】一方、半導体基板１の裏面側の基板中に
は、Ｐ型の導電型を示す不純物層である第１の裏面不純
物層７と、Ｎ型の導電型を示す不純物層である第２の裏
面不純物層８とを横手方向に交互に設けている。

【０００９】さらに、半導体基板１の裏面側には裏電極
６を設け、半導体基板１の表面側には表電極５を設けて
いる。

【００１０】〔従来例の片極性デバイスの特性説明：図
１９〕この従来例の片極性サージ防護デバイスの特性
を、図１８の構造を示す断面図と図１９の特性図を用い
て説明する。

【００１１】図１９の特性図は、図１８で示した構造の
特性を示し、表電極５にマイナスのサージを印加した場
合の特性を示している。

【００１２】図１９の特性図に示すように、サージ防護
デバイスの動作は、高インピーダンス、低電流のオフ状
態から、低インピーダンス、高電流領域のオン状態に変
化するいわゆるサイリスタ動作をする。

【００１３】さらに詳しく図１９の特性図を使用して、
サージ防護デバイスの動作を説明する。

【００１４】図１９中に示したＡ点からＢ点までの動作
は、表電極５にマイナス電圧を印加していくとベース層
３の底面と半導体基板１とで形成されるｐｎ接合が逆方
向バイアスとなり、この接合面で、マイナス電圧の上昇
にともない空乏層が除々に広がり、微少の逆方向電流が
流れる。

【００１５】図１９中に示したＢ点では、ベース層３の
底面と半導体基板１とで形成されたｐｎ接合からの空乏
層がエミッタ層４に到達していわゆるパンチスルー現象
が起こり、電子がエミッタ層４からベース層３へ注入さ
れて電流が流れ始める。このときの表電極５に印加した
電圧をパンチスルー電圧と呼ぶ。

【００１６】図１９中に示したＢ点からＣ点までの動作
は、エミッタ層４から注入される電子は、裏面側の第１
の裏面不純物層７から注入される正孔と再結合を起こす
が、大部分の電子はベース層３を拡散して裏面電極へ流
れる。

【００１７】図１９中に示したＣ点での動作は、裏面側
の第１の裏面不純物層７と半導体基板１とで形成するｐ
ｎ接合が順方向であるため、第１の裏面不純物層７から
正孔が多く注入され、その注入された正孔は半導体基板
１中を拡散し、ベース層３を拡散し、ガードリング層２
を拡散して表電極５へ流れる。

【００１８】このため、ベース層３を拡散する正孔によ
り、ガードリング層２近傍のベース層３とベース層３の
中央部とで電位差が生じ、ベース層２の底面領域でのポ
テンシャルが上昇する。このため、ベース層２と半導体
基板１とで構成するｐｎ接合が順方向バイアスとなり、
エミッタ層４から多量の電子が流れ出し大電流が流れ
る。したがって、電圧が減少し、電流が増加するいわゆ
る負性抵抗特性を示す。このときの電圧をブレークオー
バー電圧と呼び、電流をブレークオーバー電流と呼ぶ。

【００１９】図１９中に示したＤ点での動作は、ブレー
クオーバーによりオン状態となったサージ防護デバイス
が、サージの減少により、ベース層３底面領域でのポテ
ンシャルが低下し、Ｄ点以下では電流が流れなくなり、
素子はオフ状態となる。このときの電流を保持電流と呼
び、電圧を保持電圧と呼ぶ。

【００２０】以上、図１８と図１９で説明した従来例の
片極性サージ防護デバイスは、片極性であるために、プ
ラス、マイナスのサージに対して保護するためには、少
なくとも２個のサージ防護デバイスを使用する必要があ
り、デバイスが大きくなる問題とコスト高になる問題が
ある。

【００２１】このため、図１８で示した片極性サージ防
護デバイスの表面側を半導体基板の両面に形成し、双方
向性デバイスとすることにより、デバイス面積の縮小お
よびコスト低減の効果が考えられる。

【００２２】〔従来例の双方向性デバイスの構造説明：
図２０〕しかしながら、この方法により作成した双方向
性デバイスには特性上の問題点が発生する。この問題点
を図２０の従来例である双方向性サージ防護デバイスの
断面図を用いて説明する。

【００２３】図２０に示すように、Ｎ型の導電型を示す
半導体基板１の表面および裏面の素子周辺領域に第１の
素子周辺絶縁膜９を設け、半導体基板１の表面側の基板
中には、Ｐ型の導電型を示す不純物層である表面ガード
リング層２１を設け、その表面ガードリング層２１に囲
まれた領域に、Ｐ型の導電型を示す不純物層である表面
ベース層３１を設け、その表面ベース層３１の上層の半
導体基板１中にＮ型の導電型を示す不純物層である表面
エミッタ層４１を設けている。

【００２４】表面と同様に、半導体基板１の裏面側の基
板中には、Ｐ型の導電型を示す不純物層である裏面ガー
ドリング層２２を設け、その裏面ガードリング層２２に
囲まれた領域に、Ｐ型の導電型を示す不純物層である裏
面ベース層３２を設け、その裏面ベース層３２の裏面側
の半導体基板１中にＮ型の導電型を示す不純物層である
裏面エミッタ層４２を設けている。

【００２５】さらに、半導体基板１の裏面側には裏電極
６を設け、半導体基板１の表面側には表電極５を設けて
いる。

【００２６】この図２０に示した双方向性サージ防護デ
バイスの表電極にマイナスのサージを印加した場合、裏
面ベース層３２および裏面ガードリング層２２と半導体
基板１とのｐｎ接合が順方向バイアスとなる。

【００２７】この場合、図１８で示した片極性サージ防
護デバイスでは、裏面側にＮ型の不純物層である第２の
裏面不純物層８を設けているため、Ｐ型の不純物層であ
る第１の裏面不純物層７とＮ型の半導体基板１とで形成
されるｐｎ接合が順方向バイアスであっても第２の裏面
不純物層８を通して、第１の裏面不純物層７と半導体基
板１との電位差は大きくならないため、第１の裏面不純
物層７からの正孔注入は少ない。

【００２８】これに対して、図２に示した双方向性サー
ジ防護デバイスは、裏面側に第２の裏面不純物層８を設
けていないため、裏面ベース層３２および裏面ガードリ
ング層２２と半導体基板とのｐｎ接合の電位差が大きく
なり、裏面ベース層３２および裏面ガードリング層２２
とからの正孔注入が顕著となる。

【００２９】このため、図１９で示した従来例の特性図
において、図中Ｄ点で示した保持電流が低くなるという
問題が発生する。すなわち、サージが減少しても裏面か
らの正孔注入の減少が少ないために、表面ベース層３１
のポテンシャルが上昇したままとなり、表面エミッタ層
４１からの電子注入が減少しないために保持電流が低下
する。

【００３０】この保持電流が低いサージ防護デバイスを
誘導電流から電子機器を保護するために用いた場合、サ
ージ吸収後、すみやかに高インピーダンス状態に移行し
ないために、電子機器の復帰が遅れたり、電源からの電
流がサージ防護デバイスへ流れ続けたりする問題が発生
する。

【００３１】

【発明が解決しようとする課題】従来技術で説明したよ
うに、図１８で示したパンチスルー現象を利用した片極
性サージ防護デバイスは、図１９で示した特性を示し、
防護デバイスとして利用できるが、双方向対応として利
用するためには少なくとも２個のデバイスが必要であ
り、防護デバイスとしての面積が大きくなる問題があ
る。

【００３２】さらに、少なくとも２個のデバイスが必要
であるため、双方向特性を示すサージ防護デバイスに比
べ、コスト高となる問題がある。

【００３３】このため、図２０で示したように、従来例
のデバイスを双方向構造とした双方向サージ防護デバイ
スでは、例えば、表電極５にマイナスのサージを印加し
た場合すなわち、表電極５をカソード電極とした場合に
は、裏面６電極はアノード電極となり、裏面ベース層３
２および裏面ガードリング層２２と半導体基板１とで構
成するｐｎ接合が順方向バイアスとなり、アノード電極
側から多量の正孔が注入され保持電流が低下し、サージ
吸収後も素子が導通状態を持続するという問題がある。

【００３４】［発明の目的］この発明は、このような双
方向性サージ防護デバイスを構成した場合の保持電流低
下を防止し、雷などが原因で発生した誘導電流から電子
機器を保護し、誘導電流低下後、すみやかに高インピー
ダンス状態へ移行し、電子機器を復帰させることができ
るサージ防護デバイスとその製造方法を提供することを
目的とする。

【００３５】

【課題を解決するための手段】この発明は上記の目的を
達成するため、次のようなサージ防護デバイスとその製
造方法を提供する。この発明によるサージ防護デバイス
は、第１導電型の半導体基板の表裏両主面中に、第２導
電型の不純物層からなる第１のガードリング層に囲まれ
た第２導電型の不純物層からなるベース層と第１導電型
の不純物層からなる第１のエミッタ層とから構成するｐ
ｎ接合を有する第１の素子領域を備え、かつ第１導電型
の半導体基板上に設けたチャネル絶縁膜を備え、チャネ
ル絶縁膜に整合した第１導電型の半導体基板中に第１導
電型の不純物層からなる第２のエミッタ層と、第２のエ
ミッタ層を囲むように設けた第２導電型の不純物層から
なる第２のガードリング層とを有する第２の素子領域と
を備え、第１の素子領域の電極と第２の素子領域の電極
とは同一電極であることを特徴とする。

【００３６】この発明によるサージ防護デバイスは、第
１導電型の半導体基板の表裏両主面中に、第２導電型の
不純物層からなる第１のガードリング層に囲まれた第２
導電型の不純物層からなるベース層と第１導電型の不純
物層からなる第１のエミッタ層とから構成するｐｎ接合
を有する第１の素子領域を備え、かつ第１導電型の半導
体基板上に設けたチャネル絶縁膜を備え、チャネル絶縁
膜に整合した第１導電型の半導体基板中に第１導電型の
不純物層からなる第２のエミッタ層と、第２のエミッタ
層を囲むように設けた第２導電型の不純物層からなる第
２のガードリング層とを有する第２の素子領域とを備
え、第１の素子領域の電極と第２の素子領域の電極とは
同一電極であって、第１導電型の半導体基板の表裏で、
第１の素子領域と第２の素子領域とが対向することを特
徴とする。

【００３７】この発明によるサージ防護デバイスは、第
１導電型の半導体基板の表裏両主面中に、第２導電型の
不純物層からなる第１のガードリング層に囲まれた第２
導電型の不純物層からなるベース層と第１導電型の不純
物層からなる第１のエミッタ層とから構成するｐｎ接合
を有する第１の素子領域を備え、かつ第１導電型の半導
体基板上に設けたチャネル絶縁膜を備え、チャネル絶縁
膜に整合した第１導電型の半導体基板中に第１導電型の
不純物層からなる第２のエミッタ層と、第２のエミッタ
層を囲むように設けた第２導電型の不純物層からなる第
２のガードリング層とを有する第２の素子領域とを備
え、第１の素子領域の電極と第２の素子領域の電極とは
同一電極であって、第１の素子領域と第２の素子領域と
は平面形状が長方形であり、第１の素子領域と第２の素
子領域とは交互に構成する複数個からなることを特徴と
する。

【００３８】この発明によるサージ防護デバイスは、第
１導電型の半導体基板の表裏両主面中に、第２導電型の
不純物層からなる第１のガードリング層に囲まれた第２
導電型の不純物層からなるベース層と第１導電型の不純
物層からなる第１のエミッタ層とから構成するｐｎ接合
を有する第１の素子領域を備え、かつ第１導電型の半導
体基板上に設けたチャネル絶縁膜を備え、チャネル絶縁
膜に整合した第１導電型の半導体基板中に第１導電型の
不純物層からなる第２のエミッタ層と、第２のエミッタ
層を囲むように設けた第２導電型の不純物層からなる第
２のガードリング層とを有する第２の素子領域とを備
え、第１の素子領域の電極と第２の素子領域の電極とは
同一電極であって、第１の素子領域と第２の素子領域と
は平面形状が円形であり、第１の素子領域と第２の素子
領域とは交互に構成する複数個からなることを特徴とす
る。

【００３９】この発明によるサージ防護デバイスの製造
方法は、第１導電型の半導体基板の表裏両面上に絶縁膜
を形成する工程と、フォトエッチング技術により第２の
素子領域のチャネル絶縁膜を形成する領域を残し、第１
導電型の半導体基板の表裏両面上に形成した絶縁膜をエ
ッチングしチャネル絶縁膜を形成する工程と、第２導電
型の不純物を第１導電型の半導体基板の表裏両面中に導
入し、不純物層を活性化する熱処理を行い、第１のガー
ドリング層と第２のガードリング層とを形成する工程
と、第１導電型の半導体基板の表裏両面中に形成する第
１の素子領域のベース領域に第２導電型の不純物を導入
し、活性化するための熱処理を行いベース層を形成する
工程と、第１導電型の半導体基板の表裏両面中に形成す
る第１の素子領域の第１のエミッタ領域と第２の素子領
域の第２のエミッタ領域とに第１導電型の不純物を導入
し、活性化するための熱処理を行い第１のエミッタ層と
第２のエミッタ層とを形成する工程と、第１の導電型の
半導体基板の表裏両面上に電極材料を形成し、フォトエ
ッチング技術により電極を形成する工程とを有すること
を特徴とする。

【００４０】この発明によるサージ防護デバイスの製造
方法は、第１導電型の半導体基板の表裏両面上にパッド
酸化膜を形成する工程と、パッド酸化膜上にシリコン窒
化膜を形成する工程と、フォトエッチング技術により第
１の素子領域の第１のエミッタ層およびベース層とを形
成する領域を残し、シリコン窒化膜をエッチングする工
程と、第１導電型の半導体基板の表裏両面中に、第１の
素子領域の第１のガードリング層と第２の素子領域の第
２のガードリング層とを形成する領域に第２導電型の不
純物を導入する工程と、選択酸化法により酸化を行う工
程と、第１導電型の半導体基板の表裏両面中のベース領
域に選択酸化法により形成したフィールド酸化膜をマス
クにして、第２導電型の不純物を導入し、活性化するた
めの熱処理を行い、ベース層を形成する工程と、第１導
電型の半導体基板の表裏両面のフィールド酸化膜をエッ
チング除去する工程と、第１導電型の半導体基板の表裏
両面上に絶縁膜を形成する工程と、フォトエッチング技
術により、第２の素子領域のチャネル絶縁膜を形成する
領域を残し絶縁膜をエッチングする工程と、第１導電型
の半導体基板の表裏両面中の第１の素子領域の第１のエ
ミッタ層および第２の素子領域の第２のエミッタ層に、
第１導電型の不純物を導入し、活性化するための熱処理
を行い、第１のエミッタ層と第２のエミッタ層とを形成
する工程と、第１の導電型の半導体基板の表裏両面上に
電極材料を形成し、フォトエッチング技術により電極を
形成する工程とを有することを特徴とする。

【００４１】［作用］本発明のサージ防護デバイスは、
第１の素子領域と第２の素子領域とを設け、アノード電
極側の第２の素子領域のチャネル絶縁膜下の第２のガー
ドリング層表面に反転層を形成することにより、半導体
基板の電位を固定し、第１のガードリング層および第２
のガードリング層およびベース層と半導体基板とで構成
するｐｎ接合の電位差を少なくし、アノード電極側から
の正孔注入を抑制することが可能となり、サージ吸収後
のカソード電極側のベース層ポテンシャルの上昇を防ぐ
ことが可能となる。これにより、保持電流の低下を防ぐ
ことができ、サージ吸収後の復帰が早いサージ防護デバ
イスを得ることができる。

【００４２】

【発明の実施の形態】以下、図面を用いてこの発明によ
るサージ防護デバイスおよびその製造方法を実施するた
めの最適な形態を、詳細に説明する。

【００４３】［構造説明：図１］この発明によるサージ
防護デバイスの構造を図１の断面図を用いて説明する。
図１のサージ防護デバイスはＮ型の導電型の半導体基板
１を用いて示している

【００４４】図１に示すように、Ｎ型の導電型を示す半
導体基板１の表面および裏面の素子周辺領域に第１の素
子周辺絶縁膜９と第２の素子周辺絶縁膜９３とを設け、
半導体基板１の表面側には、第１の表面素子領域１００
と第２の表面素子領域１０１とを設けている。

【００４５】第１の表面素子領域１００には、半導体基
板１中にＰ型の導電型を示す不純物層である第１の表面
ガードリング層２３を設け、その第１の表面ガードリン
グ層２３に囲まれた領域に、Ｐ型の導電型を示す不純物
層である表面ベース層３１を設け、その表面ベース層３
１の上層の半導体基板１中にＮ型の導電型を示す不純物
層である第１の表面エミッタ層４３を設けている。

【００４６】第２の表面素子領域１０１には、半導体基
板１上に表面チャネル絶縁膜９１を設け、半導体基板１
中の表面には、第２の表面エミッタ層４４を設け、この
第２の表面エミッタ層４４の一方は表面チャネル絶縁膜
９１に整合して設け、第２の表面エミッタ層４４のもう
一方は第１の表面ガードリング層２３に整合して設けて
いる。

【００４７】さらに、第２の表面エミッタ層４４の下層
の半導体基板１中に、第２の表面ガードリング層２４を
設けている。この第２の表面ガードリング層２４の一方
は表面チャネル絶縁膜９１の下部の一部まで設け、第２
の表面ガードリング層２４のもう一方は表面ベース層３
１に整合して設けている。

【００４８】表面と同様に、半導体基板１の裏面側に
は、第１の裏面素子領域１０２と第２の裏面素子領域１
０３とを設けている。

【００４９】第１の裏面素子領域１０２には、Ｐ型の導
電型を示す不純物層である第１の裏面ガードリング層２
５を設け、その第１の裏面ガードリング層２５に囲まれ
た領域に、Ｐ型の導電型を示す不純物層である裏面ベー
ス層３２を設け、その裏面ベース層３２の裏面側の半導
体基板１中にＮ型の導電型を示す不純物層である第１の
裏面エミッタ層４５を設けている。

【００５０】さらに、第２の裏面素子領域１０３には、
半導体基板１上に裏面チャネル絶縁膜９２を設け、半導
体基板１中には、第２の裏面エミッタ層４６を設け、こ
の第２の裏面エミッタ層４６の一方は裏面チャネル絶縁
膜９２に整合して設け、第２の裏面エミッタ層４６のも
う一方は第１の裏面ガードリング層２５に整合して設け
ている。

【００５１】またさらに、第２の裏面エミッタ層４６の
上層の半導体基板１中に、第２の裏面ガードリング層２
６を設けている。この第２の裏面ガードリング層２６の
一方は裏面チャネル絶縁膜９２の下部の一部まで設け、
第２の裏面ガードリング層２６のもう一方は裏面ベース
層３２に整合して設けている。

【００５２】さらに、半導体基板１の裏面側には裏電極
６を設け、半導体基板１の表面側には表電極５を設けて
おり、図１に示すように、第１の表面素子領域１００と
第２の裏面素子領域１０３とを対向させ、さらに第２の
表面素子領域１０１と第１の裏面素子領域１０２とを対
向させた構造としている。

【００５３】〔動作説明；図１，図２〕この本発明の双
方向性サージ防護デバイスの動作特性を、図１の構造を
示す断面図と図２の特性図を用いて説明する。

【００５４】図２の特性図は、図１で示した本発明のデ
バイスの特性を示し、表電極６にプラス、マイナスの両
極性サージを印加した場合の特性を示している。

【００５５】図２の特性図に示すように、本発明のサー
ジ防護デバイスの動作は、従来例の特性図である図１９
で示した特性と同様に、高インピーダンス、低電流のオ
フ状態から、低インピーダンス、高電流領域のオン状態
に変化するいわゆるサイリスタ動作をする。

【００５６】さらに詳しく図２の特性図を用いて本発明
のサージ防護デバイスの動作を説明する。

【００５７】図２中に示したＡ点からＢ点までの動作
は、表電極６にマイナス電圧を印加していくと表面ベー
ス層３１の底面と半導体基板１とで形成されるｐｎ接合
が逆方向バイアスとなり、この接合面で、マイナス電圧
の上昇に伴い空乏層が除々に広がり、微少の逆方向電流
が流れる。

【００５８】図２中に示したＢ点では、表面ベース層３
１の底面と半導体基板１とで形成されたｐｎ接合からの
空乏層が第１の表面エミッタ層４３に到達していわゆる
パンチスルー現象が起こり、電子が第１の表面エミッタ
層４３から表面ベース層３１へ注入されて電流が流れ始
める。

【００５９】図２中に示したＢ点からＣ点までの動作
は、第１の表面エミッタ層４３から注入される電子は、
裏面側の第１の裏面ガードリング層２５と第２の裏面ガ
ードリング層２６とから注入される正孔と再結合を起こ
すが、大部分の電子は表面ベース層３１を拡散して裏面
電極６へ流れる。

【００６０】図２中に示したＣ点での動作は、裏面側の
第１の裏面ガードリング層２５と第２の裏面ガードリン
グ層２６と半導体基板１とで形成するｐｎ接合が順方向
であるため、第１の裏面ガードリング層２５と第２の裏
面ガードリング層２６とから正孔が注入され、その注入
された正孔は半導体基板１中を拡散し、表面ベース層３
１を拡散し、第１の表面ガードリング層２３を拡散して
表電極５へ流れる。

【００６１】このため、表面ベース層３１を拡散する正
孔により、第１の表面ガードリング層２３近傍の表面ベ
ース層３１と表面ベース層３１の中央部とで電位差が生
じ、表面ベース層３１の底面領域でのポテンシャルが上
昇する。このため、表面ベース層３１と半導体基板１と
で構成するｐｎ接合が順方向バイアスとなって、第１の
表面エミッタ層４３から多量の電子が流れ出し大電流が
流れる。したがって、電圧が減少し、電流が増加する、
いわゆる負性抵抗特性を示す。

【００６２】図２中に示したＤ点での動作は、ブレーク
オーバーによりオン状態となったサージ防護デバイス
が、サージの減少により、表面ベース層３１底面領域で
のポテンシャルが低下し、Ｄ点以下では電流が流れなく
なり、素子はオフ状態となる。

【００６３】図１９で示した従来例の特性図において、
図中Ｄ点で示した保持電流が低くなるという問題は、サ
ージバイアスが減少しても図２０に示した従来構造の双
方向性サージ防護デバイスにおいては、裏面ベース層３
２および裏面ガードリング層２２と半導体基板１とのｐ
ｎ接合は順方向バイアスとなっているため、裏面ベース
層３２および裏面ガードリング層２２とからの正孔注入
の減少が少ないため、表面ベース層３１のポテンシャル
が上昇したままとなり、表面エミッタ層４１からの電子
注入が減少しないためである。

【００６４】本発明の構造では、表面電極５にマイナス
サージが印加された場合には、裏面電極６はプラスバイ
アスとなるため、第２の裏面素子領域１０３では、裏面
電極６のプラスバイアスが裏面チャネル絶縁膜９２を介
して半導体基板１に電界が及ぶために、第２の裏面ガー
ドリング層２６の裏面側には電子が蓄積され、電子によ
る反転層が形成される。

【００６５】このため、半導体基板１は、第２の裏面ガ
ードリング層２６に形成された反転層と第２の裏面エミ
ッタ層４６とを介して裏面電極６と導通するため、半導
体基板１の電位が固定され、第１の裏面ガードリング層
２５および第２の裏面ガードリング層２６と半導体基板
１とのｐｎ接合から注入される正孔は減少する。

【００６６】したがって、本発明のサージ防護デバイス
は、サージバイアスが減少した場合に、裏面電極６から
の正孔注入も減少するため、表面ベース層３１のポテン
シャルが低下し、第１の表面エミッタ層４３からの電子
注入も減少し、保持電流が高い状態で高インピーダンス
状態へと移行する。

【００６７】表面電極５にプラスのサージを印加した場
合には、図２に示すようにマイナスのサージを印加した
場合の極性を逆にした対照的な動作となる。

【００６８】［本発明の平面構造説明：図３］つぎに、
本発明のサージ防護デバイスの実施形態である平面構造
について、図３の平面構造図を用いて説明する。

【００６９】図３は、本発明におけるサージ防護デバイ
スのおもて面から見た平面図を示している。半導体基板
１に設けた第１の表面エミッタ領域４３と第１の表面ガ
ードリング層２３から構成する第１の表面素子領域１０
０と、半導体基板１に設けた第２の表面ガードリング層
２４と第２の表面エミッタ層４４と表面チャネル絶縁膜
９１とから構成する第２の表面素子領域１０１とを交互
に設け、その上層に表電極５を設けている。

【００７０】この第１の表面素子領域１００と第２の表
面素子領域１０１とに形成する素子は四角型あるいは長
方形型に形成し、交互に設ける第１の表面素子領域１０
０と第２の表面素子領域１０１との構成数は、必要とす
るサージ耐量により変える。

【００７１】また図３に示すように、パンチスルー電圧
およびブレークオーバー電圧が高い仕様のサージ防護デ
バイスでは、半導体基板１外周部に第３の表面ガードリ
ング層２７を設け、第１の表面ガードリング層２３およ
び第２の表面ガードリング層２４と半導体基板１との接
合耐圧をブレークオーバー電圧より高い設定とする。

【００７２】裏面の素子形状は、図３に示した表面素子
構造と同じであるが、図１の本発明の断面図で示したよ
うに第１の表面素子領域１００と第２の裏面素子領域１
０３とが対向するように設け、さらに、第２の表面素子
領域１０１と第１の裏面素子領域１０２とが対向するよ
うに設ける。

【００７３】［本発明の他の平面構造説明：図４］つぎ
に本発明のサージ防護デバイスの他の実施形態である平
面構造について、図４の平面構造図を用いて説明する。

【００７４】図４は、本発明におけるサージ防護デバイ
スの表面から見た平面図を示している。半導体基板１に
設けた円形の第１の表面エミッタ領域４３とその外周を
囲むように設けた第１の表面ガードリング層２３とから
構成する第１の表面素子領域１００と、半導体基板１に
設けた円形の表面エミッタ層４４と円形の表面チャネル
絶縁膜９１とその外周を囲むように設けた第２の表面ガ
ードリング層２４とから構成する第２の表面素子領域１
０１とを交互に設け、その上層に表電極５を設けてい
る。

【００７５】この交互に設ける第１の表面素子領域１０
０と第２の表面素子領域１０１との構成数は、必要とす
るサージ耐量により変える。

【００７６】また図４に示すように、パンチスルー電圧
およびブレークオーバー電圧が高い仕様のサージ防護デ
バイスでは、半導体基板１外周部に第３の表面ガードリ
ング層２７を設け、第１の表面ガードリング層２３およ
び第２の表面ガードリング層２４と半導体基板１との接
合耐圧をブレークオーバー電圧より高い設定とする。

【００７７】裏面の素子形状は、図４に示した表面素子
構造と同じであるが、図１の本発明の断面図で示したよ
うに第１の表面素子領域１００と第２の裏面素子領域１
０３とが対向するように設け、さらに、第２の表面素子
領域１０１と第１の裏面素子領域１０２とが対向するよ
うに設ける。

【００７８】［本発明の製造方法：図５〜図１０］つぎ
に、この図１を用いて説明した本発明のサージ防護デバ
イスの構造を形成するための製造方法を説明する。図５
〜図１０は、本発明のサージ防護デバイスの構造を製造
するための製造方法を工程順に示す断面図である。

【００７９】まず、図５に示すように、導電型がＮ型で
あり、厚さが３００μｍの半導体基板１を温度１０００
℃、水蒸気酸化雰囲気中で酸化処理を行い、二酸化シリ
コン膜からなる絶縁膜９４を膜厚２００ｎｍで両面に形
成する。

【００８０】つぎに、表裏全面に感光性材料であるフォ
トレジスト２０１を形成し、所定のフォトマスクを用い
て露光、および現像処理を行い、第１の素子周辺絶縁膜
と、表面チャネル絶縁膜と、裏面チャネル絶縁膜とを形
成する領域を残すように、フォトレジスト２０１を形成
する。その後、このフォトレジスト２０１をマスクとし
て、絶縁膜９４をエッチング除去する。この絶縁膜９４
のエッチングは、フッ酸緩衝液を用いて行う。さらにそ
の後、フォトレジスト２０１を除去する。

【００８１】この結果、図６に示すように、おもて面に
は、第１の素子周辺絶縁膜９と表面チャネル絶縁膜９１
とが形成でき、裏面には、第１の素子周辺絶縁膜９と裏
面チャネル絶縁膜９２とが形成できる。

【００８２】つぎに、表面全面に感光性材料であるフォ
トレジスト２０２を形成し、所定のフォトマスクを用い
て露光、および現像処理を行い、第１の表面ガードリン
グ層と第２の表面ガードリング層とを形成する領域を開
口するようにフォトレジスト２０２を形成する。

【００８３】その後、このフォトレジスト２０２をイオ
ン注入のマスクとして用いて、半導体基板１と逆導電型
のＰ型の不純物であるボロンを加速エネルギー６０Ｋｅ
Ｖ、イオン注入量１×１０¹⁵ａｔｏｍｓ／ｃｍ² 程度で
イオン注入する。その後、フォトレジスト２０２を除去
する。

【００８４】同様に、裏面全面に感光性材料であるフォ
トレジスト２０２を形成し、所定のフォトマスクを用い
て露光、および現像処理を行い、第１の裏面ガードリン
グ層と第２の裏面ガードリング層とを形成する領域を開
口するようにフォトレジスト２０２を形成する。

【００８５】その後、このフォトレジスト２０２をイオ
ン注入のマスクとして用いて、半導体基板１と逆導電型
のＰ型の不純物であるボロンを加速エネルギー６０Ｋｅ
Ｖ、イオン注入量１×１０¹⁵ａｔｏｍｓ／ｃｍ² 程度で
イオン注入する。その後、フォトレジスト２０２を除去
する。

【００８６】つぎに図７に示すように、温度１１４０℃
の窒素雰囲気中で熱処理を行うことにより、イオン注入
したボロンを活性化し、半導体基板１の表面中には、第
１の表面ガードリング層２３と第２の表面ガードリング
層２４とを形成し、半導体基板１の裏面中には、第１の
裏面ガードリング層２５と第２の裏面ガードリング層２
６とを形成する。

【００８７】つぎに、半導体基板１の表面全面に感光性
材料であるフォトレジスト２０３を形成し、所定のフォ
トマスクを用いて露光、および現像処理を行い、表面ベ
ース層を形成する領域を開口するようにフォトレジスト
２０３を形成する。

【００８８】その後、このフォトレジスト２０３をイオ
ン注入のマスクとして用いて、半導体基板１と逆導電型
のＰ型の不純物であるボロンを加速エネルギー６０Ｋｅ
Ｖ、イオン注入量７×１０¹²ａｔｏｍｓ／ｃｍ² 程度で
イオン注入する。その後、フォトレジスト２０３を除去
する。

【００８９】同様に、半導体基板１の裏面全面に感光性
材料であるフォトレジスト２０３を形成し、所定のフォ
トマスクを用いて露光、および現像処理を行い、裏面ベ
ース層を形成する領域を開口するようにフォトレジスト
２０３を形成する。

【００９０】その後、このフォトレジスト２０３をイオ
ン注入のマスクとして用いて、半導体基板１と逆導電型
のＰ型の不純物であるボロンを加速エネルギー６０Ｋｅ
Ｖ、イオン注入量７×１０¹²ａｔｏｍｓ／ｃｍ² 程度で
イオン注入する。その後、フォトレジスト２０３を除去
する。

【００９１】つぎに図８に示すように、温度１１４０℃
の窒素雰囲気中で熱処理を行うことによって、イオン注
入したボロンを活性化し、半導体基板１の表面中には、
表面ベース層３１を形成し、半導体基板１の裏面中に
は、裏面ベース層３２を形成する。

【００９２】つぎに、半導体基板１の表面全面に感光性
材料であるフォトレジスト２０４を形成し、所定のフォ
トマスクを用いて露光、および現像処理を行い、第１の
表面エミッタ層と第２の表面エミッタ層とを形成する領
域を開口するようにフォトレジスト２０４を形成する。

【００９３】その後、このフォトレジスト２０４をイオ
ン注入のマスクとして用いて、半導体基板１と同導電型
のＮ型の不純物であるリンを加速エネルギー８０Ｋｅ
Ｖ、イオン注入量６×１０¹⁵ａｔｏｍｓ／ｃｍ² 程度で
イオン注入する。その後、フォトレジスト２０４を除去
する。

【００９４】同様に、半導体基板１の裏面全面に感光性
材料であるフォトレジスト２０４を形成し、所定のフォ
トマスクを用いて露光、および現像処理を行い、第１の
裏面エミッタ層と第２の裏面エミッタ層とを形成する領
域を開口するようにフォトレジスト２０４を形成する。

【００９５】その後、このフォトレジスト２０４をイオ
ン注入のマスクとして用いて、半導体基板１と同導電型
のＮ型の不純物であるリンを加速エネルギー８０Ｋｅ
Ｖ、イオン注入量６×１０¹⁵ａｔｏｍｓ／ｃｍ² 程度で
イオン注入する。その後、フォトレジスト２０４を除去
する。

【００９６】つぎに図９に示すように、温度１１００℃
の窒素雰囲気中で熱処理を行うことにより、イオン注入
したリンを活性化し、半導体基板１の表面中には、第１
の表面エミッタ層４３と第２の表面エミッタ層４４とを
形成し、半導体基板１の裏面中には、第１の裏面エミッ
タ層４５と第２の裏面エミッタ層４６とを形成する。

【００９７】つぎに、半導体基板１の表裏全面に二酸化
シリコン膜を主体とする多層配線用絶縁膜９３ａを形成
する。

【００９８】つぎに、表裏全面に感光性材料であるフォ
トレジスト２０５を形成し、所定のフォトマスクを用い
て露光、および現像処理を行い、第１の素子周辺絶縁膜
９領域を残すようにフォトレジスト２０５を形成する。
その後、このフォトレジスト２０５をマスクとして、多
層配線用絶縁膜９３ａをエッチング除去する。この多層
配線用絶縁膜９３ａのエッチングは、フッ酸緩衝液を用
いて行う。その後、フォトレジスト２０５を除去する。

【００９９】この結果、図１０に示すように、半導体基
板１の表裏周辺部に第２の素子周辺絶縁膜９３を形成す
る。この第２の素子周辺絶縁膜９３は、半導体基板１へ
電極からおよぶ電界を緩和するために形成するものであ
り、低電圧仕様のサージ防護デバイスでは、第１の素子
周辺絶縁膜９のみでも良い。

【０１００】つぎに図１０に示すように、電極材料５
ａ、６ａとしてアルミニウムを半導体基板１の表裏全面
に設け、電極を設けるためのフォトレジスト２０６を表
裏に形成する。

【０１０１】その後、このフォトレジスト２０６をエッ
チングのマスクに用いて、電極材料５ａ、６ａをエッチ
ングする。このエッチングは燐酸液により行う。この結
果、図１に示す本発明のサージ防護デバイスを形成す
る。

【０１０２】［本発明の他の製造方法：図１１〜図１
７］つぎに、この図１を用いて説明した本発明のサージ
防護デバイスの構造を形成するための他の製造方法を説
明する。図１１〜図１７は、本発明のサージ防護デバイ
スの構造を製造するための他の製造方法を工程順に示す
断面図である。

【０１０３】まず、図１１に示すように、導電型がＮ型
であり、厚さが３００μmの半導体基板１を酸素と窒素
との混合気体中で酸化処理を行い、半導体基板１の表裏
両面に厚さ３０ｎｍの二酸化シリコン膜からなるパッド
酸化膜５１を全面に形成する。

【０１０４】つぎに、半導体基板１の表裏両面のパッド
酸化膜５１上の全面に、ジクロルシラン（ＳｉＨ₂ Ｃｌ
₂ ）とアンモニア（ＮＨ₃ ）のガスを用いて、温度７４
０℃で、ＣＶＤ法によって、窒化シリコン膜からなるシ
リコンナイトライド膜５２を１２０ｎｍ程度の厚さで形
成する。

【０１０５】つぎに、半導体基板１表裏の全面に感光性
材料であるフォトレジスト２０７を形成し、所定のフォ
トマスクを用いて露光、および現像処理を行い、ベース
層形成領域を残すようにフォトレジスト２０７を形成す
る。その後、このフォトレジスト２０７をマスクとし
て、両面のシリコンナイトライド膜５２をエッチング除
去する。このシリコンナイトライド膜５２のエッチング
は、ＳＦ₆ ＋ＣＨＦ₃ ＋Ｈｅの混合ガスを用いてドライ
エッチング法によりエッチングする。その後、フォトレ
ジスト２０７を除去する。

【０１０６】つぎに、図１２に示すように、表面の全面
に感光性材料であるフォトレジスト２０８を形成し、所
定のフォトマスクを用いて露光、および現像処理を行
い、第１の表面ガードリング層と第２の表面ガードリン
グ層とを形成する領域を開口するようにフォトレジスト
２０８を形成する。

【０１０７】その後、このフォトレジスト２０８をイオ
ン注入のマスクとして用いて、半導体基板１と逆導電型
のＰ型の不純物であるボロンを加速エネルギー６０Ｋｅ
Ｖ、イオン注入量１×１０¹⁵ａｔｏｍｓ／ｃｍ² 程度で
イオン注入する。その後、フォトレジスト２０８を除去
する。

【０１０８】同様に、裏面全面に感光性材料であるフォ
トレジスト２０８を形成し、所定のフォトマスクを用い
て露光、および現像処理を行い、第１の裏面ガードリン
グ層と第２の裏面ガードリング層とを形成する領域を開
口するようにフォトレジスト２０８を形成する。

【０１０９】その後、このフォトレジスト２０８をイオ
ン注入のマスクとして用いて、半導体基板１と逆導電型
のＰ型の不純物であるボロンを加速エネルギー６０Ｋｅ
Ｖ、イオン注入量１×１０¹⁵ａｔｏｍｓ／ｃｍ² 程度で
イオン注入する。その後、フォトレジスト２０８を除去
する。

【０１１０】つぎに図１３に示すように、ベース層形成
領域の周囲の領域に、シリコンナイトライド膜５２の耐
酸化膜をマスクにして酸化する、いわゆる選択酸化処理
により、選択酸化膜５３を４００ｎｍの厚さで形成す
る。この選択酸化処理は、温度１１４０℃で酸素と窒素
との混合気体中で酸化処理を３６０分程度行う。

【０１１１】この酸化処理によって、イオン注入したボ
ロンの拡散も行い、半導体基板１の表面側基板中には、
第１の表面ガードリング層２３と第２の表面ガードリン
グ層２４とを形成し、半導体基板１の裏面側基板中に
は、第１の裏面ガードリング層２５と第２の裏面ガード
リング層２６とを形成する。

【０１１２】つぎに、１８０℃に加熱した熱燐酸（Ｈ₃
ＰＯ₄ ）を用いて、シリコンナイトライド膜５２を除去
し、さらに、フッ酸緩衝液によりパッド酸化膜５１をエ
ッチング除去する。

【０１１３】つぎに、半導体基板１の表面側に、この選
択酸化膜５３をイオン注入のマスクとして用いて、半導
体基板１と逆導電型のＰ型の不純物であるボロンを加速
エネルギー４０ＫｅＶ、イオン注入量７×１０¹²ａｔｏ
ｍｓ／ｃｍ² 程度でイオン注入する。

【０１１４】同様に、半導体基板１の裏面側に、この選
択酸化膜５３をイオン注入のマスクとして用いて、半導
体基板１と逆導電型のＰ型の不純物であるボロンを加速
エネルギー４０ＫｅＶ、イオン注入量７×１０¹²ａｔｏ
ｍｓ／ｃｍ² 程度でイオン注入する。

【０１１５】つぎに図１４に示すように、温度１１４０
℃の窒素雰囲気中で熱処理を行うことにより、イオン注
入したボロンを活性化し、半導体基板１の表面中には、
表面ベース層３１を形成し、半導体基板１の裏面中に
は、裏面ベース層３２を形成する。

【０１１６】つぎに、酸素と窒素との混合気体中で酸化
処理を行い、厚さ２０ｎｍ程度の二酸化シリコン膜から
なる絶縁膜９４を半導体基板１の表裏全面に形成する。

【０１１７】つぎに、表裏全面に感光性材料であるフォ
トレジスト２０９を形成し、所定のフォトマスクを用い
て露光、および現像処理を行い、第１の素子周辺絶縁膜
と、表面チャネル絶縁膜と、裏面チャネル絶縁膜とを形
成する領域を残すように、フォトレジスト２０９を形成
する。その後、このフォトレジスト２０９をエッチング
マスクとして、絶縁膜９４をエッチング除去する。この
絶縁膜９４のエッチングは、フッ酸緩衝液を用いて行
う。その後、フォトレジスト２０９を除去する。

【０１１８】この結果、図１５に示すように、表面に
は、第１の素子周辺絶縁膜９と表面チャネル絶縁膜９１
とが形成でき、裏面には、第１の素子周辺絶縁膜９と裏
面チャネル絶縁膜９２とが形成できる。

【０１１９】つぎに、半導体基板１の表面全面に感光性
材料であるフォトレジスト２１０を形成し、所定のフォ
トマスクを用いて露光、および現像処理を行い、第１の
表面エミッタ層と第２の表面エミッタ層とを形成する領
域を開口するようにフォトレジスト２１０を形成する。

【０１２０】その後、このフォトレジスト２１０をイオ
ン注入のマスクとして用いて、半導体基板１と同導電型
のＮ型の不純物であるリンを加速エネルギー８０Ｋｅ
Ｖ、イオン注入量６×１０¹⁵ａｔｏｍｓ／ｃｍ² 程度で
イオン注入する。その後、フォトレジスト２１０を除去
する。

【０１２１】同様に、半導体基板１の裏面全面に感光性
材料であるフォトレジスト２１０を形成し、所定のフォ
トマスクを用いて露光、および現像処理を行い、第１の
裏面エミッタ層と第２の裏面エミッタ層とを形成する領
域を開口するようにフォトレジスト２１０を形成する。

【０１２２】その後、このフォトレジスト２１０をイオ
ン注入のマスクとして用いて、半導体基板１と同導電型
のＮ型の不純物であるリンを加速エネルギー８０Ｋｅ
Ｖ、イオン注入量６×１０¹⁵ａｔｏｍｓ／ｃｍ² 程度で
イオン注入する。その後、フォトレジスト２１０を除去
する。

【０１２３】つぎに図１６に示すように、温度１１００
℃の窒素雰囲気中にて熱処理を行うことにより、イオン
注入したリンを活性化し、半導体基板１の表面中には、
第１の表面エミッタ層４３と第２の表面エミッタ層４４
とを形成し、半導体基板１の裏面中には、第１の裏面エ
ミッタ層４５と第２の裏面エミッタ層４６とを形成す
る。

【０１２４】つぎに図１６に示すように、半導体基板１
の表裏全面に二酸化シリコン膜を主体とする多層配線用
絶縁膜９３ａを形成する。

【０１２５】つぎに、表裏全面に感光性材料であるフォ
トレジスト２１１を形成し、所定のフォトマスクを用い
て露光、および現像処理を行い、第１の素子周辺絶縁膜
９領域を残すようにフォトレジスト２１１を形成する。
その後、このフォトレジスト２０５をエッチングマスク
として用いて、多層配線用絶縁膜９３ａをエッチング除
去する。この多層配線用絶縁膜９３ａのエッチング処理
は、フッ酸緩衝液を用いて行う。その後、フォトレジス
ト２１１を除去する。

【０１２６】この結果、図１７に示すように、半導体基
板１の表裏周辺部に第２の素子周辺絶縁膜９３を形成す
る。この第２の素子周辺絶縁膜９３は、半導体基板１へ
電極からおよぶ電界を緩和するために形成するものであ
り、低電圧仕様のサージ防護デバイスでは、第１の素子
周辺絶縁膜９のみでも良い。

【０１２７】つぎに図１７に示すように、電極材料５
ａ、６ａとしてアルミニウムを半導体基板１の表裏全面
に設け、電極を設けるためのフォトレジスト２１２を表
裏に形成する。

【０１２８】その後、このフォトレジスト２１２をエッ
チングのマスクに用いて、電極材料５ａ、６ａをエッチ
ングする。このエッチングは燐酸液により行う。この結
果、図１に示す本発明のサージ防護デバイスを形成す
る。

【０１２９】以上の説明では、半導体基板１としてＮ型
基板を用いて説明したが、Ｐ型基板を用いて、各不純物
層を逆導電型として本発明のサージ防護デバイスを作成
しても良い。

【０１３０】

【発明の効果】以上説明してきたように、本発明のサー
ジ防護デバイスは、パンチスルー型で問題となる双方向
性デバイスでの保持電流低下を改善する。

【０１３１】本発明のサージ防護デバイスは、第１の素
子領域と第２の素子領域とを設け、アノード電極側の第
２の素子領域のチャネル絶縁膜下の第２のガードリング
層表面に反転層を形成することにより、半導体基板の電
位を固定する。これによって、第１のガードリング層お
よび第２のガードリング層およびベース層と半導体基板
とで構成するｐｎ接合の電位差を少なくし、アノード電
極側からの正孔注入を抑制することが可能となる。この
正孔注入の抑制は、従来例の双方向性サージ防護デバイ
スが約１×１０¹¹／ｃｍ³ であったのに対し、本発明の
サージ防護デバイスでは約１×１０⁹ ／ｃｍ³ と２桁程
度少なくすることができる。

【０１３２】このため本発明では、サージ吸収後のカソ
ード電極側のベース層ポテンシャルの上昇を防ぐことが
可能となる。これによって、保持電流の低下を防ぐこと
ができ、サージ吸収後の復帰が早いサージ防護デバイス
を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるサージ防護デバイ
スの構造を示す断面図である。

【図２】本発明の実施の形態におけるサージ防護デバイ
スの特性を示す図である。

【図３】本発明の実施の形態におけるサージ防護デバイ
スの構造を示す平面図である。

【図４】本発明の実施の形態におけるサージ防護デバイ
スの構造を示す平面図である。

【図５】本発明の実施の形態におけるサージ防護デバイ
スの製造方法を示す断面図である。

【図６】本発明の実施の形態におけるサージ防護デバイ
スの製造方法を示す断面図である。

【図７】本発明の実施の形態におけるサージ防護デバイ
スの製造方法を示す断面図である。

【図８】本発明の実施の形態におけるサージ防護デバイ
スの製造方法を示す断面図である。

【図９】本発明の実施の形態におけるサージ防護デバイ
スの製造方法を示す断面図である。

【図１０】本発明の実施の形態におけるサージ防護デバ
イスの製造方法を示す断面図である。

【図１１】本発明の実施の形態におけるサージ防護デバ
イスの製造方法を示す断面図である。

【図１２】本発明の実施の形態におけるサージ防護デバ
イスの製造方法を示す断面図である。

【図１３】本発明の実施の形態におけるサージ防護デバ
イスの製造方法を示す断面図である。

【図１４】本発明の実施の形態におけるサージ防護デバ
イスの製造方法を示す断面図である。

【図１５】本発明の実施の形態におけるサージ防護デバ
イスの製造方法を示す断面図である。

【図１６】本発明の実施の形態におけるサージ防護デバ
イスの製造方法を示す断面図である。

【図１７】本発明の実施の形態におけるサージ防護デバ
イスの製造方法を示す断面図である。

【図１８】従来例におけるサージ防護デバイスの構造を
示す断面図である。

【図１９】従来例におけるサージ防護デバイスの特性を
示す図である。

【図２０】従来例におけるサージ防護デバイスの構造を
示す断面図である。

【符号の説明】

１ 半導体基板 ５ 表電極 ６ 裏電極 ９ 第１の素子周辺絶縁膜 ２３ 第１の表面ガードリング層 ２４ 第２の表面ガードリング層 ２５ 第１の裏面ガードリング層 ２６ 第２の裏面ガードリング層 ３１ 表面ベース層 ３２ 裏面ベース層 ４３ 第１の表面エミッタ層 ４４ 第２の表面エミッタ層 ４５ 第１の裏面エミッタ層 ４６ 第２の裏面エミッタ層 ９１ 表面チャネル絶縁膜 ９２ 裏面チャネル絶縁膜 ９３ 第２の素子素子周辺絶縁膜 １００ 第１の表面素子領域 １０１ 第２の表面素子領域 １０２ 第１の裏面素子領域 １０３ 第２の裏面素子領域

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の表裏両主面中
   に、第２導電型の不純物層からなる第１のガードリング
   層に囲まれた第２導電型の不純物層からなるベース層と
   第１導電型の不純物層からなる第１のエミッタ層とから
   構成するｐｎ接合を有する第１の素子領域を備え、 かつ第１導電型の半導体基板上に設けたチャネル絶縁膜
   を備え、 チャネル絶縁膜に整合した第１導電型の半導体基板中に
   第１導電型の不純物層からなる第２のエミッタ層と、第
   ２のエミッタ層を囲むように設けた第２導電型の不純物
   層からなる第２のガードリング層とを有する第２の素子
   領域とを備え、 第１の素子領域の電極と第２の素子領域の電極とは同一
   電極であることを特徴とするサージ防護デバイス。
2. 【請求項２】 第１導電型の半導体基板の表裏両主面中
   に、第２導電型の不純物層からなる第１のガードリング
   層に囲まれた第２導電型の不純物層からなるベース層と
   第１導電型の不純物層からなる第１のエミッタ層とから
   構成するｐｎ接合を有する第１の素子領域を備え、 かつ第１導電型の半導体基板上に設けたチャネル絶縁膜
   を備え、 チャネル絶縁膜に整合した第１導電型の半導体基板中に
   第１導電型の不純物層からなる第２のエミッタ層と、第
   ２のエミッタ層を囲むように設けた第２導電型の不純物
   層からなる第２のガードリング層とを有する第２の素子
   領域とを備え、 第１の素子領域の電極と第２の素子領域の電極とは同一
   電極であって、第１導電型の半導体基板の表裏で、第１
   の素子領域と第２の素子領域とが対向することを特徴と
   するサージ防護デバイス。
3. 【請求項３】 第１導電型の半導体基板の表裏両主面中
   に、第２導電型の不純物層からなる第１のガードリング
   層に囲まれた第２導電型の不純物層からなるベース層と
   第１導電型の不純物層からなる第１のエミッタ層とから
   構成するｐｎ接合を有する第１の素子領域を備え、 かつ第１導電型の半導体基板上に設けたチャネル絶縁膜
   を備え、 チャネル絶縁膜に整合した第１導電型の半導体基板中に
   第１導電型の不純物層からなる第２のエミッタ層と、第
   ２のエミッタ層を囲むように設けた第２導電型の不純物
   層からなる第２のガードリング層とを有する第２の素子
   領域とを備え、 第１の素子領域の電極と第２の素子領域の電極とは同一
   電極であって、第１の素子領域と第２の素子領域とは平
   面形状が長方形であり、第１の素子領域と第２の素子領
   域とは交互に構成する複数個からなることを特徴とする
   サージ防護デバイス。
4. 【請求項４】 第１導電型の半導体基板の表裏両主面中
   に、第２導電型の不純物層からなる第１のガードリング
   層に囲まれた第２導電型の不純物層からなるベース層と
   第１導電型の不純物層からなる第１のエミッタ層とから
   構成するｐｎ接合を有する第１の素子領域を備え、 かつ第１導電型の半導体基板上に設けたチャネル絶縁膜
   を備え、 チャネル絶縁膜に整合した第１導電型の半導体基板中に
   第１導電型の不純物層からなる第２のエミッタ層と、第
   ２のエミッタ層を囲むように設けた第２導電型の不純物
   層からなる第２のガードリング層とを有する第２の素子
   領域とを備え、 第１の素子領域の電極と第２の素子領域の電極とは同一
   電極であって、第１の素子領域と第２の素子領域とは平
   面形状が円形であり、第１の素子領域と第２の素子領域
   とは交互に構成する複数個からなることを特徴とするサ
   ージ防護デバイス。
5. 【請求項５】 第１導電型の半導体基板の表裏両面上に
   絶縁膜を形成する工程と、 フォトエッチング技術により第２の素子領域のチャネル
   絶縁膜を形成する領域を残し、第１導電型の半導体基板
   の表裏両面上に形成した絶縁膜をエッチングしチャネル
   絶縁膜を形成する工程と、 第２導電型の不純物を第１導電型の半導体基板の表裏両
   面中に導入し、不純物層を活性化する熱処理を行い、第
   １のガードリング層と第２のガードリング層とを形成す
   る工程と、 第１導電型の半導体基板の表裏両面中に形成する第１の
   素子領域のベース領域に第２導電型の不純物を導入し、
   活性化するための熱処理を行いベース層を形成する工程
   と、 第１導電型の半導体基板の表裏両面中に形成する第１の
   素子領域の第１のエミッタ領域と第２の素子領域の第２
   のエミッタ領域とに第１導電型の不純物を導入し、活性
   化するための熱処理を行い第１のエミッタ層と第２のエ
   ミッタ層とを形成する工程と、 第１の導電型の半導体基板の表裏両面上に電極材料を形
   成し、フォトエッチング技術により電極を形成する工程
   とを有することを特徴とするサージ防護デバイスの製造
   方法。
6. 【請求項６】 第１導電型の半導体基板の表裏両面上に
   パッド酸化膜を形成する工程と、 パッド酸化膜上にシリコン窒化膜を形成する工程と、フ
   ォトエッチング技術により第１の素子領域の第１のエミ
   ッタ層およびベース層とを形成する領域を残し、シリコ
   ン窒化膜をエッチングする工程と、 第１導電型の半導体基板の表裏両面中に、第１の素子領
   域の第１のガードリング層と第２の素子領域の第２のガ
   ードリング層とを形成する領域に第２導電型の不純物を
   導入する工程と、 選択酸化法により酸化を行う工程と、 第１導電型の半導体基板の表裏両面中のベース領域に選
   択酸化法により形成したフィールド酸化膜をマスクにし
   て、第２導電型の不純物を導入し、活性化するための熱
   処理を行い、ベース層を形成する工程と、 第１導電型の半導体基板の表裏両面のフィールド酸化膜
   をエッチング除去する工程と、 第１導電型の半導体基板の表裏両面上に絶縁膜を形成す
   る工程と、 フォトエッチング技術により、第２の素子領域のチャネ
   ル絶縁膜を形成する領域を残し絶縁膜をエッチングする
   工程と、 第１導電型の半導体基板の表裏両面中の第１の素子領域
   の第１のエミッタ層および第２の素子領域の第２のエミ
   ッタ層に、第１導電型の不純物を導入し、活性化するた
   めの熱処理を行い、第１のエミッタ層と第２のエミッタ
   層とを形成する工程と、 第１の導電型の半導体基板の表裏両面上に電極材料を形
   成し、フォトエッチング技術により電極を形成する工程
   とを有することを特徴とするサージ防護デバイスの製造
   方法。