JPH11214972A - 半導体回路装置及びレシーバ回路 - Google Patents
半導体回路装置及びレシーバ回路Info
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- JPH11214972A JPH11214972A JP10012744A JP1274498A JPH11214972A JP H11214972 A JPH11214972 A JP H11214972A JP 10012744 A JP10012744 A JP 10012744A JP 1274498 A JP1274498 A JP 1274498A JP H11214972 A JPH11214972 A JP H11214972A
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- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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Abstract
(57)【要約】
【課題】 半導体回路装置のレシーバ回路の高速化及び
低消費電力化を図る。 【解決手段】 遅延回路７は、伝達信号線１が伝達する
伝達信号Ｖ１を第１遅延時間ｄｔ１だけ遅延させて第１
遅延信号Ｖ９を生成し、更に同信号Ｖ９を第２遅延時間
ｄｔ２だけ遅延させて第２遅延信号Ｖ１０を生成する。
第２カレントミラー型差動増幅器１１は、伝達信号Ｖ１
と第２遅延信号Ｖ１０とを入力信号とし、その接地端子
は第１遅延信号線９に接続される。他方、第１カレント
ミラー型差動増幅回路１４は、同じく上記信号Ｖ１，Ｖ
１０を入力信号とし、その電源端子は上記信号線９に接
続されている。入力信号Ｖ１の立上がり時に応じて、先
ず上記回路１４が動作して出力信号Ｖ６が”Ｌ”から”
Ｈ”へ変化し、その後、同信号Ｖ６は変化しない。その
後、入力信号Ｖ１の立下がり時に応じて、先ず上記回路
１１が動作して、同信号Ｖ６は”Ｌ”に変化する。
低消費電力化を図る。 【解決手段】 遅延回路７は、伝達信号線１が伝達する
伝達信号Ｖ１を第１遅延時間ｄｔ１だけ遅延させて第１
遅延信号Ｖ９を生成し、更に同信号Ｖ９を第２遅延時間
ｄｔ２だけ遅延させて第２遅延信号Ｖ１０を生成する。
第２カレントミラー型差動増幅器１１は、伝達信号Ｖ１
と第２遅延信号Ｖ１０とを入力信号とし、その接地端子
は第１遅延信号線９に接続される。他方、第１カレント
ミラー型差動増幅回路１４は、同じく上記信号Ｖ１，Ｖ
１０を入力信号とし、その電源端子は上記信号線９に接
続されている。入力信号Ｖ１の立上がり時に応じて、先
ず上記回路１４が動作して出力信号Ｖ６が”Ｌ”から”
Ｈ”へ変化し、その後、同信号Ｖ６は変化しない。その
後、入力信号Ｖ１の立下がり時に応じて、先ず上記回路
１１が動作して、同信号Ｖ６は”Ｌ”に変化する。
Description
【０００１】
【発明の属する技術分野】本発明は、レシーバ回路を備
える半導体回路装置に関するものであり、特にかかる回
路の高速化と低消費電力化とに関する。
える半導体回路装置に関するものであり、特にかかる回
路の高速化と低消費電力化とに関する。
【０００２】
【従来の技術】従来の半導体回路装置の基本的な構成
を、図４に示す。
を、図４に示す。
【０００３】図４において、伝達信号を生成する駆動回
路３Ｐは、インバータ回路４Ｐより成る。駆動回路３Ｐ
の入力端子には、前段の回路の出力信号を伝達する信号
線が接続されており、駆動回路３Ｐの出力端子は、伝達
信号を伝達する伝達信号線１Ｐの一端に接続されてい
る。又、伝達信号線１Ｐの他端は、レシーバ回路５Ｐの
入力端子に接続されている。
路３Ｐは、インバータ回路４Ｐより成る。駆動回路３Ｐ
の入力端子には、前段の回路の出力信号を伝達する信号
線が接続されており、駆動回路３Ｐの出力端子は、伝達
信号を伝達する伝達信号線１Ｐの一端に接続されてい
る。又、伝達信号線１Ｐの他端は、レシーバ回路５Ｐの
入力端子に接続されている。
【０００４】レシーバ回路５Ｐは、インバータ回路１０
０より成り、その出力端子は、該回路５Ｐの出力信号を
次段の回路へ伝達するための出力信号線６に接続されて
いる。
０より成り、その出力端子は、該回路５Ｐの出力信号を
次段の回路へ伝達するための出力信号線６に接続されて
いる。
【０００５】また、図４において、伝達信号線１Ｐの電
位と接地電位との間には、同信号線１Ｐに付加された配
線寄生容量等の容量が存在するが、これらの容量は概念
的に一つの容量２Ｐとして図示されている。
位と接地電位との間には、同信号線１Ｐに付加された配
線寄生容量等の容量が存在するが、これらの容量は概念
的に一つの容量２Ｐとして図示されている。
【０００６】
【発明が解決しようとする課題】さて、図４に示す従来
の半導体回路装置の動作について、以下に考察する。
の半導体回路装置の動作について、以下に考察する。
【０００７】近年の半導体回路装置の高集積化に伴い、
半導体回路装置内の回路数は飛躍的に増加しており、同
時に、これらの各回路を接続するための信号線の長さも
増加している。このように、（ｉ）信号線に多くの回路
が接続されている場合や、（ｉｉ）信号線が非常に長い
場合には、各回路が備えるゲート容量や拡散容量、信号
線の電位と接地電位との間に生じる寄生容量等により、
図４における容量２Ｐの値が非常に大きくなってしま
う。このような場合、図４において、容量２Ｐの値の増
大によって、レシーバ回路５Ｐに入力する伝達信号が接
地電位から電源電位に変化する際の立上がり時間、又
は、伝達信号が電源電位から接地電位に変化する際の立
下がり時間は非常に長くなってしまう。
半導体回路装置内の回路数は飛躍的に増加しており、同
時に、これらの各回路を接続するための信号線の長さも
増加している。このように、（ｉ）信号線に多くの回路
が接続されている場合や、（ｉｉ）信号線が非常に長い
場合には、各回路が備えるゲート容量や拡散容量、信号
線の電位と接地電位との間に生じる寄生容量等により、
図４における容量２Ｐの値が非常に大きくなってしま
う。このような場合、図４において、容量２Ｐの値の増
大によって、レシーバ回路５Ｐに入力する伝達信号が接
地電位から電源電位に変化する際の立上がり時間、又
は、伝達信号が電源電位から接地電位に変化する際の立
下がり時間は非常に長くなってしまう。
【０００８】ところが、従来のレシーバ回路５Ｐのイン
バータ回路１００を構成するＰ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタとは、通常、同程度の駆動力で
設計されているため、伝達信号の電位が少なくとも電源
電位の半分の電位まで変化した段階で、ようやくインバ
ータ回路１００の出力信号は出力されることになる。従
って、容量２Ｐの値の増大化に伴い、インバータ回路１
００に入力される伝達信号の立上がり時間及び立下がり
時間がますます長くなってしまうことに起因して、レシ
ーバ回路５Ｐの出力信号の遅延時間はますます大きくな
ってしまうという問題点が生じる。
バータ回路１００を構成するＰ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタとは、通常、同程度の駆動力で
設計されているため、伝達信号の電位が少なくとも電源
電位の半分の電位まで変化した段階で、ようやくインバ
ータ回路１００の出力信号は出力されることになる。従
って、容量２Ｐの値の増大化に伴い、インバータ回路１
００に入力される伝達信号の立上がり時間及び立下がり
時間がますます長くなってしまうことに起因して、レシ
ーバ回路５Ｐの出力信号の遅延時間はますます大きくな
ってしまうという問題点が生じる。
【０００９】上記問題点を解決するためには、立上がり
時間又は立下がり時間の増大を抑制すれば良いのである
が、現在の半導体回路装置の構成上、根本的な対策は講
じ難いと考えられる。
時間又は立下がり時間の増大を抑制すれば良いのである
が、現在の半導体回路装置の構成上、根本的な対策は講
じ難いと考えられる。
【００１０】一方、このような問題点の解決策の一つと
して、図４における駆動回路３Ｐの駆動力を大きくす
る、すなわち、インバータ回路４Ｐのトランジスタサイ
ズを大きくすることが考えられる。これによれば、伝達
信号の遅延時間を小さくすることはできるのであるが、
駆動回路３Ｐの消費電力が大きくなってしまうという新
たな問題点が発生してしまう。
して、図４における駆動回路３Ｐの駆動力を大きくす
る、すなわち、インバータ回路４Ｐのトランジスタサイ
ズを大きくすることが考えられる。これによれば、伝達
信号の遅延時間を小さくすることはできるのであるが、
駆動回路３Ｐの消費電力が大きくなってしまうという新
たな問題点が発生してしまう。
【００１１】他方、特開平９−１６１４８４号公報にお
いては、レシーバ回路の高速化という上記問題点を解決
するための先行技術が提案されている。当該先行技術で
は、伝達信号の立上がり時に機能する立上がり専用のカ
レントミラー型差動増幅回路と、伝達信号の立下がり時
に機能する立下がり専用のカレントミラー型差動増幅回
路とを別個に設けて両回路の出力を選択的に出力してい
る。
いては、レシーバ回路の高速化という上記問題点を解決
するための先行技術が提案されている。当該先行技術で
は、伝達信号の立上がり時に機能する立上がり専用のカ
レントミラー型差動増幅回路と、伝達信号の立下がり時
に機能する立下がり専用のカレントミラー型差動増幅回
路とを別個に設けて両回路の出力を選択的に出力してい
る。
【００１２】しかしながら、当該先行技術において提案
される上記立上がり専用及び立下がり専用の差動増幅回
路は、共に、伝達信号と基準電圧信号とを、その入力信
号としており、基準電圧信号は一定レベルに設定されて
いる。ここで、例えば、伝達信号の立上がり時に対して
高速動作を実現するために、基準電圧信号のレベルを設
定すれば、立下がり時における高速動作は達成されない
構成になってしまう。逆に、入力信号の立下がり時の動
作の高速化を図った場合には、立上がり時における高速
動作を妨げるものである。従って、同文献では、伝達信
号の立上がり時及び立下がり時のいずれの場合において
も十分な動作速度を得るために、基準電圧信号の値を、
高電位電源と低電位電源の中間の電圧値に設定してい
る。つまり、当該先行技術は、図４のレシーバ回路５Ｐ
と実質的に同様の動作を行うこととなり、上記問題点の
有効な解決策とはなり得ないものと言わざるを得ない。
される上記立上がり専用及び立下がり専用の差動増幅回
路は、共に、伝達信号と基準電圧信号とを、その入力信
号としており、基準電圧信号は一定レベルに設定されて
いる。ここで、例えば、伝達信号の立上がり時に対して
高速動作を実現するために、基準電圧信号のレベルを設
定すれば、立下がり時における高速動作は達成されない
構成になってしまう。逆に、入力信号の立下がり時の動
作の高速化を図った場合には、立上がり時における高速
動作を妨げるものである。従って、同文献では、伝達信
号の立上がり時及び立下がり時のいずれの場合において
も十分な動作速度を得るために、基準電圧信号の値を、
高電位電源と低電位電源の中間の電圧値に設定してい
る。つまり、当該先行技術は、図４のレシーバ回路５Ｐ
と実質的に同様の動作を行うこととなり、上記問題点の
有効な解決策とはなり得ないものと言わざるを得ない。
【００１３】更に、当該先行技術に提案される回路で
は、伝達信号の立上がり後及び立下がり後の定常状態に
おいても、基準信号を入力とするＭＯＳトランジスタと
当該ＭＯＳトランジスタに接続されるカレントミラーを
構成するＭＯＳトランジスタと定電流源を成すＭＯＳト
ランジスタとから成るパスにＤＣ電流が流れてしまうた
め、低消費電力化という要請に適応できないという問題
点もある。
は、伝達信号の立上がり後及び立下がり後の定常状態に
おいても、基準信号を入力とするＭＯＳトランジスタと
当該ＭＯＳトランジスタに接続されるカレントミラーを
構成するＭＯＳトランジスタと定電流源を成すＭＯＳト
ランジスタとから成るパスにＤＣ電流が流れてしまうた
め、低消費電力化という要請に適応できないという問題
点もある。
【００１４】更に、上記問題点の他の解決策の一つとし
て、特開昭６３−２４６９２５号公報に提案される先行
技術がある。当該先行技術は、ＣＭＯＳインバータにお
いて、伝達信号の立上がり時と立下がり時とでそれぞれ
入力しきい値を設定することにより、立上がり遅延時
間、立下がり遅延時間を共に小さくでき、該インバータ
回路の高速化を実現しようとするものである。
て、特開昭６３−２４６９２５号公報に提案される先行
技術がある。当該先行技術は、ＣＭＯＳインバータにお
いて、伝達信号の立上がり時と立下がり時とでそれぞれ
入力しきい値を設定することにより、立上がり遅延時
間、立下がり遅延時間を共に小さくでき、該インバータ
回路の高速化を実現しようとするものである。
【００１５】しかしながら、当該先行技術におけるイン
バータ回路の動作を詳しく考察してみると、例えば、伝
達信号が「Ｌ」レベルから「Ｈ」レベルへ遷移する途中
において、該回路の入力しきい値電圧を越えた付近のレ
ベルでは、伝達信号がそのゲート電極に接続され、その
ソース電極が高電位側の電源に接続されたＰＭＯＳトラ
ンジスタはＯＮ状態にあるので、接地電位との間に貫通
電流が流れてしまう。そのため、かかる貫通電流が出力
信号の「Ｌ」レベルへの遷移を妨げており、当該先行技
術に係る回路は、従来のインバータ回路と比較して十分
な高速化が図られるとは言い難いと考える。
バータ回路の動作を詳しく考察してみると、例えば、伝
達信号が「Ｌ」レベルから「Ｈ」レベルへ遷移する途中
において、該回路の入力しきい値電圧を越えた付近のレ
ベルでは、伝達信号がそのゲート電極に接続され、その
ソース電極が高電位側の電源に接続されたＰＭＯＳトラ
ンジスタはＯＮ状態にあるので、接地電位との間に貫通
電流が流れてしまう。そのため、かかる貫通電流が出力
信号の「Ｌ」レベルへの遷移を妨げており、当該先行技
術に係る回路は、従来のインバータ回路と比較して十分
な高速化が図られるとは言い難いと考える。
【００１６】本発明は、上述の問題点を克服するために
なされたものであり、伝達信号の信号変化に対する出力
信号の遅延時間をできる限り小さくして、より一層の高
速動作を可能としうる半導体回路装置及びレシーバ回路
を提供することを、その第１目的とする。
なされたものであり、伝達信号の信号変化に対する出力
信号の遅延時間をできる限り小さくして、より一層の高
速動作を可能としうる半導体回路装置及びレシーバ回路
を提供することを、その第１目的とする。
【００１７】更に、本発明は、上記第１の目的の実現と
同時に、従来の半導体回路装置及びレシーバ回路と比較
して、低消費電力化を実現できる半導体回路装置及びレ
シーバ回路を提供することを、その第２の目的とする。
同時に、従来の半導体回路装置及びレシーバ回路と比較
して、低消費電力化を実現できる半導体回路装置及びレ
シーバ回路を提供することを、その第２の目的とする。
【００１８】
【課題を解決するための手段】（１）請求項１記載の発
明に係る半導体回路装置は、第１信号を生成する駆動回
路と、前記第１信号を伝達する第１信号線と、前記第１
信号線に接続され、前記第１信号を所定の時間だけ遅延
させて、第２信号として出力する遅延回路と、前記第２
信号を伝達する第２信号線と、前記第１及び第２信号線
をその入力信号線とする差動増幅回路とを備え、前記所
定の時間は、前記第１信号が低電源電位から所定の第１
しきい値電圧だけ高電位に変化するまでに要する時間よ
りも長く、前記第１しきい値電圧は、前記低電源電位と
高電源電位との中間電位よりも小さく、前記第１及び第
２信号が共に前記低電源電位のときには、前記差動増幅
回路は前記低電源電位の出力信号を出力し、前記第１信
号が前記低電源電位から前記所定の第１しきい値電圧だ
け前記高電位に到達するときに応じて、前記差動増幅回
路は前記出力信号のレベルを前記低電源電位から前記高
電源電位へと変更し、前記第１及び第２信号が共に前記
高電源電位にあるときには、前記差動増幅回路は前記高
電源電位の前記出力信号を出力し続けることを特徴とす
る。
明に係る半導体回路装置は、第１信号を生成する駆動回
路と、前記第１信号を伝達する第１信号線と、前記第１
信号線に接続され、前記第１信号を所定の時間だけ遅延
させて、第２信号として出力する遅延回路と、前記第２
信号を伝達する第２信号線と、前記第１及び第２信号線
をその入力信号線とする差動増幅回路とを備え、前記所
定の時間は、前記第１信号が低電源電位から所定の第１
しきい値電圧だけ高電位に変化するまでに要する時間よ
りも長く、前記第１しきい値電圧は、前記低電源電位と
高電源電位との中間電位よりも小さく、前記第１及び第
２信号が共に前記低電源電位のときには、前記差動増幅
回路は前記低電源電位の出力信号を出力し、前記第１信
号が前記低電源電位から前記所定の第１しきい値電圧だ
け前記高電位に到達するときに応じて、前記差動増幅回
路は前記出力信号のレベルを前記低電源電位から前記高
電源電位へと変更し、前記第１及び第２信号が共に前記
高電源電位にあるときには、前記差動増幅回路は前記高
電源電位の前記出力信号を出力し続けることを特徴とす
る。
【００１９】（２）請求項２記載の発明に係る半導体回
路装置は、請求項１記載の半導体回路装置であって、前
記所定の時間は、前記第１信号が前記高電源電位より所
定の第２しきい値電圧だけ変化するのに要する時間より
も長く、前記第２しきい値電圧は、前記中間電位よりも
小さく、前記第１信号が前記高電源電位より前記所定の
第２しきい値電圧だけ下降したときに応じて、前記差動
増幅回路は前記出力信号のレベルを前記高電源電位から
前記低電源電位へと変更することを特徴とする。
路装置は、請求項１記載の半導体回路装置であって、前
記所定の時間は、前記第１信号が前記高電源電位より所
定の第２しきい値電圧だけ変化するのに要する時間より
も長く、前記第２しきい値電圧は、前記中間電位よりも
小さく、前記第１信号が前記高電源電位より前記所定の
第２しきい値電圧だけ下降したときに応じて、前記差動
増幅回路は前記出力信号のレベルを前記高電源電位から
前記低電源電位へと変更することを特徴とする。
【００２０】（３）請求項３記載の発明に係る半導体回
路装置は、請求項１又は請求項２記載の半導体回路装置
であって、前記第２信号のレベル変化は前記第１信号の
レベル変化の完了と同時又はそれよりも以降に完了する
ことを特徴とする。
路装置は、請求項１又は請求項２記載の半導体回路装置
であって、前記第２信号のレベル変化は前記第１信号の
レベル変化の完了と同時又はそれよりも以降に完了する
ことを特徴とする。
【００２１】（４）請求項４記載の発明に係る半導体回
路装置は、請求項１〜３のいずれかに記載の半導体回路
装置であって、前記第１及び第２信号が共に前記高電源
電位、又は前記低電源電位にあるときには、前記差動増
幅回路にはＤＣ電流が流れないことを特徴とする。
路装置は、請求項１〜３のいずれかに記載の半導体回路
装置であって、前記第１及び第２信号が共に前記高電源
電位、又は前記低電源電位にあるときには、前記差動増
幅回路にはＤＣ電流が流れないことを特徴とする。
【００２２】（５）請求項５記載の発明に係る半導体回
路装置は、請求項４記載の半導体回路装置であって、前
記遅延回路は、前記第１信号を第１遅延時間だけ遅延す
る第１遅延回路と、前記第１遅延回路が出力する第１遅
延信号を、更に第２遅延時間だけ遅延して第２遅延信号
として出力する第２遅延回路とを備え、前記所定の時間
とは、前記第１遅延時間と前記第２遅延時間との和より
成り、前記差動増幅回路は、前記第１信号と前記第２遅
延信号とをその入力とし、前記低電源電位を有する低電
位電源に接続された低電位側端子と、前記第１遅延信号
を入力する高電位側端子とを有する第１カレントミラー
型差動増幅回路と、前記第１信号と前記第２遅延信号と
をその入力とし、前記高電源電位を有する高電位電源に
接続された高電位側端子と、前記第１遅延信号を入力す
る低電位側端子とを有する第２カレントミラー型差動増
幅回路とを備え、前記差動増幅回路は、前記第１カレン
トミラー型差動増幅回路の出力信号のレベル変化に応じ
て前記低電源電位から前記高電源電位へと立ち上がる前
記出力信号を出力し、前記差動増幅回路は、前記第２カ
レントミラー型差動増幅回路の出力信号のレベル変化に
応じて前記高電源電位から前記低電源電位へと立ち下が
る前記出力信号を出力することを特徴とする。
路装置は、請求項４記載の半導体回路装置であって、前
記遅延回路は、前記第１信号を第１遅延時間だけ遅延す
る第１遅延回路と、前記第１遅延回路が出力する第１遅
延信号を、更に第２遅延時間だけ遅延して第２遅延信号
として出力する第２遅延回路とを備え、前記所定の時間
とは、前記第１遅延時間と前記第２遅延時間との和より
成り、前記差動増幅回路は、前記第１信号と前記第２遅
延信号とをその入力とし、前記低電源電位を有する低電
位電源に接続された低電位側端子と、前記第１遅延信号
を入力する高電位側端子とを有する第１カレントミラー
型差動増幅回路と、前記第１信号と前記第２遅延信号と
をその入力とし、前記高電源電位を有する高電位電源に
接続された高電位側端子と、前記第１遅延信号を入力す
る低電位側端子とを有する第２カレントミラー型差動増
幅回路とを備え、前記差動増幅回路は、前記第１カレン
トミラー型差動増幅回路の出力信号のレベル変化に応じ
て前記低電源電位から前記高電源電位へと立ち上がる前
記出力信号を出力し、前記差動増幅回路は、前記第２カ
レントミラー型差動増幅回路の出力信号のレベル変化に
応じて前記高電源電位から前記低電源電位へと立ち下が
る前記出力信号を出力することを特徴とする。
【００２３】（６）請求項６記載の発明に係る半導体回
路装置は、請求項５記載の半導体回路装置であって、前
記遅延回路は、複数のインバータ回路の直列回路として
構成されることを特徴とする。
路装置は、請求項５記載の半導体回路装置であって、前
記遅延回路は、複数のインバータ回路の直列回路として
構成されることを特徴とする。
【００２４】（７）請求項７記載の発明に係るレシーバ
回路は、配線によって伝達される伝達信号と、前記伝達
信号の遅延信号とを、その入力信号とする差動増幅回路
を備えることを特徴とする。
回路は、配線によって伝達される伝達信号と、前記伝達
信号の遅延信号とを、その入力信号とする差動増幅回路
を備えることを特徴とする。
【００２５】（８）請求項８記載の発明に係るレシーバ
回路は、請求項７記載のレシーバ回路であって、前記遅
延信号は、前記伝達信号に対して第１遅延時間だけ遅延
した第１遅延信号と、前記伝達信号に対して前記第１遅
延時間よりも大きな第２遅延時間だけ遅延した第２遅延
信号とを備え、前記差動増幅回路は、前記伝達信号と前
記第２遅延信号とをその入力とし、低電位電源に接続さ
れた低電位側端子と、前記第１遅延信号を入力する高電
位側端子とを有する第１カレントミラー型差動増幅回路
と、前記伝達信号と前記第２遅延信号とをその入力と
し、高電位電源に接続された高電位側端子と、前記第１
遅延信号を入力する低電位側端子とを有する第２カレン
トミラー型差動増幅回路とを備え、前記差動増幅回路
は、前記第１カレントミラー型差動増幅回路の出力信号
のレベル変化に応じて前記低電源電位から前記高電源電
位へと立ち上がる前記出力信号を出力し、前記差動増幅
回路は、前記第２カレントミラー型差動増幅回路の出力
信号のレベル変化に応じて前記高電源電位から前記低電
源電位へと立ち下がる前記出力信号を出力することを特
徴とする。
回路は、請求項７記載のレシーバ回路であって、前記遅
延信号は、前記伝達信号に対して第１遅延時間だけ遅延
した第１遅延信号と、前記伝達信号に対して前記第１遅
延時間よりも大きな第２遅延時間だけ遅延した第２遅延
信号とを備え、前記差動増幅回路は、前記伝達信号と前
記第２遅延信号とをその入力とし、低電位電源に接続さ
れた低電位側端子と、前記第１遅延信号を入力する高電
位側端子とを有する第１カレントミラー型差動増幅回路
と、前記伝達信号と前記第２遅延信号とをその入力と
し、高電位電源に接続された高電位側端子と、前記第１
遅延信号を入力する低電位側端子とを有する第２カレン
トミラー型差動増幅回路とを備え、前記差動増幅回路
は、前記第１カレントミラー型差動増幅回路の出力信号
のレベル変化に応じて前記低電源電位から前記高電源電
位へと立ち上がる前記出力信号を出力し、前記差動増幅
回路は、前記第２カレントミラー型差動増幅回路の出力
信号のレベル変化に応じて前記高電源電位から前記低電
源電位へと立ち下がる前記出力信号を出力することを特
徴とする。
【００２６】（９）請求項９記載の発明に係るレシーバ
回路は、第１信号を遅延させた第２信号を生成する遅延
回路と、前記第１信号と前記第２信号とをその入力信号
とする差動増幅回路とを備え、前記第１及び第２信号が
共に低電源電位のときには、前記差動増幅回路は前記低
電源電位の出力信号を出力し、前記第１及び第２信号が
共に高電源電位のときには、前記差動増幅回路は前記高
電源電位の出力信号を出力し、前記第１信号が前記第２
信号よりも高電位のときには、前記差動増幅回路は前記
高電源電位の出力信号を出力し、前記第１信号が前記第
２信号よりも低電位のときには、前記差動増幅回路は前
記低電源電位の出力信号を出力することを特徴とする。
回路は、第１信号を遅延させた第２信号を生成する遅延
回路と、前記第１信号と前記第２信号とをその入力信号
とする差動増幅回路とを備え、前記第１及び第２信号が
共に低電源電位のときには、前記差動増幅回路は前記低
電源電位の出力信号を出力し、前記第１及び第２信号が
共に高電源電位のときには、前記差動増幅回路は前記高
電源電位の出力信号を出力し、前記第１信号が前記第２
信号よりも高電位のときには、前記差動増幅回路は前記
高電源電位の出力信号を出力し、前記第１信号が前記第
２信号よりも低電位のときには、前記差動増幅回路は前
記低電源電位の出力信号を出力することを特徴とする。
【００２７】
【発明の実施の形態】図１は、本発明に係る半導体回路
装置の構成を示すブロック図である。本装置は、大別し
て、駆動回路系とレシーバ回路５とより成る。これらの
内で、前者は、伝達信号（ないしは第１信号）Ｖ１を生
成し、出力する駆動回路３と、伝達信号Ｖ１を伝達して
当該伝達信号Ｖ１をレシーバ回路５に入力する伝達信号
線（ないしは第１信号線）１とより構成される。そし
て、駆動回路３はインバータ回路より構成されており、
伝達信号線１は寄生容量等の容量２を有する１本の配線
であり、これらの点は図４の場合と異ならない。
装置の構成を示すブロック図である。本装置は、大別し
て、駆動回路系とレシーバ回路５とより成る。これらの
内で、前者は、伝達信号（ないしは第１信号）Ｖ１を生
成し、出力する駆動回路３と、伝達信号Ｖ１を伝達して
当該伝達信号Ｖ１をレシーバ回路５に入力する伝達信号
線（ないしは第１信号線）１とより構成される。そし
て、駆動回路３はインバータ回路より構成されており、
伝達信号線１は寄生容量等の容量２を有する１本の配線
であり、これらの点は図４の場合と異ならない。
【００２８】一方、本装置の中核たるレシーバ回路５
は、受信した伝達信号Ｖ１をそのまま後述の差動増幅回
路２０へ伝達し、入力する伝達信号線１と、伝達信号Ｖ
１を所定の時間だけ遅延して、遅延後の遅延信号Ｖ１０
等を差動増幅回路２０に入力する経路と、伝達信号Ｖ１
と上記遅延信号Ｖ１０等とをその入力とする差動増幅回
路２０と、差動増幅回路２０の出力信号Ｖ６を外部へ出
力する出力信号線６とより構成される。これらの要素の
内で、前述の遅延経路は、図１に示すように、遅延回路
７と第１及び第２遅延信号線９，１０とより成り、遅延
回路７は、先ず伝達信号Ｖ１を第１遅延時間だけ遅延し
て、それにより得られた第１遅延信号Ｖ９を第１遅延信
号線９上に出力すると共に、更に、遅延回路７は、伝達
信号Ｖ１を第２遅延時間だけ遅延して、これにより得ら
れた第２遅延信号Ｖ１０を第２遅延信号線１０上に出力
する。この場合、第２遅延時間（＞第１遅延時間）が
「所定の時間」となる。又は、遅延回路７は、第１遅延
信号Ｖ９に対して更に第２遅延時間だけ遅延した上で、
それにより得られた信号を第２遅延信号Ｖ１０として出
力しても良い。このときには、（第１遅延時間）と（第
２遅延時間）との和が「所定の時間」となる。
は、受信した伝達信号Ｖ１をそのまま後述の差動増幅回
路２０へ伝達し、入力する伝達信号線１と、伝達信号Ｖ
１を所定の時間だけ遅延して、遅延後の遅延信号Ｖ１０
等を差動増幅回路２０に入力する経路と、伝達信号Ｖ１
と上記遅延信号Ｖ１０等とをその入力とする差動増幅回
路２０と、差動増幅回路２０の出力信号Ｖ６を外部へ出
力する出力信号線６とより構成される。これらの要素の
内で、前述の遅延経路は、図１に示すように、遅延回路
７と第１及び第２遅延信号線９，１０とより成り、遅延
回路７は、先ず伝達信号Ｖ１を第１遅延時間だけ遅延し
て、それにより得られた第１遅延信号Ｖ９を第１遅延信
号線９上に出力すると共に、更に、遅延回路７は、伝達
信号Ｖ１を第２遅延時間だけ遅延して、これにより得ら
れた第２遅延信号Ｖ１０を第２遅延信号線１０上に出力
する。この場合、第２遅延時間（＞第１遅延時間）が
「所定の時間」となる。又は、遅延回路７は、第１遅延
信号Ｖ９に対して更に第２遅延時間だけ遅延した上で、
それにより得られた信号を第２遅延信号Ｖ１０として出
力しても良い。このときには、（第１遅延時間）と（第
２遅延時間）との和が「所定の時間」となる。
【００２９】差動増幅回路２０は、伝達信号Ｖ１と第２
遅延信号Ｖ１０とを受信して、次の機能を奏する。即
ち、（ａ）伝達信号Ｖ１と第２遅延信号Ｖ１０とが共に
低電源電位のときには、差動増幅回路２０は低電源電位
の出力信号を出力し、（ｂ）伝達信号Ｖ１が低電源電位
から、後述する所定の第１しきい値電圧（＜（中間電
位））だけ高電位に到達するときに応じて、差動増幅回
路２０は直ちに出力信号のレベルを低電源電位から高電
源電位へと変更する。更に、（ｃ）伝達信号Ｖ１及び第
２遅延信号Ｖ１０が共に前記高電源電位にあるときに
は、差動増幅回路２０は高電源電位の出力信号を出力し
続けるという機能を有する。加えて、（ｄ）伝達信号Ｖ
１が高電源電位より、後述する所定の第２しきい値電圧
（＜（中間電位））だけ下降したときに応じて、差動増
幅回路２０は直ちに出力信号のレベルを高電源電位から
低電源電位へと変更するという機能を有する。
遅延信号Ｖ１０とを受信して、次の機能を奏する。即
ち、（ａ）伝達信号Ｖ１と第２遅延信号Ｖ１０とが共に
低電源電位のときには、差動増幅回路２０は低電源電位
の出力信号を出力し、（ｂ）伝達信号Ｖ１が低電源電位
から、後述する所定の第１しきい値電圧（＜（中間電
位））だけ高電位に到達するときに応じて、差動増幅回
路２０は直ちに出力信号のレベルを低電源電位から高電
源電位へと変更する。更に、（ｃ）伝達信号Ｖ１及び第
２遅延信号Ｖ１０が共に前記高電源電位にあるときに
は、差動増幅回路２０は高電源電位の出力信号を出力し
続けるという機能を有する。加えて、（ｄ）伝達信号Ｖ
１が高電源電位より、後述する所定の第２しきい値電圧
（＜（中間電位））だけ下降したときに応じて、差動増
幅回路２０は直ちに出力信号のレベルを高電源電位から
低電源電位へと変更するという機能を有する。
【００３０】更に、差動増幅回路２０は、第１遅延信号
線９をその高電位側（電源電位側）端子とする（第１）
カレントミラー型差動増幅回路と、逆に上記第１遅延信
号線９をその低電位側（接地側）端子とする（第２）カ
レントミラー型差動増幅回路とから構成されても良い。
線９をその高電位側（電源電位側）端子とする（第１）
カレントミラー型差動増幅回路と、逆に上記第１遅延信
号線９をその低電位側（接地側）端子とする（第２）カ
レントミラー型差動増幅回路とから構成されても良い。
【００３１】このように、差動増幅回路２０を構成すれ
ば、両カレントミラー型差動増幅回路のそれぞれにおい
て、比較される一方の入力信号Ｖ１０は他方の入力信号
Ｖ１よりも遅延した状態にあり、入力信号Ｖ１が”Ｌ”
レベル（低電源電位）から”Ｈ”レベル（高電源電位）
に変化する時には、入力信号Ｖ１０は依然として”Ｌ”
レベルにある。逆に、入力信号Ｖ１が立ち下がるときに
は、入力信号Ｖ１０は依然として”Ｈ”レベルにある。
従って、入力信号Ｖ１の立上がり及び立下がりのタイミ
ングに応じて、入力信号Ｖ１が”Ｈ”レベルと”Ｌ”レ
ベルの中間電位に達する前に、直ちに出力信号Ｖ６がレ
ベル変化を起こすことになり、又、入力信号Ｖ１が”
Ｈ”レベル又は”Ｌ”レベルにある時には、差動増幅回
路２０内にＤＣ電流の流れるパスが生じないので、ＤＣ
電流が全く流れなくなり、差動増幅回路２０の内部で低
消費電力化を図ることも可能となる。
ば、両カレントミラー型差動増幅回路のそれぞれにおい
て、比較される一方の入力信号Ｖ１０は他方の入力信号
Ｖ１よりも遅延した状態にあり、入力信号Ｖ１が”Ｌ”
レベル（低電源電位）から”Ｈ”レベル（高電源電位）
に変化する時には、入力信号Ｖ１０は依然として”Ｌ”
レベルにある。逆に、入力信号Ｖ１が立ち下がるときに
は、入力信号Ｖ１０は依然として”Ｈ”レベルにある。
従って、入力信号Ｖ１の立上がり及び立下がりのタイミ
ングに応じて、入力信号Ｖ１が”Ｈ”レベルと”Ｌ”レ
ベルの中間電位に達する前に、直ちに出力信号Ｖ６がレ
ベル変化を起こすことになり、又、入力信号Ｖ１が”
Ｈ”レベル又は”Ｌ”レベルにある時には、差動増幅回
路２０内にＤＣ電流の流れるパスが生じないので、ＤＣ
電流が全く流れなくなり、差動増幅回路２０の内部で低
消費電力化を図ることも可能となる。
【００３２】以下、図１のレシーバ回路５の具体的な構
成を実施の形態１として説明する。
成を実施の形態１として説明する。
【００３３】（実施の形態１）図２は、この実施の形態
１に係るレシーバ回路の構成図である。なお、図２にお
いて、図１と同一の要素には、同一の符号を付してい
る。
１に係るレシーバ回路の構成図である。なお、図２にお
いて、図１と同一の要素には、同一の符号を付してい
る。
【００３４】図２において、各参照符号は次のものを示
す。即ち、１は伝達信号Ｖ１を伝達する伝達信号線、２
は伝達信号線１に付加された、接地電位との間の配線寄
生容量等の容量、３は伝達信号Ｖ１を生成し、出力する
駆動回路、４は駆動回路３を構成するインバータ回路、
５は伝達信号Ｖ１を受けるレシーバ回路、６はレシーバ
回路５の出力信号Ｖ６を出力する出力信号線である。更
に、７は伝達信号Ｖ１を入力信号とする遅延回路、８
Ａ，８Ｂは遅延回路７を構成する第１及び第２インバー
タ回路、９は第１インバータ回路８Ａから出力される、
第１遅延信号であるソース信号Ｖ９を伝達する第１遅延
信号線、１０は第２インバータ回路８Ｂから出力される
第２遅延信号（ないしは第２信号）Ｖ１０を伝達する第
２遅延信号線（ないしは第２信号線）である。更に、１
１は伝達信号Ｖ１と第２遅延信号Ｖ１０（以下、単に
「遅延信号Ｖ１０」とも称す）をその入力信号とし、そ
の接地端子がソース信号線９に接続された第２カレント
ミラー型差動増幅回路（以下、単に「第２差動増幅回
路」とも称す）、１２Ｌ，１２Ｒはそれぞれ伝達信号線
１、第２遅延信号線１０がそのゲートに接続された第
１，第２Ｐ型ＭＯＳトランジスタ、２２Ｌ，２２Ｒはそ
れぞれ第１，第２Ｐ型ＭＯＳトランジスタ１２Ｌ，１２
Ｒと接続される第３，第４Ｎ型ＭＯＳトランジスタ、２
１は、そのゲートが低電源電位たる接地端に接続され、
且つ、そのソースが高電源電位Ｖｄｄを有する高電位電
源に接続された、定電流源を成す第５Ｐ型ＭＯＳトラン
ジスタ、１３は第２差動増幅回路１１の第２出力信号Ｖ
１３を出力する出力信号線である。更に、１４は、伝達
信号Ｖ１と第２遅延信号Ｖ１０をその入力信号とし、そ
の電源端子がソース信号線９に接続された第１カレント
ミラー型差動増幅回路（以下、単に「第１差動増幅回
路」とも称す）、１５Ｌ，１５Ｒはそれぞれ伝達信号線
１、第２遅延信号線１０がそのゲートに接続された第
１，第２Ｎ型ＭＯＳトランジスタ、２５Ｌ，２５Ｒはそ
れぞれ第１，第２Ｎ型ＭＯＳトランジスタ１５Ｌ，１５
Ｒと接続される第３，第４Ｐ型ＭＯＳトランジスタ、２
４は、そのゲートに高電源電位Ｖｄｄを有する高電位電
源が接続され、そのソースに低電源電位（接地）端が接
続されて、定電流源を成す第５Ｎ型ＭＯＳトランジス
タ、１６は第１差動増幅回路１４の第１出力信号Ｖ１６
を出力する出力信号線である。更に、１７は遅延信号Ｖ
１０（これを「第３出力信号」とも称す）、第２出力信
号Ｖ１３、第１出力信号Ｖ１６をその入力信号とし、出
力信号Ｖ６を出力するＯＲ−ＮＡＮＤ複合ゲート回路
（論理回路）である。
す。即ち、１は伝達信号Ｖ１を伝達する伝達信号線、２
は伝達信号線１に付加された、接地電位との間の配線寄
生容量等の容量、３は伝達信号Ｖ１を生成し、出力する
駆動回路、４は駆動回路３を構成するインバータ回路、
５は伝達信号Ｖ１を受けるレシーバ回路、６はレシーバ
回路５の出力信号Ｖ６を出力する出力信号線である。更
に、７は伝達信号Ｖ１を入力信号とする遅延回路、８
Ａ，８Ｂは遅延回路７を構成する第１及び第２インバー
タ回路、９は第１インバータ回路８Ａから出力される、
第１遅延信号であるソース信号Ｖ９を伝達する第１遅延
信号線、１０は第２インバータ回路８Ｂから出力される
第２遅延信号（ないしは第２信号）Ｖ１０を伝達する第
２遅延信号線（ないしは第２信号線）である。更に、１
１は伝達信号Ｖ１と第２遅延信号Ｖ１０（以下、単に
「遅延信号Ｖ１０」とも称す）をその入力信号とし、そ
の接地端子がソース信号線９に接続された第２カレント
ミラー型差動増幅回路（以下、単に「第２差動増幅回
路」とも称す）、１２Ｌ，１２Ｒはそれぞれ伝達信号線
１、第２遅延信号線１０がそのゲートに接続された第
１，第２Ｐ型ＭＯＳトランジスタ、２２Ｌ，２２Ｒはそ
れぞれ第１，第２Ｐ型ＭＯＳトランジスタ１２Ｌ，１２
Ｒと接続される第３，第４Ｎ型ＭＯＳトランジスタ、２
１は、そのゲートが低電源電位たる接地端に接続され、
且つ、そのソースが高電源電位Ｖｄｄを有する高電位電
源に接続された、定電流源を成す第５Ｐ型ＭＯＳトラン
ジスタ、１３は第２差動増幅回路１１の第２出力信号Ｖ
１３を出力する出力信号線である。更に、１４は、伝達
信号Ｖ１と第２遅延信号Ｖ１０をその入力信号とし、そ
の電源端子がソース信号線９に接続された第１カレント
ミラー型差動増幅回路（以下、単に「第１差動増幅回
路」とも称す）、１５Ｌ，１５Ｒはそれぞれ伝達信号線
１、第２遅延信号線１０がそのゲートに接続された第
１，第２Ｎ型ＭＯＳトランジスタ、２５Ｌ，２５Ｒはそ
れぞれ第１，第２Ｎ型ＭＯＳトランジスタ１５Ｌ，１５
Ｒと接続される第３，第４Ｐ型ＭＯＳトランジスタ、２
４は、そのゲートに高電源電位Ｖｄｄを有する高電位電
源が接続され、そのソースに低電源電位（接地）端が接
続されて、定電流源を成す第５Ｎ型ＭＯＳトランジス
タ、１６は第１差動増幅回路１４の第１出力信号Ｖ１６
を出力する出力信号線である。更に、１７は遅延信号Ｖ
１０（これを「第３出力信号」とも称す）、第２出力信
号Ｖ１３、第１出力信号Ｖ１６をその入力信号とし、出
力信号Ｖ６を出力するＯＲ−ＮＡＮＤ複合ゲート回路
（論理回路）である。
【００３５】次に、本実施の形態１に係るレシーバ回路
５の動作を、図２及び図３を用いて説明する。なお、図
３（ａ）〜図３（ｆ）は、当該レシーバ回路５内の各信
号の動作波形図である。
５の動作を、図２及び図３を用いて説明する。なお、図
３（ａ）〜図３（ｆ）は、当該レシーバ回路５内の各信
号の動作波形図である。
【００３６】（ｉ）まず、図３に示す時刻ｔ０（初期状
態）において、伝達信号Ｖ１は”Ｌ”レベルにあるもの
とする。この時、図３（ｂ）及び図３（ｃ）に示すよう
に、ソース信号Ｖ９は”Ｈ”レベル、遅延信号Ｖ１０
は”Ｌ”レベルにあり、第１，第２Ｐ型ＭＯＳトランジ
スタ１２Ｌ，１２Ｒはオン状態にある。しかし、ソース
信号Ｖ９が”Ｈ”レベルにあるので、２つの入力信号Ｖ
１，Ｖ１０が共に”Ｌ”レベルにあっても、第２差動増
幅回路１１は作動せず、従って、第２差動増幅回路１１
の第２出力信号Ｖ１３は”Ｈ”レベルの状態にある。一
方、第１差動増幅回路１４の入力信号である伝達信号Ｖ
１及び遅延信号Ｖ１０は共に”Ｌ”レベルにあるため、
当該回路１４の第１，第２Ｎ型ＭＯＳトランジスタ１５
Ｌ，１５Ｒは共にＯＦＦ状態にあり、更にソース信号Ｖ
９は”Ｈ”レベルにあるので、第１差動増幅回路１４の
第１出力信号Ｖ１６は”Ｈ”レベルの状態にある。従っ
て、レシーバ回路５の出力信号Ｖ６は、図３（ｆ）に示
すように、”Ｌ”レベルの状態に保持されている。即
ち、入力信号Ｖ１とその遅延信号Ｖ１０とが共に”Ｌ”
レベルにあるときは、出力信号Ｖ６は”Ｌ”レベルの状
態にある。加えて、この時、レシーバ回路５内には、Ｄ
Ｃ電流が流れるパスが形成されないので、ＤＣ電流が流
れることは全くない。
態）において、伝達信号Ｖ１は”Ｌ”レベルにあるもの
とする。この時、図３（ｂ）及び図３（ｃ）に示すよう
に、ソース信号Ｖ９は”Ｈ”レベル、遅延信号Ｖ１０
は”Ｌ”レベルにあり、第１，第２Ｐ型ＭＯＳトランジ
スタ１２Ｌ，１２Ｒはオン状態にある。しかし、ソース
信号Ｖ９が”Ｈ”レベルにあるので、２つの入力信号Ｖ
１，Ｖ１０が共に”Ｌ”レベルにあっても、第２差動増
幅回路１１は作動せず、従って、第２差動増幅回路１１
の第２出力信号Ｖ１３は”Ｈ”レベルの状態にある。一
方、第１差動増幅回路１４の入力信号である伝達信号Ｖ
１及び遅延信号Ｖ１０は共に”Ｌ”レベルにあるため、
当該回路１４の第１，第２Ｎ型ＭＯＳトランジスタ１５
Ｌ，１５Ｒは共にＯＦＦ状態にあり、更にソース信号Ｖ
９は”Ｈ”レベルにあるので、第１差動増幅回路１４の
第１出力信号Ｖ１６は”Ｈ”レベルの状態にある。従っ
て、レシーバ回路５の出力信号Ｖ６は、図３（ｆ）に示
すように、”Ｌ”レベルの状態に保持されている。即
ち、入力信号Ｖ１とその遅延信号Ｖ１０とが共に”Ｌ”
レベルにあるときは、出力信号Ｖ６は”Ｌ”レベルの状
態にある。加えて、この時、レシーバ回路５内には、Ｄ
Ｃ電流が流れるパスが形成されないので、ＤＣ電流が流
れることは全くない。
【００３７】（ｉｉ）次に、上記初期状態にある伝達信
号Ｖ１が”Ｌ”レベルから”Ｈ”レベルに変化する場合
を考える。
号Ｖ１が”Ｌ”レベルから”Ｈ”レベルに変化する場合
を考える。
【００３８】図３（ａ）に示すように、伝達信号Ｖ１の
レベルが上昇して行き、時刻ｔ１において、伝達信号Ｖ
１が第１差動増幅回路１４の第１，第２Ｎ型ＭＯＳトラ
ンジスタ１５Ｌ，１５Ｒのしきい値電圧（第１しきい値
電圧）Ｖｔｎまで到達すると、第１Ｎ型ＭＯＳトランジ
スタ１５ＬがＯＮ状態になる。しかし、遅延信号Ｖ１０
は依然として”Ｌ”レベルにあるので（図３（ｃ））、
第２Ｎ型ＭＯＳトランジスタ１５Ｒは依然としてＯＦＦ
状態にある。これにより、第１差動増幅回路１４のみが
動作して（この時、第２差動増幅回路１１は依然として
非動作状態にある）、図３（ｅ）に示すように、該回路
１４の出力信号Ｖ１６が”Ｌ”レベルに変化する。この
レベル変化に応じて、複合ゲート回路１７の出力信号、
即ち、レシーバ回路５の出力信号Ｖ６が、”Ｌ”レベル
から”Ｈ”レベルに変化する。なお、第１しきい値電圧
Ｖｔｎは、レシーバ回路５の高電位電源のレベルＶｄｄ
の半分（Ｖｄｄ／２）未満に設定されている。
レベルが上昇して行き、時刻ｔ１において、伝達信号Ｖ
１が第１差動増幅回路１４の第１，第２Ｎ型ＭＯＳトラ
ンジスタ１５Ｌ，１５Ｒのしきい値電圧（第１しきい値
電圧）Ｖｔｎまで到達すると、第１Ｎ型ＭＯＳトランジ
スタ１５ＬがＯＮ状態になる。しかし、遅延信号Ｖ１０
は依然として”Ｌ”レベルにあるので（図３（ｃ））、
第２Ｎ型ＭＯＳトランジスタ１５Ｒは依然としてＯＦＦ
状態にある。これにより、第１差動増幅回路１４のみが
動作して（この時、第２差動増幅回路１１は依然として
非動作状態にある）、図３（ｅ）に示すように、該回路
１４の出力信号Ｖ１６が”Ｌ”レベルに変化する。この
レベル変化に応じて、複合ゲート回路１７の出力信号、
即ち、レシーバ回路５の出力信号Ｖ６が、”Ｌ”レベル
から”Ｈ”レベルに変化する。なお、第１しきい値電圧
Ｖｔｎは、レシーバ回路５の高電位電源のレベルＶｄｄ
の半分（Ｖｄｄ／２）未満に設定されている。
【００３９】このように、伝達信号Ｖ１の立上がり時に
は、第１，第２差動増幅回路１４，１１中、第１差動増
幅回路１４のみが出力信号Ｖ６の立上がり用に用いられ
ており、しかも、第１差動増幅回路１４は、伝達信号Ｖ
１の立上がり開始後、伝達信号Ｖ１がＶｄｄ／２の電位
に達するよりも十分に前に動作を開始して、出力信号Ｖ
６を”Ｈ”レベルに立ち上げるのに寄与する。
は、第１，第２差動増幅回路１４，１１中、第１差動増
幅回路１４のみが出力信号Ｖ６の立上がり用に用いられ
ており、しかも、第１差動増幅回路１４は、伝達信号Ｖ
１の立上がり開始後、伝達信号Ｖ１がＶｄｄ／２の電位
に達するよりも十分に前に動作を開始して、出力信号Ｖ
６を”Ｈ”レベルに立ち上げるのに寄与する。
【００４０】（ｉｉｉ）伝達信号Ｖ１のレベルがさらに
上昇して、中間電位Ｖｄｄ／２に達すると、その後、第
１インバータ回路８Ａはその動作を開始し、ソース信号
Ｖ９は”Ｈ”レベルから”Ｌ”レベルに向けての立下が
りを開始する。その立下がり開始後、図３（ａ）及び図
３（ｂ）に示すように、遅延時間Δｔ１だけ更に遅れ
た、時刻ｔ２において、ソース信号Ｖ９のレベルが電源
電位Ｖｄｄの半分にあたる中間電位にまで下降する。し
かし、この時点では、遅延信号Ｖ１０は依然として”
Ｌ”レベルにある。このように、ソース信号Ｖ９のレベ
ルが”Ｌ”レベルに向けて変化することにより、第１差
動増幅回路１４は動作しなくなるが、第１Ｎ型ＭＯＳト
ランジスタ１５ＬはＯＮ状態にあるので、当該回路１４
の第１出力信号Ｖ１６は”Ｌ”レベルのままに保持され
ている。
上昇して、中間電位Ｖｄｄ／２に達すると、その後、第
１インバータ回路８Ａはその動作を開始し、ソース信号
Ｖ９は”Ｈ”レベルから”Ｌ”レベルに向けての立下が
りを開始する。その立下がり開始後、図３（ａ）及び図
３（ｂ）に示すように、遅延時間Δｔ１だけ更に遅れ
た、時刻ｔ２において、ソース信号Ｖ９のレベルが電源
電位Ｖｄｄの半分にあたる中間電位にまで下降する。し
かし、この時点では、遅延信号Ｖ１０は依然として”
Ｌ”レベルにある。このように、ソース信号Ｖ９のレベ
ルが”Ｌ”レベルに向けて変化することにより、第１差
動増幅回路１４は動作しなくなるが、第１Ｎ型ＭＯＳト
ランジスタ１５ＬはＯＮ状態にあるので、当該回路１４
の第１出力信号Ｖ１６は”Ｌ”レベルのままに保持され
ている。
【００４１】一方、ソース信号Ｖ９のレベルが”Ｌ”レ
ベルに向けて変化することにより、第２差動増幅回路１
１は動作状態になる。この時、伝達信号Ｖ１は、”Ｌ”
レベルにある遅延信号Ｖ１０よりも高電位であるので、
当該回路１１の第２出力信号Ｖ１３は、図３（ｄ）に示
すように、時刻ｔ２において、”Ｈ”レベルから”Ｌ”
レベルへ変化する。また、この時、レシーバ回路５の出
力信号Ｖ６は”Ｈ”レベルのまま変化しない。
ベルに向けて変化することにより、第２差動増幅回路１
１は動作状態になる。この時、伝達信号Ｖ１は、”Ｌ”
レベルにある遅延信号Ｖ１０よりも高電位であるので、
当該回路１１の第２出力信号Ｖ１３は、図３（ｄ）に示
すように、時刻ｔ２において、”Ｈ”レベルから”Ｌ”
レベルへ変化する。また、この時、レシーバ回路５の出
力信号Ｖ６は”Ｈ”レベルのまま変化しない。
【００４２】以上のように、第１インバータ回路８Ａ
は、伝達信号Ｖ１の立上がり開始時刻より第１遅延時間
ｄｔ１だけ経過した時刻ｔ２において、中間電位にある
ソース信号Ｖ９を出力する。
は、伝達信号Ｖ１の立上がり開始時刻より第１遅延時間
ｄｔ１だけ経過した時刻ｔ２において、中間電位にある
ソース信号Ｖ９を出力する。
【００４３】更に、時刻ｔ２以後において、第２インバ
ータ回路８Ｂがその動作を開始し、遅延信号Ｖ１０の立
上がり動作が開始し、その立上がり開始より遅延時間Δ
ｔ２だけ遅れた時刻ｔ３において、遅延信号Ｖ１０は上
記中間電位に達する。即ち、第２インバータ回路８Ｂ
は、伝達信号Ｖ１の立上がり開始時刻から、第１遅延時
間ｄｔ１と第２遅延時間ｄｔ２の和で与えられる所定の
（遅延）時間だけ経過した時刻ｔ３において、中間電位
にある遅延信号Ｖ１０を出力する。この時、レシーバ回
路５の出力信号Ｖ６は”Ｈ”レベルのままであり、同信
号Ｖ６のレベルは変化しない。
ータ回路８Ｂがその動作を開始し、遅延信号Ｖ１０の立
上がり動作が開始し、その立上がり開始より遅延時間Δ
ｔ２だけ遅れた時刻ｔ３において、遅延信号Ｖ１０は上
記中間電位に達する。即ち、第２インバータ回路８Ｂ
は、伝達信号Ｖ１の立上がり開始時刻から、第１遅延時
間ｄｔ１と第２遅延時間ｄｔ２の和で与えられる所定の
（遅延）時間だけ経過した時刻ｔ３において、中間電位
にある遅延信号Ｖ１０を出力する。この時、レシーバ回
路５の出力信号Ｖ６は”Ｈ”レベルのままであり、同信
号Ｖ６のレベルは変化しない。
【００４４】その後、伝達信号Ｖ１及び遅延信号Ｖ１０
は更に上昇を続け、時刻ｔ４において伝達信号Ｖ１及び
遅延信号Ｖ１０は高電源電位Ｖｄｄに到達する。この
際、遅延信号Ｖ１０が”Ｈ”レベルに到達するときの時
刻が、伝達信号Ｖ１が”Ｈ”レベルに到達するときの時
刻ｔ４よりも早い場合には、第２差動増幅回路１１は逆
方向に差動入力されて、当該回路１１の第２出力信号Ｖ
１３が”Ｈ”レベルになってしまうので、かかる事態を
避けるべく、遅延信号Ｖ１０の”Ｈ”レベルへの変化が
完了する時刻は、伝達信号Ｖ１の”Ｈ”レベルへの変化
の完了の時刻ｔ４と同時又はそれ以降となるように、所
定の（遅延）時間（ｄｔ１＋ｄｔ２）は設定されてい
る。かかる設定は、遅延時間Δｔ２を遅延回路７により
調整することで実現される。具体的に言えば、図２にお
いては、遅延回路７は第１，第２インバータ回路８Ａ，
８Ｂにより構成されているが、さらに多くのインバータ
を直列に接続することにより遅延時間を増加したり、又
は、抵抗、容量等を用いることにより遅延時間を増加す
ることができる。
は更に上昇を続け、時刻ｔ４において伝達信号Ｖ１及び
遅延信号Ｖ１０は高電源電位Ｖｄｄに到達する。この
際、遅延信号Ｖ１０が”Ｈ”レベルに到達するときの時
刻が、伝達信号Ｖ１が”Ｈ”レベルに到達するときの時
刻ｔ４よりも早い場合には、第２差動増幅回路１１は逆
方向に差動入力されて、当該回路１１の第２出力信号Ｖ
１３が”Ｈ”レベルになってしまうので、かかる事態を
避けるべく、遅延信号Ｖ１０の”Ｈ”レベルへの変化が
完了する時刻は、伝達信号Ｖ１の”Ｈ”レベルへの変化
の完了の時刻ｔ４と同時又はそれ以降となるように、所
定の（遅延）時間（ｄｔ１＋ｄｔ２）は設定されてい
る。かかる設定は、遅延時間Δｔ２を遅延回路７により
調整することで実現される。具体的に言えば、図２にお
いては、遅延回路７は第１，第２インバータ回路８Ａ，
８Ｂにより構成されているが、さらに多くのインバータ
を直列に接続することにより遅延時間を増加したり、又
は、抵抗、容量等を用いることにより遅延時間を増加す
ることができる。
【００４５】以上の通り、レシーバ回路５の第１，第２
差動増幅回路１４，１１及び複合ゲート回路１７から成
る差動増幅回路は、伝達信号Ｖ１が遅延信号Ｖ１０より
も高電位の時に、電源電位Ｖｄｄの出力信号Ｖ６を出力
する。
差動増幅回路１４，１１及び複合ゲート回路１７から成
る差動増幅回路は、伝達信号Ｖ１が遅延信号Ｖ１０より
も高電位の時に、電源電位Ｖｄｄの出力信号Ｖ６を出力
する。
【００４６】（ｉｖ）図３（ａ）に示すように、時刻ｔ
５において伝達信号Ｖ１が”Ｈ”レベルに維持されてい
る間は、レシーバ回路５の出力信号Ｖ６は”Ｈ”レベル
のままである。即ち、伝達信号Ｖ１と遅延信号Ｖ１０が
共に”Ｈ”レベルにあるときは、第１，第２差動増幅回
路１４，１１、複合ゲート回路１７から成る差動増幅回
路は、”Ｈ”レベルの出力信号Ｖ６を出力し続ける。か
かる定常状態においては、第１，第２差動増幅回路１
４，１１は動作しておらず、レシーバ回路５の内部には
ＤＣ電流は全く流れない。
５において伝達信号Ｖ１が”Ｈ”レベルに維持されてい
る間は、レシーバ回路５の出力信号Ｖ６は”Ｈ”レベル
のままである。即ち、伝達信号Ｖ１と遅延信号Ｖ１０が
共に”Ｈ”レベルにあるときは、第１，第２差動増幅回
路１４，１１、複合ゲート回路１７から成る差動増幅回
路は、”Ｈ”レベルの出力信号Ｖ６を出力し続ける。か
かる定常状態においては、第１，第２差動増幅回路１
４，１１は動作しておらず、レシーバ回路５の内部には
ＤＣ電流は全く流れない。
【００４７】（ｖ）次に、伝達信号Ｖ１が”Ｈ”レベル
から”Ｌ”レベルに立ち下がる場合を考える。
から”Ｌ”レベルに立ち下がる場合を考える。
【００４８】今、伝達信号Ｖ１が、時刻ｔ５以降のある
時点より立下がり始め、時刻ｔ６において、電源電圧Ｖ
ｄｄよりＰ型ＭＯＳトランジスタ１２Ｌ，１２Ｒのしき
い値電圧（第２しきい値電圧）Ｖｔｐだけ低い電圧まで
下降すると、第１Ｐ型ＭＯＳトランジスタ１２ＬがＯＮ
状態になり（このとき、遅延信号Ｖ１０は”Ｈ”レベル
にあるので、第２Ｐ型ＭＯＳトランジスタ１２ＲはＯＦ
Ｆ状態である）、第２差動増幅回路１１のみが動作し、
図３（ｄ）に示すように、当該回路１１の第２出力信号
Ｖ１３が時刻ｔ６以降、”Ｈ”レベルに立ち上がるの
で、そのレベル変化に応じて、レシーバ回路５の出力信
号Ｖ６は、”Ｈ”レベルから”Ｌ”レベルに変化する。
この時、ソース信号Ｖ９は依然として”Ｌ”レベルにあ
り、第１差動増幅回路１４は非動作状態にある。
時点より立下がり始め、時刻ｔ６において、電源電圧Ｖ
ｄｄよりＰ型ＭＯＳトランジスタ１２Ｌ，１２Ｒのしき
い値電圧（第２しきい値電圧）Ｖｔｐだけ低い電圧まで
下降すると、第１Ｐ型ＭＯＳトランジスタ１２ＬがＯＮ
状態になり（このとき、遅延信号Ｖ１０は”Ｈ”レベル
にあるので、第２Ｐ型ＭＯＳトランジスタ１２ＲはＯＦ
Ｆ状態である）、第２差動増幅回路１１のみが動作し、
図３（ｄ）に示すように、当該回路１１の第２出力信号
Ｖ１３が時刻ｔ６以降、”Ｈ”レベルに立ち上がるの
で、そのレベル変化に応じて、レシーバ回路５の出力信
号Ｖ６は、”Ｈ”レベルから”Ｌ”レベルに変化する。
この時、ソース信号Ｖ９は依然として”Ｌ”レベルにあ
り、第１差動増幅回路１４は非動作状態にある。
【００４９】このように、伝達信号Ｖ１の立下がり時に
は、第１，第２差動増幅回路１４，１１中、第２差動増
幅回路１１のみが実質的に出力信号Ｖ６の立下がり用に
用いられており、出力信号Ｖ１３、従って、出力信号Ｖ
６は、伝達信号Ｖ１が電源電位Ｖｄｄよりもわずかに低
いレベル（Ｖｄｄ−Ｖｔｐ）に到達した時に応じて、立
ち下がる。
は、第１，第２差動増幅回路１４，１１中、第２差動増
幅回路１１のみが実質的に出力信号Ｖ６の立下がり用に
用いられており、出力信号Ｖ１３、従って、出力信号Ｖ
６は、伝達信号Ｖ１が電源電位Ｖｄｄよりもわずかに低
いレベル（Ｖｄｄ−Ｖｔｐ）に到達した時に応じて、立
ち下がる。
【００５０】（ｖｉ）次に、伝達信号Ｖ１がさらに下降
し続けて、伝達信号Ｖ１が中間電位Ｖｄｄ／２に達する
と、その後、第１インバータ回路８Ａは動作を開始し、
これにより、ソース信号Ｖ９の立上がりが開始する。こ
のソース信号Ｖ９のレベル変化に応じて、第２差動増幅
回路１１は非動作状態となるが、第１Ｐ型ＭＯＳトラン
ジスタ１２ＬはＯＮ状態にあり、且つ、第５Ｐ型ＭＯＳ
トランジスタ２１がＯＮ状態にあるので、当該回路１１
の第２出力信号Ｖ１３自体は”Ｈ”レベルの状態のまま
である。逆に、第１差動増幅回路１４は動作状態にな
り、伝達信号Ｖ１が遅延信号Ｖ１０よりも低電位である
ので、ソース信号Ｖ９の立上がり動作開始後、図３
（ｅ）に示すように、第１出力信号Ｖ１６は、”Ｌ”レ
ベルから”Ｈ”レベルへと、その変化を開始する。
し続けて、伝達信号Ｖ１が中間電位Ｖｄｄ／２に達する
と、その後、第１インバータ回路８Ａは動作を開始し、
これにより、ソース信号Ｖ９の立上がりが開始する。こ
のソース信号Ｖ９のレベル変化に応じて、第２差動増幅
回路１１は非動作状態となるが、第１Ｐ型ＭＯＳトラン
ジスタ１２ＬはＯＮ状態にあり、且つ、第５Ｐ型ＭＯＳ
トランジスタ２１がＯＮ状態にあるので、当該回路１１
の第２出力信号Ｖ１３自体は”Ｈ”レベルの状態のまま
である。逆に、第１差動増幅回路１４は動作状態にな
り、伝達信号Ｖ１が遅延信号Ｖ１０よりも低電位である
ので、ソース信号Ｖ９の立上がり動作開始後、図３
（ｅ）に示すように、第１出力信号Ｖ１６は、”Ｌ”レ
ベルから”Ｈ”レベルへと、その変化を開始する。
【００５１】その後、時刻ｔ７において、ソース信号Ｖ
９が中間電位Ｖｄｄ／２に到達する。即ち、第１インバ
ータ回路８Ａは、伝達信号Ｖ１の立下がり動作開始後、
第１遅延時間ｄｔ１だけ経過した時刻ｔ７において、中
間電位にあるソース信号Ｖ９を出力する。このソース信
号Ｖ９を受けて、時刻ｔ７以降のある時刻において、第
２インバータ回路８Ｂがその動作を開始し、遅延信号Ｖ
１０が、”Ｈ”レベルから”Ｌ”レベルへ向けて立下が
り始める。この時、第１差動増幅回路１４の第１出力信
号Ｖ１６は、電源電位Ｖｄｄにあるが、レシーバ回路５
の出力信号Ｖ６は”Ｌ”レベルのままであり、変化しな
い。
９が中間電位Ｖｄｄ／２に到達する。即ち、第１インバ
ータ回路８Ａは、伝達信号Ｖ１の立下がり動作開始後、
第１遅延時間ｄｔ１だけ経過した時刻ｔ７において、中
間電位にあるソース信号Ｖ９を出力する。このソース信
号Ｖ９を受けて、時刻ｔ７以降のある時刻において、第
２インバータ回路８Ｂがその動作を開始し、遅延信号Ｖ
１０が、”Ｈ”レベルから”Ｌ”レベルへ向けて立下が
り始める。この時、第１差動増幅回路１４の第１出力信
号Ｖ１６は、電源電位Ｖｄｄにあるが、レシーバ回路５
の出力信号Ｖ６は”Ｌ”レベルのままであり、変化しな
い。
【００５２】（ｖｉｉ）更に、伝達信号Ｖ１のレベルが
下降し続け、時刻ｔ８において、遅延信号Ｖ１０が中間
電位Ｖｄｄ／２に達する。即ち、第２インバータ回路８
Ｂは、伝達信号Ｖ１の立下がり開始から、第１遅延時間
ｄｔ１と第２遅延時間ｄｔ２との和である所定の（遅
延）時間だけ経過した時刻ｔ８において、中間電位にあ
る遅延信号Ｖ１０を出力する。なお、この時、レシーバ
回路５の出力信号Ｖ６は”Ｌ”レベルのままであり、同
信号Ｖ６のレベルは変化しない。
下降し続け、時刻ｔ８において、遅延信号Ｖ１０が中間
電位Ｖｄｄ／２に達する。即ち、第２インバータ回路８
Ｂは、伝達信号Ｖ１の立下がり開始から、第１遅延時間
ｄｔ１と第２遅延時間ｄｔ２との和である所定の（遅
延）時間だけ経過した時刻ｔ８において、中間電位にあ
る遅延信号Ｖ１０を出力する。なお、この時、レシーバ
回路５の出力信号Ｖ６は”Ｌ”レベルのままであり、同
信号Ｖ６のレベルは変化しない。
【００５３】また、伝達信号Ｖ１が”Ｌ”レベルから”
Ｈ”レベルへ変化する場合と同様の理由で、遅延信号Ｖ
１０の立下がり動作が完了する時刻は、伝達信号Ｖ１
が”Ｌ”レベルに到達するときの時刻ｔ９と同一又はそ
れ以降となるように、遅延時間（ｄｔ１＋ｄｔ２）は設
定されている。
Ｈ”レベルへ変化する場合と同様の理由で、遅延信号Ｖ
１０の立下がり動作が完了する時刻は、伝達信号Ｖ１
が”Ｌ”レベルに到達するときの時刻ｔ９と同一又はそ
れ以降となるように、遅延時間（ｄｔ１＋ｄｔ２）は設
定されている。
【００５４】以上のような構成を備える、本実施の形態
１に係るレシーバ回路５及び当該レシーバ回路５を有す
る半導体回路装置によれば、遅延信号Ｖ１０は伝達信号
Ｖ１よりも所定の時間だけ遅延した状態にあるため、伝
達信号Ｖ１のレベルが低電源電位から第１しきい値電圧
Ｖｔｎだけ高電位へ変化したときでも、遅延信号Ｖ１０
のレベルは依然として低電源電位にある。従って、伝達
信号Ｖ１及び遅延信号Ｖ１０をその入力信号とする第１
差動増幅回路１４は、伝達信号Ｖ１が低電源電位から中
間電位Ｖｄｄ／２にまで立ち上がる前に、伝達信号Ｖ１
が所定の第１しきい値電圧Ｖｔｎに到達した時点に応じ
て、”Ｌ”レベルへと立下がる第１出力信号Ｖ１６を出
力することができ、これにより、レシーバ回路５は伝達
信号Ｖ１が中間電位Ｖｄｄ／２に到達するよりも十分に
前に高電源電位Ｖｄｄの出力信号Ｖ６を出力することが
できる。
１に係るレシーバ回路５及び当該レシーバ回路５を有す
る半導体回路装置によれば、遅延信号Ｖ１０は伝達信号
Ｖ１よりも所定の時間だけ遅延した状態にあるため、伝
達信号Ｖ１のレベルが低電源電位から第１しきい値電圧
Ｖｔｎだけ高電位へ変化したときでも、遅延信号Ｖ１０
のレベルは依然として低電源電位にある。従って、伝達
信号Ｖ１及び遅延信号Ｖ１０をその入力信号とする第１
差動増幅回路１４は、伝達信号Ｖ１が低電源電位から中
間電位Ｖｄｄ／２にまで立ち上がる前に、伝達信号Ｖ１
が所定の第１しきい値電圧Ｖｔｎに到達した時点に応じ
て、”Ｌ”レベルへと立下がる第１出力信号Ｖ１６を出
力することができ、これにより、レシーバ回路５は伝達
信号Ｖ１が中間電位Ｖｄｄ／２に到達するよりも十分に
前に高電源電位Ｖｄｄの出力信号Ｖ６を出力することが
できる。
【００５５】また、伝達信号Ｖ１のレベルが高電源電位
Ｖｄｄから第２しきい値電圧Ｖｔｐだけ低電位へ変化し
たときでも、遅延信号Ｖ１０のレベルは依然として高電
源電位にある。従って、伝達信号Ｖ１及び遅延信号Ｖ１
０をその入力信号とする第２差動増幅回路１１は、伝達
信号Ｖ１が高電源電位Ｖｄｄから中間電位Ｖｄｄ／２に
まで立ち下がる前に、伝達信号Ｖ１が高電源電位Ｖｄｄ
から所定の第２しきい値電圧Ｖｔｐだけ小さな電位に到
達した時点に応じて、”Ｈ”レベルへと立ち上がる第２
出力信号Ｖ１３を出力することができ、これに応じて、
レシーバ回路５は、伝達信号Ｖ１が中間電位Ｖｄｄ／２
にまで到達するよりも十分に前の時点で、低電源電位の
出力信号Ｖ６を出力することができる。
Ｖｄｄから第２しきい値電圧Ｖｔｐだけ低電位へ変化し
たときでも、遅延信号Ｖ１０のレベルは依然として高電
源電位にある。従って、伝達信号Ｖ１及び遅延信号Ｖ１
０をその入力信号とする第２差動増幅回路１１は、伝達
信号Ｖ１が高電源電位Ｖｄｄから中間電位Ｖｄｄ／２に
まで立ち下がる前に、伝達信号Ｖ１が高電源電位Ｖｄｄ
から所定の第２しきい値電圧Ｖｔｐだけ小さな電位に到
達した時点に応じて、”Ｈ”レベルへと立ち上がる第２
出力信号Ｖ１３を出力することができ、これに応じて、
レシーバ回路５は、伝達信号Ｖ１が中間電位Ｖｄｄ／２
にまで到達するよりも十分に前の時点で、低電源電位の
出力信号Ｖ６を出力することができる。
【００５６】このように、伝達信号Ｖ１の立上がりに対
しては、第１差動増幅回路１４で以て出力信号Ｖ６の立
上がりを高速で実現し、他方、伝達信号Ｖ１の立下がり
に対しては、第２差動増幅回路１１で以て出力信号Ｖ６
の立下がりを高速で実現している。従って、様々な用途
に、本半導体回路装置を適用することができるという汎
用性を備えた半導体回路装置を実現できるという効果が
ある。
しては、第１差動増幅回路１４で以て出力信号Ｖ６の立
上がりを高速で実現し、他方、伝達信号Ｖ１の立下がり
に対しては、第２差動増幅回路１１で以て出力信号Ｖ６
の立下がりを高速で実現している。従って、様々な用途
に、本半導体回路装置を適用することができるという汎
用性を備えた半導体回路装置を実現できるという効果が
ある。
【００５７】更に、伝達信号Ｖ１又は遅延信号Ｖ１０に
第１又は第２しきい値電圧Ｖｔｎ，Ｖｔｎよりも小さい
ノイズが発生しても、第１及び第２差動増幅回路１４，
１１は誤動作しないという効果をも有する。従って、本
実施の形態１に係るレシーバ回路５は、従来の半導体回
路装置と比較して、上述のようにより一層の高速動作を
可能としつつ、耐ノイズ特性の良好な半導体回路装置を
実現することができる。
第１又は第２しきい値電圧Ｖｔｎ，Ｖｔｎよりも小さい
ノイズが発生しても、第１及び第２差動増幅回路１４，
１１は誤動作しないという効果をも有する。従って、本
実施の形態１に係るレシーバ回路５は、従来の半導体回
路装置と比較して、上述のようにより一層の高速動作を
可能としつつ、耐ノイズ特性の良好な半導体回路装置を
実現することができる。
【００５８】加えて、本実施の形態１に係るレシーバ回
路５及び当該回路５を備える半導体回路装置では、第
１，第２差動増幅回路１４，１１自身が伝達信号Ｖ１の
立上がり及び立下がり変化に高速に追従可能な出力信号
を出力するので、半導体回路装置の高速化を実現するた
めに、駆動回路３の駆動能力を従来の駆動回路と比較し
て大きくするという必要性が全くなくなり、従来通りの
駆動回路をそのまま用いることができる。更に、駆動回
路３の駆動能力を従来のそれよりも小さくすることも可
能となる。この点で、本実施の形態１に係るレシーバ回
路５を備える半導体回路装置は、従来の半導体回路装置
と比較して、低消費電力化を可能とする半導体回路装置
を実現することができる。
路５及び当該回路５を備える半導体回路装置では、第
１，第２差動増幅回路１４，１１自身が伝達信号Ｖ１の
立上がり及び立下がり変化に高速に追従可能な出力信号
を出力するので、半導体回路装置の高速化を実現するた
めに、駆動回路３の駆動能力を従来の駆動回路と比較し
て大きくするという必要性が全くなくなり、従来通りの
駆動回路をそのまま用いることができる。更に、駆動回
路３の駆動能力を従来のそれよりも小さくすることも可
能となる。この点で、本実施の形態１に係るレシーバ回
路５を備える半導体回路装置は、従来の半導体回路装置
と比較して、低消費電力化を可能とする半導体回路装置
を実現することができる。
【００５９】加えて、上述のように、伝達信号Ｖ１及び
遅延信号Ｖ１０が共に定常状態にある時には、第１及び
第２差動増幅回路１４，１１にはＤＣ電流が流れないた
め、かかる観点からも、従来の半導体回路装置よりも一
層の低消費電力化を達成することが可能な半導体回路装
置を得ることができる。
遅延信号Ｖ１０が共に定常状態にある時には、第１及び
第２差動増幅回路１４，１１にはＤＣ電流が流れないた
め、かかる観点からも、従来の半導体回路装置よりも一
層の低消費電力化を達成することが可能な半導体回路装
置を得ることができる。
【００６０】
【発明の効果】（１）請求項１に係る発明によれば、第
２信号は第１信号よりも所定の時間だけ遅延した状態に
あるため、第１信号のレベルが低電源電位から第１しき
い値電圧だけ高電位へ変化したときでも、第２信号のレ
ベルは依然として低電源電位にある。従って、上記第１
及び第２信号をその入力信号とする差動増幅回路は、第
１信号が低電源電位から中間電位にまで立ち上がる前
に、第１信号が所定の第１しきい値電圧に到達した時点
に応じて、高電源電位の出力信号を出力することができ
る。これにより、本発明では、従来の半導体回路装置よ
りも、より高速に低電源電位から高電源電位へと変化す
る出力信号を生成することがきるという効果が得られ
る。更に、第１又は第２信号に第１しきい値電圧よりも
小さいノイズが発生しても、上記差動増幅回路は誤動作
しないという効果をも有する。従って、本発明により、
従来の半導体回路装置と比較して、より一層の高速動作
を可能としつつ、耐ノイズ特性の良好な半導体回路装置
を得ることができる。
２信号は第１信号よりも所定の時間だけ遅延した状態に
あるため、第１信号のレベルが低電源電位から第１しき
い値電圧だけ高電位へ変化したときでも、第２信号のレ
ベルは依然として低電源電位にある。従って、上記第１
及び第２信号をその入力信号とする差動増幅回路は、第
１信号が低電源電位から中間電位にまで立ち上がる前
に、第１信号が所定の第１しきい値電圧に到達した時点
に応じて、高電源電位の出力信号を出力することができ
る。これにより、本発明では、従来の半導体回路装置よ
りも、より高速に低電源電位から高電源電位へと変化す
る出力信号を生成することがきるという効果が得られ
る。更に、第１又は第２信号に第１しきい値電圧よりも
小さいノイズが発生しても、上記差動増幅回路は誤動作
しないという効果をも有する。従って、本発明により、
従来の半導体回路装置と比較して、より一層の高速動作
を可能としつつ、耐ノイズ特性の良好な半導体回路装置
を得ることができる。
【００６１】加えて、本発明では、差動増幅回路自身が
伝達信号の立上がり変化に高速に追従可能な出力信号を
出力するため、半導体回路装置の高速化を実現するため
に、駆動回路の駆動能力を従来の駆動回路と比較して大
きくするという必要性が全くなくなり、従来通りの駆動
回路をそのまま用いることができる。いわんや、駆動回
路の駆動能力を従来のそれよりも小さくすることも可能
となる。この点で、本発明によれば、従来の半導体回路
装置と比較して、低消費電力化を可能とする半導体回路
装置を得ることができる。
伝達信号の立上がり変化に高速に追従可能な出力信号を
出力するため、半導体回路装置の高速化を実現するため
に、駆動回路の駆動能力を従来の駆動回路と比較して大
きくするという必要性が全くなくなり、従来通りの駆動
回路をそのまま用いることができる。いわんや、駆動回
路の駆動能力を従来のそれよりも小さくすることも可能
となる。この点で、本発明によれば、従来の半導体回路
装置と比較して、低消費電力化を可能とする半導体回路
装置を得ることができる。
【００６２】（２）請求項２に係る発明によれば、請求
項１に係る発明における差動増幅回路は、上記（１）と
同様の理由により、第１信号が高電源電位から低電源電
位へ向けて立ち下がる際に、第１信号が中間電位にまで
下降する前に、差動増幅回路は、第１信号が高電源電位
から所定の第２しきい値電圧だけ小さな電位に到達した
時点に応じて、直ちに出力信号を高電源電位から低電源
電位へと変化させることができる。従って、伝達信号の
立下がりに関しても、伝達信号が中間電位に達する前に
伝達信号のレベル変化に速く応答して、従来技術よりも
より速く出力信号を立ち下げることができる。そして、
この場合にも、伝達信号を生成する駆動回路側では、そ
の駆動能力をより大きく修正する必要性は全くないの
で、この点で、本発明は更に低消費電力化を推進するこ
とを可能とする。
項１に係る発明における差動増幅回路は、上記（１）と
同様の理由により、第１信号が高電源電位から低電源電
位へ向けて立ち下がる際に、第１信号が中間電位にまで
下降する前に、差動増幅回路は、第１信号が高電源電位
から所定の第２しきい値電圧だけ小さな電位に到達した
時点に応じて、直ちに出力信号を高電源電位から低電源
電位へと変化させることができる。従って、伝達信号の
立下がりに関しても、伝達信号が中間電位に達する前に
伝達信号のレベル変化に速く応答して、従来技術よりも
より速く出力信号を立ち下げることができる。そして、
この場合にも、伝達信号を生成する駆動回路側では、そ
の駆動能力をより大きく修正する必要性は全くないの
で、この点で、本発明は更に低消費電力化を推進するこ
とを可能とする。
【００６３】（３）請求項３に係る発明によれば、第２
信号のレベル変化が第１信号のレベル変化の完了と同時
又はそれ以降に完了するので、第１信号のレベルはその
立上がり時には、常に第２信号のレベルよりも高く、逆
に、立下がり時には第１信号レベルは第２信号のレベル
よりも常に低い。このため、本発明では、第１信号のレ
ベル変化の途中で、当該差動増幅回路の出力信号が反転
しないという利点がある。従って、本発明により、上記
（１）〜（２）の効果を確実に発揮させることができる
という効果が得られる。
信号のレベル変化が第１信号のレベル変化の完了と同時
又はそれ以降に完了するので、第１信号のレベルはその
立上がり時には、常に第２信号のレベルよりも高く、逆
に、立下がり時には第１信号レベルは第２信号のレベル
よりも常に低い。このため、本発明では、第１信号のレ
ベル変化の途中で、当該差動増幅回路の出力信号が反転
しないという利点がある。従って、本発明により、上記
（１）〜（２）の効果を確実に発揮させることができる
という効果が得られる。
【００６４】（４）請求項４に係る発明によれば、第１
及び第２信号が共に定常状態にある時には差動増幅回路
にはＤＣ電流が流れないため、差動増幅回路の内部にお
いても低消費電力化を達成することが可能な半導体回路
装置を得ることができるという効果がある。
及び第２信号が共に定常状態にある時には差動増幅回路
にはＤＣ電流が流れないため、差動増幅回路の内部にお
いても低消費電力化を達成することが可能な半導体回路
装置を得ることができるという効果がある。
【００６５】（５）請求項５に係る発明によれば、上記
（１）〜（４）と同様の効果を得ることができる。特
に、本発明では、第１信号の立上がりに対しては第１差
動増幅回路で以て出力信号の立上がりを高速で実現し、
他方、第１信号の立下がりに対しては第２差動増幅回路
で以て出力信号の立下がりを高速で実現しているので、
様々な用途に、本半導体回路装置を適用することができ
るという汎用性を備えた半導体回路装置を実現できると
いう効果がある。
（１）〜（４）と同様の効果を得ることができる。特
に、本発明では、第１信号の立上がりに対しては第１差
動増幅回路で以て出力信号の立上がりを高速で実現し、
他方、第１信号の立下がりに対しては第２差動増幅回路
で以て出力信号の立下がりを高速で実現しているので、
様々な用途に、本半導体回路装置を適用することができ
るという汎用性を備えた半導体回路装置を実現できると
いう効果がある。
【００６６】（６）請求項６に係る発明によれば、遅延
回路は複数のインバータ回路の直列回路として構成され
るため、第１及び第２遅延時間の設定を容易に調整でき
るという効果を得ることができる。従って、各種の半導
体回路装置に対しても、柔軟な設計を可能とする効果を
有する。
回路は複数のインバータ回路の直列回路として構成され
るため、第１及び第２遅延時間の設定を容易に調整でき
るという効果を得ることができる。従って、各種の半導
体回路装置に対しても、柔軟な設計を可能とする効果を
有する。
【００６７】（７）請求項７に係る発明によれば、上記
（１）〜（２）と同様の効果を得ることができる。
（１）〜（２）と同様の効果を得ることができる。
【００６８】（８）請求項８及び９に係る発明によれ
ば、上記（１）〜（５）と同様の効果を得ることができ
る。
ば、上記（１）〜（５）と同様の効果を得ることができ
る。
【図１】 本発明の半導体回路装置の構成を示すブロッ
ク図である。
ク図である。
【図２】 本発明の実施の形態１に係る、半導体回路装
置の構成を示す図である。
置の構成を示す図である。
【図３】 本発明の実施の形態１に係る、半導体回路装
置の動作波形図である。
置の動作波形図である。
【図４】 従来の半導体回路装置の構成を示す回路図で
ある。
ある。
【符号の説明】 １ 伝達信号線（第１信号線）、３ 駆動回路、５ レ
シーバ回路、６ 出力信号線、７ 遅延回路、８Ａ 第
１インバータ回路、８Ｂ 第２インバータ回路、９ 第
１遅延信号線、１０ 第２遅延信号線（第２信号線）、
１１ 第２カレントミラー型差動増幅回路、１４ 第１
カレントミラー型差動増幅回路、１７ＯＲ−ＮＡＮＤ複
合ゲート回路、２０ 差動増幅回路、Ｖ１ 伝達信号
（第１信号）、Ｖ６ 出力信号、Ｖ９ ソース信号、Ｖ
１０ 第２遅延信号（第２信号）、Ｖｔｎ 第１しきい
値電圧、Ｖｔｐ 第２しきい値電圧、Ｖｄｄ 高電源電
位、ｄｔ１ 第１遅延時間、ｄｔ２ 第２遅延時間。
シーバ回路、６ 出力信号線、７ 遅延回路、８Ａ 第
１インバータ回路、８Ｂ 第２インバータ回路、９ 第
１遅延信号線、１０ 第２遅延信号線（第２信号線）、
１１ 第２カレントミラー型差動増幅回路、１４ 第１
カレントミラー型差動増幅回路、１７ＯＲ−ＮＡＮＤ複
合ゲート回路、２０ 差動増幅回路、Ｖ１ 伝達信号
（第１信号）、Ｖ６ 出力信号、Ｖ９ ソース信号、Ｖ
１０ 第２遅延信号（第２信号）、Ｖｔｎ 第１しきい
値電圧、Ｖｔｐ 第２しきい値電圧、Ｖｄｄ 高電源電
位、ｄｔ１ 第１遅延時間、ｄｔ２ 第２遅延時間。
Claims (9)
- 【請求項１】 第１信号を生成する駆動回路と、 前記第１信号を伝達する第１信号線と、 前記第１信号線に接続され、前記第１信号を所定の時間
だけ遅延させて、第２信号として出力する遅延回路と、 前記第２信号を伝達する第２信号線と、 前記第１及び第２信号線をその入力信号線とする差動増
幅回路とを備え、 前記所定の時間は、前記第１信号が低電源電位から所定
の第１しきい値電圧だけ高電位に変化するまでに要する
時間よりも長く、 前記第１しきい値電圧は、前記低電源電位と高電源電位
との中間電位よりも小さく、 前記第１及び第２信号が共に前記低電源電位のときに
は、前記差動増幅回路は前記低電源電位の出力信号を出
力し、 前記第１信号が前記低電源電位から前記所定の第１しき
い値電圧だけ前記高電位に到達するときに応じて、前記
差動増幅回路は前記出力信号のレベルを前記低電源電位
から前記高電源電位へと変更し、 前記第１及び第２信号が共に前記高電源電位にあるとき
には、前記差動増幅回路は前記高電源電位の前記出力信
号を出力し続けることを特徴とする、半導体回路装置。 - 【請求項２】 請求項１記載の半導体回路装置であっ
て、 前記所定の時間は、前記第１信号が前記高電源電位より
所定の第２しきい値電圧だけ変化するのに要する時間よ
りも長く、 前記第２しきい値電圧は、前記中間電位よりも小さく、 前記第１信号が前記高電源電位より前記所定の第２しき
い値電圧だけ下降したときに応じて、前記差動増幅回路
は前記出力信号のレベルを前記高電源電位から前記低電
源電位へと変更することを特徴とする、半導体回路装
置。 - 【請求項３】 請求項１又は請求項２記載の半導体回路
装置であって、 前記第２信号のレベル変化は前記第１信号のレベル変化
の完了と同時又はそれよりも以降に完了することを特徴
とする、半導体回路装置。 - 【請求項４】 請求項１〜３のいずれかに記載の半導体
回路装置であって、 前記第１及び第２信号が共に前記高電源電位、又は前記
低電源電位にあるときには、前記差動増幅回路にはＤＣ
電流が流れないことを特徴とする、半導体回路装置。 - 【請求項５】 請求項４記載の半導体回路装置であっ
て、 前記遅延回路は、 前記第１信号を第１遅延時間だけ遅延する第１遅延回路
と、 前記第１遅延回路が出力する第１遅延信号を、更に第２
遅延時間だけ遅延して第２遅延信号として出力する第２
遅延回路とを備え、 前記所定の時間とは、前記第１遅延時間と前記第２遅延
時間との和より成り、 前記差動増幅回路は、 前記第１信号と前記第２遅延信号とをその入力とし、前
記低電源電位を有する低電位電源に接続された低電位側
端子と、前記第１遅延信号を入力する高電位側端子とを
有する第１カレントミラー型差動増幅回路と、 前記第１信号と前記第２遅延信号とをその入力とし、前
記高電源電位を有する高電位電源に接続された高電位側
端子と、前記第１遅延信号を入力する低電位側端子とを
有する第２カレントミラー型差動増幅回路とを備え、 前記差動増幅回路は、前記第１カレントミラー型差動増
幅回路の出力信号のレベル変化に応じて前記低電源電位
から前記高電源電位へと立ち上がる前記出力信号を出力
し、 前記差動増幅回路は、前記第２カレントミラー型差動増
幅回路の出力信号のレベル変化に応じて前記高電源電位
から前記低電源電位へと立ち下がる前記出力信号を出力
することを特徴とする、半導体回路装置。 - 【請求項６】 請求項５記載の半導体回路装置であっ
て、 前記遅延回路は、複数のインバータ回路の直列回路とし
て構成されることを特徴とする、半導体回路装置。 - 【請求項７】 配線によって伝達される伝達信号と、前
記伝達信号の遅延信号とを、その入力信号とする差動増
幅回路を備えることを特徴とする、レシーバ回路。 - 【請求項８】 請求項７記載のレシーバ回路であって、 前記遅延信号は、 前記伝達信号に対して第１遅延時間だけ遅延した第１遅
延信号と、 前記伝達信号に対して前記第１遅延時間よりも大きな第
２遅延時間だけ遅延した第２遅延信号とを備え、 前記差動増幅回路は、 前記伝達信号と前記第２遅延信号とをその入力とし、低
電位電源に接続された低電位側端子と、前記第１遅延信
号を入力する高電位側端子とを有する第１カレントミラ
ー型差動増幅回路と、 前記伝達信号と前記第２遅延信号とをその入力とし、高
電位電源に接続された高電位側端子と、前記第１遅延信
号を入力する低電位側端子とを有する第２カレントミラ
ー型差動増幅回路とを備え、 前記差動増幅回路は、前記第１カレントミラー型差動増
幅回路の出力信号のレベル変化に応じて前記低電源電位
から前記高電源電位へと立ち上がる前記出力信号を出力
し、 前記差動増幅回路は、前記第２カレントミラー型差動増
幅回路の出力信号のレベル変化に応じて前記高電源電位
から前記低電源電位へと立ち下がる前記出力信号を出力
することを特徴とする、レシーバ回路。 - 【請求項９】 第１信号を遅延させた第２信号を生成す
る遅延回路と、 前記第１信号と前記第２信号とをその入力信号とする差
動増幅回路とを備え、 前記第１及び第２信号が共に低電源電位のときには、前
記差動増幅回路は前記低電源電位の出力信号を出力し、 前記第１及び第２信号が共に高電源電位のときには、前
記差動増幅回路は前記高電源電位の出力信号を出力し、 前記第１信号が前記第２信号よりも高電位のときには、
前記差動増幅回路は前記高電源電位の出力信号を出力
し、 前記第１信号が前記第２信号よりも低電位のときには、
前記差動増幅回路は前記低電源電位の出力信号を出力す
ることを特徴とする、レシーバ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012744A JPH11214972A (ja) | 1998-01-26 | 1998-01-26 | 半導体回路装置及びレシーバ回路 |
| US09/089,452 US6046611A (en) | 1998-01-26 | 1998-06-03 | Semiconductor circuit device with receiver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012744A JPH11214972A (ja) | 1998-01-26 | 1998-01-26 | 半導体回路装置及びレシーバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214972A true JPH11214972A (ja) | 1999-08-06 |
Family
ID=11813940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10012744A Pending JPH11214972A (ja) | 1998-01-26 | 1998-01-26 | 半導体回路装置及びレシーバ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6046611A (ja) |
| JP (1) | JPH11214972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009526475A (ja) * | 2006-02-06 | 2009-07-16 | フェアチャイルド セミコンダクター コーポレイション | 単一電流を用いる二出力差動線路ドライバ |
| JP6301028B1 (ja) * | 2017-06-13 | 2018-03-28 | 三菱電機株式会社 | 半導体素子の駆動回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1465344A1 (en) * | 2003-03-31 | 2004-10-06 | Infineon Technologies AG | Device and method for converting an input signal |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4677388A (en) * | 1985-10-17 | 1987-06-30 | Ampex Corporation | Synchronization slicer |
| JPS63246925A (ja) * | 1987-04-01 | 1988-10-13 | Mitsubishi Electric Corp | Ｃｍｏｓ論理回路 |
| US4821292A (en) * | 1987-06-03 | 1989-04-11 | General Electric Company | Adaptive limiter/detector which changes time constant upon detection of dotting pattern |
| US4803701A (en) * | 1987-06-25 | 1989-02-07 | The United States Of America As Represented By The Secretary Of The Air Force | Digital detection circuit |
| JPH04263514A (ja) * | 1991-02-19 | 1992-09-18 | Toshiba Corp | 論理回路 |
| US5274273A (en) * | 1992-01-31 | 1993-12-28 | Sperry Marine Inc. | Method and apparatus for establishing a threshold with the use of a delay line |
| US5726742A (en) * | 1995-12-06 | 1998-03-10 | Hughes Electronics | Circuit and method for determining time of arrival |
| JPH09161484A (ja) * | 1995-12-11 | 1997-06-20 | Fujitsu Ltd | 差動増幅回路及びそれを用いた半導体記憶装置 |
-
1998
- 1998-01-26 JP JP10012744A patent/JPH11214972A/ja active Pending
- 1998-06-03 US US09/089,452 patent/US6046611A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009526475A (ja) * | 2006-02-06 | 2009-07-16 | フェアチャイルド セミコンダクター コーポレイション | 単一電流を用いる二出力差動線路ドライバ |
| JP6301028B1 (ja) * | 2017-06-13 | 2018-03-28 | 三菱電機株式会社 | 半導体素子の駆動回路 |
| WO2018229856A1 (ja) * | 2017-06-13 | 2018-12-20 | 三菱電機株式会社 | 半導体素子の駆動回路 |
| CN110741542A (zh) * | 2017-06-13 | 2020-01-31 | 三菱电机株式会社 | 半导体元件的驱动电路 |
| US10917083B2 (en) | 2017-06-13 | 2021-02-09 | Mitsubishi Electric Corporation | Drive circuit for semiconductor element |
| CN110741542B (zh) * | 2017-06-13 | 2021-12-14 | 三菱电机株式会社 | 半导体元件的驱动电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6046611A (en) | 2000-04-04 |
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