JPH11214978A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11214978A JPH11214978A JP10012789A JP1278998A JPH11214978A JP H11214978 A JPH11214978 A JP H11214978A JP 10012789 A JP10012789 A JP 10012789A JP 1278998 A JP1278998 A JP 1278998A JP H11214978 A JPH11214978 A JP H11214978A
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- JP
- Japan
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- potential
- control signal
- mos transistor
- internal control
- internal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 出力信号のリンギングが小さい半導体装置を
提供する。 【解決手段】 半導体装置の出力バッファの出力トラン
ジスタを並列に複数個設ける。各出力トランジスタのゲ
ートに与えられる電位は、出力トランジスタの導通時に
それぞれ異なる電位に設定される。導通時のゲート電位
が低いトランジスタから順次導通させることにより急激
に大電流が流れるのを緩和し、リンギングを抑えること
ができる。より好ましくは、出力トランジスタの導通す
る順番に従い、トランジスタサイズを大きくする。
提供する。 【解決手段】 半導体装置の出力バッファの出力トラン
ジスタを並列に複数個設ける。各出力トランジスタのゲ
ートに与えられる電位は、出力トランジスタの導通時に
それぞれ異なる電位に設定される。導通時のゲート電位
が低いトランジスタから順次導通させることにより急激
に大電流が流れるのを緩和し、リンギングを抑えること
ができる。より好ましくは、出力トランジスタの導通す
る順番に従い、トランジスタサイズを大きくする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には、半導体装置内部のデータを半導体
装置外部に出力する出力バッファ回路を備える半導体装
置に関する。
し、より特定的には、半導体装置内部のデータを半導体
装置外部に出力する出力バッファ回路を備える半導体装
置に関する。
【０００２】
【従来の技術】近年の、半導体装置の高速化が進行する
に伴い、半導体装置の出力バッファ回路の駆動能力を大
きくする必要が生じている。
に伴い、半導体装置の出力バッファ回路の駆動能力を大
きくする必要が生じている。
【０００３】図１１は、従来の半導体記憶装置に用いら
れる出力バッファ回路の基本構成を示す第１例の回路図
である。
れる出力バッファ回路の基本構成を示す第１例の回路図
である。
【０００４】図１１に示す出力バッファ回路は、出力端
子ＤＱｒと、出力される記憶データに応じて生成される
第１の内部制御信号ＨＯＵＴを受けて、その“Ｈ”レベ
ルを外部電源電位Ｅｘｔ．Ｖｃｃから降圧された内部降
圧電位Ｖｃｃから、半導体装置内部で作られる内部昇圧
電位Ｖｐｐｏに変換するレベルシフタ２０６と、レベル
シフタ２０６の出力をゲートに受け外部電源電位Ｅｘ
ｔ．Ｖｃｃと出力端子ＤＱｒとの間に結合されたＮチャ
ネルＭＯＳトランジスタ２０２と、出力される記憶デー
タに応じて生成される第２の内部制御信号ＬＯＵＴをゲ
ートに受け、出力端子ＤＱｒと接地電位との間に結合さ
れたＮチャネルＭＯＳトランジスタ２０４とを備える。
子ＤＱｒと、出力される記憶データに応じて生成される
第１の内部制御信号ＨＯＵＴを受けて、その“Ｈ”レベ
ルを外部電源電位Ｅｘｔ．Ｖｃｃから降圧された内部降
圧電位Ｖｃｃから、半導体装置内部で作られる内部昇圧
電位Ｖｐｐｏに変換するレベルシフタ２０６と、レベル
シフタ２０６の出力をゲートに受け外部電源電位Ｅｘ
ｔ．Ｖｃｃと出力端子ＤＱｒとの間に結合されたＮチャ
ネルＭＯＳトランジスタ２０２と、出力される記憶デー
タに応じて生成される第２の内部制御信号ＬＯＵＴをゲ
ートに受け、出力端子ＤＱｒと接地電位との間に結合さ
れたＮチャネルＭＯＳトランジスタ２０４とを備える。
【０００５】図１２は、図１１に示した出力バッファ回
路の動作を説明するための動作波形図である。
路の動作を説明するための動作波形図である。
【０００６】図１１、図１２を参照して、時刻ｔ１には
内部制御信号ＨＯＵＴが“Ｈ”レベルに立上がる。この
とき、図１２には示していないが内部制御信号ＬＯＵＴ
は“Ｌ”レベルで、ＮチャネルＭＯＳトランジスタ２０
４は、非導通状態であるとする。
内部制御信号ＨＯＵＴが“Ｈ”レベルに立上がる。この
とき、図１２には示していないが内部制御信号ＬＯＵＴ
は“Ｌ”レベルで、ＮチャネルＭＯＳトランジスタ２０
４は、非導通状態であるとする。
【０００７】時刻ｔ２にはレベルシフタ２０６の動作に
より、レベルシフタ２０６の出力ノードであるノードＮ
５１が“Ｈ”レベルに立上がる。すると、ＮチャネルＭ
ＯＳトランジスタ２０２が導通して、出力端子ＤＱｒの
電位が上昇を開始する。
より、レベルシフタ２０６の出力ノードであるノードＮ
５１が“Ｈ”レベルに立上がる。すると、ＮチャネルＭ
ＯＳトランジスタ２０２が導通して、出力端子ＤＱｒの
電位が上昇を開始する。
【０００８】ここで、出力端子ＤＱｒに半導体装置外部
で接続された負荷の状態によって出力端子ＤＱｒから出
力される信号の波形にリンギングが生じる。
で接続された負荷の状態によって出力端子ＤＱｒから出
力される信号の波形にリンギングが生じる。
【０００９】時刻ｔ３では、出力端子ＤＱｒから出力さ
れる信号の電位は安定する。このリンギングは、外部に
接続される出力信号を受ける他の半導体装置等の誤動作
のもとになるおそれがある。
れる信号の電位は安定する。このリンギングは、外部に
接続される出力信号を受ける他の半導体装置等の誤動作
のもとになるおそれがある。
【００１０】このような信号出力時において電源ノイズ
を抑える回路として、特開平５−２９０５８２号公報に
新しい出力バッファ回路が提案されている。この出力バ
ッファ回路は半導体記憶装置のワード線駆動等に用いら
れるものである。
を抑える回路として、特開平５−２９０５８２号公報に
新しい出力バッファ回路が提案されている。この出力バ
ッファ回路は半導体記憶装置のワード線駆動等に用いら
れるものである。
【００１１】図１３は、特開平５−２９０５８２号公報
に記載された従来の出力バッファ回路の構成を示す回路
図である。
に記載された従来の出力バッファ回路の構成を示す回路
図である。
【００１２】図１３を参照して、この出力バッファ回路
は、入力信号Ｓを受けて反転し、ノードＮ１３１にその
反転信号を出力するインバータ２３１と、ノードＮ１３
１がゲートに接続され電源電位Ｖｃｃと出力端子ＯＵＴ
とを結合するＮチャネルＭＯＳトランジスタ２４１と、
インバータ２３１の出力信号を受け遅延させる遅延回路
２３２と、遅延回路２３２の出力を受けるブートストラ
ップ回路２３３と、ノードＮ１３１がゲートに接続され
電源電位Ｖｃｃと出力端子ＯＵＴとを結合するＮチャネ
ルＭＯＳトランジスタ２４２とを含む。
は、入力信号Ｓを受けて反転し、ノードＮ１３１にその
反転信号を出力するインバータ２３１と、ノードＮ１３
１がゲートに接続され電源電位Ｖｃｃと出力端子ＯＵＴ
とを結合するＮチャネルＭＯＳトランジスタ２４１と、
インバータ２３１の出力信号を受け遅延させる遅延回路
２３２と、遅延回路２３２の出力を受けるブートストラ
ップ回路２３３と、ノードＮ１３１がゲートに接続され
電源電位Ｖｃｃと出力端子ＯＵＴとを結合するＮチャネ
ルＭＯＳトランジスタ２４２とを含む。
【００１３】この出力バッファ回路は、さらに、入力信
号Ｒを受けて反転するインバータ２４３と、インバータ
２４３の出力をゲートに受け、接地電位Ｖｓｓと出力端
子ＯＵＴとを結合するＮチャネルＭＯＳトランジスタ２
４４とをさらに含む。
号Ｒを受けて反転するインバータ２４３と、インバータ
２４３の出力をゲートに受け、接地電位Ｖｓｓと出力端
子ＯＵＴとを結合するＮチャネルＭＯＳトランジスタ２
４４とをさらに含む。
【００１４】遅延回路２３２は、直列に接続されたイン
バータ２３２ａ、２３２ｂを含む。図１４は、図１３に
示したブートストラップ回路２３３の構成を示す回路図
である。
バータ２３２ａ、２３２ｂを含む。図１４は、図１３に
示したブートストラップ回路２３３の構成を示す回路図
である。
【００１５】図１４を参照して、ブートストラップ回路
２３３は、入力信号を入力ノードＮ１１０に受け、ノー
ドＮ１１０が入力に接続されるインバータ２１１と、イ
ンバータ２１１の出力を受け反転するインバータ２１２
とを含む。
２３３は、入力信号を入力ノードＮ１１０に受け、ノー
ドＮ１１０が入力に接続されるインバータ２１１と、イ
ンバータ２１１の出力を受け反転するインバータ２１２
とを含む。
【００１６】インバータ２１１の出力はノードＮ１１１
に与えられ、インバータ２１２の出力はノードＮ１１２
に与えられる。
に与えられ、インバータ２１２の出力はノードＮ１１２
に与えられる。
【００１７】ブートストラップ回路２３３は、さらに、
電源電位Ｖｃｃをゲートに受けノードＮ１１１とノード
Ｎ１１３とを接続するＮチャネルＭＯＳトランジスタ２
１３と、ノードＮ１１３の電位をゲートに受けノードＮ
１１０とノードＮ１３３とを接続するＮチャネルＭＯＳ
トランジスタ２１４と、ノードＮ１１２とＮ１３３との
間に接続されるキャパシタ２１５とを含む。
電源電位Ｖｃｃをゲートに受けノードＮ１１１とノード
Ｎ１１３とを接続するＮチャネルＭＯＳトランジスタ２
１３と、ノードＮ１１３の電位をゲートに受けノードＮ
１１０とノードＮ１３３とを接続するＮチャネルＭＯＳ
トランジスタ２１４と、ノードＮ１１２とＮ１３３との
間に接続されるキャパシタ２１５とを含む。
【００１８】図１３、図１４を参照して、入力信号Ｒが
“Ｈ”レベルでＮチャネルＭＯＳトランジスタ２４４が
非導通状態のときに入力信号Ｓが“Ｈ”レベルから
“Ｌ”レベルに立ち下がると、まずインバータ２３１に
よってノードＮ１３１の電位が“Ｌ”レベルから“Ｈ”
レベルに立上がる。
“Ｈ”レベルでＮチャネルＭＯＳトランジスタ２４４が
非導通状態のときに入力信号Ｓが“Ｈ”レベルから
“Ｌ”レベルに立ち下がると、まずインバータ２３１に
よってノードＮ１３１の電位が“Ｌ”レベルから“Ｈ”
レベルに立上がる。
【００１９】応じて、ＮチャネルＭＯＳトランジスタ２
４１が導通し、出力端子ＯＵＴの電位は“Ｌ”レベルか
ら“Ｈ”レベルに立上がり始める。
４１が導通し、出力端子ＯＵＴの電位は“Ｌ”レベルか
ら“Ｈ”レベルに立上がり始める。
【００２０】次に、遅延回路２３２によって遅延された
時間の後にブートストラップ回路２３３の入力ノードＮ
１１０が“Ｌ”レベルから“Ｈ”レベルに立上がる。応
じて、ブートストラップ回路２３３は、ノードＮ１３３
の電位を電源電位Ｖｃｃより高電位に押し上げる。そし
て、ＮチャネルＭＯＳトランジスタ２４２が十分に導通
し、電源電位Ｖｃｃが出力端子ＯＵＴに伝えられる。
時間の後にブートストラップ回路２３３の入力ノードＮ
１１０が“Ｌ”レベルから“Ｈ”レベルに立上がる。応
じて、ブートストラップ回路２３３は、ノードＮ１３３
の電位を電源電位Ｖｃｃより高電位に押し上げる。そし
て、ＮチャネルＭＯＳトランジスタ２４２が十分に導通
し、電源電位Ｖｃｃが出力端子ＯＵＴに伝えられる。
【００２１】以上のように、出力バッファ回路の二つの
出力トランジスタを順次導通させることにより徐々に
“Ｈ”レベルが出力端子に供給されるため一度に大きな
電流が電源電位Ｖｃｃを受けるノードから出力端子へと
流れ込むことがない。したがって電源ノイズを低減でき
る。
出力トランジスタを順次導通させることにより徐々に
“Ｈ”レベルが出力端子に供給されるため一度に大きな
電流が電源電位Ｖｃｃを受けるノードから出力端子へと
流れ込むことがない。したがって電源ノイズを低減でき
る。
【００２２】また、入力信号Ｓにヒゲ状の入力パルスが
入ったときにブートストラップ回路２３３のノードＮ１
３３から電荷がノードＮ１１０に抜けてしまう。Ｎチャ
ネルＭＯＳトランジスタ２４１によって出力端子ＯＵＴ
は“Ｈ”レベルを維持できるものの、ノードＮ１３３の
電位が下がるのでＮチャネルＭＯＳトランジスタ２４２
が安定した導通状態ではなくなってしまう。
入ったときにブートストラップ回路２３３のノードＮ１
３３から電荷がノードＮ１１０に抜けてしまう。Ｎチャ
ネルＭＯＳトランジスタ２４１によって出力端子ＯＵＴ
は“Ｈ”レベルを維持できるものの、ノードＮ１３３の
電位が下がるのでＮチャネルＭＯＳトランジスタ２４２
が安定した導通状態ではなくなってしまう。
【００２３】
【発明が解決しようとする課題】以上説明したように、
図１１に示した出力バッファでは、高速化する必要に応
じて出力バッファ回路の駆動能力を大きくするために、
出力トランジスタのサイズを大きくすると、半導体装置
の出力バッファ回路から出力端子に接続された外部負荷
へと急激に電流が流れるため、リンギングが起きやすく
なっていた。
図１１に示した出力バッファでは、高速化する必要に応
じて出力バッファ回路の駆動能力を大きくするために、
出力トランジスタのサイズを大きくすると、半導体装置
の出力バッファ回路から出力端子に接続された外部負荷
へと急激に電流が流れるため、リンギングが起きやすく
なっていた。
【００２４】また図１３、１４で説明した回路は出力ト
ランジスタのゲート電位をブートストラップ回路で与え
る。ブートストラップ回路はある一定時間しか高電位を
発生できないため、出力端子から電源電位Ｖｃｃの
“Ｈ”レベルを長時間保持することができない。
ランジスタのゲート電位をブートストラップ回路で与え
る。ブートストラップ回路はある一定時間しか高電位を
発生できないため、出力端子から電源電位Ｖｃｃの
“Ｈ”レベルを長時間保持することができない。
【００２５】一般に汎用的に用いられる半導体装置で
は、半導体装置から外部に信号を出力する出力バッファ
の負荷が外部に接続される基板や素子によって異なって
くるため、出力信号の立上がり時間を一定値にすること
ができない。
は、半導体装置から外部に信号を出力する出力バッファ
の負荷が外部に接続される基板や素子によって異なって
くるため、出力信号の立上がり時間を一定値にすること
ができない。
【００２６】また、動作周波数の高い半導体装置を動作
周波数の遅い用途に使う可能性もある。
周波数の遅い用途に使う可能性もある。
【００２７】したがって、図１３に示した回路を半導体
装置の外部へと信号を出力する出力バッファとして用い
るのはあまり適切でない。
装置の外部へと信号を出力する出力バッファとして用い
るのはあまり適切でない。
【００２８】
【課題を解決するための手段】請求項１記載の半導体装
置は、半導体基板上に形成される半導体装置であって、
出力端子と、第１の内部制御信号の活性化に応じて出力
端子に外部電源から電流を供給する第１のＭＯＳトラン
ジスタと、第１の内部制御信号の活性化に応じて第２の
内部制御信号を出力する第１の駆動手段と、第２の内部
制御信号をゲートに受け、第２の内部制御信号の活性化
に応じて出力端子に外部電源から電流を供給する第２の
ＭＯＳトランジスタとを備え、第２の内部制御信号は、
第１の内部制御信号よりも高い活性化電位を有する。
置は、半導体基板上に形成される半導体装置であって、
出力端子と、第１の内部制御信号の活性化に応じて出力
端子に外部電源から電流を供給する第１のＭＯＳトラン
ジスタと、第１の内部制御信号の活性化に応じて第２の
内部制御信号を出力する第１の駆動手段と、第２の内部
制御信号をゲートに受け、第２の内部制御信号の活性化
に応じて出力端子に外部電源から電流を供給する第２の
ＭＯＳトランジスタとを備え、第２の内部制御信号は、
第１の内部制御信号よりも高い活性化電位を有する。
【００２９】請求項２記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、第１の内部制御信号の
活性化に応じて、第２の内部制御信号の活性化より遅れ
て第３の内部制御信号を出力する第２の駆動手段と、第
３の内部制御信号をゲートに受け、第３の内部制御信号
の活性化に応じて出力端子に外部電源から電流を供給す
る第３のＭＯＳトランジスタとをさらに備え、第３の内
部制御信号は、第２の内部制御信号よりも高い活性化電
位を有する。
載の半導体装置の構成に加えて、第１の内部制御信号の
活性化に応じて、第２の内部制御信号の活性化より遅れ
て第３の内部制御信号を出力する第２の駆動手段と、第
３の内部制御信号をゲートに受け、第３の内部制御信号
の活性化に応じて出力端子に外部電源から電流を供給す
る第３のＭＯＳトランジスタとをさらに備え、第３の内
部制御信号は、第２の内部制御信号よりも高い活性化電
位を有する。
【００３０】請求項３記載の半導体装置は、請求項２記
載の半導体装置の構成に加えて、外部電源の電位を受け
て昇圧し、外部電源の電位より高い内部昇圧電位を発生
する昇圧手段と、外部電源の電位を受けて降圧し、外部
電源の電位より低い内部降圧電位を発生する降圧手段と
をさらに備え、第１の内部制御信号の活性化電位は内部
降圧電位であり、第２の内部制御信号の活性化電位は外
部電源の電位であり、第３の内部制御信号の活性化電位
は内部昇圧電位である。
載の半導体装置の構成に加えて、外部電源の電位を受け
て昇圧し、外部電源の電位より高い内部昇圧電位を発生
する昇圧手段と、外部電源の電位を受けて降圧し、外部
電源の電位より低い内部降圧電位を発生する降圧手段と
をさらに備え、第１の内部制御信号の活性化電位は内部
降圧電位であり、第２の内部制御信号の活性化電位は外
部電源の電位であり、第３の内部制御信号の活性化電位
は内部昇圧電位である。
【００３１】請求項４記載の半導体装置は、請求項２記
載の半導体装置の構成において、ゲート電位の単位変化
量あたりのソース・ドレイン電流の変化量を電流駆動能
力とするとき、第３のＭＯＳトランジスタの電流駆動能
力は、第２のＭＯＳトランジスタの電流駆動能力より大
きく、第２のＭＯＳトランジスタの電流駆動能力は、第
１のＭＯＳトランジスタの電流駆動能力より大きい。
載の半導体装置の構成において、ゲート電位の単位変化
量あたりのソース・ドレイン電流の変化量を電流駆動能
力とするとき、第３のＭＯＳトランジスタの電流駆動能
力は、第２のＭＯＳトランジスタの電流駆動能力より大
きく、第２のＭＯＳトランジスタの電流駆動能力は、第
１のＭＯＳトランジスタの電流駆動能力より大きい。
【００３２】請求項５記載の半導体装置は、請求項４記
載の半導体装置の構成において、電流駆動能力の大きさ
は、ＭＯＳトランジスタの（ゲート幅／ゲート長）を変
えることにより決定される。
載の半導体装置の構成において、電流駆動能力の大きさ
は、ＭＯＳトランジスタの（ゲート幅／ゲート長）を変
えることにより決定される。
【００３３】請求項６記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、外部電源の電位を受
け、昇圧し内部昇圧電位を発生する昇圧手段と、外部電
源の電位を受け、降圧し内部降圧電位を発生する降圧手
段と、第１の内部制御信号を受けて第１のＭＯＳトラン
ジスタのゲート電位を駆動する第２の駆動手段とをさら
に備え、第１の内部制御信号の活性化電位は内部降圧電
位であり、第２の内部制御信号の活性化電位は内部昇圧
電位であり、第２の駆動手段は、内部降圧電位を受けて
さらに降圧する電圧降下手段を含み、電圧降下手段が発
生する電位に応じて、第２のＭＯＳトランジスタのゲー
ト電位を駆動する。
載の半導体装置の構成に加えて、外部電源の電位を受
け、昇圧し内部昇圧電位を発生する昇圧手段と、外部電
源の電位を受け、降圧し内部降圧電位を発生する降圧手
段と、第１の内部制御信号を受けて第１のＭＯＳトラン
ジスタのゲート電位を駆動する第２の駆動手段とをさら
に備え、第１の内部制御信号の活性化電位は内部降圧電
位であり、第２の内部制御信号の活性化電位は内部昇圧
電位であり、第２の駆動手段は、内部降圧電位を受けて
さらに降圧する電圧降下手段を含み、電圧降下手段が発
生する電位に応じて、第２のＭＯＳトランジスタのゲー
ト電位を駆動する。
【００３４】請求項７記載の半導体装置は、請求項６記
載の半導体装置の構成において、電圧降下手段は、内部
降圧電位をソースに受け、ゲートとドレインが接続され
たＭＯＳトランジスタを含む。
載の半導体装置の構成において、電圧降下手段は、内部
降圧電位をソースに受け、ゲートとドレインが接続され
たＭＯＳトランジスタを含む。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００３６】［実施の形態１］以下、本発明の実施の形
態１の半導体装置１について説明する。
態１の半導体装置１について説明する。
【００３７】図１は、本発明における半導体装置１の全
体構成を示す概略ブロック図である。この全体構成は以
降説明する実施の形態すべてに当てはめることができる
代表的な一例である。
体構成を示す概略ブロック図である。この全体構成は以
降説明する実施の形態すべてに当てはめることができる
代表的な一例である。
【００３８】図１を参照して、この半導体記憶装置１
は、制御信号入力端子２〜６と、アドレス信号入力端子
群８と、データ信号入出力端子群１６と、接地端子１８
と、電源端子２０とを備える。
は、制御信号入力端子２〜６と、アドレス信号入力端子
群８と、データ信号入出力端子群１６と、接地端子１８
と、電源端子２０とを備える。
【００３９】また、この半導体記憶装置１は、クロック
発生回路２２と、行および列アドレスバッファ２４と、
行デコーダ２６と、列デコーダ２８と、メモリマット３
２と、データ入力バッファ４０およびデータ出力バッフ
ァ４２とを備え、メモリマット３２はメモリセルアレイ
３４、およびセンスアンプ＋入出力制御回路３８とを含
む。
発生回路２２と、行および列アドレスバッファ２４と、
行デコーダ２６と、列デコーダ２８と、メモリマット３
２と、データ入力バッファ４０およびデータ出力バッフ
ァ４２とを備え、メモリマット３２はメモリセルアレイ
３４、およびセンスアンプ＋入出力制御回路３８とを含
む。
【００４０】クロック発生回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号ＥＸＴ．／ＲＡＳ，外部列アドレスストロ
ーブ信号ＥＸＴ．／ＣＡＳに基づいた所定の動作モード
に相当する制御クロックを発生し、半導体装置全体の動
作を制御する。
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号ＥＸＴ．／ＲＡＳ，外部列アドレスストロ
ーブ信号ＥＸＴ．／ＣＡＳに基づいた所定の動作モード
に相当する制御クロックを発生し、半導体装置全体の動
作を制御する。
【００４１】行および列アドレスバッファ２４は、アド
レス信号入力端子群８を介して外部から与えられるアド
レス信号Ａ０〜Ａｉ（ただし、ｉは自然数である）に基
づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス
信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜Ｒ
ＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ２６お
よび列デコーダ２８に与える。
レス信号入力端子群８を介して外部から与えられるアド
レス信号Ａ０〜Ａｉ（ただし、ｉは自然数である）に基
づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス
信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜Ｒ
ＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ２６お
よび列デコーダ２８に与える。
【００４２】メモリセルアレイ３４は、それぞれが１ビ
ットのデータを記憶する複数のメモリセルを含む。各メ
モリセルは行アドレスおよび列アドレスによって決定さ
れる所定のアドレスに配置される。
ットのデータを記憶する複数のメモリセルを含む。各メ
モリセルは行アドレスおよび列アドレスによって決定さ
れる所定のアドレスに配置される。
【００４３】行デコーダ２６および列デコーダ２８は、
メモリセルアレイ３４の行アドレスおよび列アドレスを
指定する。センスアンプ＋入出力制御回路３８は、行デ
コーダ２６および列デコーダ２８によって指定されたア
ドレスのメモリセルをデータ信号入出力線対ＩＤＰの一
端に接続する。データ信号入出力線対ＩＤＰの他端は、
データ入力バッファ４０およびデータ出力バッファ４２
に接続される。
メモリセルアレイ３４の行アドレスおよび列アドレスを
指定する。センスアンプ＋入出力制御回路３８は、行デ
コーダ２６および列デコーダ２８によって指定されたア
ドレスのメモリセルをデータ信号入出力線対ＩＤＰの一
端に接続する。データ信号入出力線対ＩＤＰの他端は、
データ入力バッファ４０およびデータ出力バッファ４２
に接続される。
【００４４】データ入力バッファ４０は、書込モード時
に、制御信号入力端子６を介して外部から与えられる信
号ＥＸＴ．／ＷＥに応答して、データ信号入力端子群１
６から入力されたデータをデータ信号入出力線対ＩＤＰ
を介して、選択されたメモリセルに与える。
に、制御信号入力端子６を介して外部から与えられる信
号ＥＸＴ．／ＷＥに応答して、データ信号入力端子群１
６から入力されたデータをデータ信号入出力線対ＩＤＰ
を介して、選択されたメモリセルに与える。
【００４５】データ出力バッファ４２は、読出モード時
に、選択されたメモリセルからの読出データをデータ入
出力端子群１６に出力する。
に、選択されたメモリセルからの読出データをデータ入
出力端子群１６に出力する。
【００４６】電源回路５０は、外部電源電位Ｅｘｔ．Ｖ
ｃｃと接地電位Ｖｓｓとを受けて、半導体記憶装置の動
作に必要な種々の内部電源電位を供給する。
ｃｃと接地電位Ｖｓｓとを受けて、半導体記憶装置の動
作に必要な種々の内部電源電位を供給する。
【００４７】すなわち、電源回路５０は、外部電源電位
Ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて、内部降圧
電位Ｉｎｔ．Ｖｃｃと、内部昇圧電位Ｖｐｐｏとを出力
する内部電源回路５４と、メモリセルアレイ３４中に含
まれるビット線対に対するプリチャージ電位ＶＢＬを供
給するプリチャージ電位発生回路５２とを含む。
Ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて、内部降圧
電位Ｉｎｔ．Ｖｃｃと、内部昇圧電位Ｖｐｐｏとを出力
する内部電源回路５４と、メモリセルアレイ３４中に含
まれるビット線対に対するプリチャージ電位ＶＢＬを供
給するプリチャージ電位発生回路５２とを含む。
【００４８】内部電源回路５４は、外部電源電位Ｅｘ
ｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて、外部電源電位
Ｅｘｔ．Ｖｃｃを降圧した内部降圧電位Ｉｎｔ．Ｖｃｃ
を発生する降圧電源回路５６と、外部電源電位Ｅｘｔ．
Ｖｃｃと接地電位Ｖｓｓとを受けて、外部電源電位Ｅｘ
ｔ．Ｖｃｃを昇圧した内部昇圧電位Ｖｐｐｏを発生する
昇圧電源回路５８とを有する。
ｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて、外部電源電位
Ｅｘｔ．Ｖｃｃを降圧した内部降圧電位Ｉｎｔ．Ｖｃｃ
を発生する降圧電源回路５６と、外部電源電位Ｅｘｔ．
Ｖｃｃと接地電位Ｖｓｓとを受けて、外部電源電位Ｅｘ
ｔ．Ｖｃｃを昇圧した内部昇圧電位Ｖｐｐｏを発生する
昇圧電源回路５８とを有する。
【００４９】図２は、本発明の実施の形態１の半導体装
置１に用いられる出力バッファ回路１００の基本構成を
示す回路図である。
置１に用いられる出力バッファ回路１００の基本構成を
示す回路図である。
【００５０】出力バッファ回路１００は、図１に示した
データ出力バッファ４２の１ビット分として設けられ、
クロック発生回路２２からの前記信号や入出力制御回路
３８からの読出データをもとに生成された互いに相補な
第１の内部信号ＨＯＵＴと第２の内部信号ＬＯＵＴとを
入力信号として受ける。
データ出力バッファ４２の１ビット分として設けられ、
クロック発生回路２２からの前記信号や入出力制御回路
３８からの読出データをもとに生成された互いに相補な
第１の内部信号ＨＯＵＴと第２の内部信号ＬＯＵＴとを
入力信号として受ける。
【００５１】図２を参照して、出力バッファ回路１００
は、第１の内部制御信号ＨＯＵＴをゲートに受け出力端
子ＤＱｒと外部電源電位Ｅｘｔ．Ｖｃｃとを結合するＮ
チャネルＭＯＳトランジスタ１０２と、第１の内部制御
信号ＨＯＵＴを受けて外部電源電位Ｅｘｔ．Ｖｃｃに応
じてレベル変換するレベルシフタ１０８と、レベルシフ
タ１０８の出力を受け内部昇圧電位Ｖｐｐｏに応じてレ
ベル変換するレベルシフタ１１０と、レベルシフタ１０
８の出力をゲートに受け出力端子ＤＱｒと内部電源電位
Ｅｘｔ．Ｖｃｃとを結合するＮチャネルＭＯＳトランジ
スタ１０４と、レベルシフタ１１０の出力をゲートに受
け、出力端子ＤＱｒと内部電源電位Ｅｘｔ．Ｖｃｃとを
結合するＮチャネルＭＯＳトランジスタ１０６と、第２
の内部制御信号ＬＯＵＴをゲートに受け出力端子ＤＱｒ
と接地電位とを結合するＮチャネルＭＯＳトランジスタ
１１２を含む。
は、第１の内部制御信号ＨＯＵＴをゲートに受け出力端
子ＤＱｒと外部電源電位Ｅｘｔ．Ｖｃｃとを結合するＮ
チャネルＭＯＳトランジスタ１０２と、第１の内部制御
信号ＨＯＵＴを受けて外部電源電位Ｅｘｔ．Ｖｃｃに応
じてレベル変換するレベルシフタ１０８と、レベルシフ
タ１０８の出力を受け内部昇圧電位Ｖｐｐｏに応じてレ
ベル変換するレベルシフタ１１０と、レベルシフタ１０
８の出力をゲートに受け出力端子ＤＱｒと内部電源電位
Ｅｘｔ．Ｖｃｃとを結合するＮチャネルＭＯＳトランジ
スタ１０４と、レベルシフタ１１０の出力をゲートに受
け、出力端子ＤＱｒと内部電源電位Ｅｘｔ．Ｖｃｃとを
結合するＮチャネルＭＯＳトランジスタ１０６と、第２
の内部制御信号ＬＯＵＴをゲートに受け出力端子ＤＱｒ
と接地電位とを結合するＮチャネルＭＯＳトランジスタ
１１２を含む。
【００５２】図３は、図２に示したレベルシフタ１０８
の構成を示す回路図である。図３を参照して、レベルシ
フタ１０８は、入力信号ＩＮをゲートに受けソースが接
地電位に結合されたＮチャネルＭＯＳトランジスタ１２
２と、入力信号ＩＮを受け反転するインバータ１３０
と、インバータ１３０の出力をゲートに受けソースが接
地電位に結合されたＮチャネルＭＯＳトランジスタ１２
４と、ＮチャネルＭＯＳトランジスタ１２４のドレイン
の電位をゲートに受けドレインがＮチャネルＭＯＳトラ
ンジスタ１２２のドレインと接続されたＰチャネルＭＯ
Ｓトランジスタ１２６と、ゲートにＮチャネルＭＯＳト
ランジスタ１２２のドレインの電位を受け、ドレインが
ＮチャネルＭＯＳトランジスタ１２４のドレインと接続
されたＰチャネルＭＯＳトランジスタ１２８とを含む。
の構成を示す回路図である。図３を参照して、レベルシ
フタ１０８は、入力信号ＩＮをゲートに受けソースが接
地電位に結合されたＮチャネルＭＯＳトランジスタ１２
２と、入力信号ＩＮを受け反転するインバータ１３０
と、インバータ１３０の出力をゲートに受けソースが接
地電位に結合されたＮチャネルＭＯＳトランジスタ１２
４と、ＮチャネルＭＯＳトランジスタ１２４のドレイン
の電位をゲートに受けドレインがＮチャネルＭＯＳトラ
ンジスタ１２２のドレインと接続されたＰチャネルＭＯ
Ｓトランジスタ１２６と、ゲートにＮチャネルＭＯＳト
ランジスタ１２２のドレインの電位を受け、ドレインが
ＮチャネルＭＯＳトランジスタ１２４のドレインと接続
されたＰチャネルＭＯＳトランジスタ１２８とを含む。
【００５３】ＰチャネルＭＯＳトランジスタ１２６のソ
ースおよびＰチャネルＭＯＳトランジスタ１２８のソー
スはともに電源ノードＰＷＲに接続される。
ースおよびＰチャネルＭＯＳトランジスタ１２８のソー
スはともに電源ノードＰＷＲに接続される。
【００５４】ＮチャネルＭＯＳトランジスタ１２４のド
レインの電位はレベルシフタ１０８の出力信号ＯＵＴを
出力する。
レインの電位はレベルシフタ１０８の出力信号ＯＵＴを
出力する。
【００５５】図２を参照して、レベルシフタ１０８では
その電源ノードＰＷＲには外部電源電位Ｅｘｔ．Ｖｃｃ
が与えられる。そして、内部制御信号ＨＯＵＴのハイ
（“Ｈ”）レベルを外部電源電位Ｅｘｔ．Ｖｃｃに変換
して出力する。
その電源ノードＰＷＲには外部電源電位Ｅｘｔ．Ｖｃｃ
が与えられる。そして、内部制御信号ＨＯＵＴのハイ
（“Ｈ”）レベルを外部電源電位Ｅｘｔ．Ｖｃｃに変換
して出力する。
【００５６】また、レベルシフタ１１０も図３に示した
レベルシフタ１０８と同様な構成をとる。そして、高電
位レベルが外部電源電位Ｅｘｔ．Ｖｃｃであるレベルシ
フタ１０８の出力信号の高電位レベルを内部昇圧電位Ｖ
ｐｐｏへと変換する。
レベルシフタ１０８と同様な構成をとる。そして、高電
位レベルが外部電源電位Ｅｘｔ．Ｖｃｃであるレベルシ
フタ１０８の出力信号の高電位レベルを内部昇圧電位Ｖ
ｐｐｏへと変換する。
【００５７】実施の形態１の半導体装置は出力バッファ
に、その内部のデータを外部に伝える出力バッファ回路
の“Ｈ”側を駆動するトランジスタを図２に示したよう
に複数個並列に設ける。
に、その内部のデータを外部に伝える出力バッファ回路
の“Ｈ”側を駆動するトランジスタを図２に示したよう
に複数個並列に設ける。
【００５８】図４は、図２に示す出力バッファ回路１０
０の動作を説明する動作波形図である。
０の動作を説明する動作波形図である。
【００５９】図２、図４を参照して、第２の内部制御信
号ＬＯＵＴ＝“Ｌ”状態である場合を考える。このと
き、ＮチャネルＭＯＳトランジスタ１１２は非導通状態
である。
号ＬＯＵＴ＝“Ｌ”状態である場合を考える。このと
き、ＮチャネルＭＯＳトランジスタ１１２は非導通状態
である。
【００６０】出力端子ＤＱｒのレベルが初期に０Ｖのと
きを考えると第１の内部制御信号ＨＯＵＴは“Ｌ”レベ
ルであり、レベルシフタ１０８、１１０の出力であるノ
ードＮ２、Ｎ３の電位も“Ｌ”レベルであるためＮチャ
ネルＭＯＳトランジスタ１０２、１０４および１０６は
それぞれ非導通状態である。
きを考えると第１の内部制御信号ＨＯＵＴは“Ｌ”レベ
ルであり、レベルシフタ１０８、１１０の出力であるノ
ードＮ２、Ｎ３の電位も“Ｌ”レベルであるためＮチャ
ネルＭＯＳトランジスタ１０２、１０４および１０６は
それぞれ非導通状態である。
【００６１】時刻ｔ１において、ノードＮ１に与えられ
る第１の内部制御信号ＨＯＵＴが０Ｖから内部降圧電位
Ｖｃｃ（たとえば、２．５Ｖ）まで立上がると、それに
応じてＮチャネルＭＯＳトランジスタ１０２が導通状態
となる。出力端子ＤＱｒの電位は図４の波形Ａに示すよ
うに（２．５Ｖ−Ｖｔ）の電位にむけて上昇を開始す
る。ただしＶｔはＮチャネルＭＯＳトランジスタのしき
い値電圧である。
る第１の内部制御信号ＨＯＵＴが０Ｖから内部降圧電位
Ｖｃｃ（たとえば、２．５Ｖ）まで立上がると、それに
応じてＮチャネルＭＯＳトランジスタ１０２が導通状態
となる。出力端子ＤＱｒの電位は図４の波形Ａに示すよ
うに（２．５Ｖ−Ｖｔ）の電位にむけて上昇を開始す
る。ただしＶｔはＮチャネルＭＯＳトランジスタのしき
い値電圧である。
【００６２】時刻ｔ１〜ｔ２では第１の内部制御信号Ｈ
ＯＵＴはレベルシフタ１０８によりレベル変換される。
図８においてＮチャネルＭＯＳトランジスタ１２２は導
通状態となりＰチャネルＭＯＳトランジスタ１２８のゲ
ート電位を“Ｌ”レベルに活性化する。一方、Ｎチャネ
ルＭＯＳトランジスタ１２４は、インバータ１３０の作
用によりゲートに第１の内部制御信号ＨＯＵＴの反転で
ある“Ｈ”レベルが与えられるので非導通状態となる。
レベルシフタ１０８の出力は与えられた電源電位である
外部電源電位Ｅｘｔ．Ｖｃｃとなる。
ＯＵＴはレベルシフタ１０８によりレベル変換される。
図８においてＮチャネルＭＯＳトランジスタ１２２は導
通状態となりＰチャネルＭＯＳトランジスタ１２８のゲ
ート電位を“Ｌ”レベルに活性化する。一方、Ｎチャネ
ルＭＯＳトランジスタ１２４は、インバータ１３０の作
用によりゲートに第１の内部制御信号ＨＯＵＴの反転で
ある“Ｈ”レベルが与えられるので非導通状態となる。
レベルシフタ１０８の出力は与えられた電源電位である
外部電源電位Ｅｘｔ．Ｖｃｃとなる。
【００６３】時刻ｔ２においては、レベルシフタ１０８
の電圧変換が終了し、ＮチャネルＭＯＳトランジスタ１
０４が導通状態となる。ＤＱｒの電位は図４の波形Ｂに
示すように（３．３Ｖ−Ｖｔ）の電位にむけて上昇を開
始する。
の電圧変換が終了し、ＮチャネルＭＯＳトランジスタ１
０４が導通状態となる。ＤＱｒの電位は図４の波形Ｂに
示すように（３．３Ｖ−Ｖｔ）の電位にむけて上昇を開
始する。
【００６４】時刻ｔ２〜ｔ３では第１の内部制御信号Ｈ
ＯＵＴはレベルシフタ１１０によりレベル変換される。
レベルシフタ１０８の場合と同様にして、レベルシフタ
１１０の出力は与えられた電源電位である外部電源電位
Ｅｘｔ．Ｖｃｃとなる。
ＯＵＴはレベルシフタ１１０によりレベル変換される。
レベルシフタ１０８の場合と同様にして、レベルシフタ
１１０の出力は与えられた電源電位である外部電源電位
Ｅｘｔ．Ｖｃｃとなる。
【００６５】時刻ｔ３においては、レベルシフタ１１０
の電圧変換が終了し、ＮチャネルＭＯＳトランジスタ１
０６が導通状態となる。ＤＱｒの電位は図４の波形Ｃに
示すように外部電源電位Ｅｘｔ．Ｖｃｃ（３．３Ｖ）の
電位にむけて上昇を開始する。
の電圧変換が終了し、ＮチャネルＭＯＳトランジスタ１
０６が導通状態となる。ＤＱｒの電位は図４の波形Ｃに
示すように外部電源電位Ｅｘｔ．Ｖｃｃ（３．３Ｖ）の
電位にむけて上昇を開始する。
【００６６】以上の動作を総じて述べると、それぞれの
トランジスタのゲートの“Ｈ”レベルとして与えられる
電圧は、ＮチャネルＭＯＳトランジスタ１０２、Ｎチャ
ネルＭＯＳトランジスタ１０４、ＮチャネルＭＯＳトラ
ンジスタ１０６の順に高くなっている。
トランジスタのゲートの“Ｈ”レベルとして与えられる
電圧は、ＮチャネルＭＯＳトランジスタ１０２、Ｎチャ
ネルＭＯＳトランジスタ１０４、ＮチャネルＭＯＳトラ
ンジスタ１０６の順に高くなっている。
【００６７】つまりＮチャネルＭＯＳトランジスタ１０
２のゲートにはその“Ｈ”レベルが内部電源電位Ｉｎ
ｔ．Ｖｃｃである内部制御信号ＨＯＵＴが与えられる。
２のゲートにはその“Ｈ”レベルが内部電源電位Ｉｎ
ｔ．Ｖｃｃである内部制御信号ＨＯＵＴが与えられる。
【００６８】ＮチャネルＭＯＳトランジスタ１０４のゲ
ートにはレベルシフタ１０８によってその“Ｈ”レベル
が外部電源電位Ｅｘｔ．Ｖｃｃである信号が与えられ
る。ＮチャネルＭＯＳトランジスタ１０６のゲートに
は、“Ｈ”レベルが内部昇圧電位Ｖｐｐｏである信号が
与えられる。この３つのトランジスタは、レベルシフタ
１０８、１１０による遅延のために、ゲートに与える電
位が低いトランジスタから導通する。
ートにはレベルシフタ１０８によってその“Ｈ”レベル
が外部電源電位Ｅｘｔ．Ｖｃｃである信号が与えられ
る。ＮチャネルＭＯＳトランジスタ１０６のゲートに
は、“Ｈ”レベルが内部昇圧電位Ｖｐｐｏである信号が
与えられる。この３つのトランジスタは、レベルシフタ
１０８、１１０による遅延のために、ゲートに与える電
位が低いトランジスタから導通する。
【００６９】つまりＮチャネルＭＯＳトランジスタ１０
２、ＮチャネルＭＯＳトランジスタ１０４、Ｎチャネル
ＭＯＳトランジスタ１０６の順に導通する。
２、ＮチャネルＭＯＳトランジスタ１０４、Ｎチャネル
ＭＯＳトランジスタ１０６の順に導通する。
【００７０】内部制御信号ＨＯＵＴが“Ｌ”レベルから
“Ｈ”レベルに立上がると最初にＮチャネルＭＯＳトラ
ンジスタ１０２が導通しその後レベルシフタ１０８の遅
延時間分遅れてＮチャネルＭＯＳトランジスタ１０４が
導通する。さらにレベルシフタ１１０の遅延時間分遅れ
てＮチャネルＭＯＳトランジスタ１０６が導通する。
“Ｈ”レベルに立上がると最初にＮチャネルＭＯＳトラ
ンジスタ１０２が導通しその後レベルシフタ１０８の遅
延時間分遅れてＮチャネルＭＯＳトランジスタ１０４が
導通する。さらにレベルシフタ１１０の遅延時間分遅れ
てＮチャネルＭＯＳトランジスタ１０６が導通する。
【００７１】このように、ゲートに与える電圧の低い順
番に出力トランジスタを導通させ出力端子の電位を徐々
に“Ｈ”レベルまで引き上げることによって、大電流が
外部電源から出力端子に流れることを防ぐことができ、
リンギングを低減できる。
番に出力トランジスタを導通させ出力端子の電位を徐々
に“Ｈ”レベルまで引き上げることによって、大電流が
外部電源から出力端子に流れることを防ぐことができ、
リンギングを低減できる。
【００７２】図２では、出力トランジスタを並列に３個
接続する例を示したが、４個以上であっても同様の効果
が得られる。
接続する例を示したが、４個以上であっても同様の効果
が得られる。
【００７３】［実施の形態２］図５は、本発明の実施の
形態２の半導体装置に用いられる出力バッファ回路１３
１の基本構成を示す回路図である。
形態２の半導体装置に用いられる出力バッファ回路１３
１の基本構成を示す回路図である。
【００７４】出力バッファ回路１３１は、実施の形態１
の変形例として、出力トランジスタとしてＮチャネルＭ
ＯＳトランジスタ１０２、１０４、１０６にかえてＮチ
ャネルＭＯＳトランジスタ１０２ａ、１０４ａ、１０６
ａを備える。
の変形例として、出力トランジスタとしてＮチャネルＭ
ＯＳトランジスタ１０２、１０４、１０６にかえてＮチ
ャネルＭＯＳトランジスタ１０２ａ、１０４ａ、１０６
ａを備える。
【００７５】ゲート電位の単位変化量あたりのソース・
ドレイン電流の変化量を電流駆動能力とすると、Ｎチャ
ネルＭＯＳトランジスタ１０２ａは、ＮチャネルＭＯＳ
トランジスタ１０４ａ、１０６ａより電流駆動能力が小
さく設定される。
ドレイン電流の変化量を電流駆動能力とすると、Ｎチャ
ネルＭＯＳトランジスタ１０２ａは、ＮチャネルＭＯＳ
トランジスタ１０４ａ、１０６ａより電流駆動能力が小
さく設定される。
【００７６】具体的には、電流駆動能力はＭＯＳトラン
ジスタのゲート幅をゲート長で除した値（ゲート幅／ゲ
ート長）に比例するので、ＮチャネルＭＯＳトランジス
タ１０２ａ、１０４ａ、１０６ａのゲート長を一定値と
しゲート幅をそれぞれＷ２、Ｗ４、Ｗ６とすると、Ｗ２
＜Ｗ４、Ｗ６とする。
ジスタのゲート幅をゲート長で除した値（ゲート幅／ゲ
ート長）に比例するので、ＮチャネルＭＯＳトランジス
タ１０２ａ、１０４ａ、１０６ａのゲート長を一定値と
しゲート幅をそれぞれＷ２、Ｗ４、Ｗ６とすると、Ｗ２
＜Ｗ４、Ｗ６とする。
【００７７】このようなゲート幅に設定することによ
り、出力バッファ回路が“Ｈ”出力を出力する際の波形
の立上がり時に、急激に電流が流れることを実施の形態
１よりもさらに防ぐことができる。すなわち、さらにリ
ンギングが低減される。
り、出力バッファ回路が“Ｈ”出力を出力する際の波形
の立上がり時に、急激に電流が流れることを実施の形態
１よりもさらに防ぐことができる。すなわち、さらにリ
ンギングが低減される。
【００７８】図６は、出力バッファ回路１３１の動作を
説明するための動作波形図である。図５、図６を参照し
て、第２の内部制御信号ＬＯＵＴ＝“Ｌ”状態である場
合を考える。このとき、ＮチャネルＭＯＳトランジスタ
１１２は非導通状態である。
説明するための動作波形図である。図５、図６を参照し
て、第２の内部制御信号ＬＯＵＴ＝“Ｌ”状態である場
合を考える。このとき、ＮチャネルＭＯＳトランジスタ
１１２は非導通状態である。
【００７９】出力端子ＤＱｒのレベルが初期に０Ｖのと
きを考えると第１の内部制御信号ＨＯＵＴは“Ｌ”レベ
ルであり、レベルシフタ１０８、１１０の出力であるノ
ードＮ１２、Ｎ１３の電位も“Ｌ”レベルであるためＮ
チャネルＭＯＳトランジスタ１０２ａ、１０４ａおよび
１０６ａはそれぞれ非導通状態である。
きを考えると第１の内部制御信号ＨＯＵＴは“Ｌ”レベ
ルであり、レベルシフタ１０８、１１０の出力であるノ
ードＮ１２、Ｎ１３の電位も“Ｌ”レベルであるためＮ
チャネルＭＯＳトランジスタ１０２ａ、１０４ａおよび
１０６ａはそれぞれ非導通状態である。
【００８０】時刻ｔ１において、ノードＮ１１に与えら
れる第１の内部制御信号ＨＯＵＴが０Ｖから内部降圧電
位Ｖｃｃ（たとえば、２．５Ｖ）まで立上がると、それ
に応じてＮチャネルＭＯＳトランジスタ１０２ａが導通
状態となる。ＤＱｒの電位は図６の波形Ａ' に示すよう
に（２．５Ｖ−Ｖｔ）の電位にむけて上昇を開始する。
ただしＶｔはＮチャネルＭＯＳトランジスタのしきい値
電圧である。
れる第１の内部制御信号ＨＯＵＴが０Ｖから内部降圧電
位Ｖｃｃ（たとえば、２．５Ｖ）まで立上がると、それ
に応じてＮチャネルＭＯＳトランジスタ１０２ａが導通
状態となる。ＤＱｒの電位は図６の波形Ａ' に示すよう
に（２．５Ｖ−Ｖｔ）の電位にむけて上昇を開始する。
ただしＶｔはＮチャネルＭＯＳトランジスタのしきい値
電圧である。
【００８１】時刻ｔ１〜ｔ２では第１の内部制御信号Ｈ
ＯＵＴはレベルシフタ１０８によりレベル変換され、そ
の“Ｈ”レベルが与えられた電源電位である外部電源電
位Ｅｘｔ．Ｖｃｃとなる。
ＯＵＴはレベルシフタ１０８によりレベル変換され、そ
の“Ｈ”レベルが与えられた電源電位である外部電源電
位Ｅｘｔ．Ｖｃｃとなる。
【００８２】時刻ｔ２においては、レベルシフタ１０８
の電圧変換が終了し、ＮチャネルＭＯＳトランジスタ１
０４ａが導通状態となる。出力端子ＤＱｒの電位は図６
の波形Ｂ' に示すように（３．３Ｖ−Ｖｔ）の電位にむ
けて上昇を開始する。
の電圧変換が終了し、ＮチャネルＭＯＳトランジスタ１
０４ａが導通状態となる。出力端子ＤＱｒの電位は図６
の波形Ｂ' に示すように（３．３Ｖ−Ｖｔ）の電位にむ
けて上昇を開始する。
【００８３】時刻ｔ２〜ｔ３では第１の内部制御信号Ｈ
ＯＵＴはレベルシフタ１１０によりレベル変換され、ノ
ードＮ１３の電位は、その“Ｈ”レベルが与えられた電
源電位である内部昇圧電位Ｖｐｐｏとなる。
ＯＵＴはレベルシフタ１１０によりレベル変換され、ノ
ードＮ１３の電位は、その“Ｈ”レベルが与えられた電
源電位である内部昇圧電位Ｖｐｐｏとなる。
【００８４】時刻ｔ３においては、レベルシフタ１１０
の電圧変換が終了し、ＮチャネルＭＯＳトランジスタ１
０６が導通状態となる。ＤＱｒの電位は図６の波形Ｃ'
に示すように外部電源電位Ｅｘｔ．Ｖｃｃ（３．３Ｖ）
の電位にむけて上昇を開始する。
の電圧変換が終了し、ＮチャネルＭＯＳトランジスタ１
０６が導通状態となる。ＤＱｒの電位は図６の波形Ｃ'
に示すように外部電源電位Ｅｘｔ．Ｖｃｃ（３．３Ｖ）
の電位にむけて上昇を開始する。
【００８５】図６の波形Ｙは、図２に示した出力バッフ
ァ回路１００の出力波形を示しており、図５に示した出
力バッファ１３１は、波形の立ち上り方が時刻ｔ１〜ｔ
２にかけては波形Ｙと比べて緩やかで、時刻ｔ２〜ｔ３
にかけては急峻になっている。
ァ回路１００の出力波形を示しており、図５に示した出
力バッファ１３１は、波形の立ち上り方が時刻ｔ１〜ｔ
２にかけては波形Ｙと比べて緩やかで、時刻ｔ２〜ｔ３
にかけては急峻になっている。
【００８６】つまり、出力端子に流入する電流の変化量
がもっとも大きい時刻ｔ１での電流の変化量の大きさの
ピークを下げるとともに、時刻ｔ２〜ｔ３では時刻ｔ１
〜ｔ２で電流が少なかった分を補うようにサイズの大き
なトランジスタで電流を供給する。
がもっとも大きい時刻ｔ１での電流の変化量の大きさの
ピークを下げるとともに、時刻ｔ２〜ｔ３では時刻ｔ１
〜ｔ２で電流が少なかった分を補うようにサイズの大き
なトランジスタで電流を供給する。
【００８７】したがって、実施の形態２の半導体装置で
用いられる出力バッファ回路１３１は、リンギングの原
因の一つである電流変化の大きさを抑えつつも出力端子
の電位の立ち上がり時間は小さい優れた出力特性を有す
る。
用いられる出力バッファ回路１３１は、リンギングの原
因の一つである電流変化の大きさを抑えつつも出力端子
の電位の立ち上がり時間は小さい優れた出力特性を有す
る。
【００８８】［実施の形態３］図７は、実施の形態３の
半導体装置に用いられる出力バッファ回路１５０の構成
を示す回路図である。
半導体装置に用いられる出力バッファ回路１５０の構成
を示す回路図である。
【００８９】実施の形態１と異なるのは、ＮチャネルＭ
ＯＳトランジスタ単独のゲート電位を与えるレベルシフ
タ１４０の入力が内部制御信号ＨＯＵＴを受ける遅延回
路１４４によって与えられる点である。
ＯＳトランジスタ単独のゲート電位を与えるレベルシフ
タ１４０の入力が内部制御信号ＨＯＵＴを受ける遅延回
路１４４によって与えられる点である。
【００９０】図８は、図７に示した遅延回路１４４の構
成を示す回路図である。図８を参照して、遅延回路１４
４は、入力信号ＩＩＮをゲートに受けソースが接地電位
に結合されたＮチャネルＭＯＳトランジスタ１５４と、
入力信号ＩＩＮをゲートに受けソースが内部電源電位Ｉ
ｎｔ．Ｖｃｃに結合されドレインがＮチャネルＭＯＳト
ランジスタ１５４のドレインと結合されたＰチャネルＭ
ＯＳトランジスタ１５２と、ＮチャネルＭＯＳトランジ
スタ１５４のドレインの電位をゲートに受け、ソースが
接地電位に結合されたＮチャネルＭＯＳトランジスタ１
５８と、ＮチャネルＭＯＳトランジスタ１５４のドレイ
ンの電位をゲートに受けソースが内部電源電位Ｉｎｔ．
Ｖｃｃに結合されドレインがＮチャネルＭＯＳトランジ
スタ１５８のドレインと接続されたＰチャネルＭＯＳト
ランジスタ１５６とを含む。
成を示す回路図である。図８を参照して、遅延回路１４
４は、入力信号ＩＩＮをゲートに受けソースが接地電位
に結合されたＮチャネルＭＯＳトランジスタ１５４と、
入力信号ＩＩＮをゲートに受けソースが内部電源電位Ｉ
ｎｔ．Ｖｃｃに結合されドレインがＮチャネルＭＯＳト
ランジスタ１５４のドレインと結合されたＰチャネルＭ
ＯＳトランジスタ１５２と、ＮチャネルＭＯＳトランジ
スタ１５４のドレインの電位をゲートに受け、ソースが
接地電位に結合されたＮチャネルＭＯＳトランジスタ１
５８と、ＮチャネルＭＯＳトランジスタ１５４のドレイ
ンの電位をゲートに受けソースが内部電源電位Ｉｎｔ．
Ｖｃｃに結合されドレインがＮチャネルＭＯＳトランジ
スタ１５８のドレインと接続されたＰチャネルＭＯＳト
ランジスタ１５６とを含む。
【００９１】ＮチャネルＭＯＳトランジスタ１５８のド
レインの電位は遅延回路１４４の出力信号ＩＯＵＴを与
える。
レインの電位は遅延回路１４４の出力信号ＩＯＵＴを与
える。
【００９２】外部電源電位Ｅｘｔ．Ｖｃｃは、しばしば
半導体装置に外部電源電位を与える電源ラインにのるノ
イズにより電位が変動する。それに比較して内部電源電
位Ｉｎｔ．Ｖｃｃや、内部昇圧電位Ｖｐｐｏは半導体装
置内部で発生され、安定化されているため比較的安定し
た電位を保つ。
半導体装置に外部電源電位を与える電源ラインにのるノ
イズにより電位が変動する。それに比較して内部電源電
位Ｉｎｔ．Ｖｃｃや、内部昇圧電位Ｖｐｐｏは半導体装
置内部で発生され、安定化されているため比較的安定し
た電位を保つ。
【００９３】図２、図５の構成では、外部電源電位Ｅｘ
ｔ．Ｖｃｃを電源電位としてうけるレベルシフタ１０８
が内部制御信号ＨＯＵＴを変換し、その出力信号を受け
るレベルシフタ１１０の動作によって出力トランジスタ
のＮチャネルＭＯＳトランジスタ１０６が導通するタイ
ミングが決まる。この構成では外部電源電位Ｅｘｔ．Ｖ
ｃｃが変動した場合、ＮチャネルＭＯＳトランジスタ１
０６が導通するタイミングが影響を受ける。
ｔ．Ｖｃｃを電源電位としてうけるレベルシフタ１０８
が内部制御信号ＨＯＵＴを変換し、その出力信号を受け
るレベルシフタ１１０の動作によって出力トランジスタ
のＮチャネルＭＯＳトランジスタ１０６が導通するタイ
ミングが決まる。この構成では外部電源電位Ｅｘｔ．Ｖ
ｃｃが変動した場合、ＮチャネルＭＯＳトランジスタ１
０６が導通するタイミングが影響を受ける。
【００９４】図７に示した構成とすることによって、外
部電源電位Ｅｘｔ．Ｖｃｃが多少変動しても各トランジ
スタの導通するタイミングを一定に保つことができるの
で出力端子ＤＱｒから出力される出力波形を安定させる
ことができる。
部電源電位Ｅｘｔ．Ｖｃｃが多少変動しても各トランジ
スタの導通するタイミングを一定に保つことができるの
で出力端子ＤＱｒから出力される出力波形を安定させる
ことができる。
【００９５】図７では、レベルシフタ１４０の前に遅延
回路１４４を接続しているが、レベルシフタ１４０の出
力信号とＮチャネルＭＯＳトランジスタ１３６のゲート
との間に遅延回路を設けても同様の効果が得られる。
回路１４４を接続しているが、レベルシフタ１４０の出
力信号とＮチャネルＭＯＳトランジスタ１３６のゲート
との間に遅延回路を設けても同様の効果が得られる。
【００９６】［実施の形態４］図９は、実施の形態４の
半導体装置に用いられる出力バッファ回路１７０の構成
を示す回路図である。
半導体装置に用いられる出力バッファ回路１７０の構成
を示す回路図である。
【００９７】図９を参照して、出力バッファ回路１７０
は、第１の内部制御信号ＨＯＵＴを受ける遅延回路１７
８と、遅延回路１７８の出力を受け、内部昇圧電位Ｖｐ
ｐｏの電位に応じてレベル変換するレベルシフタ１８０
と、レベルシフタ１８０の出力をゲートに受け出力端子
ＤＱｒと外部電源電位Ｅｘｔ．Ｖｃｃとを結合するＮチ
ャネルＭＯＳトランジスタ１７２と、第１の内部制御信
号ＨＯＵＴを受ける駆動回路１９２と、駆動回路１９２
の出力を受け外部電源電位Ｅｘｔ．Ｖｃｃと出力端子Ｄ
Ｑｒとを結合するＮチャネルＭＯＳトランジスタ１７４
と、第２の内部制御信号ＬＯＵＴをゲートに受け接地電
位と出力端子ＤＱｒとを結合するＮチャネルＭＯＳトラ
ンジスタ１７６とを含む。
は、第１の内部制御信号ＨＯＵＴを受ける遅延回路１７
８と、遅延回路１７８の出力を受け、内部昇圧電位Ｖｐ
ｐｏの電位に応じてレベル変換するレベルシフタ１８０
と、レベルシフタ１８０の出力をゲートに受け出力端子
ＤＱｒと外部電源電位Ｅｘｔ．Ｖｃｃとを結合するＮチ
ャネルＭＯＳトランジスタ１７２と、第１の内部制御信
号ＨＯＵＴを受ける駆動回路１９２と、駆動回路１９２
の出力を受け外部電源電位Ｅｘｔ．Ｖｃｃと出力端子Ｄ
Ｑｒとを結合するＮチャネルＭＯＳトランジスタ１７４
と、第２の内部制御信号ＬＯＵＴをゲートに受け接地電
位と出力端子ＤＱｒとを結合するＮチャネルＭＯＳトラ
ンジスタ１７６とを含む。
【００９８】駆動回路１９２は、第１の内部制御信号Ｈ
ＯＵＴをゲートに受け、ソースが接地電位に接続された
ＮチャネルＭＯＳトランジスタ１８４と、第１の内部制
御信号ＨＯＵＴをゲートに受け、ソースが内部電源電位
Ｉｎｔ．Ｖｃｃに結合されドレインがＮチャネルＭＯＳ
トランジスタ１８４のドレインと接続されたＰチャネル
ＭＯＳトランジスタ１８２と、ゲートにＮチャネルＭＯ
Ｓトランジスタ１８４のドレインの電位を受けソースが
接地電位に結合されたＮチャネルＭＯＳトランジスタ１
９０と、ゲートにＮチャネルＭＯＳトランジスタ１８４
のドレインの電位を受けドレインがＮチャネルＭＯＳト
ランジスタ１９０のドレインと接続されたＰチャネルＭ
ＯＳトランジスタ１８８と、ゲートおよびドレインがＰ
チャネルＭＯＳトランジスタ１８８のソースと接続され
ソースが内部電源電位Ｉｎｔ．Ｖｃｃと結合されたＰチ
ャネルＭＯＳトランジスタ１８６とを含む。
ＯＵＴをゲートに受け、ソースが接地電位に接続された
ＮチャネルＭＯＳトランジスタ１８４と、第１の内部制
御信号ＨＯＵＴをゲートに受け、ソースが内部電源電位
Ｉｎｔ．Ｖｃｃに結合されドレインがＮチャネルＭＯＳ
トランジスタ１８４のドレインと接続されたＰチャネル
ＭＯＳトランジスタ１８２と、ゲートにＮチャネルＭＯ
Ｓトランジスタ１８４のドレインの電位を受けソースが
接地電位に結合されたＮチャネルＭＯＳトランジスタ１
９０と、ゲートにＮチャネルＭＯＳトランジスタ１８４
のドレインの電位を受けドレインがＮチャネルＭＯＳト
ランジスタ１９０のドレインと接続されたＰチャネルＭ
ＯＳトランジスタ１８８と、ゲートおよびドレインがＰ
チャネルＭＯＳトランジスタ１８８のソースと接続され
ソースが内部電源電位Ｉｎｔ．Ｖｃｃと結合されたＰチ
ャネルＭＯＳトランジスタ１８６とを含む。
【００９９】遅延回路１７８は図８で示した遅延回路１
４４と同様の構成をとり、レベルシフタ１８０は図３で
示したレベルシフタ１０８と同様の構成をとるので説明
は繰り返さない。
４４と同様の構成をとり、レベルシフタ１８０は図３で
示したレベルシフタ１０８と同様の構成をとるので説明
は繰り返さない。
【０１００】実施の形態４では、出力バッファの“Ｈ”
側駆動トランジスタのうち、先に導通させるＮチャネル
ＭＯＳトランジスタ１７４のゲートに与える電位を内部
電源電位Ｉｎｔ．ＶｃｃからＰチャネルＭＯＳトランジ
スタ１８６のしきい値電圧だけ低く設定する。
側駆動トランジスタのうち、先に導通させるＮチャネル
ＭＯＳトランジスタ１７４のゲートに与える電位を内部
電源電位Ｉｎｔ．ＶｃｃからＰチャネルＭＯＳトランジ
スタ１８６のしきい値電圧だけ低く設定する。
【０１０１】図１０は、図９に示した出力バッファ回路
１７０の動作を説明するための動作波形図である。
１７０の動作を説明するための動作波形図である。
【０１０２】図９、図１０を参照して、第２の内部制御
信号ＬＯＵＴ＝“Ｌ”状態である場合を考える。このと
き、ＮチャネルＭＯＳトランジスタ１７６は非導通状態
である。
信号ＬＯＵＴ＝“Ｌ”状態である場合を考える。このと
き、ＮチャネルＭＯＳトランジスタ１７６は非導通状態
である。
【０１０３】出力端子ＤＱｒのレベルが初期に０Ｖのと
きを考えると第１の内部制御信号ＨＯＵＴは“Ｌ”レベ
ルであり、ノードＮ３２、Ｎ３３の電位も“Ｌ”レベル
であるためＮチャネルＭＯＳトランジスタ１７２、１７
４はそれぞれ非導通状態である。
きを考えると第１の内部制御信号ＨＯＵＴは“Ｌ”レベ
ルであり、ノードＮ３２、Ｎ３３の電位も“Ｌ”レベル
であるためＮチャネルＭＯＳトランジスタ１７２、１７
４はそれぞれ非導通状態である。
【０１０４】時刻ｔ１において、ノードＮ１に与えられ
る第１の内部制御信号ＨＯＵＴが０Ｖから内部降圧電位
Ｖｃｃ（たとえば、２．５Ｖ）まで立上がる。
る第１の内部制御信号ＨＯＵＴが０Ｖから内部降圧電位
Ｖｃｃ（たとえば、２．５Ｖ）まで立上がる。
【０１０５】時刻ｔ２においては、ＰチャネルＭＯＳト
ランジスタ１８２およびＮチャネルＭＯＳトランジスタ
１８４とで構成されるインバータによって反転された第
１の内部制御信号ＨＯＵＴに応じてノードＮ３２の電位
が“Ｈ”レベルになる。Ｎ３２の電位はＰチャネルＭＯ
Ｓトランジスタ１８６のしきい値Ｖｔｐ分だけ内部降圧
電位Ｖｃｃからさらに降下した電位となる。
ランジスタ１８２およびＮチャネルＭＯＳトランジスタ
１８４とで構成されるインバータによって反転された第
１の内部制御信号ＨＯＵＴに応じてノードＮ３２の電位
が“Ｈ”レベルになる。Ｎ３２の電位はＰチャネルＭＯ
Ｓトランジスタ１８６のしきい値Ｖｔｐ分だけ内部降圧
電位Ｖｃｃからさらに降下した電位となる。
【０１０６】時刻ｔ２〜ｔ３ではＮチャネルＭＯＳトラ
ンジスタ１７４が導通状態となる。出力端子ＤＱｒの電
位は図１０の波形Ａ”に示すように（２．５Ｖ−Ｖｔｐ
−Ｖｔ）の電位にむけて上昇を開始する。
ンジスタ１７４が導通状態となる。出力端子ＤＱｒの電
位は図１０の波形Ａ”に示すように（２．５Ｖ−Ｖｔｐ
−Ｖｔ）の電位にむけて上昇を開始する。
【０１０７】時刻ｔ３においては、遅延回路１７８、レ
ベルシフタ１８０を介しての電圧変換が終了し、Ｎチャ
ネルＭＯＳトランジスタ１７２が導通状態となる。ＤＱ
ｒの電位は図１０の波形Ｂ”に示すように外部電源電位
Ｅｘｔ．Ｖｃｃ（３．３Ｖ）の電位にむけて上昇を開始
する。
ベルシフタ１８０を介しての電圧変換が終了し、Ｎチャ
ネルＭＯＳトランジスタ１７２が導通状態となる。ＤＱ
ｒの電位は図１０の波形Ｂ”に示すように外部電源電位
Ｅｘｔ．Ｖｃｃ（３．３Ｖ）の電位にむけて上昇を開始
する。
【０１０８】この構成を用いることによって、最初に導
通するＮチャネルＭＯＳトランジスタ１７４のゲート電
位がさらに低く設定されるため実施の形態１の場合より
も出力の立上がり初期に導通するトランジスタに流れる
電流量をさらに絞ることができるので、実施の形態１よ
りもさらにリンギングが低減できる。
通するＮチャネルＭＯＳトランジスタ１７４のゲート電
位がさらに低く設定されるため実施の形態１の場合より
も出力の立上がり初期に導通するトランジスタに流れる
電流量をさらに絞ることができるので、実施の形態１よ
りもさらにリンギングが低減できる。
【０１０９】実施の形態１と同様に、並列に設けられた
“Ｈ”側駆動トランジスタの数が３個以上であっても、
同様の効果が得られる。
“Ｈ”側駆動トランジスタの数が３個以上であっても、
同様の効果が得られる。
【０１１０】また、実施の形態２のように、Ｎチャネル
ＭＯＳトランジスタ１７２のゲート幅よりＮチャネルＭ
ＯＳトランジスタ１７４のゲート幅を小さくしさらに効
果を大きくすることも考えられる。
ＭＯＳトランジスタ１７２のゲート幅よりＮチャネルＭ
ＯＳトランジスタ１７４のゲート幅を小さくしさらに効
果を大きくすることも考えられる。
【０１１１】
【発明の効果】以上のように、請求項１記載の半導体装
置は、出力端子の電位を分けて“Ｈ”レベルまで引き上
げることによって大電流が半導体装置の出力バッファか
ら出力端子に流れることを防ぐことができ、リンギング
を低減できる。
置は、出力端子の電位を分けて“Ｈ”レベルまで引き上
げることによって大電流が半導体装置の出力バッファか
ら出力端子に流れることを防ぐことができ、リンギング
を低減できる。
【０１１２】請求項２および３記載の半導体装置は、出
力端子の電位を３段階に分けて“Ｈ”レベルまで引き上
げることによって大電流が半導体装置の出力バッファか
ら出力端子に流れることを防ぐことができ、さらにリン
ギングを低減できる。
力端子の電位を３段階に分けて“Ｈ”レベルまで引き上
げることによって大電流が半導体装置の出力バッファか
ら出力端子に流れることを防ぐことができ、さらにリン
ギングを低減できる。
【０１１３】請求項４および５記載の半導体装置は、出
力端子の電位を３段階に分けて“Ｈ”レベルまで引き上
げる出力トランジスタの電流駆動能力を徐々に大きくす
ることによって、電流が外部電源から出力端子にむけて
流れ始める時点の電流値をさらに小さくするので、さら
にリンギングを低減できる。
力端子の電位を３段階に分けて“Ｈ”レベルまで引き上
げる出力トランジスタの電流駆動能力を徐々に大きくす
ることによって、電流が外部電源から出力端子にむけて
流れ始める時点の電流値をさらに小さくするので、さら
にリンギングを低減できる。
【０１１４】請求項６および７記載の半導体装置は、出
力端子の電位を“Ｈ”レベルまで引き上げる出力トラン
ジスタのうち最初に導通する出力トランジスタの活性化
時のゲートの電位を低くする。したがって電流が出力端
子にむけて流れ始める時点の電流値をさらに小さくする
ので、さらにリンギングを低減できる。
力端子の電位を“Ｈ”レベルまで引き上げる出力トラン
ジスタのうち最初に導通する出力トランジスタの活性化
時のゲートの電位を低くする。したがって電流が出力端
子にむけて流れ始める時点の電流値をさらに小さくする
ので、さらにリンギングを低減できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置１の全体
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図２】 本発明の実施の形態１における出力バッファ
回路１００の回路図である。
回路１００の回路図である。
【図３】 図２に示したレベルシフタ１０８の構成を示
す回路図である。
す回路図である。
【図４】 図２に示した出力バッファ１００の動作を説
明する動作波形図である。
明する動作波形図である。
【図５】 実施の形態２の半導体装置に用いられる出力
バッファ回路１３１の構成を示す回路図である。
バッファ回路１３１の構成を示す回路図である。
【図６】 図５に示した出力バッファ１３１の動作を説
明する動作波形図である。
明する動作波形図である。
【図７】 実施の形態３の半導体装置に用いられる出力
バッファ回路１５０の構成を示す回路図である。
バッファ回路１５０の構成を示す回路図である。
【図８】 図７に示した遅延回路１４４の構成を示す回
路図である。
路図である。
【図９】 実施の形態４の半導体装置に用いられる出力
バッファ回路１７０の構成を示す回路図である。
バッファ回路１７０の構成を示す回路図である。
【図１０】 図９に示した出力バッファ１７０の動作を
説明するための動作波形図である。
説明するための動作波形図である。
【図１１】 従来の出力バッファ回路の構成を示す回路
図である。
図である。
【図１２】 図１１に示した出力バッファ回路の動作を
説明するための動作波形図である。
説明するための動作波形図である。
【図１３】 従来の出力バッファ回路の第２例の構成を
示す回路図である。
示す回路図である。
【図１４】 図１３に示したブートストラップ回路２３
３の構成を示す回路図である。
３の構成を示す回路図である。
１０２，１０４，１０６，１０２ａ，１０４ａ，１０６
ａ，１１２，１２２，２４，１３２，１３４，１３６，
１４２，１５４，１５８，１７２，１７４，１７６，１
８４，１９０ ＮチャネルＭＯＳトランジスタ、１０
８，１１０，１３８，１４０，１８０ レベルシフタ、
１４４，１７８ 遅延回路、１３０ インバータ、１２
６，１２８，１５２，１５６，１８２，１８６，１８８
ＰチャネルＭＯＳトランジスタ。
ａ，１１２，１２２，２４，１３２，１３４，１３６，
１４２，１５４，１５８，１７２，１７４，１７６，１
８４，１９０ ＮチャネルＭＯＳトランジスタ、１０
８，１１０，１３８，１４０，１８０ レベルシフタ、
１４４，１７８ 遅延回路、１３０ インバータ、１２
６，１２８，１５２，１５６，１８２，１８６，１８８
ＰチャネルＭＯＳトランジスタ。
Claims (7)
- 【請求項１】 半導体基板上に形成される半導体装置で
あって、 出力端子と、 第１の内部制御信号の活性化に応じて前記出力端子に外
部電源から電流を供給する第１のＭＯＳトランジスタ
と、 前記第１の内部制御信号の活性化に応じて第２の内部制
御信号を出力する第１の駆動手段と、 前記第２の内部制御信号をゲートに受け、前記第２の内
部制御信号の活性化に応じて前記出力端子に前記外部電
源から電流を供給する第２のＭＯＳトランジスタとを備
え、 前記第２の内部制御信号は、前記第１の内部制御信号よ
りも高い活性化電位を有する、半導体装置。 - 【請求項２】 前記第１の内部制御信号の活性化に応じ
て、前記第２の内部制御信号の活性化より遅れて第３の
内部制御信号を出力する第２の駆動手段と、 前記第３の内部制御信号をゲートに受け、前記第３の内
部制御信号の活性化に応じて前記出力端子に前記外部電
源から電流を供給する第３のＭＯＳトランジスタとをさ
らに備え、 前記第３の内部制御信号は、前記第２の内部制御信号よ
りも高い活性化電位を有する、請求項１記載の半導体装
置。 - 【請求項３】 前記外部電源の電位を受けて昇圧し、前
記外部電源の電位より高い内部昇圧電位を発生する昇圧
手段と、 前記外部電源の電位を受けて降圧し、前記外部電源の電
位より低い内部降圧電位を発生する降圧手段とをさらに
備え、 前記第１の内部制御信号の活性化電位は前記内部降圧電
位であり、 前記第２の内部制御信号の活性化電位は前記外部電源の
電位であり、 前記第３の内部制御信号の活性化電位は前記内部昇圧電
位である、請求項２記載の半導体装置。 - 【請求項４】 ゲート電位の単位変化量あたりのソース
・ドレイン電流の変化量を電流駆動能力とするとき、 前記第３のＭＯＳトランジスタの電流駆動能力は、前記
第２のＭＯＳトランジスタの電流駆動能力より大きく、 前記第２のＭＯＳトランジスタの電流駆動能力は、前記
第１のＭＯＳトランジスタの電流駆動能力より大きい、
請求項２記載の半導体装置。 - 【請求項５】 前記電流駆動能力の大きさは、ＭＯＳト
ランジスタの（ゲート幅／ゲート長）を変えることによ
り決定される、請求項４記載の半導体装置。 - 【請求項６】 前記外部電源の電位を受け、昇圧し内部
昇圧電位を発生する昇圧手段と、 前記外部電源の電位を受け、降圧し内部降圧電位を発生
する降圧手段と、 前記第１の内部制御信号を受けて前記第１のＭＯＳトラ
ンジスタのゲート電位を駆動する第２の駆動手段とをさ
らに備え、 前記第１の内部制御信号の活性化電位は、前記内部降圧
電位であり、 前記第２の内部制御信号の活性化電位は、前記内部昇圧
電位であり、 前記第２の駆動手段は、 前記内部降圧電位を受けてさらに降圧する電圧降下手段
を含み、前記電圧降下手段が発生する電位に応じて、前
記第２のＭＯＳトランジスタのゲート電位を駆動する、
請求項１記載の半導体装置。 - 【請求項７】 前記電圧降下手段は、前記内部降圧電位
をソースに受け、ゲートとドレインが接続されたＭＯＳ
トランジスタを含む、請求項６記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012789A JPH11214978A (ja) | 1998-01-26 | 1998-01-26 | 半導体装置 |
| US09/116,243 US6118325A (en) | 1998-01-26 | 1998-07-16 | Semiconductor device capable of preventing ringing of output waveform |
| TW087112088A TW418562B (en) | 1998-01-26 | 1998-07-24 | Semiconductor device capable of preventing ringing of output wave form |
| DE19834957A DE19834957C2 (de) | 1998-01-26 | 1998-08-03 | Halbleitervorrichtung |
| CNB981195016A CN1134108C (zh) | 1998-01-26 | 1998-09-18 | 能抑制输出波形的减幅振荡现象的半导体装置 |
| KR1019980038860A KR100301602B1 (ko) | 1998-01-26 | 1998-09-19 | 출력파형의링잉을억제하는것이가능한반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012789A JPH11214978A (ja) | 1998-01-26 | 1998-01-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214978A true JPH11214978A (ja) | 1999-08-06 |
Family
ID=11815179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10012789A Withdrawn JPH11214978A (ja) | 1998-01-26 | 1998-01-26 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6118325A (ja) |
| JP (1) | JPH11214978A (ja) |
| KR (1) | KR100301602B1 (ja) |
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