JPH11215081A

JPH11215081A - データ処理システム

Info

Publication number: JPH11215081A
Application number: JP10010879A
Authority: JP
Inventors: Tetsuya Nakagawa; 哲也中川; Hidetoshi Sekine; 英敏関根; Yuki Inoue; 由紀井上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-01-23
Filing date: 1998-01-23
Publication date: 1999-08-06

Abstract

(57)【要約】【課題】ＴＤＭＡ無線通信端末装置等の通信機能とハン
ドヘルドＰＣの複合装置化する場合の、省電力と、通信
たち上げの高速化を実現する。【解決手段】複合端末の動作モードを示す記憶回路８と
タイマユニット１からの信号出力を制御するゲート回路
２を備え、記憶回路８の状態情報でゲート回路２を制御
し、ＣＰＵ５を通信機能とデータ処理機能に共用する。【効果】複合端末の動作モードに合わせてタイマユニッ
トからの信号をコントロールでき、使用していない回路
の動作を完全に停止させることが可能となり、無駄な消
費電流の発生を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明はデータ処理システ
ム、更に詳しくいえば、通信機能とデータ処理機能とを
共用で処理する中央処理ユニット（以下ＣＰＵと略称）
をもつデータ処理システム、特にタイマユニット部の構
成、制御に関する。

【０００２】

【従来の技術】近時、デジタルセルラ携帯電話を始めと
する移動端末装置の開発では、より多機能、使い勝手の
向上の技術の開発が図られている。特に携帯可能なパー
ソナルコンピュータ（以下、ハンドヘルドＰＣとも呼
ぶ）と携帯電話との複合化が進むと予想されている。現
在のハンドヘルドＰＣでは通信機能として電話回線を用
いるモデムが主流であるが、将来、このモデムが無線デ
ータ通信機能をもつ装置で置き換えられものと予想され
る。ここで無線データ通信機能とは携帯電話やコードレ
ス電話ベースのデータ通信サービス機能である。次世代
携帯端末においては携帯電話を始めとするＴＤＭＡ（時
分割多重アクセス）型の無線通信端末装置とハンドヘル
ドＰＣの複合化が進むのは必至である。

【０００３】ハンドヘルドＰＣは、ＣＰＵを中心にメモ
リやタイマユニットを始めとする周辺回路を加えて構成
される。ＴＤＭＡ無線通信端末装置は全体制御用のＣＰ
Ｕを中心にＤＳＰ、メモリ及びＴＤＭＡタイマユニット
を始めとする周辺回路を加えて構成される。複合化する
時、装置の小型化、コスト削減あるいは省電力の観点か
ら、ハンドヘルドＰＣのＣＰＵとＴＤＭＡ無線通信端末
装置の全体制御用ＣＰＵを１チップに統合することが望
ましい。

【０００４】

【発明が解決しようとする課題】しかし、ハンドヘルド
ＰＣとＴＤＭＡ無線通信端末装置との統合化おいては、
以下の問題が生じる。携帯端末装置では、特に省電力が
重要であり、複数の機能の内、不使用の機能に関する回
路部の電源切断が考えられるが、不使用から使用への切
り換え時に、動作が正常になるまでに時間がかかる。特
に、ハンドヘルドＰＣとＴＤＭＡ無線通信端末装置との
統合された装置では、ＰＣと通信の切り換え頻度が高ま
ることが予想されため、電源を開閉して、複数の処理機
能の切り換えを行うのは望ましくない。

【０００５】ハンドヘルドＰＣとＴＤＭＡ無線通信端末
装置との統合化する場合、ＴＤＭＡタイマユニットとハ
ンドヘルドＰＣのタイマユニットは、共にＣＰＵへの周
期的な割り込み信号を生成するため共用化が考えられる
が、両者のシステムのタイマユニットの構造の違いから
統合化において問題が生じる。ＴＤＭＡタイマユニット
は、ＣＰＵへの周期的な割り込み信号の他にバースト送
受信タイミング信号を発生する。よってＴＤＭＡタイマ
ユニットのみを用いて複合端末のタイマユニットを構成
する場合以下のような問題が発生する。複合端末でＰＣ
機能しか使っていない場合もＴＤＭＡ無線通信機能に関
連する部分が動作してしまう。そして無駄な消費電流が
発生する。これは動作モードに関わらずにタイマユニッ
トの全ての信号が生成されてしまうからである。

【０００６】また、複合端末では動作モードが複数存在
する。例えばＰＣ機能だけが動作して、電話機能（ＴＤ
ＭＡ無線通信端末装置）だけが非動作の場合、その逆の
場合、両者共に動作又は非動作の場合が存在する。すな
わち、これらのモードに合わせてタイマユニットを最適
に制御する必要がある。しかし、単純にＴＤＭＡタイマ
ユニットを用いるだけではこれを実現することはできな
い。

【０００７】従って、本発明の目的は、１つのタイマユ
ニットで時間制御される複数個のサブシステムで構成さ
れる複合システムにおいて、非動作モードのサブシステ
ムの消費電力を効果的に軽減するデータ処理システムを
提供することである。本発明の他の目的は、通信機能ブ
ロックとデータ処理用のインタフェースと、上記通信機
能データ処理で共用するＣＰＵとをもつデータ処理シス
テムにおいて、通信機能データ処理のタイマユニットを
通信機能ブロックとデータ処理機能ブロックに共用し、
通信機能の立ち上げを高速で行い、かつ省電力を効果的
に行うことである。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、１つのタイマユニットで時間制御され
る複数個のサブシステムで構成される複合システムにお
いて上記複数個のサブシステムの動作状態を示す記憶回
路と、前記記憶回路の内部状態に基づいて前記タイマユ
ニットから複数個のサブシステムを構成する必要構成部
へのタイミング信号入出力を選択する制御回路とを設け
る。特に好ましい形態として、複数個のサブシステムの
一つが通信機能ブロックで、他の一つがパーソナルＰＣ
のようなデータ処理機能ブロックであって、上記データ
処理機能で共用するＣＰＵとをもつデータ処理システム
において、上記ＣＰＵを上記通信機能ブロックと上記デ
ータ処理機能ブロックで共用し、上記通信機能ブロック
のＴＤＭＡタイマタイマユニットを用いて、上記ＣＰＵ
の割込み及び上記通信機能ブロックの送受信タミング信
号を発生し、通信機能とデータ処理機能の稼働状態を指
示する記憶回路の指示信号によって上記タイマユニット
から上記ＣＰＵと上記通信機能ブロックとに供給するタ
イミング信号の供給を制御する。

【０００９】本発明では、複合端末の動作モードに合わ
せてＴＤＭＡタイマユニットからの信号によって、不必
要な機能ブロックの動作を完全に停止させることが可能
となり、無駄な消費電流の発生を防止できる。しかもタ
イミング信号によって制御するため、動作開始時の立ち
上げが高速度で実現できる。

【００１０】

【発明の実施の形態】図１は、本発明によるデータ処理
システムの一実施形態を示すブロック構成図である。本
実施形態は、通信機能ブロックとしてＴＤＭＡ無線通信
機能をもつＰＣを構成する。図示のように、ＣＰＵ５、
デジタル信号処理装置（ＤＳＰ：Digital Signal Proce
ssor）４、ＴＤＭＡ無線通信機能を構成するアナログフ
ロントエンド及び高周波回路（ＡＦＥ及びＲＦ）３及び
ＴＤＭＡタイマユニット１がそれぞれバスインタフェー
ス６、９、１２及び１８を介してシステムバス１３に接
続されている。更に、２ビット記憶回路８がバスインタ
フェース１９、２０を介してシステムバス１３に接続さ
れている。ＣＰＵ５はシステムバス１３を介して全ての
システム構成要素を制御する。

【００１１】ＡＦＥ及びＲＦ回路３は、高周波バースト
信号を送受信して変復調処理を行い、かつベースバンド
のアナログデータとデジタルデータの変換を行う。ＤＳ
Ｐ４はインターフェース１０を介してＡＦＥ及びＲＦ回
路３との間でベースバンドのデジタルデータをやり取り
する。ＤＳＰ４はこのデジタルデータに対して情報源符
号化・復号化、通信路符号化・復号化等の信号処理を行
う。ＴＤＭＡタイマユニット１はゲート回路２を介して
入力される基本クロックＣＬＫに同期したタイミング信
号、すなわちＣＰＵへの割込み信号ＩＮＴ、ＡＦＥ及び
ＲＦ回路３への受信駆動信号（Ｒｘ−ＯＮ）信号及びの
送信駆動信号（Ｔｘ−ＯＮ）信号を生成する。これらの
タイミング信号はビット記憶回路８から線路１５及び１
６を介して加えられる信号によって駆動される。さら
に、ＰＣの周辺回路を構成するリードオンリーメモリ２
１、ランダムアクセスメモリ２２、表示装置２３及びキ
ーボード２４がシステムバス１３に接続されている。上
記構成において、ゲート回路２及びビット記憶回路８を
除いては従来のＴＤＭＡ無線通信装置と同様である。

【００１２】ＣＰＵ５は、全てのシステム構成要素を制
御する。ＡＦＥ及びＲＦ回路３は、高周波バースト信号
を送受信して変復調処理を行い、かつベースバンドのア
ナログデータとデジタルデータの変換を行う。ＤＳＰ４
は、インターフェース１０を介してＡＦＥ及びＲＦ３と
の間でベースバンドのデジタルデータをやり取りし、こ
のデジタルデータに対して情報源符号化・復号化、通信
路符号化・復号化等の信号処理を行う。ＴＤＭＡタイマ
ユニット１は、ゲート回路２を介して入力される基本ク
ロックＣＬＫに同期したタイミング信号を生成してシス
テム全体に供給する。ここでは説明を簡明にするために
本質的な３つタイミング信号のみを例示している。

【００１３】図２は、データ処理システムがＴＤＭＡ無
線通信機能のみを実行するときの上記３つのタイミング
信号のタイムチャート図である。ＴＤＭＡ方式の通信に
おいてデータの送受信はバーストと呼ばれる複数個のデ
ータサンプルをひとかたまりにまとめた単位で行われ
る。このバーストを送受信する周期がＴＤＭＡフレーム
の周期となる。１つのバーストが占有する時間の単位を
タイムスロットと呼ぶ。図では、１つのＴＤＭＡフレー
ムが４つのタイムスロットで構成される例を示してい
る。４つのタイムスロットには０から３までの番号が割
り当てられている。

【００１４】第０のタイムスロットでバースト受信を
し、第２のタイムスロットでバースト送信を行う。バー
スト受信のタイミング信号がＲｘ＿ＯＮ、またバースト
送信のタイミング信号がＴｘ＿ＯＮの記号で示されてい
ある。また、第３のタイムスロットではＣＰＵへの割り
込み信号ＩＮＴが発生している。割り込み信号ＩＮＴ
は、ＴＤＭＡフレームに合わせて周期的に発生する。そ
して、割り込み信号ＩＮＴには、割込みコントローラ１
１を介してＯＳのスケジューラ１４に加えられる。ＯＳ
スケジューラ１４も同じ周期で起動される。ＯＳスケジ
ューラ１４は予め設定されたアルゴリズムに従ってタス
クをスケジューリングする。ＴＤＭＡ方式の通信システ
ムでは、毎フレーム必ず実行する必要のある通信プロト
コル処理が存在する。図２ではこの処理が通信機能のタ
スクという名前で周期的にスケジューリングされる様子
が示されている。

【００１５】図３は、図１のＴＤＭＡタイマユニット１
及びゲート回路２の構成を示す。ＴＤＭＡタイマユニッ
ト１はアドレスカウンタ２６、クロック制御回路２５、
アドレスデコーダ２７、パターンＲＡＭ２８及び出力ラ
ッチ２９で構成されている。クロック制御回路２５は基
本クロック入力ＣＬＫを元にしてタイムスロット周期の
クロック信号ＣＬ１とＣＬ２を生成する。アドレスカウ
ンタ２６は，このクロック信号ＣＬ１に同期してカウン
トアップを行い、アドレスをパターンＲＡＭ２８のアド
レスデコーダ２７に供給する。アドレスデコーダ２７は
このアドレスをデコードしてパターンＲＡＭ２８の中の
１つのワードを選択する。

【００１６】パターンＲＡＭ２８は、３ビットのワード
が４つで構成されていて図２のタイミング信号の例に対
応している。具体的にはパターンＲＡＭ２８の４つのア
ドレス０、１、２、３がそれぞれ図２の４つのタイムス
ロット０、１、２、３に対応している。パターンＲＡＭ
２８の４つのアドレスの内容を周期的に繰り返して読み
出すことによって図２の４タイムスロット周期が実現さ
れる。パターンＲＡＭ２８のワードの３ビットは最上位
ビットからそれぞれＲｘ＿ＯＮ、Ｔｘ＿ＯＮ及びＩＮＴ
信号に対応している。出力ラッチ２９は、これら３ビッ
トのデータをタイムスロット周期のクロック信号ＣＬ２
で更新する。ただし、出力ラッチ２９の３つの出力ｔ
１，ｔ２，ｔ３は、ゲート回路２に入力される。

【００１７】ゲート回路２は、４個の２入力ＡＮＤ回路
３１、３２、３３、３０と１個のＯＲ回路３４で構成さ
れている。出力ラッチ２９の３つの出力のうちｔ１は第
１の２入力ＡＮＤ回路３１で１ビット入力ａと論理積を
とられてＲｘ＿ＯＮ信号として出力される。出力ラッチ
２９の出力ｔ２は第２の２入力ＡＮＤ回路３２で１ビッ
ト入力ａと論理積をとられてＴｘ＿ＯＮ信号として出力
される。出力ラッチ２９の出力ｔ３は第３の２入力ＡＮ
Ｄ回路３３で１ビット信号ｃと論理積をとられてＩＮＴ
信号して出力される。１ビット信号ｃは２ビットの入力
信号ａとｂをＯＲ回路３４で論理和をとった出力であ
る。１ビット信号ｃは、さらに基本クロック信号ＣＬＫ
と第４の２入力ＡＮＤ回路３０で論理積をとった後、ク
ロック信号としてＴＤＭＡタイマユニット１のクロック
制御回路２５に入力される。

【００１８】図４は、２ビットの入力信号ａとｂの状態
を説明するための図で、２ビットレジスタすなわち記憶
回路８とその真値表を示す。各々のビットａ及びｂは複
合端末を構成するＴＤＭＡ無線通信端末装置とハンドヘ
ルドＰＣの動作状態を示している。この動作状態は、周
辺回路の入力装置、例えば図１のキーボード２４等から
の指示によって設定される。各ビットａ、ｂは、ビット
情報が“１”の時は、動作が稼働中、ビット情報が
“０”の時は、動作が非稼働中を意味している。ゲート
回路２への２ビットの入力信号ａ及びｂは、２ビットの
記憶回路８から供給されている。

【００１９】以下複合化端末の複数の動作モードに応じ
て図１の実施形態の動作について説明する。（１）ハンドヘルドＰＣ機能とＴＤＭＡ無線通信機能が
共に非稼働中の場合、これは複合端末が完全に非動作モードである場合に対応
する。記憶回路８のデータは共に“０”、すなわちａ、
ｂ共に“０”である。この時、図３のゲート回路２の構
成からわかるように、基本クロックＣＬＫはＴＤＭＡタ
イマユニット１に供給されない。また、３本のタイミン
グ信号線ＩＮＴ、Ｔｘ＿ＯＮ、Ｒｘ＿ＯＮは全てローレ
ベルに固定される。

【００２０】（２）ハンドヘルドＰＣ機能とＴＤＭＡ無
線通信機能が共に稼働中の場合、これは複合端末の機能をフルに活用する場合である。Ｔ
ＤＭＡタイマユニット１もフル稼動する必要がある。記
憶回路８のデータは共に“１”、すなわちａ、ｂ共に
“１”である。この時、図３のゲート回路２の構成から
わかるようにゲート回路２はスルーとなる。すなわち、
基本クロック入力ＣＬＫはＡＮＤゲート４０を介して、
ＴＤＭＡタイマユニット１に供給され、ＴＤＭＡタイマ
ユニット１からの３本のタイミング信号ｔ１、ｔ２、ｔ
３は、それぞれ、ＡＮＤゲート３１、３２及び３３を介
しタイミング信号ＩＮＴ、Ｔｘ＿ＯＮ及びＲｘ＿ＯＮを
供給する。

【００２１】（３）ハンドヘルドＰＣ機能が非稼働でＴ
ＤＭＡ無線通信機能が稼働中の場合、これは複合端末をＴＤＭＡ無線通信端末として使う場合
に相当する。記憶回路８のデータは、ａが“１”で、ｂ
“０”である。この時も図３のゲート回路２の構成から
わかるようにゲート回路２はスルーとなる。すなわち、
基本クロック入力ＣＬＫはＡＮＤゲート３０を介して、
ＴＤＭＡタイマユニット１に供給され、ＴＤＭＡタイマ
ユニット１からの３本のタイミング信号ｔ１、ｔ２、ｔ
３は、それぞれ、ＡＮＤゲート３１、３２及び２８を介
しタイミング信号ＩＮＴ、Ｔｘ＿ＯＮ及びＲｘ＿ＯＮを
供給する。

【００２２】（４）ハンドヘルドＰＣ機能が稼働でＴＤ
ＭＡ無線通信機能が非稼働中の場合、これは複合端末をハンドヘルドＰＣとしてのみ使う場合
に相当する。記憶回路８のデータはａが“０”で、ｂが
“１”である。この時、図３のゲート回路２の構成から
わかるように基本クロック入力ＣＬＫはＡＮＤゲート３
０を介して、ＴＤＭＡタイマユニット１に供給される。
ＴＤＭＡタイマユニット１からタイミング信号ＩＮＴ、
Ｔｘ＿ＯＮ及びＲｘ＿ＯＮのうち、タイミング信号ＩＮ
Ｔは、ＡＮＤゲート３３が開いているため、ゲート回路
２から出力される。しかしタイミング信号Ｔｘ＿ＯＮ及
びＲｘ＿ＯＮは、ＡＮＤゲート３１及び３２が閉じてい
るため、ゲート回路２から出力されず、ＴＤＭＡ無線通
信機能に関連する部分が非稼働となり、無駄な消費電流
が流れない。上記（４）場合、ＣＰＵ５では、割込みコ
ントローラ１１から割込み信号ＩＮＴを受けたＯＳスケ
ジューラ１４は、記憶回路８の情報及び内部にもつタス
クのプライオリティテーブルの待ち行列情報を参照し
て、データ処理のタスク（図２のＡ，Ｂ）を優先して実
行させる。

【００２３】図５は、プライオリティテーブルの待ち行
列情報の様子を示す図である。同図は、４つのプライオ
リティレベルの待ち行列に繋がれた１０個のタスクの例
を示す。タスクのプライオリティは上側に行くほど、ま
た、左側に行くほど高いことを示す。本例では、通信機
能のタスクはＴＤＭＡ通信で規定されているフレーム周
期はこれを守らなければならないので、高いプライオリ
ティレベルに、通信機能のタスクが設定される。しか
し、記憶回路８の情報ａが“０”の時は通信機能のタス
クを無視して、データ処理のタスクが実行される。

【００２４】図９には図１の実施例で実行される通信機
能のタスクの擬似コードを示す。ＣＰＵ５はこの通信機
能のタスクを実行する時に記憶回路８の２ビットのデー
タのｂ（ＨＰＣ）とａ（ＴＤＭＡ）をシステムバス１３
を介して読み出してタスク実行において使用する。すな
わち、図６に示すようにｂが“１”ならハンドヘルドＰ
Ｃ機能（データ処理）が使われているのでＨＰＣ用のＯ
Ｓのタイマ割り込みハンドラ処理を実行する。ｂが
“０”ならこの処理はスキップする。ａが“１”なら、
ＴＤＭＡ無線通信機能が使われているのでＴＤＭＡフレ
ーマタスクを実行する。ａが“０”なら、ならこの処理
はスキップする。ＣＰＵの割り込み時に図６に擬似コー
ドで示したフレーマタスクを実行することによって本実
施例でソフト上の整合性を保つことができる。

【００２５】以上、本発明の一実施形態に付いて説明を
したが、本発明が上記実施形態に限定されるものではな
い。例えば、図１ではタイミング信号としてＣＰＵ５へ
の割り込み信号ＩＮＴ、ＡＦＥ及びＲＦ３への高周波バ
ースト送受信タイミング信号Ｔｘ＿ＯＮ、Ｒｘ＿ＯＮの
３つが示したが、実際のシステムではタイミング信号
は、更に多くのタイミング信号を含むように構成され
る。すなわち、本発明はタイミング信号の数に関わらず
適用可能である。さらに、ＴＤＭＡタイマユニット１の
具体的な構成についても、種々変形できる。基本クロッ
ク入力に同期して必要なタイミング信号を生成できれば
どんな構成でもよい。

【００２６】

【発明の効果】本発明によれば、デジタルセルラ携帯電
話を始めとするＴＤＭＡ無線通信端末装置とハンドヘル
ドＰＣの複合端末装置を１つのＣＰＵで統合する時、動
作モードに応じてタイミング信号生成のパターンを木目
細かく制御できる。これにより低消費電流化とメモリ回
路や周辺回路を共用によるコスト削減が同時に図れる。
複数機能の切り換え時を、電源の切り換えでなく、タイ
ミング信号の制御によって行うので、動作開始時の不安
定状態が少なく高速な切り換えができる。

【図面の簡単な説明】

【図１】本発明によるデータ処理システムの一実施形態
を示すブロック構成図

【図２】本発明によるデータ処理システムの一実施形態
の動作を説明するタイミング図

【図３】図１の要部の構成を示すブロック構成図

【図４】本発明によるデータ処理システムの一実施形態
の動作モードを説明する図

【図５】本発明によるデータ処理システムの一実施形態
に使用されるタスクプライオリティ図

【図６】本発明によるデータ処理システムの一実施形態
のＣＰＵで周期的に実行されるタスクの擬似コードを示
す図

【符号の説明】

１…ＴＤＭＡタイマユニット、２…ゲート回路、３…Ａ
ＦＥ及びＲＦ、４…ＤＳＰ、５…ＣＰＵ、６…バスイン
タフェース、７…インタフェース、８…２ビット記憶回
路、９…バスインタフェース、１０…インタフェース、
１１…割込みコントローラ、１２…バスインタフェー
ス、１３…システムバス、１４…ＯＳスケジューラ、１
５…信号線、１６…信号線、１８…バスインタフェー
ス、１９…バスインタフェース、２０…バスインタフェ
ース、２１…ＲＯＭ、２２…ＲＡＭ、２３…表示装置、
２４…キーボード、２５…クロック制御回路、２６・・・
アドレスカウンタ、２７・・・アドレスデコーダ、２８・・・
パターンＲＡＭ、２９・・・出力ラッチ、３１・・・２入力Ａ
ＮＤ回路、３２・・・２入力ＡＮＤ回路、３３・・・２入力Ａ
ＮＤ回路、３０・・・２入力ＡＮＤ回路。

Claims

【特許請求の範囲】

【請求項１】１つのタイマユニットで時間制御される複
数個のサブシステムで構成される複合システムにおいて
上記複数個のサブシステムの動作状態を示す記憶回路
と、前記記憶回路の内部状態に基づいて前記タイマユニ
ットから複数個のサブシステムを構成する必要構成部へ
のタイミング信号入出力を選択する制御回路とを具備す
ることを特徴とするデータ処理システム。
【請求項２】通信機能ブロックと、データ処理機能部
と、上記通信機能ブロックと上記データ処理機能部で共
用するＣＰＵとをもつデータ処理システムであって、上
記ＣＰＵに通信機能処理する第１のタイミング信号とデ
ータ処理機能を処理する第２のタイミング信号を生成す
るタイマユニットと、通信機能とデータ処理機能の稼働
状態を指示する指示手段と、上記指示手段の指示信号に
よって上記タイマユニットから上記ＣＰＵと上記通信機
能ブロックとに上記第１及び第２のタイミング信号の供
給を制御する制御回路とを具備したことを特徴とするデ
ータ処理システム。
【請求項３】上記通信機能ブロックと上記ＣＰＵとが時
分割多重無線通信システムを構成し、上記データ処理機
能部と上記ＣＰＵとがパーソナルコンピュータを構成す
ることを特徴とする請求項２に記載のデータ処理システ
ム。
【請求項４】上記通信機能ブロックは上記第１のタイミ
ング信号が供給されるアナログフロントエンド及び高周
波回路と、上記アナログフロントエンド及び高周波回路
と上記ＣＰＵとにインタフェースを介して結合されたデ
ジタル信号プロセッサとを含み、上記ＣＰＵ、タイマユ
ニット、デジタル信号プロセッサ、アナログフロントエ
ンド及び高周波回路及び指示手段のいずれもがバス線路
を介して接続され、上記第１のタイミング信号がＴＤＭ
Ａ通信の送信及び受信タイミング信号であり、上記第２
のタイミング信号が上記ＣＰＵの割込み信号であること
を特徴とする請求項２又は３に記載のデータ処理システ
ム。