JPH11216906A

JPH11216906A - 画像記録装置

Info

Publication number: JPH11216906A
Application number: JP10022156A
Authority: JP
Inventors: Mikio Koga; 幹雄古賀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-02-03
Filing date: 1998-02-03
Publication date: 1999-08-10

Abstract

(57)【要約】【課題】本発明は画像記録装置に関し、各々のクロック
が重なる高速の多相クロックを使用可能とし、きめ細か
い画素の位置決め制御を低コストで実現する。【解決手段】多相クロック発生回路４６と、特定の基準
クロック相と最初にビーム検出信号を検出したクロック
相との位相差を基準クロックからの位相シフト数を補正
量として記憶する補正量１記憶手段６０と、多相クロッ
クＮ個の中の一つを画素クロックとして選択し、隣接相
への乗り換え毎に１／Ｎクロック単位での圧縮、伸長さ
れた画素クロックを出力する画素クロック変調手段６４
を備え、ビーム検出から画素データによるレーザ変調が
開始されるまでの期間中、前記補正量を基に画素クロッ
ク変調手段６４を経て基準クロック相から段階的にクロ
ック相の選択を切り換えることで基準となる画素クロッ
クを得るように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、新聞など
の印刷業界において使用される直接製版装置等の画像記
録装置に関する。特に、本発明は画像情報より変調され
たレーザ光を回転ミラーなどを含む光学走査ユニットで
走査し、感光体上に露光記録を行い、画像を記録する画
像記録装置において、画素クロック（ビデオクロック）
の制御手段を改善した画像記録装置に関する。

【０００２】

【従来の技術】以下、従来例について説明する。 §１：従来技術の一般的な説明従来、レーザスキャン方式による光学走査系を用いた電
子写真方式の画像記録装置においては、レーザ光の走査
開始位置を検出するレーザ光検出器を設け、前記レーザ
光検出器の出力を受けて画素データの読み出しを開始
し、この画素データと画素クロックでレーザ光を変調
し、現像処理したものを記録媒体へ転写することにより
画像形成を行っているが、レーザ光の出力と画素クロッ
クが物理的に同期していないため、レーザ光の変調開始
タイミングに最大１画素クロック分の変動（記録開始位
置の変動）が生じる。

【０００３】更に、回転多面鏡を使用する前記レーザス
キャン方式においては、光学系面だおれによる面毎の記
録終了位置の変動や光学系のｆθ特性の均一性などによ
る画像ピッチの偏りを生じる。また、色別の記録ユニッ
トを複数配置し、記録媒体に転写を重ね多色で画像を形
成する装置などにおいては、記録ユニット毎にレーザ光
検出器の位置や回転多面鏡の特性が異なるため、走査開
始位置から終了位置までの全域にわたり色ずれとして顕
著な影響を与えることになる。

【０００４】このため、記録開始位置の変動に対して
は、レーザ光検出器の出力を、画素クロックのＮ倍の周
波数のクロックで検出し、その１／Ｎとしたものを基準
の画素クロックとする方法や、Ｎ相の多相クロックを用
いて相数分の前記検出回路を設け、最初に検出したクロ
ック相を基準のクロック相とする方法が採られ、近年で
はＰＬＬ方式によりレーザ光検出器の出力に同期した画
素クロックを生成する方法などが採られている。

【０００５】一方、光学系ｆθ特性の不均一性による画
像ピッチの偏りに関しては、レーザ光の有効走査領域を
複数のブロックに分割し、各々のブロック単位で画素ク
ロックの周波数、若しくは画素クロックの位相を切り換
える方式（特開平２−２８２７６３号公報参照）や、光
学系の深度と傾き調整機構による方式などがあげられ
る。

【０００６】§２：従来の画素クロック制御部の説明・
・・図１０、図１１参照図１０は従来の画素クロック制御部のブロック図、図１
１は図１０のタイミングチャートである。以下、図１
０、図１１に基づいて従来の画素クロック制御部の具体
例を説明する。

【０００７】(1) ：直接製版装置における画素クロック
制御部の説明従来、新聞などの印刷業界において、感光剤を塗布した
版材へ直接、直にレーザ光変調による露光描画を行い、
現像と非露光部のエッチング処理を経て刷版を作成する
直接製版装置が知られていた。このような直接製版装置
においては、画像を形成するために画素クロックを制御
するための画素クロック制御部を備えていた。

【０００８】前記画素クロック制御部においては、色別
に作成された刷版を色毎の輪転機に装着し、重ね刷りに
より多色刷りを行わせる刷版へは縦と横の描画寸法、描
画原点位置、縦と横の描画ピッチのむら等に対し高い精
度が要求され、きめ細かい画素の位置決め制御（画素位
置の微調整）が不可欠となる。

【０００９】従来は、画素クロックのＮ倍の高周波クロ
ックを用い、該高周波クロックの分周比を画素クロック
毎に切り換えることで、１／Ｎ単位でのきめ細かい画素
の位置決め制御を行うように構成したもので、単相の高
周波クロックの発振器及び画素クロックの分周比を制御
する画素クロック制御部にも高価な超高速のＥＣＬ素子
を用いて実現していた。

【００１０】(2) ：画素クロック制御部の構成の説明図１０において、１は画素クロック制御部であり、ＥＣ
Ｌ発振器２で発生した高周波クロックΦ（例えば、周波
数＝３００ＭＨ_Z）と、レーザ光検出器３から出力され
るレーザ光検出信号と、上位制御部（以下「ＣＰＵ」と
記す）からの画素クロック制御情報、画像データ等を入
力して前記画素クロックの制御を行うものである。

【００１１】４は水平同期信号検出回路であり、ＥＣＬ
発振器２からの高周波クロックΦと、レーザ光検出器３
からのレーザ光検出信号を入力して水平同期信号の検出
を行うものである。５はＣＰＵにより画素クロックパル
ス幅情報が設定されるパルス幅設定レジスタであり、６
はＯＲ回路（論理和回路）である。

【００１２】７は画素クロックの周期をカウントする周
期カウンタ、８はパルス幅設定カウンタであり、１画素
当たりの露光時間を決めるものである。９はパラレル／
シリアル変換回路（以下「Ｐ／Ｓ変換回路」と記す）で
あり、ＣＰＵから転送された画像データ（パラレルデー
タ）をシリアルデータに変換するものである。１０はＪ
Ｋフリップフロップ（以下「ＪＫ−ＦＦ」と記す）であ
り、このＪＫ−ＦＦ１０から画素クロックΦ_Xが得られ
る。１１はＪＫ−ＦＦ１０から出力される画素クロック
とＰ／Ｓ変換回路９から出力される画像データ（画素デ
ータ）との論理積をとるＡＮＤ回路（論理積回路）であ
り、このＡＮＤ回路１１からレーザ変調出力が得られ
る。

【００１３】１２は周期設定レジスタであり、ＣＰＵに
より書き出し補正情報（書き出し位置の補正情報）が設
定されるものである。１３は周期設定レジスタであり、
ＣＰＵから基本周期情報が設定されるものである。１４
はセレクタであり、水平同期信号検出回路４からのセレ
クタ切り換え信号に基づいて、周期設定レジスタ１２の
出力と周期設定レジスタ１３の出力とを選択して出力す
るものである。１５は加算器である。１６は補正情報記
憶手段であり、ＣＰＵからの画素ピッチ補正データを記
憶するものである。

【００１４】１７は画素クロック数設定レジスタであ
り、ＣＰＵからの画素ピッチ補正開始情報を設定するも
のである。１８は画素クロック数設定レジスタであり、
ＣＰＵからのレーザ変調開始情報を設定するものであ
る。１９は画素クロック数設定レジスタであり、ＣＰＵ
からのレーザ変調終了情報を設定するものである。２０
は画素クロック計数カウンタであり、前記水平同期信号
検出回路４から出力されるビーム同期信号に同期して、
ＪＫ−ＦＦ１０から出力される画素クロックΦ_Xを計数
するものである。

【００１５】２１は比較回路であり、画素クロック数設
定レジスタ１７の出力と画素クロック計数カウンタ２０
の出力を比較するものである。２２は比較回路であり、
画素クロック数設定レジスタ１８の出力と画素クロック
計数カウンタ２０の出力を比較するものである。２３は
比較回路であり、画素クロック数設定レジスタ１９の出
力と画素クロック計数カウンタ２０の出力を比較するも
のである。

【００１６】２４、２５はセット、リセット型のフリッ
プフロップ（以下「ＦＦ」と記す）である。前記ＦＦ２
４は比較回路２１の出力（比較結果の出力）でセットさ
れ、比較回路２３の出力でリセットされることで、補正
データ読み出し開始信号を出力し、この出力を補正情報
記憶手段１６のイネーブル入力（ＥＮ端子の入力信号）
とするものである。ＦＦ２５は比較回路２２の出力でセ
ットされ、比較回路２３の出力でリセットされること
で、画像データ読み出し開始信号を出力し、この出力を
Ｐ／Ｓ変換回路９のイネーブル入力（ＥＮ端子の入力信
号）とするものである。

【００１７】(3) ：画素クロック制御部の動作説明以下、図１０、図１１に基づいて前記画素クロック制御
部１の動作を説明する。なお、図１１において、ａはＥ
ＣＬ発振器２から出力される高周波クロックΦ、ｂは周
期カウンタ７の出力（ＣＹ）、ｃはパルス幅設定カウン
タ８の出力（ＣＹ）、ｄはＪＫ−ＦＦ１０から出力され
る画素クロックΦ_Xを示す。

【００１８】：画像データの描画開始に先立ち、画素
クロックパルス幅情報、書き出し補正情報、基本周期情
報、画素ピッチ補正データ、画素ピッチ補正開始情報、
レーザ変調開始情報、レーザ変調終了情報などの画素ク
ロック制御情報が、前記ＣＰＵにより各々のレジスタへ
設定される。

【００１９】すなわち、画素クロックパルス幅情報がパ
ルス幅設定レジスタ５に設定され、書き出し補正情報
（書き出し位置補正情報）が周期設定レジスタ１２に設
定され、基本周期情報が周期設定レジスタ１３に設定さ
れ、画素ピッチ補正データが補正情報記憶手段１６に設
定され、画素ピッチ補正開始情報が画素クロック数設定
レジスタ１７に設定され、レーザ変調開始情報が画素ク
ロック数設定レジスタ１８に設定され、レーザ変調終了
情報が画素クロック数設定レジスタ１９に設定される。

【００２０】：水平同期信号検出回路４は、レーザ光
検出器３からのビーム検出信号の立ち上がりエッジを捕
え、周波数がＮ倍（Ｎ：任意の整数）の高周波クロック
Φに同期して、ビーム同期信号（ＢＤＳＹＮＣ）イと、
周期カウンタロード信号ロと、セレクタ切り換え信号ハ
とを出力する。

【００２１】前記ビーム同期信号（ＢＤＳＹＮＣ）イは
画素クロック計数カウンタ２０に入力され、画素クロッ
クΦ_Xの計数を開始させるための信号となる。周期カウ
ンタロード信号ロはＯＲ回路６を介して周期カウンタ７
のロード端子（ＬＤ）に入力し、該カウンタのロード信
号となる。セレクタ切り換え信号ハはセレクタ１４のセ
レクト信号として入力し、この信号により周期設定レジ
スタ１２、１３の出力の切り換えを行う。

【００２２】周期カウンタ７は、前記ロード信号と、前
記セレクタ切り換え信号により、ビーム検出信号の立ち
上がり時点でのみ周期設定レジスタ１２によるカウンタ
周期へと変更され、書き出し開始は、周期設定レジスタ
１２の設定値により１／Ｎ画素単位での移動が可能とな
る。

【００２３】また、周期カウンタ７自体のカウントアッ
プ信号（ＣＹ）毎に、基本周期である周期設定レジスタ
１３の値に補正情報記憶手段１６から読み出された圧縮
と伸長指示値を加算した値が周期カウンタ７へと書き込
まれる。画素クロックの周期は、この圧縮指示値と伸長
指示値に応じて逐次＋０、＋１、−１の増減を繰り返
し、画素位置の１／Ｎ画素単位での最適化を行う。

【００２４】：１画素当たりの露光時間を決めるパル
ス幅設定カウンタ８へは、周期カウンタ７のカウントア
ップ信号（ＣＹ）毎にパルス幅設定カウンタ８の値が書
き込まれる。

【００２５】：周期カウンタ７のカウントアップ信号
（ＣＹ）、及びパルス幅設定カウンタ８のカウントアッ
プ信号（ＣＹ）がそれぞれ後段のＪＫ−ＦＦ１０のＪと
Ｋ入力へ接続され、該ＪＫ−ＦＦ１０は、周期カウンタ
７のカウントアップ信号（ＣＹ）でオンに、パルス幅設
定カウンタ８のカウントアップ信号（ＣＹ）でオフとな
る画素クロック信号Φ_Xを出力する。なお、この画素ク
ロック信号Φ_Xは画素クロック計数カウンタ２０へ送ら
れる。

【００２６】：水平同期信号検出回路４からのビーム
同期信号を受け、画素クロック計数カウンタ２０による
画素クロック信号Φ_Xの計数が開始され、該計数値は比
較回路２１、２２、２３により、画素クロック数設定レ
ジスタ１７、１８、１９の値と画素クロック毎に比較さ
れる。

【００２７】後段のＦＦ２４、２５は比較回路２１〜２
３の一致出力でセットされ、比較回路２３の不一致出力
でリセットされる。ＦＦ２４は画素クロック数設定レジ
スタ１７〜１９に設定された値までの期間に画素ピッチ
の補正データ読み出し開始信号を、ＦＦ２５は画素クロ
ック数設定レジスタ１８から１９に設定された値までの
期間に画素データの読み出し開始信号を出力する。

【００２８】：画素ピッチ補正データの読み出し開始
信号を受けて、補正データをＮ画素クロック毎にシフト
レジスタで構成される補正情報記憶手段１６へ取り込
み、画素クロックΦ_Xに同期してシリアルデータに変換
し、圧縮指示と伸長指示信号として前記加算器１５へ入
力され、周期カウンタ７の値を制御する。

【００２９】：画像データの読み出し開始信号を受け
て補正データをＮ画素クロック毎にシフトレジスタで構
成されたＰ／Ｓ変換回路（パラレル／シリアル変換回
路）９へ取り込み、画素クロックに同期してシリアルデ
ータに変換し、画素クロックとのＡＮＤ回路（論理積回
路）１１を経て、レーザ変調出力が得られる。

【００３０】

【発明が解決しようとする課題】前記のような従来のも
のにおいては、次のような課題があった。レーザ光検出
器の出力と画素クロックの同期化、並びに画素クロック
の周期増減によって光学走査系などの特性に起因する画
素ピッチの偏りを補正する手法に関しては数多くの公知
例が挙げられ、画素クロックの周期が比較的遅い装置に
おいては、各々が有効な手法となり得た。

【００３１】しかしながら、高速化と高解像度化、更に
は印刷の多様化（カラー、版下出力など）が進むなか、
周波数が３００ＭＨ_Zを超える高速画素クロックと、画
素毎の画素クロック微調整機能を実現するためには、次
の条件を全てクリアする必要がある。

【００３２】：レーザ光検出器の出力と、高速画素ク
ロックを１／Ｎ画素単位で同期化させること。：レーザ光検出器の取り付け位置のばらつきを１／Ｎ
画素単位で補正すること。

【００３３】：レーザ光検出器の取り付け位置の記録
ユニット間ばらつきを１／Ｎ画素単位で補正すること。：光学走査系の特性（面倒れ、ｆθ特性、ミラー回転
速度、焦点深度）による画像ずれを画素毎に１／Ｎ画素
単位で補正すること。

【００３４】：印刷幅を１／Ｎ画素単位で圧縮／伸長
すること。：高速の画素クロックへ対応できるようにすること。前記の補正単位は、トナー粒子（６〜８μｍ）以下であ
ることが望ましく、解像度＝４００ｄｐｉを例にとる
と、１画素の大きさは６２μｍ径以下となり、Ｎの値を
１２とすれば、６２÷１２＝５．２＜トナー粒子を満足
することになる。画素クロック周波数２６ＭＨ_Zで、Ｎ
＝１２とした場合、基本クロック周波数が３１２ＭＨ_Z
で動作可能な高速の論理素子（ＥＣＬＬＳＩ等）を用
いれば、前記〜の条件を満足できるが、非常に高価
なものになってしまう。

【００３５】従来のＰＬＬ方式では、前記との高
速化には対応できるが、残りの項目（、、、）
には対応できない。また、多相クロック方式を用いた従
来技術（特開平２−２８２７６３号公報参照）では、各
々のクロックが重ならない低速の多相クロックを前提と
した技術であり、前記〜の条件を満足できるもので
はなかった。

【００３６】本発明は、このような従来の課題を解決
し、各々のクロックが重なる高速の多相クロックを使用
可能として前記〜の条件を全て満足させ、画像記録
の高速化と高解像度化、更には多様化に十分対応できる
ようにし、かつ、安価で安定した画像記録装置を実現で
きるようにすることを目的とする。

【００３７】

【課題を解決するための手段】本発明は前記の目的を達
成するため、次のように構成した。 (1) ：レーザ光を走査する光学走査ユニットと、レーザ
光の走査開始位置を検出してビーム検出信号を出力する
レーザ光検出器を備え、画素データ（画像データ）と画
素クロックを用いて変調されたレーザ光を走査すること
で感光体上に露光記録を行い画像を記録する画像記録装
置において、画素データの変調周期を決めるための多相
クロックを発生させる多相クロック発生手段と、前記多
相クロックの内の特定の基準クロック相と最初にビーム
検出信号を検出したクロック相との位相差を基準クロッ
クからの位相シフト数とし、この位相シフト数を補正量
として記憶しておく第１の補正量記憶手段と、前記多相
クロックＮ個の中の一つを画素クロックとして選択し、
かつ隣接相への乗り換え毎に１／Ｎクロック単位での圧
縮、伸長された画素クロックを出力する画素クロック変
調手段を備え、前記ビーム検出信号をサンプリングして
最初にビーム検出信号を検出したクロック相を基準とな
る画素クロックとすると共に、前記ビーム検出から画素
データによるレーザ変調が開始されるまでの期間中、前
記補正量を基に前記画素クロック変調手段を経て基準ク
ロック相から段階的にクロック相の選択を切り換えるこ
とで前記基準となる画素クロックを得るようにした。

【００３８】(2) ：前記(1) の画像記録装置において、
前記ビーム検出から画素データによりレーザ変調を開始
する記録開始位置の微調整を行うための補正量として、
特定の基準クロックからの位相差を位相シフト数として
記憶しておく第２の補正量記憶手段を備え、前記ビーム
検出から画素データによるレーザ変調が開始されるまで
の期間中、前記第２の補正量記憶手段に記憶された補正
量を基に、前記画素クロック変調手段を経て最初に検出
されたクロック相から該補正量に相当する分のクロック
相へと段階的に切り換えることで、記録開始位置を１／
Ｎ画素単位で調整可能にした。

【００３９】(3) ：前記(2) の画像記録装置において、
前記第１の補正量記憶手段の補正量と、第２の補正量記
憶手段の補正量の極性が相反するように、一方を圧縮量
とし、他方を伸長量として記憶しておくようにした。

【００４０】(4) ：前記(2) の画像記録装置において、
前記第１、第２の補正量記憶手段から画素クロックに同
期して同じタイミングで補正量を読み出し、その一方の
補正量を圧縮指示、他方の補正量を伸長指示として前記
画素クロック変調手段へ送る構成とし、かつ、前記画素
クロック変調手段に排他的論理和回路を備え、該排他的
論理和回路により、前記圧縮指示と伸長指示との排他的
論理和をとり、その結果に応じて画素クロックの変調を
行うようにした。

【００４１】(5) ：前記(2) の画像記録装置において、
レーザ光の有効走査域の個々の画素ピッチの動的な補正
指示を行う画素ピッチ補正データを記憶する補正情報記
憶手段と、前記画素クロック変調手段による画素クロッ
クの変調終了後に、前記補正情報記憶手段の補正データ
を画素クロックに同期して読み出す補正データ読み出し
手段とを備え、前記補正データ読み出し手段により補正
情報記憶手段から読み出された画素ピッチ補正データを
前記画素クロック変調手段に入力し、前記画素ピッチ補
正データを基にレーザ光の有効走査域内で画素クロック
変調を行うと共に、前記有効走査域の一部において画素
データによるレーザ変調を行う構成とした。

【００４２】（作用）前記構成に基づく本発明の作用
を、図１に基づいて説明する。 (a) ：前記(1) の作用前記多相クロック発生手段では各々のクロックが重なり
合った多相クロックを発生しており、前記第１の補正量
記憶手段には、多相クロック発生手段で発生した多相ク
ロックの内の特定の基準クロック相と最初にビーム検出
信号を検出したクロック相との位相差を基準クロックか
らの位相シフト数とし、この位相シフト数を補正量とし
て記憶しておく。

【００４３】また、画素クロック変調手段は、多相クロ
ック発生手段で発生した多相クロックＮ個の中の一つを
画素クロックとして選択し、かつ隣接相への乗り換え毎
に１／Ｎクロック単位での圧縮、伸長された画素クロッ
クを出力する。

【００４４】このようにして、ビーム検出信号をサンプ
リングして最初にビーム検出信号を検出したクロック相
を基準となる画素クロックとする。この場合、ビーム検
出から画素データによるレーザ変調が開始されるまでの
期間中、前記補正量を基に前記画素クロック変調手段を
経て基準クロック相から段階的にクロック相の選択を切
り換えることで前記基準となる画素クロックを得る。

【００４５】このようにすれば、各々のクロックが重な
る高速の多相クロックが使用でき、これにより、高速画
素クロックと画素クロック毎の画素クロック微調整機能
を実現することが可能になる。また、レーザ光検出器の
出力と画素クロックを１／Ｎ（Ｎ：任意の整数）画素単
位で同期化させることができる。従って、画像記録の高
速化と高解像度化に十分対応できる。

【００４６】(b) ：前記(2) の作用第２の補正量記憶手段には、ビーム検出から画素データ
によりレーザ変調を開始する記録開始位置の微調整を行
うための補正量として、特定の基準クロックからの位相
差を位相シフト数として記憶しておく。そして、ビーム
検出から画素データによるレーザ変調が開始されるまで
の期間中、第２の補正量記憶手段に記憶された補正量を
基に、画素クロック変調手段を経て最初に検出されたク
ロック相から該補正量に相当する分のクロック相へと段
階的に切り換えることで、記録開始位置を１／Ｎ画素単
位で調整する。

【００４７】このようにすれば、高速の画素クロックへ
の対応が可能となり、レーザ光検出器の出力と高速画素
クロックを１／Ｎ画素単位で同期化できる。また、光学
走査系の特性などによる画像ずれを画素毎に１／Ｎ画素
単位で補正することができる。従って、画像記録の高速
化と高解像度化に十分対応できる。

【００４８】(c) ：前記(3) の作用第１、第２の補正量記憶手段に補正量を記憶させる場
合、第１の補正量記憶手段の補正量と、第２の補正量記
憶手段の補正量の極性が相反するように、一方を圧縮量
とし、他方を伸長量として記憶しておく。

【００４９】このようにすれば、高速の画素クロックへ
の対応が可能となり、レーザ光検出器の出力と高速画素
クロックを１／Ｎ画素単位で同期化できる。また、光学
走査系の特性などによる画像ずれを画素毎に１／Ｎ画素
単位で補正することができる。従って、画像記録の高速
化と高解像度化に十分対応できる。

【００５０】(d) ：前記(4) の作用画素クロック変調手段で画素クロックの変調を行う際、
第１、第２の補正量記憶手段から画素クロックに同期し
て同じタイミングで補正量を読み出し、その一方の補正
量を圧縮指示、他方の補正量を伸長指示として画素クロ
ック変調手段へ送る。また、画素クロック変調手段で
は、排他的論理和回路により、前記圧縮指示と伸長指示
との排他的論理和をとり、その結果に応じて画素クロッ
クの変調を行う。

【００５１】このようにすれば、高速の画素クロックへ
の対応が可能となり、レーザ光検出器の出力と高速画素
クロックを１／Ｎ画素単位で同期化できる。また、光学
走査系の特性などによる画像ずれを画素毎に１／Ｎ画素
単位で補正することができる。従って、画像記録の高速
化と高解像度化に十分対応できる。

【００５２】(e) ：前記(5) の作用補正情報記憶手段は、レーザ光の有効走査域の個々の画
素ピッチの動的な補正指示を行う画素ピッチ補正データ
を記憶させておく。また、補正データ読み出し手段は、
画素クロック変調手段による画素クロックの変調終了後
に、補正情報記憶手段の補正データを画素クロックに同
期して読み出す。

【００５３】そして、補正データ読み出し手段により補
正情報記憶手段から読み出された画素ピッチ補正データ
は画素クロック変調手段に入力し、前記画素ピッチ補正
データを基にレーザ光の有効走査域内で画素クロック変
調を行う。更に、前記有効走査域の一部において画素デ
ータによるレーザ変調を行う。

【００５４】このようにすれば、高速の画素クロックへ
の対応が可能となり、レーザ光検出器の出力と高速画素
クロックを１／Ｎ画素単位で同期化できる。また、光学
走査系の特性などによる画像ずれを画素毎に１／Ｎ画素
単位で補正することができる。従って、画像記録の高速
化と高解像度化に十分対応できる。

【００５５】

【発明の実施の形態】以下、発明の実施の形態を図面に
基づいて詳細に説明する。 §１：画像記録装置の説明・・・図１参照図１は画像記録装置の説明図である。以下、図１に基づ
いて画像記録装置の１例を説明する。

【００５６】(1) ：画像記録装置の構成の説明この画像記録装置には、未印刷の印刷媒体を収納してお
くホッパ３１と、印刷済み印刷媒体を収納するスタッカ
３２を備えると共に、前記印刷媒体に対して各色毎に画
像の記録を行うための各色毎の画像記録ユニット３５〜
３８と、記録済み印刷媒体に対して定着処理を行うため
の定着ユニット４０と、印刷媒体を搬送するための無端
ベルト３３と、前記無端ベルト３３を駆動するためのモ
ータ、ギヤ等を含む無端ベルト駆動手段（図示省略）、
記録媒体搬送用のローラ（図示省略）等が設けてある。

【００５７】この場合、画像記録装置内には、Ｙ（イエ
ロー）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（黒）の４
台の画像記録ユニット３５、３６、３７、３８が設けら
れ、無端ベルト３３の駆動手段を構成するローラとロー
ラとの間に規定されるベルト上側の用紙移動経路に沿っ
て、上流から下流に向かってＹ、Ｍ、Ｃ、Ｋの順番に直
列に配置されたタンデム構成を有する。

【００５８】前記画像記録ユニット３５、３６、３７、
３８は、現像剤としてイエロートナー成分（Ｙ）、マゼ
ンタトナー成分（Ｍ）、シアントナー成分（Ｃ）、及び
ブラック（黒）トナー成分（Ｋ）を使用する。このため
画像記録ユニット３５〜３８は、無端ベルト３３の上側
の用紙移動経路に沿って移動する記録媒体上にイエロー
トナー像、マゼンタトナー像、シアントナー像及びブラ
ックトナー像を順次重ねて転写記録し、フルカラーのト
ナー像を形成する。

【００５９】(2) ：動作概要の説明前記のように構成された画像記録装置の運用時には、上
位コンピュータ２９に接続されて運用される。運用時に
は、上位コンピュータ２９から画像記録装置に対して記
録指令（印刷指令）を送ると、画像記録装置から上位コ
ンピュータ２９に対してデータ要求が出される。この要
求に対して上位コンピュータ２９から画像記録装置へ画
像データを送ると、前記画像記録装置内で画像記録が行
われ、画像記録装置から上位コンピュータ２９に対して
応答信号が返される。このようにして画像記録装置にお
いて印刷媒体に対し印刷が行われる。

【００６０】この場合、画像記録装置内では次のように
動作を行う。画像記録装置内では、上位コンピュータ２
９から記録指令（印刷開始のコマンド）が発行され、続
いてデータ要求に対し印刷対象の画像データが送られて
くると、内部の制御部（図示省略）では、前記上位コン
ピュータ２９からの画像データを基に画像記録を開始す
る。

【００６１】この時、無端ベルト３３の上側走行部（図
の上側の部分）は、記録媒体の移動経路を形成してい
る。記録媒体はホッパ３１に蓄積されており、ピックア
ップローラ（図示省略）によりホッパ３１の最上部の記
録媒体から１枚ずつ繰り出され、無端ベルト３３のロー
ラ側から記録媒体移動経路に導入され、記録媒体移動経
路を通過した記録媒体はローラから排出され、その後ス
タッカ３２まで搬送されて該スタッカ３２に排出され
る。 §２：画像記録ユニットの説明・・・図２参照図２は画像記録ユニットのブロック図である。前記のよ
うに、画像記録装置には、各色別に画像記録を行うため
の画像記録ユニット３５〜３８が設けてあり、これら各
画像記録ユニット３５〜３８は、図２のように構成され
ている。

【００６２】図２に示したように、各画像記録ユニット
には、画像記録ユニット内の各種制御を行うＣＰＵ（中
央処理装置）４５と、該ＣＰＵ４７の指示に基づき画像
データの受信制御を行う受信制御部４７と、前記受信制
御部４５のデータ要求に応じて上位コンピュータ２９よ
り転送された各色別（Ｙ、Ｍ、Ｃ、ＢＫ）の画像データ
を一時格納するバッファ４８と、多相クロックを発生さ
せる多相クロック発生回路４６と、画像データを格納す
る画像データメモリ５３と、前記画像データメモリ５３
に対して画像データのリード／ライトの調停を行う画像
データメモリＲ／Ｗ調停部４９と、感光ドラム４１に対
して光学走査を行う光学走査ユニット５４と、前記ＣＰ
Ｕ４５の指示に基づいて画像データの記録制御を行う記
録制御部５０と、前記多相クロック発生回路４６で発生
させた多相クロックを入力して画素クロックの制御を行
う画素クロック制御部１と、補正データ（画素ピッチ補
正データを含む）を格納する補正データメモリ５２が設
けてある。

【００６３】前記各部の動作は次の通りである。ＣＰＵ
４５は、上位コンピュータ２９からの記録指令を受け取
ると、その内容を解析し、受信制御部４７に対し画像デ
ータの受信指示を行う。この指示により受信制御部４７
は上位コンピュータ２９に対してデータ要求を行う。

【００６４】その後、上位コンピュータ２９から画像デ
ータが送られてくると、受信制御部４７は前記画像デー
タを受信し、その画像データをバッファ４８に格納し、
画像データを受信したことをＣＰＵ４５に報告する。そ
して、受信制御部４７は画像データメモリＲ／Ｗ調停部
４９に対し、画像データの書き込み情報を送る。

【００６５】画像データメモリＲ／Ｗ調停部４９は、前
記画像データの書き込み情報を受け取ると、その情報を
基に画像データメモリ５３に対してアドレス情報と画像
データを送り、該画像データメモリ５３にバッファ４８
の画像データを格納する。このようにして上位コンピュ
ータ２９から転送された画像データは画像データメモリ
５３に順次格納される。

【００６６】一方、前記記録指令（印刷コマンド）を受
け取ったＣＰＵ４５は、記録制御部５０に対して画像デ
ータの記録開始の指示を行う。この指示により記録制御
部５０では画像データメモリＲ／Ｗ調停部４９に対して
読み出し開始信号を送る。この信号を受けた画像データ
メモリＲ／Ｗ調停部４９では、画像データメモリ５３に
対してアドレス情報を送り、該当する画像データを読み
出し、その画像データを記録制御部５０へ送る。

【００６７】記録制御部５０では、前記画像データを受
け取るとレーザ変調信号を光学走査ユニット５４へ送
る。光学走査ユニット５４は前記レーザ変調信号を使用
してレーザ光による光学走査を行い、感光ドラム４１上
に露光記録を行う。このようにして画像データで変調さ
れたレーザ光により露光記録を行う際、レーザ光検出器
３により光学走査されたレーザ光が検出され、ビーム検
出信号が画素クロック制御部１へ入力する。

【００６８】前記のようにして変調されたレーザ光によ
り露光記録を行う際、画素クロック制御部１は、多相ク
ロック発生回路４６からの多相クロックと前記レーザ光
検出器３で検出されたビーム検出信号を入力して画素ク
ロックの制御を行う。この場合、画素クロック制御部１
の内部で生成した画素ピッチ補正データ読み出し開始信
号を補正データメモリ５２へ送り、該補正データメモリ
５２に格納された画素ピッチ補正データを読み出して画
素クロック制御部１内の補正情報記憶手段１６へ記憶さ
せ、これらのデータを使用して前記画素クロックの制御
を行う。

【００６９】すなわち、ｆθ特性など光学系を含めた画
質補正については、画質補正データ（この例では、画素
ピッチ補正データ）を予め補正データメモリ５２に格納
しておき、画素クロックに同期して読み出すようにして
いる。そして、補正データメモリ５２から読み出された
データを画素クロック位相の進相指示及び遅相指示とし
て画素クロックの位相シフト制御を行い、画質を補正す
る。

【００７０】§３：画素クロック制御部の説明・・・図
３参照図３は画素クロック制御部のブロック図である。なお、
図３において、図１０、図２と同じものは同一符号で示
してある。前記のように、各色別に画像記録ユニット３
５〜３８が設けてあり、これら各画像記録ユニットには
それぞれ、画素クロックの制御を行う画素クロック制御
部１が設けてある。これら各画素クロック制御部１の構
成を図３に基づいて説明する。

【００７１】図３において、４は水平同期信号検出回路
であり、多相クロック発生回路４６からの多相クロック
群Φ₀〜Φ_nと、レーザ光検出器３からのビーム検出信
号（レーザ光検出信号）を入力して、水平同期信号を検
出するものである。５８は補正量算出回路であり、水平
同期信号検出回路４からの出力信号を受けて補正量を算
出するものである。５９は補正量設定レジスタであり、
書き出し補正情報（書き出し位置補正情報）を設定する
ものである。

【００７２】６０は補正量１記憶手段であり、補正量算
出回路５８で算出した補正量を記憶し、圧縮指示信号
（以下「圧縮指示１」と記す）を出力するものである。
６１は補正量２記憶手段であり、補正量設定レジスタ５
９に設定された補正量（以下「補正量２」と記す）を記
憶し、伸長指示（以下「伸長指示１」と記す）を出力す
るものである。１６は補正情報記憶手段であり、前記補
正データメモリ５２から読み出した画素ピッチ補正デー
タを記憶し、圧縮指示信号（以下「圧縮指示２」と記
す）と、伸長指示信号（以下「伸長指示２」と記す）を
出力するものである。

【００７３】１７は画素クロック数設定レジスタであ
り、画素ピッチ補正開始情報（画素クロック数）を設定
するものである。１８は画素クロック数設定レジスタで
あり、レーザ変調開始情報（画素クロック数）を設定す
るものである。１９は画素クロック数設定レジスタであ
り、レーザ変調終了情報（画素クロック数）を設定する
ものである。

【００７４】２０は画素クロック計数カウンタであり、
水平同期信号検出回路４から出力されるビーム同期信号
に同期して、画素クロック変調手段６４から出力される
画素クロックΦ_xを計数するものである。９はＰ／Ｓ変
換回路（パラレル／シリアル変換回路）であり、入力画
像データ（パラレルデータ）をシリアルデータに変換し
てレーザ変調出力とするものである。

【００７５】２１は比較回路であり、画素クロック数設
定レジスタ１７の値と画素クロック計数カウンタ２０の
値とを比較するものである。２２は比較回路であり、画
素クロック数設定レジスタ１８の値と画素クロック計数
カウンタ２０の値とを比較するものである。２３は比較
回路であり、画素クロック数設定レジスタ１９の値と画
素クロック計数カウンタ２０の値とを比較するものであ
る。

【００７６】２４はセット、リセット型のフリップフロ
ップ（以下「ＦＦ」と記す）であり、比較回路２１の比
較結果をセット端子Ｓ入力し、比較回路２３の比較結果
をリセット端子にすることで、画素ピッチ補正データ読
み出し開始信号を生成し、前記補正情報記憶手段１６へ
イネーブル信号（ＥＮ端子の入力信号）として出力する
ものである。

【００７７】２５はセット、リセット型のフリップフロ
ップ（以下「ＦＦ」記す）であり、比較回路２２の比較
結果をセット端子Ｓ入力し、比較回路２３の比較結果を
リセット端子にすることで、画素ピッチ補正データ読み
出し開始信号を生成し、Ｐ／Ｓ変換回路９へイネーブル
信号（ＥＮ端子の入力信号）として出力するものであ
る。

【００７８】６５は論理和回路（以下「ＯＲ回路」と記
す）であり、補正量１記憶手段６０から出力される圧縮
指示１と補正情報記憶手段１６から出力される圧縮指示
２との論理和演算を行うことで圧縮指示の信号を出力す
るものである。６６は論理和回路（以下「ＯＲ回路」と
記す）であり、補正量２記憶手段６１から出力される伸
長指示１と補正情報記憶手段１６から出力される伸長指
示２との論理和演算を行うことで伸長指示の信号を出力
するものである。

【００７９】６４は画素クロック変調手段であり、排他
的論理和回路（以下「ＥＯＲ回路」と記す）６７、６８
と、クロック位相制御回路６９を備えている。そして、
前記ＥＯＲ回路６７はＯＲ回路６５の出力（圧縮指示）
とＯＲ回路６６の出力（伸長指示）の排他的論理和演算
を行うことで、進相指示信号を出力するものである。ま
た、前記ＥＯＲ回路６８はＯＲ回路６５の出力（圧縮指
示）とＯＲ回路６６の出力（伸長指示）の排他的論理和
演算を行うことで、遅相指示信号を出力するものであ
る。更に、クロック位相制御回路はＥＯＲ回路６７、６
８の出力信号、多相クロック群、およびビーム同期信号
入力して画素クロックΦ_Xを生成し出力するものであ
る。

【００８０】§４：水平同期信号検出回路の説明・・・
図４参照図４は水平同期信号検出回路の構成例である。この例で
は、前記水平同期信号検出回路４に、遅延素子７１と、
ＡＮＤ回路（論理積回路）７２と、セット、リセット型
のフリップフロップ（以下「ＦＦ」と記す）７３と、多
相クロックに対応して設けられた複数（この例では４
個）のフリップフロップ（以下「ＦＦ」と記す）からな
る第１列ＦＦ群７４と、前記第１列ＦＦ群７４の後段に
設けられた複数のフリップフロップからなる第２列ＦＦ
群７５と、前記第２列ＦＦ群７５の後段に設けられた複
数のフリップフロップからなる第３列ＦＦ群７６と、前
記第３列ＦＦ群の各ＦＦの出力側に接続されたインバー
タ７８と、前記第３列ＦＦ群７６の後段に設けられた複
数のＡＮＤ回路（論理積回路）からなるＡＮＤ回路群７
７が設けてある。

【００８１】前記遅延素子７１はビーム検出信号（ＢＤ
Ｓ）を所定時間遅延させるものである。ＡＮＤ回路７２
は前記ビーム検出信号（ＢＤＳ）と遅延素子７１の出力
信号との論理積をとることで、ＢＤＳディレー信号を生
成するものである。ＦＦ７３はＡＮＤ回路７２の出力信
号とレーザ変調終了信号を入力することでＢＤＳホール
ド信号（ビーム検出信号をホールドするための信号）を
生成するものである。なお、このＢＤＳホールド信号は
第１列ＦＦ群７４への入力する。

【００８２】第１列ＦＦ群７４は前記ＢＤＳホールド信
号をデータ入力（Ｄ端子の入力信号）とし、多相クロッ
ク発生回路４６で発生させた多相クロック（Φ₀、
Φ₁、Φ ₂、Φ₃）をクロック入力（ＣＰ端子の入力信
号）としたものである。第２列ＦＦ群７５は第１列ＦＦ
群７４の出力信号をデータ入力とし、多相クロック（Φ
₀、Φ₁、Φ₂、Φ₃）をクロック入力としたものであ
る。

【００８３】第３列ＦＦ群７６は第２列ＦＦ群７５の出
力信号をデータ入力（Ｄ端子の入力信号）及びクロック
入力としたものである。ＡＮＤ回路群７７は第３列ＦＦ
群７６の出力と該第３列ＦＦ群７６の出力をインバータ
７８で反転させた信号との論理積をとるものである。

【００８４】§５：多相クロックの説明・・・図５参照図５は多相クロックの説明図であり、Ａは従来の多相ク
ロック、Ｂ図は本発明の多相クロックを示す。従来、一
般に用いられていた多相クロック発生回路は、それぞれ
位相の異なった多相クロックを発生させるものである。
このような従来の多相クロック発生回路では、例えば、
図５のＡ図に示したように、クロック（クロックパル
ス）Φ₀〜Φ₃からなる多相クロック群（一般的には、
Φ₀〜Φ_nの多相クロック群）を発生する。

【００８５】前記多相クロック（この例では４相クロッ
ク）Φ₀、Φ₁、Φ₂、Φ₃の内、Φ₀を基本クロック
とした場合、Φ₁、Φ₂、Φ₃は前記基本クロックΦ₀
に対し一定位相ずれたクロックである。この場合、クロ
ックΦ₀がハイレベルＨからローレベルＬになった後、
次のクロックΦ₁がローレベルＬからハイレベルＨとな
る。次に、クロックΦ₁がハイレベルＨからローレベル
Ｌになった後、次のクロックΦ₂がローレベルＬからハ
イレベルＨになる。

【００８６】次に、クロックΦ₂がハイレベルＨからロ
ーレベルＬになった後、次のクロックΦ₃がローレベル
ＬからハイレベルＨになる。以降、前記の状態を繰り返
し、Φ₀、Φ₁、Φ₂、Φ₃からなる多相クロック群を
発生する。このように、従来の多相クロックは各クロッ
クパルスが重ならないようにしてΦ₀、Φ₁、Φ₂、Φ
₃を順次発生している。

【００８７】これに対して本発明に係る装置の前記多相
クロック発生回路４６では、図５のＢ図に示したような
多相クロックを発生する。すなわち、前記多相クロック
発生回路４６では、例えば、図５のＢ図に示したよう
に、クロック（クロックパルス）Φ₀〜Φ₃からなる多
相クロック群（一般的には、Φ₀〜Φ_nの多相クロック
群）を発生する。

【００８８】前記多相クロック（この例では４相クロッ
ク）Φ₀、Φ₁、Φ₂、Φ₃の内、Φ₀を基本クロック
とした場合、Φ₁、Φ₂、Φ₃は前記基本クロックΦ₀
に対し一定位相ずれたクロックである。この場合、クロ
ックΦ₀がローレベルＬからハイレベルＨとなり、その
後ローレベルＬとなる前に、次のクロックΦ₁がローレ
ベルＬからハイレベルＨとなる（Φ₀とΦ₁が重なって
出力される）。

【００８９】次に、クロックΦ₁がハイレベルＨからロ
ーレベルＬになる前に、次のクロックΦ₂がローレベル
ＬからハイレベルＨになる（Φ₁とΦ₂が重なって出力
される）。次に、クロックΦ₂がハイレベルＨからロー
レベルＬになる前に、次のクロックΦ₃がローレベルＬ
からハイレベルＨになる（Φ₂とΦ₃が重なって出力さ
れる）。

【００９０】以降、前記の状態を繰り返し、Φ₀、
Φ₁、Φ₂、Φ₃からなる多相クロック群を発生する。
このように、従来の多相クロックは各クロックパルスが
重なるようにしてΦ₀、Φ₁、Φ₂、Φ₃を順次発生し
ている。従って、このような重なりのある多相クロック
を使用することで、高速画像記録を可能にできる。

【００９１】§６：動作説明・・・図６〜図９参照前記図１〜図４に示した構成の装置では、従来の高周波
クロック発振器や超高速のＥＣＬ素子を用いた画素クロ
ック制御回路によるきめ細かい画素の位置決め制御を低
コストで実現するものである。このため、従来例では、
画素クロックのＮ倍の周波数の単相クロックを入力クロ
ックとし、その分周値の増減制御を行っていたが、本発
明に係る装置では、画素クロックと同じ周波数で、従来
例の分周値に相当する数の多相クロック（図５参照）を
入力クロックとし、ビーム信号との同期化と書き出し位
置の補正、及びビーム走査域での画素位置の最適化を全
てクロック相の乗り換えだけで実現する。以下、各タイ
ミングチャートに基づいて詳細な動作を説明する。

【００９２】(1) ：タイミングチャートの説明 (a) ：図６の説明図６はビーム検出信号、ビーム同期信号、画素クロック
のタイミングチャートである。図６において、ａはビー
ム検出信号（「ＢＤＳ」とも記す）であり、レーザ光検
出器３から出力される。ｂはＢＤＳを所定時間遅延させ
たＢＤＳディレー信号であり、ＡＮＤ回路７２から出力
される。ｃはＢＤＳホールド信号であり、ＦＦ７３から
出力される。ｄは基準クロックΦ₀であり、多相クロッ
ク発生回路４６から出力される。ｅは画素クロックΦ_X
であり、画素クロック変調手段６４から出力される。ｆ
はビーム同期信号であり、水平同期信号検出回路４から
出力される。

【００９３】(b) ：図７の説明図７はビーム検出信号への同期化タイミングチャート１
であり、書き出し補正情報＝０でビーム検出信号を４相
クロックのΦ₁が最初に検出した場合を示す。図７にお
いて、ａはＢＤＳホールド信号（図６のｃと同じ）であ
る。ｂは４相クロック（多相クロック）Φ₀、Φ₁、Φ
₂、Φ₃であり、多相クロック発生回路４６から出力さ
れる。

【００９４】ｃは画素クロックΦ_X（図６のｅと同じ）
である。ｄはビーム同期信号（図６のｆと同じ）であ
る。ｅは水平同期信号検出回路４から出力されるロード
信号である。ｆは補正量算出回路５８から出力される補
正量（ＢＤ同期）である。ｇは補正量１記憶手段６０の
カウンタの状態である。ｈは補正量１記憶手段６０のカ
ウンタのタイムアップ信号（ＣＹ）である。

【００９５】ｉは補正量１記憶手段６０から出力される
圧縮指示１である。ｊは補正量設定レジスタ５９に設定
された書き出し補正量である。ｋは補正量２記憶手段６
１のカウンタの状態である。ｍは補正量２記憶手段６１
のカウンタのタイムアップ信号（ＣＹ）である。ｎは補
正量２記憶手段６１から出力される伸長指示１である。

【００９６】(c) ：図８の説明図８はビーム検出信号への同期化タイミングチャート２
であり、書き出し補正情報＝３でビーム検出信号を４相
クロックのΦ₃が最初に検出した場合を示す。図８にお
いて、ａはＢＤＳホールド信号である。ｂは４相クロッ
クΦ₀、Φ₁、Φ₂、Φ₃である。ｃは画素クロックΦ
_Xである。ｄは水平同期信号検出回路４から出力される
ビーム同期信号である。ｅは水平同期信号検出回路４か
ら出力されるロード信号である。ｆは補正量算出回路５
８から出力される補正量（ＢＤ同期）である。

【００９７】ｇは補正量１記憶手段６０のカウンタの状
態である。ｈは補正量１記憶手段６０のカウンタのタイ
ムアップ信号（ＣＹ）である。ｉは補正量１記憶手段６
０から出力される圧縮指示１である。ｊは補正量設定レ
ジスタ５９に設定された書き出し補正量である。

【００９８】ｋは補正量２記憶手段６１のカウンタの状
態である。ｍは補正量２記憶手段６１のカウンタのタイ
ムアップ信号（ＣＹ）である。ｎは補正量２記憶手段６
１から出力される伸長指示１である。

【００９９】(d)：図９の説明図９は画素ピッチ補正データによる補正タイミングチャ
ートである。図９において、ａはレーザ光検出器３から
出力されるビーム検出信号（「ＢＤＳ」と記す）であ
る。ｂはＢＤＳホールド信号である。ｃは画素クロック
Φ_Xである。ｄは画素クロック計数カウンタ２０の状態
である。ｅは比較回路２１の出力である。ｆは比較回路
２２の出力である。

【０１００】ｇは比較回路２３の出力である。ｈはＦＦ
２４から補正情報記憶手段１６へ出力される画素ピッチ
補正データ読み出し開始信号である。ｍはＰ／Ｓ変換回
路９に入力する画像データである。ｎはＰ／Ｓ変換回路
９から出力されるレーザ変調出力である。

【０１０１】(2) ：タイミングチャートに基づく動作の
説明以下、前記タイミングチャートに基づき動作を説明す
る。 (a) ：画像データの描画開始に先立ち、書き出し補正情
報（書き出し位置補正情報）、画素ピッチ補正開始情
報、レーザ変調開始情報、レーザ変調終了情報などの画
素クロック制御情報が、ＣＰＵ４５により各々のレジス
タに設定される。すなわち、ＣＰＵ４５は、書き出し補
正情報を補正量設定レジスタ５９に設定し、画素ピッチ
補正開始情報を画素クロック数設定レジスタ１７に設定
し、レーザ変調開始情報を画素クロック数設定レジスタ
１８に設定し、レーザ変調終了情報を画素クロック数設
定レジスタ１９に設定する。

【０１０２】(b) ：一方、図４に示したように、水平同
期信号検出回路４では、レーザ光検出器３からのビーム
検出信号（ＢＤＳ）を入力し、該ビーム検出信号を遅延
素子７１で遅延させることでノイズを除去する。そし
て、ＡＮＤ回路７２で前記遅延素子７１を通過した信号
と元のビーム検出信号との論理積をとりＢＤＳディレー
信号（図６のｂ参照）を生成する。

【０１０３】その後、ＦＦ７３ではＢＤＳディレー信号
をセット端子Ｓへ入力し、ＣＰＵ４５から送られたレー
ザ変調終了信号をリセット端子Ｒに入力する。これによ
り、ＦＦ７３はセット入力へ接続されるビーム検出信号
の立ち上がりでセットされ、レーザ変調が終了し、新た
なビーム検出信号が入力される直前でリセットされ、Ｂ
ＤＳホールド信号（図６のｃ参照）を生成する。

【０１０４】前記ＢＤＳホールド信号は、多相クロック
Φ₀〜Φ_n（この例ではｎ＝３）をクロック入力とする
第１列ＦＦ群７４へ入力され、その出力は同じ多相クロ
ックを入力とする第２列ＦＦ群７５の入力へと伝達され
る。第１列ＦＦ群７４は非同期のビーム検出信号（ＢＤ
Ｓ）を多相クロックΦ₀〜Φ_nへ同期化し、第２列ＦＦ
群７５へ安定した信号を伝えるためにだけ設けられてい
る。

【０１０５】ビーム検出信号の立ち上がりエッジに続
き、最初の立ち上がりエッジとなるクロック相を入力に
持つフリップフロップを起点として、クロック位相順で
第１列ＦＦ群７４がセットされていく。そして、第１列
ＦＦ群７４の出力が１クロック遅れで第２列ＦＦ群７５
へと伝達される。

【０１０６】ここで、クロックΦ₀が画素クロック制御
部１における基準クロック相として定義され、第２列Ｆ
Ｆ群７５の中でこの基準クロック相（Φ₀）を入力とす
るフリップフロップの出力が基準クロック相へ同期した
暫定のビーム同期信号（図６のｆ参照）となる。

【０１０７】(c)：次に、第２列ＦＦ群７５の出力は第
３列ＦＦ群７６へ接続され、第３列ＦＦ群７６のクロッ
ク入力へは、データ入力側（Ｄ端子側）のフリップフロ
ップに対して２位相遅れたクロック入力を持つフリップ
フロップの出力が接続される。

【０１０８】第３列ＦＦ群７６の出力は、後段のＡＮＤ
回路群７７へ接続され、該ＡＮＤ回路群７７によってビ
ーム検出信号の立ち上がりエッジを最初に捕捉したクロ
ック相を特定し、該当するＡＮＤ回路のなかの一つが論
理“１”を出力し、後段の補正量算出回路５８を経て、
該クロック相と基準クロック相とのクロック位相差数を
算出し、ビーム信号との同期化に必要な補正量を補正量
１記憶手段６０へ出力する。

【０１０９】(d)：前記補正量は、水平同期信号検出回
路４から出力されるロード信号により補正量１記憶手段
６０のカウンタへロードされ、該補正量１記憶手段６０
はロード信号から補正量分の画素クロックの計数が完了
するまでの期間に圧縮指示１を出力する。

【０１１０】(e)：また、補正量設定レジスタ５９に設
定された書き出し補正情報による補正量も、前記ロード
信号により補正量２記憶手段６１のカウンタへロードさ
れ、該補正量２記憶手段６１は前記ロード信号から補正
量分の画素クロックの計数が完了するまでの期間で伸長
指示１を出力する。

【０１１１】(f)：図７、図８には、４相クロックによ
るビーム検出信号への同期化をタイミングチャートとし
て示してある。前記のように、ビーム検出信号（ＢＤ
Ｓ）は、水平同期信号検出回路４のＦＦ７３によりＢＤ
Ｓホールド信号に変換され、基準クロックΦ₀の１と２
で検出し、ビーム同期信号（図７、８のｄ参照）を出力
する。

【０１１２】ＢＤＳホールド信号はクロックΦ₀〜Φ₃
の１と２により第１列ＦＦ群７４、第２列ＦＦ群７５へ
伝達され、第２列ＦＦ群７５の出力変化に応じて第３列
ＦＦ群７６がセットされる。第３列ＦＦ群７６は、最初
にビーム検出信号を検出した相と、次の位相のクロック
を入力とする２個のフリップフロップがセットされ、後
段のインバータ７８及びＡＮＤ回路群７７により最初に
ビーム検出信号を検出した相のみ抽出する。

【０１１３】最初にＢＳホールド信号をクロックΦ₁で
検出した場合、クロック相Φ₁が抽出され、補正量算出
回路５８により基準クロック相との位相差３が補正量
（ＢＤ同期）として出力される。

【０１１４】(g) ：また、ビーム同期信号から数えて４
番目の基準クロックΦ₀の５から、画素クロックΦ_Xと
して出力を開始する（図７、図８のｃ参照）。 (h) ：図７の例では、画素クロックΦ_Xの２の立ち下が
りでロード信号（ｅ参照）が出力され、補正量１記憶手
段６０のカウンタへ補正量（ＢＤ同期）３の逆数“Ｃ”
（１５−３）をロード（ｆ、ｇ参照）し、４画素クロッ
クに渡り圧縮指示１を出力（ｈ、ｉ参照）する。また、
ロード信号により補正量２記憶手段６１のカウンタへ補
正量（書き出し）０の逆数“Ｆ”（１５−０）をロード
（ｊ、ｋ参照）し、１画素クロックに渡り伸長指示１
（ｍ、ｎ参照）を出力する。

【０１１５】前記圧縮指示１及び伸長指示１は、画素ク
ロック変調手段６４へ入力され、互いの排他的論理和回
路（ＥＯＲ６７、ＥＯＲ６８）を通した３回分の圧縮指
示が進相指示としてクロック位相制御回路６９へ入力さ
れる。画素クロック変調手段６４は、画素クロックΦ_X
として、最初にクロックΦ₀の５〜１０を出力し、次
に、クロック位相制御回路６９により３回分の進相指示
を受けて、現行のクロック相から順次一つだけ位相が進
んだΦ₃の１１、Φ₂の１２、Φ₁の１３へとクロック
相を３回乗り変え、最初にＢＤＳホールド信号を検出し
たクロック相Φ₁に達したところでビーム検出信号同期
のためのクロック相乗り換えが完了したクロック相Φ₁
で位相がロックされる（ＰＬＬ制御）。

【０１１６】なお、図７中、４相クロックΦ₀〜Φ₃波
形の中の太線で強調したクロック相が、画素クロックΦ
_Xとして選択されるものを示す。画素クロックΦ_X波形
の中の太線で強調した部分が通常のクロック周期に対
し、３／４クロック周期へと周期変調（画素位置を圧
縮）された例を示す。

【０１１７】(i)：図８の例では、ＢＤＳホールド信号
（ａ参照）をクロック相Φ₃で検出し、書き出し補正情
報が３の場合を示す。この場合、圧縮指示１（ｉ参照）
が“１”で伸長指示１（ｎ参照）が“３”となるため、
２回分の伸長指示が遅相指示としてクロック位相制御回
路６９へ入力されることになる。遅相指示において、ク
ロック位相制御回路６９はクロック位相乗り換え時点に
おいて旧クロック相と新クロック相の論理和を画素クロ
ックΦ_X（ｃ参照）として出力する。

【０１１８】図８中の４相クロックΦ₀〜Φ₃波形の中
の太線で強調したΦ₀とΦ₁の１１、及びΦ₁とΦ₂の
１２の論理和が画素クロックΦ_Xの太線で強調した７と
８に該当し、通常のクロック周期に対し、５／４周期へ
と周期変調（画素位置を伸長）された例を示す。

【０１１９】(j)：図９において、Ａ領域では、ビーム
検出信号へのクロック同期化と書き出し位置の補正のた
めの画素クロック変調を行う。Ｂ領域の描画領域におい
ては、光学系の特性を補正し、偏りのない画像で、かつ
所望の画像幅を得るため、予め画素クロックナンバーに
対応した画素ピッチ補正情報（圧縮指示２と伸長指示
２）を作成し、補正データメモリ５２（図２参照）へ格
納しておく。描画時には、該補正データを画素クロック
のΦ_X毎に読み出し、該補正データによる画素クロック
変調を行う。

【０１２０】(k)：図９において、画素ピッチ補正開始
情報とレーザ変調開始情報、及びレーザ変調終了情報を
それぞれ１２、１７、５６とした場合を示す。画素クロ
ック計数カウンタ２０はビーム同期信号の立ち上がりで
クリアされ、画素クロックΦ _X毎にカウントアップを続
ける。

【０１２１】その結果、カウント“１２”で比較回路２
１がオンとなり、カウント“１７”で比較回路２２がオ
ンとなり、画素ピッチ補正データ読み出し開始信号、及
び画像データ読み出し開始信号が各々セット（読み出し
開始状態）される。また、カウント“５６”で比較回路
２３がオンとなり、画素ピッチ補正データ読み出し開始
信号、及び画像データ読み出し開始信号が同時にリセッ
ト（読み出し禁止状態）される。

【０１２２】(l)：前記画素ピッチ補正データ読み出し
開始信号を受けて、補正データメモリ５２内の補正デー
タがＮ画素クロック毎にシフトレジスタで構成される補
正情報記憶手段１６へパラレルロードされる。パラレル
ロードされたデータは、画素クロックΦ_Xによりシリア
ルデータへ変換され、圧縮指示２と伸長指示２の２ビッ
トが出力される。

【０１２３】該２ビットと先の圧縮指示１と２との各論
理和（ＯＲ回路６５とＯＲ回路６６による論理和）が画
素クロック変調手段６４へ入力され、排他的論理和回路
（ＥＯＲ６７とＥＯＲ６８）による弁別を経た進相指
示、又は遅相指示がクロック位相制御回路６９へ入力さ
れ、クロック位相乗り換えによる周期変調された画素ク
ロックΦ_Xを得る。

【０１２４】(m)：画像データ読み出し開始信号を受け
て画像データメモリ５３（図２参照）内の画像データが
Ｎ画素クロック毎にシフトレジスタで構成されるＰ／Ｓ
変換回路９へパラレルロードされる。パラレルロードさ
れたデータは、画素クロックΦ_Xによりシリアルデータ
へ変換され、レーザ変調出力としてレーザ駆動回路（光
学走査ユニット５４内の回路）へと出力され、感光体
（例えば、感光ドラム４１）上に露光記録を行う。

【０１２５】§７：その他の説明 (1) ：前記画像記録装置は、感光剤を塗布した版材へ直
接、直にレーザ光変調による露光描画を行い、現像と非
露光部のエッチング処理を経て刷版を作成する直接製版
装置、或いはその他の画像記録装置（プリンタ装置、印
刷装置）等に適用可能である。

【０１２６】(2) ：前記従来の公知例では、比較的低速
の画像形成装置の場合、Ｎ倍のクロックをベースにした
多相の画素クロックを生成し、その画素クロックを切り
換えることでビーム検出信号との同期や、ｆθ特性の補
正を実現していた。

【０１２７】しかし、本発明は、レーザ変調周波数と同
じ周期の多相クロックを用い、かつビーム検出信号を最
初に検出したクロック相を即選択し、画素クロックとす
るのではなく、多相クロックの中の特定のクロック相を
基準クロック相とし、基準クロック相と最初に検出した
クロック相との位相差を計測しておき、最初に出力され
る画素クロックが必ず基準クロック相となるようにし、
先に計測した位相差が“０”となるように画素クロック
位相をシフト制御することで、ビーム検出信号との同期
（ＢＤ同期）を行うものである。

【０１２８】また、ｆθ特性など光学系を含めた画質補
正については、画質補正データ（画素ピッチ補正データ
を含む）を予め補正データメモリ５２（図２参照）に格
納しておき、画素クロックに同期して読み出すように構
成している。そして、前記補正データメモリ５２から読
み出されたデータを画素クロック位相の進相指示及び遅
相指示として画素クロックの位相シフト制御を行い、画
質を補正する。

【０１２９】すなわち、本発明は、多相クロックにより
外部信号であるＢＤ（ビーム検出信号）へのＰＬＬ同期
と、画質補正要因により、画素クロックの位相シフト制
御を行うＰＬＬ制御を実現している。

【０１３０】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) ：従来は、画素クロックのＮ倍の周波数の単相クロ
ックを入力クロックとし、その分周値の増減制御を行っ
ていたのに対し、本発明では、画素クロックと同じ周波
数で、従来の分周値に相当する数の多相クロックを入力
クロックとし、レーザビーム検出信号との同期化と書き
出し位置の補正、及びビーム走査域での画素位置の最適
化を全てクロック相の乗り換えだけで実現できる。この
ため、従来のような超高速のＥＣＬ素子を用いた回路を
使用しなくて済むので、きめ細かい画素の位置決め制御
が低コストで実現できる。

【０１３１】(2) ：画像記録装置において、画像記録の
高速化と高解像度化、更には印刷の多様化（カラー、版
下出力など）が進むなか、周波数＝３００ＭＨ_Zを超え
る高速画素クロックと、画素毎の画素クロック微調整機
能を実現するためには、次の〜の全ての条件を満た
すことが必要であった。

【０１３２】：レーザ光検出器の出力と、高速画素ク
ロックを１／Ｎ画素単位で同期化させること。：レーザ光検出器の取り付け位置のばらつきを１／Ｎ
画素単位で補正すること。

【０１３３】：レーザ光検出器の取り付け位置の記録
ユニット間ばらつきを１／Ｎ画素単位で補正すること。：光学走査系の特性（面倒れ、ｆθ特性、ミラー回転
速度、焦点深度）による画像ずれを画素毎に１／Ｎ画素
単位で補正すること。

【０１３４】：印刷幅を１／Ｎ画素単位で圧縮伸長す
ること。：高速の画素クロックへ対応できるようにすること。
しかし、本発明では、各々のクロックが重なる高速の多
相クロックが使用でき、これにより、高速画素クロック
と画素クロック毎の画素クロック微調整機能を実現する
ことが可能になる。また、レーザ光検出器の出力と画素
クロックを１／Ｎ（Ｎ：任意の整数）画素単位で同期化
させることができる。このため、前記〜の全ての条
件を満たすことができる。その結果、画像記録装置の高
速化、高解像度化に十分対応でき、かつ安価で安定した
画素クロック制御手段が実現可能である。

【０１３５】(3) ：本発明は、従来の高周波クロック発
振器や超高速のＥＣＬ素子を用いた画素クロック制御回
路によるきめ細かい画素の位置決め制御を低コストで実
現できる。すなわち、従来例では、画素クロックのＮ倍
の周波数の単相クロックを入力クロックとし、その分周
値の増減制御を行っていたが、本発明に係る装置では、
画素クロックと同じ周波数で、従来例の分周値に相当す
る数の多相クロックを入力クロックとし、ビーム信号と
の同期化と書き出し位置の補正、及びビーム走査域での
画素位置の最適化を全てクロック相の乗り換えだけで実
現する。このため、本発明では高価なＥＣＬ素子等を使
用することなく、きめ細かい画素の位置決め制御を低コ
ストで実現できる。

【０１３６】前記効果の他、各請求項に対応して次のよ
うな効果がある。 (4) ：請求項１では、多相クロック発生手段は各々のク
ロックが重なり合った多相クロックを発生しており、第
１の補正量記憶手段には、多相クロック発生手段で発生
した多相クロックの内の特定の基準クロック相と最初に
ビーム検出信号を検出したクロック相との位相差を基準
クロックからの位相シフト数とし、この位相シフト数を
補正量として記憶しておく。

【０１３７】また、画素クロック変調手段は、多相クロ
ック発生手段で発生した多相クロックＮ個の中の一つを
画素クロックとして選択し、かつ隣接相への乗り換え毎
に１／Ｎクロック単位での圧縮、伸長された画素クロッ
クを出力する。

【０１３８】このようにして、ビーム検出信号をサンプ
リングして最初にビーム検出信号を検出したクロック相
を基準となる画素クロックとする。この場合、ビーム検
出から画素データによるレーザ変調が開始されるまでの
期間中、前記補正量を基に前記画素クロック変調手段を
経て基準クロック相から段階的にクロック相の選択を切
り換えることで前記基準となる画素クロックを得る。

【０１３９】このようにすれば、各々のクロックが重な
る高速の多相クロックが使用でき、これにより、高速画
素クロックと画素クロック毎の画素クロック微調整機能
を実現することが可能になる。また、レーザ光検出器の
出力と画素クロックを１／Ｎ（Ｎ：任意の整数）画素単
位で同期化させることができる。従って、画像記録の高
速化と高解像度化に十分対応できる。

【０１４０】(5) ：請求項２では、第２の補正量記憶手
段には、ビーム検出から画素データによりレーザ変調を
開始する記録開始位置の微調整を行うための補正量とし
て、特定の基準クロックからの位相差を位相シフト数と
して記憶しておく。そして、ビーム検出から画素データ
によるレーザ変調が開始されるまでの期間中、第２の補
正量記憶手段に記憶された補正量を基に、画素クロック
変調手段を経て最初に検出されたクロック相から該補正
量に相当する分のクロック相へと段階的に切り換えるこ
とで、記録開始位置を１／Ｎ画素単位で調整する。

【０１４１】このようにすれば、高速の画素クロックへ
の対応が可能となり、レーザ光検出器の出力と高速画素
クロックを１／Ｎ画素単位で同期化できる。また、光学
走査系の特性などによる画像ずれを画素毎に１／Ｎ画素
単位で補正することができる。従って、画像記録の高速
化と高解像度化に十分対応できる。

【０１４２】(6) ：請求項３では、第１、第２の補正量
記憶手段に補正量を記憶させる場合、第１の補正量記憶
手段の補正量と、第２の補正量記憶手段の補正量の極性
が相反するように、一方を圧縮量とし、他方を伸長量と
して記憶しておく。

【０１４３】このようにすれば、高速の画素クロックへ
の対応が可能となり、レーザ光検出器の出力と高速画素
クロックを１／Ｎ画素単位で同期化できる。また、光学
走査系の特性などによる画像ずれを画素毎に１／Ｎ画素
単位で補正することができる。従って、画像記録の高速
化と高解像度化に十分対応できる。 (7) ：請求項４では、画素クロック変調手段で画素クロ
ックの変調を行う際、第１、第２の補正量記憶手段から
画素クロックに同期して同じタイミングで補正量を読み
出し、その一方の補正量を圧縮指示、他方の補正量を伸
長指示として画素クロック変調手段へ送る。また、画素
クロック変調手段では、排他的論理和回路により、前記
圧縮指示と伸長指示との排他的論理和をとり、その結果
に応じて画素クロックの変調を行う。

【０１４４】このようにすれば、高速の画素クロックへ
の対応が可能となり、レーザ光検出器の出力と高速画素
クロックを１／Ｎ画素単位で同期化できる。また、光学
走査系の特性などによる画像ずれを画素毎に１／Ｎ画素
単位で補正することができる。従って、画像記録の高速
化と高解像度化に十分対応できる。

【０１４５】(8) ：請求項５では、補正情報記憶手段は
レーザ光の有効走査域の個々の画素ピッチの動的な補正
指示を行う画素ピッチ補正データを記憶させておく。ま
た、補正データ読み出し手段は、画素クロック変調手段
による画素クロックの変調終了後に、補正情報記憶手段
の補正データを画素クロックに同期して読み出す。

【０１４６】そして、補正データ読み出し手段により補
正情報記憶手段から読み出された画素ピッチ補正データ
は画素クロック変調手段に入力し、前記画素ピッチ補正
データを基にレーザ光の有効走査域内で画素クロック変
調を行う。更に、前記有効走査域の一部において画素デ
ータによるレーザ変調を行う。

【０１４７】このようにすれば、高速の画素クロックへ
の対応が可能となり、レーザ光検出器の出力と高速画素
クロックを１／Ｎ画素単位で同期化できる。また、光学
走査系の特性などによる画像ずれを画素毎に１／Ｎ画素
単位で補正することができる。従って、画像記録の高速
化と高解像度化に十分対応できる。

【図面の簡単な説明】

【図１】本発明の実施の形態における画像記録装置の説
明図である。

【図２】実施の形態における画像記録ユニットのブロッ
ク図である。

【図３】実施の形態における画素クロック制御部のブロ
ック図である。

【図４】実施の形態における水平同期信号検出回路の構
成例である。

【図５】実施の形態における多相クロックの説明図であ
る。

【図６】実施の形態におけるビーム検出信号、ビーム同
期信号、画素クロックのタイミングチャートである。

【図７】実施の形態におけるビーム検出信号への同期化
タイミングチャート１である。

【図８】実施の形態におけるビーム検出信号への同期化
タイミングチャート２である。

【図９】実施の形態における画素ピッチ補正データによ
る補正タイミングチャートである。

【図１０】従来の画素クロック制御部のブロック図であ
る。

【図１１】図１０のタイミングチャートである。

【符号の説明】

１画素クロック制御部２ＥＣＬ発振器３レーザ光検出器４水平同期信号検出回路５パルス幅設定レジスタ７周期カウンタ８パルス幅設定カウンタ９Ｐ／Ｓ変換回路（パラレル／シリアル変換回路）１２、１３周期設定レジスタ１４セレクタ１５加算器１６補正情報記憶手段１７、１８、１９画素クロック数設定レジスタ２０画素クロック計数カウンタ２１、２２、２３比較回路３１ホッパ３２スタッカ３３無端ベルト３５、３６、３７、３８画像記録ユニット３９光学ユニット４０定着ユニット４１感光ドラム４２現像ユニット４５ＣＰＵ（中央処理装置）４６多相クロック発生回路４７受信制御部４９画像データメモリＲ／Ｗ調停部５０記録制御部５２補正データメモリ５３画像データメモリ５４光学走査ユニット５８補正量算出回路５９補正量設定レジスタ６０補正量１記憶手段６１補正量２記憶手段６４画素クロック変調手段６９クロック位相制御回路７１遅延素子７４第１列ＦＦ群（第１列フリップフロップ群）７５第２列ＦＦ群（第２列フリップフロップ群）７６第３列ＦＦ群（第３列フリップフロップ群）７７ＡＮＤ回路群（論理積回路群）

Claims

【特許請求の範囲】

【請求項１】レーザ光を走査する光学走査ユニットと、
レーザ光の走査開始位置を検出してビーム検出信号を出
力するレーザ光検出器を備え、画素データと画素クロッ
クを用いて変調されたレーザ光を走査することで感光体
上に露光記録を行い画像を記録する画像記録装置におい
て、画素データの変調周期を決めるための多相クロックを発
生させる多相クロック発生手段と、前記多相クロックの内の特定の基準クロック相と最初に
ビーム検出信号を検出したクロック相との位相差を基準
クロックからの位相シフト数とし、この位相シフト数を
補正量として記憶しておく第１の補正量記憶手段と、前記多相クロックＮ個の中の一つを画素クロックとして
選択し、かつ隣接相への乗り換え毎に１／Ｎクロック単
位での圧縮、伸長された画素クロックを出力する画素ク
ロック変調手段を備え、前記ビーム検出信号をサンプリングして最初にビーム検
出信号を検出したクロック相を基準となる画素クロック
とすると共に、前記ビーム検出から画素データによるレ
ーザ変調が開始されるまでの期間中、前記補正量を基に
前記画素クロック変調手段を経て基準クロック相から段
階的にクロック相の選択を切り換えることで前記基準と
なる画素クロックを得ることを特徴とした画像記録装
置。
【請求項２】前記ビーム検出から画素データによりレー
ザ変調を開始する記録開始位置の微調整を行うための補
正量として、特定の基準クロックからの位相差を位相シ
フト数として記憶しておく第２の補正量記憶手段を備
え、前記ビーム検出から画素データによるレーザ変調が開始
されるまでの期間中、前記第２の補正量記憶手段に記憶
された補正量を基に、前記画素クロック変調手段を経て
最初に検出されたクロック相から該補正量に相当する分
のクロック相へと段階的に切り換えることで、記録開始
位置を１／Ｎ画素単位で調整可能にしたことを特徴とす
る請求項１記載の画像記録装置。
【請求項３】前記第１の補正量記憶手段の補正量と、第
２の補正量記憶手段の補正量の極性が相反するように、
一方を圧縮量とし、他方を伸長量として記憶しておくこ
とを特徴とした請求項２記載の画像記録装置。
【請求項４】前記第１、第２の補正量記憶手段から画素
クロックに同期して同じタイミングで補正量を読み出
し、その一方の補正量を圧縮指示、他方の補正量を伸長
指示として前記画素クロック変調手段へ送る構成とし、かつ、前記画素クロック変調手段に排他的論理和回路を
備え、該排他的論理和回路により、前記圧縮指示と伸長
指示との排他的論理和をとり、その結果に応じて画素ク
ロックの変調を行うことを特徴とした請求項２記載の画
像記録装置。
【請求項５】レーザ光の有効走査域の個々の画素ピッチ
の動的な補正指示を行う画素ピッチ補正データを記憶す
る補正情報記憶手段と、前記画素クロック変調手段による画素クロックの変調終
了後に、前記補正情報記憶手段の補正データを画素クロ
ックに同期して読み出す補正データ読み出し手段とを備
え、前記補正データ読み出し手段により補正情報記憶手段か
ら読み出された画素ピッチ補正データを前記画素クロッ
ク変調手段に入力し、前記画素ピッチ補正データを基に
レーザ光の有効走査域内で画素クロック変調を行うと共
に、前記有効走査域の一部において画素データによるレ
ーザ変調を行う構成としたことを特徴とする請求項２記
載の画像記録装置。