JPH11219157A - サンプリングクロック制御装置 - Google Patents
サンプリングクロック制御装置Info
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- JPH11219157A JPH11219157A JP10022882A JP2288298A JPH11219157A JP H11219157 A JPH11219157 A JP H11219157A JP 10022882 A JP10022882 A JP 10022882A JP 2288298 A JP2288298 A JP 2288298A JP H11219157 A JPH11219157 A JP H11219157A
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 映像信号を表示させる装置において自動的に
入力調整パターン信号の周波数に一致した周期をもつサ
ンプリングクロックを発生させ、クロックの位相を最適
に制御する。 【解決手段】 ２画素周期の調整パターンを有する調整
パターン信号をＡ／Ｄコンバータ１でサンプリングし
て、間引き手段２で間引きされた信号の最大値パルスと
最小値パルスの数をカウントして分周比を変更してサイ
ズ誤差検出手段３で粗調整し、次に、間引き信号の最大
値と最小値を検出して保持する最大値最小値検出保持手
段４にてサイズと位相を微調整する。
入力調整パターン信号の周波数に一致した周期をもつサ
ンプリングクロックを発生させ、クロックの位相を最適
に制御する。 【解決手段】 ２画素周期の調整パターンを有する調整
パターン信号をＡ／Ｄコンバータ１でサンプリングし
て、間引き手段２で間引きされた信号の最大値パルスと
最小値パルスの数をカウントして分周比を変更してサイ
ズ誤差検出手段３で粗調整し、次に、間引き信号の最大
値と最小値を検出して保持する最大値最小値検出保持手
段４にてサイズと位相を微調整する。
Description
【０００１】
【発明の属する技術分野】本発明は、サンプリングクロ
ック制御装置に関するもので、特に入力される映像信号
の画素数に応じたサンプリングクロックを再生する手段
に特徴を有する。
ック制御装置に関するもので、特に入力される映像信号
の画素数に応じたサンプリングクロックを再生する手段
に特徴を有する。
【０００２】
【従来の技術】従来のドットクロック信号の周波数や、
位相を自動で調整される装置においては、特に入力信号
が画素に基づいて構成され、離散的な情報をもつ場合に
は、特開平５−６６７５２号公報に示すように入力映像
信号からドットクロック信号（サンプリングクロック信
号）を、水平同期信号から水平走査周期を検出し、その
両者の比からＰＬＬ回路の分周比を決定してドットクロ
ック信号を再生していた。
位相を自動で調整される装置においては、特に入力信号
が画素に基づいて構成され、離散的な情報をもつ場合に
は、特開平５−６６７５２号公報に示すように入力映像
信号からドットクロック信号（サンプリングクロック信
号）を、水平同期信号から水平走査周期を検出し、その
両者の比からＰＬＬ回路の分周比を決定してドットクロ
ック信号を再生していた。
【０００３】従来のドットクロック再生回路について、
図１１を用いて説明する。図１１において、映像信号か
らエッジ検出部１１により信号の変化点に関するエッジ
情報を検出し、周波数測定回路１２で前記エッジ情報か
ら周波数を測定する。たとえば、基準パルスを利用し
て、前記エッジ情報に含まれる変化点の間隔をカウント
する方法をとる構成が一般的である。水平同期信号につ
いても周波数測定回路１３により前記同期信号の周波数
を測定し、演算部１４で前記測定回路１２および１３で
測定された周波数の比、つまり、てい倍数を求め、この
値をＰＬＬ回路１５の分周比として設定することで、自
動的に入力信号の画素数にあったドットクロック信号を
発生させていた。
図１１を用いて説明する。図１１において、映像信号か
らエッジ検出部１１により信号の変化点に関するエッジ
情報を検出し、周波数測定回路１２で前記エッジ情報か
ら周波数を測定する。たとえば、基準パルスを利用し
て、前記エッジ情報に含まれる変化点の間隔をカウント
する方法をとる構成が一般的である。水平同期信号につ
いても周波数測定回路１３により前記同期信号の周波数
を測定し、演算部１４で前記測定回路１２および１３で
測定された周波数の比、つまり、てい倍数を求め、この
値をＰＬＬ回路１５の分周比として設定することで、自
動的に入力信号の画素数にあったドットクロック信号を
発生させていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、入力映像信号のエッジを検出し、基準パ
ルスを用いて周波数を測定して周期を測定する際に、エ
ッジ検出出力の変化点の間隔をカウントする方法をとる
と、基準パルスの周波数には、入力映像信号に含まれる
最高周波数以上のものが必要になり、前記周波数測定部
が前記最高周波数で動作する必要があり、入力映像信号
の最高周波数が高くなれば、それに応じた基準パルスの
高周波数化が必要となるという問題があった。
来の構成では、入力映像信号のエッジを検出し、基準パ
ルスを用いて周波数を測定して周期を測定する際に、エ
ッジ検出出力の変化点の間隔をカウントする方法をとる
と、基準パルスの周波数には、入力映像信号に含まれる
最高周波数以上のものが必要になり、前記周波数測定部
が前記最高周波数で動作する必要があり、入力映像信号
の最高周波数が高くなれば、それに応じた基準パルスの
高周波数化が必要となるという問題があった。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に本発明のサンプリングクロック制御装置は、２画素周
期の調整パターンを有する入力映像信号をその水平同期
信号にロックしたＶＣＯ出力から分周して得られるサン
プリングクロックでＡ／Ｄ変換する手段と、前記サンプ
リングクロックの水平同期信号に対する位相を変化する
遅延回路と、前記Ａ／Ｄ変換された調整パターン部の映
像信号を間引きする間引き手段と、その間引き信号の所
定の期間内の最大値パルスと最小値パルスの数をカウン
トするサイズ誤差検出手段と、前記間引き信号の最大値
と最小値を検出する最大値最小値検出保持手段とを有
し、前記間引き信号の最大値パルスと最小値パルスの数
のカウンタ値が所定の数になるように前記ＶＣＯ出力の
分周比を粗調整し、その状態より前記間引き回路からの
間引き信号の前記最大値と最小値のレベル差が零となる
ように前記ＶＣＯの分周比を微調整し、次に前記サンプ
リングクロックの位相を前記遅延回路により変化して前
記最大値最小値保持回路に保持される最大値と最小値の
レベル差を最大にすることを特徴としたものである。
に本発明のサンプリングクロック制御装置は、２画素周
期の調整パターンを有する入力映像信号をその水平同期
信号にロックしたＶＣＯ出力から分周して得られるサン
プリングクロックでＡ／Ｄ変換する手段と、前記サンプ
リングクロックの水平同期信号に対する位相を変化する
遅延回路と、前記Ａ／Ｄ変換された調整パターン部の映
像信号を間引きする間引き手段と、その間引き信号の所
定の期間内の最大値パルスと最小値パルスの数をカウン
トするサイズ誤差検出手段と、前記間引き信号の最大値
と最小値を検出する最大値最小値検出保持手段とを有
し、前記間引き信号の最大値パルスと最小値パルスの数
のカウンタ値が所定の数になるように前記ＶＣＯ出力の
分周比を粗調整し、その状態より前記間引き回路からの
間引き信号の前記最大値と最小値のレベル差が零となる
ように前記ＶＣＯの分周比を微調整し、次に前記サンプ
リングクロックの位相を前記遅延回路により変化して前
記最大値最小値保持回路に保持される最大値と最小値の
レベル差を最大にすることを特徴としたものである。
【０００６】本発明によれば、水平同期信号に対する映
像信号開始位置の最適化及び入力映像信号の画素数と最
適サンプリング位相を有するサンプリングクロックを自
動的に再生可能であり、更に前記サンプリング部より後
の回路の動作周波数を半分以下にすることができる。
像信号開始位置の最適化及び入力映像信号の画素数と最
適サンプリング位相を有するサンプリングクロックを自
動的に再生可能であり、更に前記サンプリング部より後
の回路の動作周波数を半分以下にすることができる。
【０００７】
【発明の実施の形態】（実施の形態１）以下に本発明の
請求項１に記載された発明の実施の形態について図１か
ら図１０を用いて説明する。
請求項１に記載された発明の実施の形態について図１か
ら図１０を用いて説明する。
【０００８】図１において、２画素周期のパターンを有
する所定の調整パターン信号を用いた例を説明する。す
なわち、Ａ／Ｄコンバータ１の入力映像信号は、図２に
示すように１水平同期信号中の無信号期間が４画素で、
２画素周期パターンの映像信号部が１６画素の総画素が
２０画素である調整パターン信号を用いる場合を説明す
る。Ａ／Ｄコンバータ１の出力は、間引き回路２及び位
置誤差検出回路５に供給される。
する所定の調整パターン信号を用いた例を説明する。す
なわち、Ａ／Ｄコンバータ１の入力映像信号は、図２に
示すように１水平同期信号中の無信号期間が４画素で、
２画素周期パターンの映像信号部が１６画素の総画素が
２０画素である調整パターン信号を用いる場合を説明す
る。Ａ／Ｄコンバータ１の出力は、間引き回路２及び位
置誤差検出回路５に供給される。
【０００９】ここで、図２の入力調整パターン信号の振
幅、Ａ／Ｄコンバータの量子化出力レベルの最大値及び
最小値は既知であり、また、水平期間中におけるサンプ
リングクロックの初期位相は、水平同期信号の立下りエ
ッジ以降とする。そして、２画素周期の入力調整パター
ン信号は垂直期間中の所定の１水平期間に挿入される。
幅、Ａ／Ｄコンバータの量子化出力レベルの最大値及び
最小値は既知であり、また、水平期間中におけるサンプ
リングクロックの初期位相は、水平同期信号の立下りエ
ッジ以降とする。そして、２画素周期の入力調整パター
ン信号は垂直期間中の所定の１水平期間に挿入される。
【００１０】間引き回路２は、サンプリングクロック単
位で入力される映像信号のデータを間引いて、データの
繰り返し周波数を落とす。また、サンプリングクロック
単位で間引く位置を変化させることで、映像信号波形の
１周期分（図２の領域ｄ）に対する位相が変化する。次
に間引き回路２でサンプリングクロックに対して繰り返
し周波数の落とされた映像信号の間引きデータは、サイ
ズ誤差検出回路３及び最大値最小値検出保持回路４に供
給される。
位で入力される映像信号のデータを間引いて、データの
繰り返し周波数を落とす。また、サンプリングクロック
単位で間引く位置を変化させることで、映像信号波形の
１周期分（図２の領域ｄ）に対する位相が変化する。次
に間引き回路２でサンプリングクロックに対して繰り返
し周波数の落とされた映像信号の間引きデータは、サイ
ズ誤差検出回路３及び最大値最小値検出保持回路４に供
給される。
【００１１】サイズ誤差検出回路３の内部ブロック構成
を図３に示す。図３において、１水平同期期間中（図２
の領域ａ＋ｂ＋ｃ）の量子化された間引き回路２の出力
に対して最大値検出回路３１及び最小値検出回路３２で
最大値パルス、最小値パルスを検出する。最大値パル
ス、最小値パルスはそれぞれ２値信号のＨＩＧＨパルス
信号として演算部３３に出力される。演算部３３、カウ
ンタ３４ではＨＩＧＨパルス信号で表される１水平同期
期間中の最大値パルスの個数と最小値パルスの個数を加
算し、ＰＬＬ回路８に設定される分周比αと水平同期信
号１周期分に当たる期間の画素数の差の検出を行ってい
る。
を図３に示す。図３において、１水平同期期間中（図２
の領域ａ＋ｂ＋ｃ）の量子化された間引き回路２の出力
に対して最大値検出回路３１及び最小値検出回路３２で
最大値パルス、最小値パルスを検出する。最大値パル
ス、最小値パルスはそれぞれ２値信号のＨＩＧＨパルス
信号として演算部３３に出力される。演算部３３、カウ
ンタ３４ではＨＩＧＨパルス信号で表される１水平同期
期間中の最大値パルスの個数と最小値パルスの個数を加
算し、ＰＬＬ回路８に設定される分周比αと水平同期信
号１周期分に当たる期間の画素数の差の検出を行ってい
る。
【００１２】図２における水平同期期間ａ＋ｂ＋ｃに対
して映像信号（図２の領域ｂ）は約８０％の領域を占め
ており、Ａ／Ｄコンバータ１から出力される１水平同期
期間中の映像信号も約８０％の領域となる。同じように
１水平同期期間における間引き回路２の出力も１水平同
期信号中の映像信号は約８０％である。調整パターンに
図２のような単位情報量（１画素）を基準に構成される
図２の映像表示領域ｂ（領域ｄのような２画素周期のパ
ターンから成る映像信号）の信号パターンを有する映像
信号を用いたときＰＬＬ回路８に設定される分周比αと
水平同期信号１周期分（図２の領域ａ＋ｂ＋ｃ）に当た
る期間の画素数の差が大きい場合は、ほとんど水平同期
期間のサンプリング初期位相に関係なく間引き回路２の
出力には調整パターンを構成する２階調信号の最大値、
最小値が含まれることとなるため、サイズ誤差検出回路
３からの出力信号に基づいてＰＬＬ回路８に設定される
分周比αと水平同期信号１周期分（図２の領域ａ＋ｂ＋
ｃ）に当たる期間の画素数の差が出力されることにな
る。
して映像信号（図２の領域ｂ）は約８０％の領域を占め
ており、Ａ／Ｄコンバータ１から出力される１水平同期
期間中の映像信号も約８０％の領域となる。同じように
１水平同期期間における間引き回路２の出力も１水平同
期信号中の映像信号は約８０％である。調整パターンに
図２のような単位情報量（１画素）を基準に構成される
図２の映像表示領域ｂ（領域ｄのような２画素周期のパ
ターンから成る映像信号）の信号パターンを有する映像
信号を用いたときＰＬＬ回路８に設定される分周比αと
水平同期信号１周期分（図２の領域ａ＋ｂ＋ｃ）に当た
る期間の画素数の差が大きい場合は、ほとんど水平同期
期間のサンプリング初期位相に関係なく間引き回路２の
出力には調整パターンを構成する２階調信号の最大値、
最小値が含まれることとなるため、サイズ誤差検出回路
３からの出力信号に基づいてＰＬＬ回路８に設定される
分周比αと水平同期信号１周期分（図２の領域ａ＋ｂ＋
ｃ）に当たる期間の画素数の差が出力されることにな
る。
【００１３】ＰＬＬ回路８に設定されている分周比αと
水平同期信号１周期分（図２の領域ａ＋ｂ＋ｃ）に当た
る期間の画素数の差が大きい場合は、サイズ誤差検出回
路３で粗調整を行うもので、ＰＬＬ回路８に設定されて
いる分周比αの方が水平同期信号１周期分（図２の領域
ａ＋ｂ＋ｃ）に当たる期間の画素数よりも大きい場合
は、分周比αの値を増加させるとサイズ誤差検出回路３
の出力は増加し、分周比αの値を減少するとサイズ誤差
検出回路３の出力は減少していく。また、ＰＬＬ回路８
に設定されている分周比αの方が水平同期信号１周期分
（図２の領域ａ＋ｂ＋ｃ）に当たる期間の画素数よりも
小さい場合は、分周比αの値を増加させるとサイズ誤差
検出回路３の出力は減少し、分周比αの値を減少すると
サイズ誤差検出回路３の出力は増加していく。このこと
よりサイズ誤差検出回路３のカウンタ３４のカウント値
が０になるとサイズ誤差が０になる。なお、サイズ誤差
を２画素周期パターンの場合、その１周期分近く（２あ
るいは３以内）に設定して粗調整を行って次の最大値最
小値検出保持装置で微調整を行っても同様の調整結果が
得られる。
水平同期信号１周期分（図２の領域ａ＋ｂ＋ｃ）に当た
る期間の画素数の差が大きい場合は、サイズ誤差検出回
路３で粗調整を行うもので、ＰＬＬ回路８に設定されて
いる分周比αの方が水平同期信号１周期分（図２の領域
ａ＋ｂ＋ｃ）に当たる期間の画素数よりも大きい場合
は、分周比αの値を増加させるとサイズ誤差検出回路３
の出力は増加し、分周比αの値を減少するとサイズ誤差
検出回路３の出力は減少していく。また、ＰＬＬ回路８
に設定されている分周比αの方が水平同期信号１周期分
（図２の領域ａ＋ｂ＋ｃ）に当たる期間の画素数よりも
小さい場合は、分周比αの値を増加させるとサイズ誤差
検出回路３の出力は減少し、分周比αの値を減少すると
サイズ誤差検出回路３の出力は増加していく。このこと
よりサイズ誤差検出回路３のカウンタ３４のカウント値
が０になるとサイズ誤差が０になる。なお、サイズ誤差
を２画素周期パターンの場合、その１周期分近く（２あ
るいは３以内）に設定して粗調整を行って次の最大値最
小値検出保持装置で微調整を行っても同様の調整結果が
得られる。
【００１４】最大値最小値検出保持回路４は、サイズ誤
差検出回路３の出力が０付近となった後のサンプリング
クロックの位相及びサイズ誤差の微調整を行う。最大値
最小値検出保持回路４の出力データは、処理画素毎に、
現在の画素値とそれまでの最大値とを比較し、大きい方
の値を最大値として保存し、また処理画素毎に、現在の
画素値とそれまでの最小値とを比較し、小さい方の値を
最小値として保存するという動作を水平同期信号１周期
分に当たる期間（図２の領域ａ＋ｂ＋ｃ）に対して行い
映像信号の最大値及び最小値の検出を行う。最大値最小
値検出保持回路４で検出された水平同期信号１周期分の
期間中の映像信号の最大値及び最小値は、セレクタ６を
介して判断部７に供給される。
差検出回路３の出力が０付近となった後のサンプリング
クロックの位相及びサイズ誤差の微調整を行う。最大値
最小値検出保持回路４の出力データは、処理画素毎に、
現在の画素値とそれまでの最大値とを比較し、大きい方
の値を最大値として保存し、また処理画素毎に、現在の
画素値とそれまでの最小値とを比較し、小さい方の値を
最小値として保存するという動作を水平同期信号１周期
分に当たる期間（図２の領域ａ＋ｂ＋ｃ）に対して行い
映像信号の最大値及び最小値の検出を行う。最大値最小
値検出保持回路４で検出された水平同期信号１周期分の
期間中の映像信号の最大値及び最小値は、セレクタ６を
介して判断部７に供給される。
【００１５】位置誤差検出回路５は、水平同期信号に対
するＡ／Ｄコンバータ１の映像信号の先頭位置をカウン
トし（図４の領域δ）表示デバイス（図示せず）におけ
る表示開始位置を表す信号を発生している。これは、２
画素周期パターンを用いてサンプリングクロックのサイ
ズと位相を調整した後、ＬＣＤ等の表示デバイスへの適
正な表示開始位置を決定するため、前記適正開始位置を
示す予め定められたδを測定して実際の表示映像信号の
転送を開始するものである。
するＡ／Ｄコンバータ１の映像信号の先頭位置をカウン
トし（図４の領域δ）表示デバイス（図示せず）におけ
る表示開始位置を表す信号を発生している。これは、２
画素周期パターンを用いてサンプリングクロックのサイ
ズと位相を調整した後、ＬＣＤ等の表示デバイスへの適
正な表示開始位置を決定するため、前記適正開始位置を
示す予め定められたδを測定して実際の表示映像信号の
転送を開始するものである。
【００１６】図４はサンプリングクロック制御時に用い
られるパソコンなどの出力信号に代表される所定の映像
信号と水平同期信号とＡ／Ｄコンバータ１の出力及び表
示デバイスの表示開始位置を表す信号（Ａ，Ｂ，Ｃ）を
示している。信号Ａは表示デバイスにおける映像信号の
表示開始位置が無信号期間から始まっており元の映像の
右端が表示デバイスに表示されないことになる。また信
号Ｃは表示デバイスにおける映像信号の表示開始位置が
Ａ／Ｄコンバータ出力の映像信号の途中から始まってい
るため元の映像の左端が表示デバイスに表示されないこ
とになる。信号ＢはＡ／Ｄコンバータの映像信号開始位
置と表示デバイスの表示開始位置が一致している場合で
あり入力映像信号のサンプリングデータは表示デバイス
に最適に表示されることになる。すなわち、映像信号の
先頭位置であるδを位置誤差検出回路５内のカウンタ
（図示せず）で所定のクロック（図示せず）をカウント
して最適な表示位置を決定している。
られるパソコンなどの出力信号に代表される所定の映像
信号と水平同期信号とＡ／Ｄコンバータ１の出力及び表
示デバイスの表示開始位置を表す信号（Ａ，Ｂ，Ｃ）を
示している。信号Ａは表示デバイスにおける映像信号の
表示開始位置が無信号期間から始まっており元の映像の
右端が表示デバイスに表示されないことになる。また信
号Ｃは表示デバイスにおける映像信号の表示開始位置が
Ａ／Ｄコンバータ出力の映像信号の途中から始まってい
るため元の映像の左端が表示デバイスに表示されないこ
とになる。信号ＢはＡ／Ｄコンバータの映像信号開始位
置と表示デバイスの表示開始位置が一致している場合で
あり入力映像信号のサンプリングデータは表示デバイス
に最適に表示されることになる。すなわち、映像信号の
先頭位置であるδを位置誤差検出回路５内のカウンタ
（図示せず）で所定のクロック（図示せず）をカウント
して最適な表示位置を決定している。
【００１７】セレクタ６はサイズ誤差検出回路３、最大
値最小値検出保持回路４、位置誤差検出回路５の出力の
中から判断部７が選択し、各出力を選択的に切り換えて
いる。
値最小値検出保持回路４、位置誤差検出回路５の出力の
中から判断部７が選択し、各出力を選択的に切り換えて
いる。
【００１８】判断部７は、マイコン等で構成され、ＰＬ
Ｌ回路８への分周比と位相変化量を各々変化させた際に
サイズ誤差検出回路３、最大値最小値検出保持回路４で
得られるサイズ誤差と最大値と最小値の差を用いて、Ｐ
ＬＬ回路８に設定される分周比αが、入力映像信号の水
平同期信号１周期分に当たる期間の総画素数と一致して
いるかどうか及びサンプリングクロックの位相が最適か
どうかの判断を行っている。
Ｌ回路８への分周比と位相変化量を各々変化させた際に
サイズ誤差検出回路３、最大値最小値検出保持回路４で
得られるサイズ誤差と最大値と最小値の差を用いて、Ｐ
ＬＬ回路８に設定される分周比αが、入力映像信号の水
平同期信号１周期分に当たる期間の総画素数と一致して
いるかどうか及びサンプリングクロックの位相が最適か
どうかの判断を行っている。
【００１９】ＰＬＬ回路８は、分周器８２と位相比較器
８３とＬＰＦ８４とＶＣＯ８５及び遅延回路８１等で構
成され、判断部７によって設定された分周比αに基づい
た周期のサンプリングクロックを発生しＡ／Ｄコンバー
タ１に供給している。またサンプリングクロックは遅延
回路８１によって判断部７から設定される位相変化量に
より遅延され位相の異なるサンプリングクロックを出力
する。前記遅延量により入力映像信号の水平同期信号１
周期分に当たる期間の総画素数と前記分周比が一致した
場合の前記サンプリングクロックの変化点は、図２の映
像表示領域ｂの全画素に対して同じ位置となる。つまり
一定の遅延量を持たせることで映像信号の画素に対して
一定の位相をとることになりその遅延量を変化させるこ
とで前記サンプリングされる映像信号パターンの位相が
変化することになる。遅延回路８１は、分周器８２の出
力線８６あるいは位相比較器８３への入力線８７の場所
に設置したり、分周器８２の中に内蔵させることでも実
現可能である。
８３とＬＰＦ８４とＶＣＯ８５及び遅延回路８１等で構
成され、判断部７によって設定された分周比αに基づい
た周期のサンプリングクロックを発生しＡ／Ｄコンバー
タ１に供給している。またサンプリングクロックは遅延
回路８１によって判断部７から設定される位相変化量に
より遅延され位相の異なるサンプリングクロックを出力
する。前記遅延量により入力映像信号の水平同期信号１
周期分に当たる期間の総画素数と前記分周比が一致した
場合の前記サンプリングクロックの変化点は、図２の映
像表示領域ｂの全画素に対して同じ位置となる。つまり
一定の遅延量を持たせることで映像信号の画素に対して
一定の位相をとることになりその遅延量を変化させるこ
とで前記サンプリングされる映像信号パターンの位相が
変化することになる。遅延回路８１は、分周器８２の出
力線８６あるいは位相比較器８３への入力線８７の場所
に設置したり、分周器８２の中に内蔵させることでも実
現可能である。
【００２０】次に、図１のシステムに、単位情報量（１
画素）を基準に構成される図２の映像表示領域ｂ（領域
ｄのような２画素周期のパターンから成る映像信号）の
信号パターンを有する映像信号が入力された場合につい
て説明する。
画素）を基準に構成される図２の映像表示領域ｂ（領域
ｄのような２画素周期のパターンから成る映像信号）の
信号パターンを有する映像信号が入力された場合につい
て説明する。
【００２１】次に、サンプリングクロック数が１水平期
間内の画素数より大きくサンプリングクロックの位相が
サイズ誤差検出に最適な場合の動作を図５を用いて説明
する。図５（ａ）は、水平同期信号と２画素周期のパタ
ーンの入力映像信号とサンプリングクロックのサンプリ
ング点を示すもので、図５（ｂ）は、図１のＡ／Ｄコン
バータ１に（ａ）に示した２画素周期のパターンから成
る映像信号を入力した時のＡ／Ｄコンバータ１の出力波
形である。
間内の画素数より大きくサンプリングクロックの位相が
サイズ誤差検出に最適な場合の動作を図５を用いて説明
する。図５（ａ）は、水平同期信号と２画素周期のパタ
ーンの入力映像信号とサンプリングクロックのサンプリ
ング点を示すもので、図５（ｂ）は、図１のＡ／Ｄコン
バータ１に（ａ）に示した２画素周期のパターンから成
る映像信号を入力した時のＡ／Ｄコンバータ１の出力波
形である。
【００２２】図５（ａ）では、分周比α＝２６とし、水
平同期信号１周期分に当たる期間（図２の領域ａ＋ｂ＋
ｃ）の画素数２０との差は６としている。
平同期信号１周期分に当たる期間（図２の領域ａ＋ｂ＋
ｃ）の画素数２０との差は６としている。
【００２３】図５（ｃ）は、前記Ａ／Ｄコンバータ１の
出力を間引き回路２に入力し、Ａ／Ｄコンバータ１でサ
ンプルホールドされた図５（ｂ）の波形を矢印にふられ
た数字１、３、５、‥‥‥の位置及び順番で間引いたも
のである。
出力を間引き回路２に入力し、Ａ／Ｄコンバータ１でサ
ンプルホールドされた図５（ｂ）の波形を矢印にふられ
た数字１、３、５、‥‥‥の位置及び順番で間引いたも
のである。
【００２４】図５（ｄ）は、図３の最大値検出回路３１
に図５（ｃ）の間引き回路２の出力を入力し、最大値検
出回路３１において予め既知の最大値と比較して出力さ
れる最大値パルスであり、図５（ｅ）は、図３の最小値
検出回路３２に図５（ｃ）の間引き回路２の出力を入力
し、最小値検出回路３２において最大値パルス検出後の
最小値（この場合は零レベル）を検出して出力される最
小値パルスを示すものである。図５の場合、最大値パル
スと最小値パルスの数の加算値は６となり、ＰＬＬ回路
８に設定される分周比αと１水平期間内の画素数との差
の絶対値Ｚは２６−２０＝６となる。
に図５（ｃ）の間引き回路２の出力を入力し、最大値検
出回路３１において予め既知の最大値と比較して出力さ
れる最大値パルスであり、図５（ｅ）は、図３の最小値
検出回路３２に図５（ｃ）の間引き回路２の出力を入力
し、最小値検出回路３２において最大値パルス検出後の
最小値（この場合は零レベル）を検出して出力される最
小値パルスを示すものである。図５の場合、最大値パル
スと最小値パルスの数の加算値は６となり、ＰＬＬ回路
８に設定される分周比αと１水平期間内の画素数との差
の絶対値Ｚは２６−２０＝６となる。
【００２５】図６は、分周比αは２０で、図５の場合と
はサンプリングクロックの初期位相が異なる場合を示す
ものである。図６（ａ）は入力映像信号とサンプリング
クロックのサンプリング点を、図６（ｂ）は、そのＡ／
Ｄコンバータ１の出力波形である。図６（ｃ）は、図６
（ｂ）の矢印にふられた数字１、３、５、・・・・の位
置及び順番で、間引きを行った場合の間引き回路２の出
力である。
はサンプリングクロックの初期位相が異なる場合を示す
ものである。図６（ａ）は入力映像信号とサンプリング
クロックのサンプリング点を、図６（ｂ）は、そのＡ／
Ｄコンバータ１の出力波形である。図６（ｃ）は、図６
（ｂ）の矢印にふられた数字１、３、５、・・・・の位
置及び順番で、間引きを行った場合の間引き回路２の出
力である。
【００２６】図６（ｄ）は、図３の最大値検出回路３１
に図６（ｃ）の間引き回路２の出力を入力し、最大値検
出回路３１において最大値と判断した最大値パルス信号
を示し、図６（ｅ）は、図３の最大値検出回路３１に図
６（ｃ）の間引き回路２の出力を入力し、最小値検出回
路３１において最小値と判断した最小値パルス信号を示
すものである。最小値パルスは図５の時に説明したよう
に最大値パルス出力後の最小値（零レベル）を検出して
出力され、最大値パルスと最小値パルスの数の加算値は
４となる。
に図６（ｃ）の間引き回路２の出力を入力し、最大値検
出回路３１において最大値と判断した最大値パルス信号
を示し、図６（ｅ）は、図３の最大値検出回路３１に図
６（ｃ）の間引き回路２の出力を入力し、最小値検出回
路３１において最小値と判断した最小値パルス信号を示
すものである。最小値パルスは図５の時に説明したよう
に最大値パルス出力後の最小値（零レベル）を検出して
出力され、最大値パルスと最小値パルスの数の加算値は
４となる。
【００２７】ここで、図６（ｄ）、（ｅ）の場合は、水
平同期信号１周期（図２の領域ａ＋ｂ＋ｃ）中のサイズ
誤差検出回路３の出力は、ＰＬＬ回路８に設定されてい
る分周比α＝２６と水平同期信号１周期分に当たる期間
（図２の領域ａ＋ｂ＋ｃ）の画素数２０の差の絶対値に
はならず４が出力される。この場合はサイズ誤差を正確
に検出できないが、１水平同期期間中のサンプリングク
ロックの位相は変えずに、ＰＬＬ回路８に設定されてい
る分周比αを変化させ水平同期信号１周期分（図２の領
域ａ＋ｂ＋ｃ）に当たる期間の画素数の差を変化させる
と、ＰＬＬ回路８に設定されている分周比αの方が水平
同期信号１周期分（図２の領域ａ＋ｂ＋ｃ）に当たる期
間の画素数よりも大きい場合であるから、分周比αの値
を減少するとサイズ誤差検出回路３の出力は減少してい
き図３のカウンタ３４のカウント値は０になる。
平同期信号１周期（図２の領域ａ＋ｂ＋ｃ）中のサイズ
誤差検出回路３の出力は、ＰＬＬ回路８に設定されてい
る分周比α＝２６と水平同期信号１周期分に当たる期間
（図２の領域ａ＋ｂ＋ｃ）の画素数２０の差の絶対値に
はならず４が出力される。この場合はサイズ誤差を正確
に検出できないが、１水平同期期間中のサンプリングク
ロックの位相は変えずに、ＰＬＬ回路８に設定されてい
る分周比αを変化させ水平同期信号１周期分（図２の領
域ａ＋ｂ＋ｃ）に当たる期間の画素数の差を変化させる
と、ＰＬＬ回路８に設定されている分周比αの方が水平
同期信号１周期分（図２の領域ａ＋ｂ＋ｃ）に当たる期
間の画素数よりも大きい場合であるから、分周比αの値
を減少するとサイズ誤差検出回路３の出力は減少してい
き図３のカウンタ３４のカウント値は０になる。
【００２８】同様に、図２のような２画素周期のパター
ンから成る映像信号を図１の回路に入力したとき、サン
プリングクロック数が１水平期間内の画素数より小さい
場合において、サイズ誤差検出回路３の水平同期信号１
周期（図２の領域ａ＋ｂ＋ｃ）中の出力は、ＰＬＬ回路
８に設定されている分周比αと水平同期信号１周期分に
当たる期間（図２の領域ａ＋ｂ＋ｃ）の画素数２０の差
の絶対値をＺとすると、一定の値Ｚ、あるいは１水平同
期期間中のサンプリングクロックの位相がサイズ誤差検
出に最適でなく、サンプリングクロック数が１水平期間
内の画素数より小さい場合は、サイズ誤差を正確に検出
できないが、１水平同期期間中のサンプリングクロック
の位相は変えずＰＬＬ回路８に設定されている分周比α
と水平同期信号１周期分（図２の領域ａ＋ｂ＋ｃ）に当
たる期間の画素数の差を変化させると、ＰＬＬ回路８に
設定されている分周比αの方が水平同期信号１周期分
（図２の領域ａ＋ｂ＋ｃ）に当たる期間の画素数よりも
小さい場合であるから、分周比αの値を増加するとサイ
ズ誤差検出回路３の出力は減少していき図３のカウンタ
３４のカウント値は０になる（図示せず）。
ンから成る映像信号を図１の回路に入力したとき、サン
プリングクロック数が１水平期間内の画素数より小さい
場合において、サイズ誤差検出回路３の水平同期信号１
周期（図２の領域ａ＋ｂ＋ｃ）中の出力は、ＰＬＬ回路
８に設定されている分周比αと水平同期信号１周期分に
当たる期間（図２の領域ａ＋ｂ＋ｃ）の画素数２０の差
の絶対値をＺとすると、一定の値Ｚ、あるいは１水平同
期期間中のサンプリングクロックの位相がサイズ誤差検
出に最適でなく、サンプリングクロック数が１水平期間
内の画素数より小さい場合は、サイズ誤差を正確に検出
できないが、１水平同期期間中のサンプリングクロック
の位相は変えずＰＬＬ回路８に設定されている分周比α
と水平同期信号１周期分（図２の領域ａ＋ｂ＋ｃ）に当
たる期間の画素数の差を変化させると、ＰＬＬ回路８に
設定されている分周比αの方が水平同期信号１周期分
（図２の領域ａ＋ｂ＋ｃ）に当たる期間の画素数よりも
小さい場合であるから、分周比αの値を増加するとサイ
ズ誤差検出回路３の出力は減少していき図３のカウンタ
３４のカウント値は０になる（図示せず）。
【００２９】次に図７、図８によりＰＬＬ回路８の分周
比αと水平同期信号１周期分に当たる期間（図２の領域
ａ＋ｂ＋ｃ）の画素数２０の差が小さいとき、その差を
変化させた場合のサンプリング位相と最大値最小値検出
保持回路４で検出される最大値、最小値との関係につい
て説明する。
比αと水平同期信号１周期分に当たる期間（図２の領域
ａ＋ｂ＋ｃ）の画素数２０の差が小さいとき、その差を
変化させた場合のサンプリング位相と最大値最小値検出
保持回路４で検出される最大値、最小値との関係につい
て説明する。
【００３０】図７（ａ）は、水平同期信号と２画素周期
のパターンの入力映像信号とサンプリング点の関係を示
すものであり、図７（ｂ）は、Ａ／Ｄコンバータ１の出
力である。前記Ａ／Ｄコンバータ１の出力は図７（ａ）
の映像信号波形付近の矢印の位置で、矢印にふられてい
る数字の順番でサンプリングを行った波形である。図７
（ａ）では分周比α＝２１とし、水平同期信号１周期分
に当たる期間（図２の領域ａ＋ｂ＋ｃ）の画素数２０と
の差は１としている。
のパターンの入力映像信号とサンプリング点の関係を示
すものであり、図７（ｂ）は、Ａ／Ｄコンバータ１の出
力である。前記Ａ／Ｄコンバータ１の出力は図７（ａ）
の映像信号波形付近の矢印の位置で、矢印にふられてい
る数字の順番でサンプリングを行った波形である。図７
（ａ）では分周比α＝２１とし、水平同期信号１周期分
に当たる期間（図２の領域ａ＋ｂ＋ｃ）の画素数２０と
の差は１としている。
【００３１】図７（ｃ）は、前記Ａ／Ｄコンバータ１の
出力を間引き回路２に入力し、Ａ／Ｄコンバータ１で図
７（ｂ）に示すようにサンプリングされた映像信号を矢
印にふられた数字１、３、５、７・・・・の位置及び順
番で間引いたものである。
出力を間引き回路２に入力し、Ａ／Ｄコンバータ１で図
７（ｂ）に示すようにサンプリングされた映像信号を矢
印にふられた数字１、３、５、７・・・・の位置及び順
番で間引いたものである。
【００３２】図７（ｄ）は、ＰＬＬ回路８の分周比αは
同じで図８（ａ）の２画素の周期パターンから成る映像
信号の矢印にふられた数字１、２、３、４・・・の順番
でサンプリングしたときのＡ／Ｄコンバータ１の出力
（図８（ｂ）の波形）を間引き回路２に入力し、図７
（ｂ）の矢印にふられた数字２、４、６、８・・・・の
位置及び順番で間引きを行った場合の間引き回路２の出
力である。
同じで図８（ａ）の２画素の周期パターンから成る映像
信号の矢印にふられた数字１、２、３、４・・・の順番
でサンプリングしたときのＡ／Ｄコンバータ１の出力
（図８（ｂ）の波形）を間引き回路２に入力し、図７
（ｂ）の矢印にふられた数字２、４、６、８・・・・の
位置及び順番で間引きを行った場合の間引き回路２の出
力である。
【００３３】ここで、図７（ｃ）、（ｄ）の間引き出力
を最大値最小値検出保持回路４に入力し、そこで得られ
た最大値、最小値の差を求めると図７（ｃ）、（ｄ）中
に示される値Ｘが得られることになる。この例では、最
大値Ｘは３．３Ｖとなる。
を最大値最小値検出保持回路４に入力し、そこで得られ
た最大値、最小値の差を求めると図７（ｃ）、（ｄ）中
に示される値Ｘが得られることになる。この例では、最
大値Ｘは３．３Ｖとなる。
【００３４】次に、図８（ａ）は、図７（ａ）の場合に
比べてサンプリング位相が０．５画素ずれている場合を
示すものである。
比べてサンプリング位相が０．５画素ずれている場合を
示すものである。
【００３５】図８（ｂ）は、Ａ／Ｄコンバータ１の出力
であり、図８（ａ）の映像信号波形付近の矢印の位置
で、矢印にふられている数字の順番でサンプリングを行
った波形である。図８（ａ）では分周比α＝２１とし、
水平同期信号１周期分に当たる期間（図２の領域ａ＋ｂ
＋ｃ）の画素数２０との差は１としている。
であり、図８（ａ）の映像信号波形付近の矢印の位置
で、矢印にふられている数字の順番でサンプリングを行
った波形である。図８（ａ）では分周比α＝２１とし、
水平同期信号１周期分に当たる期間（図２の領域ａ＋ｂ
＋ｃ）の画素数２０との差は１としている。
【００３６】図８（ｃ）は、前記Ａ／Ｄコンバータ１の
出力を間引き回路２に入力し、Ａ／Ｄコンバータ１で図
８（ｂ）に示すサンプリングされた映像信号を矢印にふ
られた数字１、３、５、７・・・・の位置及び順番で間
引いたものである。図８（ｄ）は、ＰＬＬ回路８の分周
比αは同じで上記のサンプリング位置よりもサンプリン
グ間隔の１つ分遅らせた場合、つまり図８（ａ）の２画
素の周期パターンから成る映像信号の矢印にふられた数
字１、２、３、４・・・の順番でサンプリングしたとき
のＡ／Ｄコンバータ１の出力（図８（ｂ）の波形）を間
引き回路２に入力し、図８（ｂ）の矢印にふられた数字
２、４、６、８・・・・の位置及び順番で、間引きを行
った場合の間引き回路２の出力である。
出力を間引き回路２に入力し、Ａ／Ｄコンバータ１で図
８（ｂ）に示すサンプリングされた映像信号を矢印にふ
られた数字１、３、５、７・・・・の位置及び順番で間
引いたものである。図８（ｄ）は、ＰＬＬ回路８の分周
比αは同じで上記のサンプリング位置よりもサンプリン
グ間隔の１つ分遅らせた場合、つまり図８（ａ）の２画
素の周期パターンから成る映像信号の矢印にふられた数
字１、２、３、４・・・の順番でサンプリングしたとき
のＡ／Ｄコンバータ１の出力（図８（ｂ）の波形）を間
引き回路２に入力し、図８（ｂ）の矢印にふられた数字
２、４、６、８・・・・の位置及び順番で、間引きを行
った場合の間引き回路２の出力である。
【００３７】図８（ｃ）、（ｄ）の間引き出力を最大値
最小値検出保持回路４に入力し、そこで得られた最大
値、最小値の差を求めると図８（ｃ）中に示される値Ｙ
（３．３Ｖより小さい）と図８（ｄ）中に示される値Ｘ
（３．３Ｖ）が得られることになる。
最小値検出保持回路４に入力し、そこで得られた最大
値、最小値の差を求めると図８（ｃ）中に示される値Ｙ
（３．３Ｖより小さい）と図８（ｄ）中に示される値Ｘ
（３．３Ｖ）が得られることになる。
【００３８】図７（ｃ）、（ｄ）、図８（ｃ）、（ｄ）
は、サンプリングクロック数が１水平期間内の画素数よ
り小さい場合のＡ／Ｄコンバータ１の出力であり、ＰＬ
Ｌ回路８の分周比αは同じでサンプリング位置や間引き
する位置を変化させたときの間引き回路２の出力を最大
値最小値検出保持回路４に入力したものである。ここ
で、最大値最小値検出保持回路４で保持した最大値、最
小値は異なり、最大値、最小値の差は０ではないある値
を持っている。
は、サンプリングクロック数が１水平期間内の画素数よ
り小さい場合のＡ／Ｄコンバータ１の出力であり、ＰＬ
Ｌ回路８の分周比αは同じでサンプリング位置や間引き
する位置を変化させたときの間引き回路２の出力を最大
値最小値検出保持回路４に入力したものである。ここ
で、最大値最小値検出保持回路４で保持した最大値、最
小値は異なり、最大値、最小値の差は０ではないある値
を持っている。
【００３９】次に図９、図１０によりＰＬＬ回路８の分
周比αと水平同期信号１周期分に当たる期間（図２の領
域ａ＋ｂ＋ｃ）の画素数２０の差が０のとき、つまりサ
ンプリングクロック数が１水平期間内の画素数と同じで
あるとき、サンプリング位相と最大値最小値検出保持回
路４で検出される最大値、最小値との関係について説明
する。
周比αと水平同期信号１周期分に当たる期間（図２の領
域ａ＋ｂ＋ｃ）の画素数２０の差が０のとき、つまりサ
ンプリングクロック数が１水平期間内の画素数と同じで
あるとき、サンプリング位相と最大値最小値検出保持回
路４で検出される最大値、最小値との関係について説明
する。
【００４０】図９（ａ）は、図２の領域ａ＋ｂ＋ｃの映
像信号を、また、図９（ｂ）は、図１のＡ／Ｄコンバー
タ１に図９（ａ）の映像信号波形付近の矢印の位置で、
矢印にふられている数字の順番でサンプリングを行った
波形である。図９（ｃ）は、前記Ａ／Ｄコンバータ１の
出力を間引き回路２の出力であり、図９（ａ）に示すサ
ンプリングされた映像信号を矢印にふられた数字１、
３、５・・・・の位置及び順番で間引いたものである。
図９（ｄ）は、ＰＬＬ回路８の分周比αは同じで上記の
サンプリング位置よりも１画素分遅らせた場合、つまり
図９（ａ）の２画素の周期パターンから成る映像信号の
矢印にふられた数字１、２、３、４・・・の順番でサン
プリングしたときのＡ／Ｄコンバータ１の出力（図９
（ａ）の波形）を間引き回路２に入力し、図９（ａ）の
矢印にふられた数字２、４、６・・・・の位置及び順番
で、間引きされた間引き回路２の出力である。図９
（ｃ）、（ｄ）の間引き回路２の出力を最大値最小値検
出保持回路４に入力し、そこで得られた最大値、最小値
の差を求めると図９（ｃ）中に示される値Ｘ（実施例で
は３．３Ｖ）と図９（ｄ）中に示される値０Ｖが得られ
ることになる。
像信号を、また、図９（ｂ）は、図１のＡ／Ｄコンバー
タ１に図９（ａ）の映像信号波形付近の矢印の位置で、
矢印にふられている数字の順番でサンプリングを行った
波形である。図９（ｃ）は、前記Ａ／Ｄコンバータ１の
出力を間引き回路２の出力であり、図９（ａ）に示すサ
ンプリングされた映像信号を矢印にふられた数字１、
３、５・・・・の位置及び順番で間引いたものである。
図９（ｄ）は、ＰＬＬ回路８の分周比αは同じで上記の
サンプリング位置よりも１画素分遅らせた場合、つまり
図９（ａ）の２画素の周期パターンから成る映像信号の
矢印にふられた数字１、２、３、４・・・の順番でサン
プリングしたときのＡ／Ｄコンバータ１の出力（図９
（ａ）の波形）を間引き回路２に入力し、図９（ａ）の
矢印にふられた数字２、４、６・・・・の位置及び順番
で、間引きされた間引き回路２の出力である。図９
（ｃ）、（ｄ）の間引き回路２の出力を最大値最小値検
出保持回路４に入力し、そこで得られた最大値、最小値
の差を求めると図９（ｃ）中に示される値Ｘ（実施例で
は３．３Ｖ）と図９（ｄ）中に示される値０Ｖが得られ
ることになる。
【００４１】図１０は、分周比αと画素数は図９と同様
一致するが、図９とサンプリングクロック位相が、図１
０（ａ）に示すように０．５画素異なる場合である。ま
た、図１０（ｂ）は、図１０（ａ）の映像信号波形付近
の矢印の位置で、矢印にふられている数字の順番でサン
プリングを行うことを示す図である。
一致するが、図９とサンプリングクロック位相が、図１
０（ａ）に示すように０．５画素異なる場合である。ま
た、図１０（ｂ）は、図１０（ａ）の映像信号波形付近
の矢印の位置で、矢印にふられている数字の順番でサン
プリングを行うことを示す図である。
【００４２】図１０（ｃ）は、前記Ａ／Ｄコンバータ１
の出力を間引き回路２に入力し、Ａ／Ｄコンバータ１で
サンプリングホールドした２画素間隔毎に間引いた波形
である。前記間引き回路２の出力は、図１０（ａ）に示
すサンプリングされた映像信号を矢印にふられた数字
１、３、５・・・・の位置及び順番で間引いたものであ
る。図１０（ｄ）は、ＰＬＬ回路８の分周比αは同じで
上記のサンプリング位置よりも１画素分遅らせた場合、
つまり図１０（ａ）の２画素の周期パターンから成る映
像信号の矢印にふられた数字１、２、３、４・・・の順
番でサンプリングしたときのＡ／Ｄコンバータ１の出力
（図１０（ａ）の波形）を間引き回路２に入力し、図１
０（ａ）の矢印にふられた数字２、４、６・・・・の位
置及び順番で、２画素毎に間引きを行った場合の間引き
回路２の出力である。
の出力を間引き回路２に入力し、Ａ／Ｄコンバータ１で
サンプリングホールドした２画素間隔毎に間引いた波形
である。前記間引き回路２の出力は、図１０（ａ）に示
すサンプリングされた映像信号を矢印にふられた数字
１、３、５・・・・の位置及び順番で間引いたものであ
る。図１０（ｄ）は、ＰＬＬ回路８の分周比αは同じで
上記のサンプリング位置よりも１画素分遅らせた場合、
つまり図１０（ａ）の２画素の周期パターンから成る映
像信号の矢印にふられた数字１、２、３、４・・・の順
番でサンプリングしたときのＡ／Ｄコンバータ１の出力
（図１０（ａ）の波形）を間引き回路２に入力し、図１
０（ａ）の矢印にふられた数字２、４、６・・・・の位
置及び順番で、２画素毎に間引きを行った場合の間引き
回路２の出力である。
【００４３】ここで、図１０（ｃ）、（ｄ）において、
Ａ／Ｄコンバータ１のサンプリングクロックの位相を、
遅延回路４５で変化させた場合の、水平同期信号の一周
期分に当たる期間（図２の領域ａ＋ｂ＋ｃ）の映像表示
領域ｂ中に間引き回路２から出力される波形は、その変
化させた位相における波形の値を出力し続けることにな
る。例えば、図１０（ａ）のような２画素周期の信号を
入力した場合では、１画素期間中一定値をとるから、サ
ンプリングクロックの位相を映像信号の画素の周期に一
致したクロックに対して変化させた場合の間引き回路２
から出力される波形は、それぞれ図１０（ｃ）、（ｄ）
となる。図１０（ｃ）、（ｄ）の間引き回路２の出力を
最大値最小値検出保持回路４に入力し、そこで得られた
最大値、最小値の差を求めると図１０（ｃ）、（ｄ）中
に示される値Ｚ（３．３Ｖより小）が得られることにな
る。
Ａ／Ｄコンバータ１のサンプリングクロックの位相を、
遅延回路４５で変化させた場合の、水平同期信号の一周
期分に当たる期間（図２の領域ａ＋ｂ＋ｃ）の映像表示
領域ｂ中に間引き回路２から出力される波形は、その変
化させた位相における波形の値を出力し続けることにな
る。例えば、図１０（ａ）のような２画素周期の信号を
入力した場合では、１画素期間中一定値をとるから、サ
ンプリングクロックの位相を映像信号の画素の周期に一
致したクロックに対して変化させた場合の間引き回路２
から出力される波形は、それぞれ図１０（ｃ）、（ｄ）
となる。図１０（ｃ）、（ｄ）の間引き回路２の出力を
最大値最小値検出保持回路４に入力し、そこで得られた
最大値、最小値の差を求めると図１０（ｃ）、（ｄ）中
に示される値Ｚ（３．３Ｖより小）が得られることにな
る。
【００４４】図９（ｃ）、（ｄ）、図１０（ｃ）、
（ｄ）は、ＰＬＬ回路８に設定されている分周比αと水
平同期信号１周期分に当たる期間（図２の領域ａ＋ｂ＋
ｃ）の画素数２０が等しい場合にＰＬＬ回路８の分周比
αは同じで、サンプリング位置や間引きする位置を変化
させたときの間引き回路２の出力を最大値最小値検出保
持回路４に入力したものである。ここで、最大値最小値
検出保持回路４で保持した最大値、最小値はある位相に
おいて等しくなるときがある（図９（ｄ））。
（ｄ）は、ＰＬＬ回路８に設定されている分周比αと水
平同期信号１周期分に当たる期間（図２の領域ａ＋ｂ＋
ｃ）の画素数２０が等しい場合にＰＬＬ回路８の分周比
αは同じで、サンプリング位置や間引きする位置を変化
させたときの間引き回路２の出力を最大値最小値検出保
持回路４に入力したものである。ここで、最大値最小値
検出保持回路４で保持した最大値、最小値はある位相に
おいて等しくなるときがある（図９（ｄ））。
【００４５】すなわち、この最大値、最小値の値が等し
くなったときがＰＬＬ回路８に設定されている分周比α
と水平同期信号１周期分に当たる期間（図２の領域ａ＋
ｂ＋ｃ）の画素数２０が一致するときであり、このとき
サンプリングの位相を予め定められた位相量、例えば、
サンプリングクロックの１／１６間隔で変化させ最大
値、最小値の差が一番大きくなるとき（図９の
（ａ））、サンプリングの位相が最適となる。
くなったときがＰＬＬ回路８に設定されている分周比α
と水平同期信号１周期分に当たる期間（図２の領域ａ＋
ｂ＋ｃ）の画素数２０が一致するときであり、このとき
サンプリングの位相を予め定められた位相量、例えば、
サンプリングクロックの１／１６間隔で変化させ最大
値、最小値の差が一番大きくなるとき（図９の
（ａ））、サンプリングの位相が最適となる。
【００４６】よって、図５（ｃ）、（ｄ）、図６
（ｃ）、（ｄ）の入力映像信号の水平同期信号の１周期
分に当たる期間（図２の領域ａ＋ｂ＋ｃ）の画素数２０
とＰＬＬ回路８の分周比αの差の関係を判断部７に入力
し、ＰＬＬ回路８に設定されている分周比αの大まかな
調整（差が１周期分の画素数付近の２、３以内まで）を
施し、水平同期信号の１周期分に当たる期間（図２の領
域ａ＋ｂ＋ｃ）の画素数２０とＰＬＬ回路８の分周比α
の差が小さい場合には微調整を行うため、最大値最小値
検出保持回路４で保持している最大値、最小値と位相の
関係を判断部７に入力し、その入力値から、ＰＬＬ回路
８に設定されている分周比αが一致しているかどうか及
びサンプリングクロックの位相が最適かどうかの判断を
行う。なお、以上の説明では、Ａ／Ｄコンバータ１にＰ
ＬＬ回路８の出力であるサンプリングクロックを入力
し、Ａ／Ｄコンバータ１の出力を間引き回路２に供給す
る構成をとったが、ＰＬＬ回路８のサンプリングクロッ
クを分周してあらかじめ周波数を落としたサンプリング
クロックをＡ／Ｄコンバータ１に供給し、後段の間引き
回路２を省いた構成についても同様に実施可能である。
（ｃ）、（ｄ）の入力映像信号の水平同期信号の１周期
分に当たる期間（図２の領域ａ＋ｂ＋ｃ）の画素数２０
とＰＬＬ回路８の分周比αの差の関係を判断部７に入力
し、ＰＬＬ回路８に設定されている分周比αの大まかな
調整（差が１周期分の画素数付近の２、３以内まで）を
施し、水平同期信号の１周期分に当たる期間（図２の領
域ａ＋ｂ＋ｃ）の画素数２０とＰＬＬ回路８の分周比α
の差が小さい場合には微調整を行うため、最大値最小値
検出保持回路４で保持している最大値、最小値と位相の
関係を判断部７に入力し、その入力値から、ＰＬＬ回路
８に設定されている分周比αが一致しているかどうか及
びサンプリングクロックの位相が最適かどうかの判断を
行う。なお、以上の説明では、Ａ／Ｄコンバータ１にＰ
ＬＬ回路８の出力であるサンプリングクロックを入力
し、Ａ／Ｄコンバータ１の出力を間引き回路２に供給す
る構成をとったが、ＰＬＬ回路８のサンプリングクロッ
クを分周してあらかじめ周波数を落としたサンプリング
クロックをＡ／Ｄコンバータ１に供給し、後段の間引き
回路２を省いた構成についても同様に実施可能である。
【００４７】以上のように、１周期分の画素数が２の周
期パターンからなる調整用パターンである映像信号をサ
ンプリングして、ＰＬＬ回路の分周比と入力映像信号の
水平同期信号１周期分の画素数が一致すれば、入力波形
の調整用パターンの画素周期における位相と最大値、最
小値の関係から、最大値、最小値の差が最大になった状
態が画素数、入力波形の画素周期における位相の点で共
に最適であると判断でき、そのサンプリングクロックを
用いて通常のグラフィクス映像信号をサンプリングして
表示装置（図示せず）に表示する。なお、１周期分の画
素数が２以上でも、同様に処理してサイズ、位相を調整
することが出来る。
期パターンからなる調整用パターンである映像信号をサ
ンプリングして、ＰＬＬ回路の分周比と入力映像信号の
水平同期信号１周期分の画素数が一致すれば、入力波形
の調整用パターンの画素周期における位相と最大値、最
小値の関係から、最大値、最小値の差が最大になった状
態が画素数、入力波形の画素周期における位相の点で共
に最適であると判断でき、そのサンプリングクロックを
用いて通常のグラフィクス映像信号をサンプリングして
表示装置（図示せず）に表示する。なお、１周期分の画
素数が２以上でも、同様に処理してサイズ、位相を調整
することが出来る。
【００４８】例えば、ＶＧＡモードからＸＶＧＡモード
の６４０×４８０、８００×６００、１０２４×７６８
等のグラフィクスモードに対応したそれぞれの調整用パ
ターンを使用して、各々の入力映像に対応したサンプリ
ングクロック数が６４０個、８００個、１０２４個のサ
ンプリング位相の最適なサンプリングクロックを発生
し、それぞれのモードの映像を表示することが出来る。
の６４０×４８０、８００×６００、１０２４×７６８
等のグラフィクスモードに対応したそれぞれの調整用パ
ターンを使用して、各々の入力映像に対応したサンプリ
ングクロック数が６４０個、８００個、１０２４個のサ
ンプリング位相の最適なサンプリングクロックを発生
し、それぞれのモードの映像を表示することが出来る。
【００４９】
【発明の効果】以上のように、本発明のサンプリングク
ロック制御装置によれば、種々の表示グラフィクスモー
ドに対応してクロック数とクロックパルス位相の最適な
サンプリングクロックを自動的に発生することが高速に
出来る。
ロック制御装置によれば、種々の表示グラフィクスモー
ドに対応してクロック数とクロックパルス位相の最適な
サンプリングクロックを自動的に発生することが高速に
出来る。
【図１】本発明の実施の形態におけるサンプリングクロ
ック制御装置の全体のブロック構成図
ック制御装置の全体のブロック構成図
【図２】本発明の実施の形態におけるサンプリングクロ
ック制御装置の入力調整パターン信号と水平同期信号を
模式的に示す図
ック制御装置の入力調整パターン信号と水平同期信号を
模式的に示す図
【図３】本発明の実施の形態におけるサンプリングクロ
ック制御装置のサイズ誤差検出回路のブロック構成図
ック制御装置のサイズ誤差検出回路のブロック構成図
【図４】本発明の実施の形態におけるサンプリングクロ
ック装置の映像信号開始位置と表示デバイス開始位置を
模式的に示す図
ック装置の映像信号開始位置と表示デバイス開始位置を
模式的に示す図
【図５】本発明の実施の形態におけるサンプリングクロ
ック制御装置のサイズ誤差検出回路の最大値パルス及び
最小値パルスとサンプリングクロックとの関係を模式的
に示す図
ック制御装置のサイズ誤差検出回路の最大値パルス及び
最小値パルスとサンプリングクロックとの関係を模式的
に示す図
【図６】本発明の実施の形態におけるサンプリングクロ
ック制御装置のサイズ誤差検出回路の最大値パルス及び
最小値パルスとサンプリングクロックとの他の関係を模
式的に示す図
ック制御装置のサイズ誤差検出回路の最大値パルス及び
最小値パルスとサンプリングクロックとの他の関係を模
式的に示す図
【図７】本発明の実施の形態におけるサンプリングクロ
ック制御装置の最大値最小値検出保持回路の動作を模式
的に説明するための波形図
ック制御装置の最大値最小値検出保持回路の動作を模式
的に説明するための波形図
【図８】本発明の実施の形態におけるサンプリングクロ
ック制御装置の最大値最小値検出保持回路の動作を模式
的に説明するための他の波形図
ック制御装置の最大値最小値検出保持回路の動作を模式
的に説明するための他の波形図
【図９】本発明の実施の形態におけるサンプリングクロ
ック制御装置の分周比と入力調整パターン信号の画素数
の差が等しい場合の最大値最小値検出保持回路の動作を
模式的に説明するための波形図
ック制御装置の分周比と入力調整パターン信号の画素数
の差が等しい場合の最大値最小値検出保持回路の動作を
模式的に説明するための波形図
【図１０】本発明の実施の形態におけるサンプリングク
ロック制御装置の分周比と入力調整パターン信号の画素
数の差が等しい場合の最大値最小値検出保持回路の動作
を模式的に説明するための他の波形図
ロック制御装置の分周比と入力調整パターン信号の画素
数の差が等しい場合の最大値最小値検出保持回路の動作
を模式的に説明するための他の波形図
【図１１】従来の実施の形態におけるサンプリングクロ
ック制御装置のブロック構成図
ック制御装置のブロック構成図
１ Ａ／Ｄコンバータ ２ 間引き回路 ３ サイズ誤差検出回路 ４ 最大値最小値検出保持回路 ５ 位置誤差検出回路 ６ セレクタ ７ 判断部 ８ ＰＬＬ回路 ３１ 最大値検出回路 ３２ 最小値検出回路 ３３ 演算部 ３４ カウンタ ８１ 遅延回路 ８２ 分周器 ８３ 位相比較器 ８４ ＬＰＦ ８５ ＶＣＯ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/06 Ｈ０４Ｎ 5/06 Ｚ
Claims (1)
- 【請求項１】 ２画素周期の調整パターンを有する入力
映像信号をその水平同期信号にロックしたＶＣＯ出力か
ら分周して得られるサンプリングクロックでＡ／Ｄ変換
する手段と、前記サンプリングクロックの水平同期信号
に対する位相を変化する遅延回路と、前記Ａ／Ｄ変換さ
れた調整パターン部の映像信号を間引きする間引き手段
と、その間引き信号の所定の期間内の最大値パルスと最
小値パルスの数をカウントするサイズ誤差検出手段と、
前記間引き信号の最大値と最小値を検出する最大値最小
値検出保持手段とを有し、前記間引き信号の最大値パル
スと最小値パルスの数のカウンタ値が所定の数になるよ
うに前記ＶＣＯ出力の分周比を粗調整し、その状態より
前記間引き回路からの間引き信号の前記最大値と最小値
のレベル差が零となるように前記ＶＣＯの分周比を微調
整し、次に前記サンプリングクロックの位相を前記遅延
回路により変化して前記最大値最小値保持回路に保持さ
れる最大値と最小値のレベル差を最大にすることを特徴
とするサンプリングクロック制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10022882A JPH11219157A (ja) | 1998-02-04 | 1998-02-04 | サンプリングクロック制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10022882A JPH11219157A (ja) | 1998-02-04 | 1998-02-04 | サンプリングクロック制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11219157A true JPH11219157A (ja) | 1999-08-10 |
Family
ID=12095065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10022882A Pending JPH11219157A (ja) | 1998-02-04 | 1998-02-04 | サンプリングクロック制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11219157A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001125527A (ja) * | 1999-10-29 | 2001-05-11 | Matsushita Electric Ind Co Ltd | 映像の鮮鋭度改善装置 |
| JP2001249637A (ja) * | 2000-03-02 | 2001-09-14 | Nec Mitsubishi Denki Visual Systems Kk | 表示装置 |
| KR20020059233A (ko) * | 2000-12-20 | 2002-07-12 | 아끼구사 나오유끼 | 액정표시장치 |
| JP2006506669A (ja) * | 2002-11-21 | 2006-02-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アナログ信号のサンプリングのための周波数を決定するための方法および装置 |
| JP2009147916A (ja) * | 2007-11-21 | 2009-07-02 | Fujitsu Ten Ltd | 映像信号処理装置 |
-
1998
- 1998-02-04 JP JP10022882A patent/JPH11219157A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001125527A (ja) * | 1999-10-29 | 2001-05-11 | Matsushita Electric Ind Co Ltd | 映像の鮮鋭度改善装置 |
| JP2001249637A (ja) * | 2000-03-02 | 2001-09-14 | Nec Mitsubishi Denki Visual Systems Kk | 表示装置 |
| KR20020059233A (ko) * | 2000-12-20 | 2002-07-12 | 아끼구사 나오유끼 | 액정표시장치 |
| JP2006506669A (ja) * | 2002-11-21 | 2006-02-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アナログ信号のサンプリングのための周波数を決定するための方法および装置 |
| JP2009147916A (ja) * | 2007-11-21 | 2009-07-02 | Fujitsu Ten Ltd | 映像信号処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031216 |