JPH11219222A - スイッチングｄ．ｃ．電圧制御回路 - Google Patents
スイッチングｄ．ｃ．電圧制御回路Info
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- JPH11219222A JPH11219222A JP10321397A JP32139798A JPH11219222A JP H11219222 A JPH11219222 A JP H11219222A JP 10321397 A JP10321397 A JP 10321397A JP 32139798 A JP32139798 A JP 32139798A JP H11219222 A JPH11219222 A JP H11219222A
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- transistor
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/18—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using Zener diodes
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- Control Of Voltage And Current In General (AREA)
- Power Conversion In General (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 入出力端子の間に半導体素子が挿入される電
圧安定回路において、電圧制御特性を改善する。 【解決手段】 入力端子と出力端子と基準端子と制御端
子とを有するスイッチングＤ．Ｃ．電圧制御回路におい
て、主端子が入出力端子に結合するゲートターンオフサ
イリスタと、入力端子とサイリスタのカソードゲートの
間に結合する抵抗と、サイリスタのカソードゲートと基
準端子に主端子を結合するトランジスタと、出力端子と
トランジスタのベースの間に結合するアバランシェダイ
オードとを有する。
圧安定回路において、電圧制御特性を改善する。 【解決手段】 入力端子と出力端子と基準端子と制御端
子とを有するスイッチングＤ．Ｃ．電圧制御回路におい
て、主端子が入出力端子に結合するゲートターンオフサ
イリスタと、入力端子とサイリスタのカソードゲートの
間に結合する抵抗と、サイリスタのカソードゲートと基
準端子に主端子を結合するトランジスタと、出力端子と
トランジスタのベースの間に結合するアバランシェダイ
オードとを有する。
Description
【０００１】
【発明の属する技術分野】本発明はスイッチングＤ．
Ｃ．電圧制御回路に関する。
Ｃ．電圧制御回路に関する。
【０００２】
【従来の技術】そのような回路を図１に１で示す。入力
はＤ．Ｃ．電圧Ｖｉｎに結合し、出力ＶｏｕｔはＶｉｎ
が変化したとき又は負荷Ｌの電流Ｉｏｕｔが変化したと
き可能な限定一定でなければならない。この回路は制御
入力ＣＴＲＬを有し、出力をＶｏｕｔ又は０にする。こ
の回路の応用は、自動車分野では、ＬＥＤ（発光ダイオ
ード）の供給電源である。ＬＥＤは、例えば、自動車の
第３テールライトとして用いられる。従って、電圧Ｖｉ
ｎは自動車の電池電圧で、従って大きく変動する。
はＤ．Ｃ．電圧Ｖｉｎに結合し、出力ＶｏｕｔはＶｉｎ
が変化したとき又は負荷Ｌの電流Ｉｏｕｔが変化したと
き可能な限定一定でなければならない。この回路は制御
入力ＣＴＲＬを有し、出力をＶｏｕｔ又は０にする。こ
の回路の応用は、自動車分野では、ＬＥＤ（発光ダイオ
ード）の供給電源である。ＬＥＤは、例えば、自動車の
第３テールライトとして用いられる。従って、電圧Ｖｉ
ｎは自動車の電池電圧で、従って大きく変動する。
【０００３】下記では、簡単のため、電圧ＶｉｎとＶｏ
ｕｔは接地に対して正であると仮定する。
ｕｔは接地に対して正であると仮定する。
【０００４】図２は電圧制御回路の基本回路を示す。電
圧制御はアバランシェダイードＺにより行われ、そのア
ノードは接地され、カソードは制御された出力電圧端子
Ｖｏｕｔと、抵抗Ｒ１を介して入力端子Ｖｉｎに結合す
る。トランジスタＴＲ１によるスイッチが端子Ｖｏｕｔ
と接地との間にもうけられる。このトランジスタのベー
スは制御電圧ＣＴＲＬを受け取る。従って、トランジス
タがオフのとき、電圧Ｖｏｕｔはアバランシェダイオー
ドＺのアバランシェ電圧にほぼ等しく、出力に現れる。
圧制御はアバランシェダイードＺにより行われ、そのア
ノードは接地され、カソードは制御された出力電圧端子
Ｖｏｕｔと、抵抗Ｒ１を介して入力端子Ｖｉｎに結合す
る。トランジスタＴＲ１によるスイッチが端子Ｖｏｕｔ
と接地との間にもうけられる。このトランジスタのベー
スは制御電圧ＣＴＲＬを受け取る。従って、トランジス
タがオフのとき、電圧Ｖｏｕｔはアバランシェダイオー
ドＺのアバランシェ電圧にほぼ等しく、出力に現れる。
【０００５】この回路はいくつかの欠点を有する。第１
の欠点は電力抵抗Ｒ１の存在である。例えば、出力電圧
Ｖｏｕｔが１０Ｖに制御されるとき、電圧Ｖｉｎが３０
Ｖに上昇すると、抵抗の両端の電圧降下は２０Ｖであ
り、抵抗が５０オームの場合、消費電力は１ワットとな
る。そのような電力抵抗は高価である。図２の回路の別
の欠点は、アバランシェダイオードＺの電流が、電圧Ｖ
ｉｎが変化したとき、大きく変化することである。その
結果、出力電圧の変動が大きくなる。
の欠点は電力抵抗Ｒ１の存在である。例えば、出力電圧
Ｖｏｕｔが１０Ｖに制御されるとき、電圧Ｖｉｎが３０
Ｖに上昇すると、抵抗の両端の電圧降下は２０Ｖであ
り、抵抗が５０オームの場合、消費電力は１ワットとな
る。そのような電力抵抗は高価である。図２の回路の別
の欠点は、アバランシェダイオードＺの電流が、電圧Ｖ
ｉｎが変化したとき、大きく変化することである。その
結果、出力電圧の変動が大きくなる。
【０００６】別の直列抵抗回路を図３に示す。抵抗Ｒ１
は図２と同様にＶｉｎとＶｏｕｔの間に接続される。ア
バランシェダイオードＺはトランジスタＴＲ１のベース
とコレクタの間に接続される。そのトランジスタ自身は
Ｖｏｕｔと接地の間に接続される。バイアス抵抗Ｒ２が
トランジスタＴＲ１のベースとエミッタの間に接続され
る。この場合、公称制御電圧はアバランシェダイオード
の電圧にトランジスタＴＲ１のベース／エミッタ電圧を
加えたものである。この回路も主電流回路に直列抵抗が
使用される欠点がある。図２の回路の利点は電圧Ｖｉｎ
の変動に伴う電圧Ｖｏｕｔの変動が小さいことである。
は図２と同様にＶｉｎとＶｏｕｔの間に接続される。ア
バランシェダイオードＺはトランジスタＴＲ１のベース
とコレクタの間に接続される。そのトランジスタ自身は
Ｖｏｕｔと接地の間に接続される。バイアス抵抗Ｒ２が
トランジスタＴＲ１のベースとエミッタの間に接続され
る。この場合、公称制御電圧はアバランシェダイオード
の電圧にトランジスタＴＲ１のベース／エミッタ電圧を
加えたものである。この回路も主電流回路に直列抵抗が
使用される欠点がある。図２の回路の利点は電圧Ｖｉｎ
の変動に伴う電圧Ｖｏｕｔの変動が小さいことである。
【０００７】直列抵抗をもった回路の欠点を避けるため
の従来の技術として、入力端子Ｖｉｎと出力端子Ｖｏｕ
ｔの間に直列に電力抵抗より安価な半導体素子を挿入す
る回路が知られている。この半導体素子は電力回路の電
流を遮断することができ、従って、０出力電圧が所望の
ときの損失は限定される。
の従来の技術として、入力端子Ｖｉｎと出力端子Ｖｏｕ
ｔの間に直列に電力抵抗より安価な半導体素子を挿入す
る回路が知られている。この半導体素子は電力回路の電
流を遮断することができ、従って、０出力電圧が所望の
ときの損失は限定される。
【０００８】図４はゲートターンオフ（ＧＴＯ）サイリ
スタをもつ回路の例である。ＧＴＯサイリスタＴｈ１は
アノードが端子Ｖｉｎに、カソードが端子Ｖｏｕｔに接
続される。抵抗Ｒ３はアノードゲートとカソードゲート
の間に接続される。カソードゲートはアバランシェダイ
オードＺと、必要により、温度補償用の順方向バイアス
されたダイオードｄを介して接地される。トランジスタ
ＴＲ２はサイリスタＴｈ１のカソードゲートと接地の間
に接続される。トランジスタＴＲ２のベースは制御端子
とＣＴＲＬに接続される。トランジスタがオフのとき、
抵抗Ｒ３によるゲートバイアスのためサイリスタは通常
オンである。出力電圧Ｖｏｕｔはカソード／ゲート電圧
降下とアバランシェダイオードの電圧に制御される。ト
ランジスタＴＲ２がオンになると、サイリスタはオフに
なり電圧Ｖｏｕｔはほぼ０になる。アノードゲートは使
用せずに、抵抗Ｒ３をサイリスタのアノードに直接接続
してもよい。図示の回路は電圧源が自動車のバッテリの
ときに起こりがちな、電圧Ｖｉｎのバイアスが逆転した
ときの保護が可能である利点がある。
スタをもつ回路の例である。ＧＴＯサイリスタＴｈ１は
アノードが端子Ｖｉｎに、カソードが端子Ｖｏｕｔに接
続される。抵抗Ｒ３はアノードゲートとカソードゲート
の間に接続される。カソードゲートはアバランシェダイ
オードＺと、必要により、温度補償用の順方向バイアス
されたダイオードｄを介して接地される。トランジスタ
ＴＲ２はサイリスタＴｈ１のカソードゲートと接地の間
に接続される。トランジスタＴＲ２のベースは制御端子
とＣＴＲＬに接続される。トランジスタがオフのとき、
抵抗Ｒ３によるゲートバイアスのためサイリスタは通常
オンである。出力電圧Ｖｏｕｔはカソード／ゲート電圧
降下とアバランシェダイオードの電圧に制御される。ト
ランジスタＴＲ２がオンになると、サイリスタはオフに
なり電圧Ｖｏｕｔはほぼ０になる。アノードゲートは使
用せずに、抵抗Ｒ３をサイリスタのアノードに直接接続
してもよい。図示の回路は電圧源が自動車のバッテリの
ときに起こりがちな、電圧Ｖｉｎのバイアスが逆転した
ときの保護が可能である利点がある。
【０００９】図５に半導体素子を使用した別の回路を示
す。サイリスタＴｈ１はトランジスタＴＲ３に置換され
ている。その他の回路素子は図４と同じである。この回
路はゲインの高いトランジスタを必要とするという欠点
を有し、このようなトランジスタは高い直流ブレイクダ
ウン電圧のパワートランジスタの場合は入手困難であ
る。
す。サイリスタＴｈ１はトランジスタＴＲ３に置換され
ている。その他の回路素子は図４と同じである。この回
路はゲインの高いトランジスタを必要とするという欠点
を有し、このようなトランジスタは高い直流ブレイクダ
ウン電圧のパワートランジスタの場合は入手困難であ
る。
【００１０】
【発明が解決しようとする課題】本発明の目的は入出力
間に半導体素子をもつ図４、図５のファミリー回路で、
電圧制御特性を改善することにある。
間に半導体素子をもつ図４、図５のファミリー回路で、
電圧制御特性を改善することにある。
【００１１】本発明の別の目的は、そのような回路の、
単一の半導体素子の形態での集積回路化にある。
単一の半導体素子の形態での集積回路化にある。
【００１２】
【課題を解決するための手段】本発明によるスイッチン
グＤ．Ｃ．電圧制御回路は、入力端子と、出力端子と、
基準端子と、制御端子とを有し、主端子を各々入出力端
子の間に結合するゲートターンオフサイリスタと、入力
端子とサイリスタのカソードゲートの間に結合する抵抗
と、主端子をサイリスタのカソードゲートと基準端子の
間に結合するトランジスタと、出力端子とトランジスタ
のベースの間に結合するアバランシェダイオードとを有
する。
グＤ．Ｃ．電圧制御回路は、入力端子と、出力端子と、
基準端子と、制御端子とを有し、主端子を各々入出力端
子の間に結合するゲートターンオフサイリスタと、入力
端子とサイリスタのカソードゲートの間に結合する抵抗
と、主端子をサイリスタのカソードゲートと基準端子の
間に結合するトランジスタと、出力端子とトランジスタ
のベースの間に結合するアバランシェダイオードとを有
する。
【００１３】本発明の実施例によると、抵抗はサイリス
タのアノードゲートとカソードゲートの間に結合され
る。
タのアノードゲートとカソードゲートの間に結合され
る。
【００１４】本発明は又上記回路を実現するモノリシッ
ク素子を提供する。該回路は、Ｐ型絶縁壁により２つの
ウェルに分割されるＮ型基板を有し、サイリスタは第１
のウェルに横型に形成され、トランジスタは第２のウェ
ルにたて型に形成される。アバランシェダイオードはＮ
+ 型領域とトランジスタのベース領域の間に形成され
る。
ク素子を提供する。該回路は、Ｐ型絶縁壁により２つの
ウェルに分割されるＮ型基板を有し、サイリスタは第１
のウェルに横型に形成され、トランジスタは第２のウェ
ルにたて型に形成される。アバランシェダイオードはＮ
+ 型領域とトランジスタのベース領域の間に形成され
る。
【００１５】本発明の実施例によると、サイリスタを含
むウェルの裏面はＰ+ 型拡散領域を含む。
むウェルの裏面はＰ+ 型拡散領域を含む。
【００１６】本発明の実施例によると、素子は、裏側
に、絶縁壁の下の絶縁層を含む。
に、絶縁壁の下の絶縁層を含む。
【００１７】本発明の実施例によると、抵抗はカソード
ゲート領域と接触する軽くドープされたＰ型層を有す
る。
ゲート領域と接触する軽くドープされたＰ型層を有す
る。
【００１８】
【発明の実施の形態】図６に示すように、本発明による
制御回路は直列半導体素子を有し、この素子はＧＴＯ型
のサイリスタである。
制御回路は直列半導体素子を有し、この素子はＧＴＯ型
のサイリスタである。
【００１９】電圧ＶｉｎとＶｏｕｔが正のときは、サイ
リスタアノードは端子Ｖｉｎに、サイリスタカソードは
端子Ｖｏｕｔに接続される。サイリスタのアノード、又
はアノードゲート、はバイアス抵抗Ｒによりカソードゲ
ートに接続される。サイリスタＴｈのカソードゲートは
ＮＰＮトランジスタＴのコレクタに接続され、このトラ
ンジスタのエミッタは接地される。出力端子Ｖｏｕｔ
は、アバランシェダイオードＺを介してトランジスタＴ
のベースに接続される。トランジスタＴのベースは制御
端子ＣＴＲＬに結合し、ＧＴＯサイリスタＴｈ１をオフ
にしたいときはトランジスタを飽和させる。
リスタアノードは端子Ｖｉｎに、サイリスタカソードは
端子Ｖｏｕｔに接続される。サイリスタのアノード、又
はアノードゲート、はバイアス抵抗Ｒによりカソードゲ
ートに接続される。サイリスタＴｈのカソードゲートは
ＮＰＮトランジスタＴのコレクタに接続され、このトラ
ンジスタのエミッタは接地される。出力端子Ｖｏｕｔ
は、アバランシェダイオードＺを介してトランジスタＴ
のベースに接続される。トランジスタＴのベースは制御
端子ＣＴＲＬに結合し、ＧＴＯサイリスタＴｈ１をオフ
にしたいときはトランジスタを飽和させる。
【００２０】この回路は従来の回路に比べて少なくとも
次の３つの利点のひとつを有する。 （ａ）自然に温度制御される。 （ｂ）出力電圧はより安定である。 （ｃ）集積回路化が容易である。
次の３つの利点のひとつを有する。 （ａ）自然に温度制御される。 （ｂ）出力電圧はより安定である。 （ｃ）集積回路化が容易である。
【００２１】第１の利点、つまり温度制御は、アバラン
シェダイオードＺが、トランジスタＴのベース／エミッ
タ接合と直列接続されることによりもたらされる。
シェダイオードＺが、トランジスタＴのベース／エミッ
タ接合と直列接続されることによりもたらされる。
【００２２】第２の利点、つまり入力電圧が変化したと
きの出力電圧の安定性は、実験により確認され、次の表
により図４と図６の比較を示す。
きの出力電圧の安定性は、実験により確認され、次の表
により図４と図６の比較を示す。
【００２３】表１は室温での特性を示し、表２は１００
℃での動作を示す。これらの表で、ＩｉｎとＩｏｕｔは
各々入力電流と出力電流であり（ｍＡ）、電圧はボルト
である。アバランシェダイオードＺのアバランシェ電圧
は１０Ｖである。
℃での動作を示す。これらの表で、ＩｉｎとＩｏｕｔは
各々入力電流と出力電流であり（ｍＡ）、電圧はボルト
である。アバランシェダイオードＺのアバランシェ電圧
は１０Ｖである。
【００２４】
【表１】
【００２５】
【表２】
【００２６】これらの表から、入力電圧が十分であれ
ば、出力電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔは、本発明
の装置の方が図４の装置より安定であることがわかる。
同様の比較は他の従来技術との間でも可能である。図４
が本発明に最も近いので、図４との比較を更に行う。
ば、出力電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔは、本発明
の装置の方が図４の装置より安定であることがわかる。
同様の比較は他の従来技術との間でも可能である。図４
が本発明に最も近いので、図４との比較を更に行う。
【００２７】表３は、入力電圧Ｖｉｎが一定（２０Ｖ）
で負荷が変動したときの出力電圧Ｖｏｕｔの安定性を示
す。負荷の抵抗はＲｏｕｔで示す。Ｖｚはアバランシェ
ダイオード（公称電圧１０Ｖ）の両端の実効電圧を示
し、ＶｂｅはトランジスタＴの実効ベース−エミッタ電
圧を示す。
で負荷が変動したときの出力電圧Ｖｏｕｔの安定性を示
す。負荷の抵抗はＲｏｕｔで示す。Ｖｚはアバランシェ
ダイオード（公称電圧１０Ｖ）の両端の実効電圧を示
し、ＶｂｅはトランジスタＴの実効ベース−エミッタ電
圧を示す。
【００２８】
【表３】
【００２９】さらに、前述のごとく、本発明の別の利点
は、図６の回路が、パワートランジスタのゲインが低い
従来のサイリスタ集積技術を使用した集積化に適してい
ることである。
は、図６の回路が、パワートランジスタのゲインが低い
従来のサイリスタ集積技術を使用した集積化に適してい
ることである。
【００３０】図７は集積構造の例である。この構造はＮ
型基板１０を有し、Ｐ型拡散壁１２で分離された２つの
ウェルを有する。
型基板１０を有し、Ｐ型拡散壁１２で分離された２つの
ウェルを有する。
【００３１】ＧＴＯ型サイリスタは図７の左側のウェル
に構成される横型サイリスタである。トランジスタＴと
アバランシェダイオードＺは図７の右側のウェルに構成
される。
に構成される横型サイリスタである。トランジスタＴと
アバランシェダイオードＺは図７の右側のウェルに構成
される。
【００３２】横型サイリスタＴｈは参照番号１４、１
０、１５、１６で示されるＰＮＰＮ領域を有する。領域
１４はサイリスタアノードに対応し領域１０は半導体基
板に対応し、領域１５はカソードゲート領域に対応し、
領域１６はカソードに対応する。好ましくは、裏側に、
Ｐ+ 型領域をもうけ、ＧＴＯサイリスタの感度を改善す
る。
０、１５、１６で示されるＰＮＰＮ領域を有する。領域
１４はサイリスタアノードに対応し領域１０は半導体基
板に対応し、領域１５はカソードゲート領域に対応し、
領域１６はカソードに対応する。好ましくは、裏側に、
Ｐ+ 型領域をもうけ、ＧＴＯサイリスタの感度を改善す
る。
【００３３】アノードゲートとカソードゲートの間の抵
抗Ｒは集積形態で実現され、カソードゲート領域１５と
領域１９とのコンタクトを提供する金属２０との間の軽
くドープしたＰ型領域１９と、基板１０（アノードゲー
ト領域に対応）に対応する。
抗Ｒは集積形態で実現され、カソードゲート領域１５と
領域１９とのコンタクトを提供する金属２０との間の軽
くドープしたＰ型領域１９と、基板１０（アノードゲー
ト領域に対応）に対応する。
【００３４】図７の右側のウェルには、トランジスタＴ
が垂直形態で実現される。このトランジスタは裏側のＮ
+ 型コレクタ領域２１と、表側表面のＰ型ベース領域２
２を有し、後者２２の中にＮ+ 型エミッタ拡散２３が作
られる。ベース領域２２にはＮ+ 型領域２５が形成さ
れ、このベース領域と共にアバランシェダイオードＺに
対応する。
が垂直形態で実現される。このトランジスタは裏側のＮ
+ 型コレクタ領域２１と、表側表面のＰ型ベース領域２
２を有し、後者２２の中にＮ+ 型エミッタ拡散２３が作
られる。ベース領域２２にはＮ+ 型領域２５が形成さ
れ、このベース領域と共にアバランシェダイオードＺに
対応する。
【００３５】出力端子及び別の素子との結合のための金
属も図示されている。裏側表面で絶縁壁１２の下に、Ｐ
+ 領域１８とＮ+ 領域２１に達する絶縁層３０がもうけ
られ、裏側金属は裏側表面全体とコンタクト領域１８、
２１の上に一様にもうけられる。絶縁層３０はサイリス
タとトランジスタの接続を防止する。ゲート端子Ｇはワ
イヤにより裏側金属に接続される。
属も図示されている。裏側表面で絶縁壁１２の下に、Ｐ
+ 領域１８とＮ+ 領域２１に達する絶縁層３０がもうけ
られ、裏側金属は裏側表面全体とコンタクト領域１８、
２１の上に一様にもうけられる。絶縁層３０はサイリス
タとトランジスタの接続を防止する。ゲート端子Ｇはワ
イヤにより裏側金属に接続される。
【図１】制御回路のブロック図である。
【図２】従来のスイッチング制御回路である。
【図３】従来のスイッチング制御回路である。
【図４】従来のスイッチング制御回路である。
【図５】従来のスイッチング制御回路である。
【図６】本発明によるスイッチング制御回路である。
【図７】図６の回路を実現する素子の断面図である。
Ｔｈ サイリスタ Ｔ トランジスタ Ｚ アバランシェダイオード Ｒ 抵抗 ＣＴＲＬ 制御端子
Claims (6)
- 【請求項１】 入力端子（Ｖｉｎ）と、出力端子（Ｖｏ
ｕｔ）と、基準端子と、制御端子（ＣＴＲＬ）とを有
し、 主端子を各々前記入力端子と前記出力端子に接続するゲ
ートターン−オフサイリスタ（Ｔｈ）と、 前記入力端子と前記サイリスタのカソードゲートの間に
接続される抵抗Ｒと、 主端子を各々前記サイリスタのカソードゲートと前記基
準端子の間に接続するトランジスタ（Ｔ）と、 前記出力端子と前記トランジスタのベースとの間に接続
されるアバランシェダイオード（Ｚ）とを有することを
特徴とするスイッチングＤ．Ｃ．電圧制御回路。 - 【請求項２】 前記抵抗（Ｒ）が前記サイリスタのアノ
ードゲートとカソードゲートの間に接続される請求項１
記載のスイッチングＤ．Ｃ．電圧制御回路。 - 【請求項３】 Ｐ型絶縁壁（１２）により２つのウェル
に分割されるＮ型基板（１０）を含み、サイリスタが第
１のウェルに横型に形成され、トランジスタが第２のウ
ェルにたて型に形成され、アバランシェダイオードが前
記トランジスタのＮ+ 型領域（２５）とベース領域（２
２）の間に接合により実現される、請求項１の制御回路
を実施するためのモノリシック素子。 - 【請求項４】 サイリスタを含むウェルの裏側表面がＰ
+ 型拡散領域（１８）を含む請求項３記載の素子。 - 【請求項５】 裏側表面に、絶縁壁の下の絶縁層（３
０）を含む請求項３記載の素子。 - 【請求項６】 抵抗（Ｒ）がカソードゲート領域（１
５）に接触する軽くドープされたＰ型層（１９）から形
成される請求項３記載の素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9713987 | 1997-10-31 | ||
| FR9713987A FR2770656B1 (fr) | 1997-10-31 | 1997-10-31 | Circuit de regulation de tension continue commutable |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11219222A true JPH11219222A (ja) | 1999-08-10 |
| JP4106772B2 JP4106772B2 (ja) | 2008-06-25 |
Family
ID=9513128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32139798A Expired - Fee Related JP4106772B2 (ja) | 1997-10-31 | 1998-10-27 | スイッチングｄ．ｃ．電圧制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6215289B1 (ja) |
| EP (1) | EP0913754B1 (ja) |
| JP (1) | JP4106772B2 (ja) |
| DE (1) | DE69817295D1 (ja) |
| FR (1) | FR2770656B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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