JPH11219429A - 記憶装置、並びに書き込み方法および読み出し方法 - Google Patents

Abstract

(57)【要約】 【課題】 画像を記憶させるメモリとは別に、遅延を行
う回路を設けずに、階層符号化を行う。 【解決手段】 第１階層の２×２画素から、第２階層の
１画素が生成される場合において、第１階層メモリ１で
は、第２階層の１画素を求めるのに用いる第１階層の２
×２画素のうち、最後に入力される画素（以下、最終入
力画素という）を除く３画素が、最終入力画素が入力さ
れるのと同時に読み出され、加算器６に供給される。加
算器６では、第１階層メモリ１から読み出された第１階
層の３画素の加算値が求められ、加減算器１０に供給さ
れる。加減算器１０では、加算器６の出力と、最終入力
画素とが加算され、これにより、第２階層の１画素が求
められる。そして、最終入力画素は、第１階層メモリ１
に記憶されず、加減算器１０で求められた第２階層の画
素は、第２階層メモリ２に供給されて記憶される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶装置、並びに
書き込み方法および読み出し方法に関し、特に、例え
ば、画素数の異なる複数の階層の画像を形成する階層符
号化を行う場合などに用いて好適な記憶装置、並びに書
き込み方法および読み出し方法に関する。

【０００２】

【従来の技術】例えば、高解像度の画像データを、最下
位階層または第１の階層の画像データとして、それより
画素数の少ない第２の階層の画像データを形成し、さら
に、それより画素数の少ない第３の階層の画像データを
形成し、以下、同様にして、所定の最上位階層までの画
像データを形成する符号化手法がある。このような符号
化は、階層符号化と呼ばれ、各階層の画像データは、例
えば、その階層に対応した解像度（画素数）のモニタで
表示される。従って、ユーザ側では、階層符号化された
画像データのうち、自身が有するモニタの解像度に対応
するものを選択することで、その画像データを視聴する
ことができる。また、階層符号化により得られた各階層
の画像は、例えば、そのうちの上位階層のものを表示し
ておき、ユーザの操作などに対応して、下位階層のもの
に切り替えることによって、画像の拡大などにも利用す
ることができる。

【０００３】ところで、ある解像度の画像データを最下
位階層（第１階層）の画像データとして、上位階層の画
像データを、順次形成し、それらのすべてを、そのまま
記憶や伝送などする場合には、最下位階層の画像データ
だけを記憶等する場合に比較して、上位階層の画像デー
タの分だけ、記憶容量や伝送容量が余計に必要となる。

【０００４】そこで、そのような記憶容量等の増加を低
減する階層符号化方法を、本件出願人は先に提案してい
る。

【０００５】即ち、例えば、いま、２×２画素（横×
縦）の４画素の加算値を、上位階層の画素（画素値）と
し、３階層の階層符号化を行うものとする。この場合、
いま、最下位階層の画像として、例えば、図１６に示す
ように、４×４画素を考えると、その左上の２×２画素
の４画素ｈ００，ｈ１０，ｈ０１，ｈ１１の加算値ｍ０
が演算され、これが、第２階層の左上の１画素とされ
る。同様にして、最下位階層の画像の右上の４画素ｈ２
０，ｈ３０，ｈ２１，ｈ３１の加算値ｍ１、左下の４画
素ｈ０２，ｈ１２，ｈ０３，ｈ１３の加算値ｍ２、右下
の４画素ｈ２２，ｈ３２，ｈ２３，ｈ３３の加算値ｍ３
が演算され、それぞれが、第２階層の右上、左下、右下
の１画素とされる。さらに、第２階層の２×２画素の４
画素ｍ０，ｍ１，ｍ２，ｍ３の加算値ｑ０が演算され、
これが、第３階層、即ち、ここでは、最上位階層の画像
の画素とされる。

【０００６】以上の画素ｈ００乃至ｈ３３，ｍ０乃至ｍ
３，ｑ０を、そのまま全部記憶などさせたのでは、上述
のように、第２階層の画素ｍ０乃至ｍ３、第３階層の画
素ｑ０の分だけ余分に記憶容量等が必要となる。

【０００７】そこで、図１６に示すように、第３階層の
画素ｑ０を、第２階層の画素ｍ０乃至ｍ３のうちの、例
えば、右下の画素ｍ３の位置に配置する。これにより、
第２階層は、画素ｍ０乃至ｍ２およびｑ０で構成される
ことになる。

【０００８】さらに、図１６に示すように、第２階層の
画素ｍ０を、それを求めるのに用いた第１階層の画素ｈ
００，ｈ１０，ｈ０１，ｈ１１のうちの、例えば、右下
の画素ｈ１１の位置に配置する。第２階層の残りの画素
ｍ１，ｍ２，ｑ０も、同様に、第１階層の画素ｈ３１，
ｈ１３，ｈ３３に代えて配置する。なお、画素ｑ０は、
第１階層の画素ｈ２２，ｈ３２，ｈ２３，ｈ３３から直
接求められたものではないが、それらから直接求められ
たｍ３に代えて第２階層に配置されているものであるか
ら、画素ｈ３３の位置に画素ｍ３を配置する代わりに、
画素ｑ０を配置する。

【０００９】以上のようにすることで、全画素数は４×
４の１６画素となり、元の最下位階層の画素数と変わら
ない。従って、この場合、記憶容量等の増加を低減する
ことができる。

【００１０】一方、以上のような階層符号化において、
画素ｑ０と代えられた画素ｍ３およびｈ３３、画素ｍ０
乃至ｍ２とそれぞれ代えられた画素ｈ１１，ｈ３１，ｈ
１３の復号は、次のようにして行うことができる。

【００１１】即ち、ｑ０は、ｍ０乃至ｍ３の加算値であ
るから、式ｑ０＝ｍ０＋ｍ１＋ｍ２＋ｍ３が成り立つ。
従って、式ｍ３＝ｑ０−（ｍ０＋ｍ１＋ｍ２）により、
ｍ３を求めることができる。

【００１２】また、ｍ０は、ｈ００，ｈ１０，ｈ０１，
ｈ１１の加算値であるから、式ｍ０＝ｈ００＋ｈ１０＋
ｈ０１＋ｈ１１が成り立つ。従って、式ｈ１１＝ｍ０−
（ｈ００＋ｈ１０＋ｈ０１）により、ｈ１１を求めるこ
とができる。同様にして、ｈ３１，ｈ１３，ｈ３３も求
めることができる。なお、ｈ３３は、上述したようにし
てｍ３を求めてから求めることになる。

【００１３】

【発明が解決しようとする課題】ところで、以上のよう
な階層符号化を行うにあたっては、従来においては、そ
の階層符号化結果を記憶する汎用的なメモリ（例えば、
ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ
（Dynamic RAM）など）の他に、下位階層の画素（画素
値）のラインディレイを行うための遅延回路などが必要
であった。

【００１４】即ち、図１６に示した場合において、例え
ば、第２階層の画素ｍ０を求めるためには、式ｍ０＝ｈ
００＋ｈ１０＋ｈ０１＋ｈ１１を演算する必要があり、
従って、２ラインに亘る第１階層の画素ｈ００，ｈ１
０，ｈ０１，ｈ１１が必要である。また、メモリへの画
像データの供給は、一般に、画素単位で、左から右方向
に、かつ、上から下の方向に、即ち、いわゆるラインス
キャン順に行われる。そして、メモリに対する画像デー
タの読み書きも、画素単位で、ラインスキャン順に行わ
れる。

【００１５】このため、第２階層の画素ｍ０を求めるに
は、ｈ００で始まるラインを、１ラインと１画素分だけ
遅延して、ｈ０１で始まるラインのｈ０１およびｈ１１
が供給されるのを待って、ｍ０を計算し、その後、ｈ０
０で始まるラインのメモリへの書き込みを行う必要があ
る。

【００１６】従って、従来においては、階層符号化の結
果を記憶するためのメモリの他に、画像データのライン
ディレイを行う遅延回路が必要であり、装置が大型化
し、また、高速処理を行うための弊害となっていた。

【００１７】本発明は、このような状況に鑑みてなされ
たものであり、装置の小型化を図るとともに、高速な処
理を可能とするものである。

【００１８】

【課題を解決するための手段】請求項１に記載の記憶装
置は、下位階層の画像を記憶する下位階層記憶手段と、
下位階層記憶手段に記憶された下位階層の画像を、Ｎ−
１画素単位で読み出すための制御を行う制御手段と、下
位階層記憶手段から読み出された下位階層の画像を構成
するＮ−１画素と、入力された下位階層の画像の１画素
との合計Ｎ画素から、上位階層の画像の１画素を生成す
る上位階層生成手段と、上位階層生成手段によって生成
された画素で構成される上位階層の画像を記憶する上位
階層記憶手段とを備えることを特徴とする。

【００１９】請求項７に記載の書き込み方法は、下位階
層の画像の画素を書き込む一方、書き込まれた下位階層
の画像を、Ｎ−１画素単位で読み出し、その下位階層の
画像を構成するＮ−１画素と、入力された下位階層の画
像の１画素との合計Ｎ画素から、上位階層の画像の１画
素を生成し、生成された上位階層の画像の画素を書き込
むことを特徴とする。

【００２０】請求項８に記載の記憶装置は、上位階層の
画像の１画素を生成するのに用いる下位階層の画像のＮ
画素について、そのＮ画素のうち、最後に入力される画
素である最終入力画素を除くＮ−１画素のみを記憶する
下位階層記憶手段と、下位階層記憶手段に記憶された下
位階層の画像を、Ｎ−１画素単位で読み出すための制御
を行う制御手段と、下位階層の画像を構成するＮ画素か
ら生成される上位階層の画像を構成する画素を記憶する
上位階層記憶手段と、下位階層記憶手段から読み出され
た下位階層の画像を構成するＮ−１画素のうちの１つを
選択して出力する選択手段と、上位階層記憶手段に記憶
された上位階層の画像の１画素と、その１画素を生成す
るのに用いた下位階層の画像のＮ画素のうち、下位階層
記憶手段から読み出された下位階層の画像を構成するＮ
−１画素とから、下位階層の画像を構成する最終入力画
素を生成して出力する下位階層生成手段とを備えること
を特徴とする。

【００２１】請求項１１に記載の読み出し方法は、下位
階層記憶手段から、下位階層の画像を構成するＮ−１画
素を読み出し、そのうちの１つを選択して出力する一
方、上位階層記憶手段に記憶された上位階層の画像の１
画素と、その１画素を生成するのに用いた下位階層の画
像のＮ画素のうち、下位階層記憶手段から読み出された
下位階層の画像を構成するＮ−１画素とから、下位階層
の画像を構成する最終入力画素を生成して出力すること
を特徴とする。

【００２２】請求項１に記載の記憶装置においては、下
位階層記憶手段は、下位階層の画像を記憶し、制御手段
は、下位階層記憶手段に記憶された下位階層の画像を、
Ｎ−１画素単位で読み出すための制御を行うようになさ
れている。上位階層生成手段は、下位階層記憶手段から
読み出された下位階層の画像を構成するＮ−１画素と、
入力された下位階層の画像の１画素との合計Ｎ画素か
ら、上位階層の画像の１画素を生成し、上位階層記憶手
段は、上位階層生成手段によって生成された画素で構成
される上位階層の画像を記憶するようになされている。

【００２３】請求項７に記載の書き込み方法において
は、下位階層の画像の画素を書き込む一方、書き込まれ
た下位階層の画像を、Ｎ−１画素単位で読み出し、その
下位階層の画像を構成するＮ−１画素と、入力された下
位階層の画像の１画素との合計Ｎ画素から、上位階層の
画像の１画素を生成し、生成された上位階層の画像の画
素を書き込むようになされている。

【００２４】請求項８に記載の記憶装置においては、下
位階層記憶手段は、上位階層の画像の１画素を生成する
のに用いる下位階層の画像のＮ画素について、そのＮ画
素のうち、最後に入力される画素である最終入力画素を
除くＮ−１画素のみを記憶し、制御手段は、下位階層記
憶手段に記憶された下位階層の画像を、Ｎ−１画素単位
で読み出すための制御を行うようになされている。上位
階層記憶手段は、下位階層の画像を構成するＮ画素から
生成される上位階層の画像を構成する画素を記憶し、選
択手段は、下位階層記憶手段から読み出された下位階層
の画像を構成するＮ−１画素のうちの１つを選択して出
力するようになされている。下位階層生成手段は、上位
階層記憶手段に記憶された上位階層の画像の１画素と、
その１画素を生成するのに用いた下位階層の画像のＮ画
素のうち、下位階層記憶手段から読み出された下位階層
の画像を構成するＮ−１画素とから、下位階層の画像を
構成する最終入力画素を生成して出力するようになされ
ている。

【００２５】請求項１１に記載の読み出し方法において
は、下位階層記憶手段から、下位階層の画像を構成する
Ｎ−１画素を読み出し、そのうちの１つを選択して出力
する一方、上位階層記憶手段に記憶された上位階層の画
像の１画素と、その１画素を生成するのに用いた下位階
層の画像のＮ画素のうち、下位階層記憶手段から読み出
された下位階層の画像を構成するＮ−１画素とから、下
位階層の画像を構成する最終入力画素を生成して出力す
るようになされている。

【００２６】

【発明の実施の形態】以下に、本発明の実施の形態を説
明するが、その前に、特許請求の範囲に記載の発明の各
手段と以下の実施の形態との対応関係を明らかにするた
めに、各手段の後の括弧内に、対応する実施の形態（但
し、一例）を付加して、本発明の特徴を記述すると、次
のようになる。

【００２７】即ち、請求項１に記載の記憶装置は、所定
の順番で１画素単位で入力される下位階層の画像を構成
するＮ画素から、上位階層の画像の１画素を生成しなが
ら、下位階層および上位階層の画像を記憶する記憶装置
であって、下位階層の画像を記憶する下位階層記憶手段
（例えば、図２に示す第１階層メモリ１や、第２階層メ
モリ２など）と、下位階層記憶手段に記憶された下位階
層の画像を、Ｎ−１画素単位で読み出すための制御を行
う制御手段（例えば、図２に示すアドレス供給回路４お
よびコントローラ５など）と、下位階層記憶手段から読
み出された下位階層の画像を構成するＮ−１画素と、入
力された下位階層の画像の１画素との合計Ｎ画素から、
上位階層の画像の１画素を生成する上位階層生成手段
（例えば、図２に示す加算器６および加減算器１０や、
加算器７および加減算器１１など）と、上位階層生成手
段によって生成された画素で構成される上位階層の画像
を記憶する上位階層記憶手段（例えば、図２に示す第２
階層メモリ２や、第３階層メモリ３など）とを備えるこ
とを特徴とする。

【００２８】請求項４に記載の記憶装置は、上位階層生
成手段が、下位階層記憶手段から読み出されたＮ−１画
素を加算する第１の加算手段（例えば、図２に示す加算
器６や７など）と、第１の加算手段の加算結果と、最終
入力画素とを加算する第２の加算手段（例えば、図２に
示す加減算器１０や１１など）とを有することを特徴と
する。

【００２９】請求項５に記載の記憶装置は、下位階層記
憶手段が、上位階層の画像の１画素を生成するのに用い
る下位階層の画像のＮ画素について、そのＮ画素のう
ち、最後に入力される画素である最終入力画素を除くＮ
−１画素のみを記憶する場合において、下位階層記憶手
段から読み出された下位階層の画像を構成するＮ−１画
素のうちの１つを選択して出力する選択手段（例えば、
図２に示すセレクタ８や９など）と、上位階層記憶手段
に記憶された上位階層の画像の１画素と、その１画素を
生成するのに用いた下位階層の画像のＮ画素のうち、下
位階層記憶手段から読み出された下位階層の画像を構成
するＮ−１画素とから、下位階層の画像を構成する最終
入力画素を生成して出力する下位階層生成手段（例え
ば、図２に示す加算器６および加減算器１０や、加算器
７および加減算器１１など）とをさらに備えることを特
徴とする。

【００３０】請求項６に記載の記憶装置は、下位階層生
成手段が、下位階層記憶手段から読み出されたＮ−１画
素を加算する加算手段（例えば、図２に示す加算器６や
７など）と、上位階層の画像の１画素から、加算手段の
加算結果を減算する減算手段（例えば、図２に示す加減
算器１０や１１など）とを有することを特徴とする。

【００３１】請求項８に記載の記憶装置は、所定の順番
で１画素単位で入力される下位階層の画像を構成するＮ
画素から、上位階層の画像の１画素を生成しながら、下
位階層および上位階層の画像を記憶する記憶装置であっ
て、上位階層の画像の１画素を生成するのに用いる下位
階層の画像のＮ画素について、そのＮ画素のうち、最後
に入力される画素である最終入力画素を除くＮ−１画素
のみを記憶する下位階層記憶手段（例えば、図２に示す
第１階層メモリ１や、第２階層メモリ２など）と、下位
階層記憶手段に記憶された下位階層の画像を、Ｎ−１画
素単位で読み出すための制御を行う制御手段（例えば、
図２に示すアドレス供給回路４およびコントローラ５な
ど）と、下位階層の画像を構成するＮ画素から生成され
る上位階層の画像を構成する画素を記憶する上位階層記
憶手段（例えば、図２に示す第２階層メモリ２や、第３
階層メモリ３など）と、下位階層記憶手段から読み出さ
れた下位階層の画像を構成するＮ−１画素のうちの１つ
を選択して出力する選択手段（例えば、図２に示すセレ
クタ８や９など）と、上位階層記憶手段に記憶された上
位階層の画像の１画素と、その１画素を生成するのに用
いた下位階層の画像のＮ画素のうち、下位階層記憶手段
から読み出された下位階層の画像を構成するＮ−１画素
とから、下位階層の画像を構成する最終入力画素を生成
して出力する下位階層生成手段（例えば、図２に示す加
算器６および加減算器１０や、加算器７および加減算器
１１など）とを備えることを特徴とする。

【００３２】請求項１０に記載の記憶装置は、下位階層
生成手段が、下位階層記憶手段から読み出されたＮ−１
画素を加算する加算手段（例えば、図２に示す加算器６
や７など）と、上位階層の画像の１画素から、加算手段
の加算結果を減算する減算手段（例えば、図２に示す加
減算器１０や１１など）とを有することを特徴とする。

【００３３】請求項１１に記載の読み出し方法は、所定
の順番で１画素単位で入力される下位階層の画像を構成
するＮ画素から、上位階層の画像の１画素を生成しなが
ら、下位階層および上位階層の画像を記憶する記憶装置
における画像の読み出し方法であって、記憶装置が、上
位階層の画像の１画素を生成するのに用いる下位階層の
画像のＮ画素について、そのＮ画素のうち、最後に入力
される画素である最終入力画素を除くＮ−１画素のみを
記憶する下位階層記憶手段（例えば、図２に示す第１階
層メモリ１や、第２階層メモリ２など）と、下位階層の
画像を構成するＮ画素から生成される上位階層の画像を
構成する画素を記憶する上位階層記憶手段（例えば、図
２に示す第２階層メモリ２や、第３階層メモリ３など）
とを備え、下位階層記憶手段から、下位階層の画像を構
成するＮ−１画素を読み出し、そのうちの１つを選択し
て出力する一方、上位階層記憶手段に記憶された上位階
層の画像の１画素と、その１画素を生成するのに用いた
下位階層の画像のＮ画素のうち、下位階層記憶手段から
読み出された下位階層の画像を構成するＮ−１画素とか
ら、下位階層の画像を構成する最終入力画素を生成して
出力することを特徴とする。

【００３４】なお、勿論この記載は、各手段を上記した
ものに限定することを意味するものではない。

【００３５】図１は、本発明を適用した記憶装置（階層
メモリ）のアーキテクチャの概要を示している。

【００３６】この記憶装置は、第１乃至第３階層の３階
層の画像を構成する画素をそれぞれ記憶する第１階層メ
モリ１、第２階層メモリ２、第３階層メモリ３、３入力
の加算を行う加算器６および７、並びに２入力の加算ま
たは減算を行う加減算器１０および１１で構成されてお
り、例えば、前述の図１６における場合と同様に、下位
階層における２×２画素の４画素の加算値を、上位階層
の画素（画素値）として求めることにより、３階層の階
層符号化を行うようになされている。

【００３７】即ち、いま、最下位階層（第１階層）の画
像として、例えば、図１に示すように、４×４画素を考
え、この４×４画素（の画素値）が、例えば、ラインス
キャン順に、即ち、ｈ００，ｈ１０，ｈ２０，ｈ３０，
ｈ０１，ｈ１１，ｈ２１，ｈ３１，ｈ０２，ｈ１２，ｈ
２２，ｈ３２，ｈ０３，ｈ１３，ｈ２３，ｈ３３の順で
入力されるとする。

【００３８】この場合、１ライン目の４画素ｈ００，ｈ
１０，ｈ２０，ｈ３０は、第１階層メモリ１に、順次記
憶されていく。そして、２ライン目の入力が開始される
と、その最初の画素（左から１列目の画素）ｈ０１は、
やはり、第１階層メモリ１に記憶される。そして、２ラ
イン目の２番目の画素（左から２列目の画素）、即ち、
第２階層の画素ｍ０を生成するのに用いる第１階層の画
素ｈ００，ｈ１０，ｈ０１，ｈ１１のうちの、最後に入
力される画素（最終入力画素）ｈ１１が入力されると、
第１階層メモリ１に、既に記憶されている第１階層の３
画素ｈ００，ｈ１０，ｈ０１が、同時に読み出され、加
算器６に供給される。加算器６は、第１階層の画素ｈ０
０，ｈ１０，ｈ０１を加算し、その加算値を、加減算器
１０に供給する。

【００３９】加減算器１０には、加算器６の加算値の
他、画素ｈ１１も供給される。ここで、加減算器１０
は、加算器１０Ａと減算器１０Ｂとで構成されている。
加減算器１０では、加算器１０Ａにおいて、画素ｈ１１
と、加算器６の加算値（ｈ００＋ｈ１０＋ｈ０１）とが
加算され、第２階層の画素ｍ０（＝ｈ００＋ｈ１０＋ｈ
０１＋ｈ１１）が求められる（生成される）。そして、
第１階層の画素ｈ１１または第２階層の画素ｍ０のうち
の、画素ｍ０のみが、記憶される。即ち、画素ｈ１１
は、第１階層メモリ１に記憶されないが、画素ｍ０は、
第２階層メモリ２に記憶される。

【００４０】ここで、本実施の形態では、下位階層にお
ける２×２画素の４画素の加算値が、上位階層の１の画
素（画素値）として求められるが、この上位階層の１画
素を生成するのに用いる下位階層の４画素のうち、最後
に入力されるものを、以下、適宜、最終入力画素とい
う。

【００４１】画素ｈ１１の後に供給される、２ライン目
の３番目の画素ｈ２１は、第１階層メモリ１に記憶さ
れ、２ライン目の４番目の画素、即ち、第２階層の画素
ｍ１を生成するのに用いる第１階層の画素ｈ２０，ｈ３
０，ｈ２１，ｈ３１のうちの、最後に入力される画素ｈ
３１が入力されると、第１階層メモリ１に、既に記憶さ
れている第１階層の３画素ｈ２０，ｈ３０，ｈ２１が、
同時に読み出され、加算器６に供給される。加算器６で
は、画素ｈ２０，ｈ３０，ｈ２１の加算値が求められ、
加減算器１０に供給される。

【００４２】加減算器１０には、加算器６の加算値の
他、最終入力画素ｈ３１も供給され、加算器１０Ａにお
いて、それらの加算値、即ち、第２階層の画素ｍ１（＝
ｈ２０＋ｈ３０＋ｈ２１＋ｈ３１）が求められる。そし
て、第１階層の最終入力表示ｈ３１または第２階層の画
素ｍ１のうちの画素ｍ１のみが、記憶される。即ち、最
終入力画素ｈ３１は、第１階層メモリ１に記憶されない
が、画素ｍ１は、第２階層メモリ２に記憶される。

【００４３】第２階層の画素ｍ２を求めるのに用いる第
１階層の画素ｈ０２，ｈ１２，ｈ０３，ｈ１３について
も同様の処理が行われ、これにより、第１階層の画素ｈ
０２，ｈ１２，ｈ０３が、第１階層メモリ１に記憶さ
れ、さらに、第２階層の画素ｍ２が求められ、第２階層
メモリ２に記憶される。

【００４４】また、第２階層の画素ｍ３を求めるのに用
いる第１階層の画素ｈ２２，ｈ３２，ｈ２３，ｈ３３に
ついても同様の処理が行われ、これにより、第１階層の
画素ｈ０２，ｈ１２，ｈ０３が、第１階層メモリ１に記
憶され、さらに、第２階層の画素ｍ３が求められるが、
第２階層の画素ｍ３は、第２階層メモリ２には記憶され
ない。

【００４５】即ち、第１階層の画素が入力され、その２
×２画素から第２階層の画素ｍ０乃至ｍ３を生成すると
いう点に注目すれば、図１の実施の形態では、第１階層
の２×２画素の右下の画素ｈ１１，ｈ３１，ｈ１３，ｈ
３３が、第２階層の画素を生成するための第１階層の最
終入力画素となるが、そのようにして得られた第２階層
の２×２画素ｍ０乃至ｍ３から、第３階層の画素ｑを生
成するという点に注目すれば、第２階層の２×２画素ｍ
０乃至ｍ３の右下の画素ｍ３は、第３階層の画素を生成
するための第２階層の最終入力画素ということができ
る。

【００４６】そこで、第１階層の４×４画素の最も右下
の画素ｈ３３が入力され、上述したようにして、第２階
層の画素ｍ３が得られると、第２階層の最終入力画素が
入力されたとして、第１階層の２×２画素から第２階層
の１画素を求める場合と同様にして、第２階層の２×２
画素から第３階層の１画素が求められる。

【００４７】即ち、第３階層の画素ｑを生成するのに用
いる第２階層の画素ｍ０乃至ｍ３のうちの、第２階層の
最終入力画素ｍ３が入力されると、第２階層メモリ２
に、既に記憶されている第２階層の３画素ｍ０乃至ｍ２
が、同時に読み出され、加算器７に供給される。加算器
７は、第２階層の画素ｍ０乃至ｍ２を加算し、その加算
値を、加減算器１１に供給する。

【００４８】加減算器１１には、加算器７の加算値の
他、最終入力画素ｍ３も供給される。ここで、加減算器
１１は、加算器１１Ａと減算器１１Ｂとで構成されてい
る。加減算器１１では、加算器１１Ａにおいて、最終入
力画素ｍ３と、加算器７の加算値（ｍ０＋ｍ１＋ｍ２）
とが加算され、第３階層の画素ｑ（＝ｍ０＋ｍ１＋ｍ２
＋ｍ３）が求められる（生成される）。そして、この第
３階層の画素ｑが、第３階層メモリ３に記憶される。

【００４９】次に、以上のようにして記憶（階層符号
化）された第１乃至第３階層の画像を構成する画素の読
み出しについて説明する。

【００５０】まず、第３階層の画像については、第３階
層メモリ３に記憶された画素が、その記憶された順に、
単に読み出されて出力される（図１の実施の形態では、
第３階層の画素として、１の画素ｑしか記憶されていな
いので、この画素ｑが読み出されるだけである）。

【００５１】次に、第２階層の画像については、第２階
層の最終入力画素ｍ３以外の画素ｍ０乃至ｍ２を読み出
すタイミングでは、各画素ｍ０乃至ｍ２が、第２階層メ
モリ２から読み出されて出力される。そして、第２階層
の最終入力画素ｍ３を読み出すべきタイミングでは、第
２階層メモリ２に記憶されている、対応する画素、即
ち、最終入力画素ｍ３とともに、第３階層の画素ｑを生
成するのに用いた３画素ｍ０乃至ｍ２が、同時に読み出
され、加算器７に供給される。加算器７では、画素ｍ０
乃至ｍ２の加算値が求められ、加減算器１１に供給され
る。

【００５２】同時に、第３階層メモリ３から、最終入力
画素ｍ３を用いて生成された第３階層の画素ｑが読み出
され、加減算器１１に供給される。加減算器１１では、
減算器１１Ｂにおいて、画素ｑから、加算器７の加算値
が減算され、これにより、最終入力画素ｍ３（＝ｑ−
（ｍ０＋ｍ１＋ｍ２））が求められて出力される。

【００５３】次に、第１階層の画像については、第１階
層の最終入力画素ｈ１１，ｈ３１，ｈ１３，ｈ３３以外
の画素を読み出すタイミングでは、各画素が、第１階層
メモリ１から読み出されて出力される。そして、第１階
層の最終入力画素ｈ１１を読み出すタイミングでは、第
１階層メモリ１に記憶されている、対応する画素、即
ち、最終入力画素ｈ１１とともに、第２階層の画素ｍ０
を生成するのに用いた３画素ｈ００，ｈ１０，ｈ０１
が、同時に読み出され、加算器６に供給される。加算器
６では、画素ｈ００，ｈ１０，ｈ０１の加算値が求めら
れ、加減算器１０に供給される。

【００５４】同時に、第２階層メモリ２から、最終入力
画素ｈ１１を用いて生成された第２階層の画素ｍ０が読
み出され、加減算器１０に供給される。加減算器１０で
は、減算器１０Ｂにおいて、画素ｍ０から、加算器６の
加算値が減算され、これにより、最終入力画素ｈ１１
（＝ｍ０−（ｈ００＋ｈ１０＋ｈ０１））が求められて
出力される。

【００５５】他の最終入力画素ｈ３１，ｈ１３，ｈ３３
を読み出すタイミングにおいても、同様にして、画素ｈ
３１，ｈ１３，ｈ３３がそれぞれ求められて出力され
る。

【００５６】なお、第１階層の最終入力画素ｈ３３を読
み出すタイミングにおいては、その画素ｈ３３を求める
のに、第２階層の最終入力画素ｍ３が必要となるが、こ
の画素ｍ３は、上述したようにして求められる。

【００５７】以上のように、下位階層の画素を記憶する
第１階層メモリ１および第２階層メモリ２からの画素の
読み出しを、上位階層の画素を構成するのに用いる下位
階層の２×２画素のうちの、最終入力画素を除く３画素
単位で行うようにしたので、第１階層メモリ１および第
２階層メモリ２が、従来において外付けされていた遅延
回路の役割をも果たすようになり、これにより、そのよ
うな遅延回路を設けずに、各階層の画像の書き込み（階
層符号化）を行い、さらに、書き込まれた各階層の画像
の読み出し（復号）を行うことが可能となる。そして、
その結果、装置の小型化、処理の高速化を図ることが可
能となる。

【００５８】また、図１の実施の形態では、書き込み時
の上位階層の画素および読み出し時の最終入力画素を演
算する演算回路としては、３入力の加算器と、加算また
は減算を選択的に行う加減算器とがあれば良く、さら
に、３入力の加算器は、書き込み時と読み出し時とで共
通の演算に用いることができるから、シンプルなハード
ウェア構成で、記憶装置を実現することができる。

【００５９】次に、図２は、図１の記憶装置の、より詳
細な構成例を示している。

【００６０】第１階層メモリ１は、アドレス供給回路４
によって指定されるアドレス（のメモリセル）に、セレ
クタ８から供給される第１階層の画素（第１階層の画像
を構成する画素の画素値）を記憶し、また、そのアドレ
スに記憶されている第１階層の画素を読み出し、加算器
６およびセレクタ８に出力するようになされている。

【００６１】即ち、第１階層メモリ１は、そのアドレス
端子ＡＤに供給される、アドレス供給回路４からのアド
レスに、そのデータ端子Ｄ１乃至Ｄ３に供給されるセレ
クタ８からの第１階層の画素を記憶するようになされて
いる。また、第１階層メモリ１は、そのアドレス端子Ａ
Ｄに供給される、アドレス供給回路４からのアドレスに
記憶されている第１階層の画素を読み出し、そのデータ
端子Ｄ１乃至Ｄ３から、加算器６およびセレクタ８に供
給するようになされている。

【００６２】なお、第１階層メモリ１は、アドレス供給
回路４によって指定されるアドレス（のメモリセル）
に、セレクタ８から供給される第１階層の画素（第１階
層の画像を構成する画素の画素値）を、３画素単位で記
憶し、また、そのアドレスに記憶されている第１階層の
画素を、３画素単位で読み出し、加算器６およびセレク
タ８に出力するようになされている。

【００６３】即ち、例えば、第１階層メモリ１の１のア
ドレスに対応するメモリセルは、第１階層の画素に割り
当てられているビット数の３倍のビットを記憶すること
ができるようになされている。具体的には、例えば、第
１階層の画素が８ビットで表現されるとき、第１階層メ
モリ１のメモリセルは、図３に示すように、２４（８×
３）ビットのデータを記憶することができるように構成
されており、これにより、第１階層メモリ１では、１の
アドレスが指定されると、２４ビット単位、即ち、３画
素単位で、第１階層の画素の読み書きが行われるように
なされている。

【００６４】ここで、第１階層メモリ１において、上述
のようにして１のアドレスに対して読み書きされる第１
階層の３画素は、第１階層メモリ１のデータ端子Ｄ１乃
至Ｄ３を介して、それぞれ、やりとりされるようになさ
れている。

【００６５】なお、３画素単位での読み書きは、その
他、例えば、第１階層メモリ１のメモリセルを、８ビッ
トのデータを記憶することができるように構成し、１の
アドレスを、３つのメモリセルに対応させて行うように
しても良い。

【００６６】また、第１階層メモリ１のライトイネーブ
ル端子ＷＥには、コントローラ５から、１ビットのライ
トイネーブル信号ｗｅ１が供給されるようになされてお
り、第１階層メモリ１では、ライトイネーブル信号ｗｅ
１が、Ｈ（High）またはＬ（Low）レベルのうちの、例
えばＨレベルのとき、アドレス供給回路４が供給するア
ドレスへの書き込みが行われ、Ｌレベルのとき、アドレ
ス供給回路４が供給するアドレスからの読み出しが行わ
れるようになされている。

【００６７】さらに、第１階層メモリ１のチップイネー
ブルＣＥ端子には、コントローラ５から、１ビットのチ
ップイネーブル信号ｃｅ１が供給されるようになされて
おり、第１階層メモリ１では、チップイネーブル信号ｃ
ｅ１が、ＨまたはＬレベルのうちの、例えばＨレベルの
ときのみ、データ（第１階層の画素の画素値）の読み出
しまたは書き込みが行われるようになされている。

【００６８】従って、第１階層メモリ１では、チップイ
ネーブル信号ｃｅ１がＨレベルの場合において、ライト
イネーブル信号ｗｅ１もＨレベルのとき、アドレス供給
回路４から供給されるアドレスへのデータの書き込みが
行われ、ライトイネーブル信号ｗｅ１がＬレベルのと
き、アドレス供給回路４から供給されるアドレスからの
データの読み出しが行われる。一方、チップイネーブル
信号ｃｅ１がＬレベルの場合においては、第１階層メモ
リ１では、データの読み書きは行われない。

【００６９】ここで、第１階層メモリ１は、少なくと
も、１画面分の第１階層の画像の３／４のデータを記憶
することができるようになされている。従って、例え
ば、図４に示すように、横×縦が１９２０×１０８０画
素で１画面が構成される画像が、第１階層の画像とし
て、記憶装置に入力され、また、その１画素に８ビット
が割り当てられているとすると、第１階層メモリ１は、
１９２０画素×１０８０画素×８ビット×３／４ビッ
ト、即ち、約１２メガビットの記憶容量を有する。な
お、第１階層メモリ１の記憶容量が、１画面分の第１階
層の画像のデータ量以下である、その３／４倍で済むの
は、本実施の形態では、上述したように、第１階層の２
×２画素のうちの、最終入力画素が記憶されないからで
ある。このことは、次に説明する第２階層メモリ２につ
いても同様である。

【００７０】なお、第１階層メモリ１のマスクビット端
子ＭＢには、セレクタ８からマスクビット信号ｍｂが供
給されるようになされているが、これについては、後述
する。

【００７１】第２階層メモリ２も、第１階層メモリ１に
おける場合と同様にして、アドレス供給回路４によって
指定されるアドレスに、セレクタ９から供給される第２
階層の画素（第２階層の画像を構成する画素の画素値）
を、３画素単位で記憶し、また、そのアドレスに記憶さ
れている第１階層の画素を、３画素単位で読み出し、加
算器７およびセレクタ９に出力するようになされてい
る。

【００７２】即ち、第２階層メモリ２のアドレス端子Ａ
Ｄには、アドレス供給回路４からアドレスが供給される
ようになされており、さらに、そのライトイネーブル端
子ＷＥまたはチップイネーブル端子ＣＥには、コントロ
ーラ５から１ビットのライトイネーブル信号ｗｅ２また
はチップイネーブル信号ｃｅ２がそれぞれ供給されるよ
うになされている。

【００７３】そして、第２階層メモリ２では、チップイ
ネーブル信号ｃｅ２がＨレベルの場合において、ライト
イネーブル信号ｗｅ２もＨレベルのとき、アドレス供給
回路４から供給されるアドレスへのデータの書き込みが
３画素単位で行われ、ライトイネーブル信号ｗｅ２がＬ
レベルのとき、アドレス供給回路４から供給されるアド
レスからのデータの読み出しが３画素単位で行われる。
なお、一度に読み書きされる３画素は、第２階層メモリ
２のデータ端子Ｄ１乃至Ｄ３を介して、それぞれ、やり
とりされるようになされている。

【００７４】ここで、第２階層メモリ２のマスクビット
端子ＭＢには、第１階層メモリ１における場合と同様
に、セレクタ９からマスクビット信号ｍｂが供給される
ようになされているが、これについても、後述する。

【００７５】なお、第２階層メモリ２は、少なくとも、
１画面分の第２階層の画像の３／４のデータを記憶する
ことができるようになされている。即ち、本実施の形態
では、第２階層の１画素は、８ビットで表される第１階
層の画素の４つを加算して求められるので、１０ビット
で表されることになる。また、第２階層の１画素は、第
１階層の２×２画素から求められるから、第２階層の画
像の横と縦の画素数は、いずれも、第１階層の画像の１
／２になる。従って、第２階層メモリ２は、１９２０画
素×１／２×１０８０画素×１／２×１０ビット×３／
４ビット、即ち、約３．７メガビットの記憶容量を有す
る。

【００７６】第３階層メモリ３は、アドレス供給回路４
によって指定されるアドレスに、加減算器１１から供給
される第３階層の画素（第３階層の画像を構成する画素
の画素値）を、１画素単位で記憶し、また、そのアドレ
スに記憶されている第３階層の画素を、１画素単位で読
み出し、加減算器１１に出力するようになされている。

【００７７】即ち、第３階層メモリ３のアドレス端子Ａ
Ｄには、アドレス供給回路４からアドレスが供給される
ようになされており、さらに、そのライトイネーブル端
子ＷＥまたはチップイネーブル端子ＣＥには、コントロ
ーラ５から１ビットのライトイネーブル信号ｗｅ３また
はチップイネーブル信号ｃｅ３がそれぞれ供給されるよ
うになされている。

【００７８】そして、第３階層メモリ３では、チップイ
ネーブル信号ｃｅ３がＨレベルの場合において、ライト
イネーブル信号ｗｅ３もＨレベルのとき、アドレス供給
回路４から供給されるアドレスへのデータの書き込みが
１画素単位で行われ、ライトイネーブル信号ｗｅ３がＬ
レベルのとき、アドレス供給回路４から供給されるアド
レスからのデータの読み出しが１画素単位で行われる。
なお、第３階層メモリにおいて読み書きされるデータ
（第３階層の画素の画素値）は、そのデータ端子Ｄを介
してやりとりされるようになされている。

【００７９】なお、第３階層メモリ３は、少なくとも、
１画面分の第３階層の画像のデータを記憶することがで
きるようになされている。即ち、本実施の形態では、第
３階層の１画素は、１０ビットで表される第２階層の画
素の４つを加算して求められるので、１２ビットで表さ
れることになる。また、第３階層の１画素は、第２階層
の２×２画素から求められるから、第２階層の画像の横
と縦の画素数は、いずれも、第２階層の画像の１／２、
即ち、第１階層の画像の１／４になる。従って、第３階
層メモリ３は、１９２０画素×１／４×１０８０画素×
１／４×１２ビット、即ち、約１．１メガビットの記憶
容量を有する。

【００８０】アドレス供給回路４は、記憶装置に入力さ
れる画像を構成する画素の水平方向または垂直方向の位
置に対応したアドレスそれぞれとしての水平アドレスま
たは垂直アドレスを発生するアドレス発生回路４Ａを有
し、そのアドレス発生回路４Ａが出力する水平アドレス
および垂直アドレスを加工して、第１階層メモリ１、第
２階層メモリ２、および第３階層メモリ３に供給するよ
うになされている。

【００８１】即ち、アドレス供給回路４は、第１階層メ
モリ１または第２階層メモリ２に対しては、第１または
第２階層の画素が３画素単位で読み書きされるように、
水平アドレスおよび垂直アドレスをそれぞれ加工して供
給する。また、アドレス供給回路５は、第３階層メモリ
３に対しては、第３階層の画素が１画素単位で読み書き
されるように、水平アドレスおよび垂直アドレスを加工
して供給する。

【００８２】また、アドレス供給回路４は、水平アドレ
スおよび垂直アドレスの下位ビットを、制御信号とし
て、コントローラ５、並びにセレクタ８および９に供給
するようになされている。

【００８３】なお、本実施の形態では、図４に示したよ
うに、水平方向が１９２０画素で、垂直方向が１０８０
ラインで１画面が構成される画像（ディジタル画像デー
タ）が入力され、また、ｌｏｇ₂１９２０以上の最小の
整数と、ｌｏｇ₂１０８０以上の最小の整数とは、いず
れも１１であるため、アドレス発生回路４Ａが出力する
水平アドレスおよび垂直アドレスは、いずれも１１ビッ
ト（少なくとも１１ビット）で表される。

【００８４】また、アドレス発生回路４Ａは、記憶装置
に入力される画像を構成する画素に同期したクロックの
タイミングで、水平アドレスおよび垂直アドレスを発生
するようになされている。

【００８５】加算器６は、３入力の加算器で、第１階層
メモリ１のデータ端子Ｄ１乃至Ｄ３から同時に出力され
る８ビットの第１階層の３画素の加算値を演算し、その
加算値を、加減算器１０に出力するようになされてい
る。加算器７も、３入力の加算器で、第２階層メモリ２
のデータ端子Ｄ１乃至Ｄ３から同時に出力される１０ビ
ットの第２階層の３画素の加算値を演算し、その加算値
を、加減算器１１に出力するようになされている。

【００８６】セレクタ８の入出力端子ＤＩＯ１には、記
憶装置に入力された画像が供給されるようになされてい
る。ここで、記憶装置には、階層符号化対象の、例え
ば、プログレッシブな画像を構成する画素が、ラインス
キャン順に入力（順次走査されて入力）されるようにな
されており、そのようにラインスキャン順に入力される
画像の画素が、セレクタ８に供給されるようになされて
いる。

【００８７】セレクタ８は、その入出力端子ＤＩＯ１に
供給された階層符号化対象の画像の画素を、第１階層の
画素として、その入出力端子ＩＯ１乃至ＩＯ３のうちの
いずれかから、第１階層メモリ１のデータ端子Ｄ１乃至
Ｄ３の対応するものに供給するようになされている。即
ち、図２の実施の形態では、セレクタ８の入出力端子Ｉ
Ｏ１乃至ＩＯ３は、第１階層メモリ１のデータ端子Ｄ１
乃至Ｄ３とそれぞれ接続されており、従って、セレクタ
８の入出力端子ＩＯ１乃至ＩＯ３から出力された画素
は、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３に、そ
れぞれ供給されるようになされている。但し、セレクタ
８は、後述するように、階層符号化対象の画像の画素
を、その入出力端子ＩＯ１乃至ＩＯ３のうちのいずれか
らも出力せず、その入出力端子ＤＩＯ２を介して、加減
算器１０に出力する場合もある。

【００８８】また、セレクタ８の入出力端子ＩＯ１乃至
ＩＯ３には、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ
３から出力される第１階層の３画素がそれぞれ供給され
るようになされており、セレクタ８は、その３画素のう
ちのいずれか１つを、アドレス供給回路４から供給され
る制御信号（上述したように、水平アドレスおよび垂直
アドレスの下位ビット）に基づいて選択し、第１階層の
画素として、その入出力端子ＤＩＯ１から出力するよう
になされている。但し、セレクタ８は、後述するよう
に、その入出力端子ＩＯ１乃至ＩＯ３に供給される３画
素のうちのいずれも選択せず、その入出力端子ＤＩＯ２
に供給される加減算器１０の出力を選択し、第１階層の
画素として、その入出力端子ＤＩＯ１から出力する場合
もある。

【００８９】さらに、セレクタ８は、マスクビット信号
ｍｂを、第１階層メモリ１のマスクビット端子ＭＢに供
給するようにもなされている。

【００９０】セレクタ９は、その入出力端子ＤＩＯ１に
供給される加減算器１０の出力を、第２階層の画素とし
て、その入出力端子ＩＯ１乃至ＩＯ３のうちのいずれか
から、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３の対
応するものに供給するようになされている。即ち、図２
の実施の形態では、セレクタ９の入出力端子ＩＯ１乃至
ＩＯ３は、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３
とそれぞれ接続されており、従って、セレクタ９の入出
力端子ＩＯ１乃至ＩＯ３から出力された画素は、第２階
層メモリ２のデータ端子Ｄ１乃至Ｄ３に、それぞれ供給
されるようになされている。但し、セレクタ９は、後述
するように、加減算器１０の出力を、その入出力端子Ｉ
Ｏ１乃至ＩＯ３のうちのいずれからも出力せず、その入
出力端子ＤＩＯ０２から加減算器１１に出力する場合も
ある。

【００９１】また、セレクタ９の入出力端子ＩＯ１乃至
ＩＯ３には、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ
３から出力される第１階層の３画素がそれぞれ供給され
るようになされており、セレクタ９は、その３画素のう
ちのいずれか１つを、アドレス供給回路４から供給され
る制御信号（上述したように、水平アドレスおよび垂直
アドレスの下位ビット）に基づいて選択し、第２階層の
画素として、その入出力端子ＤＩＯ１から出力するよう
になされている。但し、セレクタ９は、後述するよう
に、その入出力端子ＩＯ１乃至ＩＯ３に供給される３画
素のうちのいずれも選択せず、その入出力端子ＤＩＯ２
から供給される加減算器１１の出力を選択し、第２階層
の画素として、その入出力端子ＤＩＯ１から出力する場
合もある。

【００９２】さらに、セレクタ９は、マスクビット信号
ｍｂを、第２階層メモリ２のマスクビット端子ＭＢに供
給するようにもなされている。

【００９３】加減算器１０は、加算器６の出力と、セレ
クタ８の入出力端子ＤＩＯ２の出力とを加算し、その加
算値を、第２階層の画素として、セレクタ９の入出力端
子ＤＩＯ１に供給するようになされている。さらに、加
減算器１０は、セレクタ９の入出力端子ＤＩＯ１の出力
から、加算器６の出力を減算し、その減算値を、第１階
層の画素として、セレクタ８の入出力端子ＤＩＯ２に供
給するようにもなされている。

【００９４】加減算器１１は、加算器７の出力と、セレ
クタ９の入出力端子ＤＩＯ２の出力とを加算し、その加
算値を、第３階層の画素として、第３階層メモリ３のデ
ータ端子Ｄに供給するようになされている。さらに、加
減算器１１は、第３階層メモリ３のデータ端子Ｄから供
給される第３階層の画素から、加算器７の出力を減算
し、その減算値を、第２階層の画素として、セレクタ９
の入出力端子ＤＩＯ２に供給するようにもなされてい
る。

【００９５】次に、その動作について説明する。

【００９６】なお、ここでは、上述の図４に示したよう
に、１画面が１９２０×１０８０画素で構成され、各画
素が８ビットで表されるプログレッシブな画像が、第１
階層の画像として、記憶装置に供給されるものとする。

【００９７】さらに、第１階層の画像を構成する画素
を、その最も左上の画素をｈ（０，０）として、左から
ｘ＋１番目で、上からｙ＋１番目にある画素をｈ（ｘ，
ｙ）と表す。本実施の形態では、第１階層の画像は、上
述したように、１９２０×１０８０画素で構成されるか
ら、ｘまたはｙは、それぞれ０乃至１９１９または０乃
至１０７９の範囲の整数値をとる。

【００９８】また、０乃至９５９（＝１９２０／２−
１）または０乃至５３９（＝１０８０／２−１）の範囲
の整数値をそれぞれとる変数ｓまたはｔを考えると、第
２階層の画像を構成する画素は、第１階層の隣接する２
×２画素 ｈ（２ｓ，２ｔ）， ｈ（２ｓ＋１，２ｔ）， ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１） の加算値となるが、それをｍ（ｓ，ｔ）と表す。従っ
て、式 m(s,t)=h(2s,2t)+h(2s+1,2t)+h(2s,2t+1)+h(2s+1,2t+1) ・・・（１） が成り立つ。

【００９９】さらに、０乃至４７９（＝１９２０／４−
１）または０乃至２６９（＝１０８０／４−１）の範囲
の整数値をそれぞれとる変数ｍまたはｎを考えると、第
３階層の画像を構成する画素は、第２階層の隣接する２
×２画素 ｍ（２ｍ，２ｎ）， ｍ（２ｍ＋１，２ｎ）， ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１） の加算値、即ち、第１階層の隣接する４×４画素 h(4m,4n), h(4m+1,4n), h(4m+2,4n), h(4m+3,4n),h
(4m,4n+1),h(4m+1,4n+1),h(4m+2,4n+1),h(4m+3,4n+1),h
(4m,4n+2),h(4m+1,4n+2),h(4m+2,4n+2),h(4m+3,4n+2),h
(4m,4n+3),h(4m+1,4n+3),h(4m+2,4n+3),h(4m+3,4n+3) の加算値となるが、それをｑ（ｍ，ｎ）と表す。従っ
て、式 q(m,n)=m(2m,2n)+m(2m+1,2n)+m(2m,2n+1)+m(2m+1,2n+1) =h(4m,4n)+h(4m+1,4n)+h(4m+2,4n)+h(4m+3,4n) +h(4m,4n+1)+h(4m+1,4n+1)+h(4m+2,4n+1)+h(4m+3,4n+1) +h(4m,4n+2)+h(4m+1,4n+2)+h(4m+2,4n+2)+h(4m+3,4n+2) +h(4m,4n+3)+h(4m+1,4n+3)+h(4m+2,4n+3)+h(4m+3,4n+3) ・・・（２） が成り立つ。

【０１００】また、アドレス発生回路４Ａでは、データ
の書き込み時および読み出し時のいずれの場合も、水平
アドレスＨＡおよび垂直アドレスＶＡの組合せ（ＨＡ，
ＶＡ）が、例えば、 （０，０），（１，０），・・・，（１９１９，０）， （０，１），（１，１），・・・，（１９１９，１）， ・ ・ ・ （０，１０７９），（１，１０７９），・・・，（１９
１９，１０７９） の順（順次走査に対応する順）で、クロックに同期して
供給されるものとする。そして、書き込み時（階層符号
化時）においては、水平アドレスＨＡおよび垂直アドレ
スＶＡに対応する位置の画素が、セレクタ８の入出力端
子ＤＩＯ１に供給されるものとする。

【０１０１】さらに、水平アドレスＨＡおよび垂直アド
レスＶＡは、ここでは、上述したように、いずれも１１
ビットで表されるが、この１１ビットの水平アドレスＨ
Ａの各ビットを、その最下位ビットをｈａ０として、ｈ
ａ１，ｈａ２，・・・，ｈａ１０（ｈａ１０は最上位ビ
ット）と表すとともに、１１ビットの垂直アドレスＶＡ
の各ビットも同様に、その最下位ビットをｖａ０とし
て、ｖａ１，ｖａ２，・・・，ｖａ１０（ｖａ１０は最
上位ビット）と表す。なお、この場合において、コント
ローラ５にはビットｈａ０およびｈａ１並びにビットｖ
ａ０およびｖａ１が、セレクタ８にはビットｈａ０およ
びｖａ０が、セレクタ９にはビットｈａ１およびｖａ１
が、制御信号として、アドレス供給回路４から供給され
るようになされている。

【０１０２】この場合、第１階層メモリ１、第２階層メ
モリ２、または第３階層メモリ３には、第１乃至第３階
層の画素が、次のようにして書き込まれる。

【０１０３】即ち、まず、第１階層メモリ１についてで
あるが、コントローラ５は、ライトイネーブル信号ｗｅ
１およびチップイネーブル信号ｃｅ１を、いずれもＨレ
ベルにして、第１階層メモリ１に供給する。また、アド
レス供給回路４は、アドレス発生回路４Ａが出力する水
平アドレスＨＡの一部としての、そのうちの最下位ビッ
トｈａ０を除く上位１０ビットｈａ１乃至ｈａ１０と、
垂直アドレスＶＡの一部としての、最下位ビットｖａ０
を除く上位１０ビットｖａ１乃至ｖａ１０を、第１階層
メモリ１のアドレス端子ＡＤに供給する。さらに、アド
レス供給回路４は、水平アドレスＨＡの最下位ビットｈ
ａ０と、垂直アドレスＶＡの最下位ビットｖａ０を、制
御信号として、セレクタ８に出力する。

【０１０４】従って、第２階層の画素ｍ（ｓ，ｔ）を求
めるのに用いる第１階層の２×２の４画素ｈ（２ｓ，２
ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１），
ｈ（２ｓ＋１，２ｔ＋１）が、セレクタ８の入出力端子
ＤＩＯ１に入力されるタイミングにおいては、アドレス
供給回路４は、いずれのタイミングでも、第１階層メモ
リ１の同一アドレス（ｓ，ｔ）を指定する信号を、第１
階層メモリ１に出力する。

【０１０５】一方、セレクタ８では、その入出力端子Ｄ
ＩＯ１に供給される第１階層の画素が、アドレス供給回
路４からの制御信号ｈａ０およびｖａ０に基づき、その
入出力端子ＩＯ１乃至ＩＯ３またはＤＩＯ２のうちのい
ずれかから出力される。

【０１０６】即ち、セレクタ８は、制御信号ｈａ０およ
びｖａ０がいずれも０のとき、つまり、その入出力端子
ＤＩＯ１に、第１階層の画素ｈ（２ｓ，２ｔ）が入力さ
れたとき、その画素ｈ（２ｓ，２ｔ）を、入出力端子Ｉ
Ｏ１から出力する。また、セレクタ８は、制御信号ｈａ
０またはｖａ０が、それぞれ１または０のとき、つま
り、その入出力端子ＤＩＯ１に、第１階層の画素ｈ（２
ｓ＋１，２ｔ）が入力されたとき、その画素ｈ（２ｓ＋
１，２ｔ）を、入出力端子ＩＯ２から出力する。さら
に、セレクタ８は、制御信号ｈａ０またはｖａ０が、そ
れぞれ０または１のとき、つまり、その入出力端子ＤＩ
Ｏ１に、第１階層の画素ｈ（２ｓ，２ｔ＋１）が入力さ
れたとき、その画素ｈ（２ｓ，２ｔ＋１）を、入出力端
子ＩＯ３から出力する。また、セレクタ８は、制御信号
ｈａ０およびｖａ０がいずれも１のとき、つまり、その
入出力端子ＤＩＯ１に、第１階層の画素ｈ（２ｓ＋１，
２ｔ＋１）が入力されたとき、その画素ｈ（２ｓ＋１，
２ｔ＋１）を、入出力端子ＤＩＯ２から出力する。

【０１０７】従って、セレクタ８においては、図５に示
すように、第１階層の画素ｈ（２ｓ，２ｔ），ｈ（２ｓ
＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）、またはｈ（２ｓ
＋１，２ｔ＋１）は、その入出力端子ＩＯ１乃至ＩＯ
３、またはＤＩＯ２から、第１階層メモリ１のデータ端
子Ｄ１乃至Ｄ３、または加減算器１０に、それぞれ出力
される。

【０１０８】そして、第１階層メモリ１では、そのデー
タ端子Ｄ１乃至Ｄ３に供給されるデータが、アドレス
（ｓ，ｔ）に記憶される。

【０１０９】ここで、図３に示したように、第１階層メ
モリ１においては（第２階層メモリ２についても同
様）、あるアドレス（ｓ，ｔ）のメモリセルは、第１階
層の３画素分のデータを記憶することができるようにな
されており、本実施の形態では、そのようなメモリセル
の左から最初の８ビット、次の８ビット、最後の８ビッ
トに、画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），
ｈ（２ｓ，２ｔ＋１）が、それぞれ記憶されるようにな
されている。即ち、本実施の形態では、第１階層メモリ
１のメモリセルの左から最初の８ビット、次の８ビッ
ト、最後の８ビットに、第１階層メモリ１のデータ端子
Ｄ１乃至Ｄ３からの入力が、同時に記憶されるようにな
されている。

【０１１０】しかしながら、画素ｈ（２ｓ，２ｔ），ｈ
（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）が、第１階
層メモリ１のデータ端子Ｄ１乃至Ｄ３に供給されるの
は、アドレス発生回路４Ａが、水平アドレスＨＡと垂直
アドレスＶＡの組（ＨＡ，ＶＡ）として、（２ｓ，２
ｔ），（２ｓ＋１，２ｔ），（２ｓ，２ｔ＋１）をそれ
ぞれ出力しているときであり、その出力タイミングは一
致していない。そして、セレクタ８では、その入出力端
子ＩＯ１から、画素ｈ（２ｓ，２ｔ）が出力されるタイ
ミングにおいては、他の入出力端子ＩＯ２およびＩＯ３
の出力は不定になっており、同様に、入出力端子ＩＯ２
から画素ｈ（２ｓ＋１，２ｔ）が出力されるタイミン
グ、または入出力端子ＩＯ３から画素ｈ（２ｓ，２ｔ＋
１）が出力されるタイミングにおいても、それぞれ入出
力端子ＩＯ１およびＩＯ３、またはＩＯ１およびＩＯ２
の出力は不定になっている。

【０１１１】従って、この場合、例えば、水平アドレス
ＨＡと垂直アドレスＶＡの組（ＨＡ，ＶＡ）として、
（２ｓ，２ｔ）が出力されるタイミングにおいて、第１
階層メモリ１のメモリセルの左から最初の８ビットに、
画素ｈ（２ｓ，２ｔ）を書き込んだ後、水平アドレスＨ
Ａと垂直アドレスＶＡの組（ＨＡ，ＶＡ）として、（２
ｓ，２ｔ）が出力されるタイミングにおいては、第１階
層メモリ１のメモリセルの左から最初の８ビットの次の
８ビットには、画素ｈ（２ｓ＋１，２ｔ）が書き込まれ
るが、第１階層メモリ１のメモリセルの左から８ビット
には、既に画素ｈ（２ｓ，２ｔ）が書き込まれているの
にもかかわらず、セレクタ８の入出力端子ＩＯ１から出
力される不定のデータが上書きされることになる。

【０１１２】そこで、セレクタ８では、アドレス供給回
路４からの制御信号ｈａ０およびｖａ０に基づき、第１
階層メモリ１のメモリセルへの書き込みをビット単位で
制御するためのマスクビット信号ｍｂが生成され、第１
階層メモリ１のマスクビット端子ＭＢに供給されるよう
になされている。

【０１１３】即ち、セレクタ８は、制御信号ｈａ０およ
びｖａ０がいずれも０のとき、つまり、その入出力端子
ＩＯ１から第１階層メモリ１のデータ端子Ｄ１に、画素
ｈ（２ｓ，２ｔ）を出力するとき、図６（Ａ）に示すよ
うに、アドレス（ｓ，ｔ）のメモリセルの最初の８ビッ
トの次の８ビット、および最後の８ビットをマスクする
（それらのビットへの書き込みを行わないようにする）
ためのマスクビット信号ｍｂを、第１階層メモリ１に供
給する。また、セレクタ８は、制御信号ｈａ０またはｖ
ａ０が、それぞれ１または０のとき、つまり、その入出
力端子ＩＯ２から第１階層メモリ１のデータ端子Ｄ２
に、画素ｈ（２ｓ＋１，２ｔ）を出力するとき、図６
（Ｂ）に示すように、アドレス（ｓ，ｔ）のメモリセル
の最初の８ビット、および最後の８ビットをマスクする
ためのマスクビット信号ｍｂを、第１階層メモリ１に供
給する。さらに、セレクタ８は、制御信号ｈａ０または
ｖａ０が、それぞれ０または１のとき、つまり、その入
出力端子ＩＯ３から第１階層メモリ１のデータ端子Ｄ３
に、画素ｈ（２ｓ，２ｔ＋１）を出力するとき、図６
（Ｃ）に示すように、アドレス（ｓ，ｔ）のメモリセル
の最初の８ビット、および次の８ビットをマスクするた
めのマスクビット信号ｍｂを、第１階層メモリ１に供給
する。

【０１１４】これにより、第１階層メモリ１では、画素
ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ）、またはｈ
（２ｓ，２ｔ＋１）が供給されるタイミングにおいて、
図７に示すように、アドレス（ｓ，ｔ）のメモリセルの
最初の８ビット、次の８ビット、または最後の８ビット
にのみ、画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２
ｔ）、またはｈ（２ｓ，２ｔ＋１）が、それぞれ書き込
まれる。

【０１１５】なお、マスクビット信号ｍｂは、メモリセ
ルの最初の８ビット、次の８ビット、または最後の８ビ
ットの３つの領域のうちのいずれか１への書き込みのみ
を許可するためのものであるから、少なくとも２ビット
の信号である必要がある。

【０１１６】以上のようにして、第１階層メモリ１にお
いては、図８に示すように、第２階層の画素ｍ（ｓ，
ｔ）を求めるのに用いる第１階層の２×２の４画素ｈ
（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２
ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）について、そのう
ちの最後に入力される画素（最終入力画素）ｈ（２ｓ＋
１，２ｔ＋１）を除く３画素ｈ（２ｓ，２ｔ），ｈ（２
ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）だけが書き込ま
れていく。

【０１１７】一方、制御信号ｈａ０およびｖａ０がいず
れも１の場合、上述したように、第１階層の画素ｈ（２
ｓ＋１，２ｔ＋１）が、セレクタ８から加減算器１０に
出力されるが、この場合においては、コントローラ５
は、ライトイネーブル信号ｗｅ１をＬレベルにする。即
ち、コントローラ５は、アドレス供給回路４から供給さ
れる制御信号ｈａ０およびｖａ０がいずれも１の場合、
ライトイネーブル信号ｗｅ１をＨレベルからＬレベルに
して、第１階層メモリ１に供給する。

【０１１８】従って、アドレス発生回路４Ａがアドレス
（２ｓ＋１，２ｔ＋１）を出力するタイミングにおいて
は、第１階層メモリ１は、読み出し状態となり、アドレ
ス供給回路４からのアドレス（ｓ，ｔ）に記憶されてい
るデータ、即ち、既に記憶されている第１階層の３画素
ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，
２ｔ＋１）が、同時に読み出される。この３画素ｈ（２
ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋
１）は、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３か
らそれぞれ出力され、図９に示すように、加算器６に供
給される。

【０１１９】加算器６では、第１階層メモリ１からの３
画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２
ｓ，２ｔ＋１）が加算され、その加算値は、加減算器１
０に供給される。加減算器１０では、図９に示すよう
に、加算器６からの加算値と、セレクタ８からの画素ｈ
（２ｓ＋１，２ｔ＋１）とが加算され、これにより、第
２階層の画素ｍ（ｓ，ｔ）（＝ｈ（２ｓ，２ｔ）＋ｈ
（２ｓ＋１，２ｔ）＋ｈ（２ｓ，２ｔ＋１）＋ｈ（２ｓ
＋１，２ｔ＋１））が求められる。この画素ｍ（ｓ，
ｔ）は、加減算器１０から出力され、セレクタ９の入出
力端子ＤＩＯ１に入力される。

【０１２０】従って、第２階層の画素ｍ（ｓ，ｔ）を求
めるのに用いる第１階層の２×２の４画素ｈ（２ｓ，２
ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１），
ｈ（２ｓ＋１，２ｔ＋１）のうちの最終入力画素ｈ（２
ｓ＋１，２ｔ＋１）が入力されるタイミングにおいて
は、図１０に示すように、第１階層メモリ１のアドレス
（ｓ，ｔ）に記憶されている第１階層の３画素ｈ（２
ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋
１）が読み出され、それらと最終入力画素ｈ（２ｓ＋
１，２ｔ＋１）とを用いて、第２階層の画素ｍ（ｓ，
ｔ）が求められる。そして、この画素ｍ（ｓ，ｔ）は、
次に説明するようにして、第２階層メモリ２に書き込ま
れる。

【０１２１】以上のようにして加減算器１０からセレク
タ９に供給される第２階層の画素ｍ（ｓ，ｔ）に対して
は、第２階層メモリ２、加算器７、セレクタ９、または
加減算器１１において、第１階層メモリ１、加算器６、
セレクタ８、または加減算器１０における場合とそれぞ
れ同様の処理が施され、これにより、第２階層メモリ２
に、第２階層の画素が記憶されていくとともに、第３階
層の画素が生成されていく。

【０１２２】即ち、コントローラ５は、ライトイネーブ
ル信号ｗｅ２およびチップイネーブル信号ｃｅ２を、い
ずれもＨレベルにして、第２階層メモリ２に供給する。
また、アドレス供給回路４は、アドレス発生回路４Ａが
出力する水平アドレスＨＡの一部としての、そのうちの
最下位ビットｈａ０とその１つ上位のビットｈａ１を除
く上位９ビットｈａ２乃至ｈａ１０と、垂直アドレスＶ
Ａの一部としての、最下位ビットｖａ０およびその１つ
上位のビットｖａ１を除く上位９ビットｖａ２乃至ｖａ
１０を、第２階層メモリ２のアドレス端子ＡＤに供給す
る。さらに、アドレス供給回路４は、水平アドレスＨＡ
の最下位ビットから１つ上位のｈａ１と、垂直アドレス
ＶＡの最下位ビットから１つ上位のｖａ１を、制御信号
として、セレクタ９に出力する。

【０１２３】従って、第３階層の画素ｑ（ｍ，ｎ）を求
めるのに用いる第２階層の２×２の４画素ｍ（２ｍ，２
ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），
ｍ（２ｍ＋１，２ｎ＋１）が、セレクタ９の入出力端子
ＤＩＯ１に入力されるタイミングにおいては、アドレス
供給回路４は、いずれのタイミングでも、第２階層メモ
リ２の同一アドレス（ｍ，ｎ）を指定する信号を、第２
階層メモリ２に出力する。

【０１２４】一方、セレクタ９では、その入出力端子Ｄ
ＩＯ１に供給される第２階層の画素が、アドレス供給回
路４からの制御信号ｈａ１およびｖａ１に基づき、その
入出力端子ＩＯ１乃至ＩＯ３またはＤＩＯ２のうちのい
ずれかから出力される。

【０１２５】即ち、セレクタ９は、制御信号ｈａ１およ
びｖａ１がいずれも０のとき、つまり、その入出力端子
ＤＩＯ１に、第２階層の画素ｍ（２ｍ，２ｎ）が入力さ
れたとき、その画素ｍ（２ｍ，２ｎ）を、入出力端子Ｉ
Ｏ１から出力する。また、セレクタ９は、制御信号ｈａ
１またはｖａ１が、それぞれ１または０のとき、つま
り、その入出力端子ＤＩＯ１に、第２階層の画素ｈ（２
ｍ＋１，２ｎ）が入力されたとき、その画素ｍ（２ｍ＋
１，２ｎ）を、入出力端子ＩＯ２から出力する。さら
に、セレクタ９は、制御信号ｈａ１またはｖａ１が、そ
れぞれ０または１のとき、つまり、その入出力端子ＤＩ
Ｏ１に、第２階層の画素ｍ（２ｍ，２ｎ＋１）が入力さ
れたとき、その画素ｍ（２ｍ，２ｎ＋１）を、入出力端
子ＩＯ３から出力する。また、セレクタ９は、制御信号
ｈａ１およびｖａ１がいずれも１のとき、つまり、その
入出力端子ＤＩＯ１に、第２階層の画素ｍ（２ｍ＋１，
２ｎ＋１）が入力されたとき、その画素ｍ（２ｍ＋１，
２ｎ＋１）を、入出力端子ＤＩＯ２から出力する。

【０１２６】従って、セレクタ９においては、第２階層
の画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ
（２ｍ，２ｎ＋１）、またはｍ（２ｍ＋１，２ｎ＋１）
は、その入出力端子ＩＯ１乃至ＩＯ３、またはＤＩＯ２
から、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３、ま
たは加減算器１１に、それぞれ出力される。

【０１２７】そして、第２階層メモリ２では、第１階層
メモリ１における場合と同様にして、そのデータ端子Ｄ
１乃至Ｄ３に供給されるデータが、アドレス（ｍ，ｎ）
に記憶される。

【０１２８】即ち、第２階層メモリ２のメモリセルは、
図３に示した第１階層メモリ１のメモリセルと同様に構
成されている。但し、第２階層の画素は、上述したよう
に、１０ビットで表されるため、第２階層メモリ２のメ
モリセルは、１０ビットで表される３画素、即ち、３０
ビットのデータを記憶することができるようになされて
いる。

【０１２９】そして、セレクタ９では、アドレス供給回
路４からの制御信号ｈａ１およびｖａ１に基づき、第２
階層メモリ２のメモリセルへの書き込みをビット単位で
制御するためのマスクビット信号ｍｂが生成され、第２
階層メモリ２のマスクビット端子ＭＢに供給される。

【０１３０】即ち、セレクタ９は、制御信号ｈａ１およ
びｖａ１がいずれも０のとき、つまり、その入出力端子
ＩＯ１から第２階層メモリ２のデータ端子Ｄ１に、画素
ｍ（２ｍ，２ｎ）を出力するとき、アドレス（ｍ，ｎ）
のメモリセルの最初の１０ビットの次の１０ビット、お
よび最後の８ビットをマスクする（それらのビットへの
書き込みを行わないようにする）ためのマスクビット信
号ｍｂを、第２階層メモリ２に供給する。また、セレク
タ９は、制御信号ｈａ１またはｖａ１が、それぞれ１ま
たは０のとき、つまり、その入出力端子ＩＯ２から第２
階層メモリ２のデータ端子Ｄ２に、画素ｍ（２ｍ＋１，
２ｎ）を出力するとき、アドレス（ｍ，ｎ）のメモリセ
ルの最初の１０ビット、および最後の１０ビットをマス
クするためのマスクビット信号ｍｂを、第２階層メモリ
２に供給する。さらに、セレクタ９は、制御信号ｈａ１
またはｖａ１が、それぞれ０または１のとき、つまり、
その入出力端子ＩＯ３から第２階層メモリ２のデータ端
子Ｄ３に、画素ｍ（２ｍ，２ｎ＋１）を出力するとき、
アドレス（ｍ，ｎ）のメモリセルの最初の１０ビット、
および次の１０ビットをマスクするためのマスクビット
信号ｍｂを、第２階層メモリ２に供給する。

【０１３１】これにより、第２階層メモリ２では、画素
ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ）、またはｍ
（２ｍ，２ｎ＋１）が供給されるタイミングにおいて、
アドレス（ｍ，ｎ）のメモリセルの最初の１０ビット、
次の１０ビット、または最後の１０ビットにのみ、画素
ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ）、またはｍ
（２ｍ，２ｎ＋１）が、それぞれ書き込まれる。

【０１３２】以上のようにして、第２階層メモリ２にお
いては、第３階層の画素ｑ（ｍ，ｎ）を求めるのに用い
る第２階層の２×２の４画素ｍ（２ｍ，２ｎ），ｍ（２
ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋
１，２ｎ＋１）のうちの最後に入力される画素（最終入
力画素）ｍ（２ｍ＋１，２ｎ＋１）を除く３画素ｍ（２
ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋
１）だけが書き込まれていく。

【０１３３】一方、制御信号ｈａ１およびｖａ１がいず
れも１の場合、上述したように、第２階層の画素ｍ（２
ｍ＋１，２ｎ＋１）が、セレクタ９から加減算器１０に
出力されるが、この場合においては、コントローラ５
は、ライトイネーブル信号ｗｅ２をＬレベルにする。即
ち、コントローラ５は、アドレス供給回路４から供給さ
れる制御信号ｈａ１およびｖａ１がいずれも１の場合、
ライトイネーブル信号ｗｅ２をＨレベルからＬレベルに
して、第２階層メモリ２に供給する。

【０１３４】従って、この場合、第２階層メモリ２は、
読み出し状態となり、アドレス供給回路４からのアドレ
ス（ｍ，ｎ）に記憶されているデータ、即ち、既に記憶
されている第２階層の３画素ｍ（２ｍ，２ｎ），ｍ（２
ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）が、同時に読み
出される。この３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋
１，２ｎ），ｍ（２ｍ，２ｎ＋１）は、第２階層メモリ
２のデータ端子Ｄ１乃至Ｄ３からそれぞれ出力され、加
算器７に供給される。

【０１３５】加算器７では、第２階層メモリ２からの３
画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２
ｍ，２ｎ＋１）が加算され、その加算値は、加減算器１
１に供給される。加減算器１１では、加算器７からの加
算値と、セレクタ９からの画素ｍ（２ｍ＋１，２ｎ＋
１）とが加算され、これにより、第３階層の画素ｑ
（ｍ，ｎ）（＝ｍ（２ｍ，２ｎ）＋ｍ（２ｍ＋１，２
ｎ）＋ｍ（２ｍ，２ｎ＋１）＋ｍ（２ｍ＋１，２ｎ＋
１））が求められる。この画素ｑ（ｍ，ｎ）は、加減算
器１１から出力され、第３階層メモリ３のデータ端子Ｄ
に入力される。

【０１３６】従って、第３階層の画素ｑ（ｍ，ｎ）を求
めるのに用いる第２階層の２×２の４画素ｍ（２ｍ，２
ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），
ｍ（２ｍ＋１，２ｎ＋１）のうちの最終入力画素ｍ（２
ｍ＋１，２ｎ＋１）が入力されるタイミングにおいて
は、即ち、図１１に示すように、加減算器１０におい
て、図１０で説明したようにして、最終入力画素ｍ（２
ｍ＋１，２ｎ＋１）が求められ、セレクタ９に出力され
る場合においては、第２階層メモリ２のアドレス（ｍ，
ｎ）に既に記憶されている第２階層の３画素ｍ（２ｍ，
２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）
が同時に読み出され、それらと最終入力画素ｍ（２ｍ＋
１，２ｎ＋１）とを用いて、第３階層の画素ｑ（ｍ，
ｎ）が求められる。

【０１３７】即ち、第３階層の画素ｑ（ｍ，ｎ）を求め
るのに用いる第２階層の２×２の４画素ｍ（２ｍ，２
ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），
ｍ（２ｍ＋１，２ｎ＋１）それぞれを求めることから考
えれば、第１階層の４画素ｈ（４ｍ，４ｎ），ｈ（４ｍ
＋１，４ｎ），ｈ（４ｍ，４ｎ＋１），ｈ（４ｍ＋１，
４ｎ＋１）から第２階層の画素ｍ（２ｍ，２ｎ）が求め
られ、また、第１階層の４画素ｈ（４ｍ＋２，４ｎ），
ｈ（４ｍ＋３，４ｎ），ｈ（４ｍ＋２，４ｎ＋１），ｈ
（４ｍ＋３，４ｎ＋１）から第２階層の画素（２ｍ＋
１，２ｎ）が求められる。さらに、第１階層の４画素ｈ
（４ｍ，４ｎ＋２），ｈ（４ｍ＋１，４ｎ＋２），ｈ
（４ｍ，４ｎ＋３），ｈ（４ｍ＋１，４ｎ＋３）から第
２階層の画素ｍ（２ｍ，２ｎ＋１）が求められ、また、
第１階層の４画素ｈ（４ｍ＋２，４ｎ＋２），ｈ（４ｍ
＋３，４ｎ＋２），ｈ（４ｍ＋２，４ｎ＋３），ｈ（４
ｍ＋３，４ｎ＋３）から第２階層の画素（２ｍ＋１，２
ｎ＋１）が求められる。そして、以上のようにして求め
られた第２階層の２×２の４画素ｍ（２ｍ，２ｎ），ｍ
（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ
＋１，２ｎ＋１）から、第３階層の画素ｑ（ｍ，ｎ）が
求められる。

【０１３８】この第３階層の画素ｑ（ｍ，ｎ）は、次に
説明するようにして、第３階層メモリ３に書き込まれ
る。

【０１３９】なお、加減算器１０において、第２階層の
画素ｍ（ｓ，ｔ）が得られるのは、セレクタ８に、第１
階層の画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），
ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）が入
力されてからであり、それぞれの画素が入力されるタイ
ミングにおいて、アドレス発生回路４Ａは、アドレス
（２ｓ，２ｔ），（２ｓ＋１，２ｔ），（２ｓ，２ｔ＋
１），（２ｓ＋１，２ｔ＋１）を出力する。一方、第２
階層メモリ２には、アドレス発生回路４Ａが出力する水
平アドレスＨＡまたは垂直アドレスＶＡのそれぞれ上位
９ビットが、アドレスとして与えられるから、１の第２
階層の画素ｍ（ｓ，ｔ）を得るための第１階層の４画素
ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，
２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）が入力されるタ
イミングにおいて、第２階層メモリ２には、いずれも同
一のアドレスが与えられる。

【０１４０】しかしながら、加減算器１０において、第
２階層の画素ｍ（ｓ，ｔ）が得られるのは、画素ｈ（２
ｓ＋１，２ｔ＋１）が入力されるタイミングにおいてで
あり、画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），
ｈ（２ｓ，２ｔ＋１）が入力されるタイミングでは、い
ずれのタイミングにおいても、第２階層の画素ｍ（ｓ，
ｔ）は得られていない。従って、書き込み時には、第２
階層メモリ２において、画素ｈ（２ｓ，２ｔ），ｈ（２
ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）が入力されるタ
イミングでは、書き込み動作を行わず、第２階層の画素
ｍ（ｓ，ｔ）が得られる画素ｈ（２ｓ＋１，２ｔ＋１）
が入力されるタイミングでのみ、書き込み動作を行う必
要がある。

【０１４１】そこで、コントローラ５は、アドレス供給
回路４からの制御信号としての水平アドレスＨＡまたは
垂直アドレスＶＡそれぞれの最下位ビットｈａ０または
ｖａ０が、いずれも１の場合にのみ、チップイネーブル
信号ｃｅ２をＨレベルにし、他の場合はＬレベルにする
ようになされている。

【０１４２】次に、以上のようにして加減算器１１から
第３階層メモリ３のデータ端子Ｄに供給される第３階層
の画素ｑ（ｍ，ｎ）は、第３階層メモリ３において記憶
される。

【０１４３】即ち、コントローラ５は、ライトイネーブ
ル信号ｗｅ３およびチップイネーブル信号ｃｅ３を、い
ずれもＨレベルにして、第３階層メモリ３に供給する。
また、アドレス供給回路４は、アドレス発生回路４Ａが
出力する水平アドレスＨＡおよび垂直アドレスＶＡを、
第２階層メモリ２に供給する場合と同様に加工し、水平
アドレスＨＡの上位９ビットｈａ２乃至ｈａ１０と、垂
直アドレスＶＡの上位９ビットｖａ２乃至ｖａ１０を、
第３階層メモリ３のアドレス端子ＡＤに供給する。

【０１４４】従って、第３階層メモリ３には、第３階層
の画素ｑ（ｍ，ｎ）の位置に対応するアドレス（ｍ，
ｎ）が供給される。そして、第３階層メモリ３では、ア
ドレス（ｍ，ｎ）に、加減算器１１から供給される第３
階層の画素ｑ（ｍ，ｎ）が記憶される。

【０１４５】なお、加減算器１１において、第３階層の
画素ｑ（ｍ，ｎ）が得られるのは、セレクタ９に、第２
階層の画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），
ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１）が入
力されてからであり、さらに、第２階層の画素ｍ（２
ｍ，２ｎ）は、第１階層の４画素ｈ（４ｍ，４ｎ），ｈ
（４ｍ＋１，４ｎ），ｈ（４ｍ，４ｎ＋１），ｈ（４ｍ
＋１，４ｎ＋１）が入力されてから、第２階層の画素
（２ｍ＋１，２ｎ）は、第１階層の４画素ｈ（４ｍ＋
２，４ｎ），ｈ（４ｍ＋３，４ｎ），ｈ（４ｍ＋２，４
ｎ＋１），ｈ（４ｍ＋３，４ｎ＋１）が入力されてか
ら、第２階層の画素ｍ（２ｍ，２ｎ＋１）は、第１階層
の４画素ｈ（４ｍ，４ｎ＋２），ｈ（４ｍ＋１，４ｎ＋
２），ｈ（４ｍ，４ｎ＋３），ｈ（４ｍ＋１，４ｎ＋
３）が入力されてから、第２階層の画素（２ｍ＋１，２
ｎ＋１）は、第１階層の４画素ｈ（４ｍ＋２，４ｎ＋
２），ｈ（４ｍ＋３，４ｎ＋２），ｈ（４ｍ＋２，４ｎ
＋３），ｈ（４ｍ＋３，４ｎ＋３）が入力されてから、
それぞれ求められる。

【０１４６】そして、アドレス発生回路４Ａは、第１階
層の４×４の１６画素ｈ（４ｍ，４ｎ），ｈ（４ｍ＋
１，４ｎ），ｈ（４ｍ，４ｎ＋１），ｈ（４ｍ＋１，４
ｎ＋１），ｈ（４ｍ＋２，４ｎ），ｈ（４ｍ＋３，４
ｎ），ｈ（４ｍ＋２，４ｎ＋１），ｈ（４ｍ＋３，４ｎ
＋１），ｈ（４ｍ，４ｎ＋２），ｈ（４ｍ＋１，４ｎ＋
２），ｈ（４ｍ，４ｎ＋３），ｈ（４ｍ＋１，４ｎ＋
３），ｈ（４ｍ＋２，４ｎ＋２），ｈ（４ｍ＋３，４ｎ
＋２），ｈ（４ｍ＋２，４ｎ＋３），ｈ（４ｍ＋３，４
ｎ＋３）が入力されるタイミングにおいて、アドレス
（４ｍ，４ｎ），（４ｍ＋１，４ｎ），（４ｍ，４ｎ＋
１），（４ｍ＋１，４ｎ＋１），（４ｍ＋２，４ｎ），
（４ｍ＋３，４ｎ），（４ｍ＋２，４ｎ＋１），（４ｍ
＋３，４ｎ＋１），（４ｍ，４ｎ＋２），（４ｍ＋１，
４ｎ＋２），（４ｍ，４ｎ＋３），（４ｍ＋１，４ｎ＋
３），（４ｍ＋２，４ｎ＋２），（４ｍ＋３，４ｎ＋
２），（４ｍ＋２，４ｎ＋３），（４ｍ＋３，４ｎ＋
３）を、それぞれ出力する。

【０１４７】一方、第３階層メモリ３には、アドレス発
生回路４Ａが出力する水平アドレスＨＡまたは垂直アド
レスＶＡのそれぞれ上位９ビットが、アドレスとして与
えられるから、１の第３階層の画素ｑ（ｍ，ｎ）を得る
ための、上述の第１階層の４×４の１６画素が入力され
るタイミングにおいて、第３階層メモリ３には、いずれ
も同一のアドレス（ｍ，ｎ）が与えられる。

【０１４８】しかしながら、加減算器１１において、第
３階層の画素ｑ（ｍ，ｎ）が得られるのは、上述の４×
４の１６の第１階層の画素のうちの画素ｈ（４ｍ＋３，
４ｎ＋３）が入力されるタイミング（第２階層でいえ
ば、画素ｍ（２ｍ＋１，２ｎ＋１）が入力されるタイミ
ング）においてであり、第１階層の他の１５画素が入力
されるタイミングでは、いずれのタイミングにおいて
も、第３階層の画素ｑ（ｍ，ｎ）は得られていない。従
って、書き込み時には、第３階層メモリ３において、上
述の第１階層の他の１５画素が入力されるタイミングで
は、書き込み動作を行わず、第３階層の画素ｑ（ｍ，
ｎ）が得られる、第１階層の画素ｈ（４ｍ＋３，４ｎ＋
３）が入力されるタイミングでのみ、書き込み動作を行
う必要がある。

【０１４９】そこで、コントローラ５は、アドレス供給
回路４からの制御信号としての水平アドレスＨＡまたは
垂直アドレスＶＡそれぞれの最下位ビットｈａ０または
ｖａ０が、いずれも１で、かつそれぞれの最下位ビット
の１つ上位のビットｈａ１またはｖａ１も、いずれも１
の場合にのみ、チップイネーブル信号ｃｅ３をＨレベル
にし、他の場合はＬレベルにするようになされている。

【０１５０】以上のように、第１階層と第２階層との関
係からすれば、下位階層である第１階層の画素を記憶す
る第１階層メモリ１からの画素の読み出しを、上位階層
である第２階層の画素を構成するのに用いる第１階層の
２×２画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），
ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）のう
ちの、最終入力画素ｈ（２ｓ＋１，２ｔ＋１）を除く３
画素単位で行うようにしたので、第１階層メモリ１が、
従来において外付けされていた遅延回路の役割をも果た
すようになり、これにより、そのような遅延回路を設け
ずに、第１階層の画像から第２階層の画像を求めなが
ら、それらの書き込みを行うことが可能となる。また、
第２階層と第３階層との関係からすれば、下位階層であ
る第２階層の画素を記憶する第２階層メモリ２からの画
素の読み出しを、上位階層である第３階層の画素を構成
するのに用いる第２階層の２×２画素ｍ（２ｍ，２
ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），
ｍ（２ｍ＋１，２ｎ＋１）のうちの、最終入力画素ｍ
（２ｍ＋１，２ｎ＋１）を除く３画素単位で行うように
したので、第２階層メモリ２が、従来において外付けさ
れていた遅延回路の役割をも果たすようになり、これに
より、そのような遅延回路を設けずに、第２階層の画像
から第３階層の画像を求めながら、それらの書き込みを
行うことが可能となる。

【０１５１】次に、以上のようにして書き込まれた第１
乃至第３階層の画像の読み出しについて説明する。な
お、読み出しについては、説明の都合上、第３階層、第
２階層、第１階層の順で説明する。

【０１５２】まず、第３階層の画素の読み出しについて
説明する。

【０１５３】第３階層の画素の読み出しにおいては、ア
ドレス供給回路４は、書き込み時における場合と同様の
アドレスを、第３階層メモリ３に与える。また、コント
ローラ５は、ライトイネーブル信号ｗｅ３をＬレベルに
して、第３階層メモリ３に与える。さらに、コントロー
ラ５は、書き込み時における場合と同様のチップイネー
ブル信号ｃｅ３を、第３階層メモリ３に与える。

【０１５４】即ち、アドレス供給回路４から第３階層メ
モリ３に対しては、アドレス発生回路４Ａが出力する水
平アドレスＨＡまたは垂直アドレスＶＡのそれぞれ上位
９ビットが、アドレスとして与えられるから、アドレス
発生回路４Ａが、アドレス（４ｍ，４ｎ），（４ｍ＋
１，４ｎ），（４ｍ，４ｎ＋１），（４ｍ＋１，４ｎ＋
１），（４ｍ＋２，４ｎ），（４ｍ＋３，４ｎ），（４
ｍ＋２，４ｎ＋１），（４ｍ＋３，４ｎ＋１），（４
ｍ，４ｎ＋２），（４ｍ＋１，４ｎ＋２），（４ｍ，４
ｎ＋３），（４ｍ＋１，４ｎ＋３），（４ｍ＋２，４ｎ
＋２），（４ｍ＋３，４ｎ＋２），（４ｍ＋２，４ｎ＋
３），（４ｍ＋３，４ｎ＋３）を出力する場合において
は、第３階層メモリ３には、いずれの場合においても、
アドレス（ｍ，ｎ）が与えられる。この場合、第３階層
メモリ３の同一アドレスから、第３階層の画素が、１６
回読み出されることになる。

【０１５５】そこで、このような同一アドレスからの画
素の重複読み出しを避けるため、コントローラ５は、書
き込み時における場合と同様に、アドレス供給回路４か
らの制御信号としての水平アドレスＨＡまたは垂直アド
レスＶＡそれぞれの最下位ビットｈａ０またはｖａ０
が、いずれも１で、かつそれぞれの最下位ビットの１つ
上位のビットｈａ１またはｖａ１も、いずれも１の場合
にのみ、チップイネーブル信号ｃｅ３をＨレベルにし、
他の場合はＬレベルにするようになされている。

【０１５６】以上により、第３階層メモリ３に対して
は、０乃至４７９または０乃至２６９の範囲の整数値を
それぞれとる変数ｍまたはｎによって表されるアドレス
（ｍ，ｎ）が、ラインスキャン順に与えられ、各アドレ
スに記憶された第３階層の画素ｑ（ｍ，ｎ）が読み出さ
れる。この第３階層の画素（ｍ，ｎ）は、第３階層メモ
リ３のデータ端子Ｄから、ラインスキャン順に出力され
る。

【０１５７】次に、第２階層の画素の読み出しについて
説明する。

【０１５８】この場合、アドレス供給回路４は、第３階
層メモリ３に対するアドレスとして、上述したようなア
ドレスを与えるとともに、第２階層メモリ２に対するア
ドレスとして、書き込み時における場合と同様に、アド
レス発生回路４Ａが出力する水平アドレスＨＡまたは垂
直アドレスＶＡそれぞれの上位９ビットを与える。

【０１５９】また、コントローラ５は、第３階層メモリ
３に対して、上述したようなライトイネーブル信号ｗｅ
３およびチップイネーブル信号ｃｅ３を与えるととも
に、第２階層メモリ２に対して、Ｌレベルのライトイネ
ーブル信号ｗｅ２を与える。さらに、コントローラ５
は、書き込み時における場合と同様のチップイネーブル
信号ｃｅ２を、第２階層メモリ２に与える。

【０１６０】従って、この場合、アドレス発生回路４Ａ
が、水平アドレスＨＡと垂直アドレスＶＡとの組（Ｈ
Ａ，ＶＡ）として、アドレス（２ｓ，２ｔ），（２ｓ＋
１，２ｔ），（２ｓ，２ｔ＋１），（２ｓ＋１，２ｔ＋
１）を出力するタイミングのうちの、アドレス（２ｓ＋
１，２ｔ＋１）を出力するタイミングでのみ、第２階層
メモリ２において、データ（第２階層の画素）の読み出
しが行われる。

【０１６１】さらに、アドレス供給回路４は、アドレス
発生回路４Ａが出力する水平アドレスＨＡまたは垂直ア
ドレスＶＡそれぞれの上位９ビットを、第２階層メモリ
２に対して、アドレスとして与えるから、アドレス発生
回路４Ａが、アドレス（４ｍ，４ｎ），（４ｍ＋１，４
ｎ），（４ｍ，４ｎ＋１），（４ｍ＋１，４ｎ＋１），
（４ｍ＋２，４ｎ），（４ｍ＋３，４ｎ），（４ｍ＋
２，４ｎ＋１），（４ｍ＋３，４ｎ＋１），（４ｍ，４
ｎ＋２），（４ｍ＋１，４ｎ＋２），（４ｍ，４ｎ＋
３），（４ｍ＋１，４ｎ＋３），（４ｍ＋２，４ｎ＋
２），（４ｍ＋３，４ｎ＋２），（４ｍ＋２，４ｎ＋
３），（４ｍ＋３，４ｎ＋３）を出力する場合には、い
ずれの場合も、アドレス（ｍ，ｎ）が、第２階層メモリ
２に与えられる。

【０１６２】そして、上述したことから、第２階層メモ
リ２においてデータの読み出しが行われるのは、アドレ
ス発生回路４Ａが、アドレス（４ｍ，４ｎ），（４ｍ＋
１，４ｎ），（４ｍ，４ｎ＋１），（４ｍ＋１，４ｎ＋
１），（４ｍ＋２，４ｎ），（４ｍ＋３，４ｎ），（４
ｍ＋２，４ｎ＋１），（４ｍ＋３，４ｎ＋１），（４
ｍ，４ｎ＋２），（４ｍ＋１，４ｎ＋２），（４ｍ，４
ｎ＋３），（４ｍ＋１，４ｎ＋３），（４ｍ＋２，４ｎ
＋２），（４ｍ＋３，４ｎ＋２），（４ｍ＋２，４ｎ＋
３），（４ｍ＋３，４ｎ＋３）を出力する場合のうち
の、アドレス（４ｍ＋１，４ｎ＋１），（４ｍ＋３，４
ｎ＋１），（４ｍ＋１，４ｎ＋３），（４ｍ＋３，４ｎ
＋３）を出力する場合である。

【０１６３】以上から、第２階層メモリ２においては、
アドレス発生回路４Ａが、アドレス（４ｍ＋１，４ｎ＋
１），（４ｍ＋３，４ｎ＋１），（４ｍ＋１，４ｎ＋
３），（４ｍ＋３，４ｎ＋３）を出力する場合に、いず
れの場合にも、アドレス（ｍ，ｎ）が与えられ、そのア
ドレス（ｍ，ｎ）からデータが読み出される。

【０１６４】一方、上述したことから、第２階層メモリ
２のアドレス（ｍ，ｎ）には、第２階層の３画素ｍ（２
ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋
１）が記憶されており、アドレス発生回路４Ａが、アド
レス（４ｍ＋１，４ｎ＋１），（４ｍ＋３，４ｎ＋
１），（４ｍ＋１，４ｎ＋３），（４ｍ＋３，４ｎ＋
３）を出力する場合においては、いずれの場合も、第２
階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２
ｎ），ｍ（２ｍ，２ｎ＋１）が、第２階層メモリ２から
同時に読み出され、そのデータ端子Ｄ１乃至Ｄ３から、
それぞれ出力される。

【０１６５】そして、アドレス発生回路４Ａが、アドレ
ス（４ｍ＋１，４ｎ＋１），（４ｍ＋３，４ｎ＋１），
（４ｍ＋１，４ｎ＋３）を出力する場合においては、い
ずれの場合においても、第２階層メモリ２のデータ端子
Ｄ１乃至Ｄ３から出力される第２階層の３画素ｍ（２
ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋
１）は、セレクタ９の入出力端子ＩＯ１乃至ＩＯ３に、
それぞれ供給される。

【０１６６】セレクタ９では、図１２に示すように、そ
の入出力端子ＩＯ１乃至ＩＯ３に供給される第２階層の
３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ
（２ｍ，２ｎ＋１）、またはその入出力端子ＤＩＯ２に
供給される加減算器１１の出力のうちのいずれか１つ
が、コントローラ５からの制御信号ｈａ１およびｖａ１
に基づき、第２階層の画像の読み出し結果として選択さ
れ、その入出力端子ＤＩＯ１から出力される。

【０１６７】即ち、セレクタ９は、制御信号ｈａ１およ
びｖａ１がいずれも０のとき、つまり、アドレス発生回
路４Ａが、アドレス（４ｍ＋１，４ｎ＋１）を出力する
とき、第２階層メモリ２のデータ端子Ｄ１から、セレク
タ９の入出力端子ＩＯ１に供給される第２階層の画素
（２ｍ，２ｎ）を選択し、その入出力端子ＤＩＯ１から
出力する。

【０１６８】また、セレクタ９は、制御信号ｈａ１また
はｖａ１が、それぞれ１または０のとき、つまり、アド
レス発生回路４Ａが、アドレス（４ｍ＋３，４ｎ＋１）
を出力するとき、第２階層メモリ２のデータ端子Ｄ２か
ら、セレクタ９の入出力端子ＩＯ２に供給される第２階
層の画素（２ｍ＋１，２ｎ）を選択し、その入出力端子
ＤＩＯ１から出力する。

【０１６９】さらに、セレクタ９は、制御信号ｈａ１ま
たはｖａ１が、それぞれ０または１のとき、つまり、ア
ドレス発生回路４Ａが、アドレス（４ｍ＋１，４ｎ＋
３）を出力するとき、第２階層メモリ２のデータ端子Ｄ
２から、セレクタ９の入出力端子ＩＯ３に供給される第
２階層の画素（２ｍ，２ｎ＋１）を選択し、その入出力
端子ＤＩＯ１から出力する。

【０１７０】そして、セレクタ９は、制御信号ｈａ１お
よびｖａ１がいずれも１のとき、つまり、アドレス発生
回路４Ａが、アドレス（４ｍ＋３，４ｎ＋３）を出力す
るとき、加減算器１１から、その入出力端子ＤＩＯ２に
供給されるデータを選択して、その入出力端子ＤＩＯ１
から出力する。

【０１７１】即ち、アドレス発生回路４Ａが、アドレス
（４ｍ＋１，４ｎ＋３）を出力する場合においても、第
２階層メモリ２のデータ端子Ｄ１乃至Ｄ３からは、第２
階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２
ｎ），ｍ（２ｍ，２ｎ＋１）が出力されるが、この第２
階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２
ｎ），ｍ（２ｍ，２ｎ＋１）は、加算器７に供給され
て、その加算値が演算される。そして、加算器７におい
て得られた加算値は、加減算器１１に供給される。

【０１７２】さらに、アドレス発生回路４Ａが、アドレ
ス（４ｍ＋１，４ｎ＋３）を出力する場合においては、
上述したように、第３階層メモリ３から第３階層の画素
ｑ（ｍ，ｎ）が読み出され、この第３階層の画素ｑ
（ｍ，ｎ）は、第３階層の画像の読み出し結果として外
部に出力される他、加減算器１１にも供給される。

【０１７３】加減算器１１では、第３階層の画素ｑ
（ｍ，ｎ）から、加算器７の加算値を減算することによ
り、第２階層の画素ｍ（２ｍ＋１，２ｎ＋１）（＝ｑ
（ｍ，ｎ）−（ｍ（２ｍ，２ｎ）＋ｍ（２ｍ＋１，２
ｎ）＋ｍ（２ｍ，２ｎ＋１））が求められ、セレクタ９
の入出力端子ＤＩＯ２に供給される。セレクタ９では、
その入出力端子ＤＩＯ２に供給される第２階層の画素ｍ
（２ｍ＋１，２ｎ＋１）が選択されて出力される。

【０１７４】即ち、この場合、図１３に示すように、第
２階層メモリ２から、第２階層の３ｍ画素（２ｍ，２
ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）が
同時に読み出されるとともに、第３階層メモリ３から、
第３階層の画素ｑ（ｍ，ｎ）が読み出される。そして、
図１４に示すように、加算器７において、第２階層メモ
リ２から読み出された第２階層の３画素ｍ（２ｍ，２
ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）の
加算値が演算され、さらに、加減算器１１において、第
３階層の画素ｑ（ｍ，ｎ）から、加算器７における加算
値が減算されることにより、書き込み時には記憶されな
かった第２階層の画素ｍ（２ｍ＋１，２ｎ＋１）が求め
られる。そして、この第２階層の画素ｍ（２ｍ＋１，２
ｎ＋１）が、セレクタ９の入出力端子ＤＩＯ２に入力さ
れ、その入出力端子ＤＩＯ１から出力される。

【０１７５】次に、第１階層の画素の読み出しについて
説明する。

【０１７６】この場合、アドレス供給回路４は、第２階
層メモリ２および第３階層メモリ３に対するアドレスと
して、上述したようなアドレスを与えるとともに、第１
階層メモリ１に対するアドレスとして、書き込み時にお
ける場合と同様に、アドレス発生回路４Ａが出力する水
平アドレスＨＡまたは垂直アドレスＶＡそれぞれの上位
１０ビットを与える。

【０１７７】また、コントローラ５は、第２階層メモリ
２または第３階層メモリ３に対して、上述したようなラ
イトイネーブル信号ｗｅ２またはｗｅ３、およびチップ
イネーブル信号ｃｅ２またはｃｅ３をそれぞれ与えると
ともに、第１階層メモリ１に対して、Ｌレベルのライト
イネーブル信号ｗｅ１を与える。さらに、コントローラ
５は、書き込み時における場合と同様のチップイネーブ
ル信号ｃｅ１（常時、Ｈレベルのチップイネーブル信号
ｃｅ１）を、第１階層メモリ１に与える。

【０１７８】従って、この場合、アドレス発生回路４Ａ
が、水平アドレスＨＡと垂直アドレスＶＡとの組（Ｈ
Ａ，ＶＡ）として、アドレス（２ｓ，２ｔ），（２ｓ＋
１，２ｔ），（２ｓ，２ｔ＋１），（２ｓ＋１，２ｔ＋
１）を出力する場合のいずれの場合も、アドレス（ｓ，
ｔ）が、第１階層メモリ１に与えられ、そのアドレス
（ｓ，ｔ）に記憶されている第１階層の３画素ｈ（２
ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋
１）が同時に読み出される。この同時に読み出された第
１階層の３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２
ｔ），ｈ（２ｓ，２ｔ＋１）は、第１階層メモリ１のデ
ータ端子Ｄ１乃至Ｄ３から、それぞれ出力される。

【０１７９】そして、アドレス発生回路４Ａが、アドレ
ス（２ｓ，２ｔ），（２ｓ＋１，２ｔ），（２ｓ，２ｔ
＋１）を出力する場合においては、いずれの場合におい
ても、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３から
出力される第１階層の３画素ｈ（２ｓ，２ｔ），ｈ（２
ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）は、セレクタ８
の入出力端子ＩＯ１乃至ＩＯ３に、それぞれ供給され
る。

【０１８０】セレクタ８では、その入出力端子ＩＯ１乃
至ＩＯ３に供給される第１階層の３画素ｈ（２ｓ，２
ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）、
またはその入出力端子ＤＩＯ２に供給される加減算器１
０の出力のうちのいずれか１つが、コントローラ５から
の制御信号ｈａ０およびｖａ０に基づき、第１階層の画
像の読み出し結果として選択され、その入出力端子ＤＩ
Ｏ１から出力される。

【０１８１】即ち、セレクタ８は、制御信号ｈａ０およ
びｖａ０がいずれも０のとき、つまり、アドレス発生回
路４Ａが、アドレス（２ｓ，２ｔ）を出力するとき、第
１階層メモリ１のデータ端子Ｄ１から、セレクタ８の入
出力端子ＩＯ１に供給される第１階層の画素（２ｓ，２
ｔ）を選択し、その入出力端子ＤＩＯ１から出力する。

【０１８２】また、セレクタ８は、制御信号ｈａ０また
はｖａ０が、それぞれ１または０のとき、つまり、アド
レス発生回路４Ａが、アドレス（２ｓ＋１，２ｔ）を出
力するとき、第１階層メモリ１のデータ端子Ｄ２から、
セレクタ８の入出力端子ＩＯ２に供給される第１階層の
画素（２ｓ＋１，２ｔ）を選択し、その入出力端子ＤＩ
Ｏ１から出力する。

【０１８３】さらに、セレクタ８は、制御信号ｈａ０ま
たはｖａ０が、それぞれ０または１のとき、つまり、ア
ドレス発生回路４Ａが、アドレス（２ｓ，２ｔ＋１）を
出力するとき、第１階層メモリ２のデータ端子Ｄ３か
ら、セレクタ８の入出力端子ＩＯ３に供給される第１階
層の画素（２ｓ，２ｔ＋１）を選択し、その入出力端子
ＤＩＯ１から出力する。

【０１８４】そして、セレクタ８は、制御信号ｈａ０お
よびｖａ０がいずれも１のとき、つまり、アドレス発生
回路４Ａが、アドレス（２ｓ＋１，２ｔ＋１）を出力す
るとき、加減算器１０から、その入出力端子ＤＩＯ２に
供給されるデータを選択して、その入出力端子ＤＩＯ１
から出力する。

【０１８５】即ち、アドレス発生回路４Ａが、アドレス
（２ｓ＋１，２ｔ＋１）を出力する場合においても、第
１階層メモリ１のデータ端子Ｄ１乃至Ｄ３からは、第１
階層の３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２
ｔ），ｈ（２ｓ，２ｔ＋１）が出力されるが、この第１
階層の３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２
ｔ），ｈ（２ｓ，２ｔ＋１）は、加算器６に供給され
て、その加算値が演算される。そして、加算器６におい
て得られた加算値は、加減算器１０に供給される。

【０１８６】さらに、アドレス発生回路４Ａが、アドレ
ス（２ｓ＋１，２ｔ＋１）を出力する場合においては、
上述したようにして、セレクタ９の入出力端子ＤＩＯ１
から第２階層の画素ｍ（ｓ，ｔ）が出力され、この第２
階層の画素ｍ（ｓ，ｔ）は、第２階層の画像の読み出し
結果として外部に出力される他、加減算器１０にも供給
される。

【０１８７】加減算器１０では、第２階層の画素ｍ
（ｓ，ｔ）から、加算器６の加算値を減算することによ
り、第１階層の画素ｈ（２ｓ＋１，２ｔ＋１）（＝ｍ
（ｓ，ｔ）−（ｈ（２ｓ，２ｔ）＋ｈ（２ｓ＋１，２
ｔ）＋ｈ（２ｓ，２ｔ＋１））が求められ、セレクタ８
の入出力端子ＤＩＯ２に供給される。セレクタ８では、
その入出力端子ＤＩＯ２に供給される第１階層の画素ｈ
（２ｓ＋１，２ｔ＋１）が選択されて出力される。

【０１８８】即ち、アドレス発生回路４Ａが、アドレス
（２ｓ＋１，２ｔ＋１）を出力する場合において、その
アドレス（２ｓ＋１，２ｔ＋１）が、（４ｍ＋１，４ｎ
＋１）で表されるときには、図１５に示すように、第１
階層メモリ１から、第１階層の３画素ｈ（４ｍ，４
ｎ），ｈ（４ｍ＋１，４ｎ），ｈ（４ｍ，４ｎ＋１）が
同時に読み出されるとともに、第２階層メモリ２から、
第２階層の画素ｍ（２ｍ，２ｎ）が読み出される。そし
て、加算器６において、第１階層の３画素ｈ（４ｍ，４
ｎ），ｈ（４ｍ＋１，４ｎ），ｈ（４ｍ，４ｎ＋１）の
加算値が演算され、さらに、加減算器１０において、第
２階層の画素ｍ（２ｍ，２ｎ）から、加算器６における
加算値が減算されることにより、書き込み時には記憶さ
れなかった第１階層の画素ｈ（４ｍ＋１，４ｎ＋１）が
求められる。そして、この第１階層の画素ｈ（４ｍ＋
１，４ｎ＋１）が、セレクタ８の入出力端子ＤＩＯ２に
入力され、その入出力端子ＤＩＯ１から出力される。

【０１８９】また、アドレス発生回路４Ａが出力するア
ドレス（２ｓ＋１，２ｔ＋１）が、（４ｍ＋３，４ｎ＋
１）で表されるときには、図１５に示すように、第１階
層メモリ１から、第１階層の３画素ｈ（４ｍ＋２，４
ｎ），ｈ（４ｍ＋３，４ｎ），ｈ（４ｍ＋２，４ｎ＋
１）が同時に読み出されるとともに、第２階層メモリ２
から、第２階層の画素ｍ（２ｍ＋１，２ｎ）が読み出さ
れる。そして、加算器６において、第１階層の３画素ｈ
（４ｍ＋２，４ｎ），ｈ（４ｍ＋３，４ｎ），ｈ（４ｍ
＋２，４ｎ＋１）の加算値が演算され、さらに、加減算
器１０において、第２階層の画素ｍ（２ｍ＋１，２ｎ）
から、加算器６における加算値が減算されることによ
り、書き込み時には記憶されなかった第１階層の画素ｈ
（４ｍ＋３，４ｎ＋１）が求められる。そして、この第
１階層の画素ｈ（４ｍ＋３，４ｎ＋１）が、セレクタ８
の入出力端子ＤＩＯ２に入力され、その入出力端子ＤＩ
Ｏ１から出力される。

【０１９０】さらに、アドレス発生回路４Ａが出力する
アドレス（２ｓ＋１，２ｔ＋１）が、（４ｍ＋１，４ｎ
＋３）で表されるときには、図１５に示すように、第１
階層メモリ１から、第１階層の３画素ｈ（４ｍ，４ｎ＋
２），ｈ（４ｍ＋１，４ｎ＋２），ｈ（４ｍ，４ｎ＋
３）が同時に読み出されるとともに、第２階層メモリ２
から、第２階層の画素ｍ（２ｍ，２ｎ＋１）が読み出さ
れる。そして、加算器６において、第１階層の３画素ｈ
（４ｍ，４ｎ＋２），ｈ（４ｍ＋１，４ｎ＋２），ｈ
（４ｍ，４ｎ＋３）の加算値が演算され、さらに、加減
算器１０において、第２階層の画素ｍ（２ｍ，２ｎ＋
１）から、加算器６における加算値が減算されることに
より、書き込み時には記憶されなかった第１階層の画素
ｈ（４ｍ＋１，４ｎ＋３）が求められる。そして、この
第１階層の画素ｈ（４ｍ＋１，４ｎ＋３）が、セレクタ
８の入出力端子ＤＩＯ２に入力され、その入出力端子Ｄ
ＩＯ１から出力される。

【０１９１】また、アドレス発生回路４Ａが出力するア
ドレス（２ｓ＋１，２ｔ＋１）が、（４ｍ＋３，４ｎ＋
３）で表されるときには、図１５に示すように、第２階
層メモリ２から、第２階層の３画素ｍ（２ｍ，２ｎ），
ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）が同時に
読み出されるとともに、第３階層メモリ３から、第３階
層の画素ｑ（ｍ，ｎ）が読み出され、これにより、上述
したようにして、第２階層の画素ｍ（２ｍ＋１，２ｎ＋
１）が求められ、セレクタ９の入出力端子ＤＩＯ１から
出力されて、加減算器１０に供給される。

【０１９２】さらに、この場合、図１５に示すように、
第１階層メモリ１から、第１階層の３画素ｈ（４ｍ＋
２，４ｎ＋２），ｈ（４ｍ＋３，４ｎ＋２），ｈ（４ｍ
＋２，４ｎ＋３）が同時に読み出され、加算器６におい
て、それらの加算値が演算される。そして、加減算器１
０において、セレクタ９からの第２階層の画素ｍ（２ｍ
＋１，２ｎ＋１）から、加算器６における加算値が減算
されることにより、書き込み時には記憶されなかった第
１階層の画素ｈ（４ｍ＋３，４ｎ＋３）が求められ、セ
レクタ８の入出力端子ＤＩＯ２、さらには、その入出力
端子ＤＩＯ１を介して出力される。

【０１９３】以上のように、第１階層と第２階層との関
係からすれば、下位階層である第１階層の画素を記憶す
る第１階層メモリ１からの画素の読み出しを、上位階層
である第２階層の画素を構成するのに用いる第１階層の
２×２画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），
ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）のう
ちの、最終入力画素ｈ（２ｓ＋１，２ｔ＋１）を除く３
画素単位で行うようにしたので、第１階層メモリ１が、
従来において外付けされていた遅延回路の役割をも果た
すようになり、これにより、そのような遅延回路を設け
ずに、書き込み時には記憶されなかった第１階層の画素
を求めながら、第１階層の画像の読み出しを行うことが
可能となる。また、第２階層と第３階層との関係からす
れば、下位階層である第２階層の画素を記憶する第２階
層メモリ２からの画素の読み出しを、上位階層である第
３階層の画素を構成するのに用いる第２階層の２×２画
素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２
ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１）のうちの、
最終入力画素ｍ（２ｍ＋１，２ｎ＋１）を除く３画素単
位で行うようにしたので、第２階層メモリ２が、従来に
おいて外付けされていた遅延回路の役割をも果たすよう
になり、これにより、そのような遅延回路を設けずに、
書き込み時には記憶されなかった第２階層の画素を求め
ながら、第２階層の画像の読み出しを行うことが可能と
なる。

【０１９４】そして、その結果、装置の小型化を図ると
ともに、高速な階層符号化、さらには各階層の画像の高
速な読み出しが可能となる。

【０１９５】なお、本実施の形態では、第１階層メモリ
１、第２階層メモリ２、第３階層メモリ３に対して、ア
ドレス発生回路４Ａが出力する水平アドレスＨＡおよび
垂直アドレスＶＡの一部を与えてアドレス指定を行うよ
うにしたが、第１階層メモリ１、第２階層メモリ２、第
３階層メモリ３のアドレッシングの方法は、これに限定
されるものではない。

【０１９６】また、本実施の形態では、第１階層メモリ
１、第２階層メモリ２、第３階層メモリ３に対して、画
像を構成する画素の水平および垂直方向の位置に対応す
る水平アドレスまたは垂直アドレスを与えてアクセスす
るようにしたが、第１階層メモリ１、第２階層メモリ
２、第３階層メモリ３には、その他、例えば、時間方向
に対応するアドレスをさらに与えてアクセスするように
することなども可能である。この場合、第２や第３階層
の画素は、横および縦の空間方向に散らばる第１階層の
画素の他、時間方向に散らばる第１階層の画素も加算し
て形成されることになる。

【０１９７】さらに、第１階層メモリ１、第２階層メモ
リ２、第３階層メモリ３は、それぞれ物理的に１つのメ
モリである必要はなく、それらのすべてを、１のメモリ
で構成することも可能である。この場合、１のメモリの
記憶領域を、第１階層メモリ１、第２階層メモリ２、第
３階層メモリ３の３つそれぞれに割り当てるようにすれ
ば良い。

【０１９８】また、本実施の形態では、特に言及しなか
ったが、図２の記憶装置を構成する各ブロックは、それ
ぞれ、独立の集積回路で構成することも可能であるし、
その全体を、例えば、１チップのＣＭＯＳ（Complement
ary Metal Oxide Semiconductor）上などに構成するこ
とも可能である。

【０１９９】さらに、本実施の形態では、第１階層の画
素のビット割当量を８ビットとし、第１階層メモリ１、
第２階層メモリ２、または第３階層メモリ３のメモリセ
ルのデータ長を、第１乃至第３階層の画素の桁落ちがな
いように、それぞれ８，１０、または１２ビットとした
が、第１階層メモリ１、第２階層メモリ２、および第３
階層メモリ３のメモリセルのデータ長は、例えば、一律
に８ビットなどとすることも可能である。但し、この場
合、第２または第３階層の画素については、第１または
第２階層の２×２画素の加算値の下位２ビットを切り捨
てた値（この値は、加算値を４で除算したものに相当す
るから、平均値となる）をそれぞれ記憶させることにな
り、従って、桁落ちが生じるので、データの可逆性は失
われることになる。

【０２００】即ち、桁落ちがないようにしたときには、
記憶していない第１階層の画素や第２階層の画素（画素
値）は、上述の式（１）や（２）によって正確に求める
ことができるが、桁落ちが生じるようにしたときには、
記憶していない第１階層の画素や第２階層の画素につい
ては、近似値しか得られなくなり、正確な値を求めるこ
とはできなくなる。

【０２０１】また、本実施の形態では、プログレッシブ
な画像を対象に、階層符号化を行うようにしたが、本発
明は、インターレース走査される画像にも適用可能であ
る。

【０２０２】さらに、本実施の形態では、階層数を３と
したが、階層数は２であっても良いし、あるいは、４以
上であっても良い。

【０２０３】また、本実施の形態では、下位階層の２×
２の４画素の加算値を、その１つ上位の上位階層の画素
（画素値）とするようにしたが、上位階層の画素の形成
の仕方は、これに限定されるものではない。なお、４画
素以外のＮ画素から、上位階層の画素を生成する場合、
第１階層メモリ１および第２階層メモリ２からの画素の
読み出しは、Ｎ−１画素単位で行うようにする必要があ
る。

【０２０４】さらに、図１の記憶装置は、基本的には、
ハードウェアによって実現されるが、コンピュータに、
上述の処理を行わせるようなプログラムを実行させるこ
とによっても実現可能である。

【０２０５】また、本実施の形態では、画素（画素値）
を、例えば、ＲＡＭ（Random Access Memory）などに代
表されるメモリに記憶させるようにしたが、画素は、そ
の他、例えば、磁気ディスクや、光磁気ディスク、磁気
テープ、光カードなどの記録媒体に記憶（記録）させる
ようにすることも可能である。

【０２０６】さらに、本実施の形態では、第１階層メモ
リ１および第２階層メモリ２からの画素の読み出しだけ
でなく、書き込みも、３画素単位で行うようにしたが、
書き込みは、１画素単位で行うようにしても良い。

【０２０７】また、上述の説明から明らかであるが、記
憶装置からの各階層の画像の出力は、同時に行うことも
できるし、また、いずれか１の階層についてだけ行うこ
とも可能である。

【０２０８】さらに、本発明は、静止画および動画のう
ちのいずれにも適用可能である。

【０２０９】

【発明の効果】請求項１に記載の記憶装置および請求項
７に記載の書き込み方法によれば、下位階層の画像の画
素が書き込まれる一方で、書き込まれた下位階層の画像
が、Ｎ−１画素単位で読み出され、その下位階層の画像
を構成するＮ−１画素と、入力された下位階層の画像の
１画素との合計Ｎ画素から、上位階層の画像の１画素が
生成され、その生成された上位階層の画像の画素が書き
込まれる。従って、例えば、下位階層の画像を構成する
Ｎ画素から、上位階層の画像を構成する１画素を求めて
記憶することを、下位階層の画像を遅延する遅延手段を
別途設けることなく行うことが可能となる。

【０２１０】請求項８に記載の記憶装置および請求項１
１に記載の読み出し方法によれば、下位階層記憶手段か
ら、下位階層の画像を構成するＮ−１画素が読み出さ
れ、そのうちの１つが選択されて出力される一方で、上
位階層記憶手段に記憶された上位階層の画像の１画素
と、その１画素を生成するのに用いた下位階層の画像の
Ｎ画素のうち、下位階層記憶手段から読み出された下位
階層の画像を構成するＮ−１画素とから、下位階層の画
像を構成する最終入力画素が生成されて出力される。従
って、上位階層の画像を構成する１画素を求めるのに用
いた下位階層の画像を構成するＮ画素のうちの最終入力
画素を、下位階層の画像を遅延する遅延手段を別途設け
ることなく求めることが可能となる。

【図面の簡単な説明】

【図１】本発明を適用した記憶装置の一実施の形態の構
成を示す図である。

【図２】図１の記憶装置のより詳細な構成例を示すブロ
ック図である。

【図３】図１の第１階層メモリ１のメモリセルの構成を
説明するための図である。

【図４】図２の記憶装置に入力される画像の構成を説明
するための図である。

【図５】画像の書き込み時におけるセレクタ８の処理を
説明するための図である。

【図６】マスクビット信号の役割を説明するための図で
ある。

【図７】第１階層メモリ１のメモリセルにおける第１階
層の画素の記憶状態を説明するための図である。

【図８】第１階層メモリ１に書き込まれる第１階層の画
素を示す図である。

【図９】画像の書き込み時における加算器６および加減
算器１０の処理を説明するための図である。

【図１０】画像の書き込み時における第２階層の画素の
生成方法を説明するための図である。

【図１１】画像の書き込み時における第３階層の画素の
生成方法を説明するための図である。

【図１２】画像の読み出し時におけるセレクタ９の処理
を説明するための図である。

【図１３】書き込み時に記憶されなかった第２階層の画
素の生成方法を説明するための図である。

【図１４】画像の読み出し時における加算器７および加
減算器１１の処理を説明するための図である。

【図１５】書き込み時に記憶されなかった第１階層の画
素の生成方法を説明するための図である。

【図１６】本件出願人が先に提案した階層符号化方法を
説明するための図である。

【符号の説明】

１ 第１階層メモリ， ２ 第２階層メモリ， ３ 第
３階層メモリ， ４アドレス供給回路， ４Ａ アドレ
ス発生回路， ５ コントローラ， ６，７加算器，
８，９ セレクタ， １０，１１ 加減算器

Claims (11)

【特許請求の範囲】
1. 【請求項１】 所定の順番で１画素単位で入力される下
   位階層の画像を構成するＮ画素から、上位階層の画像の
   １画素を生成しながら、前記下位階層および上位階層の
   画像を記憶する記憶装置であって、 前記下位階層の画像を記憶する下位階層記憶手段と、 前記下位階層記憶手段に記憶された前記下位階層の画像
   を、Ｎ−１画素単位で読み出すための制御を行う制御手
   段と、 前記下位階層記憶手段から読み出された前記下位階層の
   画像を構成するＮ−１画素と、入力された前記下位階層
   の画像の１画素との合計Ｎ画素から、前記上位階層の画
   像の１画素を生成する上位階層生成手段と、 前記上位階層生成手段によって生成された画素で構成さ
   れる前記上位階層の画像を記憶する上位階層記憶手段と
   を備えることを特徴とする記憶装置。
2. 【請求項２】 前記制御手段は、前記下位階層の画像を
   構成する画素の水平方向または垂直方向の位置にそれぞ
   れ対応する水平アドレスおよび垂直アドレスの一部によ
   って、前記下位階層記憶手段のアドレスを指定すること
   により、前記下位階層記憶手段に記憶された前記下位階
   層の画像を、Ｎ−１画素単位で読み出すことを特徴とす
   る請求項１に記載の記憶装置。
3. 【請求項３】 前記下位階層記憶手段は、前記上位階層
   の画像の１画素を生成するのに用いる前記下位階層の画
   像のＮ画素について、そのＮ画素のうち、最後に入力さ
   れる画素である最終入力画素を除くＮ−１画素のみを記
   憶し、 前記制御手段は、前記下位階層の画像のＮ画素のうち、
   前記最終入力画素が入力されるタイミングで、前記下位
   階層の画像の、対応するＮ−１画素を、前記下位階層記
   憶手段から読み出すことを特徴とする請求項１に記載の
   記憶装置。
4. 【請求項４】 前記上位階層生成手段は、 前記下位階層記憶手段から読み出されたＮ−１画素を加
   算する第１の加算手段と、 前記第１の加算手段の加算結果と、前記最終入力画素と
   を加算する第２の加算手段とを有することを特徴とする
   請求項３に記載の記憶装置。
5. 【請求項５】 前記下位階層記憶手段が、前記上位階層
   の画像の１画素を生成するのに用いる前記下位階層の画
   像のＮ画素について、そのＮ画素のうち、最後に入力さ
   れる画素である最終入力画素を除くＮ−１画素のみを記
   憶する場合において、 前記下位階層記憶手段から読み出された前記下位階層の
   画像を構成するＮ−１画素のうちの１つを選択して出力
   する選択手段と、 前記上位階層記憶手段に記憶された前記上位階層の画像
   の１画素と、その１画素を生成するのに用いた前記下位
   階層の画像のＮ画素のうち、前記下位階層記憶手段から
   読み出された前記下位階層の画像を構成するＮ−１画素
   とから、前記下位階層の画像を構成する前記最終入力画
   素を生成して出力する下位階層生成手段とをさらに備え
   ることを特徴とする請求項１に記載の記憶装置。
6. 【請求項６】 前記下位階層生成手段は、 前記下位階層記憶手段から読み出されたＮ−１画素を加
   算する加算手段と、 前記上位階層の画像の１画素から、前記加算手段の加算
   結果を減算する減算手段とを有することを特徴とする請
   求項５に記載の記憶装置。
7. 【請求項７】 所定の順番で１画素単位で入力される下
   位階層の画像を構成するＮ画素から、上位階層の画像の
   １画素を生成しながら、前記下位階層および上位階層の
   画像を記憶する記憶装置における画像の書き込み方法で
   あって、 前記下位階層の画像の画素を書き込む一方、 書き込まれた前記下位階層の画像を、Ｎ−１画素単位で
   読み出し、 その下位階層の画像を構成するＮ−１画素と、入力され
   た前記下位階層の画像の１画素との合計Ｎ画素から、前
   記上位階層の画像の１画素を生成し、 生成された前記上位階層の画像の画素を書き込むことを
   特徴とする書き込み方法。
8. 【請求項８】 所定の順番で１画素単位で入力される下
   位階層の画像を構成するＮ画素から、上位階層の画像の
   １画素を生成しながら、前記下位階層および上位階層の
   画像を記憶する記憶装置であって、 前記上位階層の画像の１画素を生成するのに用いる前記
   下位階層の画像のＮ画素について、そのＮ画素のうち、
   最後に入力される画素である最終入力画素を除くＮ−１
   画素のみを記憶する下位階層記憶手段と、 前記下位階層記憶手段に記憶された前記下位階層の画像
   を、Ｎ−１画素単位で読み出すための制御を行う制御手
   段と、 前記下位階層の画像を構成するＮ画素から生成される前
   記上位階層の画像を構成する画素を記憶する上位階層記
   憶手段と、 前記下位階層記憶手段から読み出された前記下位階層の
   画像を構成するＮ−１画素のうちの１つを選択して出力
   する選択手段と、 前記上位階層記憶手段に記憶された前記上位階層の画像
   の１画素と、その１画素を生成するのに用いた前記下位
   階層の画像のＮ画素のうち、前記下位階層記憶手段から
   読み出された前記下位階層の画像を構成するＮ−１画素
   とから、前記下位階層の画像を構成する前記最終入力画
   素を生成して出力する下位階層生成手段とを備えること
   を特徴とする記憶装置。
9. 【請求項９】 前記制御手段は、前記下位階層の画像を
   構成する画素の水平方向または垂直方向の位置にそれぞ
   れ対応する水平アドレスおよび垂直アドレスの一部によ
   って、前記下位階層記憶手段のアドレスを指定すること
   により、前記下位階層記憶手段に記憶された前記下位階
   層の画像を、Ｎ−１画素単位で読み出すことを特徴とす
   る請求項８に記載の記憶装置。
10. 【請求項１０】 前記下位階層生成手段は、 前記下位階層記憶手段から読み出されたＮ−１画素を加
    算する加算手段と、 前記上位階層の画像の１画素から、前記加算手段の加算
    結果を減算する減算手段とを有することを特徴とする請
    求項８に記載の記憶装置。
11. 【請求項１１】 所定の順番で１画素単位で入力される
    下位階層の画像を構成するＮ画素から、上位階層の画像
    の１画素を生成しながら、前記下位階層および上位階層
    の画像を記憶する記憶装置における画像の読み出し方法
    であって、 前記記憶装置が、 前記上位階層の画像の１画素を生成するのに用いる前記
    下位階層の画像のＮ画素について、そのＮ画素のうち、
    最後に入力される画素である最終入力画素を除くＮ−１
    画素のみを記憶する下位階層記憶手段と、 前記下位階層の画像を構成するＮ画素から生成される前
    記上位階層の画像を構成する画素を記憶する上位階層記
    憶手段とを備え、 前記下位階層記憶手段から、前記下位階層の画像を構成
    するＮ−１画素を読み出し、そのうちの１つを選択して
    出力する一方、 前記上位階層記憶手段に記憶された前記上位階層の画像
    の１画素と、その１画素を生成するのに用いた前記下位
    階層の画像のＮ画素のうち、前記下位階層記憶手段から
    読み出された前記下位階層の画像を構成するＮ−１画素
    とから、前記下位階層の画像を構成する前記最終入力画
    素を生成して出力することを特徴とする読み出し方法。