JPH11219945A - 半導体装置のエッチングマスク形成方法 - Google Patents

半導体装置のエッチングマスク形成方法

Info

Publication number
JPH11219945A
JPH11219945A JP10319503A JP31950398A JPH11219945A JP H11219945 A JPH11219945 A JP H11219945A JP 10319503 A JP10319503 A JP 10319503A JP 31950398 A JP31950398 A JP 31950398A JP H11219945 A JPH11219945 A JP H11219945A
Authority
JP
Japan
Prior art keywords
silicon
nitride film
source gas
rich nitride
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10319503A
Other languages
English (en)
Other versions
JP4242958B2 (ja
Inventor
Kigen Ko
▲キ▼鉉 黄
Heiki Kin
炳▲キ▼ 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH11219945A publication Critical patent/JPH11219945A/ja
Application granted granted Critical
Publication of JP4242958B2 publication Critical patent/JP4242958B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326Deposition processes
    • H10P14/6328Deposition from the gas or vapour phase
    • H10P14/6334Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/66Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials
    • H10P14/668Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials
    • H10P14/6681Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si
    • H10P14/6682Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01Manufacture or treatment
    • H10W10/011Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10Isolation regions comprising dielectric materials
    • H10W10/17Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69Inorganic materials
    • H10P14/694Inorganic materials composed of nitrides
    • H10P14/6943Inorganic materials composed of nitrides containing silicon
    • H10P14/69433Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】シリコンリッチ窒化膜形成時、ソースガスの副
産物による汚染を減らすことができ、イン−ウェーハの
均一度及びバッチの均一度を増加させることができる半
導体装置のエッチングマスク形成方法を提供する。 【解決手段】 半導体装置のトレンチ隔離は、まず半導
体基板10上に形成されたパッド酸化膜12と、シリコ
ンリッチ窒化膜13と、該シリコンリッチ窒化膜13上
に形成されたHTO膜14とを含む。前記シリコンリッ
チ窒化膜13は、既存のシリコン窒化膜であるSi34
とは異なり、Si44以上のシリコンと窒素の組成比を
有するシリコン含量の多い窒化膜を示す。次に、前記半
導体基板10の一部をエッチングして形成されたトレン
チ18と、該トレンチ18を充填して形成されたトレン
チフィリング酸化膜20とを含む。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置のエッ
チングマスク(etch mask)形成方法に関するものであ
り、より詳しくは半導体装置のトレンチ隔離(trench i
solation)形成時、エッチングマスクで使用されるシリ
コン窒化膜の残留引張応力(residual tensile stres
s)を減少させる半導体装置のエッチングマスク形成方
法に関するものである。
【0002】
【従来の技術】半導体素子工程において、集積度が増加
することによって素子隔離方法でSTI(Shallow Tren
ch Isolation)方法がよく使用されている。
【0003】STIを形成するためには、シリコン窒化
膜をマスクで使用してトレンチを形成し、トレンチを絶
縁膜で充填する。
【0004】この時、シリコン窒化膜は、LPCVD方
法でSiH2Cl2(以下、DCSと称する):NH3
1:10の含量比を有するソースガス(source gas)を
使用して形成する。
【0005】次に、絶縁膜を高温熱処理して絶縁膜形成
時、よく発生されるシーム(seam)等の欠陥を除去す
る。
【0006】しかし、高温熱処理のうち、1.3×10
10dyne/cm2以上の高い残留引張応力(residual
tensile stress)を有するシリコン窒化膜によってアク
ティブ領域(active region)にディスロケション(dis
location)等の欠陥が発生される。
【0007】欠陥は、後続工程で形成されるゲート酸化
膜(gate oxide)の信頼度(reliability)を減少さ
せ、リフレッシュ(refresh)特性も減少させるように
なる。
【0008】問題点を解決するため、アクティブ窒化膜
として、残留引張応力が小さいシリコンリッチ窒化膜
(Si-rich nitride)を使用するようになった。
【0009】図1は、従来のDCSとNH3ガスの含量
比によるシリコン窒化膜の残留引張応力を示すグラフで
ある。
【0010】図1を参照すると、残留引張応力が3×1
9dyne/cm2以下を有するシリコンリッチ窒化膜
を形成するためにはDCSとNH3の比を5:1以上で
増加させなければならないことが分かる。
【0011】しかし、DCSが過度に流入されることに
よってDCSの分解副産物であるHClとNH3が反応
して半導体基板上にNH4Cl性粒子(particle)をた
くさん発生させるようになる。
【0012】一方、シリコンソースガスを既存のDCS
の代わりにSiH4を使用すると、HClが発生されな
いため、NH4Cl性粒子による汚染を減らすようにな
る。
【0013】しかし、SiH4をシリコンソースガスで
使用してシリコンリッチ窒化膜を形成する場合、第一、
イン−ウェーハ(in-wafer)均一度(uniformity)を5
%内に減らすことが難しい。第二、ウェーハの間の均一
度が落してバッチ(batch)当たり進行できるウェーハ
数が減少される。第三、バッチ均一度を合わせるために
はチューブ(tube)内の温度勾配を増加させなければな
らないため、シリコン窒化膜の乾式及び湿式エッチング
率等の基本物性に差が発生される。
【0014】
【発明が解決しようとする課題】本発明は、上述の諸般
問題点を解決するため提案されたものとして、シリコン
リッチ窒化膜形成時、ソースガスの副産物による汚染を
減らすことができ、イン−ウェーハの均一度及びバッチ
の均一度を増加させることができる半導体装置のエッチ
ングマスク形成方法を提供することがその目的である。
【0015】本発明の他の目的は、シリコンリッチ窒化
膜が3×109dyne/cm2以下の残留引張応力を有
するようにして、ゲート酸化膜特性劣化が防止できる半
導体装置のエッチングマスク形成方法を提供することが
その目的である。
【0016】
【課題を解決するための手段】上述の目的を達成するた
め提案された本発明の特徴によると、半導体装置の製造
方法は、シリコンリッチ窒化膜をエッチングマスクで使
用してトレンチを形成する半導体装置の製造方法におい
て、半導体基板上にパッド酸化膜を形成する段階と、パ
ッド酸化膜上にLPCVD方法でシリコンリッチ窒化膜
(Si-rich nitride)を形成するが、シリコンリッチ窒
化膜を形成するためのシリコンソースガスとして、少な
くとも2種類以上の違い合うガスを使用して形成する段
階とを含む。
【0017】この望ましい実施形態において、シリコン
リッチ窒化膜は、Sixyの組成を有する膜として、x
が少なくともy以上の値を有する。
【0018】この望ましい実施形態において、シリコン
リッチ窒化膜は、Si44である。
【0019】この望ましい実施形態において、シリコン
ソースガスは、DCS(SiH2Cl2)とSiH4を含
む混合ガスであり、シリコンリッチ窒化膜を形成するた
めの窒素ソースガスは、NH3である。
【0020】この望ましい実施形態において、シリコン
ソースガスDCS(SiH2Cl2)とSiH4の含量比
は、約1:0.1である。
【0021】この望ましい実施形態において、シリコン
ソースガスDCS(SiH2Cl2)と窒素ソースガスN
3の含量比は、1:10である。
【0022】上述の目的を達成するための本発明の特徴
によると、半導体装置の製造方法は、半導体装置のトレ
ンチ隔離形成方法において、半導体基板上にパッド酸化
膜を形成する段階と、パッド酸化膜上にSi44以上の
組成を有するシリコンリッチ窒化膜を形成する段階と、
半導体基板上のシリコンリッチ窒化膜及びパッド酸化膜
の一部を除去してトレンチ形成用マスク膜を形成する段
階と、マスク膜形成によって、オープンされた半導体基
板をエッチングしてトレンチを形成する段階と、トレン
チを絶縁膜で充填してトレンチ隔離を形成する段階と、
トレンチ及び絶縁膜形成時、発生された欠陥を除去する
ための高温熱処理工程を行う段階とを含む。
【0023】この望ましい実施形態において、シリコン
リッチ窒化膜は、LPCVDで形成される。
【0024】この望ましい実施形態において、シリコン
リッチ窒化膜は、少なくとも2種類以上のシリコンソー
スガスと窒素ソースガスを使用して形成される。
【0025】この望ましい実施形態において、シリコン
ソースガスは、DCS(SiH2Cl2)とSiH4の混
合ガスであり、窒素ソースガスは、NH3である。
【0026】この望ましい実施形態において、シリコン
ソースガスDCS(SiH2Cl2)と窒素ソースガスN
3の含量比は、1:10である。
【0027】この望ましい実施形態において、シリコン
ソースガスDCS(SiH2Cl2)とSiH4の含量比
は、約1:0.1である。
【0028】この望ましい実施形態において、高温熱処
理工程温度は、約1150℃である。
【0029】この望ましい実施形態において、高温熱処
理後のシリコンリッチ窒化膜の残留凝力は、3×109
dyne/cm2以下である。
【0030】上述の目的を達成するための本発明の特徴
によると、半導体装置の製造方法は、シリコンリッチ窒
化膜をエッチングマスクで使用する半導体装置の製造方
法において、半導体基板上にLPCVD方法でシリコン
リッチ窒化膜を形成するが、シリコンリッチ窒化膜を形
成するためのソースガスとして、窒素ソースガスと、少
なくとも2種類以上の違い合うシリコンソースガスを使
用して形成し、違い合うシリコンソースガスは、窒素ソ
ースガスと反応してシリコン窒化膜を形成する第1シリ
コンソースガスと、シリコンリッチ窒化膜を形成するこ
とにおいて、必要なシリコンソースの不足量を保証する
機能を有する。
【0031】この望ましい実施形態において、シリコン
リッチ窒化膜は、Sixyの組成を有する膜としてxが
少なくともy以上の値を有する。
【0032】この望ましい実施形態において、シリコン
リッチ窒化膜は、Si44である。
【0033】この望ましい実施形態において、窒素ソー
スガスは、NH3である。
【0034】この望ましい実施形態において、第1シリ
コンソースガスは、DCS(SiH2Cl2)であり、第
2シリコンソースガスは、SiH4である。
【0035】この望ましい実施形態において、DCS
(SiH2Cl2)とSiH4の含量比は、約1:0.1
である。
【0036】本発明による半導体装置のエッチングマス
ク形成方法は、シリコンソースガスとして少なくとも2
つ以上の違い合うソースガスを使用してシリコンリッチ
窒化膜を形成することによって、NH4Cl性粒子によ
る汚染を減らし、イン−ウェーハの均一度及びバッチ均
一度を向上させる。
【0037】
【発明の実施の形態】図3を参照すると、本発明の実施
形態による新規した半導体装置のエッチングマスク形成
方法は、半導体基板上にパッド酸化膜(pad oxide)を
形成し、パッド酸化膜上にLPCVD方法でシリコンリ
ッチ窒化膜を形成する。この時、シリコンリッチ窒化膜
を形成するためのシリコンソースガスとして、少なくと
も2種類以上が違い合うガスを使用して形成する。この
ような半導体装置に製造方法によって、シリコンソース
ガスとしてDCSガスとSiH4を混用することによっ
てDCSガスの過量によるNH4Cl性粒子の汚染を減
らすことができ、イン−ウェーハの均一度及びバッチ均
一度を向上させることができる。又このようなシリコン
リッチ窒化膜形成でゲート酸化膜の特性劣化が防止でき
る。
【0038】以下、図2乃至図3を参照して、本発明の
実施形態を詳細に説明する。
【0039】図2は、本発明の実施形態による半導体装
置のトレンチ隔離を示す図面である。
【0040】図2を参照すると、本発明の実施形態によ
る半導体装置のトレンチ隔離は、まず半導体基板10上
に形成されたパッド酸化膜12とシリコンリッチ窒化膜
13を含む。そしてシリコンリッチ窒化膜13上に形成
されたHTO(High Temperature Oxide)膜14とを含
む。
【0041】この時、シリコンリッチ窒化膜13は、既
存のシリコン窒化膜であるSi34とは異なり、Si4
4以上のシリコンと窒素の組成比を有するシリコン含
量の多い窒化膜を示す。
【0042】次に、半導体基板10の一部をエッチング
して形成されたトレンチ18と、トレンチ18を充填し
て形成されたトレンチフィリング(filing)酸化膜20
とを含む。
【0043】この時、トレンチ18は、HTO膜14上
にトレンチ隔離領域を定義し、HTO膜14及びシリコ
ンリッチ窒化膜13、そしてパッド酸化膜12を順序に
エッチングしてトレンチ隔離領域の半導体基板10をオ
ープン(open)させる。そして、膜14、13、12を
エッチングマスクで使用して半導体基板10をエッチン
グすることによって形成される。
【0044】トレンチフィリング酸化膜20は、USG
(Undoped Silicate Glass)等の絶縁膜が使用される。
【0045】次に、トレンチフィリング酸化膜20の欠
陥を除去するため約1150℃以上の高温熱処理工程を
行われるが、この時シリコンリッチ窒化膜1の残留引張
応力は、3×109dyne/cm2以下の従来の割に相
対的に小さい値を示す。
【0046】従って、トレンチ18両側の半導体基板1
0、即ちアクティブ領域に発生されるディスロケション
等の欠陥を防止するようになる。
【0047】上述のようなトレンチ隔離を形成するため
のシリコンリッチ窒化膜1の形成方法は、次のようであ
る。
【0048】シリコンリッチ窒化膜1は、既存のバッチ
型LPCVD製造装置乃至シングルウェーハタイプ(si
ngle wafertype)式LPCVD製造装置によって形成さ
れる。
【0049】シリコンリッチ窒化膜1を形成するための
シリコンソースガスでは、DCSガス及びSiH4混合
ガス(mixed source)が使用され、窒素ソースガスで
は、NH3ガスが使用される。
【0050】シリコンリッチ窒化膜1は、既存のDCS
とNH3を使用する場合、その比が5:1以上になった
時形成されるが、ここではDCSとNH3の含量比を既
存の1:10の比をそのまま維持しながらSiH4を少
量添加するようになる。この時、DCSとSiH4の含
量比は、約1:0.1になる。
【0051】ここでシリコンリッチ窒化膜1を形成する
時、シリコンソースの不足量をSiH4が供給するよう
になるから、シリコンリッチ窒化膜1が易く形成され
る。
【0052】上述の方法によるシリコンリッチ窒化膜1
の形成で、シリコンリッチ窒化膜1を形成するため過量
のDCSを使用されたりSiH4だけを使用する場合、
発生されるNH4Cl性粒子汚染問題及び均一度等の問
題を減らすようになる。
【0053】図3は、シリコン窒化膜の組成比によるゲ
ート酸化膜の信頼度を示すグラフである。
【0054】ここで、参照番号22は、Si34の組成
比を有する従来シリコン窒化膜を示し、参照番号23
は、Si44以上の組成比を有するシリコンリッチ窒化
膜を示す。
【0055】図3を参照すると、上述のような方法で形
成されたシリコンリッチ窒化膜は、50%の分布を基準
で取る時、従来シリコン窒化膜の単位面積当たり電荷量
が約0.3C/cm2を示す反面、シリコンリッチ窒化
膜は、約0.6C/cm2の相対的に高い値を示す。従
ってシリコンリッチ窒化膜の信頼度がより高いことが分
かる。
【0056】一方、シリコンリッチ窒化膜1形成のた
め、DCSとNH3を使用してシリコン窒化膜を形成す
る製造装置にSiH4ガスライン(gas line)だけ追加
することによって、新規装備使用が要求されない。
【0057】装備使用において、DCSとSiH4ガス
を反応器外部で混合させた後、1つのインジェクタ(in
jector)を通して反応器内に噴射させることができ、シ
リコンリッチ窒化膜の組成比のバッチ均一度を増加させ
るため混入インジェクタ外にSiH4だけを噴射する補
助インジェクタを使用することもできる。
【0058】又、イン−ウェーハの均一度をもっと増加
させるため、この分野でよく知られたリング−ボート
(ring-boat)が使用でき、ウェーハを回転させること
もできる。
【0059】
【発明の効果】本発明の過量のDCS使用によるNH4
Cl性粒子発生を減らすことができ、イン−ウェーハ均
一度及びバッチ均一度を向上させることができ、従っ
て、シリコンリッチ窒化膜の形成でゲート酸化膜の特性
劣化が防止できる効果がある。
【図面の簡単な説明】
【図1】 従来のDCSとNH3ガスの含量比によるシ
リコン窒化膜の残留引張応力を示すグラフである。
【図2】 本発明の実施形態による半導体装置のトレン
チ隔離を示す図面である。
【図3】 シリコン窒化膜の組成比によるゲート酸化膜
の信頼度を示すグラフである。
【符号の説明】
10 半導体基板 12 パッド酸化膜 13 シリコンリッチ窒化膜 14 HTO膜 16 マスク膜 18 トレンチ 20 トレンチフィリング酸化膜 22 Si34の組成比を有する従来のシリコン窒化膜 23 Si44以上の組成比を有するシリコンリッチ窒
化膜

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 シリコンリッチ窒化膜をエッチングマス
    クで使用してトレンチを形成する半導体装置の製造方法
    において、 半導体基板上にパッド酸化膜を形成する段階と、 前記パッド酸化膜上にLPCVD方法でシリコンリッチ
    窒化膜を形成するが、前記シリコンリッチ窒化膜を形成
    するためのシリコンソースガスとして、少なくとも2種
    類以上の違い合うガスを使用して形成する段階とを含む
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記シリコンリッチ窒化膜は、Sixy
    の組成を有する膜として、xが少なくともy以上の値を
    有することを特徴とする請求項1に記載の半導体装置の
    製造方法。
  3. 【請求項3】 前記シリコンリッチ窒化膜は、Si44
    であることを特徴とする請求項1に記載の半導体装置の
    製造方法。
  4. 【請求項4】 前記シリコンソースガスは、DCS(S
    iH2Cl2)とSiH4を含む混合ガスであり、前記シ
    リコンリッチ窒化膜を形成するための窒素ソースガス
    は、NH3であることを特徴とする請求項1に記載の半
    導体装置の製造方法。
  5. 【請求項5】 前記シリコンソースガスDCS(SiH
    2Cl2)とSiH4の含量比は、約1:0.1であるこ
    とを特徴とする請求項4に記載の半導体装置の製造方
    法。
  6. 【請求項6】 前記シリコンソースガスDCS(SiH
    2Cl2)と窒素ソースガスNH3の含量比は、1:10
    であることを特徴とする請求項4に記載の半導体装置の
    製造方法。
  7. 【請求項7】 半導体装置のトレンチ隔離形成方法にお
    いて、半導体基板上にパッド酸化膜を形成する段階と、 前記パッド酸化膜上にSi44以上の組成を有するシリ
    コンリッチ窒化膜を形成する段階と、 前記半導体基板上のシリコンリッチ窒化膜及びパッド酸
    化膜の一部を除去してトレンチ形成用マスク膜を形成す
    る段階と、 前記マスク膜形成によって、オープンされた半導体基板
    をエッチングしてトレンチを形成する段階と、 前記トレンチを絶縁膜で充填してトレンチ隔離を形成す
    る段階と、 前記トレンチ及び前記絶縁膜形成時、発生された欠陥を
    除去するための高温熱処理工程を行う段階とを含むこと
    を特徴とする半導体装置の製造方法。
  8. 【請求項8】 前記シリコンリッチ窒化膜は、LPCV
    Dで形成されることを特徴とする請求項7に記載の半導
    体装置の製造方法。
  9. 【請求項9】 前記シリコンリッチ窒化膜は、少なくと
    も2種類以上のシリコンソースガスと窒素ソースガスを
    使用して形成されることを特徴とする請求項7に記載の
    半導体装置の製造方法。
  10. 【請求項10】 前記シリコンソースガスは、DCS
    (SiH2Cl2)とSiH4の混合ガスであり、前記窒
    素ソースガスは、NH3であることを特徴とする請求項
    9に記載の半導体装置の製造方法。
  11. 【請求項11】 前記シリコンソースガスDCS(Si
    2Cl2)と窒素ソースガスNH3の含量比は、1:1
    0であることを特徴とする請求項10に記載の半導体装
    置の製造方法。
  12. 【請求項12】 前記シリコンソースガスDCS(Si
    2Cl2)とSiH4の含量比は、約1:0.1である
    ことを特徴とする請求項10に記載の半導体装置の製造
    方法。
  13. 【請求項13】 前記高温熱処理工程温度は、約115
    0℃であることを特徴とする請求項7に記載の半導体装
    置の製造方法。
  14. 【請求項14】 前記高温熱処理後のシリコンリッチ窒
    化膜の残留引張応力は、3×109dyne/cm2以下
    であることを特徴とする請求項7に記載の半導体装置の
    製造方法。
  15. 【請求項15】 シリコンリッチ窒化膜をエッチングマ
    スクで使用する半導体装置の製造方法において、 半導体基板上にLPCVD方法でシリコンリッチ窒化膜
    (Si−rich nitride)を形成するが、前
    記シリコンリッチ窒化膜を形成するためのソースガスと
    して、窒素ソースガスと、少なくとも2種類以上の違い
    合うシリコンソースガスを使用して形成し、 前記違い合うシリコンソースガスは、窒素ソースガスと
    反応してシリコン窒化膜を形成する第1シリコンソース
    ガスと、 前記シリコンリッチ窒化膜を形成することにおいて、必
    要なシリコンソースの不足量を補充する機能を有する第
    2シリコンソースガスを含むことを特徴とする半導体装
    置の製造方法。
  16. 【請求項16】 前記シリコンリッチ窒化膜は、Six
    yの組成を有する膜としてxが少なくともy以上の値
    を有することを特徴とする請求項15に記載の半導体装
    置の製造方法。
  17. 【請求項17】 前記シリコンリッチ窒化膜は、Si4
    4であることを特徴とする請求項15に記載の半導体
    装置の製造方法。
  18. 【請求項18】 前記窒素ソースガスは、NH3である
    ことを特徴とする請求項15に記載の半導体装置の製造
    方法。
  19. 【請求項19】 前記第1シリコンソースガスは、DC
    S(SiH2Cl2)であり、前記第2シリコンソースガ
    スは、SiH4であることを特徴とする請求項15に記
    載の半導体装置の製造方法。
  20. 【請求項20】 前記DCS(SiH2Cl2)とSiH
    4の含量比は、約1:0.1であることを特徴とする請
    求項19に記載の半導体装置の製造方法。
JP31950398A 1997-11-11 1998-11-10 半導体装置のエッチングマスク形成方法 Expired - Fee Related JP4242958B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR199759260 1997-11-11
KR1019970059260A KR100274601B1 (ko) 1997-11-11 1997-11-11 반도체장치의식각마스크형성방법

Publications (2)

Publication Number Publication Date
JPH11219945A true JPH11219945A (ja) 1999-08-10
JP4242958B2 JP4242958B2 (ja) 2009-03-25

Family

ID=19524525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31950398A Expired - Fee Related JP4242958B2 (ja) 1997-11-11 1998-11-10 半導体装置のエッチングマスク形成方法

Country Status (5)

Country Link
US (1) US6162700A (ja)
JP (1) JP4242958B2 (ja)
KR (1) KR100274601B1 (ja)
CN (1) CN1171291C (ja)
TW (1) TW405213B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400277B1 (ko) * 2000-06-22 2003-10-01 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
KR100560288B1 (ko) * 1999-12-24 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US6268299B1 (en) * 2000-09-25 2001-07-31 International Business Machines Corporation Variable stoichiometry silicon nitride barrier films for tunable etch selectivity and enhanced hyrogen permeability
US6709928B1 (en) * 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
KR20030093011A (ko) * 2002-06-01 2003-12-06 주식회사 하이닉스반도체 반도체소자의 전극 형성방법
KR100866451B1 (ko) * 2002-06-12 2008-10-31 동부일렉트로닉스 주식회사 반도체 디펙트 검사 장비의 교정용 인증체 및 그 제조 방법
KR100672753B1 (ko) * 2003-07-24 2007-01-22 주식회사 하이닉스반도체 전자트랩을 억제할 수 있는 트렌치형 소자분리막의 형성방법
KR100764439B1 (ko) * 2006-04-25 2007-10-05 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8283261B2 (en) 2007-05-25 2012-10-09 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US7898852B1 (en) 2007-12-27 2011-03-01 Cypress Semiconductor Corporation Trapped-charge non-volatile memory with uniform multilevel programming
US8088683B2 (en) * 2008-03-31 2012-01-03 Cypress Semiconductor Corporation Sequential deposition and anneal of a dielectic layer in a charge trapping memory device
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
US8709910B2 (en) * 2012-04-30 2014-04-29 United Microelectronics Corp. Semiconductor process

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03257935A (ja) * 1990-03-08 1991-11-18 Matsushita Electron Corp 半導体装置の製造方法
US5580815A (en) * 1993-08-12 1996-12-03 Motorola Inc. Process for forming field isolation and a structure over a semiconductor substrate
JP3632256B2 (ja) * 1994-09-30 2005-03-23 株式会社デンソー 窒化シリコン膜を有する半導体装置の製造方法
US5968611A (en) * 1997-11-26 1999-10-19 The Research Foundation Of State University Of New York Silicon nitrogen-based films and method of making the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400277B1 (ko) * 2000-06-22 2003-10-01 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법

Also Published As

Publication number Publication date
KR100274601B1 (ko) 2001-02-01
CN1171291C (zh) 2004-10-13
TW405213B (en) 2000-09-11
JP4242958B2 (ja) 2009-03-25
KR19990039232A (ko) 1999-06-05
US6162700A (en) 2000-12-19
CN1218987A (zh) 1999-06-09

Similar Documents

Publication Publication Date Title
JP4242958B2 (ja) 半導体装置のエッチングマスク形成方法
USRE38674E1 (en) Process for forming a thin oxide layer
US7479440B2 (en) Method of forming an isolation structure that includes forming a silicon layer at a base of the recess
US6589877B1 (en) Method of providing an oxide
US7888217B2 (en) Method for fabricating a gate dielectric of a field effect transistor
TW200308022A (en) Method for fabricating a semiconductor device having an ONO film
TW200406024A (en) Manufacture method of semiconductor device with gate insulating films of different thickness
US6420193B1 (en) Repair of film having an SI-O backbone
US6964930B2 (en) Method of fabricating dielectric layer
JP3288675B2 (ja) 半導体基板上に窒化された界面を形成するための方法
JP2000100926A (ja) 半導体装置の製造方法及び半導体装置
JP2003078132A (ja) 半導体装置の製造方法
JPH04294532A (ja) タングステンシリサイド膜の形成方法
JPH07245268A (ja) 薄膜形成方法
US6812148B2 (en) Preventing gate oxice thinning effect in a recess LOCOS process
JPH11284183A (ja) 半導体素子の製造方法と製造装置
JPS59119841A (ja) 半導体装置の製造方法
KR100432896B1 (ko) 에스티아이 공정의 실리콘 질화막 생성 억제방법
KR100549584B1 (ko) 반도체 소자의 절연막 제조 방법
KR100233293B1 (ko) 반도체 장치의 소자 분리막 형성방법
JPH09219400A (ja) 絶縁膜形成方法
CN103730342B (zh) 一种半导体器件的制造方法
JPH1197439A (ja) 半導体装置及びその製造方法
KR19990057370A (ko) 반도체 소자의 제조방법
KR100226214B1 (ko) 반도체소자의게이트 절연막 형성방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060703

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060808

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081226

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140109

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees