JPH11219955A - 誘電率の小さな埋め込まれた誘電体をダマシーン処理工程の中に組み込む方法とその構造体 - Google Patents

Abstract

(57)【要約】 【課題】 誘電率の小さな埋め込まれた誘電体をダマシ
ーン処理工程の中に組み込む方法とその構造体を提供す
る。 【解決手段】 集積回路の上に作成された複数個のデバ
イスを有する半導体デバイスが開示される。半導体基板
１０１の表面の上に犠牲層１０２が作成され、そしてこ
の犠牲層１０２がパターンに作成されてトラフ１０３が
形成される。トラフ１０３が導電体１０４で充填され
て、相互接続導線１０６が作成される。犠牲層１０２が
除去され、そして誘電率εの小さな誘電体１０７が集積
回路の表面に取り付けられ、それにより誘電率εの小さ
な誘電体１０７の中に配置された相互接続導線１０６の
間が充填される。相互接続導線１０６は、デバイスの少
なくとも各部分を相互に接続するように作成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、全体的にいえば、
半導体構造体とその処理工程に関する。さらに詳細にい
えば、本発明は導線の抵抗値が小さくおよび導線間の静
電容量値が小さい相互接続構造体とその処理工程に関す
る。

【０００２】

【発明が解決しようとする課題】最近の集積回路は、デ
バイスの部分間で信号を伝送するために、間隔距離が微
細な多重層の相互接続導線を用いている。導線はますま
す細くなる時、単位長さ当たりのその抵抗値はますます
大きくなる。また回路がますます複雑になる時、相互接
続導線の長さはますます長くなる。シリコン集積回路
（ＩＣ）デバイスがますます小型化する場合、相互接続
導線の抵抗器・コンデンサ（ＲＣ）特性が、回路特性を
限定する支配因子になってきている。

【０００３】導線がますます細くそしてますます長くな
るとその結果、相互接続導線の抵抗値は大きくなる。小
型化したデバイスではそれに加えて、誘電体層がさらに
薄くなり、そして隣接する導線の間の間隔距離がますま
す小さくなり、デバイスの中の静電容量が増大する。Ｒ
Ｃによる遅延に加えて、漏話（すなわち、近接する導線
の間の静電容量による信号の結合）が特性を限定する程
度にまで、導線間の静電容量が増大することが可能であ
る。複雑な高速回路ではさらに、ＲＣの大きな相互接続
導線の中で電力の損失はデバイスの電力消費に大幅に寄
与する。このために加熱が増大し、そして電池を電源と
する場合には電池の寿命が短くなる。

【０００４】導線を相互に分離するのに用いられる最も
普通の材料は、二酸化シリコンである。二酸化シリコン
の特性相対誘電率すなわち誘電率は約 4.1である。相対
誘電率とは、真空の誘電率を 1.0とした時の誘電率であ
る。ここで用いられている「誘電率の小さな薄膜誘電
体」という用語は、利用できる薄膜技術を用いて半導体
基板表面に取り付けることができそして特性相対誘電率
が約 3.5よりも小さい誘電体を意味する。誘電率が小さ
い（すなわち、誘電率εが小さい）という特性を得るた
めに、広範囲の有機物材料および無機物材料が研究され
ている。研究されている材料の例には、フッ素が添加さ
れた二酸化シリコン、パリレン、エーロゲル、およびフ
ッ化物されたポリマがある。ＲＣ時定数を小さくするた
めに、導電率の大きな金属と導電体と組み合わせて、誘
電率εの小さな膜と集積回路の処理工程とを結合させる
ことが可能な材料および処理工程が必要である。集積回
路をさらに小型化するためおよび集積回路の特性を改良
するために、ＲＣの小さな材料を用いることは極めて重
要である。

【０００５】コストが安いことおよび処理工程が十分に
分かっているという点で、パターンに作成された相互接
続導線を形成するのに用いられる最も普通の金属はアル
ミニウム（Ａｌ）である。けれどもＡｌは、金、銅、お
よびそれらの合金のような他の導電体に比べて、その導
電率は比較的小さい。Ａｌ相互接続導線の代替物として
魅力的である材料は、銅およびその合金である。その理
由は銅は廉価であり、そして高い信頼性を有し、そして
大きな導電率を有しているからである。けれども銅の相
互接続導線は、アルミニウムよりも処理工程がさらに複
雑である。特に銅は、利用可能なエッチング処理工程で
は副生成物として気相の銅を生じないので、反応性イオ
ン・エッチング（ＲＩＥ、reactive ion etching）のよ
うな乾式エッチング処理工程を用いてエッチングを行う
ことは困難である。湿式エッチングは、さらに小型の寸
法のデバイス構造体とは相互に一致しない。

【０００６】ダマシーン（Damascene)処理工程は、銅の
相互接続導線に対して好ましい処理工程である。その理
由は、銅に乾式エッチングを行わないでも、ダマシーン
処理工程により微細なパターンに作成される特性が得ら
れるからである。ダマシーン処理工程は、厚くて平坦化
された二酸化シリコン層の中に、導線のための接触体お
よびトラフ（trough）の両方をエッチングすることでも
って開始する。金属が沈着されて接触体およびトラフが
充填され、そして次に化学的機械的平坦化（ＣＭＰ、ch
emical mechanical planarization)技術を用いて、沈着
された金属がその表面から除去される。この除去によ
り、この残った導線の寸法および接触体の寸法は、接触
体およびトラフを作成するのに用いられた１種類または
複数種類のエッチング処理工程によって定められる。絶
縁体の内部に導線が残る。この結果として得られる表面
は平坦であり、第１層の導線と第２層の導線との間に
は、費用のかかる平坦化処理工程は必要ではない。した
がって後での層間誘電体層は、１回の沈着で作成するこ
とができる。ＲＩＥの代わりにＣＭＰで金属が表面から
除去されるので、エッチングの深さの制御という困難な
問題点および関連するＲＩＥで誘起される欠陥はなくな
る。

【０００７】１個の金属層の中で隣接する導線の間の導
線間静電容量を小さくするために、および上にある金属
導線の間のレベル間誘電体材料により生ずる静電容量を
小さくするために、誘電率εの小さな材料を用いること
ができる。隣接する導線間に誘電率εの小さな材料を選
択的に埋め込むことにより導線間の静電容量を小さくす
ることは、相互接続の静電容量を小さくするのに効果的
な方法であり、それによりＲＣ時間遅延を小さくするこ
とができる。このことにより、チップ内の通信を高速に
行うことができる。導線の上または下でなくて導線の間
にだけ誘電率εの小さな材料を埋め込むことにより、隣
接する金属導線の間の漏話電圧妨害をまた小さくするこ
とができる。最近は、従来のＩＣ処理工程の中に誘電率
εの小さな大抵の材料を集積することは困難である。そ
の理由は、ガス放出の問題、熱的安定度が低いという問
題、機械的強度が小さいという問題、などのような問題
点による制限のためである。このような理由により大抵
の処理工程は、誘電率εの小さな材料を覆う酸化物のよ
うな従来の絶縁体と一緒に、誘電率εの小さな材料を用
いる。それは、ガス放出を防止するためであり、および
接触体のようなデバイス構造体が作成されるべき領域内
で機械的強度を得るためである。

【０００８】誘電率εの小さな材料と銅との両方を集積
回路の中に組み込んだＩＣ処理工程が要請されている。
導電率の大きな材料と誘電率εの小さな材料とをダマシ
ーン処理工程の中に組み込むことが特に好ましい。けれ
ども先行技術によるダマシーン処理工程は均一な層間誘
電体材料を必要としており、このことは誘電率εの小さ
な有望な多くの材料を排除する。誘電率εの小さな材料
は、キャップ層を用いなければならない

【０００９】

【課題を解決するための手段】本発明は簡潔に言うなら
ば、集積回路の上に作成された複数個のデバイスを有す
る半導体デバイスに関する。集積回路の表面の上の誘電
率εの小さな材料は、誘電体の中に配置された相互接続
導線を有する。この相互接続導線は、デバイスの少なく
とも各部分を相互に接続するように作成される。

【００１０】本発明のまた別の特徴は、半導体基板の表
面の上に犠牲層を作成する段階と、この犠牲層の中にト
ラフを作成するために犠牲層をパターンに作成する段階
とを有する、集積回路を作成する方法に関することであ
る。これらのトラフは導電体で充填される。この導電体
は銅で構成される。そしてこれらの導電体が相互接続導
線を形成する。残っている犠牲層が除去され、そして導
電体の間の空隙が誘電率εの小さな材料で充填される。

【００１１】

【発明の実施の形態】本発明は、集積回路の中に作成さ
れた複数個のデバイスの中の選定されたデバイスを結合
するのに用いられる集積回路相互接続構造体に対して有
用である。例示することとそして理解を容易にするため
の図１〜図１５は、半導体基板１０１の中および上に作
成された本発明による相互接続構造体の横断面図であっ
て、特定のデバイスを示しているわけではない。拡散型
トランジスタ、薄膜トランジスタ、コンデンサ、抵抗
器、インダクタ、およびこれらと同等のデバイスを包含
する種々のデバイスを作成する方法はよく知られてい
る。本発明は、具体的な応用の要請に適合するために、
任意に組み合わされたこれらのデバイスの間にＲＣの小
さな接続体を得るのに有用である。

【００１２】半導体基板１０１は、シリコン、ゲルマニ
ウム、ＩＩＩ族−Ｖ族化合物半導体、ＩＩ族−ＶＩ族化
合物半導体、または任意の組み合わされた同等な化合物
半導体で構成される。半導体基板１０１は、単一層とし
て作成することができる、または異なる材料から成る多
重層として構成することができる。半導体基板１０１は
自己支持の基板であることができる、または具体的な応
用に対する要請に応じて、セラミック、サファイア、ダ
イアモンド、ガラス、またはこれらと同等の材料で構成
される支持基板の上に作成することができる。

【００１３】本発明による相互接続構造体とその製造法
は、ダマシーン型処理工程により説明される。ダマシー
ン型処理工程により、乾式エッチングを行うことが困難
な導電性材料を利用することが可能になる。特に本発明
は、相互接続導線を作成するために銅金属または銅合金
金属を利用する。ただし本発明は、乾式エッチングを行
うことができる従来の金属システムを包含する他の金属
システムに拡張して適用することができる。本発明はま
た、名称「誘電率の小さな埋め込まれた絶縁体を備えた
平坦な多重レベル相互接続方式（Planarized Muti-leve
l InterconnectScheme With Embedded Low-Dielectric
Constant Insulators）」の本発明の譲渡人に譲渡され
た米国特許第 5,486,493号を拡張した関連出願である。
したがって、下記説明における材料および材料の厚さは
例示のためのものであり、特に断らない限り、本発明の
本質的なないように制限を加えるものではない。

【００１４】図１に示されているように、半導体基板１
０１は犠牲層または使い捨て層１０２により被覆され
る。犠牲層１０２がパターンに作成され、それにより開
口部１０３が作成される。具体的に言えば例えば、犠牲
層１０２はフォトリソグラフィ技術によりパターンに作
成される。犠牲層１０２は回転または噴霧によって均一
な層に作成され、そして従来のフォトレジスト処理技術
を用いてパターンに作成されることが好ましい。犠牲層
１０２は、（図３に示された）導線１０６の単位長さ当
たりの抵抗値が十分に小さくなるような厚さに作成され
る。犠牲層１０２の厚さは、具体的な応用の要請に適合
するために変更することができるが、この特定の実施例
では 0.1〜 2.0マイクロメートルの範囲内にある。

【００１５】または犠牲層１０２は、実質的に均一な層
に作成することができ、そしてパターンに作成すること
ができる、任意の材料で構成することができる。そして
犠牲層１０２はまた（図３に示されているように）、導
線１０６を実質的にエッチングしないまたは損傷を与え
ないで、エッチングにより除去することができる、任意
の材料で構成することができる。従来のダマシーン処理
工程とは異なって、犠牲層１０２として選定された材料
が除去され、したがって導線１０６の間の導線間静電容
量に影響を与えないであろう。本発明のこの特徴によ
り、犠牲層１０２を選定する際に大きな柔軟性が得られ
る。フォトレジスト、ポリマ、酸化物の中で選定が可能
になることにより、およびシリコンおよび金属のような
導電体の間でさえ選定が可能になることにより、本発明
は他の処理工程と一緒に実施するように適応することが
可能であり、および半導体基板１０１の中および上にデ
バイスを集積して作成するように適応することが可能で
ある。

【００１６】図２に示されているように、パターンに作
成された層１０２は導電体層１０４で被覆される。好ま
しい実施例では、導電体層１０４は銅または銅合金で構
成される。開口部１０３を充填するのに適した沈着技術
を用いて、導電体層１０４が沈着される。導電体層１０
４を沈着するのに適した方法には、スパッタリング、化
学蒸着、電気メッキ、およびこれらと同等の方法があ
る。開口部１０３を完全に充填することが確実に得られ
るために、導電体層１０４は開口部１０３の深さよりも
いくらか大きな厚さに沈着されることが好ましい。

【００１７】図３の横断面図に示されているように、導
電体層１０４の上側の部分が化学的機械的平坦化（ＣＭ
Ｐ）工程または機械的研磨工程のような平坦化工程によ
り除去される。これらの工程は湿式化学的除去段階およ
び／または湿式物理的除去段階で構成され、したがって
乾式エッチング技術を用いてエッチングを行うことが困
難な銅のような導電体層に対して応用することができ
る。この結果として得られる図３に示された構造体は、
犠牲層１０２の中に埋め込まれた相互接続導線１０６と
一緒に実質的に平坦な上側表面を有する。

【００１８】平坦化の後、相互接続導線１０６を実質的
にエッチングしないまたは実質的に損傷を与えない湿式
エッチング技術または乾式エッチング技術により、犠牲
層１０２が除去される。その結果図４に示された構造体
が得られるが、この構造体の相互接続導線１０６は、犠
牲層１０２の中に作成されたパターンにより決定される
寸法を有する。側壁スペーサ作成工程を用いて、酸化
物、窒化物、またはこれらと同等の材料の薄い層（図示
されていない）により、導線１０６の側壁を保護するこ
とができる。もし必要ならば、（図６に示されたよう
な）誘電率εの小さなスペーサ１０７の間の化学的相互
作用を防止するために、この保護層を用いることができ
る。相互接続導線１０６を酸化することにより、同様の
保護を達成することができる。

【００１９】図５に示されているように、整合層１０７
に取り付けられた誘電率εの小さな誘電体材料は、相互
接続導線１０６を被覆し、そして導線１０６の間のすべ
ての空間を充填する。誘電率εの小さな誘電体の層１０
７は、相互接続導線１０６の間の隙間を充填するのに十
分な厚さに取り付けられる。誘電率εの小さな誘電体材
料として適切である材料には、下記の材料が含まれる。 Ａ． パリレン（Parylene）−Ｎ Ｂ． パリレン−Ｄ Ｃ． パリレン−Ｃ Ｄ． パリレン−Ｆ Ｅ． ＡＦ４ Ｆ． パリレン−Ｎおよび（１） テトラビニル−テラ
メチル−シクロテトラ−シロキサン（tetravinyl-teram
ethyl-cyclotetra-siloxane)、（２） マルチ−ビニル
配位子（multi-vinylic ligands)を有するシランおよび
シロキサン（silanes ＆ siloxanes) 、例えばジビニル
−シラン（divinyl silane）、オクタビニル−シクロテ
トラ−シロキサン（octavinyl-cyclotetra-siloxane)、
（３） シリル（silyls）、例えばトリメチル・シリル
シクロ・ペンタジエン（trimethyl silylcyclo pentadi
ene)、の共重合体（copolymers）。 Ｇ． パリレン−Ｎおよびパリレン−Ｆの共重合体 Ｈ． パリレン−Ｎおよび橋かけリング（bridged ring
s)の共重合体、例えばビシロオクテン（bicylooctene） Ｉ． ポリイミド（polyimides） Ｊ． 通例的に蒸着されたポリマ、ポリナフタレン（po
lynaphthalenes）、およびいくつかのポリイミド Ｋ． 非晶質炭素 Ｌ． フッ化物化された非晶質炭素 Ｍ． フッ化物化されたダイアモンド状炭素

【００２０】誘電率εの小さな誘電体層１０７は、導線
１０６に損傷を与えることなく乾式エッチング、例えば
反応性イオン・エッチング、を行うことができる材料で
構成されることが好ましい。導線１０６に対して銅が用
いられる場合、乾式エッチングは特に好都合である。そ
の理由は前記で詳細に説明したように、銅は大抵の乾式
エッチング化学においてエッチングすることが困難であ
るからである。図６に示されているように、導線間誘電
体スペーサ１０７を残して導線１０６の表面が露出され
るまで、誘電率εの小さな誘電体層１０７に対してエッ
チングが行われる。誘電率εの小さな誘電体層１０７に
対するエッチングは時間を定めて行うことができる。ま
たはエッチングの終了点を時間を用いて決定することが
できる、または導線１０６の上側表面が明瞭である時に
大幅に落下するであろうエッチング副生成物を測定する
ことにより、エッチングの終了点を決定することができ
る。この結果、金属導線が存在しない開放領域の中に誘
電率εの小さな材料を有するダマシーン型構造体が得ら
れる。

【００２１】図７に示されているように、相互接続導線
１０６と誘電率εの小さな誘電体スペーサ１０７とを被
覆するために、絶縁体キャップ層１０８が取り付けられ
る。キャップ層１０８は、化学蒸着により取り付けられ
るシリコンの酸化物のような層間誘電体に用いられる従
来の材料で構成される。キャップ層１０８により、誘電
率εの小さな誘電体スペーサ１０７を保護しそして熱的
に安定でありそして機械的に強固な、上側表面が得られ
る。キャップ層１０８は例えばＣＭＰ処理工程により平
坦化され、それにより図８に示されたような構造体が得
られる。キャップ層はまた、誘電率εの小さなスペーサ
材料よりは大きな誘電率の材料であることができる。

【００２２】図８に示された構造体の上側表面は実質的
に平坦であり、そして従来のダマシーン技術および孔充
填技術と両立することが可能であり、それにより図９お
よび図１０に示されているように相互接続導線１０６に
対する電気接続体を作成することができる。利用するこ
とができるパターン作成技術およびエッチング技術を用
いて孔１０９をエッチングにより作成し、それにより相
互接続導線１０６の選定された部分の上側表面が露出さ
れる。孔１０９は適切な導電体材料で充填され、それに
より図１０に示されているように選定された導線１０６
に対する電気接続体が得られる。

【００２３】図１１〜図１５は、本発明によるまた別の
デュアル・ダマシーンを実施した図である。この実施例
は、実質的に図８に示されたような構造体で開始する。
図１１に示されているように、キャップ誘電体１０８の
上側表面を被覆する第２犠牲層２０２が作成される。第
２犠牲層２０２は、前記の好ましい実施例で説明された
犠牲層１０２と同じ材料で構成され、そして同じような
方式で取り付けられる。図１２に示されているように、
犠牲層２０２がパターンに作成されて開放領域２０３が
作られる。この開放領域２０３に、最終的に導線が作成
される。導線１０６の選定された部分を露出するために
また孔が開けられ、それにより層間導電接続体が作成さ
れる。

【００２４】図１３に示されているように、ＣＶＤまた
はスパッタリングのような例えばブランケット沈着技術
を用いて、導電体層２０４が取り付けられる。導電体層
２０４はまた銅または銅合金で構成され、それにより抵
抗値の小さな導線が得られる。導電体層２０４の組成
は、高品質の導電的結合が得られるように、導線１０６
と金属学的に両立するように選定される。導電体層２０
４の上側部分が、ＣＭＰのような機械的除去段階により
構成される工程を用いて除去される。第２犠牲層２０２
の上側表面が図１４に示されているように露出される時
に、この除去工程が停止されることが好ましい。この除
去工程により、パターンに作成された導線２０６の第２
層が残る。このパターンに作成された導線２０６が、パ
ターンに作成された導線１０６の第１層と選択的に結合
を行う。

【００２５】本発明に従い、第２犠牲層２０２が除去さ
れ、そして図１５に示された埋め込まれた誘電率εの小
さな誘電体２０７が、前記で説明された誘電率εの小さ
なスペーサ１０７と同様な方式で取り付けおよび作成さ
れる。誘電率εの小さなスペーサ２０７がパターンに作
成された後、例えば酸化物で構成される第２キャップ層
２０８が取り付けられそして平坦にされて、導線２０６
および誘電率εの小さなスペーサ２０７が被覆される。
前記で説明した第１誘電体キャップ１０８と同様な方式
で、第２キャップ層２０８が平坦化されることが好まし
い。図１５に示された第３犠牲層３０２によって示され
るように、具体的なデバイスの設計により要求される任
意の数の導電体層に対して、前記で概要が説明された段
階を繰り返すことにより、本発明による処理工程を延長
することができる。

【００２６】本発明が一定程度に具体的に説明された
が、前記説明は単に例を示したのであって、請求の範囲
に記載されている本発明の段階の各部分の組み合わせお
よび構成を種々に変更することが可能であることは、当
業者には容易に理解できるであろう。

【００２７】以上の説明に関して更に以下の項を開示す
る。 （１） 集積回路の上に作成された複数個のデバイス
と、前記集積回路の表面の上に作成された誘電率εの小
さな誘電体と、誘電体の内部に配置されおよび前記デバ
イスの少なくとも各部分と相互接続される相互接続導線
と、を有する、半導体デバイス。

【００２８】（２） 第１項記載のデバイスにおいて、
前記誘電体の材料が多孔質二酸化シリコンで構成され
る、前記デバイス。 （３） 第１項記載のデバイスにおいて、内部に配置さ
れた前記相互接続導線および誘電率εの小さな前記誘電
体とを被覆する層間誘電体をさらに有し、および前記層
間誘電体がさらに誘電率εの小さな誘電体で構成され
る、前記デバイス。 （４） 第３項記載のデバイスにおいて、前記層間誘電
体の中に作成されおよび銅で構成される導電体で充填さ
れる孔をさらに有する、前記デバイス。

【００２９】（５） 半導体基板と、前記半導体基板の
中に作成された複数個のデバイスと、複数個の前記デバ
イスの少なくとも各部分を相互に接続するダマシーン相
互接続導線と、前記ダマシーン相互接続導線の上に配置
されおよび誘電率εの小さな誘電体で構成された誘電体
材料と、を有する、半導体デバイス。

【００３０】（６） 半導体基板の表面の上に犠牲層を
作成する段階と、前記犠牲層の中にトラフを作成するた
めに前記犠牲層をパターンに作成する段階と、相互接続
導線を作成するために銅で構成される導電体で前記トラ
フを充填する段階と、前記犠牲層の残りの部分を除去す
る段階と、を有する、半導体デバイスの中に相互接続層
を作成する方法。

【００３１】（７） 第６項記載の方法において、前記
トラフを充填する段階の後、表面を除去しさらに平坦化
する段階を有する、前記方法。 （８） 第６項記載の方法において、犠牲層を作成する
前記段階が半導体基板の表面の上にフォトレジスト層を
作成する段階を有する、前記方法。 （９） 第６項記載の方法において、パターンに作成す
る前記段階が下にある半導体基板の上に接触体領域を露
出する段階を有する、前記方法。 （１０） 第６項記載の方法において、犠牲層を除去す
る前記段階の後、導電体を被覆する誘電率εの小さな第
１誘電体層を作成する段階と、半導体基板の開放フィー
ルド領域の上側表面を露出するために前記第１誘電体層
を除去する段階と、をさらに有する、前記方法。 （１１） 第６項記載の方法において、埋め込まれた前
記誘電体および露出された導電体を誘電率の大きな第２
誘電体層で被覆する段階と、前記第２誘電体層の中に孔
を作成する段階と、銅で構成される導電体で前記孔を充
填する段階と、をさらに有する、前記方法。

【００３２】（１２） 集積回路の上に作成された複数
個のデバイスを有する半導体デバイスが開示される。半
導体基板１０１の表面の上に犠牲層１０２が作成され、
そしてこの犠牲層１０２がパターンに作成されてトラフ
１０３が形成される。トラフ１０３が導電体１０４で充
填されて、相互接続導線１０６が作成される。犠牲層１
０２が除去され、そして誘電率εの小さな誘電体１０７
が集積回路の表面に取り付けられ、それにより誘電率ε
の小さな誘電体１０７の中に配置された相互接続導線１
０６の間が充填される。相互接続導線１０６は、デバイ
スの少なくとも各部分を相互に接続するように作成され
る。

【図面の簡単な説明】

【図１】図１は、本発明による相互接続構造体を有する
集積回路の一部分の処理工程の初期の段階における横断
面図。

【図２】図２は、処理工程の次の段階における図１の構
造体の図。

【図３】図３は、中間の平坦化段階の後の図２の構造体
の図。

【図４】図４は、さらに処理工程が進んだ後の図３の構
造体の横断面図。

【図５】図５は、絶縁体層が作成された後の図４の構造
体の図。

【図６】図６は、相互接続構造体の開放領域から絶縁体
層が除去された後の図５の構造体の図。

【図７】図７は、さらに処理工程が進んだ後の図６の構
造体の図。

【図８】図８は、その後の平坦化段階の後の図７の構造
体の図。

【図９】図９は、接触体開口部の作成の後の本発明によ
る相互接続構造体の図。

【図１０】図１０は、さらに処理工程が進んだ後の本発
明による相互接続構造体の図。

【図１１】図１１は、図８に示された段階の後の処理工
程段階における本発明による第２実施例の処理工程の
図。

【図１２】図１２は、第２実施例の処理工程がさらに進
んだ段階の図。

【図１３】図１３は、なおさらに処理工程が進んだ後の
図１２の構造体の図。

【図１４】図１４は、導線の第２層が作成された後の相
互接続構造体の第２実施例の図。

【図１５】図１５は、処理工程の後の段階における第２
実施例の横断面図。

【符号の説明】

１０１ 半導体基板 １０２ 犠牲層 １０３ トラフ １０４ 導電体 １０６ 相互接続導線 １０７ 誘電率εの小さな誘電体

Claims (2)

【特許請求の範囲】
1. 【請求項１】 集積回路の上に作成された複数個のデバ
   イスと、 前記集積回路の表面の上に作成された誘電率εの小さな
   誘電体と、 誘電体の内部に配置されおよび前記デバイスの少なくと
   も各部分と相互接続される相互接続導線と、を有する、
   半導体デバイス。
2. 【請求項２】 半導体基板の表面の上に犠牲層を作成す
   る段階と、 前記犠牲層の中にトラフを作成するために前記犠牲層を
   パターンに作成する段階と、 相互接続導線を作成するために銅で構成される導電体で
   前記トラフを充填する段階と、 前記犠牲層の残りの部分を除去する段階と、を有する、
   半導体デバイスの中に相互接続層を作成する方法。