JPH11220045A - 不揮発性半導体メモリ及びその消去方法 - Google Patents
不揮発性半導体メモリ及びその消去方法Info
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- JPH11220045A JPH11220045A JP32867298A JP32867298A JPH11220045A JP H11220045 A JPH11220045 A JP H11220045A JP 32867298 A JP32867298 A JP 32867298A JP 32867298 A JP32867298 A JP 32867298A JP H11220045 A JPH11220045 A JP H11220045A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 自己収斂速度、寿命及び信頼度を向上させう
る不揮発性半導体メモリ及びその消去方法を提供する。 【解決手段】 メモリセルの消去後、制御ゲート６０と
ソース・ドレイン領域４６，４８にそれのみではチャネ
ル・ホットキャリヤが発生しないようにそれぞれ電圧を
印加し、半導体基板４０のＰウェル領域４２にバックバ
イアス電圧を印加してチャネル領域の空乏層の幅を広げ
ることによってチャネル・ホットキャリヤを発生させ、
自己収斂動作を行う。
る不揮発性半導体メモリ及びその消去方法を提供する。 【解決手段】 メモリセルの消去後、制御ゲート６０と
ソース・ドレイン領域４６，４８にそれのみではチャネ
ル・ホットキャリヤが発生しないようにそれぞれ電圧を
印加し、半導体基板４０のＰウェル領域４２にバックバ
イアス電圧を印加してチャネル領域の空乏層の幅を広げ
ることによってチャネル・ホットキャリヤを発生させ、
自己収斂動作を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに関し、特に、フラッシュ型の電気的消去及びプロ
グラム可能な読出し専用メモリ（Electrically Erasabl
e and Programmable Read Only Memory：ＥＥＰＲＯ
Ｍ）を消去する回路並びに方法に関する。
モリに関し、特に、フラッシュ型の電気的消去及びプロ
グラム可能な読出し専用メモリ（Electrically Erasabl
e and Programmable Read Only Memory：ＥＥＰＲＯ
Ｍ）を消去する回路並びに方法に関する。
【０００２】
【従来の技術】不揮発性半導体メモリは、ＤＲＡＭ（Dy
namic Random Access Memory）やＳＲＡＭ（Static Ran
dom Access Memory）と異なり、電源が切れても格納さ
れたデータを保存することができる。不揮発性半導体メ
モリには、読出し専用メモリ（ＲＯＭ）、プログラム可
能な読出し専用メモリ（ＰＲＯＭ）、消去及びプログラ
ム可能な読出し専用メモリ（ＥＰＲＯＭ）並びに電気的
消去及びプログラム可能な読出し専用メモリ（ＥＥＰＲ
ＯＭ）が含まれる。
namic Random Access Memory）やＳＲＡＭ（Static Ran
dom Access Memory）と異なり、電源が切れても格納さ
れたデータを保存することができる。不揮発性半導体メ
モリには、読出し専用メモリ（ＲＯＭ）、プログラム可
能な読出し専用メモリ（ＰＲＯＭ）、消去及びプログラ
ム可能な読出し専用メモリ（ＥＰＲＯＭ）並びに電気的
消去及びプログラム可能な読出し専用メモリ（ＥＥＰＲ
ＯＭ）が含まれる。
【０００３】フラッシュ型のＥＥＰＲＯＭ（フラッシュ
ＥＥＰＲＯＭ）は、半導体基板上に行と列のマトリック
ス形に配列された多数のメモリセルのアレイを有し、ア
レイ内の全てのメモリセルを一時に電気的に消去するこ
とができる。また、フラッシュＥＥＰＲＯＭは、１本以
上の行に存在するメモリセルで分割された複数のブロッ
クのうち選択された一つのブロック内の全てのメモリセ
ルを一時に電気的に消去することもできる。さらに、フ
ラッシュＥＥＰＲＯＭは、メモリセルアレイ内の一つの
メモリセルを電気的にプログラムしたり又は任意に読み
出すことができる。
ＥＥＰＲＯＭ）は、半導体基板上に行と列のマトリック
ス形に配列された多数のメモリセルのアレイを有し、ア
レイ内の全てのメモリセルを一時に電気的に消去するこ
とができる。また、フラッシュＥＥＰＲＯＭは、１本以
上の行に存在するメモリセルで分割された複数のブロッ
クのうち選択された一つのブロック内の全てのメモリセ
ルを一時に電気的に消去することもできる。さらに、フ
ラッシュＥＥＰＲＯＭは、メモリセルアレイ内の一つの
メモリセルを電気的にプログラムしたり又は任意に読み
出すことができる。
【０００４】フラッシュＥＥＰＲＯＭのメモリセルに
は、通常、ソース、ドレイン、浮遊ゲート及び制御ゲー
トからなる浮遊ゲートトランジスタが用いられる。通
常、多結晶シリコンからなる浮遊ゲートは、半導体基板
内のチャネル領域と、該チャネル領域の両側にあるソー
ス領域の一部及びドレイン領域の一部とをトンネル酸化
膜を介して覆い、制御ゲートは、層間絶縁層を介して前
記浮遊ゲート上に形成されている。また、同一行の浮遊
ゲートトランジスタの制御ゲートはワードラインと接続
され、同一列の浮遊ゲートトランジスタのドレイン領域
はビットラインと接続され、浮遊ゲートトランジスタの
ソース領域は共通ソースラインと接続されている。
は、通常、ソース、ドレイン、浮遊ゲート及び制御ゲー
トからなる浮遊ゲートトランジスタが用いられる。通
常、多結晶シリコンからなる浮遊ゲートは、半導体基板
内のチャネル領域と、該チャネル領域の両側にあるソー
ス領域の一部及びドレイン領域の一部とをトンネル酸化
膜を介して覆い、制御ゲートは、層間絶縁層を介して前
記浮遊ゲート上に形成されている。また、同一行の浮遊
ゲートトランジスタの制御ゲートはワードラインと接続
され、同一列の浮遊ゲートトランジスタのドレイン領域
はビットラインと接続され、浮遊ゲートトランジスタの
ソース領域は共通ソースラインと接続されている。
【０００５】浮遊ゲートトランジスタは、接地されたソ
ース領域とドレイン領域との間に約６Ｖの正の電圧を印
加し、約１２Ｖの高電圧を制御ゲートに印加することに
よってプログラムされる。ドレイン領域とソース領域間
の電界によってチャネル領域に沿って加速された電子
は、衝突電離（impact ionization）によってホット電
子を発生する。このホット電子は、制御ゲートに印加さ
れた高電圧によって十分なエネルギーを得て、トンネル
酸化膜の障壁を乗り越えて浮遊ゲート内に流入する。こ
の結果、チャネル・ホット電子注入によって電子が浮遊
ゲートに蓄積され、よって浮遊ゲートトランジスタのし
きい値電圧が上昇する。約７Ｖの前記上昇したしきい値
電圧によって、正常な読出し動作の際に前記浮遊ゲート
は非導通状態となる。
ース領域とドレイン領域との間に約６Ｖの正の電圧を印
加し、約１２Ｖの高電圧を制御ゲートに印加することに
よってプログラムされる。ドレイン領域とソース領域間
の電界によってチャネル領域に沿って加速された電子
は、衝突電離（impact ionization）によってホット電
子を発生する。このホット電子は、制御ゲートに印加さ
れた高電圧によって十分なエネルギーを得て、トンネル
酸化膜の障壁を乗り越えて浮遊ゲート内に流入する。こ
の結果、チャネル・ホット電子注入によって電子が浮遊
ゲートに蓄積され、よって浮遊ゲートトランジスタのし
きい値電圧が上昇する。約７Ｖの前記上昇したしきい値
電圧によって、正常な読出し動作の際に前記浮遊ゲート
は非導通状態となる。
【０００６】プログラムされた浮遊ゲートトランジスタ
を消去するためには、制御ゲートを接地し、ドレイン領
域を浮遊させ、ソース領域に１２Ｖの消去電圧を印加す
る。これにより、浮遊ゲートに蓄積された電子は、Ｆ−
Ｎ（Fowler-Nordheim）トンネリングによってソース領
域に流れ込む。つまり、浮遊ゲートトランジスタは約２
Ｖの減少したしきい値電圧を有し、この減少したしきい
値電圧によって、正常な読出し動作中、浮遊ゲートトラ
ンジスタは導通状態となる。
を消去するためには、制御ゲートを接地し、ドレイン領
域を浮遊させ、ソース領域に１２Ｖの消去電圧を印加す
る。これにより、浮遊ゲートに蓄積された電子は、Ｆ−
Ｎ（Fowler-Nordheim）トンネリングによってソース領
域に流れ込む。つまり、浮遊ゲートトランジスタは約２
Ｖの減少したしきい値電圧を有し、この減少したしきい
値電圧によって、正常な読出し動作中、浮遊ゲートトラ
ンジスタは導通状態となる。
【０００７】浮遊ゲートトランジスタに記憶されたデー
タを読み出すためには、接地されたソース領域と制御ゲ
ートとの間に約５Ｖの読出し電圧を印加し、１Ｖの電圧
をドレイン領域に印加する。これにより、消去されたメ
モリセル、即ち浮遊ゲートトランジスタは導通状態とな
り、プログラムされたメモリセルは非導通状態となる。
このようなメモリセルの導通状態を感知増幅器で検出す
ることによって、メモリセルに格納されたデータが読み
出される。
タを読み出すためには、接地されたソース領域と制御ゲ
ートとの間に約５Ｖの読出し電圧を印加し、１Ｖの電圧
をドレイン領域に印加する。これにより、消去されたメ
モリセル、即ち浮遊ゲートトランジスタは導通状態とな
り、プログラムされたメモリセルは非導通状態となる。
このようなメモリセルの導通状態を感知増幅器で検出す
ることによって、メモリセルに格納されたデータが読み
出される。
【０００８】仮に、消去動作中、高電圧があまりにも長
時間印加されたり、又は電圧が高すぎると、いくつかの
浮遊ゲートトランジスタが過消去されることがある。ま
た、プロセスにおける変動やプログラム／消去回数の増
加によってトンネル酸化膜が劣化し、これによっていく
つかのフラッシュＥＥＰＲＯＭセルが過消去される恐れ
もある。浮遊ゲートトランジスタは、そのしきい値電圧
が負の値になるときに過消去される。一旦ある浮遊ゲー
トトランジスタが過消去されると、そのトランジスタは
空乏モードのトランジスタのように作用する。従って、
該トランジスタは非選択時にも導通状態にあり、同一ビ
ットライン上のメモリセルに対する正確な読出し及びプ
ログラムが阻害される。これにより、全体としてメモリ
の誤動作が生じてしまう。
時間印加されたり、又は電圧が高すぎると、いくつかの
浮遊ゲートトランジスタが過消去されることがある。ま
た、プロセスにおける変動やプログラム／消去回数の増
加によってトンネル酸化膜が劣化し、これによっていく
つかのフラッシュＥＥＰＲＯＭセルが過消去される恐れ
もある。浮遊ゲートトランジスタは、そのしきい値電圧
が負の値になるときに過消去される。一旦ある浮遊ゲー
トトランジスタが過消去されると、そのトランジスタは
空乏モードのトランジスタのように作用する。従って、
該トランジスタは非選択時にも導通状態にあり、同一ビ
ットライン上のメモリセルに対する正確な読出し及びプ
ログラムが阻害される。これにより、全体としてメモリ
の誤動作が生じてしまう。
【０００９】また、フラッシュＥＥＰＲＯＭセルは、プ
ロセス及び消去時間の変動並びにプログラム／消去回数
の増加によるトンネル酸化膜の劣化によって、同一の比
率で消去されなくなる。従って、メモリセルのしきい値
電圧の分布がばらつく恐れがある。仮に、いくつかのメ
モリセルがそのしきい値電圧の広い分布によって過消去
状態となり又は消去されたセルの読出しマージンを外れ
ると、フラッシュＥＥＰＲＯＭは使用できなくなる。
ロセス及び消去時間の変動並びにプログラム／消去回数
の増加によるトンネル酸化膜の劣化によって、同一の比
率で消去されなくなる。従って、メモリセルのしきい値
電圧の分布がばらつく恐れがある。仮に、いくつかのメ
モリセルがそのしきい値電圧の広い分布によって過消去
状態となり又は消去されたセルの読出しマージンを外れ
ると、フラッシュＥＥＰＲＯＭは使用できなくなる。
【００１０】そこで、フラッシュＥＥＰＲＯＭセルの過
消去を防止し、浮遊ゲートトランジスタのしきい値電圧
の分布を収斂する技術が現在開発されている。
消去を防止し、浮遊ゲートトランジスタのしきい値電圧
の分布を収斂する技術が現在開発されている。
【００１１】その一つとして、IEDM 1991, p307〜310
“A Self-Convergence Erasing Scheme For A Simple S
tacked Gate Flash EEPROM”が開示されている。ここで
は、前記自己収斂（self-convergence）の技術は、次の
ような過程を有する。まず、接地されたドレイン領域と
制御ゲートとの間に−３Ｖの電圧を印加し、５Ｖの電圧
をソース領域に印加するＦ−Ｎトンネリングを用いて、
フラッシュＥＥＰＲＯＭセルを完全に消去する。その
後、共に接地された制御ゲート及びドレイン領域とソー
ス領域との間に５Ｖの電圧を印加するアバランチェ（av
alanche）・ホットキャリヤ注入技術を用いて、セルの
しきい値電圧を収斂する。アバランチェ・ホットキャリ
ヤ注入は、セルのしきい値電圧を、アバランチェ・ホッ
ト電子注入とアバランチェ・ホット正孔注入との間の均
衡によって決定された所定の正常状態の値に収斂させ
る。しかしながら、当該技術は自己収斂過程中相当なソ
ース・ドレイン電流が流れ、しきい値電圧の自己収斂に
長時間かかるという問題がある。また、自己収斂過程中
発生したアバランチェ・ホット正孔はトンネル酸化膜の
劣化を招き、これによってフラッシュＥＥＰＲＯＭの信
頼性と寿命に悪影響を及ぼすという問題もある。
“A Self-Convergence Erasing Scheme For A Simple S
tacked Gate Flash EEPROM”が開示されている。ここで
は、前記自己収斂（self-convergence）の技術は、次の
ような過程を有する。まず、接地されたドレイン領域と
制御ゲートとの間に−３Ｖの電圧を印加し、５Ｖの電圧
をソース領域に印加するＦ−Ｎトンネリングを用いて、
フラッシュＥＥＰＲＯＭセルを完全に消去する。その
後、共に接地された制御ゲート及びドレイン領域とソー
ス領域との間に５Ｖの電圧を印加するアバランチェ（av
alanche）・ホットキャリヤ注入技術を用いて、セルの
しきい値電圧を収斂する。アバランチェ・ホットキャリ
ヤ注入は、セルのしきい値電圧を、アバランチェ・ホッ
ト電子注入とアバランチェ・ホット正孔注入との間の均
衡によって決定された所定の正常状態の値に収斂させ
る。しかしながら、当該技術は自己収斂過程中相当なソ
ース・ドレイン電流が流れ、しきい値電圧の自己収斂に
長時間かかるという問題がある。また、自己収斂過程中
発生したアバランチェ・ホット正孔はトンネル酸化膜の
劣化を招き、これによってフラッシュＥＥＰＲＯＭの信
頼性と寿命に悪影響を及ぼすという問題もある。
【００１２】このような問題を解決するための改良技術
が、米国特許第５，５２１，８６７号に開示されてい
る。この技術において、消去後より稠密なしきい値電圧
分布を提供する自己収斂過程は、ビットラインと接続さ
れたドレイン領域に６Ｖの電圧を印加し、ワードライン
と接続された制御ゲートに電圧を印加するアバランチェ
・ホットキャリヤ注入方法を用いる。この技術は、制御
ゲートに印加される電圧に収斂される正常状態を調整し
うる利点を有する。しかし、制御ゲートに電圧を印加す
るアバランチェ・ホットキャリヤ注入はプログラムに似
ているため、自己収斂速度を向上させるために制御ゲー
ト電圧を上げると、瞬間的にメモリセルがプログラムさ
れ、消去されたセルの読出しマージンから外れる恐れが
ある。従って、制御ゲートの電圧を下げなければなら
ず、これにより、自己収斂速度が低下してしまう。しか
も、メモリセルの工程変化によって自己収斂特性を調節
し難くなる。さらには、当該従来技術はアバランチェ衝
突電離を用いるため、セルのチャネルを通じて流れる電
流とアバランチェ・ホット正孔の発生とを防止できな
い。従って、セルを通じて流れる余分の電流消耗を防止
し、かつホット正孔によるトンネル酸化膜の劣化を防止
しうる改良された技術が要求される。
が、米国特許第５，５２１，８６７号に開示されてい
る。この技術において、消去後より稠密なしきい値電圧
分布を提供する自己収斂過程は、ビットラインと接続さ
れたドレイン領域に６Ｖの電圧を印加し、ワードライン
と接続された制御ゲートに電圧を印加するアバランチェ
・ホットキャリヤ注入方法を用いる。この技術は、制御
ゲートに印加される電圧に収斂される正常状態を調整し
うる利点を有する。しかし、制御ゲートに電圧を印加す
るアバランチェ・ホットキャリヤ注入はプログラムに似
ているため、自己収斂速度を向上させるために制御ゲー
ト電圧を上げると、瞬間的にメモリセルがプログラムさ
れ、消去されたセルの読出しマージンから外れる恐れが
ある。従って、制御ゲートの電圧を下げなければなら
ず、これにより、自己収斂速度が低下してしまう。しか
も、メモリセルの工程変化によって自己収斂特性を調節
し難くなる。さらには、当該従来技術はアバランチェ衝
突電離を用いるため、セルのチャネルを通じて流れる電
流とアバランチェ・ホット正孔の発生とを防止できな
い。従って、セルを通じて流れる余分の電流消耗を防止
し、かつホット正孔によるトンネル酸化膜の劣化を防止
しうる改良された技術が要求される。
【００１３】さらに他の従来技術が、米国特許第５，２
９５，１０７号に開示されている。この従来技術は、第
１及び第２過程でＦ−Ｎトンネリングを用いる消去方法
である。即ち、第１過程で、制御ゲートに−１４Ｖの消
去電圧を印加し、接地されたドレイン領域とソース領域
との間に５Ｖの電圧を印加することによって、消去を行
う。その後、第２過程で、０.１秒の間１４Ｖの電圧を
制御ゲートに印加し、ソース・ドレイン領域及び基板に
接地電圧を印加することによって、セルのしきい値電圧
の自己収斂を行う。当該技術はホットキャリヤ注入速度
よりも遅いＦ−Ｎトンネリング方法を用いるため、数百
msecの収斂速度が要求される。自己収斂速度を速くする
ためには制御ゲートと基板間の電圧を上げなければなら
ない。しかし、これによってメモリセルがプログラムさ
れるため、自己収斂を行うことができない。従って、当
該技術は自己収斂速度を数十msec以下に下げることがで
きないという問題がある。
９５，１０７号に開示されている。この従来技術は、第
１及び第２過程でＦ−Ｎトンネリングを用いる消去方法
である。即ち、第１過程で、制御ゲートに−１４Ｖの消
去電圧を印加し、接地されたドレイン領域とソース領域
との間に５Ｖの電圧を印加することによって、消去を行
う。その後、第２過程で、０.１秒の間１４Ｖの電圧を
制御ゲートに印加し、ソース・ドレイン領域及び基板に
接地電圧を印加することによって、セルのしきい値電圧
の自己収斂を行う。当該技術はホットキャリヤ注入速度
よりも遅いＦ−Ｎトンネリング方法を用いるため、数百
msecの収斂速度が要求される。自己収斂速度を速くする
ためには制御ゲートと基板間の電圧を上げなければなら
ない。しかし、これによってメモリセルがプログラムさ
れるため、自己収斂を行うことができない。従って、当
該技術は自己収斂速度を数十msec以下に下げることがで
きないという問題がある。
【００１４】
【発明が解決しようとする課題】従って、本発明の目的
は、メモリセルの消去しきい値電圧の稠密な分布を短時
間で正常状態に安定化させることができるフラッシュＥ
ＥＰＲＯＭ（不揮発性半導体メモリ）及びその消去方法
を提供することにある。
は、メモリセルの消去しきい値電圧の稠密な分布を短時
間で正常状態に安定化させることができるフラッシュＥ
ＥＰＲＯＭ（不揮発性半導体メモリ）及びその消去方法
を提供することにある。
【００１５】本発明の他の目的は、メモリセルの消去し
きい値電圧の自己収斂動作中、メモリセルのチャネルを
通じて流れる電流消耗を最小化することができるフラッ
シュＥＥＰＲＯＭ（不揮発性半導体メモリ）及びその消
去方法を提供することにある。
きい値電圧の自己収斂動作中、メモリセルのチャネルを
通じて流れる電流消耗を最小化することができるフラッ
シュＥＥＰＲＯＭ（不揮発性半導体メモリ）及びその消
去方法を提供することにある。
【００１６】本発明のさらに他の目的は、メモリセルの
消去しきい値電圧の自己収斂動作中、メモリセルのトン
ネル酸化膜の劣化を最小化することができるフラッシュ
ＥＥＰＲＯＭ（不揮発性半導体メモリ）及びその消去方
法を提供することにある。
消去しきい値電圧の自己収斂動作中、メモリセルのトン
ネル酸化膜の劣化を最小化することができるフラッシュ
ＥＥＰＲＯＭ（不揮発性半導体メモリ）及びその消去方
法を提供することにある。
【００１７】
【課題を解決するための手段】本発明の上記目的は、下
記の手段によって達成される。
記の手段によって達成される。
【００１８】（１）本発明に係る不揮発性半導体メモリ
は、半導体基板に形成されたソース、チャネル及びドレ
イン領域と、前記チャネル領域上にトンネル酸化膜を介
して形成された浮遊ゲートと、該浮遊ゲート上に層間絶
縁膜を介して形成された制御ゲートとを含むメモリセル
を有し、該メモリセルを消去した後、該消去されたメモ
リセルのしきい値電圧を所定の範囲内で自己収斂させる
回路を有する不揮発性半導体メモリにおいて、前記自己
収斂動作の間中、前記制御ゲートに第１電圧を、前記ソ
ース領域と前記ドレイン領域との間に第２電圧をそれぞ
れ印加する駆動回路と、前記自己収斂動作の間中、前記
半導体基板にバックバイアス電圧を印加して前記チャネ
ル領域にホットキャリヤを発生させるバックバイアス発
生回路とを有することを特徴とする。
は、半導体基板に形成されたソース、チャネル及びドレ
イン領域と、前記チャネル領域上にトンネル酸化膜を介
して形成された浮遊ゲートと、該浮遊ゲート上に層間絶
縁膜を介して形成された制御ゲートとを含むメモリセル
を有し、該メモリセルを消去した後、該消去されたメモ
リセルのしきい値電圧を所定の範囲内で自己収斂させる
回路を有する不揮発性半導体メモリにおいて、前記自己
収斂動作の間中、前記制御ゲートに第１電圧を、前記ソ
ース領域と前記ドレイン領域との間に第２電圧をそれぞ
れ印加する駆動回路と、前記自己収斂動作の間中、前記
半導体基板にバックバイアス電圧を印加して前記チャネ
ル領域にホットキャリヤを発生させるバックバイアス発
生回路とを有することを特徴とする。
【００１９】（２）前記第１電圧及び前記第２電圧は、
前記バックバイアス電圧の非印加時に前記チャネル領域
にホットキャリヤが発生しないような値にそれぞれ設定
されている。
前記バックバイアス電圧の非印加時に前記チャネル領域
にホットキャリヤが発生しないような値にそれぞれ設定
されている。
【００２０】（３）前記第１電圧は所定の正の電圧であ
り、前記第２電圧は所定の正の電圧であって前記ソース
領域は接地され前記ドレイン領域は前記正の電圧が印加
された状態にあり、前記バックバイアス電圧は負の電圧
である。
り、前記第２電圧は所定の正の電圧であって前記ソース
領域は接地され前記ドレイン領域は前記正の電圧が印加
された状態にあり、前記バックバイアス電圧は負の電圧
である。
【００２１】（４）前記メモリセルは、マルチビットメ
モリセルであり、前記バックバイアス電圧は、マルチビ
ットにより設定されたしきい値電圧に対応する値の中の
一つである。
モリセルであり、前記バックバイアス電圧は、マルチビ
ットにより設定されたしきい値電圧に対応する値の中の
一つである。
【００２２】（５）本発明に係る不揮発性半導体メモリ
の消去方法は、半導体基板に形成されたソース、チャネ
ル及びドレイン領域と、前記チャネル領域上に形成され
た浮遊ゲートと、該浮遊ゲート上に形成された制御ゲー
トとを含む複数のメモリセルを電気的に消去した後、該
消去されたメモリセルのしきい値電圧を所定の範囲内で
自己収斂させる不揮発性半導体メモリの消去方法におい
て、前記自己収斂動作の間中、前記制御ゲートに第１電
圧を、前記ソース領域と前記ドレイン領域との間に第２
電圧をそれぞれ印加するとともに、前記半導体基板にバ
ックバイアス電圧を印加して前記チャネル領域にホット
キャリヤを発生させ、該ホットキャリヤの一部を前記浮
遊ゲートに蓄積させることを特徴とする。
の消去方法は、半導体基板に形成されたソース、チャネ
ル及びドレイン領域と、前記チャネル領域上に形成され
た浮遊ゲートと、該浮遊ゲート上に形成された制御ゲー
トとを含む複数のメモリセルを電気的に消去した後、該
消去されたメモリセルのしきい値電圧を所定の範囲内で
自己収斂させる不揮発性半導体メモリの消去方法におい
て、前記自己収斂動作の間中、前記制御ゲートに第１電
圧を、前記ソース領域と前記ドレイン領域との間に第２
電圧をそれぞれ印加するとともに、前記半導体基板にバ
ックバイアス電圧を印加して前記チャネル領域にホット
キャリヤを発生させ、該ホットキャリヤの一部を前記浮
遊ゲートに蓄積させることを特徴とする。
【００２３】（６）前記第１電圧及び前記第２電圧は、
前記バックバイアス電圧の非印加時に前記チャネル領域
にホットキャリヤが発生しないような値にそれぞれ設定
されている。
前記バックバイアス電圧の非印加時に前記チャネル領域
にホットキャリヤが発生しないような値にそれぞれ設定
されている。
【００２４】（７）前記第１電圧は所定の正の電圧であ
り、前記第２電圧は所定の正の電圧であって前記ソース
領域は接地され前記ドレイン領域は前記正の電圧が印加
された状態にあり、前記バックバイアス電圧は負の電圧
である。
り、前記第２電圧は所定の正の電圧であって前記ソース
領域は接地され前記ドレイン領域は前記正の電圧が印加
された状態にあり、前記バックバイアス電圧は負の電圧
である。
【００２５】（８）前記複数のメモリセルはそれぞれマ
ルチビットメモリセルであり、前記バックバイアス電圧
は、マルチビットにより設定されたしきい値電圧に対応
する値の中の一つである。
ルチビットメモリセルであり、前記バックバイアス電圧
は、マルチビットにより設定されたしきい値電圧に対応
する値の中の一つである。
【００２６】
【発明の実施の形態】以下、図面を参照して、本発明に
よる好適な実施の形態を詳細に説明する。
よる好適な実施の形態を詳細に説明する。
【００２７】図１は、本発明の一実施の形態によるフラ
ッシュＥＥＰＲＯＭの概略的な回路図である。
ッシュＥＥＰＲＯＭの概略的な回路図である。
【００２８】同図中、メモリセルアレイ１０は、行と列
のマトリックス形に配列された多数のメモリセル１２〜
２３を有する。各ワードラインＷＬ１〜ＷＬｎは、行の
うち対応する行に存在するメモリセルの制御ゲートに接
続されている。各ビットラインＢＬ１〜ＢＬｍは、列の
うち対応する列に存在するメモリセルのドレイン領域に
接続されている。各ソースライン２４，２５は、隣接す
るメモリセルの対（１２と１３、１４と１５、…、２２
と２３）の共通ソース領域のうち対応する列の共通ソー
ス領域に接続され、同時に共通ソースライン２６に接続
されている。ワードラインＷＬ１〜ＷＬｎにはワードラ
イン駆動回路３０が接続されており、ワードライン駆動
回路３０は、行デコーダ（図示せず）からの行アドレス
信号と、制御回路（図示せず）から出力される読出し、
プログラム及び消去動作のうちいずれか一つに対応する
制御信号とに応答して、各ワードラインＷＬ１〜ＷＬｎ
に適切な電圧を提供する。ビットラインＢＬ１〜ＢＬｍ
にはビットライン駆動回路３２が接続されており、ビッ
トライン駆動回路３２は、列デコーダ（図示せず）から
の列アドレス信号と、前記制御回路から出力される前記
諸動作に対応した制御信号とに応答して、各ビットライ
ンＢＬ１〜ＢＬｍに適切な電圧を提供する。共通ソース
ライン２６にはソースライン駆動回路３４が接続されて
おり、ソースライン駆動回路３４は、前記制御回路から
出力される前記諸動作に対応した制御信号に応答して、
共通ソースライン２６に適切な電圧を提供する。なお、
メモリセルアレイ１０は、複数個のメモリブロックの中
の一つである。
のマトリックス形に配列された多数のメモリセル１２〜
２３を有する。各ワードラインＷＬ１〜ＷＬｎは、行の
うち対応する行に存在するメモリセルの制御ゲートに接
続されている。各ビットラインＢＬ１〜ＢＬｍは、列の
うち対応する列に存在するメモリセルのドレイン領域に
接続されている。各ソースライン２４，２５は、隣接す
るメモリセルの対（１２と１３、１４と１５、…、２２
と２３）の共通ソース領域のうち対応する列の共通ソー
ス領域に接続され、同時に共通ソースライン２６に接続
されている。ワードラインＷＬ１〜ＷＬｎにはワードラ
イン駆動回路３０が接続されており、ワードライン駆動
回路３０は、行デコーダ（図示せず）からの行アドレス
信号と、制御回路（図示せず）から出力される読出し、
プログラム及び消去動作のうちいずれか一つに対応する
制御信号とに応答して、各ワードラインＷＬ１〜ＷＬｎ
に適切な電圧を提供する。ビットラインＢＬ１〜ＢＬｍ
にはビットライン駆動回路３２が接続されており、ビッ
トライン駆動回路３２は、列デコーダ（図示せず）から
の列アドレス信号と、前記制御回路から出力される前記
諸動作に対応した制御信号とに応答して、各ビットライ
ンＢＬ１〜ＢＬｍに適切な電圧を提供する。共通ソース
ライン２６にはソースライン駆動回路３４が接続されて
おり、ソースライン駆動回路３４は、前記制御回路から
出力される前記諸動作に対応した制御信号に応答して、
共通ソースライン２６に適切な電圧を提供する。なお、
メモリセルアレイ１０は、複数個のメモリブロックの中
の一つである。
【００２９】図２は、図１のメモリセルアレイ１０の中
の一つのメモリセルの断面図である。
の一つのメモリセルの断面図である。
【００３０】このメモリセルは、半導体基板４０上のＰ
ウェル領域４２に形成されている。半導体基板４０は、
半導体基板上に形成されたｎウェル領域であっても良
い。Ｐウェル領域４２は、チャネル領域４４と、該チャ
ネル領域４４の両側に形成されたソース領域４６及びド
レイン領域４８とを有する。ソース領域４６は、共通ソ
ースライン２６と接続されるソース電極５０に接続され
ている。ソース電極５０は、ソースライン２４と共にＰ
ウェル領域４２内に形成されたｎ型の埋没領域であって
も良い。ドレイン領域４８と接続されているドレイン電
極５２は、導電物質からなるビットラインＢＬ１〜ＢＬ
ｍの中の対応するものと接続されるコンタクト（contac
t）である。チャネル領域４４と該チャネル領域４４に
隣接するソース・ドレイン領域４６，４８の一部との上
にはトンネル酸化膜５４を介して浮遊ゲート５６が形成
されている。浮遊ゲート５６上には層間絶縁膜５８を介
して制御ゲート６０が形成されている。トンネル酸化膜
５４は約１００Åの厚さを有する。浮遊ゲート５６は多
結晶シリコンからなり、また、層間絶縁膜５８はＳｉＯ
2／Ｓｉ3Ｎ4／ＳｉＯ2 のＯＮＯ層であり、その厚さは
約２００Åである。制御ゲート６０は、ドーピングされ
た多結晶シリコン又は多結晶シリコン層上に形成された
高融点の金属シリサイド（ポリサイド）で作られてい
る。制御電極６２は便宜上示したものであり、制御ゲー
ト６０は対応するワードラインと一体に形成されてい
る。
ウェル領域４２に形成されている。半導体基板４０は、
半導体基板上に形成されたｎウェル領域であっても良
い。Ｐウェル領域４２は、チャネル領域４４と、該チャ
ネル領域４４の両側に形成されたソース領域４６及びド
レイン領域４８とを有する。ソース領域４６は、共通ソ
ースライン２６と接続されるソース電極５０に接続され
ている。ソース電極５０は、ソースライン２４と共にＰ
ウェル領域４２内に形成されたｎ型の埋没領域であって
も良い。ドレイン領域４８と接続されているドレイン電
極５２は、導電物質からなるビットラインＢＬ１〜ＢＬ
ｍの中の対応するものと接続されるコンタクト（contac
t）である。チャネル領域４４と該チャネル領域４４に
隣接するソース・ドレイン領域４６，４８の一部との上
にはトンネル酸化膜５４を介して浮遊ゲート５６が形成
されている。浮遊ゲート５６上には層間絶縁膜５８を介
して制御ゲート６０が形成されている。トンネル酸化膜
５４は約１００Åの厚さを有する。浮遊ゲート５６は多
結晶シリコンからなり、また、層間絶縁膜５８はＳｉＯ
2／Ｓｉ3Ｎ4／ＳｉＯ2 のＯＮＯ層であり、その厚さは
約２００Åである。制御ゲート６０は、ドーピングされ
た多結晶シリコン又は多結晶シリコン層上に形成された
高融点の金属シリサイド（ポリサイド）で作られてい
る。制御電極６２は便宜上示したものであり、制御ゲー
ト６０は対応するワードラインと一体に形成されてい
る。
【００３１】メモリセル１２をプログラムする場合、ビ
ットライン駆動回路３２は、選択されたビットライン
（例えば、ＢＬ１）に１Ｖ、非選択されたビットライン
（例えば、ＢＬ２〜ＢＬｍ）に０Ｖの電圧をそれぞれ提
供する。ソースライン駆動回路３４は、共通ソースライ
ン２６に０Ｖの電圧を提供する。バックバイアス発生回
路（図示せず）は、Ｐウェル電極６４に０Ｖの電圧を提
供する。ワードライン駆動回路３０は、１０Ｖの電圧を
選択されたワードライン（例えば、ＷＬ１）上に約２０
μsecの期間の間出力し、非選択されたワードライン
（例えば、ＷＬ２〜ＷＬｎ）上に０Ｖの電圧を出力す
る。これにより、選択されたメモリセル１２は、チャネ
ル・ホット電子注入によって電子が浮遊ゲート５６に移
動し、約７Ｖのしきい値電圧を有する。非選択されたメ
モリセル１６，２０は、制御ゲート電圧（１０Ｖ）が低
いため、Ｆ−Ｎトンネリングによってプログラムされな
い。
ットライン駆動回路３２は、選択されたビットライン
（例えば、ＢＬ１）に１Ｖ、非選択されたビットライン
（例えば、ＢＬ２〜ＢＬｍ）に０Ｖの電圧をそれぞれ提
供する。ソースライン駆動回路３４は、共通ソースライ
ン２６に０Ｖの電圧を提供する。バックバイアス発生回
路（図示せず）は、Ｐウェル電極６４に０Ｖの電圧を提
供する。ワードライン駆動回路３０は、１０Ｖの電圧を
選択されたワードライン（例えば、ＷＬ１）上に約２０
μsecの期間の間出力し、非選択されたワードライン
（例えば、ＷＬ２〜ＷＬｎ）上に０Ｖの電圧を出力す
る。これにより、選択されたメモリセル１２は、チャネ
ル・ホット電子注入によって電子が浮遊ゲート５６に移
動し、約７Ｖのしきい値電圧を有する。非選択されたメ
モリセル１６，２０は、制御ゲート電圧（１０Ｖ）が低
いため、Ｆ−Ｎトンネリングによってプログラムされな
い。
【００３２】メモリセルアレイ１０内の全てのメモリセ
ル１２〜２３を一時に消去する場合、ビットライン駆動
回路３２は、ビットラインＢＬ１〜ＢＬｍを浮遊させ
る。ソースライン駆動回路３４は共通ソースライン２６
を浮遊させ、前記バックバイアス発生器はＰウェル電極
６４に５Ｖの電圧を印加する。ワードライン駆動回路３
０は、ワードラインＷＬ１〜ＷＬｎに−１０Ｖの電圧を
約５００msecの間出力する。これにより、各メモリセル
１２〜２３は浮遊ゲート５６内の電子をＰウェル領域４
２に放出し、その結果、そのしきい値電圧は２Ｖにな
る。なお、ワードラインＷＬ１〜ＷＬｎ上に−１０Ｖの
電圧を順次印加して、順次消去することもできる。ま
た、１本の選択されたワードライン（例えば、ＷＬ１）
に接続されたメモリセル１２，１６，２０の消去（ブロ
ック消去）は、選択されたワードラインＷＬ１上に−１
０Ｖの電圧を印加し、非選択されたワードラインＷＬ２
〜ＷＬｎ上に０Ｖの電圧を印加して、Ｆ−Ｎトンネリン
グによって行われる。
ル１２〜２３を一時に消去する場合、ビットライン駆動
回路３２は、ビットラインＢＬ１〜ＢＬｍを浮遊させ
る。ソースライン駆動回路３４は共通ソースライン２６
を浮遊させ、前記バックバイアス発生器はＰウェル電極
６４に５Ｖの電圧を印加する。ワードライン駆動回路３
０は、ワードラインＷＬ１〜ＷＬｎに−１０Ｖの電圧を
約５００msecの間出力する。これにより、各メモリセル
１２〜２３は浮遊ゲート５６内の電子をＰウェル領域４
２に放出し、その結果、そのしきい値電圧は２Ｖにな
る。なお、ワードラインＷＬ１〜ＷＬｎ上に−１０Ｖの
電圧を順次印加して、順次消去することもできる。ま
た、１本の選択されたワードライン（例えば、ＷＬ１）
に接続されたメモリセル１２，１６，２０の消去（ブロ
ック消去）は、選択されたワードラインＷＬ１上に−１
０Ｖの電圧を印加し、非選択されたワードラインＷＬ２
〜ＷＬｎ上に０Ｖの電圧を印加して、Ｆ−Ｎトンネリン
グによって行われる。
【００３３】このように、メモリセルの消去動作は、従
来の技術と同一の方法で行われる。メモリセルの消去動
作後、本発明によって前記消去されたメモリセルのしき
い値電圧の自己収斂動作が行われる。自己収斂動作は、
前述したように、メモリセルの消去後、消去されたメモ
リセルのしきい値電圧の広い分布による過消去されたメ
モリセルの負のしきい値電圧を正のしきい値電圧に回復
する動作である。
来の技術と同一の方法で行われる。メモリセルの消去動
作後、本発明によって前記消去されたメモリセルのしき
い値電圧の自己収斂動作が行われる。自己収斂動作は、
前述したように、メモリセルの消去後、消去されたメモ
リセルのしきい値電圧の広い分布による過消去されたメ
モリセルの負のしきい値電圧を正のしきい値電圧に回復
する動作である。
【００３４】本発明の実施形態による自己収斂動作は、
制御電極６２に３Ｖの電圧を印加し、接地されたソース
電極５０とドレイン電極５２との間に２.５Ｖの電圧を
印加し、Ｐウェル電極６４に−３Ｖの電圧を印加してな
る。仮に、ソース領域４６とドレイン領域４８間に２.
５Ｖの電圧を印加し、制御ゲート６０に３Ｖの電圧を印
加し、Ｐウェル電極６４を接地したとすれば、ドレイン
領域４８付近のチャネル領域でチャネル・ホットキャリ
ヤの発生はない。ソース領域４６とドレイン領域４８間
に印加される低電圧と、制御ゲート６０に印加される低
電圧とは、チャネル領域４４に強い反転層を発生しな
い。従って、ソース領域４６からの電子は衝突電離を発
生し得ない。しかしながら、Ｐウェル電極６４に−３Ｖ
の電圧を印加すると、チャネル・ホット電子が発生す
る。これは、ドレイン領域４８に５.５Ｖ、ソース領域
４６及びＰウェル領域４２に０Ｖの電圧をそれぞれ印加
するのと同一の効果を奏する。即ち、Ｐウェル電極６４
に−３Ｖのバックバイアス電圧を印加してチャネル領域
４４の空乏層の幅を大きくすることで、チャネル・ホッ
ト電子が発生する。このチャネル・ホット電子は浮遊ゲ
ート５６に移動し、その結果メモリセルのしきい値電圧
が上昇する。しきい値電圧が正常状態に達すると、しき
い値電圧の変動は急減し、変化幅の小さい飽和領域にな
る。一旦しきい値電圧が飽和領域に達すると、ドレイン
領域４８からソース領域４６に流れる電流は抑えられ、
チャネル・ホットキャリヤの発生が抑止される。従っ
て、セルの電流消耗が減少する。さらに、発生したホッ
ト正孔はＰウェル電極６４を通じて排出されるため、ホ
ット正孔によるトンネル酸化膜５４の劣化を防止するこ
とができ、その結果フラッシュＥＥＰＲＯＭの寿命及び
信頼度が向上する。従って、飽和領域で望むしきい値電
圧の値が得られるようにセルの制御ゲート電圧又はバッ
クバイアス電圧を調整することによって自己収斂動作が
行われる。
制御電極６２に３Ｖの電圧を印加し、接地されたソース
電極５０とドレイン電極５２との間に２.５Ｖの電圧を
印加し、Ｐウェル電極６４に−３Ｖの電圧を印加してな
る。仮に、ソース領域４６とドレイン領域４８間に２.
５Ｖの電圧を印加し、制御ゲート６０に３Ｖの電圧を印
加し、Ｐウェル電極６４を接地したとすれば、ドレイン
領域４８付近のチャネル領域でチャネル・ホットキャリ
ヤの発生はない。ソース領域４６とドレイン領域４８間
に印加される低電圧と、制御ゲート６０に印加される低
電圧とは、チャネル領域４４に強い反転層を発生しな
い。従って、ソース領域４６からの電子は衝突電離を発
生し得ない。しかしながら、Ｐウェル電極６４に−３Ｖ
の電圧を印加すると、チャネル・ホット電子が発生す
る。これは、ドレイン領域４８に５.５Ｖ、ソース領域
４６及びＰウェル領域４２に０Ｖの電圧をそれぞれ印加
するのと同一の効果を奏する。即ち、Ｐウェル電極６４
に−３Ｖのバックバイアス電圧を印加してチャネル領域
４４の空乏層の幅を大きくすることで、チャネル・ホッ
ト電子が発生する。このチャネル・ホット電子は浮遊ゲ
ート５６に移動し、その結果メモリセルのしきい値電圧
が上昇する。しきい値電圧が正常状態に達すると、しき
い値電圧の変動は急減し、変化幅の小さい飽和領域にな
る。一旦しきい値電圧が飽和領域に達すると、ドレイン
領域４８からソース領域４６に流れる電流は抑えられ、
チャネル・ホットキャリヤの発生が抑止される。従っ
て、セルの電流消耗が減少する。さらに、発生したホッ
ト正孔はＰウェル電極６４を通じて排出されるため、ホ
ット正孔によるトンネル酸化膜５４の劣化を防止するこ
とができ、その結果フラッシュＥＥＰＲＯＭの寿命及び
信頼度が向上する。従って、飽和領域で望むしきい値電
圧の値が得られるようにセルの制御ゲート電圧又はバッ
クバイアス電圧を調整することによって自己収斂動作が
行われる。
【００３５】図１を参照すれば、本発明の実施形態に従
ってメモリセルの消去後自己収斂動作を行う場合、ワー
ドライン駆動回路３０は、ワードラインＷＬ１〜ＷＬｎ
上に３Ｖの電圧を出力し、ビットライン駆動回路３２
は、ビットラインＢＬ１〜ＢＬｍ上に２.５Ｖの電圧を
出力する。ソースライン駆動回路３４は、共通ソースラ
イン２６に０Ｖの電圧（接地電圧）を出力する。バック
バイアス発生回路（図示せず）は、−３Ｖの電圧を２０
０μsec の期間の間出力する。これにより、過消去され
たメモリセルのしきい値電圧は２Ｖに移動する。また、
前述したように、ワードラインごとに自己収斂動作を行
うことができる。例えば、ワードラインＷＬ１が選択さ
れると、ワードラインＷＬ１上に３Ｖ、非選択されたワ
ードラインＷＬ２〜ＷＬｎ上に０Ｖ、ビットラインＢＬ
１〜ＢＬｍ上に２.５Ｖ、共通ソースライン２６上に０
Ｖ、Ｐウェル電極６４に−３Ｖの電圧をそれぞれ印加す
ることによって、ワードラインＷＬ１と接続されたメモ
リセル１２，１６，２０の自己収斂動作が行われる。
ってメモリセルの消去後自己収斂動作を行う場合、ワー
ドライン駆動回路３０は、ワードラインＷＬ１〜ＷＬｎ
上に３Ｖの電圧を出力し、ビットライン駆動回路３２
は、ビットラインＢＬ１〜ＢＬｍ上に２.５Ｖの電圧を
出力する。ソースライン駆動回路３４は、共通ソースラ
イン２６に０Ｖの電圧（接地電圧）を出力する。バック
バイアス発生回路（図示せず）は、−３Ｖの電圧を２０
０μsec の期間の間出力する。これにより、過消去され
たメモリセルのしきい値電圧は２Ｖに移動する。また、
前述したように、ワードラインごとに自己収斂動作を行
うことができる。例えば、ワードラインＷＬ１が選択さ
れると、ワードラインＷＬ１上に３Ｖ、非選択されたワ
ードラインＷＬ２〜ＷＬｎ上に０Ｖ、ビットラインＢＬ
１〜ＢＬｍ上に２.５Ｖ、共通ソースライン２６上に０
Ｖ、Ｐウェル電極６４に−３Ｖの電圧をそれぞれ印加す
ることによって、ワードラインＷＬ１と接続されたメモ
リセル１２，１６，２０の自己収斂動作が行われる。
【００３６】図３は、バックバイアス電圧と自己収斂動
作時間に従うメモリセルのしきい値電圧の変動を示すグ
ラフである。
作時間に従うメモリセルのしきい値電圧の変動を示すグ
ラフである。
【００３７】ここでは、制御ゲート電圧ＶC ＝３Ｖ、ド
レイン領域電圧ＶD ＝２.５Ｖ、ソース領域電圧ＶS ＝
０Ｖという自己収斂動作条件の下で、０Ｖ〜−３Ｖのバ
ックバイアス電圧ＶB をそれぞれ印加した場合の自己収
斂特性曲線を示している。図３を参照すれば、バックバ
イアス電圧ＶB ＝０Ｖ、望むしきい値電圧ＶT ＝２Ｖの
とき、曲線７０において飽和特性はない。しかし、ＶB
＝０Ｖ、ＶT ＝２Ｖのとき、曲線７２は飽和領域にある
ことが分かる。この場合、自己収斂動作に要求される時
間は約２００μsec である。約２００μsec 後の曲線７
２は小幅で増加するため、約２００μsec 後の時間設定
は深刻な問題をもたらさない。従って、バックバイアス
電圧ＶB の調整によって自己収斂動作速度を著しく向上
させることができる。つまり、望むしきい値電圧と望む
自己収斂速度を安定した範囲で設定することができる。
レイン領域電圧ＶD ＝２.５Ｖ、ソース領域電圧ＶS ＝
０Ｖという自己収斂動作条件の下で、０Ｖ〜−３Ｖのバ
ックバイアス電圧ＶB をそれぞれ印加した場合の自己収
斂特性曲線を示している。図３を参照すれば、バックバ
イアス電圧ＶB ＝０Ｖ、望むしきい値電圧ＶT ＝２Ｖの
とき、曲線７０において飽和特性はない。しかし、ＶB
＝０Ｖ、ＶT ＝２Ｖのとき、曲線７２は飽和領域にある
ことが分かる。この場合、自己収斂動作に要求される時
間は約２００μsec である。約２００μsec 後の曲線７
２は小幅で増加するため、約２００μsec 後の時間設定
は深刻な問題をもたらさない。従って、バックバイアス
電圧ＶB の調整によって自己収斂動作速度を著しく向上
させることができる。つまり、望むしきい値電圧と望む
自己収斂速度を安定した範囲で設定することができる。
【００３８】図４は、しきい値電圧によるメモリセルの
分布を示す図である。消去後、過消去されたメモリセル
が、自己収斂動作後、約２Ｖのしきい値電圧を有するメ
モリセルに自己収斂していることが分かる。また、消去
後、消去されたメモリセルしきい値電圧の広い分布が、
自己収斂動作後、稠密な分布に変更されている。
分布を示す図である。消去後、過消去されたメモリセル
が、自己収斂動作後、約２Ｖのしきい値電圧を有するメ
モリセルに自己収斂していることが分かる。また、消去
後、消去されたメモリセルしきい値電圧の広い分布が、
自己収斂動作後、稠密な分布に変更されている。
【００３９】本発明は、一つのメモリセルに多数のデー
タを格納するマルチビットにも適用できる。バックバイ
アス電圧によるメモリセルのしきい値電圧の調節が可能
であるため、マルチビットメモリセルの自己収斂動作
は、マルチビットしきい値電圧の値（ＶT ＝１Ｖ、２.
５Ｖ、４.５Ｖ、６Ｖ）に応じて図５に示すようにバッ
クバイアス電圧（ＶB ＝０Ｖ、−１.５Ｖ、−３Ｖ、−
４.５Ｖ）を調節することによって、正確な分布を提供
することができる。
タを格納するマルチビットにも適用できる。バックバイ
アス電圧によるメモリセルのしきい値電圧の調節が可能
であるため、マルチビットメモリセルの自己収斂動作
は、マルチビットしきい値電圧の値（ＶT ＝１Ｖ、２.
５Ｖ、４.５Ｖ、６Ｖ）に応じて図５に示すようにバッ
クバイアス電圧（ＶB ＝０Ｖ、−１.５Ｖ、−３Ｖ、−
４.５Ｖ）を調節することによって、正確な分布を提供
することができる。
【００４０】さらに、本発明の自己収斂動作は、過プロ
グラムされたメモリセルのしきい値電圧を正常状態に下
げることができる。図６に示すように、制御ゲート電圧
ＶC＝０Ｖ、ドレイン領域電圧ＶD ＝２.５Ｖ、ソース領
域電圧ＶS ＝０Ｖの場合、バックバイアス電圧ＶB ＝−
３Ｖを印加することによって、自己収斂動作により約
２.５Ｖのしきい値電圧に下げることができる。この場
合、浮遊ゲート５６内の過度の電子は、チャネル・ホッ
ト正孔が浮遊ゲート５６内に移動することによって中和
されて減少し、その結果、しきい値電圧が下がる。
グラムされたメモリセルのしきい値電圧を正常状態に下
げることができる。図６に示すように、制御ゲート電圧
ＶC＝０Ｖ、ドレイン領域電圧ＶD ＝２.５Ｖ、ソース領
域電圧ＶS ＝０Ｖの場合、バックバイアス電圧ＶB ＝−
３Ｖを印加することによって、自己収斂動作により約
２.５Ｖのしきい値電圧に下げることができる。この場
合、浮遊ゲート５６内の過度の電子は、チャネル・ホッ
ト正孔が浮遊ゲート５６内に移動することによって中和
されて減少し、その結果、しきい値電圧が下がる。
【００４１】
【発明の効果】以上述べてきたように、本発明の自己収
斂動作は、バックバイアス電圧の印加によってチャネル
領域の空乏層の幅が広がり、これによってチャネル・ホ
ットキャリヤが発生する。従って、バックバイアス電圧
の印加により自己収斂曲線が飽和状態を有し、該飽和領
域で望むしきい値電圧を設定することにより安定した自
己収斂動作が可能になり、バックバイアス電圧の調整に
より自己収斂速度が著しく向上する。さらに、メモリセ
ルの電流消耗が減少し、メモリセルのトンネル酸化膜の
劣化を防止でき、これにより、フラッシュＥＥＰＲＯＭ
の寿命及び信頼度が向上するという長所がある。
斂動作は、バックバイアス電圧の印加によってチャネル
領域の空乏層の幅が広がり、これによってチャネル・ホ
ットキャリヤが発生する。従って、バックバイアス電圧
の印加により自己収斂曲線が飽和状態を有し、該飽和領
域で望むしきい値電圧を設定することにより安定した自
己収斂動作が可能になり、バックバイアス電圧の調整に
より自己収斂速度が著しく向上する。さらに、メモリセ
ルの電流消耗が減少し、メモリセルのトンネル酸化膜の
劣化を防止でき、これにより、フラッシュＥＥＰＲＯＭ
の寿命及び信頼度が向上するという長所がある。
【図１】 本発明の一実施の形態によるフラッシュＥＥ
ＰＲＯＭの回路図である。
ＰＲＯＭの回路図である。
【図２】 図１に示す一つのフラッシュＥＥＰＲＯＭメ
モリセルの断面図である。
モリセルの断面図である。
【図３】 バックバイアス電圧と自己収斂動作時間に従
うメモリセルのしきい値電圧の変動を示すグラフであ
る。
うメモリセルのしきい値電圧の変動を示すグラフであ
る。
【図４】 しきい値電圧によるメモリセルの分布図であ
る。
る。
【図５】 本発明による自己収斂動作が適用されたマル
チビットメモリセルの分布図である。
チビットメモリセルの分布図である。
【図６】 本発明による過プログラムされたメモリセル
の自己収斂動作後のメモリセルの分布図である。
の自己収斂動作後のメモリセルの分布図である。
１０…メモリセルアレイ、 １２〜２３…メモリセル、 ３０…ワードライン駆動回路、 ３２…ビットライン駆動回路、 ３４…ソースライン駆動回路、 ４０…半導体基板、 ４２…Ｐウェル領域、 ４４…チャネル領域、 ４６…ソース領域、 ４８…ドレイン領域、 ５０…ソース電極、 ５２…ドレイン電極、 ５４…トンネル酸化膜、 ５６…浮遊ゲート、 ５８…層間絶縁膜、 ６０…制御ゲート、 ６２…制御電極、 ６４…Ｐウェル電極。
Claims (8)
- 【請求項１】 半導体基板に形成されたソース、チャネ
ル及びドレイン領域と、前記チャネル領域上にトンネル
酸化膜を介して形成された浮遊ゲートと、該浮遊ゲート
上に層間絶縁膜を介して形成された制御ゲートとを含む
メモリセルを有し、該メモリセルを消去した後、該消去
されたメモリセルのしきい値電圧を所定の範囲内で自己
収斂させる回路を有する不揮発性半導体メモリにおい
て、 前記自己収斂動作の間中、前記制御ゲートに第１電圧
を、前記ソース領域と前記ドレイン領域との間に第２電
圧をそれぞれ印加する駆動回路と、 前記自己収斂動作の間中、前記半導体基板にバックバイ
アス電圧を印加して前記チャネル領域にホットキャリヤ
を発生させるバックバイアス発生回路と、 を有することを特徴とする不揮発性半導体メモリ。 - 【請求項２】 前記第１電圧及び前記第２電圧は、前記
バックバイアス電圧の非印加時に前記チャネル領域にホ
ットキャリヤが発生しないような値にそれぞれ設定され
ていることを特徴とする請求項１に記載の不揮発性半導
体メモリ。 - 【請求項３】 前記第１電圧は所定の正の電圧であり、
前記第２電圧は所定の正の電圧であって前記ソース領域
は接地され前記ドレイン領域は前記正の電圧が印加され
た状態にあり、前記バックバイアス電圧は負の電圧であ
ることを特徴とする請求項１又は２に記載の不揮発性半
導体メモリ。 - 【請求項４】 前記メモリセルは、マルチビットメモリ
セルであり、前記バックバイアス電圧は、マルチビット
により設定されたしきい値電圧に対応する値の中の一つ
であることを特徴とする請求項１に記載の不揮発性半導
体メモリ。 - 【請求項５】 半導体基板に形成されたソース、チャネ
ル及びドレイン領域と、前記チャネル領域上に形成され
た浮遊ゲートと、該浮遊ゲート上に形成された制御ゲー
トとを含む複数のメモリセルを電気的に消去した後、該
消去されたメモリセルのしきい値電圧を所定の範囲内で
自己収斂させる不揮発性半導体メモリの消去方法におい
て、 前記自己収斂動作の間中、前記制御ゲートに第１電圧
を、前記ソース領域と前記ドレイン領域との間に第２電
圧をそれぞれ印加するとともに、前記半導体基板にバッ
クバイアス電圧を印加して前記チャネル領域にホットキ
ャリヤを発生させ、該ホットキャリヤの一部を前記浮遊
ゲートに蓄積させることを特徴とする不揮発性半導体メ
モリの消去方法。 - 【請求項６】 前記第１電圧及び前記第２電圧は、前記
バックバイアス電圧の非印加時に前記チャネル領域にホ
ットキャリヤが発生しないような値にそれぞれ設定され
ていることを特徴とする請求項５に記載の不揮発性半導
体メモリの消去方法。 - 【請求項７】 前記第１電圧は所定の正の電圧であり、
前記第２電圧は所定の正の電圧であって前記ソース領域
は接地され前記ドレイン領域は前記正の電圧が印加され
た状態にあり、前記バックバイアス電圧は負の電圧であ
ることを特徴とする請求項５又は６に記載の不揮発性半
導体メモリの消去方法。 - 【請求項８】 前記複数のメモリセルはそれぞれマルチ
ビットメモリセルであり、前記バックバイアス電圧は、
マルチビットにより設定されたしきい値電圧に対応する
値の中の一つであることを特徴とする請求項５に記載の
不揮発性半導体メモリの消去方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970066554A KR100251226B1 (ko) | 1997-12-06 | 1997-12-06 | 불휘발성 반도체 메모리를 소거하는 회로 및 방법 |
| KR97P66554 | 1997-12-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220045A true JPH11220045A (ja) | 1999-08-10 |
Family
ID=19526643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32867298A Pending JPH11220045A (ja) | 1997-12-06 | 1998-11-18 | 不揮発性半導体メモリ及びその消去方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5991203A (ja) |
| JP (1) | JPH11220045A (ja) |
| KR (1) | KR100251226B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007013133A1 (ja) * | 2005-07-25 | 2007-02-01 | Spansion Llc | 半導体装置およびその制御方法 |
| JP2010040165A (ja) * | 2008-07-31 | 2010-02-18 | Samsung Electronics Co Ltd | メモリ装置 |
| JP2011100533A (ja) * | 2009-11-05 | 2011-05-19 | Fs Semiconductor Corp Ltd | フラッシュｅｐｒｏｍの閾値電圧降下方法及びその構造 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6728140B2 (en) | 2001-12-05 | 2004-04-27 | Nexflash Technologies, Inc. | Threshold voltage convergence |
| KR20120030818A (ko) * | 2010-09-20 | 2012-03-29 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 소거 방법 |
| EP4325504A3 (en) * | 2020-05-29 | 2024-05-29 | Yangtze Memory Technologies Co., Ltd. | Method and apparatus for data erase in memory devices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4432075A (en) * | 1981-12-04 | 1984-02-14 | Hebrew University Of Jerusalem | Electrically programmable non-volatile memory |
| KR910007434B1 (ko) * | 1988-12-15 | 1991-09-26 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법 |
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-
1997
- 1997-12-06 KR KR1019970066554A patent/KR100251226B1/ko not_active Expired - Fee Related
-
1998
- 1998-10-27 US US09/179,694 patent/US5991203A/en not_active Expired - Lifetime
- 1998-11-18 JP JP32867298A patent/JPH11220045A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19990047973A (ko) | 1999-07-05 |
| KR100251226B1 (ko) | 2000-05-01 |
| US5991203A (en) | 1999-11-23 |
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|
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|
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