JPH11220097A - 集積回路内にコンデンサを製造する方法 - Google Patents
集積回路内にコンデンサを製造する方法Info
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Abstract
(57)【要約】
【課題】 高い静電容量を得るために酸化タンタルを誘
電体層として使用し、集積回路（ＩＣ）内にコンデンサ
を製造する方法を提供する。 【解決手段】 バリア層をポリシリコン層と酸化タンタ
ル層との間に形成することにより酸化シリコン層の付加
的な生成を防ぐ。結果的に、コンデンサの静電容量は付
加的な酸化シリコン層の生成なしに増加される。
電体層として使用し、集積回路（ＩＣ）内にコンデンサ
を製造する方法を提供する。 【解決手段】 バリア層をポリシリコン層と酸化タンタ
ル層との間に形成することにより酸化シリコン層の付加
的な生成を防ぐ。結果的に、コンデンサの静電容量は付
加的な酸化シリコン層の生成なしに増加される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路（ＩＣ）
内にコンデンサを製造する方法、特に酸窒化タンタル
（ＴａＯxＮy）層をバリア層として使用し、ＤＲＡＭ
（ダイナミックＲＡＭ）内にコンデンサを製造する方法
に関するものである。
内にコンデンサを製造する方法、特に酸窒化タンタル
（ＴａＯxＮy）層をバリア層として使用し、ＤＲＡＭ
（ダイナミックＲＡＭ）内にコンデンサを製造する方法
に関するものである。
【０００２】
【従来の技術および発明が解決しようとする課題】ＤＲ
ＡＭにおいて、データにアクセスする典型的な方法は半
導体基板上のコンデンサアレイの各コンデンサへの充電
あるいは放電による。
ＡＭにおいて、データにアクセスする典型的な方法は半
導体基板上のコンデンサアレイの各コンデンサへの充電
あるいは放電による。
【０００３】ＩＣの高集積化が進むにつれて、コンデン
サやトランジスタのようなデバイスの寸法は益々小さく
なっている。その結果、従来の平板型コンデンサの設計
においてコンデンサの電荷蓄積量、すなわち静電容量が
減少している。この電荷蓄積量の減少は、例えば、高い
電極化率（Ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ）による電荷
もれや機械加工性の劣化を含む種々の問題を引き起こ
し、結果的に電位損失を招く。高い電極化率によって生
じる電荷もれのため、リフレッシュ動作の周期が頻繁に
なり、メモリは適切にデータを保存したり読出したりす
ることができなくなる。さらに、蓄積電荷量の減少はよ
り複雑なデータ読出しプランあるいはより高感度の電荷
誘導増幅器を必要とするだろう。
サやトランジスタのようなデバイスの寸法は益々小さく
なっている。その結果、従来の平板型コンデンサの設計
においてコンデンサの電荷蓄積量、すなわち静電容量が
減少している。この電荷蓄積量の減少は、例えば、高い
電極化率（Ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ）による電荷
もれや機械加工性の劣化を含む種々の問題を引き起こ
し、結果的に電位損失を招く。高い電極化率によって生
じる電荷もれのため、リフレッシュ動作の周期が頻繁に
なり、メモリは適切にデータを保存したり読出したりす
ることができなくなる。さらに、蓄積電荷量の減少はよ
り複雑なデータ読出しプランあるいはより高感度の電荷
誘導増幅器を必要とするだろう。
【０００４】現在、超ＬＳＩにおける高集積化のために
コンデンサの静電容量の減少の問題を解決するには３つ
の方法がある。第１の方法は、コンデンサの２枚の導体
間の誘電体層の厚さを小さくすることである。静電容量
がコンデンサの２枚の導体間の距離に反比例することは
良く知られている。このように、誘電体層の厚さの減少
は効果的に静電容量を増加させることができる。しかし
ながら、誘電体層の均一性と安定性の点においてこの方
法は制御が難しい。第２の方法は、コンデンサの電極面
積を増加させることである。静電容量はこのコンデンサ
の電極表面積に比例して増加する。表面積を増加させる
ための一般的な構造としてはｆｉｎ型構造あるいはｂｏ
ｘ型構造などがあるが、これらの構造は製造工程が複雑
で大量生産に向いていないという欠点がある。最も直接
的な方法である第３の方法は、誘電体層として酸化タン
タル（Ｔａ2Ｏ5）のような誘電定数の高い材料を使用す
ることである。
コンデンサの静電容量の減少の問題を解決するには３つ
の方法がある。第１の方法は、コンデンサの２枚の導体
間の誘電体層の厚さを小さくすることである。静電容量
がコンデンサの２枚の導体間の距離に反比例することは
良く知られている。このように、誘電体層の厚さの減少
は効果的に静電容量を増加させることができる。しかし
ながら、誘電体層の均一性と安定性の点においてこの方
法は制御が難しい。第２の方法は、コンデンサの電極面
積を増加させることである。静電容量はこのコンデンサ
の電極表面積に比例して増加する。表面積を増加させる
ための一般的な構造としてはｆｉｎ型構造あるいはｂｏ
ｘ型構造などがあるが、これらの構造は製造工程が複雑
で大量生産に向いていないという欠点がある。最も直接
的な方法である第３の方法は、誘電体層として酸化タン
タル（Ｔａ2Ｏ5）のような誘電定数の高い材料を使用す
ることである。
【０００５】図１（ａ）および図１（ｂ）は、従来の方
法により形成された誘電体層として酸化タンタルを備え
たコンデンサの断面図である。図１（ａ）に示すよう
に、酸化タンタル層１２がコンデンサの下部電極として
使用されるポリシリコン層１０上に形成される。この酸
化タンタル層１２の構造はアモルファス（非晶質）であ
り欠陥濃度が高いために非常に高いもれ電流が発生す
る。したがって、酸化タンタル層１２の原子の再配列を
行うためにアニール処理が実施される。通常、このアニ
ール処理は一酸化二窒素（Ｎ2Ｏ）の雰囲気下で行われ
る。図１（ｂ）に示すように、酸化タンタル層１２は非
常に薄いためアニール処理中に酸素原子は酸化タンタル
層１２を貫通し、ポリシリコン層１０と反応して酸化タ
ンタル層１２とポリシリコン層１０との間に薄い酸化シ
リコン（ＳｉＯ2）層１４を形成する。前記したよう
に、静電容量はコンデンサの電極間の距離に逆比例す
る。したがって、非常に高い誘電定数を示す材料がコン
デンサに使用されても、誘電体層における酸化シリコン
層１４の厚さの増加によってコンデンサの静電容量は充
分に改善されない。
法により形成された誘電体層として酸化タンタルを備え
たコンデンサの断面図である。図１（ａ）に示すよう
に、酸化タンタル層１２がコンデンサの下部電極として
使用されるポリシリコン層１０上に形成される。この酸
化タンタル層１２の構造はアモルファス（非晶質）であ
り欠陥濃度が高いために非常に高いもれ電流が発生す
る。したがって、酸化タンタル層１２の原子の再配列を
行うためにアニール処理が実施される。通常、このアニ
ール処理は一酸化二窒素（Ｎ2Ｏ）の雰囲気下で行われ
る。図１（ｂ）に示すように、酸化タンタル層１２は非
常に薄いためアニール処理中に酸素原子は酸化タンタル
層１２を貫通し、ポリシリコン層１０と反応して酸化タ
ンタル層１２とポリシリコン層１０との間に薄い酸化シ
リコン（ＳｉＯ2）層１４を形成する。前記したよう
に、静電容量はコンデンサの電極間の距離に逆比例す
る。したがって、非常に高い誘電定数を示す材料がコン
デンサに使用されても、誘電体層における酸化シリコン
層１４の厚さの増加によってコンデンサの静電容量は充
分に改善されない。
【０００６】一方、上記とは別の集積回路構造である金
属−絶縁体−金属（ＭＩＭ）構造を図２（ａ）および図
２（ｂ）に示す。図２（ａ）において、酸化タンタル層
２４が金属層２２によって覆われているポリシリコン層
２０上に形成されている。上記と同様に、この酸化タン
タルもアモルファス構造である。したがって、アニール
処理が酸化タンタルの原子の再配列を行うために必要で
ある。このアニール処理中に酸素原子は酸化タンタル層
２４を貫通して金属層２２の表面に達する。一方、ポリ
シリコン層２０中のシリコン原子は金属層２２を介して
拡散する。金属層２２の表面に到達した酸素原子は拡散
してきたシリコン原子と結合して酸化シリコン層２６を
形成する。結果的に、この酸化タンタル層２４と金属層
２２の間に付加的に生成された酸化シリコン層の厚さに
より静電容量の減少が引き起こされる。
属−絶縁体−金属（ＭＩＭ）構造を図２（ａ）および図
２（ｂ）に示す。図２（ａ）において、酸化タンタル層
２４が金属層２２によって覆われているポリシリコン層
２０上に形成されている。上記と同様に、この酸化タン
タルもアモルファス構造である。したがって、アニール
処理が酸化タンタルの原子の再配列を行うために必要で
ある。このアニール処理中に酸素原子は酸化タンタル層
２４を貫通して金属層２２の表面に達する。一方、ポリ
シリコン層２０中のシリコン原子は金属層２２を介して
拡散する。金属層２２の表面に到達した酸素原子は拡散
してきたシリコン原子と結合して酸化シリコン層２６を
形成する。結果的に、この酸化タンタル層２４と金属層
２２の間に付加的に生成された酸化シリコン層の厚さに
より静電容量の減少が引き起こされる。
【０００７】
【課題を解決するための手段】本発明の目的は、集積回
路内にコンデンサを製造する方法を提供することであ
る。高誘電定数を示す材料が誘電体層として使用され
る。コンデンサの静電容量は付加的な酸化シリコン層の
生成なしに増加される。
路内にコンデンサを製造する方法を提供することであ
る。高誘電定数を示す材料が誘電体層として使用され
る。コンデンサの静電容量は付加的な酸化シリコン層の
生成なしに増加される。
【０００８】本発明の上記目的および効果を達成するた
めに、本発明の製造方法においてはまずポリシリコン層
が形成される。次に、第１の酸化タンタル層がポリシリ
コン層上に形成される。第１高速熱アニール（ＲＴＡ）
処理により第１の酸化タンタル層は第１の酸窒化タンタ
ル層に変えられる．第２の酸化タンタル層が第１の酸窒
化タンタル層上に形成される。第２急速熱アニール処理
によって第２の酸化タンタル層の原子の再配列が行われ
る。第３急速熱アニール処理により、第２の酸窒化タン
タル層が第２の酸化タンタル層上に形成される。
めに、本発明の製造方法においてはまずポリシリコン層
が形成される。次に、第１の酸化タンタル層がポリシリ
コン層上に形成される。第１高速熱アニール（ＲＴＡ）
処理により第１の酸化タンタル層は第１の酸窒化タンタ
ル層に変えられる．第２の酸化タンタル層が第１の酸窒
化タンタル層上に形成される。第２急速熱アニール処理
によって第２の酸化タンタル層の原子の再配列が行われ
る。第３急速熱アニール処理により、第２の酸窒化タン
タル層が第２の酸化タンタル層上に形成される。
【０００９】また、本発明のさらなる目的は以下の方法
を提供することである。すなわち、金属層により覆われ
たポリシリコン層が形成される。第１の酸化タンタル層
が金属層上に形成される。第１急速熱アニール（ＲＴ
Ａ）処理によって、第１の酸化タンタル層が第１の酸窒
化タンタル層に変えられる。第２の酸化タンタル層が第
１の酸窒化タンタル層上に形成される。第２急速熱アニ
ール処理により第２の酸化タンタル層の原子の再配列が
行われる。第３急速熱アニール処理により、第２の酸窒
化タンタル層が第２の酸化タンタル層上に形成される。
を提供することである。すなわち、金属層により覆われ
たポリシリコン層が形成される。第１の酸化タンタル層
が金属層上に形成される。第１急速熱アニール（ＲＴ
Ａ）処理によって、第１の酸化タンタル層が第１の酸窒
化タンタル層に変えられる。第２の酸化タンタル層が第
１の酸窒化タンタル層上に形成される。第２急速熱アニ
ール処理により第２の酸化タンタル層の原子の再配列が
行われる。第３急速熱アニール処理により、第２の酸窒
化タンタル層が第２の酸化タンタル層上に形成される。
【００１０】上記本発明の概括的な記述および以下の発
明の詳細な記述はともに例示的なものであり、本発明は
それらに制限されるものではない。
明の詳細な記述はともに例示的なものであり、本発明は
それらに制限されるものではない。
【００１１】
【実施例】ＤＲＡＭ内のコンデンサの下部電極として使
用されるポリシリコン層上に誘電体層が形成される。従
来の製造方法においては、酸化シリコンが誘電体材料と
して使用される。酸化シリコンの誘電定数はおよそ３.
９である。本発明においては、酸化タンタルが誘電体材
料として使用される。酸化タンタルの誘電定数は２０〜
２５である。このように、コンデンサに誘電体材料とし
て酸化タンタルを使用することにより大きな静電容量が
得られる。この酸化タンタルはアモルファス構造であり
欠陥濃度が高いので材料中の原子の再配列のためにアニ
ール処理が必要である。しかしながら、このアニール処
理中、酸化タンタル層と下部電極であるポリシリコン層
の間に酸化シリコン層が付加的に形成されてしまう。本
発明においては、バリア層である酸窒化タンタル層が下
部電極と酸化タンタル層の間に形成される。これによ
り、酸化タンタル層を介して酸素原子が下部電極である
ポリシリコン層の表面へ到達することを防ぐことができ
る。結果的に、酸化シリコン層の生成を防ぐことができ
る。コンデンサの形成にあたっては下部電極および誘電
体層とは別に上部電極が形成される。すなわち、誘電体
層の形成後にポリシリコン層のような導体層が誘電体層
上に形成される。ここで、再びアニール処理が実施され
る。このアニール処理中に酸化タンタル層上に酸化シリ
コン層が生成するのを防ぐために、別の薄い酸窒化タン
タル層が酸化タンタル層とポリシリコン層（上部電極）
との間に形成される。
用されるポリシリコン層上に誘電体層が形成される。従
来の製造方法においては、酸化シリコンが誘電体材料と
して使用される。酸化シリコンの誘電定数はおよそ３.
９である。本発明においては、酸化タンタルが誘電体材
料として使用される。酸化タンタルの誘電定数は２０〜
２５である。このように、コンデンサに誘電体材料とし
て酸化タンタルを使用することにより大きな静電容量が
得られる。この酸化タンタルはアモルファス構造であり
欠陥濃度が高いので材料中の原子の再配列のためにアニ
ール処理が必要である。しかしながら、このアニール処
理中、酸化タンタル層と下部電極であるポリシリコン層
の間に酸化シリコン層が付加的に形成されてしまう。本
発明においては、バリア層である酸窒化タンタル層が下
部電極と酸化タンタル層の間に形成される。これによ
り、酸化タンタル層を介して酸素原子が下部電極である
ポリシリコン層の表面へ到達することを防ぐことができ
る。結果的に、酸化シリコン層の生成を防ぐことができ
る。コンデンサの形成にあたっては下部電極および誘電
体層とは別に上部電極が形成される。すなわち、誘電体
層の形成後にポリシリコン層のような導体層が誘電体層
上に形成される。ここで、再びアニール処理が実施され
る。このアニール処理中に酸化タンタル層上に酸化シリ
コン層が生成するのを防ぐために、別の薄い酸窒化タン
タル層が酸化タンタル層とポリシリコン層（上部電極）
との間に形成される。
【００１２】同様に、ＭＩＭ構造においても、酸化タン
タル層上に付加的な酸化シリコン層が生成されるのを防
ぐために、薄い酸窒化タンタル層が形成される。これに
より、酸素原子とシリコン原子の拡散が抑制され、結果
的に酸化シリコン層の生成が防がれる。
タル層上に付加的な酸化シリコン層が生成されるのを防
ぐために、薄い酸窒化タンタル層が形成される。これに
より、酸素原子とシリコン原子の拡散が抑制され、結果
的に酸化シリコン層の生成が防がれる。
【００１３】以下に本発明の第１実施例を添付図面に基
づいて詳細に説明する。
づいて詳細に説明する。
【００１４】図３（ａ）に示すように、まず第１の酸化
タンタル層３２が例えば、低圧化学気相成長法（ＬＰＣ
ＶＤ法）により下部電極であるポリシリコン層３０上に
形成される。このＬＰＣＶＤ法は、テトラアセチルエチ
ルタンタル酸化物（ｔｅｔｒａ−ａｃｅｔｙｌ−ｅｔｈ
ｙｌ−ｔａｎｔａｌｕｍ−ｏｘｉｄｅ：ＴＡＥＴＯ）を
前駆体として使用し、３００℃〜５５０℃の温度（特に
約４００℃が好ましい）で行われる。第１の酸化タンタ
ル層３２は１ｎｍ〜２ｎｍの厚さであることが好まし
い。
タンタル層３２が例えば、低圧化学気相成長法（ＬＰＣ
ＶＤ法）により下部電極であるポリシリコン層３０上に
形成される。このＬＰＣＶＤ法は、テトラアセチルエチ
ルタンタル酸化物（ｔｅｔｒａ−ａｃｅｔｙｌ−ｅｔｈ
ｙｌ−ｔａｎｔａｌｕｍ−ｏｘｉｄｅ：ＴＡＥＴＯ）を
前駆体として使用し、３００℃〜５５０℃の温度（特に
約４００℃が好ましい）で行われる。第１の酸化タンタ
ル層３２は１ｎｍ〜２ｎｍの厚さであることが好まし
い。
【００１５】図３（ｂ）に示すように、上記層構造を形
成した後、第１急速熱アニール処理がアンモニア（ＮＨ
3）雰囲気中、約８００℃で４０秒〜２分間、例えば、
６０秒間実施される。第１の酸窒化タンタル層３２ａ
は、第１の酸化タンタル層３２とアンモニアとの反応よ
り形成され、第１の酸化タンタル層３２の位置に形成さ
れる。すなわち、第１の酸化タンタル層３２は第１の酸
窒化タンタル層３２ａに変えられる。この第１の酸窒化
タンタル層３２ａは、その後のアニール処理中にポリシ
リコン層３２中のシリコン原子が第１の酸化タンタル層
３２を介して拡散し酸素原子と結合して酸化シリコン層
を生成するのを防ぐ。酸化シリコン層が形成されると誘
電体層の厚さが増加して静電容量が減少してしまい、結
果的にコンデンサの特性が劣化する。
成した後、第１急速熱アニール処理がアンモニア（ＮＨ
3）雰囲気中、約８００℃で４０秒〜２分間、例えば、
６０秒間実施される。第１の酸窒化タンタル層３２ａ
は、第１の酸化タンタル層３２とアンモニアとの反応よ
り形成され、第１の酸化タンタル層３２の位置に形成さ
れる。すなわち、第１の酸化タンタル層３２は第１の酸
窒化タンタル層３２ａに変えられる。この第１の酸窒化
タンタル層３２ａは、その後のアニール処理中にポリシ
リコン層３２中のシリコン原子が第１の酸化タンタル層
３２を介して拡散し酸素原子と結合して酸化シリコン層
を生成するのを防ぐ。酸化シリコン層が形成されると誘
電体層の厚さが増加して静電容量が減少してしまい、結
果的にコンデンサの特性が劣化する。
【００１６】図３（ｃ）に示すように、第１の酸窒化タ
ンタル層３２ａ上に厚さおよそ７０Å〜１５０Å、好ま
しくは１００Åの第２の酸化タンタル層３４がＬＰＣＶ
Ｄ法によって形成される。このＬＰＣＶＤ法は、テトラ
アセチルエチルタンタル酸化物（ＴＡＥＴＯ）を前駆体
として使用し、３００℃〜５５０℃の温度（特に約４０
０℃が好ましい）で行われる。第２の酸化タンタル層３
４はアモルファス構造であり欠陥濃度が高いため大きな
もれ電流が発生し、その後の製造工程に影響を及ぼす。
このため、第２急速熱アニール処理が第２の酸化タンタ
ル層３４の原子を再配列するために実施される。この第
２急速熱アニール処理は、一酸化二窒素の雰囲気中、約
８００℃で４０秒〜２分間実施される。
ンタル層３２ａ上に厚さおよそ７０Å〜１５０Å、好ま
しくは１００Åの第２の酸化タンタル層３４がＬＰＣＶ
Ｄ法によって形成される。このＬＰＣＶＤ法は、テトラ
アセチルエチルタンタル酸化物（ＴＡＥＴＯ）を前駆体
として使用し、３００℃〜５５０℃の温度（特に約４０
０℃が好ましい）で行われる。第２の酸化タンタル層３
４はアモルファス構造であり欠陥濃度が高いため大きな
もれ電流が発生し、その後の製造工程に影響を及ぼす。
このため、第２急速熱アニール処理が第２の酸化タンタ
ル層３４の原子を再配列するために実施される。この第
２急速熱アニール処理は、一酸化二窒素の雰囲気中、約
８００℃で４０秒〜２分間実施される。
【００１７】図３（ｄ）に示すように、上記の層構造が
形成された後、第３急速熱アニール処理がアンモニア
（ＮＨ3）雰囲気中、約８００℃で４０秒〜２分間、例
えば、６０秒間実施される。これにより、第２の酸窒化
タンタル（ＴａＯxＮy）３６が第２の酸化タンタル層３
４上に形成される。第２の酸窒化タンタル層は、第２の
酸化タンタル層３４とアンモニアとの反応により形成さ
れる。その後、上部電極３８が第２の酸窒化タンタル層
３６上に形成される。上部電極３８は、ポリシリコン層
あるいは金属層であることが好ましい。図３（ｄ）にお
いて、残留する第２の酸化タンタル層が番号３４ａによ
って示されている。
形成された後、第３急速熱アニール処理がアンモニア
（ＮＨ3）雰囲気中、約８００℃で４０秒〜２分間、例
えば、６０秒間実施される。これにより、第２の酸窒化
タンタル（ＴａＯxＮy）３６が第２の酸化タンタル層３
４上に形成される。第２の酸窒化タンタル層は、第２の
酸化タンタル層３４とアンモニアとの反応により形成さ
れる。その後、上部電極３８が第２の酸窒化タンタル層
３６上に形成される。上部電極３８は、ポリシリコン層
あるいは金属層であることが好ましい。図３（ｄ）にお
いて、残留する第２の酸化タンタル層が番号３４ａによ
って示されている。
【００１８】以下に本発明の第２実施例を添付図面に基
づいて詳細に説明する。
づいて詳細に説明する。
【００１９】本発明の製造方法はＭＩＭ構造にも適用可
能である。すなわち、図４（ａ）に示すように、下部電
極として金属層４２で被覆されたポリシリコン層４０上
に厚さ１ｎｍ〜２ｎｍの第１の酸化タンタル層４４がＬ
ＰＣＶＤ法により形成される。このＬＰＣＶＤ法は、テ
トラアセチルエチルタンタル酸化物（ＴＡＥＴＯ）を前
駆体として使用し、３００℃〜５５０℃の温度（特に約
４００℃が好ましい）で行われる。
能である。すなわち、図４（ａ）に示すように、下部電
極として金属層４２で被覆されたポリシリコン層４０上
に厚さ１ｎｍ〜２ｎｍの第１の酸化タンタル層４４がＬ
ＰＣＶＤ法により形成される。このＬＰＣＶＤ法は、テ
トラアセチルエチルタンタル酸化物（ＴＡＥＴＯ）を前
駆体として使用し、３００℃〜５５０℃の温度（特に約
４００℃が好ましい）で行われる。
【００２０】図４（ｂ）に示すように、得られた層構造
に第１急速熱アニール処理がアンモニア雰囲気中、約８
００℃で４０秒〜２分間、例えば、６０秒間実施され
る。このアニール処理により、第１の酸化タンタル層４
４は第１の酸窒化タンタル（ＴａＯxＮy）層４４ａに変
えられる。第１の酸窒化タンタル層４４ａは第１の酸化
タンタル層４４と同じ位置に形成される。
に第１急速熱アニール処理がアンモニア雰囲気中、約８
００℃で４０秒〜２分間、例えば、６０秒間実施され
る。このアニール処理により、第１の酸化タンタル層４
４は第１の酸窒化タンタル（ＴａＯxＮy）層４４ａに変
えられる。第１の酸窒化タンタル層４４ａは第１の酸化
タンタル層４４と同じ位置に形成される。
【００２１】次に、図４（ｃ）に示すように、厚さおよ
そ７０Å〜１５０Å、好ましくは１００Åの第２の酸化
タンタル層４６がＬＰＣＶＤ法によって第１の酸窒化タ
ンタル層４４ａ上に形成される。このＬＰＣＶＤ法は、
テトラアセチルエチルタンタル酸化物（ＴＡＥＴＯ）を
前駆体として使用して行われる。その後、第２急速熱ア
ニール処理が第２の酸化タンタル層４６内の原子を再配
列するために一酸化二窒素の雰囲気下、約８００℃で４
０秒〜２分間実施される。
そ７０Å〜１５０Å、好ましくは１００Åの第２の酸化
タンタル層４６がＬＰＣＶＤ法によって第１の酸窒化タ
ンタル層４４ａ上に形成される。このＬＰＣＶＤ法は、
テトラアセチルエチルタンタル酸化物（ＴＡＥＴＯ）を
前駆体として使用して行われる。その後、第２急速熱ア
ニール処理が第２の酸化タンタル層４６内の原子を再配
列するために一酸化二窒素の雰囲気下、約８００℃で４
０秒〜２分間実施される。
【００２２】さらに、図４（ｄ）に示すように、第３急
速熱アニール処理が実施される。このアニール処理はア
ンモニア雰囲気中、約８００℃で４０秒〜２分間、例え
ば、６０秒間実施される。このようにして第２の酸窒化
タンタル層（ＴａＯxＮy）４８が第２の酸化タンタル層
４６上に形成される。その後、上部電極５０が第２の酸
窒化タンタル層４８上に形成される。図４（ｄ）におい
て、残留する第２の酸化タンタル層が番号４６ａによっ
て示されている。
速熱アニール処理が実施される。このアニール処理はア
ンモニア雰囲気中、約８００℃で４０秒〜２分間、例え
ば、６０秒間実施される。このようにして第２の酸窒化
タンタル層（ＴａＯxＮy）４８が第２の酸化タンタル層
４６上に形成される。その後、上部電極５０が第２の酸
窒化タンタル層４８上に形成される。図４（ｄ）におい
て、残留する第２の酸化タンタル層が番号４６ａによっ
て示されている。
【００２３】前記したように、コンデンサの静電容量は
誘電体層の厚さに逆比例する。導体層（金属層あるいは
ポリシリコン層）と誘電体層（酸化タンタル層）との間
にバリア層として酸窒化タンタル層を設けることによ
り、酸化シリコン層の生成を抑制して誘電体層の厚さの
増加を防ぐことができる。それによりコンデンサの特性
劣化を防止できる。
誘電体層の厚さに逆比例する。導体層（金属層あるいは
ポリシリコン層）と誘電体層（酸化タンタル層）との間
にバリア層として酸窒化タンタル層を設けることによ
り、酸化シリコン層の生成を抑制して誘電体層の厚さの
増加を防ぐことができる。それによりコンデンサの特性
劣化を防止できる。
【００２４】上記のように本発明の好ましい形態を説明
したが、本発明がこれらの例に限定されるものではな
い。むしろそれらは本発明の視野内における種々の変更
や類似の配置等を網羅することを意図している。したが
って、請求項の範囲は種々の変更や類似の配置などを含
むように広く解釈されるべきである。
したが、本発明がこれらの例に限定されるものではな
い。むしろそれらは本発明の視野内における種々の変更
や類似の配置等を網羅することを意図している。したが
って、請求項の範囲は種々の変更や類似の配置などを含
むように広く解釈されるべきである。
【図１】（ａ）および（ｂ）は、ＤＲＡＭ内にコンデン
サを製造する従来の方法を示す断面図である。
サを製造する従来の方法を示す断面図である。
【図２】（ａ）および（ｂ）は、ＭＩＮ構造内にコンデ
ンサを製造する従来の方法を示す断面図である。
ンサを製造する従来の方法を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第１実施例におけ
るコンデンサの製造方法を示す断面図である。
るコンデンサの製造方法を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第２実施例におけ
るコンデンサの製造方法を示す断面図である。
るコンデンサの製造方法を示す断面図である。
３０ 下部電極 ３２ 第１の酸化タンタル層 ３２ａ 第１の酸窒化タンタル層 ３４ 第２の酸化タンタル層 ３４ａ 残留する第２の酸化タンタル層 ３６ 第２の酸窒化タンタル層 ３８ 上部電極
Claims (18)
- 【請求項１】 以下の工程に特徴がある集積回路内にコ
ンデンサを製造する方法：基板上に下部電極を形成し；
前記下部電極上に第１の酸化タンタル層を形成し；第１
の酸窒化タンタル層を形成し；前記第１の酸窒化タンタ
ル層上に第２の酸化タンタル層を形成し；前記第２の酸
化タンタル層上に第２の酸窒化タンタル層を形成し；上
部電極を形成する。 - 【請求項２】 下部電極はポリシリコン層であることを
特徴とする請求項１の製造方法。 - 【請求項３】 前記第１の酸化タンタル層は、テトラア
セチルエチルタンタル酸化物を前駆体として使用し、３
００℃〜５５０℃の間の蒸着温度で実施される低圧化学
気相成長法により形成されることを特徴とする請求項１
の製造方法。 - 【請求項４】 前記蒸着温度は約４００℃であることを
特徴とする請求項３の製造方法。 - 【請求項５】前記第１の酸化タンタル層は、テトラアセ
チルエチルタンタル酸化物を前駆体として使用し、約４
００℃の蒸着温度で実施される低圧化学気相成長法によ
り形成されることを特徴とする請求項１の製造方法。 - 【請求項６】 前記第１の酸化タンタル層は１ｎｍ〜２
ｎｍの厚さであることを特徴とする請求項１の製造方
法。 - 【請求項７】 前記第１の酸化タンタル層が形成された
後、第１急速熱アニ−ル処理が第１の酸窒化タンタル層
を形成するために実施され、前記第１急速熱アニール処
理はアンモニアの雰囲気中、約８００℃の温度で４０秒
〜２分間行われることを特徴とする請求項１の製造方
法。 - 【請求項８】 前記第１の酸窒化タンタル層は、第１の
酸化タンタル層とアンモニアとの反応より形成されるこ
とを特徴とする請求項７の製造方法。 - 【請求項９】 前記第２の酸化タンタル層は、テトラア
セチルエチルタンタル酸化物を前駆体として使用し、３
００℃〜５５０℃の間の蒸着温度で実施される低圧化学
気相成長法により形成されることを特徴とする請求項１
の製造方法。 - 【請求項１０】 前記蒸着温度は約４００℃であること
を特徴とする請求項９の製造方法。 - 【請求項１１】 前記第２の酸化タンタル層は、テトラ
アセチルエチルタンタル酸化物を前駆体として使用し、
約４００℃の蒸着温度で実施される低圧化学気相成長法
により形成されることを特徴とする請求項１の製造方
法。 - 【請求項１２】 前記第２の酸化タンタル層は７０Å〜
１５０Åの厚さであることを特徴とする請求項１の製造
方法。 - 【請求項１３】 前記第２の酸化タンタル層が形成され
た後、第２急速熱アニ−ル処理が一酸化二窒素の雰囲気
中、約８００℃の温度で４０秒〜２分間行われることを
特徴とする請求項１の製造方法。 - 【請求項１４】 前記第２の酸窒化タンタル層は第３急
速熱アニール処理により形成され、前記第３急速熱アニ
−ル処理はアンモニアの雰囲気中、約８００℃の温度で
４０秒〜２分間行われることを特徴とする請求項１の製
造方法。 - 【請求項１５】 前記第２の酸窒化タンタル層は、第２
の酸化タンタル層とアンモニアとの反応により形成され
ることを特徴とする請求項１４の製造方法。 - 【請求項１６】 前記上部電極はポリシリコン層である
ことを特徴とする請求項１の製造方法。 - 【請求項１７】 前記上部電極は金属層であることを特
徴とする請求項１の製造方法。 - 【請求項１８】 前記下部電極と第１の酸化タンタル層
の間に金属層を設けることを特徴とする請求項１の製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW086117833A TW345742B (en) | 1997-11-27 | 1997-11-27 | Method for producing integrated circuit capacitor |
| TW86117833 | 1997-11-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220097A true JPH11220097A (ja) | 1999-08-10 |
| JP3694410B2 JP3694410B2 (ja) | 2005-09-14 |
Family
ID=21627311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32639898A Expired - Fee Related JP3694410B2 (ja) | 1997-11-27 | 1998-11-17 | 集積回路内にコンデンサを製造する方法 |
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| Country | Link |
|---|---|
| US (1) | US6156600A (ja) |
| JP (1) | JP3694410B2 (ja) |
| TW (1) | TW345742B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319171B1 (ko) * | 1999-12-30 | 2001-12-29 | 박종섭 | 반도체소자의 캐패시터 형성방법 |
| KR100353809B1 (ko) * | 1999-12-28 | 2002-09-26 | 주식회사 하이닉스반도체 | 강유전체 캐패시터의 제조 방법 |
| KR100576355B1 (ko) * | 1999-08-18 | 2006-05-03 | 삼성전자주식회사 | 2단계 급속 열처리를 이용한 강유전체 메모리 소자의 제조방법 |
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|---|---|---|---|---|
| KR100310824B1 (ko) * | 1999-01-29 | 2001-10-17 | 김영환 | 반도체장치의 캐패시터 및 그 제조방법 |
| KR100313091B1 (ko) * | 1999-12-29 | 2001-11-07 | 박종섭 | 반도체장치의 ＴａＯＮ 게이트절연막 형성방법 |
| KR100367404B1 (ko) * | 1999-12-31 | 2003-01-10 | 주식회사 하이닉스반도체 | 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법 |
| US6677640B1 (en) * | 2000-03-01 | 2004-01-13 | Micron Technology, Inc. | Memory cell with tight coupling |
| KR100333375B1 (ko) * | 2000-06-30 | 2002-04-18 | 박종섭 | 반도체 소자의 게이트 제조방법 |
| US6573150B1 (en) * | 2000-10-10 | 2003-06-03 | Applied Materials, Inc. | Integration of CVD tantalum oxide with titanium nitride and tantalum nitride to form MIM capacitors |
| US6677635B2 (en) | 2001-06-01 | 2004-01-13 | Infineon Technologies Ag | Stacked MIMCap between Cu dual damascene levels |
| US6885056B1 (en) * | 2003-10-22 | 2005-04-26 | Newport Fab, Llc | High-k dielectric stack in a MIM capacitor and method for its fabrication |
| KR100519777B1 (ko) * | 2003-12-15 | 2005-10-07 | 삼성전자주식회사 | 반도체 소자의 캐패시터 및 그 제조 방법 |
| US10608076B2 (en) * | 2017-03-22 | 2020-03-31 | Advanced Micro Devices, Inc. | Oscillating capacitor architecture in polysilicon for improved capacitance |
| US10756164B2 (en) | 2017-03-30 | 2020-08-25 | Advanced Micro Devices, Inc. | Sinusoidal shaped capacitor architecture in oxide |
| US10186510B2 (en) | 2017-05-01 | 2019-01-22 | Advanced Micro Devices, Inc. | Vertical gate all around library architecture |
| US10304728B2 (en) | 2017-05-01 | 2019-05-28 | Advanced Micro Devices, Inc. | Double spacer immersion lithography triple patterning flow and method |
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| US11862640B2 (en) | 2021-09-29 | 2024-01-02 | Advanced Micro Devices, Inc. | Cross field effect transistor (XFET) library architecture power routing |
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-
1997
- 1997-11-27 TW TW086117833A patent/TW345742B/zh not_active IP Right Cessation
-
1998
- 1998-11-17 JP JP32639898A patent/JP3694410B2/ja not_active Expired - Fee Related
- 1998-11-17 US US09/195,173 patent/US6156600A/en not_active Expired - Lifetime
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