JPH11220103A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH11220103A JPH11220103A JP10019578A JP1957898A JPH11220103A JP H11220103 A JPH11220103 A JP H11220103A JP 10019578 A JP10019578 A JP 10019578A JP 1957898 A JP1957898 A JP 1957898A JP H11220103 A JPH11220103 A JP H11220103A
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- bonding
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Abstract
(57)【要約】
【課題】 量産性に優れ、信頼性が高い超高集積密度の
ＦＲＡＭ／ＤＲＡＭ及びその製造方法を提供する。 【解決手段】 トランジスタを配置した第１の半導体基
板１１と、このトランジスタに対応したエピタキシャル
キャパシタ（５２，５３，５４，５５，５６）を有する
第２の半導体基板５１と、トランジスタの主電極領域２
１とエピタキシャルキャパシタ（５２，５３，５４，５
５，５６）とを電気的に接続する接続部（３１，４７，
５９）を少なくとも含む。第１の貼り合せ層４７を第１
の半導体基板１１の全面に形成し、第２の貼り合せ層５
９を第２の半導体基板５１の全面に形成し、第１の貼り
合せ層４７と第２の貼り合せ層５９とを突き合わせて接
着し、その後、キャパシタをパターニングする。
ＦＲＡＭ／ＤＲＡＭ及びその製造方法を提供する。 【解決手段】 トランジスタを配置した第１の半導体基
板１１と、このトランジスタに対応したエピタキシャル
キャパシタ（５２，５３，５４，５５，５６）を有する
第２の半導体基板５１と、トランジスタの主電極領域２
１とエピタキシャルキャパシタ（５２，５３，５４，５
５，５６）とを電気的に接続する接続部（３１，４７，
５９）を少なくとも含む。第１の貼り合せ層４７を第１
の半導体基板１１の全面に形成し、第２の貼り合せ層５
９を第２の半導体基板５１の全面に形成し、第１の貼り
合せ層４７と第２の貼り合せ層５９とを突き合わせて接
着し、その後、キャパシタをパターニングする。
Description
【０００１】
【発明の属する技術分野】本発明は、１ギガビット以上
の超高集積密度を実現するに好適な半導体記憶装置に係
り、特にペロブスカイト型結晶構造の誘電体薄膜層を有
するエピタキシャル・キャパシタを用いた半導体記憶装
置およびその製造方法に関する。
の超高集積密度を実現するに好適な半導体記憶装置に係
り、特にペロブスカイト型結晶構造の誘電体薄膜層を有
するエピタキシャル・キャパシタを用いた半導体記憶装
置およびその製造方法に関する。
【０００２】
【従来の技術】最近、ＦＲＡＭ（フェロエレクトリック
・ランダム・アクセス・メモリ： Ｆｅｒｒｏｅｌｅｃ
ｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）と称せられる強誘電体薄膜層を用いた記憶装置（強
誘電体メモリ）の開発が行われており、一部にはすでに
実用化されている。強誘電体メモリ（ＦＲＡＭ）は不揮
発性であり、電源を落とした後も記憶内容が失われない
という特徴を持つ。しかも、強誘電体薄膜層の膜厚が充
分薄い場合には、自発分極の反転が速く、この強誘電体
薄膜層による薄膜キャパシタを用いた半導体記憶装置は
ＭＯＳ・ＤＲＡＭ（以下において「ＤＲＡＭ」と略称す
る。）並みに高速の書き込み、読み出しが可能である。
また、ＤＲＡＭと同様に１ビットのメモリセルを一つの
トランジスタと一つの強誘電体キャパシタで作成するこ
とができるため、大容量化にも適している。
・ランダム・アクセス・メモリ： Ｆｅｒｒｏｅｌｅｃ
ｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）と称せられる強誘電体薄膜層を用いた記憶装置（強
誘電体メモリ）の開発が行われており、一部にはすでに
実用化されている。強誘電体メモリ（ＦＲＡＭ）は不揮
発性であり、電源を落とした後も記憶内容が失われない
という特徴を持つ。しかも、強誘電体薄膜層の膜厚が充
分薄い場合には、自発分極の反転が速く、この強誘電体
薄膜層による薄膜キャパシタを用いた半導体記憶装置は
ＭＯＳ・ＤＲＡＭ（以下において「ＤＲＡＭ」と略称す
る。）並みに高速の書き込み、読み出しが可能である。
また、ＤＲＡＭと同様に１ビットのメモリセルを一つの
トランジスタと一つの強誘電体キャパシタで作成するこ
とができるため、大容量化にも適している。
【０００３】強誘電体メモリに適した強誘電体薄膜に
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。
【０００４】現在、強誘電体メモリ用の強誘電体材料と
しては、主としてジルコン酸チタン酸鉛（ＰＺＴ）が用
いられているが、キュリー温度の高さ（３００℃以上）
や自発分極の大きさにもかかわらず、主成分であるＰｂ
の拡散および蒸発が比較的低い温度で起こりやすい（５
００℃）などの理由により、微細化には対応しにくいと
いわれている。
しては、主としてジルコン酸チタン酸鉛（ＰＺＴ）が用
いられているが、キュリー温度の高さ（３００℃以上）
や自発分極の大きさにもかかわらず、主成分であるＰｂ
の拡散および蒸発が比較的低い温度で起こりやすい（５
００℃）などの理由により、微細化には対応しにくいと
いわれている。
【０００５】これに対して本発明者らは、基板としてチ
タン酸ストロンチウム（ＳｒＴｉＯ3 ，以下において
「ＳＴＯ」と略称する。）単結晶などの酸化物基板を、
下部電極層として例えばルテニウム酸ストロンチウム
（ＳｒＲｕＯ3 ，以下において「ＳＲＯ」と略称す
る。）を、さらに誘電体としてＳＲＯよりやや大きな格
子定数を持つ例えば、チタン酸バリウムストロンチウム
（Ｂａx Ｓｒ1-x ＴｉＯ3 ，以下において「ＢＳＴＯ」
と略称する。）を選択し、これら各層を全てエピタキシ
ャル成長させることにより、薄膜キャパシタを構成し
た。この薄膜キャパシタの多層エピタキシャル成長に
は、ＲＦマグネトロン・スパッタリング法という成膜過
程でミスフィット転位が比較的入りにくい成膜方法を採
用するのであるが、膜厚２００ｎｍ以上の比較的厚い膜
厚をもつ薄膜においても、「エピタキシャル効果」によ
りＢＳＴＯを歪格子とすることにより、ＢＳＴＯのｃ軸
長を人工的に制御できることを見出した。つまり、Ｂａ
リッチ組成の単結晶ＢＳＴＯをチタン酸ストロンチウム
（ＳＴＯ）などの酸化物基板上に成長することにより、
酸化物基板との格子定数のミスマッチに起因する応力を
利用することによって、強誘電キュリー温度を高温側に
シフトさせることができることを見いだした。その結
果、室温領域で大きな残留分極を示し、かつ８５℃程度
まで温度を上げても十分大きな残留分極を保持できるこ
とを見いだした。
タン酸ストロンチウム（ＳｒＴｉＯ3 ，以下において
「ＳＴＯ」と略称する。）単結晶などの酸化物基板を、
下部電極層として例えばルテニウム酸ストロンチウム
（ＳｒＲｕＯ3 ，以下において「ＳＲＯ」と略称す
る。）を、さらに誘電体としてＳＲＯよりやや大きな格
子定数を持つ例えば、チタン酸バリウムストロンチウム
（Ｂａx Ｓｒ1-x ＴｉＯ3 ，以下において「ＢＳＴＯ」
と略称する。）を選択し、これら各層を全てエピタキシ
ャル成長させることにより、薄膜キャパシタを構成し
た。この薄膜キャパシタの多層エピタキシャル成長に
は、ＲＦマグネトロン・スパッタリング法という成膜過
程でミスフィット転位が比較的入りにくい成膜方法を採
用するのであるが、膜厚２００ｎｍ以上の比較的厚い膜
厚をもつ薄膜においても、「エピタキシャル効果」によ
りＢＳＴＯを歪格子とすることにより、ＢＳＴＯのｃ軸
長を人工的に制御できることを見出した。つまり、Ｂａ
リッチ組成の単結晶ＢＳＴＯをチタン酸ストロンチウム
（ＳＴＯ）などの酸化物基板上に成長することにより、
酸化物基板との格子定数のミスマッチに起因する応力を
利用することによって、強誘電キュリー温度を高温側に
シフトさせることができることを見いだした。その結
果、室温領域で大きな残留分極を示し、かつ８５℃程度
まで温度を上げても十分大きな残留分極を保持できるこ
とを見いだした。
【０００６】また、本発明者らは、Ｓｒリッチ組成の単
結晶ＢＳＴＯを使用することにより、例えば膜厚２０ｎ
ｍで誘電率８００以上というＤＲＡＭ用キャパシタとし
て非常に好ましい高誘電特性を実現できることを実験的
に確認している。これに比し、同じ膜厚の多結晶膜でキ
ャパシタを作成したときの誘電率は、高々２００程度で
あるから、Ｓｒリッチ組成の単結晶ＢＳＴＯを使用する
ことにより、多結晶誘電体薄膜の数倍大きな高誘電体薄
膜が得られたことになる。
結晶ＢＳＴＯを使用することにより、例えば膜厚２０ｎ
ｍで誘電率８００以上というＤＲＡＭ用キャパシタとし
て非常に好ましい高誘電特性を実現できることを実験的
に確認している。これに比し、同じ膜厚の多結晶膜でキ
ャパシタを作成したときの誘電率は、高々２００程度で
あるから、Ｓｒリッチ組成の単結晶ＢＳＴＯを使用する
ことにより、多結晶誘電体薄膜の数倍大きな高誘電体薄
膜が得られたことになる。
【０００７】このように、本発明者らは、Ｂａリッチ組
成の単結晶ＢＳＴＯを使用することによって、ＦＲＡＭ
として非常に好ましい強誘電体薄膜キャパシタが実現可
能であることを確認している。Ｂａリッチ組成とは、Ｂ
ａの組成ｘ＝０．６−０．９程度を意味する。一方、Ｓ
ｒリッチ組成の単結晶ＢＳＴＯでは、誘電率の極めて高
い高誘電特性が得られ、ＤＲＡＭとして非常に好ましい
高誘電体薄膜キャパシタが実現可能であることを確認し
ている。Ｓｒリッチ組成とは、Ｓｒの組成０．６−０．
９程度（Ｂａの組成ｘ＝０．４−０．１程度）を意味す
る。従って、このエピタキシャル成長させた単結晶誘電
体薄膜のＢａ又はＳｒの組成を選ぶことにより、超高集
積密度のＦＲＡＭ又はＤＲＡＭが実現できる。すなわ
ち、エピタキシャル成長させた単結晶誘電体薄膜キャパ
シタを用いることにより、ギガビットメモリの実用化が
期待される。
成の単結晶ＢＳＴＯを使用することによって、ＦＲＡＭ
として非常に好ましい強誘電体薄膜キャパシタが実現可
能であることを確認している。Ｂａリッチ組成とは、Ｂ
ａの組成ｘ＝０．６−０．９程度を意味する。一方、Ｓ
ｒリッチ組成の単結晶ＢＳＴＯでは、誘電率の極めて高
い高誘電特性が得られ、ＤＲＡＭとして非常に好ましい
高誘電体薄膜キャパシタが実現可能であることを確認し
ている。Ｓｒリッチ組成とは、Ｓｒの組成０．６−０．
９程度（Ｂａの組成ｘ＝０．４−０．１程度）を意味す
る。従って、このエピタキシャル成長させた単結晶誘電
体薄膜のＢａ又はＳｒの組成を選ぶことにより、超高集
積密度のＦＲＡＭ又はＤＲＡＭが実現できる。すなわ
ち、エピタキシャル成長させた単結晶誘電体薄膜キャパ
シタを用いることにより、ギガビットメモリの実用化が
期待される。
【０００８】半導体集積回路の開発の歴史は１チップ当
たりの集積密度の向上とその１チップ当たりのコストの
低減への努力にあった。たとえば、ＤＲＡＭの開発は、
３年で４倍の高集積化を続けてきており、今後も同様な
傾向が続くと予測される。ますます広がるニーズに支え
られて、半導体集積回路のセルサイズはますます縮少さ
れ、強誘電体薄膜層を用いた薄膜キャパシタの採用はセ
ルサイズの縮小化に対する一つの結論とも言える。セル
サイズの縮小化の歴史を振り返ると、４ＭｂＤＲＡＭが
一つの転換期であった。４ＭｂＤＲＡＭではキャパシタ
面積の関係から、平面構造では十分な容量を確保できな
くなり、穴を掘ってこの中にキャパシタを埋め込むトレ
ンチ型や２層構造のキャパシタをトランジスタの上に積
み上げるスタック型等の３次元キャパシタ構造を採用せ
ざるを得なくなったのである。しかし、さらに集積密度
が向上し、２５６ＭｂＤＲＡＭあるいは１ＧｂＤＲＡＭ
においてはこれらの構造を用いても、酸化膜（ＳｉＯ2
膜）をキャパシタ絶縁膜とすることは極めて困難とな
り、高誘電体薄膜層や強誘電体薄膜層のキャパシタ絶縁
膜としての使用が浮上してきたのである。
たりの集積密度の向上とその１チップ当たりのコストの
低減への努力にあった。たとえば、ＤＲＡＭの開発は、
３年で４倍の高集積化を続けてきており、今後も同様な
傾向が続くと予測される。ますます広がるニーズに支え
られて、半導体集積回路のセルサイズはますます縮少さ
れ、強誘電体薄膜層を用いた薄膜キャパシタの採用はセ
ルサイズの縮小化に対する一つの結論とも言える。セル
サイズの縮小化の歴史を振り返ると、４ＭｂＤＲＡＭが
一つの転換期であった。４ＭｂＤＲＡＭではキャパシタ
面積の関係から、平面構造では十分な容量を確保できな
くなり、穴を掘ってこの中にキャパシタを埋め込むトレ
ンチ型や２層構造のキャパシタをトランジスタの上に積
み上げるスタック型等の３次元キャパシタ構造を採用せ
ざるを得なくなったのである。しかし、さらに集積密度
が向上し、２５６ＭｂＤＲＡＭあるいは１ＧｂＤＲＡＭ
においてはこれらの構造を用いても、酸化膜（ＳｉＯ2
膜）をキャパシタ絶縁膜とすることは極めて困難とな
り、高誘電体薄膜層や強誘電体薄膜層のキャパシタ絶縁
膜としての使用が浮上してきたのである。
【０００９】一方、１チップ当たりの集積密度の向上と
共に、そのチップサイズは増大化の傾向にある。そし
て、このチップサイズの増大と、その１チップ当たりの
コストの低減化という命題は必然的にウェハサイズの大
口径化を要求することとなり、シリコンウェハ（シリコ
ン基板）の直径は２００ｍｍ（８インチ）以上から３０
０ｍｍ（１２インチ）になりつつあり、さらに大口径化
も検討されている。またガリウム砒素（ＧａＡｓ）を中
心とする化合物半導体も直径１００ｍｍ（４インチ）以
上が、市場で入手可能で、さらに大口径化も検討されて
いる。
共に、そのチップサイズは増大化の傾向にある。そし
て、このチップサイズの増大と、その１チップ当たりの
コストの低減化という命題は必然的にウェハサイズの大
口径化を要求することとなり、シリコンウェハ（シリコ
ン基板）の直径は２００ｍｍ（８インチ）以上から３０
０ｍｍ（１２インチ）になりつつあり、さらに大口径化
も検討されている。またガリウム砒素（ＧａＡｓ）を中
心とする化合物半導体も直径１００ｍｍ（４インチ）以
上が、市場で入手可能で、さらに大口径化も検討されて
いる。
【００１０】いずれにしても、１ギガビット以上の超高
集積密度の半導体メモリに適用するには、微細なトラン
ジスタと、小面積でも一定の容量値が担保出来るキャパ
シタを３次元的に積層した構造が不可欠である。小面積
でも一定の容量値が担保出来るキャパシタとして、エピ
タキシャルキャパシタが有望であることは前述したとお
りである。トランジスタとこのエピタキシャルキャパシ
タの３次元的な積層方法として知られているのが、シリ
コン基板上に作成したトランジスタと、酸化マグネシウ
ム（ＭｇＯ）やチタン酸ストロンチウム（ＳＴＯ）など
の酸化物基板上に作成したエピタキシャルキャパシタと
の貼り合わせ構造である。例えば、特開平８−１３９２
９２号公報（同公報の図７参照）や、特開平８−２２７
９８０号公報（同公報の図１，２参照）には、およそ図
４３に示すような、シリコン基板１１とＭｇＯあるいは
ＳＴＯ基板等の酸化物基板１１０とを貼り合わせたデバ
イス構造が提案されている。
集積密度の半導体メモリに適用するには、微細なトラン
ジスタと、小面積でも一定の容量値が担保出来るキャパ
シタを３次元的に積層した構造が不可欠である。小面積
でも一定の容量値が担保出来るキャパシタとして、エピ
タキシャルキャパシタが有望であることは前述したとお
りである。トランジスタとこのエピタキシャルキャパシ
タの３次元的な積層方法として知られているのが、シリ
コン基板上に作成したトランジスタと、酸化マグネシウ
ム（ＭｇＯ）やチタン酸ストロンチウム（ＳＴＯ）など
の酸化物基板上に作成したエピタキシャルキャパシタと
の貼り合わせ構造である。例えば、特開平８−１３９２
９２号公報（同公報の図７参照）や、特開平８−２２７
９８０号公報（同公報の図１，２参照）には、およそ図
４３に示すような、シリコン基板１１とＭｇＯあるいは
ＳＴＯ基板等の酸化物基板１１０とを貼り合わせたデバ
イス構造が提案されている。
【００１１】図４３（ａ）と図４３（ｂ）とは互いに直
交する関係にある断面図である。すなわち、図４３
（ａ）のＡ−Ａ方向から見た断面図が図４３（ｂ）であ
り、図４３（ｂ）のＢ−Ｂ方向から見た断面図が図４３
（ａ）である。図４３に示すように、複数のＭＯＳトラ
ンジスタが、シリコン基板１１の上に形成されたｐウェ
ル１２の表面上にマトリクス状に配置されている。これ
らの複数のＭＯＳトランジスタは、「ＳＴＩ（シャロー
・トレンチ・アイソレーション：ＳｈａｌｌｏｗＴｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域」と称される埋込み
酸化膜からなる素子分離領域１３で互いに分離されてい
る。図４３のＭＯＳトランジスタは、ｐウェル１２の表
面のゲート酸化膜２９及びゲート電極３７、ｐウェル１
２内のｎ+領域からなるソース領域２１及びドレイン領
域２２等から形成されている。なおここでゲート電極３
７は、ワード線の一部を成すものである。
交する関係にある断面図である。すなわち、図４３
（ａ）のＡ−Ａ方向から見た断面図が図４３（ｂ）であ
り、図４３（ｂ）のＢ−Ｂ方向から見た断面図が図４３
（ａ）である。図４３に示すように、複数のＭＯＳトラ
ンジスタが、シリコン基板１１の上に形成されたｐウェ
ル１２の表面上にマトリクス状に配置されている。これ
らの複数のＭＯＳトランジスタは、「ＳＴＩ（シャロー
・トレンチ・アイソレーション：ＳｈａｌｌｏｗＴｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域」と称される埋込み
酸化膜からなる素子分離領域１３で互いに分離されてい
る。図４３のＭＯＳトランジスタは、ｐウェル１２の表
面のゲート酸化膜２９及びゲート電極３７、ｐウェル１
２内のｎ+領域からなるソース領域２１及びドレイン領
域２２等から形成されている。なおここでゲート電極３
７は、ワード線の一部を成すものである。
【００１２】また、ドレイン領域２２上には図示を省略
したビット線コンタクトプラグを介してビット線３５が
形成されている。ｎ+ ソース領域２１は、不純物を添加
した多結晶シリコン（ドープドポリシリコン）や高融点
金属等のキャパシタコンタクトプラグ３１を介して、上
方に配置されたエピタキシャルキャパシタ（５６，５
５，５４，５３，５２）に接続されている。
したビット線コンタクトプラグを介してビット線３５が
形成されている。ｎ+ ソース領域２１は、不純物を添加
した多結晶シリコン（ドープドポリシリコン）や高融点
金属等のキャパシタコンタクトプラグ３１を介して、上
方に配置されたエピタキシャルキャパシタ（５６，５
５，５４，５３，５２）に接続されている。
【００１３】エピタキシャルキャパシタは上部バリア金
属層５６、ＳＲＯ等の上部電極層５５、ＢＳＴＯ等の誘
電体薄膜層５４、ＳＲＯ等の下部電極層５３、下部バリ
ア金属層５２とから構成されている。図４３で、上部電
極層５５が下で、下部電極層５３が上に示されているの
は、これら各層を製造工程に依拠して命名しているから
にすぎない。すなわち、ＭｇＯやＳＴＯなどの酸化物基
板１１０の上に下部バリア金属層５２、下部電極層５
３、誘電体薄膜層５４、上部電極層５５、上部バリア金
属層５６をこの順に積層して、キャパシタ部を構成し、
この酸化物基板１１０を上下半転してから、ＭＯＳトラ
ンジスタが形成されたシリコン基板１１と貼り合わせて
いるから、たまたまこのような順序の呼称になっている
にすぎない。この貼り合わせは、図４３に示すように、
シリコン基板１１側の第１の貼り合せ層４９と、酸化物
基板１１０側の第２の貼り合せ層５７とを互いに接触さ
せて実現している。図４３において符号３２，３３，３
４，３６，３７，３８は酸化膜（ＳｉＯ2 膜）、ＰＳＧ
膜、ＢＰＳＧ膜、窒化膜（Ｓｉ3Ｎ4 膜）、あるいはポ
リイミド膜などの絶縁膜である。
属層５６、ＳＲＯ等の上部電極層５５、ＢＳＴＯ等の誘
電体薄膜層５４、ＳＲＯ等の下部電極層５３、下部バリ
ア金属層５２とから構成されている。図４３で、上部電
極層５５が下で、下部電極層５３が上に示されているの
は、これら各層を製造工程に依拠して命名しているから
にすぎない。すなわち、ＭｇＯやＳＴＯなどの酸化物基
板１１０の上に下部バリア金属層５２、下部電極層５
３、誘電体薄膜層５４、上部電極層５５、上部バリア金
属層５６をこの順に積層して、キャパシタ部を構成し、
この酸化物基板１１０を上下半転してから、ＭＯＳトラ
ンジスタが形成されたシリコン基板１１と貼り合わせて
いるから、たまたまこのような順序の呼称になっている
にすぎない。この貼り合わせは、図４３に示すように、
シリコン基板１１側の第１の貼り合せ層４９と、酸化物
基板１１０側の第２の貼り合せ層５７とを互いに接触さ
せて実現している。図４３において符号３２，３３，３
４，３６，３７，３８は酸化膜（ＳｉＯ2 膜）、ＰＳＧ
膜、ＢＰＳＧ膜、窒化膜（Ｓｉ3Ｎ4 膜）、あるいはポ
リイミド膜などの絶縁膜である。
【００１４】
【発明が解決しようとする課題】このように、図４３に
示す酸化物基板１１０を用いた半導体記憶装置は、酸化
物基板１１０上に成長することにより、酸化物基板１１
０と誘電体薄膜層５４との格子定数のミスマッチに起因
する応力を利用して、強誘電キュリー温度を高温側にシ
フトさせ、室温における強誘電体特性を実現したもので
あった。つまり、「エピタキシャル効果」によりＢＳＴ
Ｏを歪格子とし、ＢＳＴＯのｃ軸長を人工的に制御する
ためには、酸化物基板１１０が必須であった。
示す酸化物基板１１０を用いた半導体記憶装置は、酸化
物基板１１０上に成長することにより、酸化物基板１１
０と誘電体薄膜層５４との格子定数のミスマッチに起因
する応力を利用して、強誘電キュリー温度を高温側にシ
フトさせ、室温における強誘電体特性を実現したもので
あった。つまり、「エピタキシャル効果」によりＢＳＴ
Ｏを歪格子とし、ＢＳＴＯのｃ軸長を人工的に制御する
ためには、酸化物基板１１０が必須であった。
【００１５】しかし、このことは、酸化物基板１１０を
用いた半導体記憶装置が以下のような不具合を呈するこ
とになる。
用いた半導体記憶装置が以下のような不具合を呈するこ
とになる。
【００１６】（１）口径が８インチ以上のシリコンウェ
ハ（シリコン基板）は、商業的に容易に入手可能である
のに対し、ＭｇＯ基板やＳＴＯ基板等の酸化物基板は口
径３インチ以上のものを入手するのは研究レベルにおい
てさえ困難である。口径３インチ以下の基板（ウェハ）
を基礎としたのでは、半導体記憶装置の量産化は困難で
ある。したがって、酸化物基板１１０を用いた半導体記
憶装置は、１チップ当たりの生産コストも高くなってし
まう。
ハ（シリコン基板）は、商業的に容易に入手可能である
のに対し、ＭｇＯ基板やＳＴＯ基板等の酸化物基板は口
径３インチ以上のものを入手するのは研究レベルにおい
てさえ困難である。口径３インチ以下の基板（ウェハ）
を基礎としたのでは、半導体記憶装置の量産化は困難で
ある。したがって、酸化物基板１１０を用いた半導体記
憶装置は、１チップ当たりの生産コストも高くなってし
まう。
【００１７】（２）シリコン基板の熱膨脹率が２．５ｐ
ｐｍ／℃であるのに対し、ＭｇＯ基板やＳＴＯ基板は９
ｐｐｍ／℃以上の熱膨脹率を持つため、例えば５００℃
で貼り付けを行ったとすると室温に冷却したときに酸化
物基板には数十ｋｇ／ｍｍ2以上の引っ張り応力が加わ
り割れてしまう。万一割れない場合であっても、非常に
大きな反りが発生する。ギガビット時代の半導体記憶装
置は、ディープサブミクロン乃至ナノメータレベルの超
微細加工が要求されるため、基板に反りが発生すれば、
それ以降のリソグラフィー工程が不可能になる。
ｐｍ／℃であるのに対し、ＭｇＯ基板やＳＴＯ基板は９
ｐｐｍ／℃以上の熱膨脹率を持つため、例えば５００℃
で貼り付けを行ったとすると室温に冷却したときに酸化
物基板には数十ｋｇ／ｍｍ2以上の引っ張り応力が加わ
り割れてしまう。万一割れない場合であっても、非常に
大きな反りが発生する。ギガビット時代の半導体記憶装
置は、ディープサブミクロン乃至ナノメータレベルの超
微細加工が要求されるため、基板に反りが発生すれば、
それ以降のリソグラフィー工程が不可能になる。
【００１８】さらに、このような酸化物基板１１０を用
いたことに固有の不具合に加え、図４３に示す半導体記
憶装置は、 （３）シリコン基板１１の表面は金属電極部（第１の貼
り合せ層）４９と絶縁部３４で構成されている。一方酸
化物基板１１０のシリコン基板１１に対向する表面は金
属電極部（第２の貼り合せ層）５７と絶縁部３８とで構
成されている。金属電極部４９，５７同士の接続の条件
と絶縁部３４，３８同士の接続の条件は、一般に異な
る。従って、これらの金属電極部４９，５７と絶縁部３
４，３８を同一の条件として、２つの基板１１，１１０
を互いに均一に接着するのは困難である。
いたことに固有の不具合に加え、図４３に示す半導体記
憶装置は、 （３）シリコン基板１１の表面は金属電極部（第１の貼
り合せ層）４９と絶縁部３４で構成されている。一方酸
化物基板１１０のシリコン基板１１に対向する表面は金
属電極部（第２の貼り合せ層）５７と絶縁部３８とで構
成されている。金属電極部４９，５７同士の接続の条件
と絶縁部３４，３８同士の接続の条件は、一般に異な
る。従って、これらの金属電極部４９，５７と絶縁部３
４，３８を同一の条件として、２つの基板１１，１１０
を互いに均一に接着するのは困難である。
【００１９】（４）シリコン基板１１上に作成されたト
ランジスタの電極部（ソース領域）２１のパターンと、
酸化物基板１１０上に作成されたキャパシタの電極部
（上部電極層５５、上部バリア金属層５６）のパターン
を１対１に対応させて接続する必要があるが、上述した
ように熱膨脹率が異なる基板上に作成したパターン同士
を、高温で、ウェハ全面に渡ってサブミクロンの精度で
整合させることは事実上不可能である。
ランジスタの電極部（ソース領域）２１のパターンと、
酸化物基板１１０上に作成されたキャパシタの電極部
（上部電極層５５、上部バリア金属層５６）のパターン
を１対１に対応させて接続する必要があるが、上述した
ように熱膨脹率が異なる基板上に作成したパターン同士
を、高温で、ウェハ全面に渡ってサブミクロンの精度で
整合させることは事実上不可能である。
【００２０】という、構造に起因した問題点を有してい
た。
た。
【００２１】上記問題点を鑑み、本発明は、ギガビット
以上の大容量で、且つ製品単価の安い半導体記憶装置
（半導体メモリ）を提供することを目的とする。
以上の大容量で、且つ製品単価の安い半導体記憶装置
（半導体メモリ）を提供することを目的とする。
【００２２】本発明の他の目的は、大量生産が容易な、
強誘電体薄膜層、あるいは高誘電率薄膜層を使用した半
導体記憶装置を提供することを目的とする。
強誘電体薄膜層、あるいは高誘電率薄膜層を使用した半
導体記憶装置を提供することを目的とする。
【００２３】本発明のさらに他の目的は、単結晶誘電体
薄膜キャパシタをエピタキシャル成長する際に、大口径
化が容易な半導体基板を基礎とすることが可能な半導体
記憶装置の新規な構造を提供することを目的とする。
薄膜キャパシタをエピタキシャル成長する際に、大口径
化が容易な半導体基板を基礎とすることが可能な半導体
記憶装置の新規な構造を提供することを目的とする。
【００２４】本発明のさらに他の目的は、ディープサブ
ミクロン乃至ナノメータレベルの超微細加工が容易な単
結晶誘電体薄膜キャパシタを有する半導体記憶装置を提
供することである。
ミクロン乃至ナノメータレベルの超微細加工が容易な単
結晶誘電体薄膜キャパシタを有する半導体記憶装置を提
供することである。
【００２５】本発明のさらに他の目的は、貼り合せ層相
互間で、良好な接合界面が得られ、オープン不良が生じ
ることのない半導体記憶装置を提供することである。
互間で、良好な接合界面が得られ、オープン不良が生じ
ることのない半導体記憶装置を提供することである。
【００２６】本発明のさらに他の目的は、隣接するメモ
リーセル間におけるリーク電流やショート不良の恐れの
ない半導体記憶装置を提供することである。
リーセル間におけるリーク電流やショート不良の恐れの
ない半導体記憶装置を提供することである。
【００２７】本発明のさらに他の目的は、ギガビット以
上の大容量化が容易で、且つ製造単価の安い半導体記憶
装置の製造方法を提供することである。
上の大容量化が容易で、且つ製造単価の安い半導体記憶
装置の製造方法を提供することである。
【００２８】本発明のさらに他の目的は、強誘電体薄膜
層、あるいは高誘電率薄膜層を使用した半導体記憶装置
を大量生産するための製造方法を提供することである。
層、あるいは高誘電率薄膜層を使用した半導体記憶装置
を大量生産するための製造方法を提供することである。
【００２９】本発明のさらに他の目的は、大口径基板上
に単結晶誘電体薄膜キャパシタをエピタキシャル成長す
ることが可能な半導体記憶装置の製造方法を提供するこ
とである。
に単結晶誘電体薄膜キャパシタをエピタキシャル成長す
ることが可能な半導体記憶装置の製造方法を提供するこ
とである。
【００３０】本発明のさらに他の目的は、サブクォータ
ーミクロン乃至ナノメータレベルの超微細加工が容易な
単結晶誘電体薄膜キャパシタを有する半導体記憶装置の
製造方法を提供することである。
ーミクロン乃至ナノメータレベルの超微細加工が容易な
単結晶誘電体薄膜キャパシタを有する半導体記憶装置の
製造方法を提供することである。
【００３１】本発明のさらに他の目的は、貼り合せ層相
互間で、良好な接合界面が得られ、オープン不良が生じ
ることのない半導体記憶装置の製造方法を提供すること
である。
互間で、良好な接合界面が得られ、オープン不良が生じ
ることのない半導体記憶装置の製造方法を提供すること
である。
【００３２】本発明のさらに他の目的は、隣接するメモ
リーセル間におけるリーク電流やショート不良の恐れの
ない半導体記憶装置の製造方法を提供することである。
リーセル間におけるリーク電流やショート不良の恐れの
ない半導体記憶装置の製造方法を提供することである。
【００３３】
【課題を解決するための手段】発明者らは、上述した目
的を達成するために、種々の考察、シミュレーションお
よび実験を行って検討を重ねた結果、以下の第１乃至第
３の発明を得た。
的を達成するために、種々の考察、シミュレーションお
よび実験を行って検討を重ねた結果、以下の第１乃至第
３の発明を得た。
【００３４】即ち、第１の発明は、複数のトランジスタ
をマトリクス状に配置した第１の半導体基板と、この複
数のトランジスタのそれぞれに対応した複数のペロブス
カイト型構造エピタキシャルキャパシタを有する第２の
半導体基板と、トランジスタのそれぞれの主電極領域と
エピタキシャルキャパシタとを一対一に対応させて電気
的に接続する接続部とを少なくとも含むことを特徴とす
る半導体記憶装置である。ここで、「第１の半導体基
板」および「第２の半導体基板」は、チョコラルスキー
法（ＣＺ法）、フローティングゾーン法（ＦＺ法）、あ
るいは磁場印加チョコラルスキー法（ＭＣＺ法）等によ
るバルク単結晶の成長方法によって得られた半導体基板
を意味する。いわゆるシリコンウェハやガリウム砒素ウ
ェハ等の形で商業的に入手可能な半導体基板を意味す
る。大口径化の観点からは、特にシリコンウェハが好ま
しい。すなわち、第１の発明における半導体基板は、半
導体記憶装置の製造工程開始時に８インチΦ乃至１２イ
ンチΦ等の所定の形状を有して存在するシリコンウェハ
等の半導体基板であればよい。工程開始時にはアモルフ
ァスもしくは多結晶であって、その後電子ビームアニー
ル、もしくはレーザアニール、その他の熱処理によって
単結晶化された半導体や、工程開始後に何らかの手法で
形成された半導体等を除外する意である。ＣＺ法、ＦＺ
法、ＭＣＺ法等によるシリコンウェハ上にエピタキシャ
ル成長したエピタキシャルウェハや、これらのシリコン
ウェハを用いたＳＯＩ基板等も本発明の「第１の半導体
基板」および「第２の半導体基板」に該当することは勿
論である。
をマトリクス状に配置した第１の半導体基板と、この複
数のトランジスタのそれぞれに対応した複数のペロブス
カイト型構造エピタキシャルキャパシタを有する第２の
半導体基板と、トランジスタのそれぞれの主電極領域と
エピタキシャルキャパシタとを一対一に対応させて電気
的に接続する接続部とを少なくとも含むことを特徴とす
る半導体記憶装置である。ここで、「第１の半導体基
板」および「第２の半導体基板」は、チョコラルスキー
法（ＣＺ法）、フローティングゾーン法（ＦＺ法）、あ
るいは磁場印加チョコラルスキー法（ＭＣＺ法）等によ
るバルク単結晶の成長方法によって得られた半導体基板
を意味する。いわゆるシリコンウェハやガリウム砒素ウ
ェハ等の形で商業的に入手可能な半導体基板を意味す
る。大口径化の観点からは、特にシリコンウェハが好ま
しい。すなわち、第１の発明における半導体基板は、半
導体記憶装置の製造工程開始時に８インチΦ乃至１２イ
ンチΦ等の所定の形状を有して存在するシリコンウェハ
等の半導体基板であればよい。工程開始時にはアモルフ
ァスもしくは多結晶であって、その後電子ビームアニー
ル、もしくはレーザアニール、その他の熱処理によって
単結晶化された半導体や、工程開始後に何らかの手法で
形成された半導体等を除外する意である。ＣＺ法、ＦＺ
法、ＭＣＺ法等によるシリコンウェハ上にエピタキシャ
ル成長したエピタキシャルウェハや、これらのシリコン
ウェハを用いたＳＯＩ基板等も本発明の「第１の半導体
基板」および「第２の半導体基板」に該当することは勿
論である。
【００３５】「トランジスタの主電極領域」とは、トラ
ンジスタのソース領域もしくはドレイン領域の一方の意
である。通常トランジスタのソース領域およびドレイン
領域は、対称に形成されているので、いずれをトランジ
スタのソース領域と呼ぶか、トランジスタのドレイン領
域と呼ぶかは、単なる呼び方の問題にすぎない。第１の
発明の「トランジスタの主電極領域とエピタキシャルキ
ャパシタとを電気的に接続する接続部」は、トランジス
タの主電極領域に接続されるキャパシタコンタクトプラ
グ部と、このキャパシタコンタクトプラグ部に接続され
る第１の貼り合せ層と第２の貼り合せ層とを少なくとも
有する接続部である。
ンジスタのソース領域もしくはドレイン領域の一方の意
である。通常トランジスタのソース領域およびドレイン
領域は、対称に形成されているので、いずれをトランジ
スタのソース領域と呼ぶか、トランジスタのドレイン領
域と呼ぶかは、単なる呼び方の問題にすぎない。第１の
発明の「トランジスタの主電極領域とエピタキシャルキ
ャパシタとを電気的に接続する接続部」は、トランジス
タの主電極領域に接続されるキャパシタコンタクトプラ
グ部と、このキャパシタコンタクトプラグ部に接続され
る第１の貼り合せ層と第２の貼り合せ層とを少なくとも
有する接続部である。
【００３６】第１の発明で用いるペロブスカイト型構造
エピタキシャルキャパシタの誘電体材料としては、成分
としてＰｂやＢｉ等の低融点金属を含まない、熱的に安
定なＢａＴｉＯ3 系の単結晶材料が適している。すなわ
ち、ＡＢＯ3 で表される組成式において、Ａとしては主
としてＢａからなり、その一部をＳｒあるいはＣａのう
ち少なくとも１種類の元素で置換しても構わない。Ｂと
して、Ｔｉ，Ｓｎ，Ｚｒ，Ｈｆなどおよびそれらの固溶
系、さらにはＭｇ1/3 Ｔａ2/3 ，Ｍｇ1/3 Ｎｂ2/3 ，Ｚ
ｎ1/3 Ｎｂ2/3 ，Ｚｎ1/3 Ｔａ2/3 などの複合化合物お
よびそれらの固溶系を使用することができる。
エピタキシャルキャパシタの誘電体材料としては、成分
としてＰｂやＢｉ等の低融点金属を含まない、熱的に安
定なＢａＴｉＯ3 系の単結晶材料が適している。すなわ
ち、ＡＢＯ3 で表される組成式において、Ａとしては主
としてＢａからなり、その一部をＳｒあるいはＣａのう
ち少なくとも１種類の元素で置換しても構わない。Ｂと
して、Ｔｉ，Ｓｎ，Ｚｒ，Ｈｆなどおよびそれらの固溶
系、さらにはＭｇ1/3 Ｔａ2/3 ，Ｍｇ1/3 Ｎｂ2/3 ，Ｚ
ｎ1/3 Ｎｂ2/3 ，Ｚｎ1/3 Ｔａ2/3 などの複合化合物お
よびそれらの固溶系を使用することができる。
【００３７】また、第１の発明で用いるペロブスカイト
型構造エピタキシャルキャパシタの下地電極層（下部電
極層または上部電極層）として、やはり熱的に安定な単
結晶ルテニウム酸ストロンチウムや単結晶モリブデン酸
ストロンチウムなどのペロブスカイト型導電性酸化物が
最適であり、さらに白金、金、パラジウム、イリジウ
ム、ロジウム、レニウム、ルテニウムなどの貴金属およ
びそれらの合金やそれらの酸化物などを使用することが
できる。なお、半導体基板上に適宜バリアメタル層等を
形成してから、下部電極層をエピタキシャル成長させて
もよい。下地電極層を単結晶薄膜とし、下地電極層のｃ
軸が膜面に垂直になるようにし、下地電極層のａ軸、ｂ
軸方向の格子定数が、ペロブスカイト型誘電体薄膜層の
それより十分小さくなるようにその組成を選ぶことが好
ましい。このようにすれば、下地電極層と誘電体薄膜層
との格子定数のミスマッチに起因する応力を利用して、
強誘電キュリー温度を高温側にシフトさせ、室温におけ
る強誘電体特性を実現することや、高い誘電率を有した
常誘電体特性を実現することができるからである。
型構造エピタキシャルキャパシタの下地電極層（下部電
極層または上部電極層）として、やはり熱的に安定な単
結晶ルテニウム酸ストロンチウムや単結晶モリブデン酸
ストロンチウムなどのペロブスカイト型導電性酸化物が
最適であり、さらに白金、金、パラジウム、イリジウ
ム、ロジウム、レニウム、ルテニウムなどの貴金属およ
びそれらの合金やそれらの酸化物などを使用することが
できる。なお、半導体基板上に適宜バリアメタル層等を
形成してから、下部電極層をエピタキシャル成長させて
もよい。下地電極層を単結晶薄膜とし、下地電極層のｃ
軸が膜面に垂直になるようにし、下地電極層のａ軸、ｂ
軸方向の格子定数が、ペロブスカイト型誘電体薄膜層の
それより十分小さくなるようにその組成を選ぶことが好
ましい。このようにすれば、下地電極層と誘電体薄膜層
との格子定数のミスマッチに起因する応力を利用して、
強誘電キュリー温度を高温側にシフトさせ、室温におけ
る強誘電体特性を実現することや、高い誘電率を有した
常誘電体特性を実現することができるからである。
【００３８】したがって、誘電体薄膜層の組成を選ぶこ
とによって、強誘電体薄膜層も常誘電体薄膜層も任意に
選択できるので、ＦＲＡＭもＤＲＡＭも実現できる。た
とえば、Ｂａの組成０．６−１．０、好ましくは０．６
−０．９程度のＢａリッチ組成の単結晶ＢＳＴＯを使用
することによってＦＲＡＭが、Ｓｒの組成０．６−０．
９程度のＳｒリッチ組成の単結晶ＢＳＴＯを使用するこ
とによりＤＲＡＭが実現できる。
とによって、強誘電体薄膜層も常誘電体薄膜層も任意に
選択できるので、ＦＲＡＭもＤＲＡＭも実現できる。た
とえば、Ｂａの組成０．６−１．０、好ましくは０．６
−０．９程度のＢａリッチ組成の単結晶ＢＳＴＯを使用
することによってＦＲＡＭが、Ｓｒの組成０．６−０．
９程度のＳｒリッチ組成の単結晶ＢＳＴＯを使用するこ
とによりＤＲＡＭが実現できる。
【００３９】第１の発明によると、直径が２００ｍｍ
（８インチ）乃至３００ｍｍ（１２インチ）以上のシリ
コンウェハ（半導体基板）を用いることが可能となるた
め、ギガビット以上の大容量で、且つ製品単価の安い半
導体記憶装置（半導体メモリ）が実現できる。
（８インチ）乃至３００ｍｍ（１２インチ）以上のシリ
コンウェハ（半導体基板）を用いることが可能となるた
め、ギガビット以上の大容量で、且つ製品単価の安い半
導体記憶装置（半導体メモリ）が実現できる。
【００４０】第２の発明は、第１の基板上にトランジス
タを形成し、その最上層を平坦化し、基板表面とする工
程と；この基板表面全面に、トランジスタの主電極領域
と接続した平坦な第１の貼り合せ層を形成する工程と；
エピタキシャル成長により、第２の基板上に第１の電極
層と誘電体薄膜層と第２の電極層から少なくともなるキ
ャパシタ用多層構造を形成する工程と；平坦な第２の貼
り合せ層を前記キャパシタ用多層構造上の全面に形成す
る工程と；第１の貼り合せ層と第２の貼り合せ層を突き
合わせて、第１の基板と第２の基板とを互いに接着する
工程と；この接着する工程の後でキャパシタ用多層構
造、第１および第２の貼り合せ層を複数のパターンに分
離して、セル毎のキャパシタを形成する工程を少なくと
も含む半導体記憶装置の製造方法であることを特徴とす
る。ここで、「第１の基板」および「第２の基板」は、
第１の発明で定義したようなＣＺ法、ＦＺ法、ＭＣＺ法
等によるバルク単結晶の成長方法によって得られた基板
が好ましい。特に、「第２の基板」は高導電率の基板が
好ましい。そして、大口径化の観点からは、「第１の基
板」および「第２の基板」は、半導体基板、特にシリコ
ン基板が好ましい。また、「トランジスタの主電極領
域」とは、トランジスタのソース領域もしくはドレイン
領域の一方の意である。
タを形成し、その最上層を平坦化し、基板表面とする工
程と；この基板表面全面に、トランジスタの主電極領域
と接続した平坦な第１の貼り合せ層を形成する工程と；
エピタキシャル成長により、第２の基板上に第１の電極
層と誘電体薄膜層と第２の電極層から少なくともなるキ
ャパシタ用多層構造を形成する工程と；平坦な第２の貼
り合せ層を前記キャパシタ用多層構造上の全面に形成す
る工程と；第１の貼り合せ層と第２の貼り合せ層を突き
合わせて、第１の基板と第２の基板とを互いに接着する
工程と；この接着する工程の後でキャパシタ用多層構
造、第１および第２の貼り合せ層を複数のパターンに分
離して、セル毎のキャパシタを形成する工程を少なくと
も含む半導体記憶装置の製造方法であることを特徴とす
る。ここで、「第１の基板」および「第２の基板」は、
第１の発明で定義したようなＣＺ法、ＦＺ法、ＭＣＺ法
等によるバルク単結晶の成長方法によって得られた基板
が好ましい。特に、「第２の基板」は高導電率の基板が
好ましい。そして、大口径化の観点からは、「第１の基
板」および「第２の基板」は、半導体基板、特にシリコ
ン基板が好ましい。また、「トランジスタの主電極領
域」とは、トランジスタのソース領域もしくはドレイン
領域の一方の意である。
【００４１】第２の発明においては、第１の基板上に作
成した第１の貼り合せ層と、第２の基板上に作成した第
２の貼り合せ層は、ともにウェハ全面に渡って均一な材
料で平坦に形成されているので、ウェハ全面に渡って均
一に貼り合わせることが出来、信頼性の高い接合が可能
となる。トランジスタの主電極領域とセル毎のキャパシ
タとは、一対一に電気的に接続される。この電気的にす
るための接続部は、トランジスタの主電極領域に接続さ
れるキャパシタコンタクトプラグ部と、このキャパシタ
コンタクトプラグ部に接続される第１の貼り合せ層と第
２の貼り合せ層とにより構成すればよい。従って、これ
らの貼り合せ層は金属、又は抵抗率の低い半導体である
必要がある。あるいは第１の貼り合せ層をシリコン、第
２の貼り合せ層を金属（もしくは第１の貼り合せ層を金
属、第２の貼り合せ層をシリコン）として、貼り合わせ
た後でシリサイドを形成してもよい。いずれにしても貼
り合わせ後の第１および第２の貼り合せ層が導電体とな
っていることが最低限要求される。
成した第１の貼り合せ層と、第２の基板上に作成した第
２の貼り合せ層は、ともにウェハ全面に渡って均一な材
料で平坦に形成されているので、ウェハ全面に渡って均
一に貼り合わせることが出来、信頼性の高い接合が可能
となる。トランジスタの主電極領域とセル毎のキャパシ
タとは、一対一に電気的に接続される。この電気的にす
るための接続部は、トランジスタの主電極領域に接続さ
れるキャパシタコンタクトプラグ部と、このキャパシタ
コンタクトプラグ部に接続される第１の貼り合せ層と第
２の貼り合せ層とにより構成すればよい。従って、これ
らの貼り合せ層は金属、又は抵抗率の低い半導体である
必要がある。あるいは第１の貼り合せ層をシリコン、第
２の貼り合せ層を金属（もしくは第１の貼り合せ層を金
属、第２の貼り合せ層をシリコン）として、貼り合わせ
た後でシリサイドを形成してもよい。いずれにしても貼
り合わせ後の第１および第２の貼り合せ層が導電体とな
っていることが最低限要求される。
【００４２】露光・現像・リンス等の一連のステップか
らなるフォトリソグラフィー工程に比し、２枚の基板を
それぞれ保持し、互いに合わせ、プレスし、熱処理する
ステップからなる貼り合わせ工程は、はるかに位置合わ
せの精度が出しにくい工程である。予めトランジスタの
主電極領域に接続される第１のフランジ（第１の貼り合
せ層）と各セル毎のキャパシタの電極層に接続される第
２のフランジ（第２の貼り合せ層）をパターニングし
て、これらのフランジパターン同士がウェハ全面に渡っ
てサブミクロン乃至ナノメータレベルの精度で合うよう
に注意しながら、第１の基板と第２の基板とを機械的に
貼り合わせるのは、極めて困難である。第２の発明にお
いては、第１および第２の貼り合せ層をウェハ全面に渡
って均一に形成した後、第１および第２の貼り合せ層を
突き合わせて、第１および第２の基板とを互いに接着
し、その後、キャパシタ用多層構造、第１および第２の
貼り合せ層をエッチングにより分離して、セル毎のキャ
パシタを形成しているので、かかるサブミクロン乃至ナ
ノメータレベルの位置合わせ精度は不要である。つま
り、第１および第２の貼り合わせ層は、貼り合わせ後
に、トランジスタを形成した第１の基板上のパターンに
倣って、フォトリソグラフィー工程によりマスク合わせ
を行い、キャパシタ分離のパターニングをすればよいの
で工程が簡単になる。フォトリソグラフィー工程は、貼
り合わせ工程に比し技術的な完成度も高く、より高精度
が出せるためである。また、第１および第２の基板との
接着後に、セル毎のキャパシタとトランジスタの主電極
領域との相対的位置関係が決定されるので、多少の貼り
合わせずれはその後のフォトリソグラフィー工程でカバ
ーできるからである。
らなるフォトリソグラフィー工程に比し、２枚の基板を
それぞれ保持し、互いに合わせ、プレスし、熱処理する
ステップからなる貼り合わせ工程は、はるかに位置合わ
せの精度が出しにくい工程である。予めトランジスタの
主電極領域に接続される第１のフランジ（第１の貼り合
せ層）と各セル毎のキャパシタの電極層に接続される第
２のフランジ（第２の貼り合せ層）をパターニングし
て、これらのフランジパターン同士がウェハ全面に渡っ
てサブミクロン乃至ナノメータレベルの精度で合うよう
に注意しながら、第１の基板と第２の基板とを機械的に
貼り合わせるのは、極めて困難である。第２の発明にお
いては、第１および第２の貼り合せ層をウェハ全面に渡
って均一に形成した後、第１および第２の貼り合せ層を
突き合わせて、第１および第２の基板とを互いに接着
し、その後、キャパシタ用多層構造、第１および第２の
貼り合せ層をエッチングにより分離して、セル毎のキャ
パシタを形成しているので、かかるサブミクロン乃至ナ
ノメータレベルの位置合わせ精度は不要である。つま
り、第１および第２の貼り合わせ層は、貼り合わせ後
に、トランジスタを形成した第１の基板上のパターンに
倣って、フォトリソグラフィー工程によりマスク合わせ
を行い、キャパシタ分離のパターニングをすればよいの
で工程が簡単になる。フォトリソグラフィー工程は、貼
り合わせ工程に比し技術的な完成度も高く、より高精度
が出せるためである。また、第１および第２の基板との
接着後に、セル毎のキャパシタとトランジスタの主電極
領域との相対的位置関係が決定されるので、多少の貼り
合わせずれはその後のフォトリソグラフィー工程でカバ
ーできるからである。
【００４３】第２の発明で用いるペロブスカイト型構造
エピタキシャルキャパシタの誘電体材料としては、第１
の発明で述べたように、ＰｂやＢｉ等の低融点金属を含
まない、熱的に安定なＢａＴｉＯ3 系の単結晶材料が適
している。
エピタキシャルキャパシタの誘電体材料としては、第１
の発明で述べたように、ＰｂやＢｉ等の低融点金属を含
まない、熱的に安定なＢａＴｉＯ3 系の単結晶材料が適
している。
【００４４】また、第２の発明で用いるペロブスカイト
型構造エピタキシャルキャパシタの下地電極層（下部電
極層）として、やはり熱的に安定な単結晶ルテニウム酸
ストロンチウムや単結晶モリブデン酸ストロンチウムな
どのペロブスカイト型導電性酸化物が最適であり、さら
に白金、金、パラジウム、イリジウム、ロジウム、レニ
ウム、ルテニウムなどの貴金属およびそれらの合金やそ
れらの酸化物などを使用することができる。なお、基板
上に適宜バリアメタル層等を形成してから、下部電極層
をエピタキシャル成長させてもよい。下地電極層を単結
晶薄膜とし、下地電極層のｃ軸が膜面に垂直になるよう
にし、下地電極層のａ軸、ｂ軸方向の格子定数が、ペロ
ブスカイト型誘電体薄膜層のそれより十分小さくなるよ
うにその組成を選ぶことが好ましい。このようにすれ
ば、下地電極層と誘電体薄膜層との格子定数のミスマッ
チに起因する応力を利用して、強誘電キュリー温度を高
温側にシフトさせ、室温における強誘電体特性を実現す
ることや、高い誘電率を有した常誘電体特性を実現する
ことができるからである。したがって、誘電体薄膜層の
組成を選ぶことによって、強誘電体薄膜層も常誘電体薄
膜層も任意に選択できるので、ＦＲＡＭもＤＲＡＭも実
現できる。
型構造エピタキシャルキャパシタの下地電極層（下部電
極層）として、やはり熱的に安定な単結晶ルテニウム酸
ストロンチウムや単結晶モリブデン酸ストロンチウムな
どのペロブスカイト型導電性酸化物が最適であり、さら
に白金、金、パラジウム、イリジウム、ロジウム、レニ
ウム、ルテニウムなどの貴金属およびそれらの合金やそ
れらの酸化物などを使用することができる。なお、基板
上に適宜バリアメタル層等を形成してから、下部電極層
をエピタキシャル成長させてもよい。下地電極層を単結
晶薄膜とし、下地電極層のｃ軸が膜面に垂直になるよう
にし、下地電極層のａ軸、ｂ軸方向の格子定数が、ペロ
ブスカイト型誘電体薄膜層のそれより十分小さくなるよ
うにその組成を選ぶことが好ましい。このようにすれ
ば、下地電極層と誘電体薄膜層との格子定数のミスマッ
チに起因する応力を利用して、強誘電キュリー温度を高
温側にシフトさせ、室温における強誘電体特性を実現す
ることや、高い誘電率を有した常誘電体特性を実現する
ことができるからである。したがって、誘電体薄膜層の
組成を選ぶことによって、強誘電体薄膜層も常誘電体薄
膜層も任意に選択できるので、ＦＲＡＭもＤＲＡＭも実
現できる。
【００４５】できるだけ低温で、第１の基板と第２の基
板との貼り合わせを行うためには、第１および第２貼り
合せ層の材料や貼り合わせ方法の工夫が必要である。例
えば、第１の貼り合せ層の材料と第２の貼り合せ層の材
料とが合金化する系を選び、合金化する際の反応エネル
ギを貼り合わせに援用すればよい。第１あるいは第２の
貼り合せ層が異なる金属あるいは半導体からなり、平衡
状態図上で両方の貼り合せ層の間で合金層を形成する系
を選択することにより、貼り合わせ温度を低温化するこ
とができる。合金層を形成する系では、合金を形成した
方が自由エネルギが低くなるため、合金化過程が貼り合
わせ工程を促進するためである。また、合金化すること
によって、元の金属よりも融点を上昇したり、機械的強
度を増加させることも可能である。合金を作る系は金属
同士でもよく、またニッケルとシリコンなどのシリサイ
ドを作る金属と半導体の組合わせでも良い。
板との貼り合わせを行うためには、第１および第２貼り
合せ層の材料や貼り合わせ方法の工夫が必要である。例
えば、第１の貼り合せ層の材料と第２の貼り合せ層の材
料とが合金化する系を選び、合金化する際の反応エネル
ギを貼り合わせに援用すればよい。第１あるいは第２の
貼り合せ層が異なる金属あるいは半導体からなり、平衡
状態図上で両方の貼り合せ層の間で合金層を形成する系
を選択することにより、貼り合わせ温度を低温化するこ
とができる。合金層を形成する系では、合金を形成した
方が自由エネルギが低くなるため、合金化過程が貼り合
わせ工程を促進するためである。また、合金化すること
によって、元の金属よりも融点を上昇したり、機械的強
度を増加させることも可能である。合金を作る系は金属
同士でもよく、またニッケルとシリコンなどのシリサイ
ドを作る金属と半導体の組合わせでも良い。
【００４６】また、貼り合せ層としてＡｌ−Ｔａ、Ａｌ
−Ｃｕ，Ａｌ−Ａｕ，Ａｌ−Ｍｇ，Ｔｉ−Ｃｏ，Ｔｉ−
Ｎｉ，Ｔｉ−Ｃｕ，Ｓｉ−Ｍｎ，Ｓｉ−Ｐｄ，Ｓｉ−Ｐ
ｔ，Ｓｉ−ＡｇあるいはＳｉ−Ａｕ等のアモルファス金
属（非晶質金属）を使用し、貼り合わせる際に結晶化さ
せて結晶化のエネルギを貼り合わせに援用してもよい。
第１あるいは第２の貼り合せ層の少なくても一方を、非
晶質の金属あるいは半導体を選択することにより、貼り
合わせ温度を低温化することができる。非晶質よりも結
晶になった方が自由エネルギが低くなるため、結晶化過
程が貼り合わせ工程を促進するためである。
−Ｃｕ，Ａｌ−Ａｕ，Ａｌ−Ｍｇ，Ｔｉ−Ｃｏ，Ｔｉ−
Ｎｉ，Ｔｉ−Ｃｕ，Ｓｉ−Ｍｎ，Ｓｉ−Ｐｄ，Ｓｉ−Ｐ
ｔ，Ｓｉ−ＡｇあるいはＳｉ−Ａｕ等のアモルファス金
属（非晶質金属）を使用し、貼り合わせる際に結晶化さ
せて結晶化のエネルギを貼り合わせに援用してもよい。
第１あるいは第２の貼り合せ層の少なくても一方を、非
晶質の金属あるいは半導体を選択することにより、貼り
合わせ温度を低温化することができる。非晶質よりも結
晶になった方が自由エネルギが低くなるため、結晶化過
程が貼り合わせ工程を促進するためである。
【００４７】さらに、貼り合わせ方法の工夫としては、
（イ）貼り合せ層を真空装置内で形成後に大気中に出さ
ずに貼り合わせる、（ロ）不活性ガス中で、貼り合わせ
面をスパッタリングなどで物理的に清浄化する、（ハ）
水素などの還元性雰囲気中でのアニールにより表面の酸
化物を還元して金属面を露出するなどの化学的清浄化す
る、等の方法が望ましい。水素などで還元する場合は酸
化物生成自由エネルギ等の検討により熱力学的に還元可
能な金属層あるいは半導体層を使用する必要がある。
（ロ）または（ハ）の表面を清浄化する工程を経た後
は、大気中に晒すことなく貼り合わせ工程を行うことが
望ましい。第２の発明においては、第１および第２の貼
り合せ層をウェハ全面に渡って均一に形成した後、第１
および第２の基板とを互いに貼り合わせ、その後、フォ
トリソグラフィー工程で、セル毎のキャパシタを分離・
形成しているので、真空装置内で大気中に晒すことなく
第１および第２の基板を互いに貼り合わせることも容易
である。多少の合わせずれはその後のフォトリソグラフ
ィー工程でカバーできるからである。
（イ）貼り合せ層を真空装置内で形成後に大気中に出さ
ずに貼り合わせる、（ロ）不活性ガス中で、貼り合わせ
面をスパッタリングなどで物理的に清浄化する、（ハ）
水素などの還元性雰囲気中でのアニールにより表面の酸
化物を還元して金属面を露出するなどの化学的清浄化す
る、等の方法が望ましい。水素などで還元する場合は酸
化物生成自由エネルギ等の検討により熱力学的に還元可
能な金属層あるいは半導体層を使用する必要がある。
（ロ）または（ハ）の表面を清浄化する工程を経た後
は、大気中に晒すことなく貼り合わせ工程を行うことが
望ましい。第２の発明においては、第１および第２の貼
り合せ層をウェハ全面に渡って均一に形成した後、第１
および第２の基板とを互いに貼り合わせ、その後、フォ
トリソグラフィー工程で、セル毎のキャパシタを分離・
形成しているので、真空装置内で大気中に晒すことなく
第１および第２の基板を互いに貼り合わせることも容易
である。多少の合わせずれはその後のフォトリソグラフ
ィー工程でカバーできるからである。
【００４８】第２の発明の半導体記憶装置の製造方法に
おいて、第１の基板上にトランジスタを形成する工程が
最初である。シリコン基板の場合を例にとると、トラン
ジスタを形成する工程のプロセス温度は、約１０００℃
であり、他の工程に比し一番高い。その後、キャパシタ
用多層構造を形成する工程、および第１の貼り合せ層と
第２の貼り合せ層を突き合わせて、第１の基板と第２の
基板とを互いに接着する工程を行っているので、キャパ
シタ用多層構造に余分な熱エネルギーが与えられず、全
体としてのプロセスの低温化が可能となる。
おいて、第１の基板上にトランジスタを形成する工程が
最初である。シリコン基板の場合を例にとると、トラン
ジスタを形成する工程のプロセス温度は、約１０００℃
であり、他の工程に比し一番高い。その後、キャパシタ
用多層構造を形成する工程、および第１の貼り合せ層と
第２の貼り合せ層を突き合わせて、第１の基板と第２の
基板とを互いに接着する工程を行っているので、キャパ
シタ用多層構造に余分な熱エネルギーが与えられず、全
体としてのプロセスの低温化が可能となる。
【００４９】本発明の第２の発明によれば、大口径のシ
リコン基板等の基板を用いることが可能になるので、大
量生産に好適で、チップ当たりの製造単価も安くなる。
リコン基板等の基板を用いることが可能になるので、大
量生産に好適で、チップ当たりの製造単価も安くなる。
【００５０】第３の発明は、第１の基板上にトランジス
タを形成し、その最上層を平坦化し、基板表面とする工
程と；この基板表面全面に、トランジスタの主電極領域
と接続した平坦な第１の貼り合せ層を形成する工程と；
第２の基板の表面の全面に平坦な第２の貼り合せ層を
形成する工程と；第１の貼り合せ層と第２の貼り合せ層
を突き合わせて、第１の基板と第２の基板とを互いに接
着する工程と；この接着する工程の後に、第２の基板を
所定の厚さに薄膜化する工程と；エピタキシャル成長に
より、第２の基板上に第１の電極層と誘電体薄膜層と第
２の電極層から少なくともなるキャパシタ用多層構造の
少なくとも一部を形成する工程と；キャパシタ用多層構
造の少なくとも一部、第２の基板、第１および第２の貼
り合せ層を複数のパターンに分離して、セル毎のキャパ
シタに分離可能にする工程とを少なくとも含む半導体記
憶装置の製造方法であることを特徴とする。ここで、
「第１の基板」および「第２の基板」は、第１の発明で
定義したようなＣＺ法、ＦＺ法、ＭＣＺ法等によるバル
ク単結晶の成長方法によって得られた基板が好ましい。
特に、「第２の基板」は高導電率の基板が好ましい。そ
して、大口径化の観点からは、「第１の基板」および
「第２の基板」は、半導体基板、特にシリコン基板が好
ましい。また、「トランジスタの主電極領域」とは、ト
ランジスタのソース領域もしくはドレイン領域の一方の
意である。「第１の電極層と誘電体薄膜層と第２の電極
層のからなるキャパシタ用多層構造の少なくとも一部を
形成する工程」とは、例えば、第１の電極層のみを積層
する工程でも良く、第１の電極層と誘電体薄膜層と第２
の電極層のすべてを積層する工程でも良いという意であ
る。いずれにしても、最終的には、このキャパシタ用多
層構造は、第１の電極層と誘電体薄膜層と第２の電極層
から少なくとも構成されることになるが、セル毎のキャ
パシタに分離されるためには、これらの多層構造の各層
すべてが分離される必要はない。少なくとも第１の電極
層又は第２の電極層のいずれかが、セル毎に分離されて
いれば、電気的に独立のキャパシタとして振る舞うこと
が出来る。したがって、「キャパシタ用多層構造の少な
くとも一部、第２の基板、第１および第２の貼り合せ層
を複数のパターンに分離して、セル毎のキャパシタに分
離可能にする工程」は、少なくとも第１の電極層又は第
２の電極層のいずれか、および第２の基板、第１および
第２の貼り合せ層を分離する工程と解すべきである。第
３の発明の半導体記憶装置の製造方法においては、第１
の電極層をエピタキシャル成長し、その後第１の電極層
を分離し、更にその後に誘電体薄膜層と第２の電極層を
エピタキシャル成長するような組合わせ（時系列）で、
最終的にキャパシタ用多層構造を形成してもよい。即
ち、エピタキシャル成長により、第２の基板上に第１の
電極層と誘電体薄膜層と第２の電極層から少なくともな
るキャパシタ用多層構造を形成する場合、必ずしも一連
のステップからなるエピタキシャル成長である必要はな
く、２つのステップから構成し、その間に他の工程を挟
むことも可能である。また、上部電極層は、必ずしもエ
ピタキシャル成長で形成する必要はない。
タを形成し、その最上層を平坦化し、基板表面とする工
程と；この基板表面全面に、トランジスタの主電極領域
と接続した平坦な第１の貼り合せ層を形成する工程と；
第２の基板の表面の全面に平坦な第２の貼り合せ層を
形成する工程と；第１の貼り合せ層と第２の貼り合せ層
を突き合わせて、第１の基板と第２の基板とを互いに接
着する工程と；この接着する工程の後に、第２の基板を
所定の厚さに薄膜化する工程と；エピタキシャル成長に
より、第２の基板上に第１の電極層と誘電体薄膜層と第
２の電極層から少なくともなるキャパシタ用多層構造の
少なくとも一部を形成する工程と；キャパシタ用多層構
造の少なくとも一部、第２の基板、第１および第２の貼
り合せ層を複数のパターンに分離して、セル毎のキャパ
シタに分離可能にする工程とを少なくとも含む半導体記
憶装置の製造方法であることを特徴とする。ここで、
「第１の基板」および「第２の基板」は、第１の発明で
定義したようなＣＺ法、ＦＺ法、ＭＣＺ法等によるバル
ク単結晶の成長方法によって得られた基板が好ましい。
特に、「第２の基板」は高導電率の基板が好ましい。そ
して、大口径化の観点からは、「第１の基板」および
「第２の基板」は、半導体基板、特にシリコン基板が好
ましい。また、「トランジスタの主電極領域」とは、ト
ランジスタのソース領域もしくはドレイン領域の一方の
意である。「第１の電極層と誘電体薄膜層と第２の電極
層のからなるキャパシタ用多層構造の少なくとも一部を
形成する工程」とは、例えば、第１の電極層のみを積層
する工程でも良く、第１の電極層と誘電体薄膜層と第２
の電極層のすべてを積層する工程でも良いという意であ
る。いずれにしても、最終的には、このキャパシタ用多
層構造は、第１の電極層と誘電体薄膜層と第２の電極層
から少なくとも構成されることになるが、セル毎のキャ
パシタに分離されるためには、これらの多層構造の各層
すべてが分離される必要はない。少なくとも第１の電極
層又は第２の電極層のいずれかが、セル毎に分離されて
いれば、電気的に独立のキャパシタとして振る舞うこと
が出来る。したがって、「キャパシタ用多層構造の少な
くとも一部、第２の基板、第１および第２の貼り合せ層
を複数のパターンに分離して、セル毎のキャパシタに分
離可能にする工程」は、少なくとも第１の電極層又は第
２の電極層のいずれか、および第２の基板、第１および
第２の貼り合せ層を分離する工程と解すべきである。第
３の発明の半導体記憶装置の製造方法においては、第１
の電極層をエピタキシャル成長し、その後第１の電極層
を分離し、更にその後に誘電体薄膜層と第２の電極層を
エピタキシャル成長するような組合わせ（時系列）で、
最終的にキャパシタ用多層構造を形成してもよい。即
ち、エピタキシャル成長により、第２の基板上に第１の
電極層と誘電体薄膜層と第２の電極層から少なくともな
るキャパシタ用多層構造を形成する場合、必ずしも一連
のステップからなるエピタキシャル成長である必要はな
く、２つのステップから構成し、その間に他の工程を挟
むことも可能である。また、上部電極層は、必ずしもエ
ピタキシャル成長で形成する必要はない。
【００５１】トランジスタ形成、キャパシタ用多層構造
形成、および貼り合わせ工程の温度を比較すると、トラ
ンジスタ形成のプロセス温度が一番高い。シリコン基板
の場合を例にとると、トランジスタを形成する工程のプ
ロセス温度は、約１０００℃である。従って、工程の順
番として、第２の発明で示した第１の基板にトランジス
タを作成し、第２の基板にキャパシタ用多層構造を作成
し、第１および第２の基板とを貼り合わせる方法か、こ
の第３の発明の第１の基板にトランジスタを作成し、第
１の基板と第２の基板とを貼り合わせて研磨し、その後
キャパシタ用多層構造を作成する方法が望ましいのであ
る。
形成、および貼り合わせ工程の温度を比較すると、トラ
ンジスタ形成のプロセス温度が一番高い。シリコン基板
の場合を例にとると、トランジスタを形成する工程のプ
ロセス温度は、約１０００℃である。従って、工程の順
番として、第２の発明で示した第１の基板にトランジス
タを作成し、第２の基板にキャパシタ用多層構造を作成
し、第１および第２の基板とを貼り合わせる方法か、こ
の第３の発明の第１の基板にトランジスタを作成し、第
１の基板と第２の基板とを貼り合わせて研磨し、その後
キャパシタ用多層構造を作成する方法が望ましいのであ
る。
【００５２】第３の発明においては、第１の基板上に作
成した第１の貼り合せ層と、第２の基板上に作成した第
２の貼り合せ層は、ともにウェハ全面に渡って均一な材
料で平坦に形成されているので、ウェハ全面に渡って均
一に貼り合わせることが出来、信頼性の高い接合が可能
となる。トランジスタの主電極領域とセル毎のキャパシ
タを、一対一に電気的に接続するための接続部は、トラ
ンジスタの主電極領域に接続されるキャパシタコンタク
トプラグ部と、このキャパシタコンタクトプラグ部に接
続される第１の貼り合せ層と第２の貼り合せ層とにより
構成されることとなる。従って、これらの貼り合せ層は
金属、又は抵抗率の低い半導体である必要がある。ある
いは第１の貼り合せ層をシリコン、第２の貼り合せ層を
金属（もしくは第１の貼り合せ層を金属、第２の貼り合
せ層をシリコン）として、貼り合わせた後でシリサイド
を形成してもよい。
成した第１の貼り合せ層と、第２の基板上に作成した第
２の貼り合せ層は、ともにウェハ全面に渡って均一な材
料で平坦に形成されているので、ウェハ全面に渡って均
一に貼り合わせることが出来、信頼性の高い接合が可能
となる。トランジスタの主電極領域とセル毎のキャパシ
タを、一対一に電気的に接続するための接続部は、トラ
ンジスタの主電極領域に接続されるキャパシタコンタク
トプラグ部と、このキャパシタコンタクトプラグ部に接
続される第１の貼り合せ層と第２の貼り合せ層とにより
構成されることとなる。従って、これらの貼り合せ層は
金属、又は抵抗率の低い半導体である必要がある。ある
いは第１の貼り合せ層をシリコン、第２の貼り合せ層を
金属（もしくは第１の貼り合せ層を金属、第２の貼り合
せ層をシリコン）として、貼り合わせた後でシリサイド
を形成してもよい。
【００５３】第３の発明においては、第１および第２の
貼り合せ層をウェハ全面に渡って均一に形成した後、第
１および第２の貼り合せ層を突き合わせて、第１および
第２の基板とを互いに接着し、その後、キャパシタ用多
層構造の少なくとも一部を形成し、このキャパシタ用多
層構造の少なくとも一部、第１および第２の貼り合せ層
をエッチングにより分離して、セル毎のキャパシタを形
成しているので、貼り合わせ時には、サブミクロン乃至
ナノメータレベルの位置合わせ精度は不要である。なぜ
ならば、第１および第２の基板との接着後に、セル毎の
キャパシタとトランジスタの主電極領域との相対的位置
関係が決定されるからである。つまり、貼り合わせ後
に、キャパシタ用多層構造を形成し、トランジスタを形
成した第１の基板上のパターンに倣って、フォトリソグ
ラフィー工程によりマスク合わせを行い、キャパシタ分
離のパターニングをすればよいので、貼り合わせ時の位
置合わせ工程が簡単になる。多少の貼り合わせずれはこ
の後のフォトリソグラフィー工程に何ら影響を与えるこ
とはない。
貼り合せ層をウェハ全面に渡って均一に形成した後、第
１および第２の貼り合せ層を突き合わせて、第１および
第２の基板とを互いに接着し、その後、キャパシタ用多
層構造の少なくとも一部を形成し、このキャパシタ用多
層構造の少なくとも一部、第１および第２の貼り合せ層
をエッチングにより分離して、セル毎のキャパシタを形
成しているので、貼り合わせ時には、サブミクロン乃至
ナノメータレベルの位置合わせ精度は不要である。なぜ
ならば、第１および第２の基板との接着後に、セル毎の
キャパシタとトランジスタの主電極領域との相対的位置
関係が決定されるからである。つまり、貼り合わせ後
に、キャパシタ用多層構造を形成し、トランジスタを形
成した第１の基板上のパターンに倣って、フォトリソグ
ラフィー工程によりマスク合わせを行い、キャパシタ分
離のパターニングをすればよいので、貼り合わせ時の位
置合わせ工程が簡単になる。多少の貼り合わせずれはこ
の後のフォトリソグラフィー工程に何ら影響を与えるこ
とはない。
【００５４】第３の発明で用いるペロブスカイト型構造
エピタキシャルキャパシタの誘電体材料としては、既に
第１の発明で説明したＢａＴｉＯ3 系の単結晶材料が適
している。また、第３の発明で用いるペロブスカイト型
構造エピタキシャルキャパシタの下地電極層（下部電極
層）として、熱的に安定な単結晶ルテニウム酸ストロン
チウムや単結晶モリブデン酸ストロンチウムなどのペロ
ブスカイト型導電性酸化物が最適であり、さらに白金、
金、パラジウム、イリジウム、ロジウム、レニウム、ル
テニウムなどの貴金属およびそれらの合金やそれらの酸
化物などを使用することができる。なお、基板上に適宜
バリアメタル層等を形成してから、下部電極層をエピタ
キシャル成長させてもよい。下地電極層を単結晶薄膜と
し、下地電極層のｃ軸が膜面に垂直になるようにし、下
地電極層のａ軸、ｂ軸方向の格子定数が、ペロブスカイ
ト型誘電体薄膜層のそれより十分小さくなるようにその
組成を選ぶことが好ましい。このようにすれば、下地電
極層と誘電体薄膜層との格子定数のミスマッチに起因す
る応力を利用して、強誘電キュリー温度を高温側にシフ
トさせ、室温における強誘電体特性を実現することや、
高い誘電率を有した常誘電体特性を実現することができ
るからである。したがって、誘電体薄膜層の組成を選ぶ
ことによって、強誘電体薄膜層も常誘電体薄膜層も任意
に選択できるので、ＦＲＡＭもＤＲＡＭも実現できる。
上記において、「上部電極層は、必ずしもエピタキシャ
ル成長で形成する必要はない」と述べたが、これは、下
部電極層のａ軸、ｂ軸方向の格子定数が、誘電体薄膜層
のそれより十分小さくなり、下部電極層と誘電体薄膜層
との間に格子定数のミスマッチが生じていれば、所望の
強誘電体特性や高誘電体特性が得られるからである。
エピタキシャルキャパシタの誘電体材料としては、既に
第１の発明で説明したＢａＴｉＯ3 系の単結晶材料が適
している。また、第３の発明で用いるペロブスカイト型
構造エピタキシャルキャパシタの下地電極層（下部電極
層）として、熱的に安定な単結晶ルテニウム酸ストロン
チウムや単結晶モリブデン酸ストロンチウムなどのペロ
ブスカイト型導電性酸化物が最適であり、さらに白金、
金、パラジウム、イリジウム、ロジウム、レニウム、ル
テニウムなどの貴金属およびそれらの合金やそれらの酸
化物などを使用することができる。なお、基板上に適宜
バリアメタル層等を形成してから、下部電極層をエピタ
キシャル成長させてもよい。下地電極層を単結晶薄膜と
し、下地電極層のｃ軸が膜面に垂直になるようにし、下
地電極層のａ軸、ｂ軸方向の格子定数が、ペロブスカイ
ト型誘電体薄膜層のそれより十分小さくなるようにその
組成を選ぶことが好ましい。このようにすれば、下地電
極層と誘電体薄膜層との格子定数のミスマッチに起因す
る応力を利用して、強誘電キュリー温度を高温側にシフ
トさせ、室温における強誘電体特性を実現することや、
高い誘電率を有した常誘電体特性を実現することができ
るからである。したがって、誘電体薄膜層の組成を選ぶ
ことによって、強誘電体薄膜層も常誘電体薄膜層も任意
に選択できるので、ＦＲＡＭもＤＲＡＭも実現できる。
上記において、「上部電極層は、必ずしもエピタキシャ
ル成長で形成する必要はない」と述べたが、これは、下
部電極層のａ軸、ｂ軸方向の格子定数が、誘電体薄膜層
のそれより十分小さくなり、下部電極層と誘電体薄膜層
との間に格子定数のミスマッチが生じていれば、所望の
強誘電体特性や高誘電体特性が得られるからである。
【００５５】できるだけ低温で、第１の基板と第２の基
板との貼り合わせを行うためには、第１および第２の貼
り合せ層の材料や貼り合わせ方法の工夫が必要である。
例えば、第１の貼り合せ層の材料と第２の貼り合せ層の
材料とが合金化する系を選び、合金化する際の反応エネ
ルギを貼り合わせに援用すればよい。第１あるいは第２
の貼り合せ層が異なる金属あるいは半導体からなり、平
衡状態図上で両方の貼り合せ層の間で合金層を形成する
系を選択することにより、貼り合わせ温度を低温化する
ことができる。合金層を形成する系では、合金を形成し
た方が自由エネルギが低くなるため、合金化過程が貼り
合わせ工程を促進するためである。また、合金化するこ
とによって、元の金属よりも融点を上昇したり、機械的
強度を増加させることも可能である。合金を作る系は金
属同士でもよく、またニッケルとシリコンなどのシリサ
イドを作る金属と半導体の組合わせでも良い。
板との貼り合わせを行うためには、第１および第２の貼
り合せ層の材料や貼り合わせ方法の工夫が必要である。
例えば、第１の貼り合せ層の材料と第２の貼り合せ層の
材料とが合金化する系を選び、合金化する際の反応エネ
ルギを貼り合わせに援用すればよい。第１あるいは第２
の貼り合せ層が異なる金属あるいは半導体からなり、平
衡状態図上で両方の貼り合せ層の間で合金層を形成する
系を選択することにより、貼り合わせ温度を低温化する
ことができる。合金層を形成する系では、合金を形成し
た方が自由エネルギが低くなるため、合金化過程が貼り
合わせ工程を促進するためである。また、合金化するこ
とによって、元の金属よりも融点を上昇したり、機械的
強度を増加させることも可能である。合金を作る系は金
属同士でもよく、またニッケルとシリコンなどのシリサ
イドを作る金属と半導体の組合わせでも良い。
【００５６】また、貼り合せ層としてＡｌ−Ｔａ等のア
モルファス金属（非晶質金属）を使用し、貼り合わせる
際に結晶化させて結晶化のエネルギを貼り合わせに援用
してもよい。第１あるいは第２の貼り合せ層の少なくて
も一方に、非晶質の金属あるいは半導体を選択すること
により、貼り合わせ温度を低温化することができる。非
晶質よりも結晶になった方が自由エネルギが低くなるた
め、結晶化過程が貼り合わせ工程を促進するためであ
る。
モルファス金属（非晶質金属）を使用し、貼り合わせる
際に結晶化させて結晶化のエネルギを貼り合わせに援用
してもよい。第１あるいは第２の貼り合せ層の少なくて
も一方に、非晶質の金属あるいは半導体を選択すること
により、貼り合わせ温度を低温化することができる。非
晶質よりも結晶になった方が自由エネルギが低くなるた
め、結晶化過程が貼り合わせ工程を促進するためであ
る。
【００５７】さらに、貼り合わせ方法の工夫としては、 ・貼り合せ層を形成後に大気中に出さずに清浄面を保っ
たまま貼り合わせを行うか、 ・貼り合わせる前に、第１あるいは第２の貼り合せ層を
構成する金属（あるいは半導体）の表面を清浄化 すれば貼り合わせ温度を低温化することができる。清浄
化の方法としては、不活性ガス中でスパッタリングを行
うなどの物理的な方法、水素などの還元性雰囲気中でア
ニールを行い表面酸化層を還元するなどの化学的な方法
を用いることができる。水素などで還元する場合は酸化
物生成自由エネルギ等の検討により熱力学的に還元可能
な金属層あるいは半導体層を使用する必要がある。表面
を清浄化する工程を経た後は、大気中に晒すことなく貼
り合わせるのが好ましい。第３の発明においては、第１
および第２の基板とを互いに貼り合わせる時に、サブミ
クロン乃至ナノメータレベルの位置合わせ精度は不要で
あるため、真空装置内で第１および第２の基板を互いに
貼り合わせることは容易である。
たまま貼り合わせを行うか、 ・貼り合わせる前に、第１あるいは第２の貼り合せ層を
構成する金属（あるいは半導体）の表面を清浄化 すれば貼り合わせ温度を低温化することができる。清浄
化の方法としては、不活性ガス中でスパッタリングを行
うなどの物理的な方法、水素などの還元性雰囲気中でア
ニールを行い表面酸化層を還元するなどの化学的な方法
を用いることができる。水素などで還元する場合は酸化
物生成自由エネルギ等の検討により熱力学的に還元可能
な金属層あるいは半導体層を使用する必要がある。表面
を清浄化する工程を経た後は、大気中に晒すことなく貼
り合わせるのが好ましい。第３の発明においては、第１
および第２の基板とを互いに貼り合わせる時に、サブミ
クロン乃至ナノメータレベルの位置合わせ精度は不要で
あるため、真空装置内で第１および第２の基板を互いに
貼り合わせることは容易である。
【００５８】本発明の第３の発明によれば、大口径のシ
リコンウェハ等の基板を用いることが可能になるので、
大量生産に好適で、チップ当たりの製造単価も安くな
る。また、本発明の第３の発明は、第２の発明とほぼ共
通した多くの長所があるが、これらに加え、Ｕ型もしく
はＶ字型等の溝部を用いて立体キャパシタセルを作成す
ることも可能であるため、よりキャパシタの専有面積を
小さくできる。この場合、例えば、第１及び第２の基板
を貼り合わせた後に、Ｕ字型もしくはＶ字型等の溝部を
形成し、この溝部に第１の電極層をエピタキシャル成長
し、その後第１の電極層を分離し、その後に誘電体薄膜
層と第２の電極層をエピタキシャル成長するようなステ
ップで行ってもよい。
リコンウェハ等の基板を用いることが可能になるので、
大量生産に好適で、チップ当たりの製造単価も安くな
る。また、本発明の第３の発明は、第２の発明とほぼ共
通した多くの長所があるが、これらに加え、Ｕ型もしく
はＶ字型等の溝部を用いて立体キャパシタセルを作成す
ることも可能であるため、よりキャパシタの専有面積を
小さくできる。この場合、例えば、第１及び第２の基板
を貼り合わせた後に、Ｕ字型もしくはＶ字型等の溝部を
形成し、この溝部に第１の電極層をエピタキシャル成長
し、その後第１の電極層を分離し、その後に誘電体薄膜
層と第２の電極層をエピタキシャル成長するようなステ
ップで行ってもよい。
【００５９】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一又は類似
の部分には同一又は類似の符号を付している。ただし、
図面は模式的なものであり、厚みと平面寸法との関係、
各層の厚みの比率等は現実のものとは異なることに留意
すべきである。したがって、具体的な厚みや寸法は以下
の説明を参酌して判断すべきものである。また図面相互
間においても互いの寸法の関係や比率が異なる部分が含
まれていることはもちろんである。
施の形態を説明する。図面の記載において同一又は類似
の部分には同一又は類似の符号を付している。ただし、
図面は模式的なものであり、厚みと平面寸法との関係、
各層の厚みの比率等は現実のものとは異なることに留意
すべきである。したがって、具体的な厚みや寸法は以下
の説明を参酌して判断すべきものである。また図面相互
間においても互いの寸法の関係や比率が異なる部分が含
まれていることはもちろんである。
【００６０】上述したように半導体記憶装置の量産の観
点からは、互いに貼り合わせる第１および第２の基板は
半導体基板であることが要請される。本発明の実施の形
態に係る半導体記憶装置の説明をする前に、まず、本発
明者らが予備的に検討した第１および第２の半導体基板
を用いた構造について図３８乃至図４０を用いて述べ
る。
点からは、互いに貼り合わせる第１および第２の基板は
半導体基板であることが要請される。本発明の実施の形
態に係る半導体記憶装置の説明をする前に、まず、本発
明者らが予備的に検討した第１および第２の半導体基板
を用いた構造について図３８乃至図４０を用いて述べ
る。
【００６１】図４０（ａ）と図４０（ｂ）とは互いに直
交する関係にある断面図である。すなわち、図４０
（ａ）のＡ−Ａ方向から見た断面図が図４０（ｂ）であ
り、図４０（ｂ）のＢ−Ｂ方向から見た断面図が図４０
（ａ）である。図４０に示すようにＳＴＩ領域と称され
る埋込み酸化膜からなる素子分離領域１３で互いに分離
された複数のＭＯＳトランジスタが、シリコン基板１１
の上に形成されたｐウェル１２の表面上にマトリクス状
に配置されている。図４０のＭＯＳトランジスタは、ｐ
ウェル１２の表面のゲート酸化膜２９及びゲート電極３
７、ｐウェル１２内のｎ+ 領域からなるソース領域２１
及びドレイン領域２２等から形成されている。なおここ
でゲート電極３７は、ワード線の一部を成すものであ
る。
交する関係にある断面図である。すなわち、図４０
（ａ）のＡ−Ａ方向から見た断面図が図４０（ｂ）であ
り、図４０（ｂ）のＢ−Ｂ方向から見た断面図が図４０
（ａ）である。図４０に示すようにＳＴＩ領域と称され
る埋込み酸化膜からなる素子分離領域１３で互いに分離
された複数のＭＯＳトランジスタが、シリコン基板１１
の上に形成されたｐウェル１２の表面上にマトリクス状
に配置されている。図４０のＭＯＳトランジスタは、ｐ
ウェル１２の表面のゲート酸化膜２９及びゲート電極３
７、ｐウェル１２内のｎ+ 領域からなるソース領域２１
及びドレイン領域２２等から形成されている。なおここ
でゲート電極３７は、ワード線の一部を成すものであ
る。
【００６２】また、ドレイン領域２２上には図示を省略
したビット線コンタクトプラグを介してビット線３５が
形成されている。ｎ+ ソース領域２１には、不純物を添
加した多結晶シリコン（ドープドポリシリコン）や高融
点金属等からなるキャパシタコンタクトプラグ３１が接
続されている。キャパシタコンタクトプラグ３１には、
矩形のフランジ状にパターニングされた第１の貼り合せ
層４９が接続されている。
したビット線コンタクトプラグを介してビット線３５が
形成されている。ｎ+ ソース領域２１には、不純物を添
加した多結晶シリコン（ドープドポリシリコン）や高融
点金属等からなるキャパシタコンタクトプラグ３１が接
続されている。キャパシタコンタクトプラグ３１には、
矩形のフランジ状にパターニングされた第１の貼り合せ
層４９が接続されている。
【００６３】一方、エピタキシャルキャパシタ（５６，
５５，５４，５３，５２）は上部バリア金属層５６、Ｓ
ＲＯ等の上部電極層５５、ＢＳＴＯ等の誘電体薄膜層５
４、ＳＲＯ等の下部電極層５３、下部バリア金属層５２
とから構成されている。上部バリア金属層５６には、第
１の貼り合せ層４９に対応したフランジ形状の第２の貼
り合せ層５７が接続されている。この結果、キャパシタ
コンタクトプラグ３１、第１の貼り合せ層４９及び第２
の貼り合せ層５７により、ｎ+ ソース領域２１とエピタ
キシャルキャパシタ（５６，５５，５４，５３，５２）
とは、電気的に接続されている。
５５，５４，５３，５２）は上部バリア金属層５６、Ｓ
ＲＯ等の上部電極層５５、ＢＳＴＯ等の誘電体薄膜層５
４、ＳＲＯ等の下部電極層５３、下部バリア金属層５２
とから構成されている。上部バリア金属層５６には、第
１の貼り合せ層４９に対応したフランジ形状の第２の貼
り合せ層５７が接続されている。この結果、キャパシタ
コンタクトプラグ３１、第１の貼り合せ層４９及び第２
の貼り合せ層５７により、ｎ+ ソース領域２１とエピタ
キシャルキャパシタ（５６，５５，５４，５３，５２）
とは、電気的に接続されている。
【００６４】図４０に示す半導体記憶装置は、シリコン
基板１１側のフランジ（第１の貼り合せ層）４９と、シ
リコン基板５１側のフランジ（第２の貼り合せ層）５７
とを互いに接触させて、シリコン基板１１とシリコン基
板５１との直接接合（ＳＤＢ）基板を実現している。図
４０において符号３２，３３，３４，３６，３７は絶縁
膜である。第１の貼り合せ層４９は各メモリセルに１個
ずつ配置され、絶縁膜４８により分離された矩形にパタ
ーニングされている。第２の貼り合せ層５７、上部バリ
ア金属層５６および上部電極層５５も、同様に各メモリ
セルに１個ずつ配置され、キャパシタ分離絶縁膜５８に
より分離された矩形パターンである。即ち、第２の貼り
合せ層５７は第１の貼り合せ層４９に対応したフランジ
として形成され、２枚のフランジ４９，５７が突き合わ
されて電気的接続を実現している。
基板１１側のフランジ（第１の貼り合せ層）４９と、シ
リコン基板５１側のフランジ（第２の貼り合せ層）５７
とを互いに接触させて、シリコン基板１１とシリコン基
板５１との直接接合（ＳＤＢ）基板を実現している。図
４０において符号３２，３３，３４，３６，３７は絶縁
膜である。第１の貼り合せ層４９は各メモリセルに１個
ずつ配置され、絶縁膜４８により分離された矩形にパタ
ーニングされている。第２の貼り合せ層５７、上部バリ
ア金属層５６および上部電極層５５も、同様に各メモリ
セルに１個ずつ配置され、キャパシタ分離絶縁膜５８に
より分離された矩形パターンである。即ち、第２の貼り
合せ層５７は第１の貼り合せ層４９に対応したフランジ
として形成され、２枚のフランジ４９，５７が突き合わ
されて電気的接続を実現している。
【００６５】図４０に示す半導体記憶装置は、図３８お
よび図３９に示すような工程を経て製造した。
よび図３９に示すような工程を経て製造した。
【００６６】まず図３８に示すように、第１のシリコン
（１００）基板１１に、公知のプロセスを使用して、ｎ
+ ソース領域２１、ｎ+ドレイン領域２２、ゲート酸化
膜２９、ワード線３７からなるトランジスタや、素子間
分離絶縁膜１３、ビット線３５、およびキャパシタコン
タクトプラグ３１を形成し、化学的機械的研磨（ＣＭ
Ｐ）等の方法により平坦化した。次に、表面に第１の貼
り合せ層４９としてＡｌ膜を全面に形成後、各コンタク
トプラグ毎にパターニングし、ＴＥＯＳガスを原料とし
たプラズマＣＶＤ法等により絶縁膜４８を埋め込んだ
後、再びＣＭＰ法等により平坦化した。
（１００）基板１１に、公知のプロセスを使用して、ｎ
+ ソース領域２１、ｎ+ドレイン領域２２、ゲート酸化
膜２９、ワード線３７からなるトランジスタや、素子間
分離絶縁膜１３、ビット線３５、およびキャパシタコン
タクトプラグ３１を形成し、化学的機械的研磨（ＣＭ
Ｐ）等の方法により平坦化した。次に、表面に第１の貼
り合せ層４９としてＡｌ膜を全面に形成後、各コンタク
トプラグ毎にパターニングし、ＴＥＯＳガスを原料とし
たプラズマＣＶＤ法等により絶縁膜４８を埋め込んだ
後、再びＣＭＰ法等により平坦化した。
【００６７】次に図３９に示すように、第２のシリコン
（１００）基板５１に、下部バリア金属層５２として膜
厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ、下部電極層５３として
膜厚２０ｎｍのＳｒＲｕＯ3 、誘電体薄膜層５４として
Ｂａのモル分率７０％で厚さ２０ｎｍのＢＳＴＯ薄膜、
上部電極層５５として厚さ２０ｎｍのＳｒＲｕＯ3 膜、
さらに上部バリア金属層５６として膜厚１０ｎｍの（Ｔ
ｉ，Ａｌ）Ｎを、基板温度６００℃でＲＦあるいはＤＣ
スパッタリング法により大気中に出さずに連続してエピ
タキシャル成長した。次に、表面に第２の貼り合せ層５
７としてＡｌ膜を全面に形成後、各メモリセルに対応し
たそれぞれのキャパシタの電極層に分離するように溝部
を形成した。そして、キャパシタ分離用の溝部にＴＥＯ
Ｓガスを原料としたプラズマＣＶＤ法等によりキャパシ
タ分離絶縁膜５８を埋め込んだ後、再びＣＭＰ法等によ
り平坦化した。
（１００）基板５１に、下部バリア金属層５２として膜
厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ、下部電極層５３として
膜厚２０ｎｍのＳｒＲｕＯ3 、誘電体薄膜層５４として
Ｂａのモル分率７０％で厚さ２０ｎｍのＢＳＴＯ薄膜、
上部電極層５５として厚さ２０ｎｍのＳｒＲｕＯ3 膜、
さらに上部バリア金属層５６として膜厚１０ｎｍの（Ｔ
ｉ，Ａｌ）Ｎを、基板温度６００℃でＲＦあるいはＤＣ
スパッタリング法により大気中に出さずに連続してエピ
タキシャル成長した。次に、表面に第２の貼り合せ層５
７としてＡｌ膜を全面に形成後、各メモリセルに対応し
たそれぞれのキャパシタの電極層に分離するように溝部
を形成した。そして、キャパシタ分離用の溝部にＴＥＯ
Ｓガスを原料としたプラズマＣＶＤ法等によりキャパシ
タ分離絶縁膜５８を埋め込んだ後、再びＣＭＰ法等によ
り平坦化した。
【００６８】次に図４０に示すように、第１のシリコン
基板１１上に作成した電極層（第１の貼り合せ層）４９
と、第２のシリコン基板５１上に作成した電極層（第２
の貼り合せ層）５７を位置合わせし、４００℃３０分間
加圧して接合した。
基板１１上に作成した電極層（第１の貼り合せ層）４９
と、第２のシリコン基板５１上に作成した電極層（第２
の貼り合せ層）５７を位置合わせし、４００℃３０分間
加圧して接合した。
【００６９】図３８乃至図４０に示す製造工程によれば
２つの半導体基板１１，５１を用いているので大口径化
が容易で量産化には適している。しかし、このような工
程により作成したメモリセルを検査した結果、 ・上下の電極層４９，５７間の合わせずれが多数生じ
る、 ・電極層４９，５７相互間の接着不良でのオープン不良
が多数生じる、 ・電極層４９，５７周囲の絶縁層４８，５８の接着不良
により絶縁層４８と絶縁層５８の界面にリーク電流の通
路が発生し、隣接するメモリーセルの電極層とのショー
ト不良が多数生じる、などの多くの問題点が生じた。
２つの半導体基板１１，５１を用いているので大口径化
が容易で量産化には適している。しかし、このような工
程により作成したメモリセルを検査した結果、 ・上下の電極層４９，５７間の合わせずれが多数生じ
る、 ・電極層４９，５７相互間の接着不良でのオープン不良
が多数生じる、 ・電極層４９，５７周囲の絶縁層４８，５８の接着不良
により絶縁層４８と絶縁層５８の界面にリーク電流の通
路が発生し、隣接するメモリーセルの電極層とのショー
ト不良が多数生じる、などの多くの問題点が生じた。
【００７０】このため、図４０に示す半導体記憶装置の
問題点を検討し、種々の考察、シミュレーションおよび
実験を行った。そして、種々の試行錯誤と検討を重ねた
結果、以下に示すような実施の形態に係る半導体記憶装
置に至った。
問題点を検討し、種々の考察、シミュレーションおよび
実験を行った。そして、種々の試行錯誤と検討を重ねた
結果、以下に示すような実施の形態に係る半導体記憶装
置に至った。
【００７１】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る半導体記憶装置の断面図である。
ここで、図１（ａ）と図１（ｂ）とは互いに直交する関
係にある断面図である。すなわち、図１（ａ）のＡ−Ａ
方向から見た断面図が図１（ｂ）であり、図１（ｂ）の
Ｂ−Ｂ方向から見た断面図が図１（ａ）である。また、
図２は対応する平面図である。
１の実施の形態に係る半導体記憶装置の断面図である。
ここで、図１（ａ）と図１（ｂ）とは互いに直交する関
係にある断面図である。すなわち、図１（ａ）のＡ−Ａ
方向から見た断面図が図１（ｂ）であり、図１（ｂ）の
Ｂ−Ｂ方向から見た断面図が図１（ａ）である。また、
図２は対応する平面図である。
【００７２】本発明の第１の実施の形態に係る半導体記
憶装置は、Ｂａのモル分率７０％のＢＳＴＯ薄膜を強誘
電体薄膜層として使用したエピタキシャルキャパシタを
有するＦＲＡＭである。この半導体記憶装置（ＦＲＡ
Ｍ）は、図１に示すように、複数のトランジスタをマト
リクス状に配置した第１の半導体基板１１と、この複数
のトランジスタのそれぞれに対応した複数のペロブスカ
イト型構造エピタキシャルキャパシタ９を有する第２の
半導体基板５１と、トランジスタのそれぞれの主電極領
域２１とエピタキシャルキャパシタ９とを一対一に対応
させて電気的に接続する接続部（３１，４７，５９）と
を少なくとも含む。
憶装置は、Ｂａのモル分率７０％のＢＳＴＯ薄膜を強誘
電体薄膜層として使用したエピタキシャルキャパシタを
有するＦＲＡＭである。この半導体記憶装置（ＦＲＡ
Ｍ）は、図１に示すように、複数のトランジスタをマト
リクス状に配置した第１の半導体基板１１と、この複数
のトランジスタのそれぞれに対応した複数のペロブスカ
イト型構造エピタキシャルキャパシタ９を有する第２の
半導体基板５１と、トランジスタのそれぞれの主電極領
域２１とエピタキシャルキャパシタ９とを一対一に対応
させて電気的に接続する接続部（３１，４７，５９）と
を少なくとも含む。
【００７３】そして、図１に示すように、本発明の第１
の実施の形態に係る半導体記憶装置はＳＴＩ領域と称さ
れる埋込み酸化膜からなる素子分離領域１３で互いに分
離された複数のＭＯＳトランジスタが、シリコン基板１
１の上にマトリクス状に配置されている。この複数のＭ
ＯＳトランジスタは、シリコン基板１１の上に形成され
たｐウェル１２の表面上に形成されたｎＭＯＳＦＥＴで
ある。このｎＭＯＳＦＥＴは、ｐウェル１２内に、主電
極領域として、ｎ+ 領域からなるソース領域２１及びド
レイン領域２２を有している。さらに、このｎＭＯＳＦ
ＥＴは制御電極として、ｐウェル１２の表面のゲート酸
化膜２９の上にゲート電極３７を有している。なおここ
でゲート電極３７は、ワード線の一部を成すものであ
る。ワード線３７は、図２に示すように複数本あり、縦
方向に伸延されている。
の実施の形態に係る半導体記憶装置はＳＴＩ領域と称さ
れる埋込み酸化膜からなる素子分離領域１３で互いに分
離された複数のＭＯＳトランジスタが、シリコン基板１
１の上にマトリクス状に配置されている。この複数のＭ
ＯＳトランジスタは、シリコン基板１１の上に形成され
たｐウェル１２の表面上に形成されたｎＭＯＳＦＥＴで
ある。このｎＭＯＳＦＥＴは、ｐウェル１２内に、主電
極領域として、ｎ+ 領域からなるソース領域２１及びド
レイン領域２２を有している。さらに、このｎＭＯＳＦ
ＥＴは制御電極として、ｐウェル１２の表面のゲート酸
化膜２９の上にゲート電極３７を有している。なおここ
でゲート電極３７は、ワード線の一部を成すものであ
る。ワード線３７は、図２に示すように複数本あり、縦
方向に伸延されている。
【００７４】また、図２に示すようにドレイン領域２２
上には不純物を添加した多結晶シリコン（ドープドポリ
シリコン）、高融点金属や高融点金属のシリサイド等か
らなるビット線コンタクトプラグ３９が配置され、ビッ
ト線３５に接続されている。ビット線３５は、ワード線
３７と直交する横方向に伸延されている。図２では、簡
単化のためビット線３５が１本のみ示されているが、複
数本のビット線と複数本のワード線でＸ−Ｙマトリクス
を構成していることは勿論である。
上には不純物を添加した多結晶シリコン（ドープドポリ
シリコン）、高融点金属や高融点金属のシリサイド等か
らなるビット線コンタクトプラグ３９が配置され、ビッ
ト線３５に接続されている。ビット線３５は、ワード線
３７と直交する横方向に伸延されている。図２では、簡
単化のためビット線３５が１本のみ示されているが、複
数本のビット線と複数本のワード線でＸ−Ｙマトリクス
を構成していることは勿論である。
【００７５】図１に示すように、ｎ+ ソース領域２１に
は、ドープドポリシリコン、高融点金属や高融点金属の
シリサイド等からなるキャパシタコンタクトプラグ３１
が接続されている。キャパシタコンタクトプラグ３１に
は、図２に示した矩形のキャパシタ部９と同一平面パタ
ーンの第１の貼り合せ層４７が接続されている。
は、ドープドポリシリコン、高融点金属や高融点金属の
シリサイド等からなるキャパシタコンタクトプラグ３１
が接続されている。キャパシタコンタクトプラグ３１に
は、図２に示した矩形のキャパシタ部９と同一平面パタ
ーンの第１の貼り合せ層４７が接続されている。
【００７６】一方、エピタキシャルキャパシタ（キャパ
シタ部）９は上部バリア金属層５６、ＳＲＯ等の上部電
極層５５、Ｂａのモル分率７０％のＢＳＴＯ等の誘電体
薄膜層５４、ＳＲＯ等の下部電極層５３、下部バリア金
属層５２とから構成されている。第２のシリコン基板５
１は、不純物密度２×１０18乃至１×１０20ｃｍ-3程度
の高不純物密度のシリコン基板である。高不純物密度の
第２のシリコン基板５１を介して、下部バリア金属層５
２は、Ｔｉ／ＴｉＮ／Ａｌ層などのプレート電極６２に
接続されている。さらに、プレート電極６２の上には酸
化膜（ＳｉＯ2膜）、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜
（Ｓｉ3Ｎ4 膜）、あるいはポリイミド膜などのパッシ
ベーション絶縁膜６５が形成されている。そして、上部
バリア金属層５６には、図２に示した矩形のキャパシタ
部９と同一平面パターンの第２の貼り合せ層５９が接続
されている。この結果、キャパシタコンタクトプラグ３
１、第１の貼り合せ層４７及び第２の貼り合せ層５９に
より、ｎ+ ソース領域２１とエピタキシャルキャパシタ
（キャパシタ部）９とは、電気的に接続されている。図
１において符号３２，３３，３４，３６，３７は酸化膜
（ＳｉＯ2 膜）、ＰＳＧ膜、ＢＰＳＧ膜、あるいは窒化
膜（Ｓｉ3Ｎ4 膜）などの絶縁膜である。
シタ部）９は上部バリア金属層５６、ＳＲＯ等の上部電
極層５５、Ｂａのモル分率７０％のＢＳＴＯ等の誘電体
薄膜層５４、ＳＲＯ等の下部電極層５３、下部バリア金
属層５２とから構成されている。第２のシリコン基板５
１は、不純物密度２×１０18乃至１×１０20ｃｍ-3程度
の高不純物密度のシリコン基板である。高不純物密度の
第２のシリコン基板５１を介して、下部バリア金属層５
２は、Ｔｉ／ＴｉＮ／Ａｌ層などのプレート電極６２に
接続されている。さらに、プレート電極６２の上には酸
化膜（ＳｉＯ2膜）、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜
（Ｓｉ3Ｎ4 膜）、あるいはポリイミド膜などのパッシ
ベーション絶縁膜６５が形成されている。そして、上部
バリア金属層５６には、図２に示した矩形のキャパシタ
部９と同一平面パターンの第２の貼り合せ層５９が接続
されている。この結果、キャパシタコンタクトプラグ３
１、第１の貼り合せ層４７及び第２の貼り合せ層５９に
より、ｎ+ ソース領域２１とエピタキシャルキャパシタ
（キャパシタ部）９とは、電気的に接続されている。図
１において符号３２，３３，３４，３６，３７は酸化膜
（ＳｉＯ2 膜）、ＰＳＧ膜、ＢＰＳＧ膜、あるいは窒化
膜（Ｓｉ3Ｎ4 膜）などの絶縁膜である。
【００７７】次に、本発明の第１の実施の形態に係る半
導体記憶装置の製造方法を以下の工程順模式断面図（図
３乃至図１１）を使用して説明する。図３乃至図１１に
おいて各図の（ａ）と（ｂ）とは互いに直交する関係に
ある断面図である。すなわち、図（ａ）のＡ−Ａ方向か
ら見た断面図が図（ｂ）であり、図（ｂ）のＢ−Ｂ方向
から見た断面図が図（ａ）である。
導体記憶装置の製造方法を以下の工程順模式断面図（図
３乃至図１１）を使用して説明する。図３乃至図１１に
おいて各図の（ａ）と（ｂ）とは互いに直交する関係に
ある断面図である。すなわち、図（ａ）のＡ−Ａ方向か
ら見た断面図が図（ｂ）であり、図（ｂ）のＢ−Ｂ方向
から見た断面図が図（ａ）である。
【００７８】（イ）まず、図３に示すように、第１のシ
リコン（１００）基板１１に、公知のプロセスを使用し
て、ｎ+ ソース領域２１、ｎ+ドレイン領域２２、ゲー
ト酸化膜２９、ワード線３７からなるトランジスタや、
素子間分離絶縁膜１３、ビット線３７、およびキャパシ
タコンタクトプラグ３１を形成し、その最上層を化学的
機械的研磨（ＣＭＰ）等の方法により平坦化し基板表面
とする。
リコン（１００）基板１１に、公知のプロセスを使用し
て、ｎ+ ソース領域２１、ｎ+ドレイン領域２２、ゲー
ト酸化膜２９、ワード線３７からなるトランジスタや、
素子間分離絶縁膜１３、ビット線３７、およびキャパシ
タコンタクトプラグ３１を形成し、その最上層を化学的
機械的研磨（ＣＭＰ）等の方法により平坦化し基板表面
とする。
【００７９】（ロ）次に、この基板表面に第１の貼り合
せ層４７として平坦なＡｌ膜を全面に形成する。この
時、平坦な第１の貼り合せ層４７は、キャパシタコンタ
クトプラグ３１により本発明のトランジスタの主電極領
域となるｎ+ ソース領域２１に接続されている。
せ層４７として平坦なＡｌ膜を全面に形成する。この
時、平坦な第１の貼り合せ層４７は、キャパシタコンタ
クトプラグ３１により本発明のトランジスタの主電極領
域となるｎ+ ソース領域２１に接続されている。
【００８０】（ハ）次に、図４に示すように、第２のシ
リコン（１００）基板５１に、下部バリア金属層５２と
して膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ、下部電極層（第
１の電極層）５３として膜厚２０ｎｍのＳｒＲｕＯ3 、
誘電体薄膜層５４としてＢａのモル分率７０％で厚さ２
０ｎｍのＢＳＴＯ薄膜、上部電極層（第２の電極層）５
５として厚さ２０ｎｍのＳｒＲｕＯ3 膜、さらに上部バ
リア金属層５６として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ
を含むキャパシタ用多層構造を形成する。このキャパシ
タ用多層構造は、基板温度６００℃でＲＦあるいはＤＣ
スパッタリング法により大気中に出さずに連続してエピ
タキシャル成長すればよい。
リコン（１００）基板５１に、下部バリア金属層５２と
して膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ、下部電極層（第
１の電極層）５３として膜厚２０ｎｍのＳｒＲｕＯ3 、
誘電体薄膜層５４としてＢａのモル分率７０％で厚さ２
０ｎｍのＢＳＴＯ薄膜、上部電極層（第２の電極層）５
５として厚さ２０ｎｍのＳｒＲｕＯ3 膜、さらに上部バ
リア金属層５６として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ
を含むキャパシタ用多層構造を形成する。このキャパシ
タ用多層構造は、基板温度６００℃でＲＦあるいはＤＣ
スパッタリング法により大気中に出さずに連続してエピ
タキシャル成長すればよい。
【００８１】（ニ）次に、図４に示すように、第２の貼
り合せ層５９として、平坦なＡｌ膜をキャパシタ用多層
構造の表面の全面に形成する。
り合せ層５９として、平坦なＡｌ膜をキャパシタ用多層
構造の表面の全面に形成する。
【００８２】（ホ）次に、図５に示すように、第１の貼
り合せ層４７と第２の貼り合せ層５９の表面に生成され
た酸化層を、圧力４×１０-6Ｐａ以下の超高真空中でＡ
ｒガスのスパッタリングにより除去してＡｌの新生面を
出す。Ａｌの新生面を出したら、そのまま大気中に晒さ
ずに第１の貼り合せ層４７と第２の貼り合せ層５９を突
き合わせ、４００℃３０分間加圧して、第１のシリコン
基板１１と第２のシリコン基板５１とを接合する。
り合せ層４７と第２の貼り合せ層５９の表面に生成され
た酸化層を、圧力４×１０-6Ｐａ以下の超高真空中でＡ
ｒガスのスパッタリングにより除去してＡｌの新生面を
出す。Ａｌの新生面を出したら、そのまま大気中に晒さ
ずに第１の貼り合せ層４７と第２の貼り合せ層５９を突
き合わせ、４００℃３０分間加圧して、第１のシリコン
基板１１と第２のシリコン基板５１とを接合する。
【００８３】（へ）次に図６に示すように、貼り合わせ
た第２のシリコン基板５１を裏面からＣＭＰ等により研
磨してキャパシタ層およびシリコン基板を０．２μｍ程
度残す。
た第２のシリコン基板５１を裏面からＣＭＰ等により研
磨してキャパシタ層およびシリコン基板を０．２μｍ程
度残す。
【００８４】（ト）その後、第１のシリコン基板に形成
されたトランジスタのパターンを基準として、位置合わ
せを行う。つまり、フォトリソグラフィー技術を用いフ
ォトレジストの分離用マスクパターンを形成する。この
分離用マスクパターンをエッチング用マスクとして用
い、図７に示すような分離溝９１により、各メモリセル
毎のキャパシタがパターニングされる。エッチング用マ
スクは、フォトレジストと酸化膜等の多層膜でも良く、
他のマスク材を用いても良い。図８は、対応する平面図
である。キャパシタ部のパターンとなる矩形のパターン
が、各メモリセルに対応して島状に形成されている。位
置合わせは、第１のシリコン基板にトランジスタを形成
する際に用いた合わせマークを用いても良く、現実のト
ランジスタのパターンに注目して合わせても良い。貼り
合わせ後に新たな合わせマークを形成しても良い。分離
溝９１の形成のためには、リアクティブイオンエッチン
グ（ＲＩＥ）等を用いればよい。この際のエッチング条
件として、酸化物層３３をエッチング停止層として使用
すると良い。
されたトランジスタのパターンを基準として、位置合わ
せを行う。つまり、フォトリソグラフィー技術を用いフ
ォトレジストの分離用マスクパターンを形成する。この
分離用マスクパターンをエッチング用マスクとして用
い、図７に示すような分離溝９１により、各メモリセル
毎のキャパシタがパターニングされる。エッチング用マ
スクは、フォトレジストと酸化膜等の多層膜でも良く、
他のマスク材を用いても良い。図８は、対応する平面図
である。キャパシタ部のパターンとなる矩形のパターン
が、各メモリセルに対応して島状に形成されている。位
置合わせは、第１のシリコン基板にトランジスタを形成
する際に用いた合わせマークを用いても良く、現実のト
ランジスタのパターンに注目して合わせても良い。貼り
合わせ後に新たな合わせマークを形成しても良い。分離
溝９１の形成のためには、リアクティブイオンエッチン
グ（ＲＩＥ）等を用いればよい。この際のエッチング条
件として、酸化物層３３をエッチング停止層として使用
すると良い。
【００８５】（チ）さらに図９に示すようにＴＥＯＳガ
スを原料としたプラズマＣＶＤ法等により絶縁膜（キャ
パシタ分離絶縁膜）６１を埋め込んだ後、図１０に示す
ように再びＣＭＰ法等により平坦化する。
スを原料としたプラズマＣＶＤ法等により絶縁膜（キャ
パシタ分離絶縁膜）６１を埋め込んだ後、図１０に示す
ように再びＣＭＰ法等により平坦化する。
【００８６】（リ）次に図１１に示すように、プレート
電極層６２としてＴｉ／ＴｉＮ／Ａｌ層を作成し、図１
に示すように酸化膜（ＳｉＯ2 膜）、ＰＳＧ膜、ＢＰＳ
Ｇ膜、窒化膜（Ｓｉ3Ｎ4 膜）、あるいはポリイミド膜
などのパッシベーション絶縁膜６５をかぶせる。
電極層６２としてＴｉ／ＴｉＮ／Ａｌ層を作成し、図１
に示すように酸化膜（ＳｉＯ2 膜）、ＰＳＧ膜、ＢＰＳ
Ｇ膜、窒化膜（Ｓｉ3Ｎ4 膜）、あるいはポリイミド膜
などのパッシベーション絶縁膜６５をかぶせる。
【００８７】このような工程により、ペロブスカイト型
構造の強誘電体薄膜層を使用したエピタキシャルキャパ
シタとトランジスタからなるメモリセルを歩留り良く作
成することができ、ＦＲＡＭとしての良好かつ信頼性の
高い動作が確認された。
構造の強誘電体薄膜層を使用したエピタキシャルキャパ
シタとトランジスタからなるメモリセルを歩留り良く作
成することができ、ＦＲＡＭとしての良好かつ信頼性の
高い動作が確認された。
【００８８】本発明の第１の実施の形態に係る半導体記
憶装置の製造方法においては、第１および第２のシリコ
ン基板１１，５１とを互いに貼り合わせ、その後、フォ
トリソグラフィー工程で、セル毎のキャパシタを分離・
形成しているので上下の第１の貼り合せ層４７と第２の
貼り合せ層５９間の合わせずれの問題は本来的にない。
また、全面に形成された平坦な面で第１の貼り合せ層４
７と第２の貼り合せ層５９とを接合しているので、良好
な接合界面が得られ、オープン不良が生じることもな
い。さらに、第１の貼り合せ層４７と第２の貼り合せ層
５９の接合部の周囲の分離溝９１に、プラズマＣＶＤ法
等により新たな絶縁膜（キャパシタ分離絶縁膜）６１を
埋め込んでいるので、リーク電流の通路が発生するおそ
れもない。したがって、隣接するメモリーセルのそれぞ
れの第１及び第２の貼り合せ層４７，５９間におけるリ
ーク電流やショート不良の恐れもない。
憶装置の製造方法においては、第１および第２のシリコ
ン基板１１，５１とを互いに貼り合わせ、その後、フォ
トリソグラフィー工程で、セル毎のキャパシタを分離・
形成しているので上下の第１の貼り合せ層４７と第２の
貼り合せ層５９間の合わせずれの問題は本来的にない。
また、全面に形成された平坦な面で第１の貼り合せ層４
７と第２の貼り合せ層５９とを接合しているので、良好
な接合界面が得られ、オープン不良が生じることもな
い。さらに、第１の貼り合せ層４７と第２の貼り合せ層
５９の接合部の周囲の分離溝９１に、プラズマＣＶＤ法
等により新たな絶縁膜（キャパシタ分離絶縁膜）６１を
埋め込んでいるので、リーク電流の通路が発生するおそ
れもない。したがって、隣接するメモリーセルのそれぞ
れの第１及び第２の貼り合せ層４７，５９間におけるリ
ーク電流やショート不良の恐れもない。
【００８９】なお、（ホ）の工程における超高真空中
で、Ａｌの新生面を出し、そのまま大気中に晒さずに第
１のシリコン基板１１と第２のシリコン基板５１とを接
合するためには、図４１に示すような装置を用いればよ
い。図４１で、成膜室１と圧着室３とは図示を省略した
ゲートバルブを介して互いに接続されている。また、成
膜室１と圧着室３とは図示を省略したクライオポンプや
ターボポンプ等の超高真空用真空ポンプに接続され、圧
力４×１０-6Ｐａ以下の超高真空に排気出来るようにな
っている。圧着室３内には、複数枚のシリコン基板を保
持できるカセット、第１のシリコン基板１１と第２のシ
リコン基板５１を搭載し所定の温度に加熱できるヒータ
を備えたステージ５、及び第１のシリコン基板１１と第
２のシリコン基板５１を互いに所定の圧力で圧着するた
めのプレス４等が備えられている。成膜室１には図示を
省略した他のゲートバルブを介して真空準備室が接続さ
れ、エアーロックで真空準備室から第１のシリコン基板
１１と第２のシリコン基板５１を搬送できるようになっ
ている。成膜室１中には、第１の貼り合せ層４７と第２
の貼り合せ層５９としてのＡｌをスパッタリングで堆積
きるように、Ａｌのターゲットが用意されている。さら
に第１のシリコン基板１１と第２のシリコン基板５１を
搭載するウェハホールダは、接地（グランド）レベルと
高電圧レベルに切り替えられるようになっている。従っ
て、第１の貼り合せ層４７と第２の貼り合せ層５９とを
スパッタリングで堆積後、直ちに極性を切り替えて、第
１の貼り合せ層４７と第２の貼り合せ層５９の表面に生
成された酸化層を、圧力４×１０-6Ｐａ以下の超高真空
中でＡｒガスのスパッタリングにより除去してＡｌの新
生面を出すことができる。勿論、第１の貼り合せ層４７
と第２の貼り合せ層５９を堆積する部屋（チャンバー）
と、第１の貼り合せ層４７と第２の貼り合せ層５９の表
面に生成された酸化層をスパッタリングにより除去する
部屋（チャンバー）とをそれぞれ別に用意して、真空中
で搬送できるようにしてもよい。いずれにしても、スパ
ッタリングによりＡｌの新生面を出したら、ゲートバル
ブを開けて、第１のシリコン基板１１と第２のシリコン
基板５１を圧着室３に真空搬送する。具体的には、まず
複数枚の第１のシリコン基板１１を圧着室３に真空搬送
し、圧着室３内のカセットに一旦保持し、次に第２のシ
リコン基板５１を圧着室３に真空搬送するような手順で
よい。圧着室３内では、ステージ５上に第１のシリコン
基板１１と第２のシリコン基板５１が搭載され、プレス
４で所定の圧力で４００℃３０分間圧着し、貼り合わせ
（直接接合）を行う。本発明の第１の実施の形態に係る
半導体記憶装置の製造方法においては、第１および第２
のシリコン基板とを互いに貼り合わせ、その後、フォト
リソグラフィー工程で、セル毎のキャパシタを分離・形
成しているので、第１および第２のシリコン基板の接着
後に、セル毎のキャパシタとトランジスタの主電極領域
との相対的位置関係が決定される。従って、第１および
第２のシリコン基板との間の多少の貼り合わせずれは許
容される。つまり、第１および第２のシリコン基板の外
周の位置を合わせる程度の位置あわせ精度で良く、ギガ
ビットクラスの微細パターンを有した半導体記憶装置で
あっても、トランジスタのパターンに対してサブミクロ
ン乃至ナノメータレベルの精度で合うように注意しなが
ら、第１のシリコン基板と第２のシリコン基板とを機械
的に貼り合わせる必要はない。このため、図４１に示す
ような簡単な装置構成で位置合わせ及び貼り合わせが可
能であり、真空チャンバー中に複雑な装置が入らないの
で、真空に対する脱ガス成分も少なくなり、圧力４×１
０-6Ｐａ以下の超高真空中が、容易に達成される。従っ
てより信頼性の高い第１の貼り合せ層４７と第２の貼り
合せ層５９との接合が実現でき、その結果、半導体記憶
装置の高性能化と高信頼性化が達成される。
で、Ａｌの新生面を出し、そのまま大気中に晒さずに第
１のシリコン基板１１と第２のシリコン基板５１とを接
合するためには、図４１に示すような装置を用いればよ
い。図４１で、成膜室１と圧着室３とは図示を省略した
ゲートバルブを介して互いに接続されている。また、成
膜室１と圧着室３とは図示を省略したクライオポンプや
ターボポンプ等の超高真空用真空ポンプに接続され、圧
力４×１０-6Ｐａ以下の超高真空に排気出来るようにな
っている。圧着室３内には、複数枚のシリコン基板を保
持できるカセット、第１のシリコン基板１１と第２のシ
リコン基板５１を搭載し所定の温度に加熱できるヒータ
を備えたステージ５、及び第１のシリコン基板１１と第
２のシリコン基板５１を互いに所定の圧力で圧着するた
めのプレス４等が備えられている。成膜室１には図示を
省略した他のゲートバルブを介して真空準備室が接続さ
れ、エアーロックで真空準備室から第１のシリコン基板
１１と第２のシリコン基板５１を搬送できるようになっ
ている。成膜室１中には、第１の貼り合せ層４７と第２
の貼り合せ層５９としてのＡｌをスパッタリングで堆積
きるように、Ａｌのターゲットが用意されている。さら
に第１のシリコン基板１１と第２のシリコン基板５１を
搭載するウェハホールダは、接地（グランド）レベルと
高電圧レベルに切り替えられるようになっている。従っ
て、第１の貼り合せ層４７と第２の貼り合せ層５９とを
スパッタリングで堆積後、直ちに極性を切り替えて、第
１の貼り合せ層４７と第２の貼り合せ層５９の表面に生
成された酸化層を、圧力４×１０-6Ｐａ以下の超高真空
中でＡｒガスのスパッタリングにより除去してＡｌの新
生面を出すことができる。勿論、第１の貼り合せ層４７
と第２の貼り合せ層５９を堆積する部屋（チャンバー）
と、第１の貼り合せ層４７と第２の貼り合せ層５９の表
面に生成された酸化層をスパッタリングにより除去する
部屋（チャンバー）とをそれぞれ別に用意して、真空中
で搬送できるようにしてもよい。いずれにしても、スパ
ッタリングによりＡｌの新生面を出したら、ゲートバル
ブを開けて、第１のシリコン基板１１と第２のシリコン
基板５１を圧着室３に真空搬送する。具体的には、まず
複数枚の第１のシリコン基板１１を圧着室３に真空搬送
し、圧着室３内のカセットに一旦保持し、次に第２のシ
リコン基板５１を圧着室３に真空搬送するような手順で
よい。圧着室３内では、ステージ５上に第１のシリコン
基板１１と第２のシリコン基板５１が搭載され、プレス
４で所定の圧力で４００℃３０分間圧着し、貼り合わせ
（直接接合）を行う。本発明の第１の実施の形態に係る
半導体記憶装置の製造方法においては、第１および第２
のシリコン基板とを互いに貼り合わせ、その後、フォト
リソグラフィー工程で、セル毎のキャパシタを分離・形
成しているので、第１および第２のシリコン基板の接着
後に、セル毎のキャパシタとトランジスタの主電極領域
との相対的位置関係が決定される。従って、第１および
第２のシリコン基板との間の多少の貼り合わせずれは許
容される。つまり、第１および第２のシリコン基板の外
周の位置を合わせる程度の位置あわせ精度で良く、ギガ
ビットクラスの微細パターンを有した半導体記憶装置で
あっても、トランジスタのパターンに対してサブミクロ
ン乃至ナノメータレベルの精度で合うように注意しなが
ら、第１のシリコン基板と第２のシリコン基板とを機械
的に貼り合わせる必要はない。このため、図４１に示す
ような簡単な装置構成で位置合わせ及び貼り合わせが可
能であり、真空チャンバー中に複雑な装置が入らないの
で、真空に対する脱ガス成分も少なくなり、圧力４×１
０-6Ｐａ以下の超高真空中が、容易に達成される。従っ
てより信頼性の高い第１の貼り合せ層４７と第２の貼り
合せ層５９との接合が実現でき、その結果、半導体記憶
装置の高性能化と高信頼性化が達成される。
【００９０】図１２は、本発明の第１の実施の形態の変
形例に係るＳＯＩ・ＦＲＡＭメモリセルの模式的な断面
図である。本発明の第１の実施の形態の変形例に係るＳ
ＯＩ・ＦＲＡＭは、ＢａリッチのＢＳＴＯ薄膜層（強誘
電体薄膜層）を使用したエピタキシャルキャパシタを有
するＳＯＩ・ＦＲＡＭである。この半導体記憶装置（Ｆ
ＲＡＭ）は、図１２に示すように、複数のトランジスタ
をＳＯＩ基板（１０，１４，１５）上にマトリクス状に
配置している。ＳＯＩ基板（１０，１４，１５）は、支
持基板となる第１のシリコン基板１０と、この第１のシ
リコン基板１０の上の埋め込み絶縁膜１４と、埋め込み
絶縁膜１４の上のＳＯＩ膜１５から構成されている。Ｓ
ＯＩ基板（１０，１４，１５）は、直接接合法（ＳＤＢ
法）、ＳＩＭＯＸ法、エピタキシャル成長法等により形
成すればよい。図１２に示す本発明の第１の実施の形態
の変形例に係るＳＯＩ・ＦＲＡＭメモリセルは、複数の
トランジスタをマトリクス状に配置した第１のシリコン
基板１０と、この複数のトランジスタのそれぞれに対応
した複数のペロブスカイト型構造エピタキシャルキャパ
シタ９を有する第２のシリコン基板５１と、トランジス
タのそれぞれの主電極領域２１とエピタキシャルキャパ
シタ９とを一対一に対応させて電気的に接続する接続部
（３１，４７，５９）とを少なくとも含んで構成されて
いる。上述したように、本発明の「第１のシリコン基
板」および「第２のシリコン基板」は、ＣＺ法、ＦＺ
法、ＭＣＺ法等のシリコン基板のみに限定されるのでは
なく、これらＣＺ法、ＦＺ法、ＭＣＺ法等によるシリコ
ンウェハ上にエピタキシャル成長したエピタキシャルウ
ェハや、これらのシリコンウェハを用いたＳＯＩ基板等
も本発明の「第１のシリコン基板」および「第２のシリ
コン基板」に該当することを示すための構造例である。
形例に係るＳＯＩ・ＦＲＡＭメモリセルの模式的な断面
図である。本発明の第１の実施の形態の変形例に係るＳ
ＯＩ・ＦＲＡＭは、ＢａリッチのＢＳＴＯ薄膜層（強誘
電体薄膜層）を使用したエピタキシャルキャパシタを有
するＳＯＩ・ＦＲＡＭである。この半導体記憶装置（Ｆ
ＲＡＭ）は、図１２に示すように、複数のトランジスタ
をＳＯＩ基板（１０，１４，１５）上にマトリクス状に
配置している。ＳＯＩ基板（１０，１４，１５）は、支
持基板となる第１のシリコン基板１０と、この第１のシ
リコン基板１０の上の埋め込み絶縁膜１４と、埋め込み
絶縁膜１４の上のＳＯＩ膜１５から構成されている。Ｓ
ＯＩ基板（１０，１４，１５）は、直接接合法（ＳＤＢ
法）、ＳＩＭＯＸ法、エピタキシャル成長法等により形
成すればよい。図１２に示す本発明の第１の実施の形態
の変形例に係るＳＯＩ・ＦＲＡＭメモリセルは、複数の
トランジスタをマトリクス状に配置した第１のシリコン
基板１０と、この複数のトランジスタのそれぞれに対応
した複数のペロブスカイト型構造エピタキシャルキャパ
シタ９を有する第２のシリコン基板５１と、トランジス
タのそれぞれの主電極領域２１とエピタキシャルキャパ
シタ９とを一対一に対応させて電気的に接続する接続部
（３１，４７，５９）とを少なくとも含んで構成されて
いる。上述したように、本発明の「第１のシリコン基
板」および「第２のシリコン基板」は、ＣＺ法、ＦＺ
法、ＭＣＺ法等のシリコン基板のみに限定されるのでは
なく、これらＣＺ法、ＦＺ法、ＭＣＺ法等によるシリコ
ンウェハ上にエピタキシャル成長したエピタキシャルウ
ェハや、これらのシリコンウェハを用いたＳＯＩ基板等
も本発明の「第１のシリコン基板」および「第２のシリ
コン基板」に該当することを示すための構造例である。
【００９１】そして、図１２に示すように、本発明の第
１の実施の形態の変形例に係るＳＯＩ・ＦＲＡＭメモリ
セルにおいては、複数のＭＯＳトランジスタが、埋め込
み絶縁膜１４まで達するＳＴＩ領域１３により互いに分
離されている。この複数のＭＯＳトランジスタは、埋め
込み絶縁膜１４の上のｐ型ＳＯＩ膜１５の表面上に形成
されたｎＭＯＳＦＥＴである。このｎＭＯＳＦＥＴは、
ｐ型ＳＯＩ膜１５内に、主電極領域として、ｎ+ 領域か
らなるソース領域２１及びドレイン領域２２を有してい
る。さらに、このｎＭＯＳＦＥＴは制御電極として、ｐ
型ＳＯＩ膜１５の表面のゲート酸化膜２９の上にゲート
電極３７を有している。なおここでゲート電極３７は、
ワード線の一部を成すものである。 また、ドレイン領
域２２上には、図示を省略したビット線コンタクトプラ
グが配置され（図２参照）、ビット線３５に接続されて
いる。ビット線３５は、ワード線３７と直交する方向に
伸延されている。
１の実施の形態の変形例に係るＳＯＩ・ＦＲＡＭメモリ
セルにおいては、複数のＭＯＳトランジスタが、埋め込
み絶縁膜１４まで達するＳＴＩ領域１３により互いに分
離されている。この複数のＭＯＳトランジスタは、埋め
込み絶縁膜１４の上のｐ型ＳＯＩ膜１５の表面上に形成
されたｎＭＯＳＦＥＴである。このｎＭＯＳＦＥＴは、
ｐ型ＳＯＩ膜１５内に、主電極領域として、ｎ+ 領域か
らなるソース領域２１及びドレイン領域２２を有してい
る。さらに、このｎＭＯＳＦＥＴは制御電極として、ｐ
型ＳＯＩ膜１５の表面のゲート酸化膜２９の上にゲート
電極３７を有している。なおここでゲート電極３７は、
ワード線の一部を成すものである。 また、ドレイン領
域２２上には、図示を省略したビット線コンタクトプラ
グが配置され（図２参照）、ビット線３５に接続されて
いる。ビット線３５は、ワード線３７と直交する方向に
伸延されている。
【００９２】図１２に示すように、ｎ+ ソース領域２１
には、キャパシタコンタクトプラグ３１が接続されてい
る。一方、エピタキシャルキャパシタ（キャパシタ部）
９は上部バリア金属層５６、ＳＲＯ等の上部電極層５
５、Ｂａのモル分率７０％のＢＳＴＯ等の誘電体薄膜層
５４、ＳＲＯ等の下部電極層５３、下部バリア金属層５
２とから構成されている。第２のシリコン基板５１は、
不純物密度２×１０18乃至１×１０20ｃｍ-3程度の高不
純物密度のシリコン基板である。高不純物密度の第２の
シリコン基板５１を介して、下部バリア金属層５２は、
Ｔｉ／ＴｉＮ／Ａｌ層などのプレート電極６２に接続さ
れている。さらに、プレート電極６２の上にはパッシベ
ーション絶縁膜６５が形成されている。そして、部バリ
ア金属層５６には、第２の貼り合せ層５９が接続されて
いる。この結果、キャパシタコンタクトプラグ３１、第
１の貼り合せ層４７及び第２の貼り合せ層５９により、
ｎ+ソース領域２１とエピタキシャルキャパシタ（キャ
パシタ部）９とは、電気的に接続されている。図１２に
おいて符号３２，３３，３４，３６，３７は酸化膜（Ｓ
ｉＯ2 膜）、ＰＳＧ膜、ＢＰＳＧ膜、あるいは窒化膜
（Ｓｉ3Ｎ4 膜）などの絶縁膜である。
には、キャパシタコンタクトプラグ３１が接続されてい
る。一方、エピタキシャルキャパシタ（キャパシタ部）
９は上部バリア金属層５６、ＳＲＯ等の上部電極層５
５、Ｂａのモル分率７０％のＢＳＴＯ等の誘電体薄膜層
５４、ＳＲＯ等の下部電極層５３、下部バリア金属層５
２とから構成されている。第２のシリコン基板５１は、
不純物密度２×１０18乃至１×１０20ｃｍ-3程度の高不
純物密度のシリコン基板である。高不純物密度の第２の
シリコン基板５１を介して、下部バリア金属層５２は、
Ｔｉ／ＴｉＮ／Ａｌ層などのプレート電極６２に接続さ
れている。さらに、プレート電極６２の上にはパッシベ
ーション絶縁膜６５が形成されている。そして、部バリ
ア金属層５６には、第２の貼り合せ層５９が接続されて
いる。この結果、キャパシタコンタクトプラグ３１、第
１の貼り合せ層４７及び第２の貼り合せ層５９により、
ｎ+ソース領域２１とエピタキシャルキャパシタ（キャ
パシタ部）９とは、電気的に接続されている。図１２に
おいて符号３２，３３，３４，３６，３７は酸化膜（Ｓ
ｉＯ2 膜）、ＰＳＧ膜、ＢＰＳＧ膜、あるいは窒化膜
（Ｓｉ3Ｎ4 膜）などの絶縁膜である。
【００９３】（第２の実施の形態）図１３および図１４
に、本発明の第２の実施の形態に係る半導体記憶装置の
断面図および平面図を示す。本発明の第２の実施の形態
に係る半導体記憶装置は、Ｂａのモル分率７０％のＢＳ
ＴＯ薄膜を強誘電体薄膜層として使用したエピタキシャ
ルキャパシタを有するＦＲＡＭである。図１３（ａ）と
図１３（ｂ）とは互いに直交する関係にある断面図であ
る。すなわち、図１３（ａ）のＡ−Ａ方向から見た断面
図が図１３（ｂ）であり、図１３（ｂ）のＢ−Ｂ方向か
ら見た断面図が図１３（ａ）である。また、図１４は対
応する平面図である。
に、本発明の第２の実施の形態に係る半導体記憶装置の
断面図および平面図を示す。本発明の第２の実施の形態
に係る半導体記憶装置は、Ｂａのモル分率７０％のＢＳ
ＴＯ薄膜を強誘電体薄膜層として使用したエピタキシャ
ルキャパシタを有するＦＲＡＭである。図１３（ａ）と
図１３（ｂ）とは互いに直交する関係にある断面図であ
る。すなわち、図１３（ａ）のＡ−Ａ方向から見た断面
図が図１３（ｂ）であり、図１３（ｂ）のＢ−Ｂ方向か
ら見た断面図が図１３（ａ）である。また、図１４は対
応する平面図である。
【００９４】この半導体記憶装置（ＦＲＡＭ）は、図１
３に示すように、複数のトランジスタをマトリクス状に
配置した第１の半導体基板１１と、この複数のトランジ
スタのそれぞれに対応した複数のペロブスカイト型構造
エピタキシャルキャパシタ９を有する第２の半導体基板
６４と、トランジスタのそれぞれの主電極領域２１とエ
ピタキシャルキャパシタ９とを一対一に対応させて電気
的に接続する接続部（３１，４７，６３、６４）とを少
なくとも含む。
３に示すように、複数のトランジスタをマトリクス状に
配置した第１の半導体基板１１と、この複数のトランジ
スタのそれぞれに対応した複数のペロブスカイト型構造
エピタキシャルキャパシタ９を有する第２の半導体基板
６４と、トランジスタのそれぞれの主電極領域２１とエ
ピタキシャルキャパシタ９とを一対一に対応させて電気
的に接続する接続部（３１，４７，６３、６４）とを少
なくとも含む。
【００９５】そして、図１３に示すように、本発明の第
２の実施の形態に係る半導体記憶装置はＳＴＩ領域（素
子分離領域）１３で互いに分離された複数のＭＯＳトラ
ンジスタが、シリコン基板１１の上にマトリクス状に配
置されている。この複数のＭＯＳトランジスタは、シリ
コン基板１１の上に形成されたｐウェル１２の表面上に
形成されたｎＭＯＳＦＥＴである。このｎＭＯＳＦＥＴ
は、ｐウェル１２内に、主電極領域として、ｎ+ 領域か
らなるソース領域２１及びドレイン領域２２を有してい
る。さらに、このｎＭＯＳＦＥＴは制御電極として、ｐ
ウェル１２の表面のゲート酸化膜２９の上にゲート電極
３７を有している。なおここでゲート電極３７は、ワー
ド線の一部を成すものである。ワード線３７は、図１４
に示すように複数本あり、縦方向に伸延されている。
２の実施の形態に係る半導体記憶装置はＳＴＩ領域（素
子分離領域）１３で互いに分離された複数のＭＯＳトラ
ンジスタが、シリコン基板１１の上にマトリクス状に配
置されている。この複数のＭＯＳトランジスタは、シリ
コン基板１１の上に形成されたｐウェル１２の表面上に
形成されたｎＭＯＳＦＥＴである。このｎＭＯＳＦＥＴ
は、ｐウェル１２内に、主電極領域として、ｎ+ 領域か
らなるソース領域２１及びドレイン領域２２を有してい
る。さらに、このｎＭＯＳＦＥＴは制御電極として、ｐ
ウェル１２の表面のゲート酸化膜２９の上にゲート電極
３７を有している。なおここでゲート電極３７は、ワー
ド線の一部を成すものである。ワード線３７は、図１４
に示すように複数本あり、縦方向に伸延されている。
【００９６】また、図１４に示すようにドレイン領域２
２上にはドープドポリシリコン、高融点金属や高融点金
属のシリサイド等からなるビット線コンタクトプラグ３
９が配置され、ビット線３５に接続されている。ビット
線３５は、ワード線３７と直交する横方向に伸延されて
いる。図１４では、簡単化のためビット線３５が１本の
み示されているが、複数本のビット線と複数本のワード
線でＸ−Ｙマトリクスを構成していることは勿論であ
る。
２上にはドープドポリシリコン、高融点金属や高融点金
属のシリサイド等からなるビット線コンタクトプラグ３
９が配置され、ビット線３５に接続されている。ビット
線３５は、ワード線３７と直交する横方向に伸延されて
いる。図１４では、簡単化のためビット線３５が１本の
み示されているが、複数本のビット線と複数本のワード
線でＸ−Ｙマトリクスを構成していることは勿論であ
る。
【００９７】さらに、図１３に示すように、ｎ+ ソース
領域２１には、ドープドポリシリコン、高融点金属や高
融点金属のシリサイド等からなるキャパシタコンタクト
プラグ３１が接続されている。キャパシタコンタクトプ
ラグ３１には、図１４に示した矩形のキャパシタ部９と
同一平面パターンの第１の貼り合せ層４７が接続されて
いる。
領域２１には、ドープドポリシリコン、高融点金属や高
融点金属のシリサイド等からなるキャパシタコンタクト
プラグ３１が接続されている。キャパシタコンタクトプ
ラグ３１には、図１４に示した矩形のキャパシタ部９と
同一平面パターンの第１の貼り合せ層４７が接続されて
いる。
【００９８】一方、エピタキシャルキャパシタ（キャパ
シタ部）９は下部バリア金属層５２、ＳＲＯ等の下部電
極層５３、Ｂａのモル分率７０％のＢＳＴＯ等の誘電体
薄膜層５４、ＳＲＯ等の上部電極層５５、および上部バ
リア金属層５６とから構成されている。上部バリア金属
層５６には、Ｔｉ／ＴｉＮ／Ａｌ層などのプレート電極
６２が接続され、プレート電極６２の上には酸化膜（Ｓ
ｉＯ2 膜）、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ3Ｎ
4 膜）、あるいはポリイミド膜などのパッシベーション
絶縁膜６５が形成されている。第２のシリコン基板６４
は、不純物密度２×１０18乃至１×１０20ｃｍ-3程度の
高不純物密度のシリコン基板である。高不純物密度の第
２のシリコン基板６４を介して、下部バリア金属層５２
は、第２の貼り合せ層６３に接続されている。つまり、
下部バリア金属層５２、下部電極層５３、ＢＳＴＯ等の
誘電体薄膜層５４、上部電極層５５、および上部バリア
金属層５６からなる多層構造、第２のシリコン基板６
４、第１および第２の貼り合せ層４７，６３は、図１４
に示した矩形のキャパシタ部９と同一平面パターンに分
離形成されている。そして、キャパシタコンタクトプラ
グ３１、第１の貼り合せ層４７、第２の貼り合せ層６３
及び第２のシリコン基板６４により、ｎ+ ソース領域２
１とエピタキシャルキャパシタ（キャパシタ部）９と
は、電気的に接続されている。図１３において符号３
２，３３，３４，３６，３７は酸化膜（ＳｉＯ2 膜）、
ＰＳＧ膜、ＢＰＳＧ膜、あるいは窒化膜（Ｓｉ3Ｎ
4 膜）などの絶縁膜である。
シタ部）９は下部バリア金属層５２、ＳＲＯ等の下部電
極層５３、Ｂａのモル分率７０％のＢＳＴＯ等の誘電体
薄膜層５４、ＳＲＯ等の上部電極層５５、および上部バ
リア金属層５６とから構成されている。上部バリア金属
層５６には、Ｔｉ／ＴｉＮ／Ａｌ層などのプレート電極
６２が接続され、プレート電極６２の上には酸化膜（Ｓ
ｉＯ2 膜）、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ3Ｎ
4 膜）、あるいはポリイミド膜などのパッシベーション
絶縁膜６５が形成されている。第２のシリコン基板６４
は、不純物密度２×１０18乃至１×１０20ｃｍ-3程度の
高不純物密度のシリコン基板である。高不純物密度の第
２のシリコン基板６４を介して、下部バリア金属層５２
は、第２の貼り合せ層６３に接続されている。つまり、
下部バリア金属層５２、下部電極層５３、ＢＳＴＯ等の
誘電体薄膜層５４、上部電極層５５、および上部バリア
金属層５６からなる多層構造、第２のシリコン基板６
４、第１および第２の貼り合せ層４７，６３は、図１４
に示した矩形のキャパシタ部９と同一平面パターンに分
離形成されている。そして、キャパシタコンタクトプラ
グ３１、第１の貼り合せ層４７、第２の貼り合せ層６３
及び第２のシリコン基板６４により、ｎ+ ソース領域２
１とエピタキシャルキャパシタ（キャパシタ部）９と
は、電気的に接続されている。図１３において符号３
２，３３，３４，３６，３７は酸化膜（ＳｉＯ2 膜）、
ＰＳＧ膜、ＢＰＳＧ膜、あるいは窒化膜（Ｓｉ3Ｎ
4 膜）などの絶縁膜である。
【００９９】次に、本発明の第２の実施の形態に係る半
導体記憶装置の製造方法を以下の工程順模式断面図（図
３及び図１５乃至図２２）を使用して説明する。以下の
工程（イ）、（ロ）は、第１の貼り合せ層４７としてＡ
ｌ膜の代わりにＣｕ膜を用いている点を除けば、前述の
第１の実施の形態に係る半導体記憶装置の製造方法と基
本的に同一であるため、工程（イ）、（ロ）の説明にお
いては、前述の図３を参照して説明する。なお、図１５
乃至図２２において各図の（ａ）と（ｂ）とは互いに直
交する関係にある断面図である。すなわち、図（ａ）の
Ａ−Ａ方向から見た断面図が図（ｂ）であり、図（ｂ）
のＢ−Ｂ方向から見た断面図が図（ａ）である。
導体記憶装置の製造方法を以下の工程順模式断面図（図
３及び図１５乃至図２２）を使用して説明する。以下の
工程（イ）、（ロ）は、第１の貼り合せ層４７としてＡ
ｌ膜の代わりにＣｕ膜を用いている点を除けば、前述の
第１の実施の形態に係る半導体記憶装置の製造方法と基
本的に同一であるため、工程（イ）、（ロ）の説明にお
いては、前述の図３を参照して説明する。なお、図１５
乃至図２２において各図の（ａ）と（ｂ）とは互いに直
交する関係にある断面図である。すなわち、図（ａ）の
Ａ−Ａ方向から見た断面図が図（ｂ）であり、図（ｂ）
のＢ−Ｂ方向から見た断面図が図（ａ）である。
【０１００】（イ）まず、前述の図３に示すように、第
１のシリコン（１００）基板１１に、公知のプロセスを
使用して、ｎ+ ソース領域２１、ｎ+ドレイン領域２
２、ゲート酸化膜２９、ワード線３７からなるトランジ
スタや、素子間分離絶縁膜１３、ビット線３７、および
キャパシタコンタクトプラグ３１を形成し、その最上層
を化学的機械的研磨（ＣＭＰ）等の方法により平坦化し
基板表面とする。
１のシリコン（１００）基板１１に、公知のプロセスを
使用して、ｎ+ ソース領域２１、ｎ+ドレイン領域２
２、ゲート酸化膜２９、ワード線３７からなるトランジ
スタや、素子間分離絶縁膜１３、ビット線３７、および
キャパシタコンタクトプラグ３１を形成し、その最上層
を化学的機械的研磨（ＣＭＰ）等の方法により平坦化し
基板表面とする。
【０１０１】（ロ）次に、この基板表面に第１の貼り合
せ層４７として平坦なＣｕ膜を全面に形成する。この
時、平坦な第１の貼り合せ層４７は、キャパシタコンタ
クトプラグ３１により本発明のトランジスタの主電極領
域となるｎ+ ソース領域２１に接続されている。
せ層４７として平坦なＣｕ膜を全面に形成する。この
時、平坦な第１の貼り合せ層４７は、キャパシタコンタ
クトプラグ３１により本発明のトランジスタの主電極領
域となるｎ+ ソース領域２１に接続されている。
【０１０２】（ハ）次に図１５に示すように、第２のシ
リコン（１００）基板６４の表面の全面に、第２の貼り
合せ層６３として平坦なＣｕ膜を形成する。
リコン（１００）基板６４の表面の全面に、第２の貼り
合せ層６３として平坦なＣｕ膜を形成する。
【０１０３】（ニ）次に図１６に示すように、第１の貼
り合せ層４７と第２の貼り合せ層６３であるＣｕ膜を、
４００℃の水素中の還元処理を行って表面のＣｕの酸化
層を還元し、そのまま大気中に晒さずに第１の貼り合せ
層４７と第２の貼り合せ層６３を突き合わせ、５００℃
３０分間加圧して接合する。Ｃｕ膜の表面の還元処理を
行って、そのまま大気中に晒さずに第１の貼り合せ層４
７と第２の貼り合せ層６３を接合するためには、図４２
に示すような装置を用いればよい。
り合せ層４７と第２の貼り合せ層６３であるＣｕ膜を、
４００℃の水素中の還元処理を行って表面のＣｕの酸化
層を還元し、そのまま大気中に晒さずに第１の貼り合せ
層４７と第２の貼り合せ層６３を突き合わせ、５００℃
３０分間加圧して接合する。Ｃｕ膜の表面の還元処理を
行って、そのまま大気中に晒さずに第１の貼り合せ層４
７と第２の貼り合せ層６３を接合するためには、図４２
に示すような装置を用いればよい。
【０１０４】（ホ）次に図１７に示すように、貼り合わ
せた第２のシリコン基板６４を所定の厚さに薄膜化す
る。例えば、第２のシリコン基板６４の裏面からＣＭＰ
等により研磨して、第２のシリコン基板６４を０．２μ
ｍ程度の厚さまで薄膜化する。
せた第２のシリコン基板６４を所定の厚さに薄膜化す
る。例えば、第２のシリコン基板６４の裏面からＣＭＰ
等により研磨して、第２のシリコン基板６４を０．２μ
ｍ程度の厚さまで薄膜化する。
【０１０５】（へ）次に図１８に示すように下部バリア
金属層５２として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ、下
部電極層（第１の電極層）５３として膜厚２０ｎｍのＳ
ｒＲｕＯ3 、誘電体薄膜層５４としてＢａのモル分率７
０％で厚さ２０ｎｍのＢＳＴＯ薄膜、上部電極層（第２
の電極層）５５として厚さ２０ｎｍのＳｒＲｕＯ3 膜、
さらに上部バリア金属層５６として膜厚１０ｎｍの（Ｔ
ｉ，Ａｌ）Ｎを、基板温度６００℃でＲＦあるいはＤＣ
スパッタリング法により大気中に出さずに連続エピタキ
シャル成長し、キャパシタ用多層構造を形成する。
金属層５２として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ、下
部電極層（第１の電極層）５３として膜厚２０ｎｍのＳ
ｒＲｕＯ3 、誘電体薄膜層５４としてＢａのモル分率７
０％で厚さ２０ｎｍのＢＳＴＯ薄膜、上部電極層（第２
の電極層）５５として厚さ２０ｎｍのＳｒＲｕＯ3 膜、
さらに上部バリア金属層５６として膜厚１０ｎｍの（Ｔ
ｉ，Ａｌ）Ｎを、基板温度６００℃でＲＦあるいはＤＣ
スパッタリング法により大気中に出さずに連続エピタキ
シャル成長し、キャパシタ用多層構造を形成する。
【０１０６】（ト）次に図１９に示すように、第１のシ
リコン基板１１上のトランジスタのパターンを基礎とし
て、位置合わせ行い、フォトリソグラフィー技術を用い
フォトレジストの分離用マスクパターンを形成する。分
離用マスクパターンをエッチング用マスクとして用い、
分離溝９３を形成する。エッチング用マスクは、フォト
レジストと酸化膜等の多層膜でも良く、他のマスク材を
用いても良い。分離溝９３により、キャパシタ用多層構
造５２，５３，５４，５５，５６、第２のシリコン基板
６４、第１および第２の貼り合せ層４７，６３、は複数
のパターンに分離され、各メモリセルごとのキャパシタ
が形成される。フォトリソグラフィー技術における位置
合わせは、第１のシリコン基板にトランジスタを形成す
る際に用いた合わせマークを用いても良く、現実のトラ
ンジスタのパターンに注目して合わせても良い。貼り合
わせ後に新たな合わせマークを形成しても良い。分離溝
９３の形成のためには、リアクティブイオンエッチング
（ＲＩＥ）等を用いればよい。この際のエッチング条件
として、酸化物層３３をエッチング停止層として使用す
ると良い。
リコン基板１１上のトランジスタのパターンを基礎とし
て、位置合わせ行い、フォトリソグラフィー技術を用い
フォトレジストの分離用マスクパターンを形成する。分
離用マスクパターンをエッチング用マスクとして用い、
分離溝９３を形成する。エッチング用マスクは、フォト
レジストと酸化膜等の多層膜でも良く、他のマスク材を
用いても良い。分離溝９３により、キャパシタ用多層構
造５２，５３，５４，５５，５６、第２のシリコン基板
６４、第１および第２の貼り合せ層４７，６３、は複数
のパターンに分離され、各メモリセルごとのキャパシタ
が形成される。フォトリソグラフィー技術における位置
合わせは、第１のシリコン基板にトランジスタを形成す
る際に用いた合わせマークを用いても良く、現実のトラ
ンジスタのパターンに注目して合わせても良い。貼り合
わせ後に新たな合わせマークを形成しても良い。分離溝
９３の形成のためには、リアクティブイオンエッチング
（ＲＩＥ）等を用いればよい。この際のエッチング条件
として、酸化物層３３をエッチング停止層として使用す
ると良い。
【０１０７】（チ）さらに図２０に示すようにＴＥＯＳ
ガスを原料としたプラズマＣＶＤ法等により分離溝９３
にキャパシタ分離絶縁膜６１を埋め込んだ後、図２１に
示すように再びＣＭＰ法等により平坦化する。その後、
図２２に示すようにプレート電極層６２としてＴｉ／Ｔ
ｉＮ／Ａｌ層を作成し、図１３に示すように、酸化膜
（ＳｉＯ2 膜）、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ
3Ｎ4 膜）、あるいはポリイミド膜などのパッシベーシ
ョン絶縁膜６５をかぶせる。
ガスを原料としたプラズマＣＶＤ法等により分離溝９３
にキャパシタ分離絶縁膜６１を埋め込んだ後、図２１に
示すように再びＣＭＰ法等により平坦化する。その後、
図２２に示すようにプレート電極層６２としてＴｉ／Ｔ
ｉＮ／Ａｌ層を作成し、図１３に示すように、酸化膜
（ＳｉＯ2 膜）、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ
3Ｎ4 膜）、あるいはポリイミド膜などのパッシベーシ
ョン絶縁膜６５をかぶせる。
【０１０８】このような工程により、強誘電体薄膜層を
使用したキャパシタとトランジスタからなるメモリセル
を歩留まり良く作成することができ、ＦＲＡＭとしての
良好かつ信頼性の高い動作が確認された。
使用したキャパシタとトランジスタからなるメモリセル
を歩留まり良く作成することができ、ＦＲＡＭとしての
良好かつ信頼性の高い動作が確認された。
【０１０９】本発明の第２の実施の形態に係る半導体記
憶装置の製造方法においては、第１および第２のシリコ
ン基板１１，６４とを互いに貼り合わせ、その後、フォ
トリソグラフィー工程で、セル毎のキャパシタを分離・
形成しているので上下の第１の貼り合せ層４７と第２の
貼り合せ層６３の合わせずれの問題は本来的にない。ま
た、全面に形成された平坦な面で第１の貼り合せ層４７
と第２の貼り合せ層６３とを接合しているので、良好な
接合界面が得られ、オープン不良が生じることもない。
さらに、第１の貼り合せ層４７と第２の貼り合せ層６３
の接合部の周囲に形成した分離溝９３に、新たに絶縁膜
（キャパシタ分離絶縁膜）６１を埋め込んでいるので、
リーク電流の通路が発生するおそれもない。したがっ
て、隣接するメモリーセルのそれぞれの第１及び第２の
貼り合せ層４７，６３間におけるリーク電流やショート
不良の恐れもない。
憶装置の製造方法においては、第１および第２のシリコ
ン基板１１，６４とを互いに貼り合わせ、その後、フォ
トリソグラフィー工程で、セル毎のキャパシタを分離・
形成しているので上下の第１の貼り合せ層４７と第２の
貼り合せ層６３の合わせずれの問題は本来的にない。ま
た、全面に形成された平坦な面で第１の貼り合せ層４７
と第２の貼り合せ層６３とを接合しているので、良好な
接合界面が得られ、オープン不良が生じることもない。
さらに、第１の貼り合せ層４７と第２の貼り合せ層６３
の接合部の周囲に形成した分離溝９３に、新たに絶縁膜
（キャパシタ分離絶縁膜）６１を埋め込んでいるので、
リーク電流の通路が発生するおそれもない。したがっ
て、隣接するメモリーセルのそれぞれの第１及び第２の
貼り合せ層４７，６３間におけるリーク電流やショート
不良の恐れもない。
【０１１０】なお、図４２は、（ニ）の工程における水
素中の還元処理を行って表面のＣｕの酸化層を還元し、
そのまま大気中に晒さずに、第１のシリコン基板１１と
第２のシリコン基板６４とを接合するための装置を示
す。図４２で、成膜室１と還元室２，及び還元室２と圧
着室３とは、それぞれ図示を省略したゲートバルブを介
して互いに接続されている。また、成膜室１、還元室２
および圧着室３は図示を省略したクライオポンプやター
ボポンプ等の超高真空用真空ポンプに接続され、圧力４
×１０-6Ｐａ以下の超高真空に排気出来るようになって
いる。還元室２には、還元処理用の水素ガス導入口７が
設けられ、ますフローコントローラ等により、所定の流
量に制御できるようになっている。更に、還元室２には
ヒータ６が設けられ、４００℃等の所定の温度に、第１
のシリコン基板１１と第２のシリコン基板６４とを加熱
できるようになっている。加熱は、赤外線ランプ加熱で
も抵抗加熱でもかまわないが、赤外線ランプ加熱の方が
クリーンな加熱が出来る。圧着室３内には、複数枚のシ
リコン基板を保持できるカセット、第１のシリコン基板
１１と第２のシリコン基板６４を搭載し所定の温度に加
熱できるヒータを備えたステージ５、及び第１のシリコ
ン基板１１と第２のシリコン基板６４を互いに所定の圧
力で圧着するためのプレス４が備えられている。成膜室
１には図示を省略した他のゲートバルブを介して真空準
備室が接続され、エアーロックで真空準備室から第１の
シリコン基板１１と第２のシリコン基板６４を搬送でき
るようになっている。成膜室１は、第１の貼り合せ層４
７と第２の貼り合せ層６４としてのＣｕ膜を、ＣＶＤ、
真空蒸着、あるいはスパッタリングで堆積できるように
構成されている。真空中で搬送できるようにしてもよ
い。Ｃｕ膜を堆積後、ゲートバルブを開けて、第１のシ
リコン基板１１と第２のシリコン基板５１を還元室２に
真空搬送する。還元室２では、第１の貼り合せ層４７又
は第２の貼り合せ層６３であるＣｕ膜を、４００℃の水
素中で、所定の時間（例えば、１０乃至３０分）還元処
理を行う。還元処理が終了すれば、ゲートバルブを開け
て、第１のシリコン基板１１と第２のシリコン基板５１
を圧着室３に真空搬送する。具体的には、まず複数枚の
第１のシリコン基板１１を成膜室１、還元室２、圧着室
３と順次処理しながら真空搬送し、圧着室３内のカセッ
トに一旦保持し、次に第２のシリコン基板６４を同様に
成膜室１、還元室２、圧着室３と順次処理しながら真空
搬送するような手順でよい。先に、第２のシリコン基板
６４を成膜室１、還元室２、圧着室３と順次処理しなが
ら真空搬送し、圧着室３内のカセットに一旦保持し、次
に第１のシリコン基板１１を真空搬送する手順でも良
い。圧着室３内では、ステージ５上に第１のシリコン基
板１１と第２のシリコン基板６４が搭載され、プレス４
で所定の圧力で４００℃３０分間圧着し、貼り合わせ
（直接接合）を行う。本発明の第２の実施の形態に係る
半導体記憶装置の製造方法においては、第１および第２
のシリコン基板とを互いに貼り合わせ、その後、フォト
リソグラフィー工程で、セル毎のキャパシタを分離・形
成しているので、第１および第２のシリコン基板の接着
後に、セル毎のキャパシタとトランジスタの主電極領域
との相対的位置関係が決定される。従って、第１および
第２のシリコン基板との間の多少の貼り合わせずれは許
容される。つまり、第１および第２のシリコン基板の外
周の位置を合わせる程度の位置あわせ精度で良い。この
ため、図４２に示すように真空チャンバー中に複雑な装
置が入らないので、真空に対する脱ガス成分も少なくな
り、圧力４×１０-6Ｐａ以下の超高真空中が、容易に達
成される。従ってより信頼性の高い第１の貼り合せ層４
７と第２の貼り合せ層６３との接合が実現でき、その結
果、半導体記憶装置の高性能化と高信頼性化が達成され
る。
素中の還元処理を行って表面のＣｕの酸化層を還元し、
そのまま大気中に晒さずに、第１のシリコン基板１１と
第２のシリコン基板６４とを接合するための装置を示
す。図４２で、成膜室１と還元室２，及び還元室２と圧
着室３とは、それぞれ図示を省略したゲートバルブを介
して互いに接続されている。また、成膜室１、還元室２
および圧着室３は図示を省略したクライオポンプやター
ボポンプ等の超高真空用真空ポンプに接続され、圧力４
×１０-6Ｐａ以下の超高真空に排気出来るようになって
いる。還元室２には、還元処理用の水素ガス導入口７が
設けられ、ますフローコントローラ等により、所定の流
量に制御できるようになっている。更に、還元室２には
ヒータ６が設けられ、４００℃等の所定の温度に、第１
のシリコン基板１１と第２のシリコン基板６４とを加熱
できるようになっている。加熱は、赤外線ランプ加熱で
も抵抗加熱でもかまわないが、赤外線ランプ加熱の方が
クリーンな加熱が出来る。圧着室３内には、複数枚のシ
リコン基板を保持できるカセット、第１のシリコン基板
１１と第２のシリコン基板６４を搭載し所定の温度に加
熱できるヒータを備えたステージ５、及び第１のシリコ
ン基板１１と第２のシリコン基板６４を互いに所定の圧
力で圧着するためのプレス４が備えられている。成膜室
１には図示を省略した他のゲートバルブを介して真空準
備室が接続され、エアーロックで真空準備室から第１の
シリコン基板１１と第２のシリコン基板６４を搬送でき
るようになっている。成膜室１は、第１の貼り合せ層４
７と第２の貼り合せ層６４としてのＣｕ膜を、ＣＶＤ、
真空蒸着、あるいはスパッタリングで堆積できるように
構成されている。真空中で搬送できるようにしてもよ
い。Ｃｕ膜を堆積後、ゲートバルブを開けて、第１のシ
リコン基板１１と第２のシリコン基板５１を還元室２に
真空搬送する。還元室２では、第１の貼り合せ層４７又
は第２の貼り合せ層６３であるＣｕ膜を、４００℃の水
素中で、所定の時間（例えば、１０乃至３０分）還元処
理を行う。還元処理が終了すれば、ゲートバルブを開け
て、第１のシリコン基板１１と第２のシリコン基板５１
を圧着室３に真空搬送する。具体的には、まず複数枚の
第１のシリコン基板１１を成膜室１、還元室２、圧着室
３と順次処理しながら真空搬送し、圧着室３内のカセッ
トに一旦保持し、次に第２のシリコン基板６４を同様に
成膜室１、還元室２、圧着室３と順次処理しながら真空
搬送するような手順でよい。先に、第２のシリコン基板
６４を成膜室１、還元室２、圧着室３と順次処理しなが
ら真空搬送し、圧着室３内のカセットに一旦保持し、次
に第１のシリコン基板１１を真空搬送する手順でも良
い。圧着室３内では、ステージ５上に第１のシリコン基
板１１と第２のシリコン基板６４が搭載され、プレス４
で所定の圧力で４００℃３０分間圧着し、貼り合わせ
（直接接合）を行う。本発明の第２の実施の形態に係る
半導体記憶装置の製造方法においては、第１および第２
のシリコン基板とを互いに貼り合わせ、その後、フォト
リソグラフィー工程で、セル毎のキャパシタを分離・形
成しているので、第１および第２のシリコン基板の接着
後に、セル毎のキャパシタとトランジスタの主電極領域
との相対的位置関係が決定される。従って、第１および
第２のシリコン基板との間の多少の貼り合わせずれは許
容される。つまり、第１および第２のシリコン基板の外
周の位置を合わせる程度の位置あわせ精度で良い。この
ため、図４２に示すように真空チャンバー中に複雑な装
置が入らないので、真空に対する脱ガス成分も少なくな
り、圧力４×１０-6Ｐａ以下の超高真空中が、容易に達
成される。従ってより信頼性の高い第１の貼り合せ層４
７と第２の貼り合せ層６３との接合が実現でき、その結
果、半導体記憶装置の高性能化と高信頼性化が達成され
る。
【０１１１】（第３の実施の形態）本発明の第３の実施
の形態に係る半導体記憶装置は、ほぼ第２の実施の形態
と同様であるが、平面構造のペロブスカイト型構造エピ
タキシャルキャパシタの代りに、立体構造のペロブスカ
イト型構造エピタキシャルキャパシタを作成した点が、
第２の実施の形態に係る半導体記憶装置とは相違する。
更に、第３の実施の形態は、Ｂａのモル分率７０％のＢ
ＳＴＯ薄膜（強誘電体薄膜）の代わりに、Ｂａのモル分
率３０％のＢＳＴＯ薄膜（常誘電体薄膜）を用いたＤＲ
ＡＭであり、第２の実施の形態に係るＦＲＡＭとは相違
する。
の形態に係る半導体記憶装置は、ほぼ第２の実施の形態
と同様であるが、平面構造のペロブスカイト型構造エピ
タキシャルキャパシタの代りに、立体構造のペロブスカ
イト型構造エピタキシャルキャパシタを作成した点が、
第２の実施の形態に係る半導体記憶装置とは相違する。
更に、第３の実施の形態は、Ｂａのモル分率７０％のＢ
ＳＴＯ薄膜（強誘電体薄膜）の代わりに、Ｂａのモル分
率３０％のＢＳＴＯ薄膜（常誘電体薄膜）を用いたＤＲ
ＡＭであり、第２の実施の形態に係るＦＲＡＭとは相違
する。
【０１１２】図２３および図２４に、本発明の第３の実
施の形態に係る半導体記憶装置の断面図および平面図を
示す。図２３（ａ）と図２３（ｂ）とは互いに直交する
関係にある断面図である。すなわち、図２３（ａ）のＡ
−Ａ方向から見た断面図が図２３（ｂ）であり、図２３
（ｂ）のＢ−Ｂ方向から見た断面図が図２３（ａ）であ
る。また、図２４は対応する平面図である。
施の形態に係る半導体記憶装置の断面図および平面図を
示す。図２３（ａ）と図２３（ｂ）とは互いに直交する
関係にある断面図である。すなわち、図２３（ａ）のＡ
−Ａ方向から見た断面図が図２３（ｂ）であり、図２３
（ｂ）のＢ−Ｂ方向から見た断面図が図２３（ａ）であ
る。また、図２４は対応する平面図である。
【０１１３】この半導体記憶装置（ＤＲＡＭ）は、図２
３に示すように、複数のトランジスタをマトリクス状に
配置した第１のシリコン基板１１と、この複数のトラン
ジスタのそれぞれに対応した複数のペロブスカイト型構
造エピタキシャルキャパシタ９を有する第２のシリコン
基板６４と、トランジスタのそれぞれの主電極領域２１
とエピタキシャルキャパシタ９とを一対一に対応させて
電気的に接続する接続部（３１，４７，６３、６４）と
を少なくとも含む。
３に示すように、複数のトランジスタをマトリクス状に
配置した第１のシリコン基板１１と、この複数のトラン
ジスタのそれぞれに対応した複数のペロブスカイト型構
造エピタキシャルキャパシタ９を有する第２のシリコン
基板６４と、トランジスタのそれぞれの主電極領域２１
とエピタキシャルキャパシタ９とを一対一に対応させて
電気的に接続する接続部（３１，４７，６３、６４）と
を少なくとも含む。
【０１１４】そして、図２３に示すように、本発明の第
３の実施の形態に係る半導体記憶装置はＳＴＩ領域（素
子分離領域）１３で互いに分離された複数のＭＯＳトラ
ンジスタが、シリコン基板１１の上にマトリクス状に配
置されている。この複数のＭＯＳトランジスタは、シリ
コン基板１１の上に形成されたｐウェル１２の表面上に
形成されたｎＭＯＳＦＥＴである。このｎＭＯＳＦＥＴ
は、ｐウェル１２内に、主電極領域として、ｎ+ 領域か
らなるソース領域２１及びドレイン領域２２を有してい
る。さらに、このｎＭＯＳＦＥＴは制御電極として、ｐ
ウェル１２の表面のゲート酸化膜２９の上にゲート電極
３７を有している。なおここでゲート電極３７は、ワー
ド線の一部を成すものである。ワード線３７は、図２４
に示すように複数本あり、縦方向に伸延されている。
３の実施の形態に係る半導体記憶装置はＳＴＩ領域（素
子分離領域）１３で互いに分離された複数のＭＯＳトラ
ンジスタが、シリコン基板１１の上にマトリクス状に配
置されている。この複数のＭＯＳトランジスタは、シリ
コン基板１１の上に形成されたｐウェル１２の表面上に
形成されたｎＭＯＳＦＥＴである。このｎＭＯＳＦＥＴ
は、ｐウェル１２内に、主電極領域として、ｎ+ 領域か
らなるソース領域２１及びドレイン領域２２を有してい
る。さらに、このｎＭＯＳＦＥＴは制御電極として、ｐ
ウェル１２の表面のゲート酸化膜２９の上にゲート電極
３７を有している。なおここでゲート電極３７は、ワー
ド線の一部を成すものである。ワード線３７は、図２４
に示すように複数本あり、縦方向に伸延されている。
【０１１５】また、図２４に示すようにドレイン領域２
２上にはドープドポリシリコン、高融点金属や高融点金
属のシリサイド等からなるビット線コンタクトプラグ３
９が配置され、ビット線３５に接続されている。ビット
線３５は、ワード線３７と直交する横方向に伸延されて
いる。図２４では、簡単化のためビット線３５が１本の
み示されているが、複数本のビット線と複数本のワード
線でＸ−Ｙマトリクスを構成していることは勿論であ
る。
２上にはドープドポリシリコン、高融点金属や高融点金
属のシリサイド等からなるビット線コンタクトプラグ３
９が配置され、ビット線３５に接続されている。ビット
線３５は、ワード線３７と直交する横方向に伸延されて
いる。図２４では、簡単化のためビット線３５が１本の
み示されているが、複数本のビット線と複数本のワード
線でＸ−Ｙマトリクスを構成していることは勿論であ
る。
【０１１６】さらに、図２３に示すように、ｎ+ ソース
領域２１には、ドープドポリシリコン、高融点金属や高
融点金属のシリサイド等からなるキャパシタコンタクト
プラグ３１が接続されている。キャパシタコンタクトプ
ラグ３１には、図２４に示した矩形のキャパシタ部９と
同一平面パターンの第１の貼り合せ層４７が接続されて
いる。
領域２１には、ドープドポリシリコン、高融点金属や高
融点金属のシリサイド等からなるキャパシタコンタクト
プラグ３１が接続されている。キャパシタコンタクトプ
ラグ３１には、図２４に示した矩形のキャパシタ部９と
同一平面パターンの第１の貼り合せ層４７が接続されて
いる。
【０１１７】一方、エピタキシャルキャパシタ（キャパ
シタ部）９は、Ｕ溝に形成された立体構造をしている。
即ち、Ｕ溝の底面及び側壁に沿って形成された下部バリ
ア金属層５２、ＳＲＯ等の下部電極層５３、Ｂａのモル
分率７０％のＢＳＴＯ等の誘電体薄膜層５４とこのＵ溝
を埋め込むように形成されたＳＲＯ等の上部電極層５
５、および平坦な上部バリア金属層５６とから構成され
ている。上部バリア金属層５６には、Ｔｉ／ＴｉＮ／Ａ
ｌ層などのプレート電極６２が接続され、プレート電極
６２の上には酸化膜（ＳｉＯ2 膜）、ＰＳＧ膜、ＢＰＳ
Ｇ膜、窒化膜（Ｓｉ3Ｎ4 膜）、あるいはポリイミド膜
などのパッシベーション絶縁膜６５が形成されている。
第２のシリコン基板６４は、不純物密度２×１０18乃至
１×１０20ｃｍ-3程度の高不純物密度のシリコン基板で
ある。高不純物密度の第２のシリコン基板６４を介し
て、下部バリア金属層５２は、第２の貼り合せ層６３に
接続されている。下部バリア金属層５２、下部電極層５
３、ＢＳＴＯ等の誘電体薄膜層５４、上部電極層５５、
および上部バリア金属層５６からなる多層構造、第２の
シリコン基板６４、第１および第２の貼り合せ層４７，
６３は、図２４に示した矩形のキャパシタ部９のしめす
島状の平面パターンの領域内にほぼ収まるように形成さ
れている。そして、キャパシタコンタクトプラグ３１、
第１の貼り合せ層４７、第２の貼り合せ層６３及び第２
のシリコン基板６４により、ｎ+ ソース領域２１とエピ
タキシャルキャパシタ（キャパシタ部）９とは、電気的
に接続されている。図２３において符号３２，３３，３
４，３６，３７は酸化膜（ＳｉＯ2膜）、ＰＳＧ膜、Ｂ
ＰＳＧ膜、あるいは窒化膜（Ｓｉ3Ｎ4 膜）などの絶縁
膜である。
シタ部）９は、Ｕ溝に形成された立体構造をしている。
即ち、Ｕ溝の底面及び側壁に沿って形成された下部バリ
ア金属層５２、ＳＲＯ等の下部電極層５３、Ｂａのモル
分率７０％のＢＳＴＯ等の誘電体薄膜層５４とこのＵ溝
を埋め込むように形成されたＳＲＯ等の上部電極層５
５、および平坦な上部バリア金属層５６とから構成され
ている。上部バリア金属層５６には、Ｔｉ／ＴｉＮ／Ａ
ｌ層などのプレート電極６２が接続され、プレート電極
６２の上には酸化膜（ＳｉＯ2 膜）、ＰＳＧ膜、ＢＰＳ
Ｇ膜、窒化膜（Ｓｉ3Ｎ4 膜）、あるいはポリイミド膜
などのパッシベーション絶縁膜６５が形成されている。
第２のシリコン基板６４は、不純物密度２×１０18乃至
１×１０20ｃｍ-3程度の高不純物密度のシリコン基板で
ある。高不純物密度の第２のシリコン基板６４を介し
て、下部バリア金属層５２は、第２の貼り合せ層６３に
接続されている。下部バリア金属層５２、下部電極層５
３、ＢＳＴＯ等の誘電体薄膜層５４、上部電極層５５、
および上部バリア金属層５６からなる多層構造、第２の
シリコン基板６４、第１および第２の貼り合せ層４７，
６３は、図２４に示した矩形のキャパシタ部９のしめす
島状の平面パターンの領域内にほぼ収まるように形成さ
れている。そして、キャパシタコンタクトプラグ３１、
第１の貼り合せ層４７、第２の貼り合せ層６３及び第２
のシリコン基板６４により、ｎ+ ソース領域２１とエピ
タキシャルキャパシタ（キャパシタ部）９とは、電気的
に接続されている。図２３において符号３２，３３，３
４，３６，３７は酸化膜（ＳｉＯ2膜）、ＰＳＧ膜、Ｂ
ＰＳＧ膜、あるいは窒化膜（Ｓｉ3Ｎ4 膜）などの絶縁
膜である。
【０１１８】Ｓｒリッチ組成の単結晶ＢＳＴＯは、例え
ば膜厚２０ｎｍで誘電率８００以上という非常に高い誘
電率を示す。このようにＳｒリッチ組成の単結晶ＢＳＴ
Ｏを使用することにより、極めて高い高誘電率を有する
のに加え、立体形状のキャパシタであるので、セル面積
を極めて小さくしても所定の容量値が担保される。従っ
て、４Ｇｂ乃至２５６ＧｂのＤＲＡＭ、さらにはテラビ
ットＤＲＡＭが実現できる。
ば膜厚２０ｎｍで誘電率８００以上という非常に高い誘
電率を示す。このようにＳｒリッチ組成の単結晶ＢＳＴ
Ｏを使用することにより、極めて高い高誘電率を有する
のに加え、立体形状のキャパシタであるので、セル面積
を極めて小さくしても所定の容量値が担保される。従っ
て、４Ｇｂ乃至２５６ＧｂのＤＲＡＭ、さらにはテラビ
ットＤＲＡＭが実現できる。
【０１１９】なお、上部電極層５５、上部バリア金属層
５６は、必ずしもエピタキシャル成長で形成する必要は
ない。なぜなら、下部電極層５３のａ軸、ｂ軸方向の格
子定数が、誘電体薄膜層５４のそれより十分小さくな
り、下部電極層５３と誘電体薄膜層５４との間に格子定
数のミスマッチが生じていれば、誘電率８００以上とい
う非常に高い誘電率を得ることは可能であるからであ
る。
５６は、必ずしもエピタキシャル成長で形成する必要は
ない。なぜなら、下部電極層５３のａ軸、ｂ軸方向の格
子定数が、誘電体薄膜層５４のそれより十分小さくな
り、下部電極層５３と誘電体薄膜層５４との間に格子定
数のミスマッチが生じていれば、誘電率８００以上とい
う非常に高い誘電率を得ることは可能であるからであ
る。
【０１２０】次に、本発明の第３の実施の形態に係る半
導体記憶装置の製造方法を工程順模式断面図（図３、図
１５、図１６及び図２５乃至３７）を使用して説明す
る。本発明の第３の実施の形態に係る半導体記憶装置の
製造方法における第１のシリコン基板１１にトランジス
タおよび第１の貼り合せ層４７を作成し、第２のシリコ
ン基板６４に第２の貼り合せ層６３を作成し、第１の貼
り合せ層４７と第２の貼り合せ層６３を突き合わせて接
合するまでの工程は、第２の実施の形態に係る半導体記
憶装置の製造方法同じであるので図３、図１５及び、図
１６を参照して説明する。なお、図２５乃至図３７にお
いて各図の（ａ）と（ｂ）とは互いに直交する関係にあ
る断面図である。すなわち、図（ａ）のＡ−Ａ方向から
見た断面図が図（ｂ）であり、図（ｂ）のＢ−Ｂ方向か
ら見た断面図が図（ａ）である。以下、これらの工程順
模式断面を使用して説明する。
導体記憶装置の製造方法を工程順模式断面図（図３、図
１５、図１６及び図２５乃至３７）を使用して説明す
る。本発明の第３の実施の形態に係る半導体記憶装置の
製造方法における第１のシリコン基板１１にトランジス
タおよび第１の貼り合せ層４７を作成し、第２のシリコ
ン基板６４に第２の貼り合せ層６３を作成し、第１の貼
り合せ層４７と第２の貼り合せ層６３を突き合わせて接
合するまでの工程は、第２の実施の形態に係る半導体記
憶装置の製造方法同じであるので図３、図１５及び、図
１６を参照して説明する。なお、図２５乃至図３７にお
いて各図の（ａ）と（ｂ）とは互いに直交する関係にあ
る断面図である。すなわち、図（ａ）のＡ−Ａ方向から
見た断面図が図（ｂ）であり、図（ｂ）のＢ−Ｂ方向か
ら見た断面図が図（ａ）である。以下、これらの工程順
模式断面を使用して説明する。
【０１２１】（イ）まず、前述の図３に示すように、第
１のシリコン（１００）基板１１に、公知のプロセスを
使用して、ｎ+ ソース領域２１、ｎ+ドレイン領域２
２、ゲート酸化膜２９、ワード線３７からなるトランジ
スタや、素子間分離絶縁膜１３、ビット線３７、および
キャパシタコンタクトプラグ３１を形成し、その最上層
を化学的機械的研磨（ＣＭＰ）等の方法により平坦化し
基板表面とする。
１のシリコン（１００）基板１１に、公知のプロセスを
使用して、ｎ+ ソース領域２１、ｎ+ドレイン領域２
２、ゲート酸化膜２９、ワード線３７からなるトランジ
スタや、素子間分離絶縁膜１３、ビット線３７、および
キャパシタコンタクトプラグ３１を形成し、その最上層
を化学的機械的研磨（ＣＭＰ）等の方法により平坦化し
基板表面とする。
【０１２２】（ロ）次に、この基板表面に第１の貼り合
せ層４７として平坦なＣｕ膜を全面に形成する。この
時、平坦な第１の貼り合せ層４７は、キャパシタコンタ
クトプラグ３１により本発明のトランジスタの主電極領
域となるｎ+ ソース領域２１に接続されている。
せ層４７として平坦なＣｕ膜を全面に形成する。この
時、平坦な第１の貼り合せ層４７は、キャパシタコンタ
クトプラグ３１により本発明のトランジスタの主電極領
域となるｎ+ ソース領域２１に接続されている。
【０１２３】（ハ）次に図１５に示すように、第２のシ
リコン（１００）基板６４の表面の全面に、第２の貼り
合せ層６３として平坦なＣｕ膜を形成する。
リコン（１００）基板６４の表面の全面に、第２の貼り
合せ層６３として平坦なＣｕ膜を形成する。
【０１２４】（ニ）次に図１６に示すように、第１の貼
り合せ層４７と第２の貼り合せ層６３であるＣｕ膜を、
４００℃の水素中の還元処理を行って表面のＣｕの酸化
層を還元し、そのまま大気中に晒さずに第１の貼り合せ
層４７と第２の貼り合せ層６３を突き合わせ、５００℃
３０分間加圧して接合する。
り合せ層４７と第２の貼り合せ層６３であるＣｕ膜を、
４００℃の水素中の還元処理を行って表面のＣｕの酸化
層を還元し、そのまま大気中に晒さずに第１の貼り合せ
層４７と第２の貼り合せ層６３を突き合わせ、５００℃
３０分間加圧して接合する。
【０１２５】（ホ）次に図２５に示すように、貼り合わ
せた第２のシリコン基板６４を所定の厚さに薄膜化す
る。例えば、第２のシリコン基板６４の裏面からＣＭＰ
等により研磨して、第２のシリコン基板６４を０．５μ
ｍ程度の厚さまで薄膜化する。
せた第２のシリコン基板６４を所定の厚さに薄膜化す
る。例えば、第２のシリコン基板６４の裏面からＣＭＰ
等により研磨して、第２のシリコン基板６４を０．５μ
ｍ程度の厚さまで薄膜化する。
【０１２６】（ヘ）次に、図２６に示すように、フォト
リソグラフィー技術を用いフォトレジストのマスクパタ
ーンを形成する。即ち、第１のシリコン基板１１上のト
ランジスタのパターンを基礎として、位置合わせ行い、
エッチング用マスクを作成する。このエッチング用マス
クを用い、立体キャパシタを作成するためのキャパシタ
トレンチ９２を形成する。エッチング用マスクは、フォ
トレジストと酸化膜等の多層膜でも良い。しかし、シリ
コン基板のエッチングには、酸化膜単独マスクパターン
でシリコン基板をエッチングすることが好ましい。この
ためには、低温ＣＶＤやＴＥＯＳを用いたＣＶＤにより
酸化膜を形成し、フォトレジストのマスクパターンでま
ず酸化膜を所定の形状にパターニングし、その後、フォ
トレジストのマスクパターンを除去し、酸化膜単独マス
クパターンとすればよい。酸化膜以外の窒化膜（Ｓｉ3
Ｎ4 膜）等の他のマスク材を用いても良い。第１のシリ
コン基板１１により位置合わせを行いパターニングによ
り、 （ト）次に、図２７に示すように下部バリア金属層５２
として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ、下部電極層５
３として膜厚２０ｎｍのＳｒＲｕＯ3 を、基板温度６０
０℃でＤＣスパッタリング法によりエピタキシャル成長
する。次に図２８に示すようにプラズマＣＶＤ法等によ
り、酸化膜６６等をキャパシタトレンチ９２内に埋め込
んだ後に、図２９に示すようにシリコン基板６４を研磨
停止層として、ＣＭＰ法などによりエッチバックして平
坦化を行う。
リソグラフィー技術を用いフォトレジストのマスクパタ
ーンを形成する。即ち、第１のシリコン基板１１上のト
ランジスタのパターンを基礎として、位置合わせ行い、
エッチング用マスクを作成する。このエッチング用マス
クを用い、立体キャパシタを作成するためのキャパシタ
トレンチ９２を形成する。エッチング用マスクは、フォ
トレジストと酸化膜等の多層膜でも良い。しかし、シリ
コン基板のエッチングには、酸化膜単独マスクパターン
でシリコン基板をエッチングすることが好ましい。この
ためには、低温ＣＶＤやＴＥＯＳを用いたＣＶＤにより
酸化膜を形成し、フォトレジストのマスクパターンでま
ず酸化膜を所定の形状にパターニングし、その後、フォ
トレジストのマスクパターンを除去し、酸化膜単独マス
クパターンとすればよい。酸化膜以外の窒化膜（Ｓｉ3
Ｎ4 膜）等の他のマスク材を用いても良い。第１のシリ
コン基板１１により位置合わせを行いパターニングによ
り、 （ト）次に、図２７に示すように下部バリア金属層５２
として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ、下部電極層５
３として膜厚２０ｎｍのＳｒＲｕＯ3 を、基板温度６０
０℃でＤＣスパッタリング法によりエピタキシャル成長
する。次に図２８に示すようにプラズマＣＶＤ法等によ
り、酸化膜６６等をキャパシタトレンチ９２内に埋め込
んだ後に、図２９に示すようにシリコン基板６４を研磨
停止層として、ＣＭＰ法などによりエッチバックして平
坦化を行う。
【０１２７】（チ）次に図３０に示すように、フォトリ
ソグラフィー技術とＲＩＥを用い分離溝９３を形成す
る。エッチング用マスクは、フォトレジスト、酸化膜、
又はフォトレジストと酸化膜等の多層膜を用いれば良
い。分離溝９３は、キャパシタトレンチ９２で挟まれた
凸部の内部に形成される。分離溝９３の形成のＲＩＥの
際に、酸化物層３３をエッチング停止層として使用する
と良い。さらに図３１に示すようにＴＥＯＳガスを原料
としたプラズマＣＶＤ法等により分離溝９３にキャパシ
タ分離絶縁膜６１を埋め込んだ後、図３２に示すように
再びＣＭＰ法等により平坦化する。
ソグラフィー技術とＲＩＥを用い分離溝９３を形成す
る。エッチング用マスクは、フォトレジスト、酸化膜、
又はフォトレジストと酸化膜等の多層膜を用いれば良
い。分離溝９３は、キャパシタトレンチ９２で挟まれた
凸部の内部に形成される。分離溝９３の形成のＲＩＥの
際に、酸化物層３３をエッチング停止層として使用する
と良い。さらに図３１に示すようにＴＥＯＳガスを原料
としたプラズマＣＶＤ法等により分離溝９３にキャパシ
タ分離絶縁膜６１を埋め込んだ後、図３２に示すように
再びＣＭＰ法等により平坦化する。
【０１２８】（リ）次に図３３に示すように、酸化膜６
６のみをＲＩＥ法等による選択エッチングにより除去し
て、ＳＲＯ下部電極層５３を露出する。次に図３４に示
すように誘電体薄膜層１４としてＢａのモル分率３０％
で厚さ２０ｎｍのＢＳＴＯ薄膜５４を形成する。さらに
図３５に示すように上部電極層５５として厚さ２０ｎｍ
のＳｒＲｕＯ3 膜を、基板温度６００℃でＲＦあるいは
ＤＣスパッタリング法により大気中に出さずに連続し
て、ＳＲＯ電極層上にエピタキシャル成長する。ただし
トレンチ外のキャパシタ分離絶縁膜６１の上へはＢＳＴ
Ｏ，ＳＲＯとも多結晶として成長する。このとき、キャ
パシタトレンチ９２の幅が小さい場合は、上部電極層の
ＳＲＯでトレンチを埋め込むことができる。次に図３６
に示すようにＣＭＰ法等により平坦化を行い、図３７に
示すように上部バリア金属層５６として膜厚１０ｎｍの
（Ｔｉ，Ａｌ）Ｎを室温で成膜する。
６のみをＲＩＥ法等による選択エッチングにより除去し
て、ＳＲＯ下部電極層５３を露出する。次に図３４に示
すように誘電体薄膜層１４としてＢａのモル分率３０％
で厚さ２０ｎｍのＢＳＴＯ薄膜５４を形成する。さらに
図３５に示すように上部電極層５５として厚さ２０ｎｍ
のＳｒＲｕＯ3 膜を、基板温度６００℃でＲＦあるいは
ＤＣスパッタリング法により大気中に出さずに連続し
て、ＳＲＯ電極層上にエピタキシャル成長する。ただし
トレンチ外のキャパシタ分離絶縁膜６１の上へはＢＳＴ
Ｏ，ＳＲＯとも多結晶として成長する。このとき、キャ
パシタトレンチ９２の幅が小さい場合は、上部電極層の
ＳＲＯでトレンチを埋め込むことができる。次に図３６
に示すようにＣＭＰ法等により平坦化を行い、図３７に
示すように上部バリア金属層５６として膜厚１０ｎｍの
（Ｔｉ，Ａｌ）Ｎを室温で成膜する。
【０１２９】（ヌ）最後に、図２３に示すように、上部
バリア金属層５６の上に、酸化膜（ＳｉＯ2 膜）、ＰＳ
Ｇ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ3Ｎ4 膜）、あるいは
ポリイミド膜などのパッシベーション絶縁膜６５をかぶ
せる。
バリア金属層５６の上に、酸化膜（ＳｉＯ2 膜）、ＰＳ
Ｇ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ3Ｎ4 膜）、あるいは
ポリイミド膜などのパッシベーション絶縁膜６５をかぶ
せる。
【０１３０】このような工程により、誘電率の大きな常
誘電体薄膜層を使用したキャパシタとトランジスタから
なるメモリセルを歩留まり良く作成することができ、Ｄ
ＲＡＭとしての動作が確認された。本発明の第３の実施
の形態に係る半導体記憶装置の製造方法においては、第
１および第２のシリコン基板１１，６４とを互いに貼り
合わせ、その後、フォトリソグラフィー工程で、キャパ
シタトレンチ９２を形成し、このキャパシタトレンチ９
２を用いて、セル毎のキャパシタを分離・形成している
ので上下の第１の貼り合せ層４７と第２の貼り合せ層６
３の合わせずれの問題は本来的にない。また、全面に形
成された平坦な面で第１の貼り合せ層４７と第２の貼り
合せ層６３とを接合しているので、良好な接合界面が得
られ、オープン不良が生じることもない。さらに、第１
の貼り合せ層４７と第２の貼り合せ層６３の接合部の周
囲に形成した分離溝９３に、新たに絶縁膜（キャパシタ
分離絶縁膜）６１を埋め込んでいるので、リーク電流の
通路が発生するおそれもない。したがって、隣接するメ
モリーセルのそれぞれの第１及び第２の貼り合せ層４
７，６３間におけるリーク電流やショート不良の恐れも
ない。
誘電体薄膜層を使用したキャパシタとトランジスタから
なるメモリセルを歩留まり良く作成することができ、Ｄ
ＲＡＭとしての動作が確認された。本発明の第３の実施
の形態に係る半導体記憶装置の製造方法においては、第
１および第２のシリコン基板１１，６４とを互いに貼り
合わせ、その後、フォトリソグラフィー工程で、キャパ
シタトレンチ９２を形成し、このキャパシタトレンチ９
２を用いて、セル毎のキャパシタを分離・形成している
ので上下の第１の貼り合せ層４７と第２の貼り合せ層６
３の合わせずれの問題は本来的にない。また、全面に形
成された平坦な面で第１の貼り合せ層４７と第２の貼り
合せ層６３とを接合しているので、良好な接合界面が得
られ、オープン不良が生じることもない。さらに、第１
の貼り合せ層４７と第２の貼り合せ層６３の接合部の周
囲に形成した分離溝９３に、新たに絶縁膜（キャパシタ
分離絶縁膜）６１を埋め込んでいるので、リーク電流の
通路が発生するおそれもない。したがって、隣接するメ
モリーセルのそれぞれの第１及び第２の貼り合せ層４
７，６３間におけるリーク電流やショート不良の恐れも
ない。
【０１３１】（第４の実施の形態）本発明の第４の実施
の形態に係る半導体記憶装置の製造工程はほぼ第１の実
施の形態と同様であるが、第１と第２の貼り合せ層４
７，５９に共にＡｌを使用する代りに、第２の貼り合せ
層にＴｉを使用して、ＡｌとＴｉの間の合金化反応によ
り貼り合わせを促進した例である。
の形態に係る半導体記憶装置の製造工程はほぼ第１の実
施の形態と同様であるが、第１と第２の貼り合せ層４
７，５９に共にＡｌを使用する代りに、第２の貼り合せ
層にＴｉを使用して、ＡｌとＴｉの間の合金化反応によ
り貼り合わせを促進した例である。
【０１３２】貼り合わせ工程として、第１の貼り合せ層
であるＡｌをスパッタリングにより成膜し、第２の貼り
合せ層であるＴｉをスパッタリングで成膜し、両方とも
そのまま大気中に晒さずに清浄面を保ったまま第１の貼
り合せ層と第２の貼り合せ層を突き合わせ、４００℃３
０分間加圧して接合する。この場合、図４１に示すよう
な装置を用いればよい。即ち、図４１に示すように、成
膜室１で第１の貼り合せ層であるＡｌをスパッタリング
により成膜し、第２の貼り合せ層であるＴｉをスパッタ
リングで成膜し、成膜室１と圧着室３との間のゲートバ
ルブを開けて、第１のシリコン基板１１と第２のシリコ
ン基板５１を成膜室１から圧着室３に真空搬送すれば、
第１のシリコン基板１１と第２のシリコン基板５１とを
大気中に晒さずに接合することができる。
であるＡｌをスパッタリングにより成膜し、第２の貼り
合せ層であるＴｉをスパッタリングで成膜し、両方とも
そのまま大気中に晒さずに清浄面を保ったまま第１の貼
り合せ層と第２の貼り合せ層を突き合わせ、４００℃３
０分間加圧して接合する。この場合、図４１に示すよう
な装置を用いればよい。即ち、図４１に示すように、成
膜室１で第１の貼り合せ層であるＡｌをスパッタリング
により成膜し、第２の貼り合せ層であるＴｉをスパッタ
リングで成膜し、成膜室１と圧着室３との間のゲートバ
ルブを開けて、第１のシリコン基板１１と第２のシリコ
ン基板５１を成膜室１から圧着室３に真空搬送すれば、
第１のシリコン基板１１と第２のシリコン基板５１とを
大気中に晒さずに接合することができる。
【０１３３】その結果、主としてＴｉＡｌ相からなる合
金が貼り合せ層として生成する。ＴｉＡｌ相は融点が１
４６０℃とＡｌの６６０℃と比較して高く、強度的にも
はるかに強く、熱的・機械的に安定な貼り合せ層を作成
することができる。
金が貼り合せ層として生成する。ＴｉＡｌ相は融点が１
４６０℃とＡｌの６６０℃と比較して高く、強度的にも
はるかに強く、熱的・機械的に安定な貼り合せ層を作成
することができる。
【０１３４】（第５の実施の形態）本発明の第５の実施
の形態に係る半導体記憶装置の製造方法はほぼ第１の実
施の形態と同様であるが、第１と第２の貼り合せ層Ａｌ
を使用する代りに、非晶質のＡｌ−Ｔａ合金を使用し
て、非晶質の結晶化反応により貼り合わせを促進した例
である。
の形態に係る半導体記憶装置の製造方法はほぼ第１の実
施の形態と同様であるが、第１と第２の貼り合せ層Ａｌ
を使用する代りに、非晶質のＡｌ−Ｔａ合金を使用し
て、非晶質の結晶化反応により貼り合わせを促進した例
である。
【０１３５】貼り合わせ工程として、第１の貼り合せ層
と第２の貼り合せ層を、圧力４×１０-6Ｐａ以下の超高
真空中でＡｒガスのスパッタリングにより表面に生成さ
れた酸化層を除去してＡｌ−Ｔｉ合金の清浄化表面を出
し、そのまま大気中に晒さずに第１の貼り合せ層と第２
の貼り合せ層を突き合わせ、３００℃３０分間加圧して
接合する。この場合、図４１に示すような装置を用いれ
ばよい。即ち、図４１に示すように、成膜室１で第１の
貼り合せ層と第２の貼り合せ層を、圧力４×１０-6Ｐａ
以下の超高真空中でＡｒガスのスパッタリングにより表
面に生成された酸化層を除去してＡｌ−Ｔｉ合金の清浄
化表面を出し、成膜室１と圧着室３との間のゲートバル
ブを開けて、第１のシリコン基板１１と第２のシリコン
基板５１を成膜室１から圧着室３に真空搬送すれば、第
１のシリコン基板１１と第２のシリコン基板５１とを大
気中に晒さずに接合することができる。
と第２の貼り合せ層を、圧力４×１０-6Ｐａ以下の超高
真空中でＡｒガスのスパッタリングにより表面に生成さ
れた酸化層を除去してＡｌ−Ｔｉ合金の清浄化表面を出
し、そのまま大気中に晒さずに第１の貼り合せ層と第２
の貼り合せ層を突き合わせ、３００℃３０分間加圧して
接合する。この場合、図４１に示すような装置を用いれ
ばよい。即ち、図４１に示すように、成膜室１で第１の
貼り合せ層と第２の貼り合せ層を、圧力４×１０-6Ｐａ
以下の超高真空中でＡｒガスのスパッタリングにより表
面に生成された酸化層を除去してＡｌ−Ｔｉ合金の清浄
化表面を出し、成膜室１と圧着室３との間のゲートバル
ブを開けて、第１のシリコン基板１１と第２のシリコン
基板５１を成膜室１から圧着室３に真空搬送すれば、第
１のシリコン基板１１と第２のシリコン基板５１とを大
気中に晒さずに接合することができる。
【０１３６】その結果、主としてＡｌとＴｉ3 Ａｌ相か
らなる結晶化した合金層が貼り合せ層として生成する。
結晶反応を利用したために、貼り合わせ温度を１００℃
低温化でき、また単相のＡｌよりも強度的にもはるかに
強い貼り合せ層を作成することができた。
らなる結晶化した合金層が貼り合せ層として生成する。
結晶反応を利用したために、貼り合わせ温度を１００℃
低温化でき、また単相のＡｌよりも強度的にもはるかに
強い貼り合せ層を作成することができた。
【０１３７】非晶質としてはＡｌ−Ｔａ合金の他にＡｌ
−Ｃｕ，Ａｌ−Ａｕ，Ａｌ−Ｍｇ，Ｔｉ−Ｃｏ，Ｔｉ−
Ｎｉ，Ｔｉ−Ｃｕ，Ｓｉ−Ｍｎ，Ｓｉ−Ｐｄ，Ｓｉ−Ｐ
ｔ，Ｓｉ−ＡｇあるいはＳｉ−Ａｕ等を用いることがで
きる。
−Ｃｕ，Ａｌ−Ａｕ，Ａｌ−Ｍｇ，Ｔｉ−Ｃｏ，Ｔｉ−
Ｎｉ，Ｔｉ−Ｃｕ，Ｓｉ−Ｍｎ，Ｓｉ−Ｐｄ，Ｓｉ−Ｐ
ｔ，Ｓｉ−ＡｇあるいはＳｉ−Ａｕ等を用いることがで
きる。
【０１３８】
【発明の効果】以上上述したように本発明によれば、ペ
ロブスカイト型構造エピタキシャルキャパシタとトラン
ジスタを高密度に集積したメモリセルが作成可能であ
り、ギガビット以上の超高集積化したＦＲＡＭやＤＲＡ
Ｍの実現が可能になる。
ロブスカイト型構造エピタキシャルキャパシタとトラン
ジスタを高密度に集積したメモリセルが作成可能であ
り、ギガビット以上の超高集積化したＦＲＡＭやＤＲＡ
Ｍの実現が可能になる。
【０１３９】特に、直径が２００ｍｍ（８インチ）乃至
３００ｍｍ（１２インチ）以上のシリコンウェハ（半導
体基板）を用いることが可能となるため、ギガビット以
上の大容量で、且つ製品単価の安い半導体記憶装置（半
導体メモリ）が提供できる。
３００ｍｍ（１２インチ）以上のシリコンウェハ（半導
体基板）を用いることが可能となるため、ギガビット以
上の大容量で、且つ製品単価の安い半導体記憶装置（半
導体メモリ）が提供できる。
【０１４０】更に、本発明の半導体記憶装置の製造方法
によれば、第１および第２の基板の間の合わせずれの問
題は本来的にないので、貼り合わせ工程が簡単になり、
短時間で貼り合わせ作業が終了し、また、本発明の半導
体記憶装置の製造方法による製造歩留まりは高い。
によれば、第１および第２の基板の間の合わせずれの問
題は本来的にないので、貼り合わせ工程が簡単になり、
短時間で貼り合わせ作業が終了し、また、本発明の半導
体記憶装置の製造方法による製造歩留まりは高い。
【０１４１】更に、本発明の半導体記憶装置の製造方法
によれば、貼り合わせ工程における合わせずれの問題が
ないので、真空中での貼り合わせ作業が容易となる。こ
の結果、極めて低い圧力の真空中で、大気中に晒さずに
接合出来るので、良好な接合界面が得られる。
によれば、貼り合わせ工程における合わせずれの問題が
ないので、真空中での貼り合わせ作業が容易となる。こ
の結果、極めて低い圧力の真空中で、大気中に晒さずに
接合出来るので、良好な接合界面が得られる。
【０１４２】また、本発明の半導体記憶装置の製造方法
によれば、第１の貼り合せ層４７と第２の貼り合せ層５
９との間に良好な接合界面が得られ、オープン不良が生
じることもない。さらに、キャパシタ分離絶縁膜中にリ
ーク電流の通路が発生するおそれもないのでメモリーセ
ル間のリーク電流やショート不良の恐れもなく、高性能
かつ高信頼性のＦＲＡＭやＤＲＡＭの実現できる従っ
て、本発明の工業的価値は極めて大きい。
によれば、第１の貼り合せ層４７と第２の貼り合せ層５
９との間に良好な接合界面が得られ、オープン不良が生
じることもない。さらに、キャパシタ分離絶縁膜中にリ
ーク電流の通路が発生するおそれもないのでメモリーセ
ル間のリーク電流やショート不良の恐れもなく、高性能
かつ高信頼性のＦＲＡＭやＤＲＡＭの実現できる従っ
て、本発明の工業的価値は極めて大きい。
【図１】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの模式的な断面図である。
リセルの模式的な断面図である。
【図２】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの平面図である。
リセルの平面図である。
【図３】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの工程順断面図である。
リセルの工程順断面図である。
【図４】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの工程順断面図である。
リセルの工程順断面図である。
【図５】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの工程順断面図である。
リセルの工程順断面図である。
【図６】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの工程順断面図である。
リセルの工程順断面図である。
【図７】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの工程順断面図である。
リセルの工程順断面図である。
【図８】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの図７に対応した上面図である。
リセルの図７に対応した上面図である。
【図９】本発明の第１の実施の形態に係るＦＲＡＭメモ
リセルの工程断面図である。
リセルの工程断面図である。
【図１０】本発明の第１の実施の形態に係るＦＲＡＭメ
モリセルの工程断面図である。
モリセルの工程断面図である。
【図１１】本発明の第１の実施の形態に係るＦＲＡＭメ
モリセルの工程断面図である。
モリセルの工程断面図である。
【図１２】本発明の第１の実施の形態の変形例に係るＳ
ＯＩ・ＦＲＡＭメモリセルの模式的な断面図である。
ＯＩ・ＦＲＡＭメモリセルの模式的な断面図である。
【図１３】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの模式的な断面図である。
モリセルの模式的な断面図である。
【図１４】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの平面図である。
モリセルの平面図である。
【図１５】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図１６】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図１７】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図１８】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図１９】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図２０】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図２１】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図２２】本発明の第２の実施の形態に係るＦＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図２３】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの模式的な断面図である。
モリセルの模式的な断面図である。
【図２４】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの平面図である。
モリセルの平面図である。
【図２５】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図２６】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図２７】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図２８】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図２９】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図３０】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図３１】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図３２】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図３３】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図３４】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図３５】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図３６】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図３７】本発明の第３の実施の形態に係るＤＲＡＭメ
モリセルの工程順断面図である。
モリセルの工程順断面図である。
【図３８】本発明者らが、まず予備的に検討したＦＲＡ
Ｍセルの工程順断面図である。
Ｍセルの工程順断面図である。
【図３９】本発明者らが、まず予備的に検討したＦＲＡ
Ｍセルの工程順断面図である。
Ｍセルの工程順断面図である。
【図４０】本発明者らが、まず予備的に検討したＦＲＡ
Ｍセルの工程順断面図である。
Ｍセルの工程順断面図である。
【図４１】成膜後あるいは表面処理後、大気に触れない
ようにして、２つのシリコン基板を接合するための装置
を示す図である。
ようにして、２つのシリコン基板を接合するための装置
を示す図である。
【図４２】シリコン基板の表面を水素還元して、大気に
触れないようにして、２つのシリコン基板を接合するた
めの装置を示す図である。
触れないようにして、２つのシリコン基板を接合するた
めの装置を示す図である。
【図４３】従来のＦＲＡＭセルを示す断面図である。
１ 成膜室 ２ 還元室 ３ 圧着室 ４ プレス ５ ステージ ６ ヒータ ７ ガス導入口 ９ キャパシタ部 １０，１１，５１，６４ シリコン基板 １２ ｐウェル １３ ＳＴＩ領域 １４ 埋め込み絶縁膜 １５ ｐ型ＳＯＩ膜 ２１ ソース領域 ２２ ドレイン領域 ２９ ゲート酸化膜 ３１ キャパシタコンタクトプラグ ３２，３３，３４，３６，３７，３８，４８ 絶縁膜 ３５ ビット線 ３９ ビット線コンタクトプラグ ４７，４９ 第１の貼り合せ層 ５２ 下部バリア金属層 ５３ 下部電極層 ５４ 誘電体薄膜層 ５５ 上部電極層 ５６ 上部バリア金属層 ５７，５９，６３ 第２の貼り合せ層 ５８，６１ キャパシタ分離絶縁膜 ６２ プレート電極層 ６５ パッシベーション絶縁膜 ６６ 平坦化用埋め込み物 ９１，９３ 分離溝 ９２ キャパシタトレンチ １１０ 酸化物基板（ＭｇＯ，ＳＴＯなど）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (3)
- 【請求項１】 複数のトランジスタをマトリクス状に配
置した第１の半導体基板と、 前記複数のトランジスタのそれぞれに対応した複数のペ
ロブスカイト型構造エピタキシャルキャパシタを有する
第２の半導体基板と、 前記トランジスタのそれぞれの主電極領域と前記エピタ
キシャルキャパシタとを一対一に対応させて電気的に接
続する接続部を少なくとも含むことを特徴とする半導体
記憶装置。 - 【請求項２】 第１の基板上にトランジスタを形成し、
その最上層を平坦化し、基板表面とする工程と、 該基板表面全面に、前記トランジスタの主電極領域と接
続した平坦な第１の貼り合せ層を形成する工程と、 エピタキシャル成長により、第２の基板上に第１の電極
層と誘電体薄膜層と第２の電極層から少なくともなるキ
ャパシタ用多層構造を形成する工程と、 平坦な第２の貼り合せ層を前記キャパシタ用多層構造上
の全面に形成する工程と、 前記第１の貼り合せ層と第２の貼り合せ層を突き合わせ
て、前記第１の基板と前記第２の基板とを互いに接着す
る工程と、 前記キャパシタ用多層構造、第１および第２の貼り合せ
層を複数のパターンに分離して、セル毎のキャパシタを
形成する工程を少なくとも含むことを特徴とする半導体
記憶装置の製造方法。 - 【請求項３】 第１の基板上にトランジスタを形成し、
その最上層を平坦化し、基板表面とする工程と、 該基板表面全面に、前記トランジスタの主電極領域と接
続した平坦な第１の貼り合せ層を形成する工程と、 第２の基板の表面の全面に平坦な第２の貼り合せ層を形
成する工程と、 前記第１の貼り合せ層と第２の貼り合せ層を突き合わせ
て、前記第１の基板と前記第２の基板とを互いに接着す
る工程と、 前記接着する工程後に、前記第２の基板を所定の厚さに
薄膜化する工程と、 エピタキシャル成長により、第２の基板上に第１の電極
層と誘電体薄膜層と第２の電極層のからなるキャパシタ
用多層構造の少なくとも一部を形成する工程と、 前記キャパシタ用多層構造の少なくとも一部、第２の基
板、第１および第２の貼り合せ層を複数のパターンに分
離して、セル毎のキャパシタに分離可能にする工程を少
なくとも含むことを特徴とする半導体記憶装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019578A JPH11220103A (ja) | 1998-01-30 | 1998-01-30 | 半導体記憶装置及びその製造方法 |
| US09/143,400 US6242298B1 (en) | 1997-08-29 | 1998-08-28 | Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019578A JPH11220103A (ja) | 1998-01-30 | 1998-01-30 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220103A true JPH11220103A (ja) | 1999-08-10 |
| JPH11220103A5 JPH11220103A5 (ja) | 2005-07-28 |
Family
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128643A (ja) * | 2004-09-30 | 2006-05-18 | Tdk Corp | 誘電体薄膜、薄膜誘電体素子及びその製造方法 |
| CN113451354A (zh) * | 2020-03-24 | 2021-09-28 | 铠侠股份有限公司 | 存储装置及存储装置的制造方法 |
| JP2022513855A (ja) * | 2018-12-18 | 2022-02-09 | 長江存儲科技有限責任公司 | 転写された相互接続層を有する３次元メモリデバイスおよびそれらを形成するための方法 |
| KR20220088472A (ko) * | 2020-06-26 | 2022-06-27 | 샌디스크 테크놀로지스 엘엘씨 | 접합된 메모리 디바이스 및 그 제조 방법 |
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-
1998
- 1998-01-30 JP JP10019578A patent/JPH11220103A/ja active Pending
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