JPH11220105A - 強誘電体メモリ装置およびその製造方法 - Google Patents
強誘電体メモリ装置およびその製造方法Info
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- JPH11220105A JPH11220105A JP10020769A JP2076998A JPH11220105A JP H11220105 A JPH11220105 A JP H11220105A JP 10020769 A JP10020769 A JP 10020769A JP 2076998 A JP2076998 A JP 2076998A JP H11220105 A JPH11220105 A JP H11220105A
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- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000004528 spin coating Methods 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims description 48
- 238000000059 patterning Methods 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 41
- 229920005591 polysilicon Polymers 0.000 abstract description 41
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 abstract description 38
- 229910000457 iridium oxide Inorganic materials 0.000 abstract description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 6
- 230000015654 memory Effects 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 230000010287 polarization Effects 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000001354 calcination Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 150000004703 alkoxides Chemical class 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
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Abstract
(57)【要約】
【課題】 セル面積を増加させることなく、１つのセル
当たりの情報量を３値以上にすることを可能にする。 【解決手段】 強誘電体メモリ装置は、シリコン基板１
０の上に酸化シリコン層１２、ポリシリコン層１４、酸
化イリジウム層１６、ＳｒＢｉ2 Ｔａ2 Ｏ9 （以下、Ｓ
ＢＴと略称する。）層１８および酸化イリジウム層２０
を順次に積層したゲート２２を具えている。シリコン基
板上にゲート領域としてそれぞれａ領域およびｂ領域が
画成されている。これら各ゲート領域におけるポリシリ
コン層の厚さをそれぞれ違えた段構造にすることによ
り、ＳＢＴ層の厚さをゲート領域ごとに違えてある。ま
た、ＳＢＴ層はその上面が平坦となるように、例えばス
ピン塗布法により成膜される。従って、ＳＢＴ層の厚さ
は、ａ領域とｂ領域とでそれぞれ異なったものとなる。
当たりの情報量を３値以上にすることを可能にする。 【解決手段】 強誘電体メモリ装置は、シリコン基板１
０の上に酸化シリコン層１２、ポリシリコン層１４、酸
化イリジウム層１６、ＳｒＢｉ2 Ｔａ2 Ｏ9 （以下、Ｓ
ＢＴと略称する。）層１８および酸化イリジウム層２０
を順次に積層したゲート２２を具えている。シリコン基
板上にゲート領域としてそれぞれａ領域およびｂ領域が
画成されている。これら各ゲート領域におけるポリシリ
コン層の厚さをそれぞれ違えた段構造にすることによ
り、ＳＢＴ層の厚さをゲート領域ごとに違えてある。ま
た、ＳＢＴ層はその上面が平坦となるように、例えばス
ピン塗布法により成膜される。従って、ＳＢＴ層の厚さ
は、ａ領域とｂ領域とでそれぞれ異なったものとなる。
Description
【０００１】
【発明の属する技術分野】この発明は、多重ヒステリシ
ス特性を利用して、１つのメモリセルに３値以上の電圧
情報を記憶することが可能な強誘電体メモリ装置、およ
びその製造方法に関する。
ス特性を利用して、１つのメモリセルに３値以上の電圧
情報を記憶することが可能な強誘電体メモリ装置、およ
びその製造方法に関する。
【０００２】
【従来の技術】強誘電体メモリ装置では、強誘電体の自
発分極を利用して情報を記憶する。強誘電体に電圧を印
加して分極の向きを一方向にそろえた後、印加電圧を０
にしても分極が残留するので、記憶した情報が保持され
る。従って、強誘電体メモリ装置は不揮発性メモリとし
て利用される。現在開発または提案されている強誘電体
メモリは２つのタイプに大別される。第１のタイプは、
１つまたは２つのトランジスタと１つまたは２つの強誘
電体キャパシタとにより１つのメモリセルを構成するも
のである（ＦｅＲＡＭと呼ぶ。）。第２のタイプは、通
常のトランジスタのゲートに強誘電体層を積層した構造
のトランジスタによりメモリセルを構成するものである
（ＦＴＲＡＭと呼ぶ。）。
発分極を利用して情報を記憶する。強誘電体に電圧を印
加して分極の向きを一方向にそろえた後、印加電圧を０
にしても分極が残留するので、記憶した情報が保持され
る。従って、強誘電体メモリ装置は不揮発性メモリとし
て利用される。現在開発または提案されている強誘電体
メモリは２つのタイプに大別される。第１のタイプは、
１つまたは２つのトランジスタと１つまたは２つの強誘
電体キャパシタとにより１つのメモリセルを構成するも
のである（ＦｅＲＡＭと呼ぶ。）。第２のタイプは、通
常のトランジスタのゲートに強誘電体層を積層した構造
のトランジスタによりメモリセルを構成するものである
（ＦＴＲＡＭと呼ぶ。）。
【０００３】第１のタイプは、構造的にも動作原理的に
もいわゆるダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）のセル構造に類似している。また、強誘電体キャ
パシタの部分を形成するプロセスは、従来の半導体プロ
セスからある程度切り分けられることから、従来の半導
体生産プロセスに馴染み易く、すでに実用化の段階にあ
る。但し、このタイプのメモリは不揮発性ではあっても
データの読み出し時に一旦分極を反転させるため、読み
出し動作後は再書き込みを行う必要がある（このような
読み出し動作は「破壊読み出し」と呼ばれる。）。
もいわゆるダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）のセル構造に類似している。また、強誘電体キャ
パシタの部分を形成するプロセスは、従来の半導体プロ
セスからある程度切り分けられることから、従来の半導
体生産プロセスに馴染み易く、すでに実用化の段階にあ
る。但し、このタイプのメモリは不揮発性ではあっても
データの読み出し時に一旦分極を反転させるため、読み
出し動作後は再書き込みを行う必要がある（このような
読み出し動作は「破壊読み出し」と呼ばれる。）。
【０００４】これに対して、第２のタイプは、いわゆる
フラッシュメモリと呼ばれる不揮発性メモリに似た構造
をしており、基本的に第１のタイプとは異なる。すなわ
ち、このタイプでは読み出し時に分極を反転させて情報
を消去する必要がない（このような読み出し動作は「非
破壊読み出し」と呼ばれる。）。ＦＴＲＡＭのメモリセ
ルの基本構造は、金属／強誘電体／半導体（Metal/Ferr
oelectrics/Semiconductor：ＭＦＳ）の積層構造の電界
効果トランジスタであるが、通常半導体の直上に強誘電
体膜を形成することが困難であるため、金属／強誘電体
／金属／絶縁体／半導体（Metal/Ferroelectrics/Metal
/Insulator/Semiconductor：ＭＦＭＩＳ）構造のゲート
にするのが最適である。具体的にＳｉ系の場合、中央の
フローティングゲート部は上から強誘電体／下部電極／
ポリシリコンの積層構造にすることがデバイス特性を安
定化させるために必須である。この構造は、原理的には
１トランジスタでメモリセルを構成することが可能であ
るから、ＤＲＡＭタイプのものに比べてセル面積を縮小
することが可能である。従って、集積化に有利である。
フラッシュメモリと呼ばれる不揮発性メモリに似た構造
をしており、基本的に第１のタイプとは異なる。すなわ
ち、このタイプでは読み出し時に分極を反転させて情報
を消去する必要がない（このような読み出し動作は「非
破壊読み出し」と呼ばれる。）。ＦＴＲＡＭのメモリセ
ルの基本構造は、金属／強誘電体／半導体（Metal/Ferr
oelectrics/Semiconductor：ＭＦＳ）の積層構造の電界
効果トランジスタであるが、通常半導体の直上に強誘電
体膜を形成することが困難であるため、金属／強誘電体
／金属／絶縁体／半導体（Metal/Ferroelectrics/Metal
/Insulator/Semiconductor：ＭＦＭＩＳ）構造のゲート
にするのが最適である。具体的にＳｉ系の場合、中央の
フローティングゲート部は上から強誘電体／下部電極／
ポリシリコンの積層構造にすることがデバイス特性を安
定化させるために必須である。この構造は、原理的には
１トランジスタでメモリセルを構成することが可能であ
るから、ＤＲＡＭタイプのものに比べてセル面積を縮小
することが可能である。従って、集積化に有利である。
【０００５】従来、メモリデバイスの処理情報量はメモ
リセルの微細化による集積化によって発展してきたが、
微細加工の限界などから今後の集積度の向上は極めて困
難になりつつある。その解決策として、１つのメモリセ
ルに多値の情報を記憶させることにより情報量を向上さ
せようとする試みがなされており、ＤＲＡＭおよびフラ
ッシュメモリの分野ではすでに試作段階にある。強誘電
体メモリの分野においても、例えば文献１「国際公開Ｗ
Ｏ９５／２６５７０」や文献２「特開平７−１４３８
０」に開示されているような多値化可能なメモリ構造の
提案がすでになされている。
リセルの微細化による集積化によって発展してきたが、
微細加工の限界などから今後の集積度の向上は極めて困
難になりつつある。その解決策として、１つのメモリセ
ルに多値の情報を記憶させることにより情報量を向上さ
せようとする試みがなされており、ＤＲＡＭおよびフラ
ッシュメモリの分野ではすでに試作段階にある。強誘電
体メモリの分野においても、例えば文献１「国際公開Ｗ
Ｏ９５／２６５７０」や文献２「特開平７−１４３８
０」に開示されているような多値化可能なメモリ構造の
提案がすでになされている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記文
献１および文献２に開示のメモリ構造にはいくつかの問
題がある。
献１および文献２に開示のメモリ構造にはいくつかの問
題がある。
【０００７】先ず、文献２に開示の構造では、セル面積
が従来のメモリセルよりも確実に大きくなるので、多値
化するメリットが小さい。また、文献１の図６に示され
る構成で２種類以上の強誘電体を同じ基板上に成膜する
には工程数が増加し、現実的な構造を実現するには問題
がある。従って、文献１の図５に示される構成が最も簡
便であり、実現性の高いものである。しかしながら、文
献１には、集積化および高密度化に有利な１トランジス
タ型のＭＦＭＩＳ強誘電体トランジスタメモリへの適用
が示されていない。また、セル面積を増加させることな
く多値化させる具体的な構造および製造方法についても
言及されていない。
が従来のメモリセルよりも確実に大きくなるので、多値
化するメリットが小さい。また、文献１の図６に示され
る構成で２種類以上の強誘電体を同じ基板上に成膜する
には工程数が増加し、現実的な構造を実現するには問題
がある。従って、文献１の図５に示される構成が最も簡
便であり、実現性の高いものである。しかしながら、文
献１には、集積化および高密度化に有利な１トランジス
タ型のＭＦＭＩＳ強誘電体トランジスタメモリへの適用
が示されていない。また、セル面積を増加させることな
く多値化させる具体的な構造および製造方法についても
言及されていない。
【０００８】従って、セル面積を増加させることなく、
１つのセル当たりの情報量を３値以上にすることを可能
にするＭＦＭＩＳ型の強誘電体メモリ装置の出現が望ま
れていた。
１つのセル当たりの情報量を３値以上にすることを可能
にするＭＦＭＩＳ型の強誘電体メモリ装置の出現が望ま
れていた。
【０００９】
【課題を解決するための手段】そこで、この発明の強誘
電体メモリ装置によれば、基板の上に絶縁体層、下部電
極層、強誘電体層および上部電極層を順次に積層したゲ
ートを具える強誘電体メモリ装置において、基板上に複
数のゲート領域が画成されており、これら各ゲート領域
における下部電極層の厚さをそれぞれ違えた段構造にす
ることにより、強誘電体層の厚さをゲート領域ごとに違
えてあることを特徴とする。
電体メモリ装置によれば、基板の上に絶縁体層、下部電
極層、強誘電体層および上部電極層を順次に積層したゲ
ートを具える強誘電体メモリ装置において、基板上に複
数のゲート領域が画成されており、これら各ゲート領域
における下部電極層の厚さをそれぞれ違えた段構造にす
ることにより、強誘電体層の厚さをゲート領域ごとに違
えてあることを特徴とする。
【００１０】このように、下部電極層の上面側を段構造
としてあり、その下部電極層の上に強誘電体層が成膜さ
れる。強誘電体層はその上面が平坦となるように成膜さ
れるので、強誘電体層の膜厚は下部電極層の段構造が反
映した形でゲート領域ごとに違うものとなる。従って、
容量の異なる複数個の強誘電体キャパシタが互いに並列
に結合した回路構成の素子が得られる。この素子は合成
ヒステリシス特性を示し、（段差の数＋１）すなわちゲ
ート領域の数に相当する分極安定点を有する。従って、
情報量を多値化することが可能な強誘電体メモリ装置が
得られる。しかも、この構成によれば、セル面積を増加
させることがない。
としてあり、その下部電極層の上に強誘電体層が成膜さ
れる。強誘電体層はその上面が平坦となるように成膜さ
れるので、強誘電体層の膜厚は下部電極層の段構造が反
映した形でゲート領域ごとに違うものとなる。従って、
容量の異なる複数個の強誘電体キャパシタが互いに並列
に結合した回路構成の素子が得られる。この素子は合成
ヒステリシス特性を示し、（段差の数＋１）すなわちゲ
ート領域の数に相当する分極安定点を有する。従って、
情報量を多値化することが可能な強誘電体メモリ装置が
得られる。しかも、この構成によれば、セル面積を増加
させることがない。
【００１１】また、この発明の強誘電体メモリ装置の製
造方法によれば、基板の上に絶縁体層、第１下部電極
層、第２下部電極層、強誘電体層および上部電極層を順
次に積層したゲートを具える強誘電体メモリ装置を作成
するに当たり、基板の上に絶縁体層および導電体層を順
次に形成する工程と、基板上に複数のゲート領域を画成
し、互いに隣接するゲート領域間の境界位置における導
電体層の部分に段構造を形成することにより、各ゲート
領域における導電体層の厚さをそれぞれ違えた第１下部
電極層を形成する工程と、第１下部電極層の上に第２下
部電極層を形成する工程と、第２下部電極層の上に強誘
電体層を成膜する工程と、強誘電体層の上に上部電極層
を形成する工程と、第１下部電極層、第２下部電極層、
強誘電体層および上部電極層のパターニングを行って前
記ゲートを形成する工程とを含むことを特徴とする。
造方法によれば、基板の上に絶縁体層、第１下部電極
層、第２下部電極層、強誘電体層および上部電極層を順
次に積層したゲートを具える強誘電体メモリ装置を作成
するに当たり、基板の上に絶縁体層および導電体層を順
次に形成する工程と、基板上に複数のゲート領域を画成
し、互いに隣接するゲート領域間の境界位置における導
電体層の部分に段構造を形成することにより、各ゲート
領域における導電体層の厚さをそれぞれ違えた第１下部
電極層を形成する工程と、第１下部電極層の上に第２下
部電極層を形成する工程と、第２下部電極層の上に強誘
電体層を成膜する工程と、強誘電体層の上に上部電極層
を形成する工程と、第１下部電極層、第２下部電極層、
強誘電体層および上部電極層のパターニングを行って前
記ゲートを形成する工程とを含むことを特徴とする。
【００１２】このように製造を行うことで、容量の異な
る複数個の強誘電体キャパシタが互いに並列に結合した
回路構成の強誘電体メモリ装置が形成できる。
る複数個の強誘電体キャパシタが互いに並列に結合した
回路構成の強誘電体メモリ装置が形成できる。
【００１３】この発明の強誘電体メモリ装置の製造方法
において、好ましくは、強誘電体層の成膜をスピン塗布
法により行うと良い。
において、好ましくは、強誘電体層の成膜をスピン塗布
法により行うと良い。
【００１４】このように、スピン塗布法により第２下部
電極層の上に強誘電体層を成膜するので、強誘電体層の
上面を平坦に形成できる。
電極層の上に強誘電体層を成膜するので、強誘電体層の
上面を平坦に形成できる。
【００１５】また、この発明の強誘電体メモリ装置の製
造方法において、好ましくは、第２下部電極層の膜厚を
ｔｍとし、第１下部電極層に形成した段構造の段差を△
ｔｐとし、強誘電体層と第１下部電極層とのエッチング
レート比をＡとするとき、パターニングの工程は、下式
（１）の関係に従い、段構造の位置における第２下部電
極層部分が露出するまでエッチングを行う第１エッチン
グ工程を含むと良い。
造方法において、好ましくは、第２下部電極層の膜厚を
ｔｍとし、第１下部電極層に形成した段構造の段差を△
ｔｐとし、強誘電体層と第１下部電極層とのエッチング
レート比をＡとするとき、パターニングの工程は、下式
（１）の関係に従い、段構造の位置における第２下部電
極層部分が露出するまでエッチングを行う第１エッチン
グ工程を含むと良い。
【００１６】 △ｔｐ＞ｔｍ＞△ｔｐ×（１−Ａ） ・・・（１） また、この発明の強誘電体メモリ装置の製造方法におい
て、好ましくは、第１エッチング工程で行うエッチング
は強誘電体層と第２下部電極層とのエッチングレート比
が１となるエッチング条件で行い、続けて第２下部電極
層と第１下部電極層とのエッチングレート比Ｂが下式
（２）で与えられる第２のエッチングを行うと良い。
て、好ましくは、第１エッチング工程で行うエッチング
は強誘電体層と第２下部電極層とのエッチングレート比
が１となるエッチング条件で行い、続けて第２下部電極
層と第１下部電極層とのエッチングレート比Ｂが下式
（２）で与えられる第２のエッチングを行うと良い。
【００１７】 Ｂ＝Ａ×ｔｍ／（ｔｍ−（１−Ａ）×△ｔｐ） ・・・（２） このようにパターニングを行うので、第２下部電極層、
強誘電体層および上部電極層のゲートとなる部分以外の
不要な部分を除去できて、アクティブ領域の平坦化が図
れる。
強誘電体層および上部電極層のゲートとなる部分以外の
不要な部分を除去できて、アクティブ領域の平坦化が図
れる。
【００１８】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に構成、大きさおよび配置関係が概略的に示
してあるに過ぎない。また、以下に記載する数値や材料
等の条件は単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に構成、大きさおよび配置関係が概略的に示
してあるに過ぎない。また、以下に記載する数値や材料
等の条件は単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
【００１９】先ず、図１を参照して、実施の形態の強誘
電体メモリ装置の構成につき説明する。図１（Ａ）およ
び（Ｂ）は、それぞれ強誘電体メモリ装置の構成を示す
断面図および平面図である。図１（Ａ）には、図１
（Ｂ）のＩ−Ｉ線における切り口の断面が示されてい
る。
電体メモリ装置の構成につき説明する。図１（Ａ）およ
び（Ｂ）は、それぞれ強誘電体メモリ装置の構成を示す
断面図および平面図である。図１（Ａ）には、図１
（Ｂ）のＩ−Ｉ線における切り口の断面が示されてい
る。
【００２０】この実施の形態の強誘電体メモリ装置は、
シリコン（Ｓｉ）基板１０の上に絶縁体層、下部電極
層、強誘電体層および上部電極層を順次に積層したゲー
ト２２を具えている。図１に示すように、ゲート２２
は、絶縁体層としての酸化シリコン（ＳｉＯ2 ）層１２
と、下部電極層としてのポリシリコン層１４および酸化
イリジウム（ＩｒＯ2 ）層１６と、強誘電体層としての
ＳｒＢｉ2 Ｔａ2 Ｏ9 （以下、ＳＢＴと略称する。）層
１８と、上部電極層としての酸化イリジウム（ＩｒＯ
2 ）層２０とをこの順序で積層したものである。ゲート
２２は、メモリセルのアクティブ領域（図１のｃ領域）
上の部分がストライプ形状となっており、アクティブ領
域外では電極取り出し部分が得られるように幅広の形状
となっており、全体としてＴの字の平面形状を呈してい
る。
シリコン（Ｓｉ）基板１０の上に絶縁体層、下部電極
層、強誘電体層および上部電極層を順次に積層したゲー
ト２２を具えている。図１に示すように、ゲート２２
は、絶縁体層としての酸化シリコン（ＳｉＯ2 ）層１２
と、下部電極層としてのポリシリコン層１４および酸化
イリジウム（ＩｒＯ2 ）層１６と、強誘電体層としての
ＳｒＢｉ2 Ｔａ2 Ｏ9 （以下、ＳＢＴと略称する。）層
１８と、上部電極層としての酸化イリジウム（ＩｒＯ
2 ）層２０とをこの順序で積層したものである。ゲート
２２は、メモリセルのアクティブ領域（図１のｃ領域）
上の部分がストライプ形状となっており、アクティブ領
域外では電極取り出し部分が得られるように幅広の形状
となっており、全体としてＴの字の平面形状を呈してい
る。
【００２１】また、シリコン基板１０上には、ゲート領
域としてそれぞれａ領域およびｂ領域が画成されてい
る。そして、これら各ゲート領域における下部電極層
（ポリシリコン層１４）の厚さをそれぞれ違えた段構造
にすることにより、ＳＢＴ層１８の厚さをゲート領域ご
とに違えてある。つまり、ポリシリコン層１４の厚さを
ａ領域とｂ領域とで違えてある。また、ＳＢＴ層１８は
その上面が平坦となるように、スピン塗布法により成膜
される。従って、ＳＢＴ層１８の厚さは、ａ領域とｂ領
域とでそれぞれ異なったものとなる。尚、ゲート領域外
のアクティブ領域上では、酸化シリコン層１２の平坦な
表面が露出するようにパターニングが施してある。
域としてそれぞれａ領域およびｂ領域が画成されてい
る。そして、これら各ゲート領域における下部電極層
（ポリシリコン層１４）の厚さをそれぞれ違えた段構造
にすることにより、ＳＢＴ層１８の厚さをゲート領域ご
とに違えてある。つまり、ポリシリコン層１４の厚さを
ａ領域とｂ領域とで違えてある。また、ＳＢＴ層１８は
その上面が平坦となるように、スピン塗布法により成膜
される。従って、ＳＢＴ層１８の厚さは、ａ領域とｂ領
域とでそれぞれ異なったものとなる。尚、ゲート領域外
のアクティブ領域上では、酸化シリコン層１２の平坦な
表面が露出するようにパターニングが施してある。
【００２２】このように構成してあるので、容量の異な
る２個の強誘電体キャパシタ（それぞれ図１のａ領域お
よびｂ領域の部分）が互いに並列に結合した回路構成の
素子が得られる。この素子は合成ヒステリシス特性を示
し、（段差の数＋１）すなわち２つ（ゲート領域の数に
相当する）の分極安定点を有する。従って、情報量を多
値化することが可能な強誘電体メモリ装置が得られる。
しかも、この構成によれば、セル面積を増加させること
がない。
る２個の強誘電体キャパシタ（それぞれ図１のａ領域お
よびｂ領域の部分）が互いに並列に結合した回路構成の
素子が得られる。この素子は合成ヒステリシス特性を示
し、（段差の数＋１）すなわち２つ（ゲート領域の数に
相当する）の分極安定点を有する。従って、情報量を多
値化することが可能な強誘電体メモリ装置が得られる。
しかも、この構成によれば、セル面積を増加させること
がない。
【００２３】次に、実施の形態の強誘電体メモリ装置の
製造工程につき、図２〜図７を参照して説明する。図
２、図３および図４は製造工程の説明に供する断面図で
あり、各図には図１のＩ−Ｉ線位置の切り口が示されて
いる。図５は製造工程の説明に供する平面図である。図
６は強誘電体層の成膜フローを示すフローチャートであ
る。図７はパターニング工程を示す断面図であり、図１
のＪ−Ｊ線位置の切り口が示されている。以下、各工程
につき順次に説明する。
製造工程につき、図２〜図７を参照して説明する。図
２、図３および図４は製造工程の説明に供する断面図で
あり、各図には図１のＩ−Ｉ線位置の切り口が示されて
いる。図５は製造工程の説明に供する平面図である。図
６は強誘電体層の成膜フローを示すフローチャートであ
る。図７はパターニング工程を示す断面図であり、図１
のＪ−Ｊ線位置の切り口が示されている。以下、各工程
につき順次に説明する。
【００２４】先ず、通常のＬＯＣＯＳ工程を行って、シ
リコン基板１０にアクティブ領域を画成する。そして、
アクティブ領域上にゲート絶縁膜としての酸化シリコン
層１２を形成する（図２（Ａ））。また、この酸化シリ
コン層１２の上に導電体層すなわちＰ（リン）をドープ
したポリシリコン層２４を形成する（図２（Ａ））。こ
のポリシリコン層２４は、ＣＶＤ法により約４５０ｎｍ
堆積させて形成する。
リコン基板１０にアクティブ領域を画成する。そして、
アクティブ領域上にゲート絶縁膜としての酸化シリコン
層１２を形成する（図２（Ａ））。また、この酸化シリ
コン層１２の上に導電体層すなわちＰ（リン）をドープ
したポリシリコン層２４を形成する（図２（Ａ））。こ
のポリシリコン層２４は、ＣＶＤ法により約４５０ｎｍ
堆積させて形成する。
【００２５】次に、シリコン基板１０上にａ領域および
ｂ領域をそれぞれゲート領域として画成する（図２
（Ｂ））。そして、ｂ領域を含むポリシリコン層２４の
上にフォトレジスト２５を形成する（図２（Ｂ）および
図５（Ａ））。このため、ネガ型のフォトレジストをポ
リシリコン層２４上に塗布して、フォトリソグラフィを
行い所望のパタンのフォトレジスト２５を得ている。
ｂ領域をそれぞれゲート領域として画成する（図２
（Ｂ））。そして、ｂ領域を含むポリシリコン層２４の
上にフォトレジスト２５を形成する（図２（Ｂ）および
図５（Ａ））。このため、ネガ型のフォトレジストをポ
リシリコン層２４上に塗布して、フォトリソグラフィを
行い所望のパタンのフォトレジスト２５を得ている。
【００２６】次に、フォトレジスト２５をマスクにし
て、ポリシリコン層２４のエッチングを行う。このエッ
チング工程では、例えばＣｌ2 ガスを用いて、フォトレ
ジスト２５の下側を除いたポリシリコン層２４の部分を
その表面から２５０ｎｍの厚さ分だけ除去する。エッチ
ング終了後にフォトレジスト２５を除去する。この結
果、ａ領域およびｂ領域間の境界位置における部分に段
構造を有したポリシリコン層１４ａが得られる（図２
（Ｃ））。すなわち、各ゲート領域（ａ領域およびｂ領
域）における膜厚が異なるポリシリコン層１４ａが得ら
れる。
て、ポリシリコン層２４のエッチングを行う。このエッ
チング工程では、例えばＣｌ2 ガスを用いて、フォトレ
ジスト２５の下側を除いたポリシリコン層２４の部分を
その表面から２５０ｎｍの厚さ分だけ除去する。エッチ
ング終了後にフォトレジスト２５を除去する。この結
果、ａ領域およびｂ領域間の境界位置における部分に段
構造を有したポリシリコン層１４ａが得られる（図２
（Ｃ））。すなわち、各ゲート領域（ａ領域およびｂ領
域）における膜厚が異なるポリシリコン層１４ａが得ら
れる。
【００２７】次に、ポリシリコン層１４ａの上に酸化イ
リジウム層１６ａを形成する（図３（Ａ））。酸化イリ
ジウム層１６ａは、反応性スパッタにより２００ｎｍ形
成する。この下部電極材料は酸化イリジウム（ＩｒＯ
2 ）に限ることなく、他の導電体材料例えばＩｒ、Ｒ
ｕ、ＲｕＯ2 などを用いてもよい。また、下部電極とな
るポリシリコン層１４ａおよび酸化イリジウム層１６ａ
の間にＴｉＮなどのバリア層を挿入した構造にすると好
ましい。
リジウム層１６ａを形成する（図３（Ａ））。酸化イリ
ジウム層１６ａは、反応性スパッタにより２００ｎｍ形
成する。この下部電極材料は酸化イリジウム（ＩｒＯ
2 ）に限ることなく、他の導電体材料例えばＩｒ、Ｒ
ｕ、ＲｕＯ2 などを用いてもよい。また、下部電極とな
るポリシリコン層１４ａおよび酸化イリジウム層１６ａ
の間にＴｉＮなどのバリア層を挿入した構造にすると好
ましい。
【００２８】次に、酸化イリジウム層１６ａの上に強誘
電体層としてのＳＢＴ層１８ａを形成する（図３
（Ｂ））。強誘電体材料はＳＢＴに限らなくてよいが、
成膜はゾルゲル溶液を用いたスピン塗布法により行う必
要がある。このＳＢＴ層１８ａの成膜工程につき、図６
のフローチャートを参照して説明する。
電体層としてのＳＢＴ層１８ａを形成する（図３
（Ｂ））。強誘電体材料はＳＢＴに限らなくてよいが、
成膜はゾルゲル溶液を用いたスピン塗布法により行う必
要がある。このＳＢＴ層１８ａの成膜工程につき、図６
のフローチャートを参照して説明する。
【００２９】先ず、金属アルコキシドを適当な溶媒に溶
かして溶液を調整する（図６のＳ１）。次に、調整した
溶液を基板上にスピン塗布し（図６のＳ２）、約１５０
℃の温度で１時間の熱処理を施して溶媒を乾燥させる
（図６のＳ３）。さらに、約６５０℃の温度で１時間の
仮焼成を行う（図６のＳ４）。これらスピン塗布工程
（図６のＳ２）、乾燥工程（図６のＳ３）および仮焼成
工程（図６のＳ４）は１０回繰り返して行い、所望の膜
厚に形成する。その後、８００℃の温度で１時間の本焼
成を行って（図６のＳ５）、ＳＢＴ層１８ａを得る。こ
のように、強誘電体層の成膜はスピン塗布法により行う
ので、下地の段構造によらずに完全に平滑化された強誘
電体層が得られる。従って、ａ領域およびｂ領域におい
てそれぞれ膜厚が異なるＳＢＴ層１８ａが得られる。
かして溶液を調整する（図６のＳ１）。次に、調整した
溶液を基板上にスピン塗布し（図６のＳ２）、約１５０
℃の温度で１時間の熱処理を施して溶媒を乾燥させる
（図６のＳ３）。さらに、約６５０℃の温度で１時間の
仮焼成を行う（図６のＳ４）。これらスピン塗布工程
（図６のＳ２）、乾燥工程（図６のＳ３）および仮焼成
工程（図６のＳ４）は１０回繰り返して行い、所望の膜
厚に形成する。その後、８００℃の温度で１時間の本焼
成を行って（図６のＳ５）、ＳＢＴ層１８ａを得る。こ
のように、強誘電体層の成膜はスピン塗布法により行う
ので、下地の段構造によらずに完全に平滑化された強誘
電体層が得られる。従って、ａ領域およびｂ領域におい
てそれぞれ膜厚が異なるＳＢＴ層１８ａが得られる。
【００３０】次に、ＳＢＴ層１８ａの上に酸化イリジウ
ム層２０ａを形成する（図３（Ｃ））。この上部電極層
としての酸化イリジウム層２０ａは、下部電極層として
の酸化イリジウム層１６ａと同様の条件で２００ｎｍの
厚さに形成する。
ム層２０ａを形成する（図３（Ｃ））。この上部電極層
としての酸化イリジウム層２０ａは、下部電極層として
の酸化イリジウム層１６ａと同様の条件で２００ｎｍの
厚さに形成する。
【００３１】次に、積層したポリシリコン層１４ａ、酸
化イリジウム層１６ａ、ＳＢＴ層１８ａおよび酸化イリ
ジウム層２０ａのパターニングを行ってゲート２２を形
成する。このため、ＣＶＤ法により１μｍの厚さの酸化
膜（ＳｉＯ2 膜）２６を形成し（図４（Ａ））、さらに
その上にフォトレジストを堆積する。そして、フォトリ
ソグラフィ工程を経てフォトレジストに所定のパタンを
転写して、Ｔの字形状のパタンのフォトレジスト２８を
形成する（図４（Ａ））。続いて、このフォトレジスト
２８をマスクにして、例えばＣｌ2 およびＡｒの混合ガ
スを用いた反応性エッチングを行って酸化膜２６を加工
し、酸化膜パタン２６ａを形成する（図４（Ｂ））。そ
の後、フォトレジスト２８を除去する。図５（Ｂ）に示
すように、残存した酸化膜パタン２６ａはフォトレジス
ト２８のパタンと同じＴの字形状となる。
化イリジウム層１６ａ、ＳＢＴ層１８ａおよび酸化イリ
ジウム層２０ａのパターニングを行ってゲート２２を形
成する。このため、ＣＶＤ法により１μｍの厚さの酸化
膜（ＳｉＯ2 膜）２６を形成し（図４（Ａ））、さらに
その上にフォトレジストを堆積する。そして、フォトリ
ソグラフィ工程を経てフォトレジストに所定のパタンを
転写して、Ｔの字形状のパタンのフォトレジスト２８を
形成する（図４（Ａ））。続いて、このフォトレジスト
２８をマスクにして、例えばＣｌ2 およびＡｒの混合ガ
スを用いた反応性エッチングを行って酸化膜２６を加工
し、酸化膜パタン２６ａを形成する（図４（Ｂ））。そ
の後、フォトレジスト２８を除去する。図５（Ｂ）に示
すように、残存した酸化膜パタン２６ａはフォトレジス
ト２８のパタンと同じＴの字形状となる。
【００３２】次に、酸化膜パタン２６ａをマスクにし
て、酸化イリジウム層２０ａ、ＳＢＴ層１８ａ、酸化イ
リジウム層１６ａおよびポリシリコン層１４ａをこの順
序にエッチングしてゆく。先ず、酸化イリジウム層２０
ａのエッチングは適当な条件で行えばよい。次に、ＳＢ
Ｔ層１８ａ、酸化イリジウム層１６ａおよびポリシリコ
ン層１４ａのエッチング工程については、図７を参照し
て説明する。
て、酸化イリジウム層２０ａ、ＳＢＴ層１８ａ、酸化イ
リジウム層１６ａおよびポリシリコン層１４ａをこの順
序にエッチングしてゆく。先ず、酸化イリジウム層２０
ａのエッチングは適当な条件で行えばよい。次に、ＳＢ
Ｔ層１８ａ、酸化イリジウム層１６ａおよびポリシリコ
ン層１４ａのエッチング工程については、図７を参照し
て説明する。
【００３３】このエッチング工程は、ＳＢＴと酸化イリ
ジウムとのエッチングレート比が１となる条件下で行
う。図７（Ａ）に示すように、ポリシリコン層１４ａの
段構造の位置における酸化イリジウム層１６ａの部分が
露出するまで第１のエッチングを行う。このエッチング
によりＳＢＴ層１８ａがパターニングされてＳＢＴ層１
８ｂが得られ、酸化イリジウム層１６ａがパターニング
されて酸化イリジウム層１６ｂが得られる。この条件で
は、ＳＢＴとポリシリコンとのエッチングレート比は一
般に１より小さい。つまり、ＳＢＴの方がポリシリコン
に比べてエッチングレートが小さい。そのエッチングレ
ート比の値をＡとすると、第１のエッチング終了時に
は、ポリシリコン層１４ａに形成される段構造の段差は
△ｔｐ−（△ｔｐ−ｔｍ）／Ａとなる。そして、この値
が正のときのみ次に行う第２のエッチングによりポリシ
リコン層１４ａの平坦化が可能となる。従って、第１の
エッチングは下式（１）を満足するように行えばよい。
ジウムとのエッチングレート比が１となる条件下で行
う。図７（Ａ）に示すように、ポリシリコン層１４ａの
段構造の位置における酸化イリジウム層１６ａの部分が
露出するまで第１のエッチングを行う。このエッチング
によりＳＢＴ層１８ａがパターニングされてＳＢＴ層１
８ｂが得られ、酸化イリジウム層１６ａがパターニング
されて酸化イリジウム層１６ｂが得られる。この条件で
は、ＳＢＴとポリシリコンとのエッチングレート比は一
般に１より小さい。つまり、ＳＢＴの方がポリシリコン
に比べてエッチングレートが小さい。そのエッチングレ
ート比の値をＡとすると、第１のエッチング終了時に
は、ポリシリコン層１４ａに形成される段構造の段差は
△ｔｐ−（△ｔｐ−ｔｍ）／Ａとなる。そして、この値
が正のときのみ次に行う第２のエッチングによりポリシ
リコン層１４ａの平坦化が可能となる。従って、第１の
エッチングは下式（１）を満足するように行えばよい。
【００３４】 △ｔｐ＞ｔｍ＞△ｔｐ×（１−Ａ） ・・・（１） 但し、上式（１）において、酸化イリジウム層１６ａの
膜厚をｔｍとし、ポリシリコン層１４ａに形成した段構
造の段差を△ｔｐとし、ＳＢＴ層１８ａとポリシリコン
層１４ａとのエッチングレート比をＡとする。この実施
の形態では、Ａが０．２５程度の値である。また、上述
したように、ｔｍ＝２００ｎｍ、△ｔｐ＝２５０ｎｍで
ある。
膜厚をｔｍとし、ポリシリコン層１４ａに形成した段構
造の段差を△ｔｐとし、ＳＢＴ層１８ａとポリシリコン
層１４ａとのエッチングレート比をＡとする。この実施
の形態では、Ａが０．２５程度の値である。また、上述
したように、ｔｍ＝２００ｎｍ、△ｔｐ＝２５０ｎｍで
ある。
【００３５】次に、上述の条件でさらにエッチングを続
けると、図７（Ｂ）に示すように、ゲート領域外のＳＢ
Ｔ層１８ｂの部分が除去されてＳＢＴ層１８が得られ、
酸化イリジウム層１６ｂがパターニングされて酸化イリ
ジウム層１６ｃが得られる。また、ポリシリコン層１４
ａもパターニングされてポリシリコン層１４ｂが得られ
る。ポリシリコン層１４ｂの表面は酸化イリジウム層１
６ｃの表面に比べて低く形成される。
けると、図７（Ｂ）に示すように、ゲート領域外のＳＢ
Ｔ層１８ｂの部分が除去されてＳＢＴ層１８が得られ、
酸化イリジウム層１６ｂがパターニングされて酸化イリ
ジウム層１６ｃが得られる。また、ポリシリコン層１４
ａもパターニングされてポリシリコン層１４ｂが得られ
る。ポリシリコン層１４ｂの表面は酸化イリジウム層１
６ｃの表面に比べて低く形成される。
【００３６】次に、第２のエッチングを行うことによ
り、酸化イリジウム層１６ｃとポリシリコン層１４ｂと
をパターニングして平坦化を図る。第１のエッチングの
ときと同様に、ＳＢＴ層１８と酸化イリジウム層１６ｃ
とのエッチングレート比が１となる条件でこの第２のエ
ッチングを行う。酸化イリジウム層１６ｃとポリシリコ
ン層１４ｂとを同時間でエッチングするので、これら酸
化イリジウム層１６ｃとポリシリコン層１４ｂとのエッ
チングレート比Ｂが下式（２）を満たすようにエッチン
グ条件を設定しなければならない。すなわち、ポリシリ
コン層１４ｂに形成された段構造の段差が△ｔｐ−（△
ｔｐ−ｔｍ）／Ａであるから、 Ｂ＝Ａ×ｔｍ／（ｔｍ−（１−Ａ）×△ｔｐ） ・・・（２） と設定する。この実施の形態ではＢ＝４としている。そ
して、図７（Ｃ）に示すように、ポリシリコン層１４ｂ
の表面が平坦となるまでエッチングを行う。このエッチ
ングにより、ゲート領域外の酸化イリジウム層１６ｃ部
分を除去して酸化イリジウム層１６を得て、また、ゲー
ト領域外における表面が平坦なポリシリコン層１４ｃを
得る。
り、酸化イリジウム層１６ｃとポリシリコン層１４ｂと
をパターニングして平坦化を図る。第１のエッチングの
ときと同様に、ＳＢＴ層１８と酸化イリジウム層１６ｃ
とのエッチングレート比が１となる条件でこの第２のエ
ッチングを行う。酸化イリジウム層１６ｃとポリシリコ
ン層１４ｂとを同時間でエッチングするので、これら酸
化イリジウム層１６ｃとポリシリコン層１４ｂとのエッ
チングレート比Ｂが下式（２）を満たすようにエッチン
グ条件を設定しなければならない。すなわち、ポリシリ
コン層１４ｂに形成された段構造の段差が△ｔｐ−（△
ｔｐ−ｔｍ）／Ａであるから、 Ｂ＝Ａ×ｔｍ／（ｔｍ−（１−Ａ）×△ｔｐ） ・・・（２） と設定する。この実施の形態ではＢ＝４としている。そ
して、図７（Ｃ）に示すように、ポリシリコン層１４ｂ
の表面が平坦となるまでエッチングを行う。このエッチ
ングにより、ゲート領域外の酸化イリジウム層１６ｃ部
分を除去して酸化イリジウム層１６を得て、また、ゲー
ト領域外における表面が平坦なポリシリコン層１４ｃを
得る。
【００３７】以上説明したエッチング工程を行った結
果、ゲート２２の構造が形成されると共に（図４
（Ｃ））、下地部分の段構造が解消される（図７
（Ｃ））。最後に、ゲート領域外のポリシリコン層１４
ｃ部分を適当なエッチングにより除去してポリシリコン
層１４を形成し、所定のゲート構造にする（図１）。さ
らに、通常のサイドウオール形成工程、ソースおよびド
レインへのイオン注入工程、コンタクト形成工程および
メタライゼーション工程を経て、ＭＦＭＩＳ型トランジ
スタのメモリセルが形成される。
果、ゲート２２の構造が形成されると共に（図４
（Ｃ））、下地部分の段構造が解消される（図７
（Ｃ））。最後に、ゲート領域外のポリシリコン層１４
ｃ部分を適当なエッチングにより除去してポリシリコン
層１４を形成し、所定のゲート構造にする（図１）。さ
らに、通常のサイドウオール形成工程、ソースおよびド
レインへのイオン注入工程、コンタクト形成工程および
メタライゼーション工程を経て、ＭＦＭＩＳ型トランジ
スタのメモリセルが形成される。
【００３８】次に、形成したメモリセルの強誘電体層部
分のヒステリシス特性を図８に示す。図８は、強誘電体
層（ＳＢＴ層）のヒステリシス特性を示すグラフであ
る。横軸に電圧をＶ単位で取り、縦軸に分極をμＣ／ｃ
ｍ2 単位で取って示す。図８の曲線ａで示すように、こ
のメモリセルの強誘電体層はいわゆる合成ヒステリシス
特性を示す。
分のヒステリシス特性を図８に示す。図８は、強誘電体
層（ＳＢＴ層）のヒステリシス特性を示すグラフであ
る。横軸に電圧をＶ単位で取り、縦軸に分極をμＣ／ｃ
ｍ2 単位で取って示す。図８の曲線ａで示すように、こ
のメモリセルの強誘電体層はいわゆる合成ヒステリシス
特性を示す。
【００３９】また、図９は、ゲートに印加する電圧の波
形を示すグラフである。各図の横軸に時間を取り、縦軸
に印加電圧ＶG をＶ単位で取って示す。ゲートに対して
図９（Ａ）に示す５Ｖ程度の書き込みパルスを印加する
と、図８に示す破線ｂで示す曲線に沿って分極状態が変
化し、図８に示すＰｒ１の点で分極状態が安定する。ま
た、図９（Ｂ）に示す１０Ｖ程度のパルスを印加する
と、図８に示すＰｒ２の点で安定する。また、図９
（Ｃ）に示す−１０Ｖ程度の消去パルスを印加すると、
図８に示すＰｒ０の点で安定する。
形を示すグラフである。各図の横軸に時間を取り、縦軸
に印加電圧ＶG をＶ単位で取って示す。ゲートに対して
図９（Ａ）に示す５Ｖ程度の書き込みパルスを印加する
と、図８に示す破線ｂで示す曲線に沿って分極状態が変
化し、図８に示すＰｒ１の点で分極状態が安定する。ま
た、図９（Ｂ）に示す１０Ｖ程度のパルスを印加する
と、図８に示すＰｒ２の点で安定する。また、図９
（Ｃ）に示す−１０Ｖ程度の消去パルスを印加すると、
図８に示すＰｒ０の点で安定する。
【００４０】図１０は、強誘電体トランジスタのＩｄ−
ＶG 特性を示すグラフである。図中、横軸に印加電圧Ｖ
G をＶ単位で取り、縦軸にドレイン電流ＩｄをＡ単位で
取って示す。図中の曲線ａ、ｂ、ｃはそれぞれ安定点Ｐ
ｒ１、Ｐｒ２、Ｐｒ０の状態のＩｄ−ＶG 特性を示して
いる。図１０に示すように、それぞれの分極状態に応じ
てＩｄ−ＶG 特性が変化しており、ＶG ＝０Ｖでは安定
点Ｐｒ１、Ｐｒ２、Ｐｒ０の状態の順にドレイン電流Ｉ
ｄの大きさ（それぞれＩｄ１、Ｉｄ２、Ｉｄ０とす
る。）が小さくなる。従って、読み出し信号のセンスア
ンプのしきい値Ｘ１およびＸ２を、Ｉｄ１およびＩｄ２
間とＩｄ２およびＩｄ０間とにそれぞれ設定することに
より、ドレイン電流Ｉｄ１、Ｉｄ２、Ｉｄ０をそれぞれ
情報「２」、「１」、「０」として取り出すことができ
る。
ＶG 特性を示すグラフである。図中、横軸に印加電圧Ｖ
G をＶ単位で取り、縦軸にドレイン電流ＩｄをＡ単位で
取って示す。図中の曲線ａ、ｂ、ｃはそれぞれ安定点Ｐ
ｒ１、Ｐｒ２、Ｐｒ０の状態のＩｄ−ＶG 特性を示して
いる。図１０に示すように、それぞれの分極状態に応じ
てＩｄ−ＶG 特性が変化しており、ＶG ＝０Ｖでは安定
点Ｐｒ１、Ｐｒ２、Ｐｒ０の状態の順にドレイン電流Ｉ
ｄの大きさ（それぞれＩｄ１、Ｉｄ２、Ｉｄ０とす
る。）が小さくなる。従って、読み出し信号のセンスア
ンプのしきい値Ｘ１およびＸ２を、Ｉｄ１およびＩｄ２
間とＩｄ２およびＩｄ０間とにそれぞれ設定することに
より、ドレイン電流Ｉｄ１、Ｉｄ２、Ｉｄ０をそれぞれ
情報「２」、「１」、「０」として取り出すことができ
る。
【００４１】尚、この実施の形態で説明したセル構造に
形成された段差は、ＭＯＳＦＥＴのゲート長手方向に形
成されているため、セルの微細化の支障になることはま
ったくない。
形成された段差は、ＭＯＳＦＥＴのゲート長手方向に形
成されているため、セルの微細化の支障になることはま
ったくない。
【００４２】
【発明の効果】この発明の強誘電体メモリ装置によれ
ば、基板上に複数のゲート領域が画成されており、これ
ら各ゲート領域における下部電極層の厚さをそれぞれ違
えた段構造にすることにより、強誘電体層の厚さをゲー
ト領域ごとに違えてある。このように、下部電極層の上
面側を段構造としてあり、その下部電極層の上に強誘電
体層が成膜される。強誘電体層はその上面が平坦となる
ように成膜されるので、強誘電体層の膜厚は下部電極層
の段構造が反映した形でゲート領域ごとに違うものとな
る。従って、容量の異なる複数個の強誘電体キャパシタ
が互いに並列に結合した回路構成の素子が得られる。こ
の素子は合成ヒステリシス特性を示し、（段差の数＋
１）すなわちゲート領域の数に相当する分極安定点を有
する。従って、情報量を多値化することが可能な強誘電
体メモリ装置が得られる。しかも、この構成によれば、
セル面積を増加させることがない。
ば、基板上に複数のゲート領域が画成されており、これ
ら各ゲート領域における下部電極層の厚さをそれぞれ違
えた段構造にすることにより、強誘電体層の厚さをゲー
ト領域ごとに違えてある。このように、下部電極層の上
面側を段構造としてあり、その下部電極層の上に強誘電
体層が成膜される。強誘電体層はその上面が平坦となる
ように成膜されるので、強誘電体層の膜厚は下部電極層
の段構造が反映した形でゲート領域ごとに違うものとな
る。従って、容量の異なる複数個の強誘電体キャパシタ
が互いに並列に結合した回路構成の素子が得られる。こ
の素子は合成ヒステリシス特性を示し、（段差の数＋
１）すなわちゲート領域の数に相当する分極安定点を有
する。従って、情報量を多値化することが可能な強誘電
体メモリ装置が得られる。しかも、この構成によれば、
セル面積を増加させることがない。
【図１】強誘電体メモリ装置の構成を示す図である。
【図２】製造工程を示す図である。
【図３】図２に続く製造工程を示す図である。
【図４】図３に続く製造工程を示す図である。
【図５】製造工程の説明に供する図である。
【図６】強誘電体層の成膜フローを示す図である。
【図７】パターニング工程を示す図である。
【図８】強誘電体層のヒステリシス特性を示す図であ
る。
る。
【図９】印加電圧の波形を示す図である。
【図１０】強誘電体トランジスタのＩｄ−ＶG 特性を示
す図である。
す図である。
１０：シリコン基板 １２：酸化シリコン層 １４：ポリシリコン層 １６：酸化イリジウム層 １８：ＳＢＴ層 ２０：酸化イリジウム層 ２２：ゲート ２４：ポリシリコン層 ２５：フォトレジスト １４ａ：ポリシリコン層 １６ａ：酸化イリジウム層 １８ａ：ＳＢＴ層 ２０ａ：酸化イリジウム層 ２６：酸化膜 ２６ａ：酸化膜パタン ２８：フォトレジスト １４ｂ，１４ｃ：ポリシリコン層 １６ｂ，１６ｃ：酸化イリジウム層 １８ｂ：ＳＢＴ層
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】 基板の上に絶縁体層、下部電極層、強誘
電体層および上部電極層を順次に積層したゲートを具え
る強誘電体メモリ装置において、 前記基板上に複数のゲート領域が画成されており、これ
ら各ゲート領域における前記下部電極層の厚さをそれぞ
れ違えた段構造にすることにより、前記強誘電体層の厚
さを前記ゲート領域ごとに違えてあることを特徴とする
強誘電体メモリ装置。 - 【請求項２】 基板の上に絶縁体層、第１下部電極層、
第２下部電極層、強誘電体層および上部電極層を順次に
積層したゲートを具える強誘電体メモリ装置を作成する
に当たり、 前記基板の上に前記絶縁体層および導電体層を順次に形
成する工程と、 前記基板上に複数のゲート領域を画成し、互いに隣接す
る前記ゲート領域間の境界位置における前記導電体層の
部分に段構造を形成することにより、前記各ゲート領域
における前記導電体層の厚さをそれぞれ違えた第１下部
電極層を形成する工程と、 前記第１下部電極層の上に第２下部電極層を形成する工
程と、 前記第２下部電極層の上に前記強誘電体層を成膜する工
程と、 前記強誘電体層の上に前記上部電極層を形成する工程
と、 前記第１下部電極層、第２下部電極層、強誘電体層およ
び上部電極層のパターニングを行って前記ゲートを形成
する工程とを含むことを特徴とする強誘電体メモリ装置
の製造方法。 - 【請求項３】 請求項２に記載の強誘電体メモリ装置の
製造方法において、 前記強誘電体層の成膜をスピン塗布法により行うことを
特徴とする強誘電体メモリ装置の製造方法。 - 【請求項４】 請求項２に記載の強誘電体メモリ装置の
製造方法において、 前記第２下部電極層の膜厚をｔｍとし、前記第１下部電
極層に形成した段構造の段差を△ｔｐとし、前記強誘電
体層と前記第１下部電極層とのエッチングレート比をＡ
とするとき、 前記パターニングの工程は、下式（１）の関係に従い、
前記段構造の位置における前記第２下部電極層部分が露
出するまでエッチングを行う第１エッチング工程を含む
ことを特徴とする強誘電体メモリ装置の製造方法。 △ｔｐ＞ｔｍ＞△ｔｐ×（１−Ａ） ・・・（１） - 【請求項５】 請求項４に記載の強誘電体メモリ装置の
製造方法において、前記第１エッチング工程で行うエッ
チングは前記強誘電体層と前記第２下部電極層とのエッ
チングレート比が１となるエッチング条件で行い、続け
て前記第２下部電極層と前記第１下部電極層とのエッチ
ングレート比Ｂが下式（２）で与えられる第２のエッチ
ングを行うことを特徴とする強誘電体メモリ装置の製造
方法。 Ｂ＝Ａ×ｔｍ／（ｔｍ−（１−Ａ）×△ｔｐ） ・・・（２）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020769A JPH11220105A (ja) | 1998-02-02 | 1998-02-02 | 強誘電体メモリ装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020769A JPH11220105A (ja) | 1998-02-02 | 1998-02-02 | 強誘電体メモリ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220105A true JPH11220105A (ja) | 1999-08-10 |
Family
ID=12036389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10020769A Withdrawn JPH11220105A (ja) | 1998-02-02 | 1998-02-02 | 強誘電体メモリ装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220105A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003001599A1 (en) * | 2001-06-22 | 2003-01-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its driving method |
| US6852240B2 (en) | 2000-02-25 | 2005-02-08 | Infineon Technologies Ag | Method of manufacturing a ferroelectric capacitor configuration |
| US10510862B2 (en) | 2018-03-23 | 2019-12-17 | Toshiba Memory Corporation | Semiconductor memory device |
| JP2023133256A (ja) * | 2022-03-11 | 2023-09-22 | 台湾積體電路製造股▲ふん▼有限公司 | メモリ装置構造及びその製造方法 |
-
1998
- 1998-02-02 JP JP10020769A patent/JPH11220105A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6852240B2 (en) | 2000-02-25 | 2005-02-08 | Infineon Technologies Ag | Method of manufacturing a ferroelectric capacitor configuration |
| WO2003001599A1 (en) * | 2001-06-22 | 2003-01-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its driving method |
| US6940740B2 (en) | 2001-06-22 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Multilevel semiconductor memory device and method for driving the same as a neuron element in a neural network computer |
| US10510862B2 (en) | 2018-03-23 | 2019-12-17 | Toshiba Memory Corporation | Semiconductor memory device |
| US11380773B2 (en) | 2018-03-23 | 2022-07-05 | Kioxia Corporation | Ferroelectric memory device |
| JP2023133256A (ja) * | 2022-03-11 | 2023-09-22 | 台湾積體電路製造股▲ふん▼有限公司 | メモリ装置構造及びその製造方法 |
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