JPH11220109A - 独立にバイアスされるサブウェル領域を具備する集積回路メモリ装置及びその製造方法 - Google Patents

独立にバイアスされるサブウェル領域を具備する集積回路メモリ装置及びその製造方法

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JPH11220109A
JPH11220109A JP10331700A JP33170098A JPH11220109A JP H11220109 A JPH11220109 A JP H11220109A JP 10331700 A JP10331700 A JP 10331700A JP 33170098 A JP33170098 A JP 33170098A JP H11220109 A JPH11220109 A JP H11220109A
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Gyu-Chan Lee
李圭燦
Kinryu Kin
金錦龍
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 ショートチャンネル現象、ラッチアップ及び
雑音のような寄生現象に対する敏感性を緩和しうる集積
回路メモリ装置を提供する。 【解決手段】 本発明の集積回路メモリ装置は、第１導
電型(例えばP型)の半導体基板302、前記半導体基板内の
第２導電型(例えばN型)の第１ウェル領域304、前記第１
ウェル領域内の第１導電型の第１及び第２非重畳サブウ
ェル領域306,314を含む。メモリ装置内の回路の電気特
性を向上させるために、第１サブウェル領域306(逆バイ
アス電位ＶBBでバイアスされる)には第１半導体回路が
備わり、第２サブウェル領域314(接地又は負の供給電位
ＶSSでバイアスされる)には第２半導体回路が備わる。
第１半導体回路は、メモリセルアクセストランジスタ、
等化回路及び隔離ゲートよりなる群から選択されること
が望ましい。又、第２半導体回路は、カラム選択回路及
びセンスアンプ回路よりなる群から選択されることが望
ましい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路装置に係
り、特に集積回路メモリ装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】DRAM(Dynamic Random Access Memory)装
置のような集積回路装置は、ラッチアップ免疫性、セル
隔離、及び動作速度の増加によって前記装置の電気的な
特性を向上させるために、ウェル領域にバイアシング技
術を使用する。しかし、このようなバイアシング技術
は、装置の特性を劣化させるショートチャンネル効果を
増加させる短所がある。
【０００３】DRAM装置内で個別的な装置の電気的な特性
を向上させるための技術が、大韓民国特許公開第94-003
026号と、米国特許第5,595,925号とに開示されている。
【０００４】前記大韓民国特許公開第94-003026号の半
導体メモリ装置は、第１導電型(例えばP型)基板と、前
記第１導電型基板上に形成され、所定レベルの第１バイ
アスＶintが印加される第２導電型の第１ウェル領域
と、前記第１ウェル領域内に形成され所定レベルの第２
バイアスＶSS/ＶBBが印加される第１導電型の第２ウェ
ル領域とを具備する。又、前記第１ウェル領域に隣接し
た位置には、第２バイアスＶSS/ＶBBが印加される第２
導電型の第３ウェル領域を具備する。
【０００５】更に、前記米国特許第5,595,925号には、
入出力領域と、周辺トランジスタ領域と、メモリアレイ
領域との３つの領域を含むDRAM装置に対して記述してい
る。前記DRAM装置は、各領域に対して個別的な基板バイ
アス電圧が使用できる。入出力領域は、N型ウェル領域
によってP型基板層から隔離されたP型領域を具備する。
又、周辺トランジスタ領域は、周辺トランジスタ領域と
メモリアレイ領域との間に、各々他の基板バイアス電圧
を必要とする各装置に対して、別のN型ウェル領域によ
りP型基板層から隔離されるP型領域を具備する。
【０００６】図１は、従来の技術によるトリプルウェル
集積回路メモリ装置の断面図である。
【０００７】図１を参照すると、前記トリプルウェル集
積回路メモリ装置は、P型基板102のメモリアレイ領域14
0内に形成された第１N型ウェル104と、第１N型ウェル10
4上に形成された第１P型サブウェル領域106と、第１P型
サブウェル領域106上に形成されたN型ソース/ドレイン
領域108と、第１P型サブウェル領域106と向かい合うよ
うに配置される第１ゲート電極110と、第１P型サブウェ
ル領域106内に第１P型接触領域112とを含む。第１P型接
触領域112は、電気的に逆バイアス端子ＶBBに接続され
る。又、第１N型ウェル領域104は、P型ソース/ドレイン
領域114と、正の電源端子ＶCCが接続するN型接触領域11
8とを含む。又、第１N型ウェル領域104に向かい合うよ
うに第２ゲート電極116が備わる。
【０００８】周辺回路領域146内には、NMOS領域142とPM
OS領域144とが備わる。NMOS領域142は、P型基板102内に
第２P型ウェル領域120を含む。第２P型ウェル領域120内
には、電気的に接地基準端子ＶSSに接続するP型接触領
域126と共に、N型ソース/ドレイン領域122が備わる。
又、第２P型ウェル領域に向かい合うように絶縁ゲート
電極124が備わる。PMOS領域144は、第２N型ウェル128
と、第２N型ウェル128内にP型ソース/ドレイン領域130
とを含む。又、基板上には、第２N型ウェル領域128に向
かい合うように絶縁ゲート電極132が備わる。第２N型ウ
ェル領域128内にはN型接触領域134が備わっており、電
源電圧端子ＶCCに電気的に接続する。P型基板102内には
P型接触領域136が備わっており、接地基準電圧端子ＶSS
に電気的に接続する。
【０００９】図２は、従来の技術による集積回路メモリ
装置の等価回路を示す図面である。
【００１０】図２を参照すると、前記メモリ装置は、第
１及び第２メモリセル領域202，218、第１及び第２等化
部204，216、第１及び第２隔離ゲート206，214、第１及
び第２センスアンプ回路部208，212、及び、相補関係を
成すデータ線IO，IOBに電気的に接続したカラム選択回
路210を含む。又、周辺回路220は、接地端子ＶSS及び電
源端子ＶCCに各々接続する第２P型ウェル領域及び第２N
型ウェル領域を具備する。又、前記装置は、左及び右ワ
ード線WLL，WRL、左右等化制御信号線PEQL，PEQR、左右
隔離制御信号線PISOL，PISOR、相補関係を成す増幅器制
御信号線LA，LAB、及びカラム選択線CSLを具備する。
【００１１】更に、図１に対応させると、NMOSトランジ
スタを含む、メモリセル202，218、等化回路204，216、
隔離ゲート206，214、第２センスアンプ回路部212、及
びカラム選択回路210は、全て第１P型サブウェル領域10
6内に形成される。前記P型サブウェル領域106は、逆バ
イアス端子ＶBBに電気的に接続する。一方、PMOSトラン
ジスタを含む第１センスアンプ回路部208は、電源端子
ＶCCに電気的に接続する第１N型ウェル領域104内に形成
される。
【００１２】
【発明が解決しようとする課題】しかしながら、ショー
トチャンネル現象を防止して集積度を向上させるための
多重ウェル領域及びサブウェル領域を含むこのようなメ
モリ装置は、ボディエフェクト(Body Effect)を増加さ
せる短所がある。このようなボディエフェクトを防止す
るためには、周辺回路領域内で基板電圧として負電圧バ
イアスの代りに接地電圧が使われる。しかし、ボディエ
フェクトを低減させるためのこのような技法には、雑音
免疫性の改善が期待できないという短所がある。
【００１３】例えば、図１のように、第１P型ウェル領
域106にＶBBを印加すると、N型ソース／ドレイン領域10
8と第１P型ウェル領域106との間には空乏層が生ずる。
この空乏層の幅は、ソース又はドレインと第１P型ウェ
ル領域106との間の電圧に比例する。空乏層が増加すれ
ばショートチャンネル現象が発生し、これにより漏れ電
流が発生する場合がある。特に、第１ゲート電極110の
長さが短いほど漏れ電流が発生しやすい。高集積化が進
まれるにつれて、ゲートの長さは短くなり、製造工程に
おける誤差の程度もさらに増加することにより、ショー
トチャンネル現象が発生し易くなる。
【００１４】又、高集積化につれチャンネル長さが短く
なると、同一の電位差においても電界の強さが増加す
る。電界の強さが増加するにつれホットキャリヤ（hot
carrier）が発生しやすくなり、このホットキャリヤが
基板に流れ込んで基板電流を発生する。このホットキャ
リヤによる基盤電流は、センスアンプ回路の動作につれ
て発生する基板電流に対してはノイズとして作用し、ひ
どくなると、チップの誤動作、すなわちラッチアップ現
象が発生する場合がある。
【００１５】ここで、第１P型ウェル領域106に印可され
るＶBBは内部回路によりつくられる電圧なので、DRAMの
場合には、数ミリアンペアほどの微弱な電流を供給する
ほどに容量が少ない。従って、ＶBBは、多数のセンスア
ンプ回路が動作しながら発生する基板電流に敏感であ
り、第１P型ウェル領域106のレベルが不安定となる。
【００１６】本発明の目的は、改善された集積回路メモ
リ装置及びその製造方法を提供することにある。
【００１７】本発明の他の目的は、ショートチャンネル
現象、ラッチアップ及び雑音のような寄生現象に対する
敏感性を緩和した集積回路メモリ装置及びその製造方法
を提供することにある。
【００１８】
【課題を解決するための手段】前記の課題を達成するた
めに、本発明による集積回路メモリ装置は、第１導電型
(例えばP型)の半導体基板、前記半導体基板内の第２導
電型の第１ウェル領域(前記基板と整流接合を成す)、前
記第１ウェル領域内の第１導電型の第１及び第２非重畳
サブウェル領域を含む。又、寄生現象を除去することに
よってメモリ装置内の回路の電気特性を向上させるため
に、第１サブウェル領域(逆バイアス電位ＶBBでバイア
スされる)には第１半導体回路が備わり、第２サブウェ
ル領域(接地又は負の供給電位ＶSSでバイアスされる)に
は第２半導体回路が備わる。
【００１９】第１半導体回路は、メモリセルアクセスト
ランジスタ、等化回路及び隔離ゲートよりなる群から選
択されることが望ましい。又、第２半導体回路は、カラ
ム選択回路及びセンシング増幅よりなる群から選択され
ることが望ましい。即ち、望ましい電気特性を成すため
に、第１及び第２半導体回路は、同じサブウェル領域内
に形成されて同じ電位でバイアスされるよりも、相異な
る電位でバイアスされる個別的なサブウェル領域内に形
成されることが望ましい。又、本発明は、望ましい上記
集積回路メモリ装置の形成方法を提供する。
【００２０】
【発明の実施の形態】以下、添付した図面を参照して本
発明による集積回路メモリ装置の望ましい実施の形態を
説明する。本発明は多様な形態で具現されることが可能
であり、下記実施の形態に限らない。このような実施の
形態は、本明細書を完成し、当業者に本発明の範囲を完
壁に伝達するために提供されるものと理解すべきであ
る。尚、同じ参照番号は同じ構成要素を参照する。又、
用語"第１導電型"と"第２導電型"とは反対の導電型を示
すものであり、ここで開示される各実施の形態には、逆
の導電型により構成される実施の形態も含みうる。
【００２１】＜本実施の形態の集積回路メモリ装置の構
成例＞図３を参照して、本発明の実施の形態による集積
回路メモリ装置を説明する。尚、センスアンプ回路を含
む集積回路メモリ装置の動作特性は、本出願人に譲渡さ
れた"ブーストされた検出及び電流駆動能力を具備する
集積回路メモリ装置用センスアンプ回路及びその動作方
法"という題目の米国特許第5,701,268号（特開平９−１
７１６８７号）に開示されており、その開示内容は本明
細書に参照として統合される。
【００２２】図３を参照してより詳細に説明すると、第
１導電型(例えばP型)の半導体基板302、前記半導体基板
302内の第２導電型の第１ウェル領域304、前記第１ウェ
ル領域304内の第１導電型の第１及び第２非重畳サブウ
ェル領域306，314を含む。又、半導体基板302内には、
第１導電型の第２ウェル領域315と第２導電型の第３ウ
ェル領域305が備わる。半導体基板302は、メモリセルア
レイ領域と周辺回路領域とに分けられる。メモリセルア
レイ領域は、セル領域、N型センシング増幅領域、及びP
型センシング増幅領域に分けられる。周辺回路領域は、
NMOS領域及びPMOS領域に分けられる。
【００２３】第１ウェル領域304は、第１及び第２非重
畳サブウェル領域306，314と共に、絶縁ゲート電極324
を含むPMOSフィールド効果トランジスタ325のP型ソース
/ドレイン領域322と、電源信号線ＶCCに電気的に接続し
たN型接触領域326とを含む。第１P型サブウェル領域306
は、絶縁ゲート電極310を含むNMOSフィールド効果トラ
ンジスタ311のN型ソース/ドレイン領域308を含む。又、
第１サブウェル領域306内にはP型接触領域312が備わ
る。前記P型接触領域312が逆バイアス信号線ＶBBに電気
的に接続することによって、P型サブウェル領域306は逆
バイアス電位に維持される。第２P型サブウェル領域314
は、絶縁ゲート電極318を含むNMOSトランジスタ319のN
型ソース/ドレイン領域316を含む。又、第２サブウェル
領域314内にはP型接触領域320が備わる。前記P型接触領
域320が接地電位信号線ＶSSに電気的に接続することに
よって、P型サブウェル領域314は接地電位ＶSSに維持さ
れる。
【００２４】半導体基板302のNMOS領域内の第２P型ウェ
ル領域315は、絶縁ゲート電極318を含むNMOSフィールド
効果トランジスタ333のN型ソース/ドレイン領域330と、
接地電位信号線ＶSSに電気的に接続するP型接触領域334
とを含む。又、半導体基板302のPMOS領域内の第３N型ウ
ェル領域305は、絶縁ゲート電極340を含むPMOSトランジ
スタ341のN型ソース/ドレイン領域338と、電源信号線Ｖ
CCに電気的に接続するN型接触領域342とを含む。
【００２５】図４の等価回路を参照すると、第１N型ウ
ェル領域304と第１及び第２非重畳P型サブウェル領域30
6，314内に集積回路メモリ装置の各構成要素を形成する
ことによって、望ましい電気特性を達成し得る。又、第
２ウェル領域315と第３ウェル領域305内には周辺回路が
形成される。特に、第１及び第２メモリセル402，418、
第１及び第２等化回路404，416、及び第１及び第２隔離
ゲート406，414は、逆バイアス電位ＶBBに維持される第
１P型サブウェル領域306内に形成されることが望まし
い。一方、カラム選択回路410及びN型センスアンプ回路
412は、接地電位ＶSSに維持される第２P型サブウェル領
域314内に形成されることが望ましい。又、P型センスア
ンプ回路408は、正の電源電位ＶCCに維持される第１N型
ウェル領域304内に形成される。
【００２６】＜本実施の形態の集積回路メモリ装置の作
用及び効果例＞本実施の形態によれば、図１及び図２に
示した従来の技術に反して、図３及び図４に示した集積
回路メモリ装置の各部分は、相異なる電位で独立にバイ
アスされる非重畳サブウェル領域内に形成されることに
よって、ショートチャンネル現象、ラッチアップ及びノ
イズが低減できる。
【００２７】すなわち、図３のように、カラム選択回路
410及びN型センスアンプ回路412が形成された第２P型サ
ブウェル領域314にはＶSSを印加することにより、図１
の第１P型サブウェル領域106のようにＶBBを印加する場
合より、N型ソース／ドレイン領域とP型サブウェル領域
との間の電圧が減少するので、空乏層の幅が縮まってシ
ョートチャンネル現象が減少する。又、ＶSSは接地電圧
があって無限電流源であり、センスアンプの動作による
基板電流によっても第２P型サブウェル領域314のレベル
が安定しているので、基板の電流にたいする免疫性が向
上される。一方、第１P型サブウェル領域306からはカラ
ム選択回路410及びN型センスアンプ回路412が除去され
たので、基板の電流にたいする免疫性を維持できる。
【００２８】＜本実施の形態の集積回路メモリ装置の製
造工程例＞再度図３を参照すると、第１N型及び第３N型
ウェル304，305は、P型基板302の各部分を選択的にマス
キングした後、所定のドーズ水準(dose level)と所定の
注入エネルギーで、露出された表面部分にN型ドープ剤
を注入することによって形成できる。次に、注入された
N型ドープ剤を中へ拡散させて、N型ウェル領域を実質的
に画分できるようにアニーリング段階が遂行される。そ
の次は、基板表面の他の部分を露出させるために、更に
他の選択的なマスキング段階が遂行される。次には、所
定のドーズ水準と所定の注入エネルギーで、P型ドープ
剤を基板302と第１N型ウェル領域304とに注入する。そ
の次は、注入されたP型ドープ剤を中へ拡散させて、第
１P型及び第２P型サブウェル領域306，314と第２P型ウ
ェル領域315を実質的に画分できるようにアニーリング
段階が遂行される。
【００２９】この時点で、第１N型及び第３N型ウェル30
4，305と、第１N型ウェル304内の第１P型及び第２P型サ
ブウェル領域306，314と、第２P型ウェル領域315とが形
成されている。後は、図３に示した構造を完成するため
に、各ウェル及びサブウェル領域内にソース/ドレイン
領域、電源接触領域、絶縁ゲート電極を形成する通常の
工程が遂行される。
【００３０】以上、図面及び明細書で本発明の望ましい
実施の形態が開示され、特定用語が使われたが、それは
一般的な説明的意味として使われたものであって、限定
を目的とするのではなく、本発明の範囲は請求の範囲に
よりのみ限定される。
【００３１】
【発明の効果】前述したように、本発明による集積回路
メモリ装置及びその製造方法によれば、ショートチャン
ネル現象、ラッチアップ及び雑音のような寄生現象に対
する敏感性を低減できる。
【００３２】
【図面の簡単な説明】
【図１】従来技術による集積回路メモリ装置の断面図で
ある。
【図２】従来技術による集積回路メモリ装置の等価回路
を示す図面である。
【図３】本発明の実施の形態による集積回路メモリ装置
の断面図である。
【図４】本発明の実施の形態による集積回路メモリ装置
の等価回路を示す図面である。
【符号の説明】
302 半導体基板 304 第１ウェル領域 305 第３ウェル領域 306、314 第１及び第２非重畳サブウェル領域 308 N型ソース/ドレイン領域 310 絶縁ゲート電極 311 NMOSフィールド効果トランジスタ 315 第２ウェル領域 316 N型ソース/ドレイン領域 318 絶縁ゲート電極 319 NMOSトランジスタ 320 P型接触領域 322 ソース/ドレイン領域 324 絶縁ゲート電極 325 PMOSフィールド効果トランジスタ 326 N型接触領域 330 N型ソース/ドレイン領域 333 NMOSフィールド効果トランジスタ333 334 P型接触領域 338 N型ソース/ドレイン領域 340 絶縁ゲート電極 341 PMOSトランジスタ 342 N型接触領域 ＶBB 逆バイアス信号線 ＶCC 電源信号線 ＶSS 接地電位信号線

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板内で第１PN整流接合を形成する第２導電
    型の第１ウェル領域と、 前記第１ウェル領域内に第２PN整流接合を形成する第１
    導電型の第１サブウェル領域と、 前記第１ウェル領域内で前記第２PN整流接合と交差しな
    い第３PN整流接合を形成する第１導電型の第２サブウェ
    ル領域とを有し、 前記第１サブウェル領域内に、メモリセルアクセストラ
    ンジスタ、等化回路、及び隔離ゲートよりなる群から選
    択された第１半導体回路を含み、 前記第２サブウェル領域内に、カラム選択回路及びセン
    スアンプ回路よりなる群から選択された第２半導体回路
    を含むことを特徴とする集積回路メモリ装置。
  2. 【請求項２】 前記第１ウェル内で非整流接合を形成す
    る第２導電型の第１ウェル接触領域と、 前記第１サブウェル内で非整流接合を形成する第１導電
    型の第１サブウェル接触領域と、 前記第２サブウェル内で非整流接合を形成する第１導電
    型の第２サブウェル接触領域とを更に含むことを特徴と
    する請求項１に記載の集積回路メモリ装置。
  3. 【請求項３】 前記第１ウェル接触領域に電気的に接続
    する第１基準信号線と、 前記第１サブウェル接触領域に電気的に接続する逆バイ
    アス信号線と、 前記第２サブウェル接触領域に電気的に接続する第２基
    準信号線とを更に含むことを特徴とする請求項２に記載
    の集積回路メモリ装置。
  4. 【請求項４】 前記第１導電型はP型、前記第２導電型
    はN型であり、前記第１基準信号線は正の電源信号線に
    電気的に接続し、前記第２基準信号線は接地線又は負の
    電源信号線に電気的に接続することを特徴とする請求項
    ３に記載の集積回路メモリ装置。
  5. 【請求項５】 前記半導体基板内で非整流接合を形成す
    る第１導電型の第２ウェル領域と、 前記半導体基板内で第４PN整流接合を形成する第２導電
    型の第３ウェル領域とを更に含むことを特徴とする請求
    項２に記載の集積回路メモリ装置。
  6. 【請求項６】 前記第２ウェル領域内に第１周辺回路を
    含み、前記第３ウェル領域内に第２周辺回路を含むこと
    を特徴とする請求項５に記載の集積回路メモリ装置。
  7. 【請求項７】 第１導電型の半導体基板と、 前記半導体基板内で第１PN整流接合を形成する第２導電
    型の第１ウェル領域と、 前記第１ウェル領域内で第２PN整流接合を形成する第１
    導電型の第１サブウェル領域と、 前記第１ウェル領域内で前記第２PN整流接合と交差しな
    い第３PN整流接合を形成する第１導電型の第２サブウェ
    ル領域と、 前記第１サブウェル領域内で、メモリセルアクセストラ
    ンジスタ、等化回路、及び隔離ゲートよりなる群から選
    択された第１半導体回路に該当する第２導電型領域と、 前記第２サブウェル領域内で、カラム選択回路及びセン
    シング増幅よりなる群から選択された第２半導体回路に
    該当する第２導電型領域とを含むことを特徴とする集積
    回路メモリ装置。
  8. 【請求項８】 前記第１ウェル内で非整流接合を形成す
    る第２導電型の第１ウェル接触領域と、 前記第１サブウェル内で非整流接合を形成する第１導電
    型の第１サブウェル接触領域と、 前記第２サブウェル内で非整流接合を形成する第１導電
    型の第２サブウェル接触領域とを更に含むことを特徴と
    する請求項７に記載の集積回路メモリ装置。
  9. 【請求項９】 前記第１ウェル接触領域に電気的に接続
    される第１基準信号線と、 前記第１サブウェル接触領域に電気的に接続する逆バイ
    アス信号線と、 前記第２サブウェル接触領域に電気的に接続する第２基
    準信号線とを更に含むことを特徴とする請求項８に記載
    の集積回路メモリ装置。
  10. 【請求項１０】 前記第１導電型はP型、前記第２導電
    型はN型であり、前記第１基準信号線は正の電源信号線
    に電気的に接続し、前記第２基準信号線は接地線又は負
    の電源信号線に電気的に接続することを特徴とする請求
    項９に記載の集積回路メモリ装置。
  11. 【請求項１１】 前記半導体基板内で非整流接合を形成
    する第１導電型の第２ウェル領域と、 前記半導体基板内で第４PN整流接合を形成する第２導電
    型の第３ウェル領域とを更に含むことを特徴とする請求
    項８に記載の集積回路メモリ装置。
  12. 【請求項１２】 前記第２ウェル領域内に第１周辺回路
    を含み、前記第３ウェル領域内に第２周辺回路を含むこ
    とを特徴とする請求項１１に記載の集積回路メモリ装
    置。
  13. 【請求項１３】 第１導電型の半導体基板内に、第２導
    電型の第１ウェル領域を形成する工程と、 前記第１ウェル領域内に、第１導電型の第１サブウェル
    領域を形成する工程と、 前記第１ウェル領域内の前記第１サブウェル領域に隣接
    して拡張される位置に、第１導電型の第２サブウェル領
    域を形成する工程と、 前記第１サブウェル領域内に、メモリセルアクセストラ
    ンジスタ、等化回路、及び隔離ゲートよりなる群から選
    択された第１半導体部に該当する第２導電型領域を形成
    する工程と、 前記第２サブウェル領域内に、カラム選択回路及びセン
    スアンプ回路よりなる群から選択された第２半導体部に
    該当する第２導電型領域を形成する工程とを含むことを
    特徴とする集積回路メモリ装置の製造方法。
  14. 【請求項１４】 前記第１ウェル領域内に、非整流接合
    をなす第２導電型の第１ウェル接触領域を形成する工程
    と、 前記第１サブウェル領域内に、非整流接合をなす第１導
    電型の第１サブウェル接触領域を形成する工程と、 前記第２サブウェル領域内に、非整流接合を形成する第
    １導電型の第２サブウェル接触領域を形成する工程とを
    更に含むことを特徴とする請求項１３に記載の集積回路
    メモリ装置の製造方法。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750527B1 (en) * 1996-05-30 2004-06-15 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method
KR100260559B1 (ko) * 1997-12-29 2000-07-01 윤종용 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법
JP2000183306A (ja) * 1998-12-14 2000-06-30 Fujitsu Ltd 半導体記憶装置
JP3546783B2 (ja) * 1999-06-09 2004-07-28 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
US6188607B1 (en) * 1999-08-04 2001-02-13 Lucent Technologies Inc. Integrated circuit memory having divided-well architecture
JP2001291779A (ja) * 2000-04-05 2001-10-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20020125537A1 (en) * 2000-05-30 2002-09-12 Ting-Wah Wong Integrated radio frequency circuits
US6545310B2 (en) * 2001-04-30 2003-04-08 Motorola, Inc. Non-volatile memory with a serial transistor structure with isolated well and method of operation
KR100388209B1 (ko) * 2001-06-20 2003-06-19 주식회사 하이닉스반도체 노이즈에 강한 바이어스 회로
JP2003031770A (ja) * 2001-07-19 2003-01-31 Toshiba Corp 半導体記憶装置及びその製造方法
US20030062556A1 (en) * 2001-09-28 2003-04-03 Hartmud Terletzki Memory array employing integral isolation transistors
US6921690B2 (en) * 2001-12-20 2005-07-26 Intersil Americas Inc. Method of fabricating enhanced EPROM structures with accentuated hot electron generation regions
US6621116B2 (en) 2001-12-20 2003-09-16 Michael David Church Enhanced EPROM structures with accentuated hot electron generation regions
US6566705B1 (en) * 2001-12-20 2003-05-20 Intersil Americas, Inc. Enhanced EPROM structures with accentuated hot electron generation regions
JP2003258117A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置
US6909152B2 (en) * 2002-11-14 2005-06-21 Infineon Technologies, Ag High density DRAM with reduced peripheral device area and method of manufacture
JP4437388B2 (ja) * 2003-02-06 2010-03-24 株式会社リコー 半導体装置
KR100468787B1 (ko) * 2003-05-02 2005-01-29 삼성전자주식회사 래치-업(Ｌａｔｃｈ-ｕｐ)에 의한 전류 흐름을 방지할 수있는 반도체 장치
TWI246154B (en) * 2004-08-04 2005-12-21 Realtek Semiconductor Corp Method for forming junction varactor by triple-well process
JP2007115971A (ja) * 2005-10-21 2007-05-10 Fujitsu Ltd 半導体装置とその製造方法
KR100685620B1 (ko) * 2006-02-16 2007-02-22 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7977736B2 (en) * 2006-02-23 2011-07-12 Samsung Electronics Co., Ltd. Vertical channel transistors and memory devices including vertical channel transistors
JP5259246B2 (ja) 2008-05-09 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
CN101789432B (zh) * 2010-01-27 2011-11-16 崇贸科技股份有限公司 高压侧半导体结构
US11454668B2 (en) * 2019-12-30 2022-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage tracking circuit and method of operating the same
DE102020125779B4 (de) * 2019-12-30 2025-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Spannungsverfolgungsschaltung und verfahren für deren betrieb
CN117712118A (zh) * 2022-09-07 2024-03-15 长鑫存储技术有限公司 一种数据处理结构、半导体结构和存储器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US35613A (en) * 1862-06-17 Improvem ent in pen d ent measurlng-funnels
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
KR950009893B1 (ko) 1990-06-28 1995-09-01 미쓰비시 뎅끼 가부시끼가이샤 반도체기억장치
KR950009815B1 (ko) * 1991-12-23 1995-08-28 삼성전자주식회사 트리플웰 구조를 가지는 고집적 반도체 메모리 장치
KR960008309B1 (ko) * 1992-01-07 1996-06-24 김광호 트리플웰을 가지는 반도체 메모리 장치
KR940003026A (ko) * 1992-07-13 1994-02-19 김광호 트리플웰을 이용한 반도체장치
JPH0786430A (ja) * 1993-09-14 1995-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5475335A (en) * 1994-04-01 1995-12-12 National Semiconductor Corporation High voltage cascaded charge pump
US5595925A (en) * 1994-04-29 1997-01-21 Texas Instruments Incorporated Method for fabricating a multiple well structure for providing multiple substrate bias for DRAM device formed therein
JPH0955483A (ja) * 1995-06-09 1997-02-25 Mitsubishi Electric Corp 半導体記憶装置
KR100380022B1 (ko) * 1995-09-14 2003-07-18 삼성전자주식회사 반도체메모리장치

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