JPH11220123A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11220123A JPH11220123A JP1743598A JP1743598A JPH11220123A JP H11220123 A JPH11220123 A JP H11220123A JP 1743598 A JP1743598 A JP 1743598A JP 1743598 A JP1743598 A JP 1743598A JP H11220123 A JPH11220123 A JP H11220123A
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Abstract
(57)【要約】
【課題】側壁保護膜を用いながらドライエッチングによ
り素子形成層を所定のパターンに形成する際に生じるエ
ッチングレートの相違に起因するサイドエッチングの発
生を防止し、サリサイド工程により形成されるチタニウ
ムシリサイド等の金属シリサイドの形成面積が小さくな
って、いわゆる細線効果に伴う抵抗上昇を抑制して、信
頼性の高い半導体装置を製造する製造方法を提供する。 【解決手段】素子形成層を側壁保護膜を用いて所定のパ
ターンに形成するためのドライエッチング工程を有する
半導体装置の製造方法において、前記ドライエッチング
工程は、側壁保護膜の膜厚が厚い状態でドライエッチン
グを行う工程と、側壁保護膜の膜厚が薄い状態でドライ
エッチングを行う工程とからなる半導体装置の製造方
法。
り素子形成層を所定のパターンに形成する際に生じるエ
ッチングレートの相違に起因するサイドエッチングの発
生を防止し、サリサイド工程により形成されるチタニウ
ムシリサイド等の金属シリサイドの形成面積が小さくな
って、いわゆる細線効果に伴う抵抗上昇を抑制して、信
頼性の高い半導体装置を製造する製造方法を提供する。 【解決手段】素子形成層を側壁保護膜を用いて所定のパ
ターンに形成するためのドライエッチング工程を有する
半導体装置の製造方法において、前記ドライエッチング
工程は、側壁保護膜の膜厚が厚い状態でドライエッチン
グを行う工程と、側壁保護膜の膜厚が薄い状態でドライ
エッチングを行う工程とからなる半導体装置の製造方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にＭＯＳ（Metal Oxide Semiconductor）トラ
ンジスターのゲート電極形成工程において使用されるド
ライエッチング方法に関する。
方法、特にＭＯＳ（Metal Oxide Semiconductor）トラ
ンジスターのゲート電極形成工程において使用されるド
ライエッチング方法に関する。
【０００２】
【従来の技術】近年、半導体装置の分野ではますます集
積化が進行して、例えば、超ＬＳＩについてその構造の
微細化が進み、微細加工技術への要求は益々厳しいもの
となってきている。例えば、ポリシリコンをはじめとす
るシリコン系材料を用いたゲート加工に関しても、異方
性と高選択比を両立するプロセスの開発が望まれてい
る。
積化が進行して、例えば、超ＬＳＩについてその構造の
微細化が進み、微細加工技術への要求は益々厳しいもの
となってきている。例えば、ポリシリコンをはじめとす
るシリコン系材料を用いたゲート加工に関しても、異方
性と高選択比を両立するプロセスの開発が望まれてい
る。
【０００３】ところで、酸化膜以外の材料をプラズマエ
ッチングにより、例えば、素子形成層を所定のパターン
で形成する場合において、その異方性形状の確保につい
ては、プラズマエッチング時に生成した反応生成物がプ
ラズマ中で再解離することにより、層の側壁に保護膜
（以下、「側壁保護膜」という。）を形成しながら、エ
ッチングを行う手法が採られている。
ッチングにより、例えば、素子形成層を所定のパターン
で形成する場合において、その異方性形状の確保につい
ては、プラズマエッチング時に生成した反応生成物がプ
ラズマ中で再解離することにより、層の側壁に保護膜
（以下、「側壁保護膜」という。）を形成しながら、エ
ッチングを行う手法が採られている。
【０００４】また、最近の半導体装置の構造の微細化に
伴い、素子形成層等の寸法格差の絶対値とそのばらつき
が問題となってきた。その為の対策として、例えば、高
速排気を行いつつエッチングすることにより、エッチン
グ処理中におけるエッチングガスの滞留時間を短くする
方法が採用されてきている。
伴い、素子形成層等の寸法格差の絶対値とそのばらつき
が問題となってきた。その為の対策として、例えば、高
速排気を行いつつエッチングすることにより、エッチン
グ処理中におけるエッチングガスの滞留時間を短くする
方法が採用されてきている。
【０００５】しかし、上記の方法では、エッチング処理
中におけるエッチングガスの滞留時間が短くなる結果、
エッチング処理中に反応生成物がプラズマ中で再解離す
るのが抑制され、堆積物が減少し、側壁保護膜が薄膜化
する。側壁保護膜が薄膜化すると、サイドエッチングが
進みすぎたり、ノッチングと呼ばれる現象が生じ、素子
形成層等の寸法格差の絶対値とそのばらつきの問題は解
決されない。
中におけるエッチングガスの滞留時間が短くなる結果、
エッチング処理中に反応生成物がプラズマ中で再解離す
るのが抑制され、堆積物が減少し、側壁保護膜が薄膜化
する。側壁保護膜が薄膜化すると、サイドエッチングが
進みすぎたり、ノッチングと呼ばれる現象が生じ、素子
形成層等の寸法格差の絶対値とそのばらつきの問題は解
決されない。
【０００６】このための対策として、基板印加バイアス
を上昇させる方法もあるが、今度は下地のゲート酸化膜
とのエッチングに対する選択比の低下や、プラズマダメ
ージ発生による酸化膜劣化のおそれがある。
を上昇させる方法もあるが、今度は下地のゲート酸化膜
とのエッチングに対する選択比の低下や、プラズマダメ
ージ発生による酸化膜劣化のおそれがある。
【０００７】一方、半導体装置において、ポリシリコン
膜を電極材料あるいはコンタクト材料として用いる場
合、通常、化学的気相成長法（ＣＶＤ法）又はスパッタ
リング法等により、ポリシリコン膜を成長させたのち、
イオン注入法又は拡散法等で、リン、ホウ素等の不純物
をポリシリコン中にドーピングし、熱処理を行ってい
る。このように不純物を含有したポリシリコン膜をゲー
ト酸化膜上のゲート電極として用いた場合、ポリシリコ
ン膜成長後に加えられる熱処理によって、不純物がゲー
ト酸化膜に拡散してその膜質に劣化をもたらす。
膜を電極材料あるいはコンタクト材料として用いる場
合、通常、化学的気相成長法（ＣＶＤ法）又はスパッタ
リング法等により、ポリシリコン膜を成長させたのち、
イオン注入法又は拡散法等で、リン、ホウ素等の不純物
をポリシリコン中にドーピングし、熱処理を行ってい
る。このように不純物を含有したポリシリコン膜をゲー
ト酸化膜上のゲート電極として用いた場合、ポリシリコ
ン膜成長後に加えられる熱処理によって、不純物がゲー
ト酸化膜に拡散してその膜質に劣化をもたらす。
【０００８】それを避けるため、熱処理を行わずにゲー
ト電極の加工、すなわち、不純物を含有したポリシリコ
ン膜のドライエッチングを行う手法が知られている。
ト電極の加工、すなわち、不純物を含有したポリシリコ
ン膜のドライエッチングを行う手法が知られている。
【０００９】
【発明が解決しようとする課題】しかし、上記熱処理を
行わない手法では、ドーピングした不純物はポリシリコ
ン表層部に偏って存在することになり、リン、砒素等の
周期律表５Ｂ族元素であるｎ型ドーパントをドーピング
した部分は、ドーピングしないポリシリコンと比較して
エッチングレート（エッチングされ易さ）が大きいた
め、ｎ型不純物がドーピングされたポリシリコン膜の表
層部に局所的にサイドエッチングが入る問題がある（図
７（ａ），（ｂ）参照）。このようなサイドエッチング
は、前述のような高速排気プロセスによる側壁保護膜の
薄さに加え、ｎ型ドープドポリシリコンにおいて生じる
エッチングレートの増速に起因している。
行わない手法では、ドーピングした不純物はポリシリコ
ン表層部に偏って存在することになり、リン、砒素等の
周期律表５Ｂ族元素であるｎ型ドーパントをドーピング
した部分は、ドーピングしないポリシリコンと比較して
エッチングレート（エッチングされ易さ）が大きいた
め、ｎ型不純物がドーピングされたポリシリコン膜の表
層部に局所的にサイドエッチングが入る問題がある（図
７（ａ），（ｂ）参照）。このようなサイドエッチング
は、前述のような高速排気プロセスによる側壁保護膜の
薄さに加え、ｎ型ドープドポリシリコンにおいて生じる
エッチングレートの増速に起因している。
【００１０】サイドエッチングが発生すると、段差被覆
性に優れたサイドウォールスペーサ形成用の窒化シリコ
ン膜がこのサイドエッチング部に入り込み、サイドエッ
チング部においては、ゲート電極上面が覆われてしまう
ことになる（図７（ｃ）及び図８（ｄ），（ｅ）参
照）。
性に優れたサイドウォールスペーサ形成用の窒化シリコ
ン膜がこのサイドエッチング部に入り込み、サイドエッ
チング部においては、ゲート電極上面が覆われてしまう
ことになる（図７（ｃ）及び図８（ｄ），（ｅ）参
照）。
【００１１】従って、後のサリサイド工程により形成さ
れるチタニウムシリサイド等の金属シリサイドの形成面
積が小さくなり、いわゆる細線効果に伴う抵抗上昇をも
たらし、半導体装置の信頼性の低下につながるおそれが
ある。
れるチタニウムシリサイド等の金属シリサイドの形成面
積が小さくなり、いわゆる細線効果に伴う抵抗上昇をも
たらし、半導体装置の信頼性の低下につながるおそれが
ある。
【００１２】本発明は、側壁保護膜を用いながらドライ
エッチングにより素子形成層を所定のパターンに形成す
る際に生じるエッチングレートの相違に起因するサイド
エッチングの発生を防止し、サリサイド工程により形成
されるチタニウムシリサイド等の金属シリサイドの形成
面積が小さくなって、いわゆる細線効果に伴う抵抗上昇
を抑制して、信頼性の高い半導体装置を製造する製造方
法を提供することを目的とする。
エッチングにより素子形成層を所定のパターンに形成す
る際に生じるエッチングレートの相違に起因するサイド
エッチングの発生を防止し、サリサイド工程により形成
されるチタニウムシリサイド等の金属シリサイドの形成
面積が小さくなって、いわゆる細線効果に伴う抵抗上昇
を抑制して、信頼性の高い半導体装置を製造する製造方
法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、かかる目的を
達成すべく、素子形成層を側壁保護膜を用いて所定のパ
ターンに形成するためのドライエッチング工程を有する
半導体装置の製造方法であって、前記ドライエッチング
工程は、側壁保護膜の膜厚を変化させてドライエッチン
グを行う工程である半導体装置の製造方法を提供する。
達成すべく、素子形成層を側壁保護膜を用いて所定のパ
ターンに形成するためのドライエッチング工程を有する
半導体装置の製造方法であって、前記ドライエッチング
工程は、側壁保護膜の膜厚を変化させてドライエッチン
グを行う工程である半導体装置の製造方法を提供する。
【００１４】本発明の半導体装置の製造方法において、
前記側壁保護膜の膜厚を変化させてドライエッチングを
行う工程は、好ましくは、側壁保護膜の膜厚が厚い状態
でドライエッチングを行う工程と、側壁保護膜の膜厚が
薄い状態でドライエッチングを行う工程とからなる半導
体装置の製造方法である。
前記側壁保護膜の膜厚を変化させてドライエッチングを
行う工程は、好ましくは、側壁保護膜の膜厚が厚い状態
でドライエッチングを行う工程と、側壁保護膜の膜厚が
薄い状態でドライエッチングを行う工程とからなる半導
体装置の製造方法である。
【００１５】本発明の半導体装置の製造方法において、
前記側壁保護膜の膜厚を変化させてドライエッチングを
行う工程は、好ましくは、エッチングガスに対するエッ
チングレートに応じて側壁保護膜の膜厚を変化させなが
らドライエッチングを行う工程である半導体装置の製造
方法である。
前記側壁保護膜の膜厚を変化させてドライエッチングを
行う工程は、好ましくは、エッチングガスに対するエッ
チングレートに応じて側壁保護膜の膜厚を変化させなが
らドライエッチングを行う工程である半導体装置の製造
方法である。
【００１６】本発明の半導体装置の製造方法において
は、前記側壁保護膜の膜厚が厚い状態でドライエッチン
グを行う工程は、好ましくは、不純物がドーピングされ
たポリシリコン膜をエッチングする工程であり、前記側
壁保護膜を形成しながら所定のパターンを形成するため
のドライエッチング工程は、ゲート電極を形成する工程
であり、前記不純物は周期律表の５Ｂ族元素が好まし
い。
は、前記側壁保護膜の膜厚が厚い状態でドライエッチン
グを行う工程は、好ましくは、不純物がドーピングされ
たポリシリコン膜をエッチングする工程であり、前記側
壁保護膜を形成しながら所定のパターンを形成するため
のドライエッチング工程は、ゲート電極を形成する工程
であり、前記不純物は周期律表の５Ｂ族元素が好まし
い。
【００１７】本発明の半導体装置の製造方法において、
前記側壁保護膜の膜厚を変化させてドライエッチングを
行う工程は、好ましくは、前記ポリシリコン膜の不純物
がドーピングされた部分をエッチングする際における前
記側壁保護膜の膜厚を、前記ポリシリコン膜の不純物が
ドーピングされていないポリシリコン膜をエッチングす
る際における前記側壁保護膜の膜厚よりも厚くしながら
エッチングする工程である。
前記側壁保護膜の膜厚を変化させてドライエッチングを
行う工程は、好ましくは、前記ポリシリコン膜の不純物
がドーピングされた部分をエッチングする際における前
記側壁保護膜の膜厚を、前記ポリシリコン膜の不純物が
ドーピングされていないポリシリコン膜をエッチングす
る際における前記側壁保護膜の膜厚よりも厚くしながら
エッチングする工程である。
【００１８】また、本発明の半導体装置の製造方法にお
いては、前記側壁保護膜の膜厚を変化させてドライエッ
チングを行う工程は、より好ましくは、前記ポリシリコ
ン膜の不純物がドーピングされた部分をエッチングする
際における前記側壁保護膜形成用のガス量を、前記ポリ
シリコン膜の不純物がドーピングされていない部分をエ
ッチングする際における前記側壁保護膜形成用ガス量よ
りも多く用いてエッチングする工程である。
いては、前記側壁保護膜の膜厚を変化させてドライエッ
チングを行う工程は、より好ましくは、前記ポリシリコ
ン膜の不純物がドーピングされた部分をエッチングする
際における前記側壁保護膜形成用のガス量を、前記ポリ
シリコン膜の不純物がドーピングされていない部分をエ
ッチングする際における前記側壁保護膜形成用ガス量よ
りも多く用いてエッチングする工程である。
【００１９】前記側壁保護膜形成用のガスは、好ましく
は、臭化水素又はヨウ化水素であり、前記側壁保護膜の
膜厚を変化させてドライエッチングを行う工程は、好ま
しくは、反応性イオンエッチング（Reactive Ion Etchi
ng）であり、前記側壁保護膜の膜厚を変化させてドライ
エッチングを行う工程は、エッチング用ガスとして、塩
素、酸素および臭化水素を含有するガスが好ましい。
は、臭化水素又はヨウ化水素であり、前記側壁保護膜の
膜厚を変化させてドライエッチングを行う工程は、好ま
しくは、反応性イオンエッチング（Reactive Ion Etchi
ng）であり、前記側壁保護膜の膜厚を変化させてドライ
エッチングを行う工程は、エッチング用ガスとして、塩
素、酸素および臭化水素を含有するガスが好ましい。
【００２０】本発明の製造方法は、好適には、ＭＯＳ型
トランジスタを有する半導体装置の製造方法であって、
半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に
ポリシリコンからなる層を形成する工程と、該ポリシリ
コンからなる層に不純物をドーピングする工程と、前記
ポリシリコンからなる層の不純物がドーピングされた部
分を、側壁保護膜の膜厚が厚い状態でドライエッチング
を行う工程と、前記ポリシリコンからなる層の不純物が
ドーピングされていない部分を側壁保護膜が薄い状態で
ドライエッチングを行う工程とを有する。
トランジスタを有する半導体装置の製造方法であって、
半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に
ポリシリコンからなる層を形成する工程と、該ポリシリ
コンからなる層に不純物をドーピングする工程と、前記
ポリシリコンからなる層の不純物がドーピングされた部
分を、側壁保護膜の膜厚が厚い状態でドライエッチング
を行う工程と、前記ポリシリコンからなる層の不純物が
ドーピングされていない部分を側壁保護膜が薄い状態で
ドライエッチングを行う工程とを有する。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態によ
り、本発明の半導体装置の製造方法を詳細に説明する。
り、本発明の半導体装置の製造方法を詳細に説明する。
【００２２】第１実施形態 本発明の第１の実施形態は、本発明の半導体製造方法を
用いるＭＯＳ型トランジスタのゲート電極の形成方法、
すなわち、前記素子形成層がゲート電極の場合の適用例
である。
用いるＭＯＳ型トランジスタのゲート電極の形成方法、
すなわち、前記素子形成層がゲート電極の場合の適用例
である。
【００２３】先ず、図１（ａ）に示すように、例えば、
シリコン半導体基板等の半導体基板１上に、酸化シリコ
ン等の酸化絶縁膜２を、例えば、熱ＣＶＤ法、ＬＯＣＯ
Ｓ酸化等の通常の方法により形成する。この場合、Ｎチ
ャネルＭＯＳトランジスタを形成する場合にはｐ型シリ
コン半導体基板を、ＰチャネルＭＯＳトランジスタを形
成する場合には、ｎ型シリコン半導体基板を用いる。
シリコン半導体基板等の半導体基板１上に、酸化シリコ
ン等の酸化絶縁膜２を、例えば、熱ＣＶＤ法、ＬＯＣＯ
Ｓ酸化等の通常の方法により形成する。この場合、Ｎチ
ャネルＭＯＳトランジスタを形成する場合にはｐ型シリ
コン半導体基板を、ＰチャネルＭＯＳトランジスタを形
成する場合には、ｎ型シリコン半導体基板を用いる。
【００２４】次いで、該酸化絶縁膜上に、例えば、ＣＶ
Ｄ法等の通常の方法により、ポリシリコン膜３を全面に
形成する。
Ｄ法等の通常の方法により、ポリシリコン膜３を全面に
形成する。
【００２５】次に、図１（ｂ）に示すように、前記ポリ
シリコン膜３表層部に、例えば、イオン注入法により、
不純物をイオン注入する。不純物としては、ｎ型不純物
としてリンや砒素の化合物を、ｐ型不純物としてホウ素
化合物を用いることができる。このイオン注入により、
ポリシリコン膜３表層部分には、リンや砒素等のｎ型不
純物がドープされた部分４が形成される。
シリコン膜３表層部に、例えば、イオン注入法により、
不純物をイオン注入する。不純物としては、ｎ型不純物
としてリンや砒素の化合物を、ｐ型不純物としてホウ素
化合物を用いることができる。このイオン注入により、
ポリシリコン膜３表層部分には、リンや砒素等のｎ型不
純物がドープされた部分４が形成される。
【００２６】次いで、図１（ｃ）に示すように、全面に
酸化シリコン膜５を、例えば、ＣＶＤ法等により堆積さ
せる。次に、図２（ｄ）に示すように、全面に図示しな
いレジスト膜を堆積させ、例えば、フォトエッチングに
より電極形成のための酸化シリコン膜５のパターニング
を行う。
酸化シリコン膜５を、例えば、ＣＶＤ法等により堆積さ
せる。次に、図２（ｄ）に示すように、全面に図示しな
いレジスト膜を堆積させ、例えば、フォトエッチングに
より電極形成のための酸化シリコン膜５のパターニング
を行う。
【００２７】このようにして得られた基板に対して、ポ
リシリコン膜３を、次のような条件で、側壁保護膜を用
いる反応性イオンエッチング（Reactive Ion Etching）
等のドライエッチングにより、ゲート電極のパターン形
成を行う。
リシリコン膜３を、次のような条件で、側壁保護膜を用
いる反応性イオンエッチング（Reactive Ion Etching）
等のドライエッチングにより、ゲート電極のパターン形
成を行う。
【００２８】先ず、図示しないポリシリコン膜３の表層
部の自然酸化膜をエッチングにより除去する。このとき
のエッチング条件は、例えば、以下のようである。
部の自然酸化膜をエッチングにより除去する。このとき
のエッチング条件は、例えば、以下のようである。
【００２９】 エッチングガス流量：Ｃｌ2 １２０ｓｃｃｍ 温度 ：２０℃ マイクロ波（２．４５ＧＨｚ）出力：４００Ｗ 基板バイアス高周波（４００ｋＨｚ）出力：５０Ｗ 排気量 ：６００ｌ／ｓ 続いて、図２（ｅ）に示すように、ポリシリコン膜３の
表層部の不純物がドープされた部分を、例えば、塩素ガ
スと酸素ガスの混合ガス等のドライエッチング用ガス
と、例えば、臭化水素等の側壁保護膜形成用のガスを併
用することにより、ドライエッチングを行う。このとき
のドライエッチング条件は、例えば、以下のようであ
る。
表層部の不純物がドープされた部分を、例えば、塩素ガ
スと酸素ガスの混合ガス等のドライエッチング用ガス
と、例えば、臭化水素等の側壁保護膜形成用のガスを併
用することにより、ドライエッチングを行う。このとき
のドライエッチング条件は、例えば、以下のようであ
る。
【００３０】 温度 ：２０℃ マイクロ波（２．４５ＧＨｚ）出力：４００Ｗ 基板バイアス高周波（４００ｋＨｚ）出力：２５Ｗ 排気量 ：３００ｌ／ｓ この場合、不純物濃度は表層ほど高く、また不純物濃度
が高い程、エッチングレートも高くなるため、エッチン
グ後のポリシリコン膜３の表層部の形状は、ポリシリコ
ン膜３の表層部から下に向かう程ゲートの幅が拡がって
いるのが通常である。
が高い程、エッチングレートも高くなるため、エッチン
グ後のポリシリコン膜３の表層部の形状は、ポリシリコ
ン膜３の表層部から下に向かう程ゲートの幅が拡がって
いるのが通常である。
【００３１】次に、図２（ｆ）に示すように、ポリシリ
コン膜３の下層部の不純物がドープされていない部分
を、例えば、塩素ガスと酸素ガスの混合ガス等のドライ
エッチング用ガスと、例えば、臭化水素等の側壁保護膜
形成用のガスを併用してドライエッチングを行う。この
ときのドライエッチングの条件は、例えば、以下の条件
である。
コン膜３の下層部の不純物がドープされていない部分
を、例えば、塩素ガスと酸素ガスの混合ガス等のドライ
エッチング用ガスと、例えば、臭化水素等の側壁保護膜
形成用のガスを併用してドライエッチングを行う。この
ときのドライエッチングの条件は、例えば、以下の条件
である。
【００３２】 温度 ：２０℃ マイクロ波（２．４５ＧＨｚ）出力：４００Ｗ 基板バイアス高周波（４００ｋＨｚ）出力：２５Ｗ 排気量 ：６００ｌ／ｓ 本発明の製造方法は、ポリシリコン膜３の表層部の不純
物がドープされた部分と、ポリシリコン膜３の下層部の
不純物がドープされていない部分との側壁保護膜の膜厚
を変化させながら、ドライエッチングを行って、ゲート
電極のパターンを形成を行うことを特徴とする。すなわ
ち、ポリシリコン膜３を側壁保護膜を用いて、ドライエ
ッチングを行う際、ポリシリコン膜３の層中に含まれる
不純物の濃度に応じて、側壁保護膜の膜厚を変化させな
がら、ドライエッチングを行うものである。
物がドープされた部分と、ポリシリコン膜３の下層部の
不純物がドープされていない部分との側壁保護膜の膜厚
を変化させながら、ドライエッチングを行って、ゲート
電極のパターンを形成を行うことを特徴とする。すなわ
ち、ポリシリコン膜３を側壁保護膜を用いて、ドライエ
ッチングを行う際、ポリシリコン膜３の層中に含まれる
不純物の濃度に応じて、側壁保護膜の膜厚を変化させな
がら、ドライエッチングを行うものである。
【００３３】通常、ポリシリコン中にドープされた不純
物濃度が高い程、エッチャント（エッチングガス）に対
するエッチングレートが高い。従って、ポリシリコン膜
３中に含まれる不純物濃度が高い部分は、側壁保護膜の
膜厚を厚くし、すなわち、側壁保護膜形成用ガスの量を
多くして、ドライエッチングを行い、ポリシリコン膜３
中に含まれる不純物濃度が低いかあるいは存在しない部
分は、側壁保護膜の膜厚を相対的に薄くし、すなわち、
側壁保護膜形成用ガスの量を少なくして、ドライエッチ
ングを行う。
物濃度が高い程、エッチャント（エッチングガス）に対
するエッチングレートが高い。従って、ポリシリコン膜
３中に含まれる不純物濃度が高い部分は、側壁保護膜の
膜厚を厚くし、すなわち、側壁保護膜形成用ガスの量を
多くして、ドライエッチングを行い、ポリシリコン膜３
中に含まれる不純物濃度が低いかあるいは存在しない部
分は、側壁保護膜の膜厚を相対的に薄くし、すなわち、
側壁保護膜形成用ガスの量を少なくして、ドライエッチ
ングを行う。
【００３４】側壁保護膜の膜厚は、側壁保護膜用ガスの
流量、真空チャンバーから排気するガスの排気量、およ
び試料台の温度等の各種パラメータによって、自由に設
定することができる。
流量、真空チャンバーから排気するガスの排気量、およ
び試料台の温度等の各種パラメータによって、自由に設
定することができる。
【００３５】このように側壁保護膜の膜厚を変化させな
がら、ドライエッチングを行うことによって、従来問題
となっていた、ポリシリコン膜中の不純物濃度が高い部
分におけるサイドエッチングの発生を効果的に防止する
ことができる。
がら、ドライエッチングを行うことによって、従来問題
となっていた、ポリシリコン膜中の不純物濃度が高い部
分におけるサイドエッチングの発生を効果的に防止する
ことができる。
【００３６】従って、本発明の第１実施形態の半導体製
造方法によれば、側壁保護膜を用いながらドライエッチ
ングにより素子形成層を所定のパターンに形成する際に
生じる、エッチングレートの相違に起因するサイドエッ
チングの発生を防止し、サリサイド工程により形成され
るチタニウムシリサイド等の金属シリサイドの形成面積
が小さくなって、いわゆる細線効果に伴う抵抗上昇を抑
制して、信頼性の高い半導体装置を製造する製造方法を
提供することができる。
造方法によれば、側壁保護膜を用いながらドライエッチ
ングにより素子形成層を所定のパターンに形成する際に
生じる、エッチングレートの相違に起因するサイドエッ
チングの発生を防止し、サリサイド工程により形成され
るチタニウムシリサイド等の金属シリサイドの形成面積
が小さくなって、いわゆる細線効果に伴う抵抗上昇を抑
制して、信頼性の高い半導体装置を製造する製造方法を
提供することができる。
【００３７】第２実施形態 本発明の第２実施形態は、本発明の製造方法を適用した
ＮチャネルＭＯＳトランジスタの製造例である。
ＮチャネルＭＯＳトランジスタの製造例である。
【００３８】先ず、図３（ａ）に示すように、ｐ型シリ
コン半導体基板６上に、ＬＯＣＯＳ法（Locos Oxidatio
n of Silicon) により、膜厚の厚い酸化シリコン膜（素
子分離膜）７を形成する。この場合、さらに素子形成領
域上の酸化シリコン膜を一度除去し、例えば、ＣＶＤ
法、スパッタリング法等により、再度酸化シリコン膜
（ゲート酸化膜１１）を形成することもできる。
コン半導体基板６上に、ＬＯＣＯＳ法（Locos Oxidatio
n of Silicon) により、膜厚の厚い酸化シリコン膜（素
子分離膜）７を形成する。この場合、さらに素子形成領
域上の酸化シリコン膜を一度除去し、例えば、ＣＶＤ
法、スパッタリング法等により、再度酸化シリコン膜
（ゲート酸化膜１１）を形成することもできる。
【００３９】続いて、図３（ｂ）に示すように、全面に
ポリシリコン層８を、例えば、ＣＶＤ法またはスパッタ
リング法等により形成し、その表層部に、例えば、リン
化合物等の周期律表の第５Ｂ族元素の化合物をイオン注
入法によりイオン注入することにより、ポリシリコン層
８の表層部に不純物がドープされた部分９を形成する。
ポリシリコン層８を、例えば、ＣＶＤ法またはスパッタ
リング法等により形成し、その表層部に、例えば、リン
化合物等の周期律表の第５Ｂ族元素の化合物をイオン注
入法によりイオン注入することにより、ポリシリコン層
８の表層部に不純物がドープされた部分９を形成する。
【００４０】次に、図３（ｃ）に示すように、全面に酸
化シリコン膜１０を、例えば、ＣＶＤ法により形成す
る。次いで、図４（ｄ）に示すように、図示しないレジ
スト膜を全面に堆積させたのち、フォトエッチングによ
りパターニングを行い、エッチングのより酸化シリコン
膜１０を所定のパターンに形成する。
化シリコン膜１０を、例えば、ＣＶＤ法により形成す
る。次いで、図４（ｄ）に示すように、図示しないレジ
スト膜を全面に堆積させたのち、フォトエッチングによ
りパターニングを行い、エッチングのより酸化シリコン
膜１０を所定のパターンに形成する。
【００４１】次いで、ポリシリコン膜８を、第１実施形
態の場合と同様に、ポリシリコン膜３の表層部の不純物
がドープされた部分と、ポリシリコン膜８の下層部の不
純物がドープされていない部分との側壁保護膜の膜厚を
変化させながら、ドライエッチングを行って、ゲート電
極のパターンを形成を行う。ポリシリコン膜８の表層部
の不純物がドープされた部分をドライエッチングしたと
きの途中図を図４（ｅ）に、ポリシリコン膜８の下層部
の不純物がドープされていない部分をドライエッチング
して、ゲート電極を形成した状態を図４（ｆ）にそれぞ
れ示す。
態の場合と同様に、ポリシリコン膜３の表層部の不純物
がドープされた部分と、ポリシリコン膜８の下層部の不
純物がドープされていない部分との側壁保護膜の膜厚を
変化させながら、ドライエッチングを行って、ゲート電
極のパターンを形成を行う。ポリシリコン膜８の表層部
の不純物がドープされた部分をドライエッチングしたと
きの途中図を図４（ｅ）に、ポリシリコン膜８の下層部
の不純物がドープされていない部分をドライエッチング
して、ゲート電極を形成した状態を図４（ｆ）にそれぞ
れ示す。
【００４２】このように、第１実施形態と同様にして側
壁保護膜の膜厚を変化させながら、ドライエッチングを
行うことによって、従来問題となっていたポリシリコン
膜中の不純物濃度が高い部分におけるサイドエッチング
の発生を有効に防止することができる。
壁保護膜の膜厚を変化させながら、ドライエッチングを
行うことによって、従来問題となっていたポリシリコン
膜中の不純物濃度が高い部分におけるサイドエッチング
の発生を有効に防止することができる。
【００４３】次いで、図５（ｇ）に示すように、ゲート
電極下部のゲート酸化膜１１を残し、基板６上の素子領
域の酸化シリコン膜をエッチング除去したのち、リンや
砒素等のｎ型不純物を、ゲート電極と素子分離膜との間
に、例えば、イオン注入法により、比較的浅くイオン注
入を行うことにより、低濃度の不純物がドープされたｎ
- 領域１２を形成する。このときのイオン注入の条件
は、例えば、１０〜３０ｋｅＶのエネルギー、２×１０
15〜８×１０15／ｃｍ2 のドーズ量である。
電極下部のゲート酸化膜１１を残し、基板６上の素子領
域の酸化シリコン膜をエッチング除去したのち、リンや
砒素等のｎ型不純物を、ゲート電極と素子分離膜との間
に、例えば、イオン注入法により、比較的浅くイオン注
入を行うことにより、低濃度の不純物がドープされたｎ
- 領域１２を形成する。このときのイオン注入の条件
は、例えば、１０〜３０ｋｅＶのエネルギー、２×１０
15〜８×１０15／ｃｍ2 のドーズ量である。
【００４４】次に、図５（ｈ）に示すように、全面に酸
化シリコン等の酸化絶縁膜を堆積させたのち、異方性エ
ッチングにより、前記ゲート電極側面にサイドウォール
１４を形成して、前記ｎ- 領域１２の更に外側で、サイ
ドウォール１４のエッジ下方から外側にかけて、例え
ば、イオン注入法により、比較的深くイオン注入を行う
ことにより、高濃度の不純物がドープされたｎ+ 領域１
３を形成する。このときのイオン注入の条件は、例え
ば、４０〜８０ｋｅＶのエネルギー、１×１０14〜８×
１０14／ｃｍ2 のドーズ量である。
化シリコン等の酸化絶縁膜を堆積させたのち、異方性エ
ッチングにより、前記ゲート電極側面にサイドウォール
１４を形成して、前記ｎ- 領域１２の更に外側で、サイ
ドウォール１４のエッジ下方から外側にかけて、例え
ば、イオン注入法により、比較的深くイオン注入を行う
ことにより、高濃度の不純物がドープされたｎ+ 領域１
３を形成する。このときのイオン注入の条件は、例え
ば、４０〜８０ｋｅＶのエネルギー、１×１０14〜８×
１０14／ｃｍ2 のドーズ量である。
【００４５】このようにして形成される構造は、ＬＤＤ
構造（Lightly Doped Drain Structure ）といわれてお
り、いわゆるホットエレクトロン効果を低減するために
設けられる。
構造（Lightly Doped Drain Structure ）といわれてお
り、いわゆるホットエレクトロン効果を低減するために
設けられる。
【００４６】次いで、図５（ｉ）に示すように、ゲート
電極上層の酸化シリコン膜を、エッチングにより除去
し、図６（ｊ）に示すように、チタニウム層を、例え
ば、スパッタリング法等により、全面に堆積させたの
ち、加熱することによって、ポリシリコン膜上のチタニ
ウムをチタニウムシリサイドとしたのち、未反応のチタ
ニウムのみを除去することにより、導電性の高いチタニ
ウムシリサイド膜１５をシリコン膜上に形成する。
電極上層の酸化シリコン膜を、エッチングにより除去
し、図６（ｊ）に示すように、チタニウム層を、例え
ば、スパッタリング法等により、全面に堆積させたの
ち、加熱することによって、ポリシリコン膜上のチタニ
ウムをチタニウムシリサイドとしたのち、未反応のチタ
ニウムのみを除去することにより、導電性の高いチタニ
ウムシリサイド膜１５をシリコン膜上に形成する。
【００４７】そして、図６（ｋ）に示すように、全面に
層間絶縁膜１６を形成する。その後は、コンタクトホー
ルを形成し、所定の配線構造等を形成することにより、
目的とするＮチャネルＭＯＳトランジスタを有する半導
体装置を製造することができる。
層間絶縁膜１６を形成する。その後は、コンタクトホー
ルを形成し、所定の配線構造等を形成することにより、
目的とするＮチャネルＭＯＳトランジスタを有する半導
体装置を製造することができる。
【００４８】第２実施形態の半導体製造方法によれば、
第１実施形態と同様、側壁保護膜を用いながらドライエ
ッチングにより素子形成層を所定のパターンに形成する
際に生じる、エッチングレートの相違に起因するサイド
エッチングの発生を防止し、サリサイド工程により形成
されるチタニウムシリサイド等の金属シリサイドの形成
面積が小さくなって、いわゆる細線効果に伴う抵抗上昇
を抑制して、信頼性の高い半導体装置を製造する製造方
法を製造することができる。
第１実施形態と同様、側壁保護膜を用いながらドライエ
ッチングにより素子形成層を所定のパターンに形成する
際に生じる、エッチングレートの相違に起因するサイド
エッチングの発生を防止し、サリサイド工程により形成
されるチタニウムシリサイド等の金属シリサイドの形成
面積が小さくなって、いわゆる細線効果に伴う抵抗上昇
を抑制して、信頼性の高い半導体装置を製造する製造方
法を製造することができる。
【００４９】なお、上記実施の形態では、ゲート電極の
形成を例にとり、本発明を説明したが、本発明の半導体
製造方法は、ＲＩＥ等のドライエッチング法において、
例えば、不純物がドープされた層とドープされていない
層の場合のように、エッチャントに対するエッチングレ
ートの相違に起因する局所的なサイドエッチングの発生
を効果的に防止できることを特徴とする。従って、広く
一般的な素子形成層の加工において、エッチャントに対
するエッチングレートの相違に起因する局所的なサイド
エッチングが生じる場合にも適用することができるのは
いうまでもない。
形成を例にとり、本発明を説明したが、本発明の半導体
製造方法は、ＲＩＥ等のドライエッチング法において、
例えば、不純物がドープされた層とドープされていない
層の場合のように、エッチャントに対するエッチングレ
ートの相違に起因する局所的なサイドエッチングの発生
を効果的に防止できることを特徴とする。従って、広く
一般的な素子形成層の加工において、エッチャントに対
するエッチングレートの相違に起因する局所的なサイド
エッチングが生じる場合にも適用することができるのは
いうまでもない。
【００５０】
【発明の効果】以上説明したように、本発明は、ゲート
電極等の素子形成層を側壁保護膜を用いて所定のパター
ンに形成するためのドライエッチング工程を有する半導
体装置の製造方法であって、前記ドライエッチング工程
は、側壁保護膜の膜厚を変化させてドライエッチングを
行う工程である半導体装置の製造方法である。
電極等の素子形成層を側壁保護膜を用いて所定のパター
ンに形成するためのドライエッチング工程を有する半導
体装置の製造方法であって、前記ドライエッチング工程
は、側壁保護膜の膜厚を変化させてドライエッチングを
行う工程である半導体装置の製造方法である。
【００５１】本発明によれば、側壁保護膜を用いながら
ドライエッチングにより素子形成層を所定のパターンに
形成する際に生じる、エッチングレートの相違に起因す
るサイドエッチングの発生を防止することができ、か
つ、寸法の太りが少ない素子形成層のドライエッチング
が可能となる。
ドライエッチングにより素子形成層を所定のパターンに
形成する際に生じる、エッチングレートの相違に起因す
るサイドエッチングの発生を防止することができ、か
つ、寸法の太りが少ない素子形成層のドライエッチング
が可能となる。
【００５２】従って、引き続くサリサイド工程により形
成されるチタニウムシリサイド等の金属シリサイドの形
成面積が小さくなって、いわゆる細線効果に伴う抵抗上
昇を抑制することができ、信頼性の高い微細構造を有数
半導体装置を製造することができる。
成されるチタニウムシリサイド等の金属シリサイドの形
成面積が小さくなって、いわゆる細線効果に伴う抵抗上
昇を抑制することができ、信頼性の高い微細構造を有数
半導体装置を製造することができる。
【図１】図１は、本発明の第１実施形態の半導体装置の
製造の各工程の概要を示す図である。（ａ）は、半導体
基板上に絶縁膜とポリシリコン膜を形成した断面図であ
り、（ｂ）は、（ａ）に示す状態から、ポリシリコン膜
表層部に不純物をイオン注入した断面図であり、（ｃ）
は、さらにその上に酸化シリコン膜を形成した状態の断
面図である。
製造の各工程の概要を示す図である。（ａ）は、半導体
基板上に絶縁膜とポリシリコン膜を形成した断面図であ
り、（ｂ）は、（ａ）に示す状態から、ポリシリコン膜
表層部に不純物をイオン注入した断面図であり、（ｃ）
は、さらにその上に酸化シリコン膜を形成した状態の断
面図である。
【図２】図２は、本発明の第１実施形態の半導体装置の
製造の各工程の概要を示す図である。（ｄ）は、図１
（ｃ）に示す状態から、酸化シリコン膜を加工した断面
図であり、（ｅ）は、（ｄ）に示す状態から、ポリシリ
コン膜表層部の不純物が含有されている部分をドライエ
ッチングした途中の断面図であり、（ｆ）は、（ｅ）に
示す状態から、ポリシリコン膜の不純物を含有しない部
分をドライエッチングしてゲート電極を形成した断面図
である。
製造の各工程の概要を示す図である。（ｄ）は、図１
（ｃ）に示す状態から、酸化シリコン膜を加工した断面
図であり、（ｅ）は、（ｄ）に示す状態から、ポリシリ
コン膜表層部の不純物が含有されている部分をドライエ
ッチングした途中の断面図であり、（ｆ）は、（ｅ）に
示す状態から、ポリシリコン膜の不純物を含有しない部
分をドライエッチングしてゲート電極を形成した断面図
である。
【図３】図３は、本発明の第２実施形態の半導体装置の
製造の各工程の概要を示す図である。（ａ）は、ｐ型シ
リコン半導体基板上にＬＯＣＯＳ法により、素子分離を
行った断面図であり、（ｂ）は、全面にポリシリコン膜
を形成し、その表層にｎ型不純物をイオン注入した断面
図であり、（ｃ）は、さらにポリシリコン膜の上に酸化
シリコン膜を形成した断面図である。
製造の各工程の概要を示す図である。（ａ）は、ｐ型シ
リコン半導体基板上にＬＯＣＯＳ法により、素子分離を
行った断面図であり、（ｂ）は、全面にポリシリコン膜
を形成し、その表層にｎ型不純物をイオン注入した断面
図であり、（ｃ）は、さらにポリシリコン膜の上に酸化
シリコン膜を形成した断面図である。
【図４】図４は、本発明の第２実施形態の半導体装置の
製造の各工程の概要を示す図である。（ｄ）は、図３
（ｃ）に示す状態から、酸化シリコン膜を加工した断面
図であり、（ｅ）は、（ｄ）に示す状態から、ポリシリ
コン膜表層部の不純物が含有されている部分をドライエ
ッチングした途中の断面図であり、（ｆ）は、（ｅ）に
示す状態から、ポリシリコン膜の不純物を含有しない部
分をドライエッチングしてゲート電極を形成した断面図
である。
製造の各工程の概要を示す図である。（ｄ）は、図３
（ｃ）に示す状態から、酸化シリコン膜を加工した断面
図であり、（ｅ）は、（ｄ）に示す状態から、ポリシリ
コン膜表層部の不純物が含有されている部分をドライエ
ッチングした途中の断面図であり、（ｆ）は、（ｅ）に
示す状態から、ポリシリコン膜の不純物を含有しない部
分をドライエッチングしてゲート電極を形成した断面図
である。
【図５】図５は、本発明の第２実施形態の半導体装置の
製造の各工程の概要を示す図である。（ｇ）は、図４
（ｆ）に示す状態から、ゲート電極エッジ部と素子分離
膜との間に存在する酸化シリコン膜を除去し、そこへ、
ｎ型不純物をイオン注入して、ｎ- 領域を形成した断面
図であり、（ｈ）は、（ｇ）に示す状態から、サイドウ
ォールを形成したのち、サイドウォールエッジ部と素子
分離膜との間にｎ型不純物をイオン注入して、ｎ+ 領域
を形成した図であり、（ｉ）は、（ｈ）に示す状態か
ら、ゲート電極上の酸化シリコン膜をエッチングにより
除去した断面図である。
製造の各工程の概要を示す図である。（ｇ）は、図４
（ｆ）に示す状態から、ゲート電極エッジ部と素子分離
膜との間に存在する酸化シリコン膜を除去し、そこへ、
ｎ型不純物をイオン注入して、ｎ- 領域を形成した断面
図であり、（ｈ）は、（ｇ）に示す状態から、サイドウ
ォールを形成したのち、サイドウォールエッジ部と素子
分離膜との間にｎ型不純物をイオン注入して、ｎ+ 領域
を形成した図であり、（ｉ）は、（ｈ）に示す状態か
ら、ゲート電極上の酸化シリコン膜をエッチングにより
除去した断面図である。
【図６】図６は、本発明の第２実施形態の半導体装置の
製造の各工程の概要を示す図である。（ｊ）は、図５
（ｉ）に示す状態から、シリコン上にチタニウムシリサ
イド膜を形成した断面図であり、（ｋ）は、（ｊ）に示
す状態から、層間絶縁膜を全面に形成した図である。
製造の各工程の概要を示す図である。（ｊ）は、図５
（ｉ）に示す状態から、シリコン上にチタニウムシリサ
イド膜を形成した断面図であり、（ｋ）は、（ｊ）に示
す状態から、層間絶縁膜を全面に形成した図である。
【図７】図７は、従来のドライエッチング法によるゲー
ト電極の形成方法の各工程を示す図である。（ａ）は、
半導体基板上に、絶縁膜を介してポリシリコン膜を形成
し、その表層部に不純物をイオン注入したのち、酸化シ
リコン膜を形成し、所定のエッチングにより所定の加工
を行った断面図であり、（ｂ）は、その後、ポリシリコ
ン膜をドライエッチングしてゲート電極を形成した断面
図であり、（ｃ）は、ゲート電極周辺部の絶縁膜を除去
したのち、サイドウォールを形成した断面図である。
ト電極の形成方法の各工程を示す図である。（ａ）は、
半導体基板上に、絶縁膜を介してポリシリコン膜を形成
し、その表層部に不純物をイオン注入したのち、酸化シ
リコン膜を形成し、所定のエッチングにより所定の加工
を行った断面図であり、（ｂ）は、その後、ポリシリコ
ン膜をドライエッチングしてゲート電極を形成した断面
図であり、（ｃ）は、ゲート電極周辺部の絶縁膜を除去
したのち、サイドウォールを形成した断面図である。
【図８】図８は、従来のドライエッチング法によるゲー
ト電極の形成方法の各工程を示す図である。（ｄ）は、
図７（ｃ）に示す状態から、ゲート電極上の酸化シリコ
ン膜をエッチングにより除去した断面図であり、（ｅ）
は、（ｄ）に示す状態から、シリコン上にチタニウムシ
リサイド膜を形成した断面図である。
ト電極の形成方法の各工程を示す図である。（ｄ）は、
図７（ｃ）に示す状態から、ゲート電極上の酸化シリコ
ン膜をエッチングにより除去した断面図であり、（ｅ）
は、（ｄ）に示す状態から、シリコン上にチタニウムシ
リサイド膜を形成した断面図である。
１，１６…半導体基板、２，１７…絶縁膜、３，８，１
８…ポリシリコン層、４，１９…不純物、５，１０，２
０…酸化シリコン膜、６…ｐ型シリコン半導体基板、７
…素子分離膜、９…ｎ型不純物、１１，２１…ゲート酸
化膜、１２…ｎ-領域、１３…ｎ+ 領域、１４，２２…
サイドウォール、１５，２３…チタニウムシリサイド、
１６…層間絶縁膜
８…ポリシリコン層、４，１９…不純物、５，１０，２
０…酸化シリコン膜、６…ｐ型シリコン半導体基板、７
…素子分離膜、９…ｎ型不純物、１１，２１…ゲート酸
化膜、１２…ｎ-領域、１３…ｎ+ 領域、１４，２２…
サイドウォール、１５，２３…チタニウムシリサイド、
１６…層間絶縁膜
Claims (13)
- 【請求項１】素子形成層を側壁保護膜を用いて所定のパ
ターンに形成するためのドライエッチング工程を有する
半導体装置の製造方法において、 前記ドライエッチング工程は、 側壁保護膜の膜厚を変化させてドライエッチングを行う
工程である、 半導体装置の製造方法。 - 【請求項２】前記側壁保護膜の膜厚を変化させてドライ
エッチングを行う工程は、 側壁保護膜の膜厚が厚い状態でドライエッチングを行う
工程と、 側壁保護膜の膜厚が薄い状態でドライエッチングを行う
工程とからなる、 請求項１記載の半導体装置の製造方法。 - 【請求項３】前記側壁保護膜の膜厚を変化させてドライ
エッチングを行う工程は、 エッチングガスに対するエッチングレートに応じて側壁
保護膜の膜厚を変化させながらドライエッチングを行う
工程である、 請求項１記載の半導体装置の製造方法。 - 【請求項４】前記側壁保護膜の膜厚が厚い状態でドライ
エッチングを行う工程は、 不純物がドーピングされたポリシリコン膜をエッチング
する工程である、 請求項１記載の半導体装置の製造法。 - 【請求項５】前記側壁保護膜を形成しながら所定のパタ
ーンを形成するためのドライエッチング工程は、 ゲート電極を形成する工程である、 請求項１記載の半導体装置の製造方法。 - 【請求項６】前記不純物は周期律表の５Ｂ族元素であ
る、 請求項４記載の半導体装置の製造法。 - 【請求項７】前記側壁保護膜の膜厚を変化させてドライ
エッチングを行う工程は、 前記ポリシリコン膜の不純物がドーピングされた部分を
エッチングする際における前記側壁保護膜の膜厚を、前
記ポリシリコン膜の不純物がドーピングされていないポ
リシリコン膜をエッチングする際における前記側壁保護
膜の膜厚よりも厚くしながらエッチングする工程であ
る、 請求項１記載の半導体装置の製造法。 - 【請求項８】前記側壁保護膜の膜厚を変化させてドライ
エッチングを行う工程は、 前記ポリシリコン膜の不純物がドーピングされた部分を
エッチングする際における前記側壁保護膜形成用のガス
量を、前記ポリシリコン膜の不純物がドーピングされて
いない部分をエッチングする際における前記側壁保護膜
形成用ガス量よりも多く用いてエッチングする工程であ
る、 請求項１記載の半導体装置の製造法。 - 【請求項９】前記側壁保護膜形成用のガスは、臭化水素
である、 請求項８記載の半導体装置の製造法。 - 【請求項１０】前記側壁保護膜の膜厚を変化させてドラ
イエッチングを行う工程は、 反応性イオンエッチング（Reactive Ion Etching）であ
る、 請求項１記載の半導体装置の製造法。 - 【請求項１１】前記側壁保護膜の膜厚を変化させてドラ
イエッチングを行う工程は、 エッチング用ガスとして、塩素、酸素および臭化水素を
含有するガスを用いる工程である、 請求項１記載の半導体装置の製造法。 - 【請求項１２】半導体基板上に絶縁膜を形成する工程
と、 該絶縁膜上にポリシリコンからなる層を形成する工程
と、 該ポリシリコンからなる層に不純物をドーピングする工
程と、 前記ポリシリコンからなる層の不純物がドーピングされ
た部分を、側壁保護膜の膜厚が厚い状態でドライエッチ
ングを行う工程と、 前記ポリシリコンからなる層の不純物がドーピングされ
ていない部分を側壁保護膜が薄い状態でドライエッチン
グを行う工程とを有する、 半導体装置の製造方法。 - 【請求項１３】前記不純物は、周期律表の５Ｂ族元素で
ある、 請求項１２記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1743598A JPH11220123A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1743598A JPH11220123A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220123A true JPH11220123A (ja) | 1999-08-10 |
Family
ID=11943956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1743598A Pending JPH11220123A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220123A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202860A (ja) * | 2005-01-19 | 2006-08-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7166538B2 (en) | 2002-06-25 | 2007-01-23 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| US7265058B2 (en) * | 2002-10-09 | 2007-09-04 | Rohm Co., Ltd. | Method of manufacturing semiconductor device |
-
1998
- 1998-01-29 JP JP1743598A patent/JPH11220123A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7166538B2 (en) | 2002-06-25 | 2007-01-23 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| US7265058B2 (en) * | 2002-10-09 | 2007-09-04 | Rohm Co., Ltd. | Method of manufacturing semiconductor device |
| JP2006202860A (ja) * | 2005-01-19 | 2006-08-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8004050B2 (en) | 2005-01-19 | 2011-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device comprising gate electrode having arsenic and phosphorous |
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