JPH11220381A - ソース接地増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 ソース接地増幅回路の出力電圧を自由に設定
する。 【解決手段】 負荷１０は、２個の直列のデプレッショ
ンン型電界効果トランジスタ（Ｄ−ＦＥＴ）１０ａ，１
０ｂで構成され、そのＤ−ＦＥＴ１０ａ，１０ｂの接続
点に出力端子ＯＵＴ₁ が接続されている。入力電圧Ｖｉ
₁ が“０”のときには、出力端子ＯＵＴ₁ が電源電圧Ｖ
ＤＤになるが、入力電圧Ｖｉ₁ が上昇すると、エンハン
スメント型電界効果トランジスタ（Ｅ−ＦＥＴ）１１が
導通状態となり、Ｄ−ＦＥＴ１０ａ，１０ｂが電源電圧
ＶＤＤを分圧した電圧を出力端子ＯＵＴ₁ に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路等
に設けられ、電界効果トランジスタ（以下、ＦＥＴとい
う）を用いて構成されたソース接地増幅回路に関するも
のである。

【０００２】

【従来の技術】図２は、従来のソース接地増幅回路の回
路図である。このソース接地増幅回路は、ドレインが電
源電位ＶＤＤに接続されると共にゲート及びソースが出
力端子ＯＵＴ₀ に接続され、負荷を構成するデプレッシ
ョン型ＦＥＴ（以下、Ｄ−ＦＥＴという）１と、該Ｄ−
ＦＥＴ１のゲート及びソースにドレインが接続されたス
イッチング用のエンハンスメント型ＦＥＴ（以下、Ｅ−
ＦＥＴという）２とを備えている。Ｅ−ＦＥＴ２のソー
スは接地され、該Ｅ−ＦＥＴ２のゲートが入力端子ＩＮ
₀ に接続されている。

【０００３】図３は、図２のソース接地増幅回路の入出
力特性を示す特性図であり、この図３を参照しつつ、図
２のソース接地増幅回路の動作を説明する。電源電圧Ｖ
ＤＤを２［Ｖ］とし、グランドＧＮＤのレベルを０
［Ｖ］してシミュレーションを行うと、入力端子ＩＮ₀
から入力される入力電圧Ｖｉ₀ が０［Ｖ］のとき、Ｅ−
ＦＥＴ２はピンチオフしてハイインピーダンス状態にな
り、出力端子ＯＵＴ₀ から出力される出力電圧Ｖｏ
₀ は、電源電圧ＶＤＤの２［Ｖ］となる。入力電圧Ｖｉ
₀ が上昇するにつれて、Ｅ−ＦＥＴ２のドレイン・ソー
ス間はローインピーダンスになり、出力電圧Ｖｏ₀ はグ
ランドＧＮＤのレベルに近づく。そして、入力電圧Ｖｉ
₀ が０．６［Ｖ］では、出力電圧Ｖｏ₀ が０．１［Ｖ］
になる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
ソース接地増幅回路では、次のような課題があった。入
力電圧Ｖｉ₀ が大振幅の信号の場合、出力電圧Ｖｏ₀ に
おけるハイレベル（以下、“Ｈ”レベルという）は、ほ
ぼ電源電圧まで上昇し、該出力電圧Ｖｏ₀ のローレベル
（以下、“Ｌ”レベルという）は、ほぼグランドＧＮＤ
の電圧まで下がる。そのため、“Ｈ”レベルまたは
“Ｌ”レベルが固定され、自由に設定できないという課
題があった。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、第１端及び第２端を
有し、該第１端が高電位に接続された負荷と、前記負荷
の第２端に接続されたドレイン、低電位に接続されたソ
ース及び入力信号が入力されるゲートを有するスイッチ
ング用ＦＥＴとを備え、前記入力信号に基づく前記スイ
ッチング用ＦＥＴのオン、オフにより、出力電圧を発生
するソース接地増幅回路において、次のような構成にし
ている。即ち、前記負荷は、ＦＥＴ或いは抵抗素子でそ
れぞれ形成された直列の複数の負荷素子で構成し、前記
出力電圧は、前記負荷素子間の接続ノードのうちの選択
されたノードから出力する構成にしている。このような
構成を採用したことにより、複数の負荷素子が分圧を行
い、該負荷素子間の任意の接続ノードから異なった出力
電圧が得られる。よって、出力電圧を負荷とスイッチン
グ用ＦＥＴとの間から取った場合とは異なるレベルにす
ることができる。

【０００６】第２の発明は、第１の発明のソース接地増
幅回路において、前記ノードにアノードが接続されると
共に前記スイッチング用ＦＥＴのドレインにカソードが
接続されたショットキ接合ダイオードを設けている。こ
のような構成を採用したことにより、ノードとスイッチ
ング用ＦＥＴのドレインとの間が、ショットキ接合ダイ
オードの順方向立上り電圧を越えた場合に、該ショット
キ接合ダイオードに電流が流れる。

【０００７】第３の発明は、第１及び第２の発明のソー
ス接地増幅回路において、前記スイッチング用ＦＥＴの
ドレインにアノードが接続されると共に、該スイッチン
グ用ＦＥＴのソースにカソードが接続されたショットキ
接合ダイオードを設けている。このような構成を採用し
たことにより、スイッチング用ＦＥＴがオフし、該スイ
ッチング用ＦＥＴのドレインの電位が上昇しても、その
電位がショットキ接合ダイオードの順方向立上り電圧に
クランプされる。

【０００８】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すソース接地増幅
回路の回路図である。このソース接地増幅回路は、負荷
１０とスイッチング用のＥ−ＦＥＴ１１とを備えてい
る。負荷１０は、２個の直列の負荷素子であるＤ−ＦＥ
Ｔ１０ａ，１０ｂで構成されている。Ｄ−ＦＥＴ１０ａ
のドレインは、高電位を発生する電源電圧ＶＤＤに接続
され、該Ｄ−ＦＥＴ１０ａのドレイン及びソースが、Ｄ
−ＦＥＴ１０ｂのドレイン及び出力端子ＯＵＴ₁ に接続
されている。Ｄ−ＦＥＴ１０ａとＤ−ＦＥＴ１０ｂと
は、同一ゲート長かつ同一ゲート幅に形成されている。
Ｄ−ＦＥＴ１０ｂのソース及びゲートは、ノードＮ１で
Ｅ−ＦＥＴ１１のドレインに接続されている。Ｅ−ＦＥ
Ｔ１１のゲートは、入力端子ＩＮ₁ に接続され、該Ｅ−
ＦＥＴ１１のソースは、グランドＧＮＤに接地されてい
る。

【０００９】図４は、図１の入出力特性を示す特性図で
あり、この図４を参照しつつ、図１の動作を説明する。
電源電圧ＶＤＤを２［Ｖ］、及びグランドＧＮＤのレベ
ルを０［Ｖ］として図１の入出力電圧のシミュレーショ
ンを行うと、図４のような入出力電圧の特性が確認され
る。例えば、入力端子ＩＮ₁ から入力する入力電圧Ｖｉ
₁ が０［Ｖ］のときには、負荷１０中のＤ−ＦＥＴ１０
ａ，１０ｂは導通状態であるが、Ｅ−ＦＥＴ１１が電流
遮断をしているので、ノードＮ１及び出力端子ＯＵＴ₁
の電圧は、ほぼ電源電圧ＶＤＤの２［Ｖ］になる。

【００１０】入力電圧Ｖｉ₁ が上昇すると、Ｅ−ＦＥＴ
１１のドレイン・ソース間のインピーダンスが次第に小
さくなり、ノードＮ１及び出力端子ＯＵＴ₁ の電圧が下
降する。そして、入力電圧Ｖｉ₁ が０．６［Ｖ］になる
と、ノードＮ１のレベルがほぼグランドＧＮＤのレベル
になり、０．１［Ｖ］を示す。出力端子ＯＵＴ₁ 上の出
力電圧Ｖｏ₁ は、電源電圧ＶＤＤとノードＮ１間の電圧
を１／２に分圧したレベルになる。即ち、入力電圧Ｖｉ
₁ が０．６［Ｖ］のときの出力電圧Ｖｏ₁ は、電源電圧
ＶＤＤの電位２［Ｖ］からノードＮ１の電位０．１
［Ｖ］を減じた１．９［Ｖ］を１／２した０．９５
［Ｖ］に、該ノードＮ１の電位０．１［Ｖ］を加えた電
圧になる。

【００１１】以上のように、この第１の実施形態では、
ソースを接地してドレインを負荷１０に接続したソース
接地増幅回路において、該負荷１０をゲートとソースと
を接続した２個のＤ−ＦＥＴ１０ａ，１０ｂで構成し、
これらＤ−ＦＥＴ１０ａ，１０ｂの接続点に出力端子Ｏ
ＵＴ₁ を接続したので、出力電圧Ｖｏ₁ における“Ｌ”
レベルの電圧を電源電圧ＶＤＤのほぼ１／２にクランプ
できる。

【００１２】第２の実施形態 図５は、本発明の第２の実施形態を示すソース接地増幅
回路の回路図である。このソース接地増幅回路は、負荷
２０とスイッチング用のＥ−ＦＥＴ２１とを備えてい
る。負荷２０は、第１の実施形態の負荷１０に比べて直
列に接続する付加素子の素子数を増加させたものであ
り、３個のＤ−ＦＥＴ２０ａ，２０ｂ，２０ｃで構成さ
れている。Ｄ−ＦＥＴ２０ａのドレインは、高電位を発
生する電源電圧ＶＤＤに接続され、該Ｄ−ＦＥＴ２０ａ
のドレイン及びソースが、Ｄ−ＦＥＴ２０ｂのドレイン
に接続されている。Ｄ−ＦＥＴ２０ｂのドレイン及びソ
ースは、出力端子ＯＵＴ₂に接続されると共にＤ−ＦＥ
Ｔ２０ｃのソースに接続されている。Ｄ−ＦＥＴ２０ａ
〜２０ｃは、同一ゲート長かつ同一ゲート幅に形成され
ている。Ｄ−ＦＥＴ２０ｂのソース及びゲートは、ノー
ドＮ２でＥ−ＦＥＴ２１のドレインに接続されている。
Ｅ−ＦＥＴ２１のゲートは、入力端子ＩＮ₂ に接続さ
れ、該Ｅ−ＦＥＴ２１のソースが、グランドＧＮＤに接
地されている。

【００１３】図６は、図５の入出力特性を示す特性図で
あり、この図６を参照しつつ、図５の動作を説明する。
電源電圧ＶＤＤを２［Ｖ］、及びグランドＧＮＤのレベ
ルを０［Ｖ］として図５の入出力電圧のシミュレーショ
ンを行うと、図６のような入出力電圧の特性が確認され
る。例えば、入力端子ＩＮ₂ から入力する入力電圧Ｖｉ
₂ が０［Ｖ］のときには、負荷２０中のＤ−ＦＥＴ２０
ａ〜２０ｃは導通状態であるが、Ｅ−ＦＥＴ２１が電流
遮断をしているので、ノードＮ２と出力端子ＯＵＴ₂ と
の電圧は、ほぼ電源電圧ＶＤＤの２［Ｖ］になる。入力
電圧Ｖｉ₂ が上昇すると、Ｅ−ＦＥＴ２１のドレイン・
ソース間のインピーダンスが次第に小さくなり、ノード
Ｎ２及び出力端子ＯＵＴ₂ の電圧が下降する。そして、
入力電圧Ｖｉ₂ が０．６［Ｖ］になると、ノードＮ２の
レベルがほぼグランドＧＮＤのレベルになり、０．１
［Ｖ］を示す。出力端子ＯＵＴ₂ の出力電圧Ｖｏ₂ は、
電源電圧ＶＤＤとノードＮ２間の電位差を１／３に分圧
して該ノードＮ２の電位に加算した値となる。即ち、入
力電圧Ｖｉ₂ が０．６［Ｖ］のときの出力電圧Ｖｏ
₂ は、ほぼ０．７５［Ｖ］程度になる。

【００１４】以上のように、この第２の実施形態では、
負荷２０を構成するＤ−ＦＥＴ２０ａ〜２０ｃの個数
を、第１の実施形態に対して３個に増加させ、Ｄ−ＦＥ
Ｔ２０ｂと２０ｃの間から出力電圧Ｖｏ₂ を得るように
している。そのため、出力電圧Ｖｏ₂ における“Ｌ”レ
ベルが、電源電圧ＶＤＤとノードＮ２の間の電圧を約１
／３にしたレベルなる。ここで、例えば、Ｄ−ＦＥＴ２
０ａと２０ｂの間から出力電圧Ｖｏ₂ を得るようすれ
ば、出力電圧Ｖｏ₂ における“Ｌ”レベルが、電源電圧
ＶＤＤとノードＮ２の間の電圧を約２／３にしたレベル
なる。よって、出力端子ＯＵＴ₂ を接続するノードを替
えるだけで、第１の実施形態よりも、出力電圧Ｖｏ₂ の
“Ｌ”レベルの細かく調整することが可能である。

【００１５】第３の実施形態 図７は、本発明の第３の実施形態を示すソース接地増幅
回路の回路図である。このソース接地増幅回路は、第１
の実施形態と同様に２個のＤ−ＦＥＴ３０ａ，３０ｂで
構成された負荷３０と、該負荷３０に接続されたスイッ
チング用のＥ−ＦＥＴ３１と、新たに設けられたショッ
トキ接合ダイオード３２と備えている。Ｄ−ＦＥＴ３０
ａのドレインは、高電位を発生する電源電圧ＶＤＤに接
続され、該Ｄ−ＦＥＴ３０ａのドレイン及びソースが、
Ｄ−ＦＥＴ３０ｂのドレインに接続されると共に出力端
子ＯＵＴ₃ に接続されている。Ｄ−ＦＥＴ３０ａ，３０
ｂは、同一ゲート長かつ同一ゲート幅に形成されてい
る。Ｄ−ＦＥＴ３０ｂのソース及びゲートは、ノードＮ
３でＥ−ＦＥＴ３１のドレインに接続されている。Ｅ−
ＦＥＴ３１のゲートは、入力端子ＩＮ₃ に接続され、該
Ｅ−ＦＥＴ３１のソースは、グランドＧＮＤに接地され
ている。ショットキ接合ダイオード３２のアノードは、
出力端子ＯＵＴ₃ に接続され、該ショットキ接合ダイオ
ード３２のカソードがノードＮ３に接続されている。

【００１６】図８は、図７の入出力特性を示す特性図で
あり、この図８を参照しつつ、図７の動作を説明する。
電源電圧ＶＤＤを２［Ｖ］、及びグランドＧＮＤのレベ
ルを０［Ｖ］として図７の入出力電圧のシミュレーショ
ンを行うと、図８のような入出力電圧の特性が確認され
る。例えば、入力端子ＩＮ₃ から入力する入力電圧Ｖｉ
₃ が０［Ｖ］のときには、負荷３０中のＤ−ＦＥＴ３０
ａ，３０ｂは導通状態であるが、Ｅ−ＦＥＴ３１がハイ
インピーダンス状態で、電流遮断をしているので、ノー
ドＮ３及び出力端子ＯＵＴ₃ の電圧は、ほぼ電源電圧Ｖ
ＤＤの２［Ｖ］になる。入力電圧Ｖｉ₃ が上昇すると、
Ｅ−ＦＥＴ３１のドレイン・ソース間のインピーダンス
が次第に小さくなり、ノードＮ３及び出力端子ＯＵＴ₃
の電圧が下降する。ここで、Ｄ−ＦＥＴ３０ａ，３０ｂ
が電源電圧ＶＤＤとノードＮ３との間の電圧を分圧する
ので、出力端子ＯＵＴ₃ 上の出力電圧Ｖｏ₃ は、電源電
圧ＶＤＤとノードＮ３との間の電圧がショットキ接合ダ
イオード３２の順方向立上り電圧Ｖｆの２倍になるまで
は、電源電圧ＶＤＤとノードＮ３との間の電圧を１／２
した値になる。

【００１７】一方、電源電圧ＶＤＤとノードＮ３との間
の電圧が、順方向立上り電圧Ｖｆの２倍を越え、出力端
子ＯＵＴ₃ と該ノードＮ３との間の電圧が、電圧Ｖｆを
越えると、ショットキ接合ダイオード３２のインピーダ
ンスが小さくなる。このときには、出力端子ＯＵＴ₃ か
らノードＮ３に流れる電流は、ほとんどショットキ接合
ダイオード３２を流れるようになる。そのため、出力端
子ＯＵＴ₃ 上の出力電圧Ｖｏ₃ は、ノードＮ３の電位よ
りも、電圧Ｖｆだけ高いレベルにクランプされる。以上
のように、この第３の実施形態では、出力端子ＯＵＴ₃
とノードＮ３との間に、ショットキ接合ダイオード３２
を挿入したので、入出力特性において出力電圧Ｖｏ₃ が
変化する領域では、Ｅ−ＦＥＴ３１から負荷３０側を見
たインピーダンスが高いので電圧利得が大きく、かつ、
出力電圧Ｖｏ₃ における“Ｌ”レベルの電圧を、順方向
立ち上がり電圧Ｖｆだけ高い電圧に安定してクランプす
ることができる。さらに、次のような利点も奏すること
になる。

【００１８】図９は、図７の過渡特性を示す特性図であ
る。入力電圧Ｖｉを高周波で変化させて出力電圧をシミ
ュレーンすると、図９の波形特性が得られる。図９に示
される出力電圧Ｖｏ₁ ，Ｖｏ₃ は、第１の実施形態及び
この第３の実施形態おける出力電圧の波形をそれぞれ示
している。例えば、入力電圧Ｖｉが立上がると、出力電
圧Ｖｏ₁ ，Ｖｏ₃ が立下がるが、出力電圧Ｖｏ₁ は、立
下がりの遅延時間が大きく、高周波では本来の“Ｌ”レ
ベルの図２の直流レベル（約１．０５［Ｖ］）まで下降
せず、振幅が小さくなる。そのうえ、波形の歪も大き
い。これは、出力端子ＯＵＴ₁ とグランドＧＮＤとの間
に接続されて電流経路を形成するＤ−ＦＥＴ１０ｂが、
その電流に対する直流抵抗になると共に、出力電圧Ｖｏ
₁ のレベルが低くなるにつれて、該Ｄ−ＦＥＴ１０ｂの
ドレイン・ソース間抵抗が大きくなることに起因してい
る。一方、図７ではショットキ接合ダイオード３２が電
流経路になるので、出力電圧Ｖｏ₃ は、立下がり遅延及
び立上がり遅延が共に短く、本来の“Ｌ”レベルである
直流レベルが得られると共に、波形の歪も少ない。よっ
て、高周波特性が改善できる。

【００１９】第４の実施形態 図１０は、本発明の第４の実施形態を示すソース接地増
幅回路の回路図である。このソース接地増幅回路は、第
１の実施形態と同様に２個の直列のＤ−ＦＥＴ４０ａ，
４０ｂで構成された負荷４０と、該負荷４０に接続され
たスイッチング用のＥ−ＦＥＴ４１と、２個のショット
キ接合ダイオード４２，４３とを備えている。

【００２０】Ｄ−ＦＥＴ４０ａのドレインは、高電位を
発生する電源電圧ＶＤＤに接続され、該Ｄ−ＦＥＴ４０
ａのドレイン及びソースが、Ｄ−ＦＥＴ４０ｂのドレイ
ンに接続されると共に出力端子ＯＵＴ₄ に接続されてい
る。Ｄ−ＦＥＴ４０ａ，４０ｂは、同一ゲート長かつ同
一ゲート幅に形成されている。Ｄ−ＦＥＴ４０ｂのソー
ス及びゲートは、ノードＮ４でＥ−ＦＥＴ４１のドレイ
ンに接続されている。Ｅ−ＦＥＴ４１のゲートは、入力
端子ＩＮ₄ に接続され、該Ｅ−ＦＥＴ４１のソースは、
グランドＧＮＤに接地されている。ショットキ接合ダイ
オード４２のアノードは、出力端子ＯＵＴ₄ に接続さ
れ、該ショットキ接合ダイオード４２のカソードがノー
ドＮ３及びショットキ接合ダイオード４３のアノードに
接続されている。ショットキ接合ダイオード４３のカソ
ードがグランドＧＮＤに接続されている。

【００２１】図１１は、図１０の入出力特性を示す特性
図であり、この図１１を参照しつつ、図１０の動作を説
明する。電源電圧ＶＤＤを２［Ｖ］、及びグランドＧＮ
Ｄのレベルを０［Ｖ］として図１０の入出力電圧のシミ
ュレーションを行うと、図１１のような入出力電圧の特
性が確認される。例えば、入力端子ＩＮ₄ から入力する
入力電圧Ｖｉ₄ を０［Ｖ］にすると、負荷４０中のＤ−
ＦＥＴ４０ａ，４０ｂは導通状態であるが、Ｅ−ＦＥＴ
４１がハイインピーダンス状態なので、ノードＮ４及び
出力端子ＯＵＴ₄の電圧は上昇するが、ノードＮ４のレ
ベルは、ショットキ接合ダイオード４３の順方向立上が
り電圧Ｖｆにクランプされる。このときの出力端子ＯＵ
Ｔ₄ 上の出力電圧Ｖｏ₄ は、ショットキ接合ダイオード
４２，４３により、順方向立上がり電圧Ｖｆの２倍の電
圧にクランプされる。

【００２２】一方、入力電圧Ｖｉ₄ が上昇すると、Ｅ−
ＦＥＴ４１のドレイン・ソース間のインピーダンスが低
くなり、ノードＮ４及び出力端子ＯＵＴ₄ の電圧は下降
するが、ノードＮ４及び出力端子ＯＵＴ₄ の間の電圧
が、ショットキ接合ダイオード４２の順方向立上り電圧
Ｖｆの２倍を越えると、出力電圧Ｖｏ₄ は、ノードＮ４
の電圧よりも、順方向立上り電圧Ｖｆ分高い電圧にクラ
ンプされる。以上のように、この第４の実施形態では、
ショットキ接合ダイオード４２，４３を設け、Ｄ−ＦＥ
Ｔ４０ｂのドレイン・ソース間と、Ｅ−ＦＥＴ４１のド
レイン・ソース間とに接続したので、出力電圧Ｖｏ₄ に
おける“Ｈ”レベルと“Ｌ”レベルの両方を、電源電圧
ＶＤＤとグランドＧＮＤとの間の電圧にクランプされ
た、安定したレベルに設定できる。その上、ショットキ
接合ダイオード４２を第３の実施形態のショットキ接合
ダイオード３２と同様に接続したので、出力電圧Ｖｏ₄
の過渡特性における立上り遅延と立下がり遅延が短く、
良好な高周波特性が得られる。

【００２３】第５の実施形態 図１２は、本発明の第５の実施形態を示すソース接地増
幅回路の回路図である。このソース接地増幅回路は、第
４の実施形態の負荷を抵抗素子で構成したものであり、
２個の直列の抵抗５０ａ，５０ｂで構成された負荷５０
と、該負荷５０に接続されたスイッチング用のＥ−ＦＥ
Ｔ５１と、２個のショットキ接合ダイオード５２，５３
とを備えている。抵抗５０ａの一端は、高電位を発生す
る電源電圧ＶＤＤに接続され、該抵抗５０ａの他端が、
抵抗５０ｂの一端に接続されると共に出力端子ＯＵＴ₅
に接続されている。抵抗５０ａ，５０ｂは、同一の抵抗
値を持つように形成されている。抵抗５０ｂの他端が、
ノードＮ５でＥ−ＦＥＴ５１のドレインに接続されてい
る。Ｅ−ＦＥＴ５１のゲートは、入力端子ＩＮ₅ に接続
され、該Ｅ−ＦＥＴ５１のソースが、グランドＧＮＤに
接地されている。ショットキ接合ダイオード５２のアノ
ードは、出力端子ＯＵＴ₅ に接続され、該ショットキ接
合ダイオード５２のカソードがノードＮ４及びショット
キ接合ダイオード５３のアノードに接続されている。シ
ョットキ接合ダイオード５３のカソードがグランドＧＮ
Ｄに接続されている。

【００２４】図１３は、図１２の入出力特性を示す特性
図である。電源電圧ＶＤＤを２［Ｖ］、及びグランドＧ
ＮＤのレベルを０［Ｖ］として図１２の入出力電圧のシ
ミュレーションを行うと、図１３のような入出力電圧の
特性が確認される。図１２のソース接地増幅回路は、第
４の実施形態のＤ−ＦＥＴ４０ａ，４０ｂを抵抗５０
ａ，５０ｂに置換したものであり、入力電圧Ｖｉ₅ の変
化に対する出力電圧Ｖｏ₅ を生成する動作は、第４の実
施形態と同様であり、同様の特性が得られる。以上のよ
うに、この第５の実施形態では、負荷５０を抵抗５０
ａ，５０ｂで構成している。このように負荷５０を受動
素子の抵抗５０ａ，５０ｂで構成しても、第４の実施形
態と同様に動作するので、同様の効果が得られる。さら
に、Ｄ−ＦＥＴを形成しなくてもよいので、基板に作成
するトランジスタの種類が減じられ、製造プロセスが簡
素化できる。

【００２５】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 第１の実施形態の２個のＤ−ＦＥＴ１０ａ，１
０ｂは、同一ゲート長及び同一ゲート幅に形成したが、
例えばゲート幅を変更することにより、各Ｄ−ＦＥＴ１
０ａ，１０ｂにおけるドレイン・ソース間のインピーダ
ンスが変化するので、分圧比が変り、出力電圧Ｖｏ₁ を
任意の値に変更できる。 （２） 第２の実施形態の負荷２０は、Ｄ−ＦＥＴ２０
ａ〜２０ｃの３つの負荷素子で構成したが、任意に増加
させることが可能であり、任意に増加させることによ
り、さらに、出力電圧Ｖｏ₂ を細かく調整できる。

【００２６】（３） 第５の実施形態では、第４の実施
形態のＤ−ＦＥＴ４０ａ，４０ｂを抵抗５０ａ，５０ｂ
に置換えた例を説明したが、第１〜第３の実施形態のＤ
−ＦＥＴ１０ａ，１０ｂ，２０ａ〜２０ｃ，３０ａ，３
０ｂも、抵抗５０ａ，５０ｂに置換できる。 （４） 第１の実施形態のノードＮ１及び第２の実施形
態のノードＮ２とグランドＧＮＤとの間に、第４の実施
形態で用いたショットキー接合ダイオード４２を接続す
ることにより、“Ｈ”レベルの出力電圧を電源電圧ＶＤ
Ｄ以下にクランプできる。

【００２７】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、負荷を複数の負荷素子で構成し、出力電圧
は、負荷素子間の接続ノードのうちの選択されたノード
から出力するようにしたので、その出力電圧を、負荷と
スイッチング用ＦＥＴとの間から得る場合とは異なるレ
ベルにすることができる。第２の発明によれば、出力端
子とスイッチング用ＦＥＴのドレインとの間に、ショッ
トキ接合ダイオードを接続したので、出力端子とスイッ
チング用ＦＥＴのドレインとの間がショットキ接合ダイ
オードの順方向立上り電圧を越えた場合に、該ショット
キ接合ダイオードに電流が流れるので、ソース接地増幅
回路の高周波特性を改善できる。第３の発明によれば、
スイッチング用ＦＥＴのドレインとソース間にショット
キ接合ダイオードを接続したので、該スイッチング用Ｆ
ＥＴがオフし、ドレインの電位が上昇しても、その電位
がショットキ接合ダイオードの順方向立上り電圧にクラ
ンプされる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すソース接地増幅
回路の回路図である。

【図２】従来のソース接地増幅回路の回路図である。

【図３】図２のソース接地増幅回路の入出力特性を示す
特性図である。

【図４】図１の入出力特性を示す特性図である。

【図５】本発明の第２の実施形態を示すソース接地増幅
回路の回路図である。

【図６】図５の入出力特性を示す特性図である。

【図７】本発明の第３の実施形態を示すソース接地増幅
回路の回路図である。

【図８】図７の入出力特性を示す特性図である。

【図９】図７の過渡特性を示す特性図である。

【図１０】本発明の第４の実施形態を示すソース接地増
幅回路の回路図である。

【図１１】図１０の入出力特性を示す特性図である。

【図１２】本発明の第５の実施形態を示すソース接地増
幅回路の回路図である。

【図１３】図１２の入出力特性を示す特性図である。

【符号の説明】

１０，２０，３０，４０，５０ 負荷 １０ａ，１０ｂ，２０ａ，２０ｂ，２０ｃ，３０ａ，３
０ｂ，４０ａ，４０ｂＤ−ＦＥＴ １１，２１，３１，４１，５１ Ｅ−Ｆ
ＥＴ ３２，４２，４３，５２，５３ ショッ
トキ接合ダイオード

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１端及び第２端を有し、該第１端が高
   電位に接続された負荷と、 前記負荷の第２端に接続されたドレイン、低電位に接続
   されたソース及び入力信号が入力されるゲートを有する
   スイッチング用電界効果トランジスタとを備え、 前記
   入力信号に基づく前記スイッチング用電界効果トランジ
   スタのオン、オフにより、出力電圧を発生するソース接
   地増幅回路において、 前記負荷は、電界効果トランジスタ或いは抵抗素子でそ
   れぞれ形成された直列の複数の負荷素子で構成し、 前記出力電圧は、前記負荷素子間の接続ノードのうちの
   選択されたノードから出力する構成にしたことを特徴と
   するソース接地増幅回路。
2. 【請求項２】 前記ノードにアノードが接続されると共
   に前記スイッチング用電界効果トランジスタのドレイン
   にカソードが接続されたショットキ接合ダイオードを設
   けたことを特徴とする請求項１記載のソース接地増幅回
   路。
3. 【請求項３】 前記スイッチング用電界効果トランジス
   タのドレインにアノードが接続されると共に、該スイッ
   チング用電界効果トランジスタのソースにカソードが接
   続されたショットキ接合ダイオードを設けたことを特徴
   とする請求項１または２記載のソース接地増幅回路。