JPH11223831A - 表示装置およびその製造方法 - Google Patents
表示装置およびその製造方法Info
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- JPH11223831A JPH11223831A JP10024974A JP2497498A JPH11223831A JP H11223831 A JPH11223831 A JP H11223831A JP 10024974 A JP10024974 A JP 10024974A JP 2497498 A JP2497498 A JP 2497498A JP H11223831 A JPH11223831 A JP H11223831A
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Abstract
(57)【要約】
【課題】 薄膜トランジスタとして、連続的に電流を流
して使用する環境での信頼性を向上し、製品寿命を伸ば
すとともに安定した画像表示を行うことができる表示装
置およびその製造方法を提供する。 【解決手段】 発光素子４０〜４３の駆動用としてｐ型
の薄膜トランジスタ１０〜１３およびｐ型の薄膜トラン
ジスタ２０〜２３を用いることにより、発光素子４０〜
４３を駆動するために必要な高い電流供給能力を有する
薄膜トランジスタが得られ、ｎ型の低温形成による多結
晶シリコン薄膜トランジスタを用いた場合に起こる薄膜
トランジスタの劣化という状態を無くす。
して使用する環境での信頼性を向上し、製品寿命を伸ば
すとともに安定した画像表示を行うことができる表示装
置およびその製造方法を提供する。 【解決手段】 発光素子４０〜４３の駆動用としてｐ型
の薄膜トランジスタ１０〜１３およびｐ型の薄膜トラン
ジスタ２０〜２３を用いることにより、発光素子４０〜
４３を駆動するために必要な高い電流供給能力を有する
薄膜トランジスタが得られ、ｎ型の低温形成による多結
晶シリコン薄膜トランジスタを用いた場合に起こる薄膜
トランジスタの劣化という状態を無くす。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリクス状に配
列されて画素となる発光素子により画像表示する自発光
型の表示装置およびその製造方法に関するものである。
列されて画素となる発光素子により画像表示する自発光
型の表示装置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来から、マトリクス状に配列され画像
を構成する画素となる発光素子を電気信号で駆動するこ
とにより、その発光素子により画像表示する自発光型の
表示装置として、例えば特開平８−２３４６８３号公報
に開示されているように、発光素子として発光ダイオー
ドやＥＬ素子を用い、基板上に形成された複数の薄膜ト
ランジスタからなる薄膜トランジスタアレイ等と組み合
わせて構成したアクティブマトリクス型の表示装置が提
案されている。
を構成する画素となる発光素子を電気信号で駆動するこ
とにより、その発光素子により画像表示する自発光型の
表示装置として、例えば特開平８−２３４６８３号公報
に開示されているように、発光素子として発光ダイオー
ドやＥＬ素子を用い、基板上に形成された複数の薄膜ト
ランジスタからなる薄膜トランジスタアレイ等と組み合
わせて構成したアクティブマトリクス型の表示装置が提
案されている。
【０００３】上記の薄膜トランジスタ（以下、ＴＦＴと
略記する）としては、非晶質シリコンＴＦＴや多結晶シ
リコンＴＦＴが用いられている。特に、発光素子駆動用
のＴＦＴとしては、発光素子を駆動するための高い電流
供給能力が要求されることから、多結晶シリコンＴＦＴ
がより望ましい。
略記する）としては、非晶質シリコンＴＦＴや多結晶シ
リコンＴＦＴが用いられている。特に、発光素子駆動用
のＴＦＴとしては、発光素子を駆動するための高い電流
供給能力が要求されることから、多結晶シリコンＴＦＴ
がより望ましい。
【０００４】ここ最近、上記のような多結晶シリコンＴ
ＦＴとしては、そのプロセスの低温化により高性能な多
結晶シリコンＴＦＴをガラス基板上に形成することが可
能となっている。
ＦＴとしては、そのプロセスの低温化により高性能な多
結晶シリコンＴＦＴをガラス基板上に形成することが可
能となっている。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の表示装置では、画素用の発光素子を駆動する
ためのＴＦＴとして、低温形成による多結晶シリコンＴ
ＦＴを用いたとしても、そのＴＦＴがｎ型の多結晶シリ
コンＴＦＴである場合には、連続的に電流を流して使用
する環境での信頼性は、高温形成による多結晶シリコン
ＴＦＴに比べて大幅に劣るという問題点を有していた。
うな従来の表示装置では、画素用の発光素子を駆動する
ためのＴＦＴとして、低温形成による多結晶シリコンＴ
ＦＴを用いたとしても、そのＴＦＴがｎ型の多結晶シリ
コンＴＦＴである場合には、連続的に電流を流して使用
する環境での信頼性は、高温形成による多結晶シリコン
ＴＦＴに比べて大幅に劣るという問題点を有していた。
【０００６】この信頼性劣化は、ホットキャリアがポリ
シリコン中の不純物サイトや欠陥サイトと相互作用しキ
ャリアの散乱サイトを形成したり、ポリシリコンと絶縁
層界面に電荷蓄積を起こしたりすることにより、電界効
果移動度の低下や閾値電圧が負シフトすることが原因で
起こる。
シリコン中の不純物サイトや欠陥サイトと相互作用しキ
ャリアの散乱サイトを形成したり、ポリシリコンと絶縁
層界面に電荷蓄積を起こしたりすることにより、電界効
果移動度の低下や閾値電圧が負シフトすることが原因で
起こる。
【０００７】本発明は、上記従来の問題点を解決するも
ので、薄膜トランジスタ（ＴＦＴ）として、低温形成に
よる多結晶シリコンＴＦＴを用いて発光素子を駆動する
際にも、連続的に電流を流して使用する環境での信頼性
を向上し、表示装置としての製品寿命を伸ばすととも
に、安定した画像表示を行うことができる表示装置およ
びその製造方法を提供する。
ので、薄膜トランジスタ（ＴＦＴ）として、低温形成に
よる多結晶シリコンＴＦＴを用いて発光素子を駆動する
際にも、連続的に電流を流して使用する環境での信頼性
を向上し、表示装置としての製品寿命を伸ばすととも
に、安定した画像表示を行うことができる表示装置およ
びその製造方法を提供する。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の表示装置およびその製造方法は、発光素子
の駆動用としてｐ型の多結晶シリコン薄膜トランジスタ
あるいはＣＭＯＳ構成の多結晶シリコン薄膜トランジス
タを用いることにより、発光素子を駆動するために必要
な高い電流供給能力を有する薄膜トランジスタが得ら
れ、ｎ型の低温形成による多結晶シリコン薄膜トランジ
スタを用いた場合に起こる薄膜トランジスタの劣化とい
う状態を無くすことを特徴とする。
めに本発明の表示装置およびその製造方法は、発光素子
の駆動用としてｐ型の多結晶シリコン薄膜トランジスタ
あるいはＣＭＯＳ構成の多結晶シリコン薄膜トランジス
タを用いることにより、発光素子を駆動するために必要
な高い電流供給能力を有する薄膜トランジスタが得ら
れ、ｎ型の低温形成による多結晶シリコン薄膜トランジ
スタを用いた場合に起こる薄膜トランジスタの劣化とい
う状態を無くすことを特徴とする。
【０００９】以上により、薄膜トランジスタとして、低
温形成による多結晶シリコン薄膜トランジスタを用いて
発光素子を駆動する際にも、連続的に電流を流して使用
する環境での信頼性を向上し、表示装置としての製品寿
命を伸ばすとともに、安定した画像表示を行うことがで
きる。
温形成による多結晶シリコン薄膜トランジスタを用いて
発光素子を駆動する際にも、連続的に電流を流して使用
する環境での信頼性を向上し、表示装置としての製品寿
命を伸ばすとともに、安定した画像表示を行うことがで
きる。
【００１０】
【発明の実施の形態】本発明の請求項１に記載の表示装
置は、マトリクス状に配列され画像を構成する画素とな
る発光素子を電気信号で駆動することにより、その発光
素子により画像表示する表示装置であって、前記発光素
子に対応させて基板上でマトリクス状に配置され、前記
発光素子を選択的に駆動対象とする第１の薄膜トランジ
スタと、前記第１の薄膜トランジスタに前記駆動用の電
気信号を印加するために、前記第１の薄膜トランジスタ
のゲート電極と電気的に接続されたゲートバス配線、お
よびソース電極と電気的に接続されたソースバス配線
と、前記第１の薄膜トランジスタのドレイン電極と電気
的に接続されたゲート電極を有するＣＭＯＳ構成の第２
および第３の薄膜トランジスタからなるトランスファー
ゲート回路と、前記トランスファーゲート回路を構成す
る第２および第３の薄膜トランジスタのソース電極と電
気的に接続され、電源を供給するための電源バス配線と
を設け、前記発光素子の一方の電極は、前記トランスフ
ァーゲート回路を構成する第２および第３の薄膜トラン
ジスタのドレイン電極と電気的に接続するとともに、他
方の電極は共通電極とした構成とする。
置は、マトリクス状に配列され画像を構成する画素とな
る発光素子を電気信号で駆動することにより、その発光
素子により画像表示する表示装置であって、前記発光素
子に対応させて基板上でマトリクス状に配置され、前記
発光素子を選択的に駆動対象とする第１の薄膜トランジ
スタと、前記第１の薄膜トランジスタに前記駆動用の電
気信号を印加するために、前記第１の薄膜トランジスタ
のゲート電極と電気的に接続されたゲートバス配線、お
よびソース電極と電気的に接続されたソースバス配線
と、前記第１の薄膜トランジスタのドレイン電極と電気
的に接続されたゲート電極を有するＣＭＯＳ構成の第２
および第３の薄膜トランジスタからなるトランスファー
ゲート回路と、前記トランスファーゲート回路を構成す
る第２および第３の薄膜トランジスタのソース電極と電
気的に接続され、電源を供給するための電源バス配線と
を設け、前記発光素子の一方の電極は、前記トランスフ
ァーゲート回路を構成する第２および第３の薄膜トラン
ジスタのドレイン電極と電気的に接続するとともに、他
方の電極は共通電極とした構成とする。
【００１１】請求項２に記載の表示装置の製造方法は、
マトリクス状に配列され画像を構成する画素となる発光
素子を電気信号で駆動することにより、その発光素子に
より画像表示する表示装置の製造方法であって、前記発
光素子の前記駆動のための薄膜トランジスタを、絶縁性
基板上にプラズマＣＶＤ法により非晶質シリコンを形成
し、それを結晶化させて多結晶シリコンとする工程と、
ゲート絶縁膜を形成し、ゲート電極を形成し、前記多結
晶シリコンを２種類とし、その第１の多結晶シリコンの
一部領域に第１の不純物元素を少なくとも一度以上注入
する工程と、前記２種類の多結晶シリコンのうちの第２
の多結晶シリコンの一部領域に第２の不純物元素を少な
くとも一度以上注入する工程と、層間絶縁膜を形成する
工程と、前記層間絶縁膜の一部領域を除去して、複数の
ソース電極およびドレイン電極を形成する工程とにより
形成し、前記発光素子を、その２端子の一方の電極が前
記複数のドレイン電極の特定のドレイン電極と電気的に
接続されるように形成する工程と、前記発光素子の他方
の電極と電気的に接続される共通電極を形成する工程と
を有する方法とする。
マトリクス状に配列され画像を構成する画素となる発光
素子を電気信号で駆動することにより、その発光素子に
より画像表示する表示装置の製造方法であって、前記発
光素子の前記駆動のための薄膜トランジスタを、絶縁性
基板上にプラズマＣＶＤ法により非晶質シリコンを形成
し、それを結晶化させて多結晶シリコンとする工程と、
ゲート絶縁膜を形成し、ゲート電極を形成し、前記多結
晶シリコンを２種類とし、その第１の多結晶シリコンの
一部領域に第１の不純物元素を少なくとも一度以上注入
する工程と、前記２種類の多結晶シリコンのうちの第２
の多結晶シリコンの一部領域に第２の不純物元素を少な
くとも一度以上注入する工程と、層間絶縁膜を形成する
工程と、前記層間絶縁膜の一部領域を除去して、複数の
ソース電極およびドレイン電極を形成する工程とにより
形成し、前記発光素子を、その２端子の一方の電極が前
記複数のドレイン電極の特定のドレイン電極と電気的に
接続されるように形成する工程と、前記発光素子の他方
の電極と電気的に接続される共通電極を形成する工程と
を有する方法とする。
【００１２】請求項３に記載の表示装置は、マトリクス
状に配列され画像を構成する画素となる発光素子を電気
信号で駆動することにより、その発光素子により画像表
示する表示装置であって、前記発光素子に対応させて基
板上でマトリクス状に配置され、前記発光素子を選択的
に駆動対象とする第１のｐ型の薄膜トランジスタと、前
記第１のｐ型の薄膜トランジスタに前記駆動用の電気信
号を印加するために、前記第１のｐ型の薄膜トランジス
タのゲート電極と電気的に接続されたゲートバス配線、
およびソース電極と電気的に接続されたソースバス配線
と、前記第１のｐ型の薄膜トランジスタのドレイン電極
と電気的に接続されたゲート電極を有する第２のｐ型の
薄膜トランジスタと、前記第２のｐ型の薄膜トランジス
タのソース電極と電気的に接続され、電源を供給するた
めの電源バス配線とを設け、前記発光素子の一方の電極
は、前記第２のｐ型の薄膜トランジスタのドレイン電極
と電気的に接続するとともに、他方の電極は共通電極と
した構成とする。
状に配列され画像を構成する画素となる発光素子を電気
信号で駆動することにより、その発光素子により画像表
示する表示装置であって、前記発光素子に対応させて基
板上でマトリクス状に配置され、前記発光素子を選択的
に駆動対象とする第１のｐ型の薄膜トランジスタと、前
記第１のｐ型の薄膜トランジスタに前記駆動用の電気信
号を印加するために、前記第１のｐ型の薄膜トランジス
タのゲート電極と電気的に接続されたゲートバス配線、
およびソース電極と電気的に接続されたソースバス配線
と、前記第１のｐ型の薄膜トランジスタのドレイン電極
と電気的に接続されたゲート電極を有する第２のｐ型の
薄膜トランジスタと、前記第２のｐ型の薄膜トランジス
タのソース電極と電気的に接続され、電源を供給するた
めの電源バス配線とを設け、前記発光素子の一方の電極
は、前記第２のｐ型の薄膜トランジスタのドレイン電極
と電気的に接続するとともに、他方の電極は共通電極と
した構成とする。
【００１３】請求項４に記載の表示装置の製造方法は、
マトリクス状に配列され画像を構成する画素となる発光
素子を電気信号で駆動することにより、その発光素子に
より画像表示する表示装置の製造方法であって、前記発
光素子の前記駆動のための薄膜トランジスタを、絶縁性
基板上にプラズマＣＶＤ法により非晶質シリコンを形成
し、それを結晶化させて多結晶シリコンとする工程と、
ゲート絶縁膜を形成し、ゲート電極を形成し、前記多結
晶シリコンの一部領域にｐ型半導体となる不純物元素を
少なくとも一度以上注入する工程と、層間絶縁膜を形成
する工程と、前記層間絶縁膜の一部領域を除去して、複
数のソース電極およびドレイン電極を形成する工程とに
より形成し、前記発光素子を、その２端子の一方の電極
が前記複数のドレイン電極の特定のドレイン電極と電気
的に接続されるように形成する工程と、前記発光素子の
他方の電極と電気的に接続される共通電極を形成する工
程とを有する方法とする。
マトリクス状に配列され画像を構成する画素となる発光
素子を電気信号で駆動することにより、その発光素子に
より画像表示する表示装置の製造方法であって、前記発
光素子の前記駆動のための薄膜トランジスタを、絶縁性
基板上にプラズマＣＶＤ法により非晶質シリコンを形成
し、それを結晶化させて多結晶シリコンとする工程と、
ゲート絶縁膜を形成し、ゲート電極を形成し、前記多結
晶シリコンの一部領域にｐ型半導体となる不純物元素を
少なくとも一度以上注入する工程と、層間絶縁膜を形成
する工程と、前記層間絶縁膜の一部領域を除去して、複
数のソース電極およびドレイン電極を形成する工程とに
より形成し、前記発光素子を、その２端子の一方の電極
が前記複数のドレイン電極の特定のドレイン電極と電気
的に接続されるように形成する工程と、前記発光素子の
他方の電極と電気的に接続される共通電極を形成する工
程とを有する方法とする。
【００１４】請求項５に記載の表示装置は、マトリクス
状に配列され画像を構成する画素となる発光素子を電気
信号で駆動することにより、その発光素子により画像表
示する表示装置であって、前記発光素子に対応させて基
板上でマトリクス状に配置され、前記発光素子を選択的
に駆動対象とする第１の薄膜トランジスタと、前記第１
の薄膜トランジスタに前記駆動用の電気信号を印加する
ために、前記第１の薄膜トランジスタのゲート電極と電
気的に接続されたゲートバス配線、およびソース電極と
電気的に接続されたソースバス配線と、前記第１の薄膜
トランジスタのドレイン電極と電気的に接続されたゲー
ト電極を有するＣＭＯＳ構成の第２および第３の薄膜ト
ランジスタからなるトランスファーゲート回路と、前記
トランスファーゲート回路を構成する第２および第３の
薄膜トランジスタのソース電極と電気的に接続され、電
源を供給するための電源バス配線と、前記駆動のために
前記画像の表示領域外に形成されたＣＭＯＳ構成の駆動
回路とを設け、前記発光素子の一方の電極は、前記トラ
ンスファーゲート回路を構成する第２および第３の薄膜
トランジスタのドレイン電極と電気的に接続するととも
に、他方の電極は共通電極とした構成とする。
状に配列され画像を構成する画素となる発光素子を電気
信号で駆動することにより、その発光素子により画像表
示する表示装置であって、前記発光素子に対応させて基
板上でマトリクス状に配置され、前記発光素子を選択的
に駆動対象とする第１の薄膜トランジスタと、前記第１
の薄膜トランジスタに前記駆動用の電気信号を印加する
ために、前記第１の薄膜トランジスタのゲート電極と電
気的に接続されたゲートバス配線、およびソース電極と
電気的に接続されたソースバス配線と、前記第１の薄膜
トランジスタのドレイン電極と電気的に接続されたゲー
ト電極を有するＣＭＯＳ構成の第２および第３の薄膜ト
ランジスタからなるトランスファーゲート回路と、前記
トランスファーゲート回路を構成する第２および第３の
薄膜トランジスタのソース電極と電気的に接続され、電
源を供給するための電源バス配線と、前記駆動のために
前記画像の表示領域外に形成されたＣＭＯＳ構成の駆動
回路とを設け、前記発光素子の一方の電極は、前記トラ
ンスファーゲート回路を構成する第２および第３の薄膜
トランジスタのドレイン電極と電気的に接続するととも
に、他方の電極は共通電極とした構成とする。
【００１５】請求項６に記載の表示装置は、マトリクス
状に配列され画像を構成する画素となる発光素子を電気
信号で駆動することにより、その発光素子により画像表
示する表示装置であって、前記発光素子に対応させて基
板上でマトリクス状に配置され、前記発光素子を選択的
に駆動対象とする第１のｐ型の薄膜トランジスタと、前
記第１のｐ型の薄膜トランジスタに前記駆動用の電気信
号を印加するために、前記第１のｐ型の薄膜トランジス
タのゲート電極と電気的に接続されたゲートバス配線、
およびソース電極と電気的に接続されたソースバス配線
と、前記第１のｐ型の薄膜トランジスタのドレイン電極
と電気的に接続されたゲート電極を有する第２のｐ型の
薄膜トランジスタと、前記第２のｐ型の薄膜トランジス
タのソース電極と電気的に接続され、電源を供給するた
めの電源バス配線と、前記駆動のために前記画像の表示
領域外に形成されたＣＭＯＳ構成の駆動回路とを設け、
前記発光素子の一方の電極は、前記第２のｐ型の薄膜ト
ランジスタのドレイン電極と電気的に接続するととも
に、他方の電極は共通電極とした構成とする。
状に配列され画像を構成する画素となる発光素子を電気
信号で駆動することにより、その発光素子により画像表
示する表示装置であって、前記発光素子に対応させて基
板上でマトリクス状に配置され、前記発光素子を選択的
に駆動対象とする第１のｐ型の薄膜トランジスタと、前
記第１のｐ型の薄膜トランジスタに前記駆動用の電気信
号を印加するために、前記第１のｐ型の薄膜トランジス
タのゲート電極と電気的に接続されたゲートバス配線、
およびソース電極と電気的に接続されたソースバス配線
と、前記第１のｐ型の薄膜トランジスタのドレイン電極
と電気的に接続されたゲート電極を有する第２のｐ型の
薄膜トランジスタと、前記第２のｐ型の薄膜トランジス
タのソース電極と電気的に接続され、電源を供給するた
めの電源バス配線と、前記駆動のために前記画像の表示
領域外に形成されたＣＭＯＳ構成の駆動回路とを設け、
前記発光素子の一方の電極は、前記第２のｐ型の薄膜ト
ランジスタのドレイン電極と電気的に接続するととも
に、他方の電極は共通電極とした構成とする。
【００１６】請求項７に記載の表示装置は、マトリクス
状に配列され画像を構成する画素となる発光素子を電気
信号で駆動することにより、その発光素子により画像表
示する表示装置であって、前記発光素子に対応させて基
板上でマトリクス状に配置され、前記発光素子を選択的
に駆動対象とするｎ型の薄膜トランジスタと、前記ｎ型
の薄膜トランジスタに前記駆動用の電気信号を印加する
ために、前記ｎ型の薄膜トランジスタのゲート電極と電
気的に接続されたゲートバス配線、およびソース電極と
電気的に接続されたソースバス配線と、前記ｎ型の薄膜
トランジスタのドレイン電極と電気的に接続されたゲー
ト電極を有するｐ型の薄膜トランジスタと、前記ｐ型の
薄膜トランジスタのソース電極と電気的に接続され、電
源を供給するための電源バス配線とを設け、前記発光素
子の一方の電極は、前記ｐ型の薄膜トランジスタのドレ
イン電極と電気的に接続するとともに、他方の電極は共
通電極とした構成とする。
状に配列され画像を構成する画素となる発光素子を電気
信号で駆動することにより、その発光素子により画像表
示する表示装置であって、前記発光素子に対応させて基
板上でマトリクス状に配置され、前記発光素子を選択的
に駆動対象とするｎ型の薄膜トランジスタと、前記ｎ型
の薄膜トランジスタに前記駆動用の電気信号を印加する
ために、前記ｎ型の薄膜トランジスタのゲート電極と電
気的に接続されたゲートバス配線、およびソース電極と
電気的に接続されたソースバス配線と、前記ｎ型の薄膜
トランジスタのドレイン電極と電気的に接続されたゲー
ト電極を有するｐ型の薄膜トランジスタと、前記ｐ型の
薄膜トランジスタのソース電極と電気的に接続され、電
源を供給するための電源バス配線とを設け、前記発光素
子の一方の電極は、前記ｐ型の薄膜トランジスタのドレ
イン電極と電気的に接続するとともに、他方の電極は共
通電極とした構成とする。
【００１７】請求項８に記載の表示装置の製造方法は、
請求項２または請求項４に記載の結晶化を、レーザによ
るアニールあるいは固相成長を用いて行う方法とする。
請求項９に記載の表示装置は、請求項１または請求項３
または請求項５から請求項７に記載の発光素子として、
発光ダイオードあるいはＥＬ素子を用いて構成する。
請求項２または請求項４に記載の結晶化を、レーザによ
るアニールあるいは固相成長を用いて行う方法とする。
請求項９に記載の表示装置は、請求項１または請求項３
または請求項５から請求項７に記載の発光素子として、
発光ダイオードあるいはＥＬ素子を用いて構成する。
【００１８】請求項１０に記載の表示装置の製造方法
は、請求項２または請求項４に記載の発光素子として、
発光ダイオードあるいはＥＬ素子を用いで製造する方法
とする。
は、請求項２または請求項４に記載の発光素子として、
発光ダイオードあるいはＥＬ素子を用いで製造する方法
とする。
【００１９】以上の構成または方法によると、発光素子
の駆動用としてｐ型の多結晶シリコン薄膜トランジスタ
あるいはＣＭＯＳ構成の多結晶シリコン薄膜トランジス
タを用いることにより、発光素子を駆動するために必要
な高い電流供給能力を有する薄膜トランジスタが得ら
れ、ｎ型の低温形成による多結晶シリコン薄膜トランジ
スタを用いた場合に起こる薄膜トランジスタの劣化とい
う状態を無くすことを可能とする。
の駆動用としてｐ型の多結晶シリコン薄膜トランジスタ
あるいはＣＭＯＳ構成の多結晶シリコン薄膜トランジス
タを用いることにより、発光素子を駆動するために必要
な高い電流供給能力を有する薄膜トランジスタが得ら
れ、ｎ型の低温形成による多結晶シリコン薄膜トランジ
スタを用いた場合に起こる薄膜トランジスタの劣化とい
う状態を無くすことを可能とする。
【００２０】以下、本発明の実施の形態を示す表示装置
およびその製造方法について、図面を参照しながら具体
的に説明する。 （実施の形態１）本発明の実施の形態１の表示装置およ
びその製造方法を説明する。
およびその製造方法について、図面を参照しながら具体
的に説明する。 （実施の形態１）本発明の実施の形態１の表示装置およ
びその製造方法を説明する。
【００２１】図１は本実施の形態１の表示装置およびそ
の製造方法を説明するための回路構成図である。この表
示装置は、ＴＦＴアレイ基板上に発光素子である発光ダ
イオードやＥＬ素子を集積した自発光型の表示装置であ
り、図１に示すように、マトリクス状に配列された発光
素子４０〜４３からなる画素をアドレスして選択するた
めの第１のｐ型の薄膜トランジスタであるｐ型のＴＦＴ
１０〜１３は、基板上でゲートバス配線５０〜５２およ
びソースバス配線６０〜６２の各交点にマトリクス状に
配置される。ｐ型のＴＦＴ１０〜１３のドレインは、各
画素の信号レベルを保持するための静電容量３０〜３３
の一方の電極と電気的に接続されるとともに、発光素子
４０〜４３に電流供給する第２のｐ型の薄膜トランジス
タであるｐ型のＴＦＴ２０〜２３のゲート電極と電気的
に接続される。
の製造方法を説明するための回路構成図である。この表
示装置は、ＴＦＴアレイ基板上に発光素子である発光ダ
イオードやＥＬ素子を集積した自発光型の表示装置であ
り、図１に示すように、マトリクス状に配列された発光
素子４０〜４３からなる画素をアドレスして選択するた
めの第１のｐ型の薄膜トランジスタであるｐ型のＴＦＴ
１０〜１３は、基板上でゲートバス配線５０〜５２およ
びソースバス配線６０〜６２の各交点にマトリクス状に
配置される。ｐ型のＴＦＴ１０〜１３のドレインは、各
画素の信号レベルを保持するための静電容量３０〜３３
の一方の電極と電気的に接続されるとともに、発光素子
４０〜４３に電流供給する第２のｐ型の薄膜トランジス
タであるｐ型のＴＦＴ２０〜２３のゲート電極と電気的
に接続される。
【００２２】発光素子４０〜４３に流れる電流は、ｐ型
のＴＦＴ２０〜２３に印加されるゲート電圧レべルと電
極９０〜９３の電圧レベルと電源バス配線７０、７１の
電源８０、８１による電圧レベルとによって制御され、
結果として、発光素子４０〜４３の発光輝度が制御され
る。なお、電極９０〜９３は、共通配線化するかあるい
は一部共通配線化しても構わない。 （実施の形態２）本発明の実施の形態２の表示装置およ
びその製造方法を説明する。
のＴＦＴ２０〜２３に印加されるゲート電圧レべルと電
極９０〜９３の電圧レベルと電源バス配線７０、７１の
電源８０、８１による電圧レベルとによって制御され、
結果として、発光素子４０〜４３の発光輝度が制御され
る。なお、電極９０〜９３は、共通配線化するかあるい
は一部共通配線化しても構わない。 （実施の形態２）本発明の実施の形態２の表示装置およ
びその製造方法を説明する。
【００２３】図２は本実施の形態２の表示装置およびそ
の製造方法を説明するための回路構成図である。この表
示装置は、ＴＦＴアレイ基板上に発光素子である発光ダ
イオードやＥＬ素子を集積した自発光型の表示装置であ
り、図２に示すように、マトリクス状に配列された発光
素子１４０〜１４３からなる画素をアドレスして選択す
るためのｎ型のＴＦＴ１１０〜１１３は、基板上でゲー
トバス配線１５０〜１５２およびソースバス配線１６０
〜１６２の各交点にマトリクス状に配置される。ｎ型の
ＴＦＴ１１０〜１１３のドレインは、各画素の信号レベ
ルを保持するための静電容量１３０〜１３３の一方の電
極と電気的に接続されるとともに、発光素子１４０〜１
４３に電流供給するｐ型のＴＦＴ１２０〜１２３のゲー
ト電極と電気的に接続される。
の製造方法を説明するための回路構成図である。この表
示装置は、ＴＦＴアレイ基板上に発光素子である発光ダ
イオードやＥＬ素子を集積した自発光型の表示装置であ
り、図２に示すように、マトリクス状に配列された発光
素子１４０〜１４３からなる画素をアドレスして選択す
るためのｎ型のＴＦＴ１１０〜１１３は、基板上でゲー
トバス配線１５０〜１５２およびソースバス配線１６０
〜１６２の各交点にマトリクス状に配置される。ｎ型の
ＴＦＴ１１０〜１１３のドレインは、各画素の信号レベ
ルを保持するための静電容量１３０〜１３３の一方の電
極と電気的に接続されるとともに、発光素子１４０〜１
４３に電流供給するｐ型のＴＦＴ１２０〜１２３のゲー
ト電極と電気的に接続される。
【００２４】発光素子１４０〜１４３に流れる電流は、
ｐ型のＴＦＴ１２０〜１２３に印加されるゲート電圧レ
べルと電極１９０〜１９３の電圧レベルと電源バス配線
１７０、１７１の電源１８０、１８１による電圧レベル
とによって制御され、結果として、発光素子１４０〜１
４３の発光輝度が制御される。なお、電極１９０〜１９
３は、共通配線化するかあるいは一部共通配線化しても
構わない。 （実施の形態３）本発明の実施の形態３の表示装置およ
びその製造方法を説明する。
ｐ型のＴＦＴ１２０〜１２３に印加されるゲート電圧レ
べルと電極１９０〜１９３の電圧レベルと電源バス配線
１７０、１７１の電源１８０、１８１による電圧レベル
とによって制御され、結果として、発光素子１４０〜１
４３の発光輝度が制御される。なお、電極１９０〜１９
３は、共通配線化するかあるいは一部共通配線化しても
構わない。 （実施の形態３）本発明の実施の形態３の表示装置およ
びその製造方法を説明する。
【００２５】図３は本実施の形態３の表示装置およびそ
の製造方法を説明するための回路構成図である。この表
示装置は、ＴＦＴアレイ基板上に発光素子である発光ダ
イオードやＥＬ素子を集積した自発光型の表示装置であ
り、図３に示すように、図示しない他の発光素子ととも
にマトリクス状に配列された発光素子２４１からなる画
素をアドレスして選択するための第１の薄膜トランジス
タであるｎ型のＴＦＴ２１１は、図示しない他のｎ型の
ＴＦＴとともに、基板上でゲートバス配線２５１、２５
２およびソースバス配線２６１、２６２の各交点にマト
リクス状に配置される。ｎ型のＴＦＴ２１１のドレイン
は、その画素の信号レベルを保持するための静電容量２
３１の一方の電極と電気的に接続されるとともに、発光
素子２４１に電流供給するＣＭＯＳ構成のトランスファ
ーゲート回路２２１におけるｐ型およびｎ型のＴＦＴの
ゲート電極と電気的に接続される。
の製造方法を説明するための回路構成図である。この表
示装置は、ＴＦＴアレイ基板上に発光素子である発光ダ
イオードやＥＬ素子を集積した自発光型の表示装置であ
り、図３に示すように、図示しない他の発光素子ととも
にマトリクス状に配列された発光素子２４１からなる画
素をアドレスして選択するための第１の薄膜トランジス
タであるｎ型のＴＦＴ２１１は、図示しない他のｎ型の
ＴＦＴとともに、基板上でゲートバス配線２５１、２５
２およびソースバス配線２６１、２６２の各交点にマト
リクス状に配置される。ｎ型のＴＦＴ２１１のドレイン
は、その画素の信号レベルを保持するための静電容量２
３１の一方の電極と電気的に接続されるとともに、発光
素子２４１に電流供給するＣＭＯＳ構成のトランスファ
ーゲート回路２２１におけるｐ型およびｎ型のＴＦＴの
ゲート電極と電気的に接続される。
【００２６】発光素子２４１に流れる電流は、ＣＭＯＳ
構成のトランスファーゲート回路２２１におけるｐ型お
よびｎ型のＴＦＴに印加されるゲート電圧レべルと電極
２９１の電圧レベルと電源バス配線２７１の電源２８１
による電圧レベルとによって制御され、結果として、発
光素子２４１の発光輝度が制御される。なお、電極２９
１は、図示しない他の電極とともに、共通配線化するか
あるいは一部共通配線化しても構わない。
構成のトランスファーゲート回路２２１におけるｐ型お
よびｎ型のＴＦＴに印加されるゲート電圧レべルと電極
２９１の電圧レベルと電源バス配線２７１の電源２８１
による電圧レベルとによって制御され、結果として、発
光素子２４１の発光輝度が制御される。なお、電極２９
１は、図示しない他の電極とともに、共通配線化するか
あるいは一部共通配線化しても構わない。
【００２７】上記の実施の形態３においては、同一の基
板上で表示領域以外には、ゲートバス配線２５１、２５
２およびソースバス配線２６１、２６２を駆動するため
のＣＭＯＳ構成の駆動回路を形成してもよい。
板上で表示領域以外には、ゲートバス配線２５１、２５
２およびソースバス配線２６１、２６２を駆動するため
のＣＭＯＳ構成の駆動回路を形成してもよい。
【００２８】また、上記の各実施の形態において、表示
装置は、例えば以下のような装置を用いて製造される。
ガラス基板上の薄膜トランジスタ（ＴＦＴ）は、プラズ
マＣＶＤ装置，レーザアニール装置，スパッタ装置等の
薄膜形成装置や、薄膜加工装置，レジスト塗布装置，露
光装置およびエッチング装置等の薄膜パターニング装置
を用いて形成される。
装置は、例えば以下のような装置を用いて製造される。
ガラス基板上の薄膜トランジスタ（ＴＦＴ）は、プラズ
マＣＶＤ装置，レーザアニール装置，スパッタ装置等の
薄膜形成装置や、薄膜加工装置，レジスト塗布装置，露
光装置およびエッチング装置等の薄膜パターニング装置
を用いて形成される。
【００２９】また、薄膜トランジスタ（ＴＦＴ）のソー
スおよびドレイン領域は、成膜装置あるいはドーピング
装置を用いて形成することができる。このようにして形
成した複数の薄膜トランジスタ（ＴＦＴ）からなる薄膜
トランジスタアレイの上に、発光ダイオードや薄膜ＥＬ
等の発光素子を形成し、自発光型の表示装置を製造する
ことができる。
スおよびドレイン領域は、成膜装置あるいはドーピング
装置を用いて形成することができる。このようにして形
成した複数の薄膜トランジスタ（ＴＦＴ）からなる薄膜
トランジスタアレイの上に、発光ダイオードや薄膜ＥＬ
等の発光素子を形成し、自発光型の表示装置を製造する
ことができる。
【００３０】
【発明の効果】以上のように本発明によれば、発光素子
の駆動用としてｐ型の多結晶シリコン薄膜トランジスタ
あるいはＣＭＯＳ構成の多結晶シリコン薄膜トランジス
タを用いることにより、発光素子を駆動するために必要
な高い電流供給能力を有する薄膜トランジスタが得ら
れ、ｎ型の低温形成による多結晶シリコン薄膜トランジ
スタを用いた場合に起こる薄膜トランジスタの劣化とい
う状態を無くすことができる。
の駆動用としてｐ型の多結晶シリコン薄膜トランジスタ
あるいはＣＭＯＳ構成の多結晶シリコン薄膜トランジス
タを用いることにより、発光素子を駆動するために必要
な高い電流供給能力を有する薄膜トランジスタが得ら
れ、ｎ型の低温形成による多結晶シリコン薄膜トランジ
スタを用いた場合に起こる薄膜トランジスタの劣化とい
う状態を無くすことができる。
【００３１】そのため、薄膜トランジスタとして、低温
形成による多結晶シリコン薄膜トランジスタを用いて発
光素子を駆動する際にも、連続的に電流を流して使用す
る環境での信頼性を向上し、表示装置としての製品寿命
を伸ばすとともに、安定した画像表示を行うことができ
る。
形成による多結晶シリコン薄膜トランジスタを用いて発
光素子を駆動する際にも、連続的に電流を流して使用す
る環境での信頼性を向上し、表示装置としての製品寿命
を伸ばすとともに、安定した画像表示を行うことができ
る。
【図１】本発明の実施の形態１の表示装置およびその製
造方法の説明図
造方法の説明図
【図２】本発明の実施の形態２の表示装置およびその製
造方法の説明図
造方法の説明図
【図３】本発明の実施の形態３の表示装置およびその製
造方法の説明図
造方法の説明図
１０、１１、１２、１３ ｐ型の薄膜トランジスタ ２０、２１、２２、２３ ｐ型の薄膜トランジスタ ３０、３１、３２、３３ 静電容量 ４０、４１、４２、４３ 発光素子 ５０、５１、５２ ゲートバス配線 ６０、６１、６２ ソースバス配線 ７０、７１ 電源バス配線 ８０、８１ 電源 ９０、９１、９２、９３ 電極 １１０、１１１、１１２、１１３ ｎ型の薄膜トラン
ジスタ １２０、１２１、１２２、１２３ ｐ型の薄膜トラン
ジスタ １３０、１３１、１３２、１３３ 静電容量 １４０、１４１、１４２、１４３ 発光素子 １５０、１５１、１５２ ゲートバス配線 １６０、１６１、１６２ ソースバス配線 １７０、１７１ 電源バス配線 １８０、１８１ 電源 １９０、１９１、１９２、１９３ 電極 ２１１ ｎ型の薄膜トランジスタ ２２１ トランスファーゲート回路 ２３１ 静電容量 ２４１ 発光素子 ２５１、２５２ ゲートバス配線 ２６１、２６２ ソースバス配線 ２７１ 電源バス配線 ２８１ 電源 ２９１ 電極
ジスタ １２０、１２１、１２２、１２３ ｐ型の薄膜トラン
ジスタ １３０、１３１、１３２、１３３ 静電容量 １４０、１４１、１４２、１４３ 発光素子 １５０、１５１、１５２ ゲートバス配線 １６０、１６１、１６２ ソースバス配線 １７０、１７１ 電源バス配線 １８０、１８１ 電源 １９０、１９１、１９２、１９３ 電極 ２１１ ｎ型の薄膜トランジスタ ２２１ トランスファーゲート回路 ２３１ 静電容量 ２４１ 発光素子 ２５１、２５２ ゲートバス配線 ２６１、２６２ ソースバス配線 ２７１ 電源バス配線 ２８１ 電源 ２９１ 電極
Claims (10)
- 【請求項１】 マトリクス状に配列され画像を構成する
画素となる発光素子を電気信号で駆動することにより、
その発光素子により画像表示する表示装置であって、前
記発光素子に対応させて基板上でマトリクス状に配置さ
れ、前記発光素子を選択的に駆動対象とする第１の薄膜
トランジスタと、前記第１の薄膜トランジスタに前記駆
動用の電気信号を印加するために、前記第１の薄膜トラ
ンジスタのゲート電極と電気的に接続されたゲートバス
配線、およびソース電極と電気的に接続されたソースバ
ス配線と、前記第１の薄膜トランジスタのドレイン電極
と電気的に接続されたゲート電極を有するＣＭＯＳ構成
の第２および第３の薄膜トランジスタからなるトランス
ファーゲート回路と、前記トランスファーゲート回路を
構成する第２および第３の薄膜トランジスタのソース電
極と電気的に接続され、電源を供給するための電源バス
配線とを設け、前記発光素子の一方の電極は、前記トラ
ンスファーゲート回路を構成する第２および第３の薄膜
トランジスタのドレイン電極と電気的に接続するととも
に、他方の電極は共通電極とした表示装置。 - 【請求項２】 マトリクス状に配列され画像を構成する
画素となる発光素子を電気信号で駆動することにより、
その発光素子により画像表示する表示装置の製造方法で
あって、前記発光素子の前記駆動のための薄膜トランジ
スタを、絶縁性基板上にプラズマＣＶＤ法により非晶質
シリコンを形成し、それを結晶化させて多結晶シリコン
とする工程と、ゲート絶縁膜を形成し、ゲート電極を形
成し、前記多結晶シリコンを２種類とし、その第１の多
結晶シリコンの一部領域に第１の不純物元素を少なくと
も一度以上注入する工程と、前記２種類の多結晶シリコ
ンのうちの第２の多結晶シリコンの一部領域に第２の不
純物元素を少なくとも一度以上注入する工程と、層間絶
縁膜を形成する工程と、前記層間絶縁膜の一部領域を除
去して、複数のソース電極およびドレイン電極を形成す
る工程とにより形成し、前記発光素子を、その２端子の
一方の電極が前記複数のドレイン電極の特定のドレイン
電極と電気的に接続されるように形成する工程と、前記
発光素子の他方の電極と電気的に接続される共通電極を
形成する工程とを有する表示装置の製造方法。 - 【請求項３】 マトリクス状に配列され画像を構成する
画素となる発光素子を電気信号で駆動することにより、
その発光素子により画像表示する表示装置であって、前
記発光素子に対応させて基板上でマトリクス状に配置さ
れ、前記発光素子を選択的に駆動対象とする第１のｐ型
の薄膜トランジスタと、前記第１のｐ型の薄膜トランジ
スタに前記駆動用の電気信号を印加するために、前記第
１のｐ型の薄膜トランジスタのゲート電極と電気的に接
続されたゲートバス配線、およびソース電極と電気的に
接続されたソースバス配線と、前記第１のｐ型の薄膜ト
ランジスタのドレイン電極と電気的に接続されたゲート
電極を有する第２のｐ型の薄膜トランジスタと、前記第
２のｐ型の薄膜トランジスタのソース電極と電気的に接
続され、電源を供給するための電源バス配線とを設け、
前記発光素子の一方の電極は、前記第２のｐ型の薄膜ト
ランジスタのドレイン電極と電気的に接続するととも
に、他方の電極は共通電極とした表示装置。 - 【請求項４】 マトリクス状に配列され画像を構成する
画素となる発光素子を電気信号で駆動することにより、
その発光素子により画像表示する表示装置の製造方法で
あって、前記発光素子の前記駆動のための薄膜トランジ
スタを、絶縁性基板上にプラズマＣＶＤ法により非晶質
シリコンを形成し、それを結晶化させて多結晶シリコン
とする工程と、ゲート絶縁膜を形成し、ゲート電極を形
成し、前記多結晶シリコンの一部領域にｐ型半導体とな
る不純物元素を少なくとも一度以上注入する工程と、層
間絶縁膜を形成する工程と、前記層間絶縁膜の一部領域
を除去して、複数のソース電極およびドレイン電極を形
成する工程とにより形成し、前記発光素子を、その２端
子の一方の電極が前記複数のドレイン電極の特定のドレ
イン電極と電気的に接続されるように形成する工程と、
前記発光素子の他方の電極と電気的に接続される共通電
極を形成する工程とを有する表示装置の製造方法。 - 【請求項５】 マトリクス状に配列され画像を構成する
画素となる発光素子を電気信号で駆動することにより、
その発光素子により画像表示する表示装置であって、前
記発光素子に対応させて基板上でマトリクス状に配置さ
れ、前記発光素子を選択的に駆動対象とする第１の薄膜
トランジスタと、前記第１の薄膜トランジスタに前記駆
動用の電気信号を印加するために、前記第１の薄膜トラ
ンジスタのゲート電極と電気的に接続されたゲートバス
配線、およびソース電極と電気的に接続されたソースバ
ス配線と、前記第１の薄膜トランジスタのドレイン電極
と電気的に接続されたゲート電極を有するＣＭＯＳ構成
の第２および第３の薄膜トランジスタからなるトランス
ファーゲート回路と、前記トランスファーゲート回路を
構成する第２および第３の薄膜トランジスタのソース電
極と電気的に接続され、電源を供給するための電源バス
配線と、前記駆動のために前記画像の表示領域外に形成
されたＣＭＯＳ構成の駆動回路とを設け、前記発光素子
の一方の電極は、前記トランスファーゲート回路を構成
する第２および第３の薄膜トランジスタのドレイン電極
と電気的に接続するとともに、他方の電極は共通電極と
した表示装置。 - 【請求項６】 マトリクス状に配列され画像を構成する
画素となる発光素子を電気信号で駆動することにより、
その発光素子により画像表示する表示装置であって、前
記発光素子に対応させて基板上でマトリクス状に配置さ
れ、前記発光素子を選択的に駆動対象とする第１のｐ型
の薄膜トランジスタと、前記第１のｐ型の薄膜トランジ
スタに前記駆動用の電気信号を印加するために、前記第
１のｐ型の薄膜トランジスタのゲート電極と電気的に接
続されたゲートバス配線、およびソース電極と電気的に
接続されたソースバス配線と、前記第１のｐ型の薄膜ト
ランジスタのドレイン電極と電気的に接続されたゲート
電極を有する第２のｐ型の薄膜トランジスタと、前記第
２のｐ型の薄膜トランジスタのソース電極と電気的に接
続され、電源を供給するための電源バス配線と、前記駆
動のために前記画像の表示領域外に形成されたＣＭＯＳ
構成の駆動回路とを設け、前記発光素子の一方の電極
は、前記第２のｐ型の薄膜トランジスタのドレイン電極
と電気的に接続するとともに、他方の電極は共通電極と
した表示装置。 - 【請求項７】 マトリクス状に配列され画像を構成する
画素となる発光素子を電気信号で駆動することにより、
その発光素子により画像表示する表示装置であって、前
記発光素子に対応させて基板上でマトリクス状に配置さ
れ、前記発光素子を選択的に駆動対象とするｎ型の薄膜
トランジスタと、前記ｎ型の薄膜トランジスタに前記駆
動用の電気信号を印加するために、前記ｎ型の薄膜トラ
ンジスタのゲート電極と電気的に接続されたゲートバス
配線、およびソース電極と電気的に接続されたソースバ
ス配線と、前記ｎ型の薄膜トランジスタのドレイン電極
と電気的に接続されたゲート電極を有するｐ型の薄膜ト
ランジスタと、前記ｐ型の薄膜トランジスタのソース電
極と電気的に接続され、電源を供給するための電源バス
配線とを設け、前記発光素子の一方の電極は、前記ｐ型
の薄膜トランジスタのドレイン電極と電気的に接続する
とともに、他方の電極は共通電極とした表示装置。 - 【請求項８】 結晶化を、レーザによるアニールあるい
は固相成長を用いて行うことを特徴とする請求項２また
は請求項４に記載の表示装置の製造方法。 - 【請求項９】 発光素子として、発光ダイオードあるい
はＥＬ素子を用いることを特徴とする請求項１または請
求項３または請求項５から請求項７に記載の表示装置。 - 【請求項１０】 発光素子として、発光ダイオードある
いはＥＬ素子を用いで製造することを特徴とする請求項
２または請求項４に記載の表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024974A JPH11223831A (ja) | 1998-02-06 | 1998-02-06 | 表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024974A JPH11223831A (ja) | 1998-02-06 | 1998-02-06 | 表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11223831A true JPH11223831A (ja) | 1999-08-17 |
Family
ID=12152955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10024974A Pending JPH11223831A (ja) | 1998-02-06 | 1998-02-06 | 表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11223831A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359691C (zh) * | 2000-03-27 | 2008-01-02 | 株式会社半导体能源研究所 | 光电器件 |
| EP2372684A3 (en) * | 2000-04-27 | 2011-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| JP2018077527A (ja) * | 2000-05-12 | 2018-05-17 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US10354589B2 (en) | 2000-05-12 | 2019-07-16 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
-
1998
- 1998-02-06 JP JP10024974A patent/JPH11223831A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359691C (zh) * | 2000-03-27 | 2008-01-02 | 株式会社半导体能源研究所 | 光电器件 |
| EP2372684A3 (en) * | 2000-04-27 | 2011-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| JP2018077527A (ja) * | 2000-05-12 | 2018-05-17 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US10354589B2 (en) | 2000-05-12 | 2019-07-16 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10867557B2 (en) | 2000-05-12 | 2020-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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