JPH11224076A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH11224076A JPH11224076A JP2571998A JP2571998A JPH11224076A JP H11224076 A JPH11224076 A JP H11224076A JP 2571998 A JP2571998 A JP 2571998A JP 2571998 A JP2571998 A JP 2571998A JP H11224076 A JPH11224076 A JP H11224076A
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Abstract
(57)【要約】 （修正有）
【課題】複数の画素ブロックで構成される液晶表示装置
において、映像のブロックムラを目立たなくすることが
できる装置を提供する。 【解決手段】隣り合う画素ブロック（ブロック１及びブ
ロック２）において、一方の画素ブロック（ブロック
１）内の他方画素ブロック（ブロック２）側に設けられ
た信号線Ｘ８には、前記他方画素ブロック（ブロック
２）がレジスタＦＦ２により選択されたタイミングで、
前記ビデオバス（Ａ１〜Ａ８又はＢ１〜Ｂ８）上の画像
信号が提供される。
において、映像のブロックムラを目立たなくすることが
できる装置を提供する。 【解決手段】隣り合う画素ブロック（ブロック１及びブ
ロック２）において、一方の画素ブロック（ブロック
１）内の他方画素ブロック（ブロック２）側に設けられ
た信号線Ｘ８には、前記他方画素ブロック（ブロック
２）がレジスタＦＦ２により選択されたタイミングで、
前記ビデオバス（Ａ１〜Ａ８又はＢ１〜Ｂ８）上の画像
信号が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は複数の液晶画素で構
成される画素ブロック単位で画素信号が各液晶画素に供
給される液晶表示装置に関する。
成される画素ブロック単位で画素信号が各液晶画素に供
給される液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
としては、例えば図３に示す液晶表示装置が知られてい
る。この液晶表示装置は、マトリクス状に配置されたｍ
ｘｎ個の画素電極１４、これら画素電極１４の行に沿っ
て形成されるｍ本の走査線Ｙ１〜Ｙｍ、これら画素電極
１４の列に沿って形成されるｎ本の信号線Ｘ１〜Ｘｎ、
これら走査線Ｙ１〜Ｙｍ及び信号線Ｘ１〜Ｘｎの交差位
置近傍に配置される薄膜トランジスタ１３、走査線Ｙ１
〜Ｙｍを駆動する走査線駆動回路１８、及び信号線Ｘ１
〜Ｘｎを駆動する信号線駆動回路１９を有する。各薄膜
トランジスタ１３は対応走査線からの走査電圧により駆
動され対応信号線からの画素信号電圧を対応画素電極１
４に供給するスイッチング素子として用いられる。各画
素電極１４は液晶層１５を介して対向電極１６とそれぞ
れ対向する。この対向電極１６は対向電極駆動回路２０
により駆動される。
としては、例えば図３に示す液晶表示装置が知られてい
る。この液晶表示装置は、マトリクス状に配置されたｍ
ｘｎ個の画素電極１４、これら画素電極１４の行に沿っ
て形成されるｍ本の走査線Ｙ１〜Ｙｍ、これら画素電極
１４の列に沿って形成されるｎ本の信号線Ｘ１〜Ｘｎ、
これら走査線Ｙ１〜Ｙｍ及び信号線Ｘ１〜Ｘｎの交差位
置近傍に配置される薄膜トランジスタ１３、走査線Ｙ１
〜Ｙｍを駆動する走査線駆動回路１８、及び信号線Ｘ１
〜Ｘｎを駆動する信号線駆動回路１９を有する。各薄膜
トランジスタ１３は対応走査線からの走査電圧により駆
動され対応信号線からの画素信号電圧を対応画素電極１
４に供給するスイッチング素子として用いられる。各画
素電極１４は液晶層１５を介して対向電極１６とそれぞ
れ対向する。この対向電極１６は対向電極駆動回路２０
により駆動される。
【０００３】走査線駆動回路１８は水平走査周期で順次
走査線Ｙ１〜Ｙｍに走査電圧を供給し、信号線駆動回路
１９は各水平走査周期において画素信号電圧を信号線Ｘ
１〜Ｘｎに供給する。液晶層１５はそれぞれの画素電極
１４に供給される画素信号電圧と対向電極駆動回路２０
から対向電極１６に供給される基準電圧との差に対応す
る光透過率分布に設定される。
走査線Ｙ１〜Ｙｍに走査電圧を供給し、信号線駆動回路
１９は各水平走査周期において画素信号電圧を信号線Ｘ
１〜Ｘｎに供給する。液晶層１５はそれぞれの画素電極
１４に供給される画素信号電圧と対向電極駆動回路２０
から対向電極１６に供給される基準電圧との差に対応す
る光透過率分布に設定される。
【０００４】ここで、信号線駆動回路１９についてより
詳しく説明する。この信号線駆動回路１９はｎ／８個の
レジスタＦＦ１〜ＦＦ（ｎ／８）、ｎ個の選択回路ＳＬ
１〜ＳＬｎ、ｎ個の第１アナログスイッチＳＷ１Ａ〜Ｓ
ＷｎＡ、ｎ個の第２アナログスイッチＳＷ１Ｂ〜ＳＷｎ
Ｂ、並びにビデオバスＡ１〜Ａ８、及びＢ１〜Ｂ８を有
する。これらビデオバス上の信号は、画素クロックに同
期してシリアルに送られてくるアナログ信号を８チャン
ネルのサンプルホルダを用いてパラレルに変換した信号
である。ビデオバスＡ１〜Ａ８及びＢ１〜Ｂ８は各々、
水平方向に連続する８個の画素に対する画像信号が、画
素クロックの８倍の周期のクロック信号に同期して順次
外部から供給される。ビデオバスＡ１〜Ａ８は外部から
供給される正極性の画素信号を伝送し、ビデオバスＢ１
〜Ｂ８は正極性の画素信号を反転して外部から供給され
る負極性の画素信号を伝送する。レジスタＦＦ１〜ＦＦ
（ｎ／８）は直列に接続され、外部から水平走査周期で
供給されるスタート信号を上記クロック信号に応答して
ラッチし、シフトするシフトレジスタＳＲを構成する。
詳しく説明する。この信号線駆動回路１９はｎ／８個の
レジスタＦＦ１〜ＦＦ（ｎ／８）、ｎ個の選択回路ＳＬ
１〜ＳＬｎ、ｎ個の第１アナログスイッチＳＷ１Ａ〜Ｓ
ＷｎＡ、ｎ個の第２アナログスイッチＳＷ１Ｂ〜ＳＷｎ
Ｂ、並びにビデオバスＡ１〜Ａ８、及びＢ１〜Ｂ８を有
する。これらビデオバス上の信号は、画素クロックに同
期してシリアルに送られてくるアナログ信号を８チャン
ネルのサンプルホルダを用いてパラレルに変換した信号
である。ビデオバスＡ１〜Ａ８及びＢ１〜Ｂ８は各々、
水平方向に連続する８個の画素に対する画像信号が、画
素クロックの８倍の周期のクロック信号に同期して順次
外部から供給される。ビデオバスＡ１〜Ａ８は外部から
供給される正極性の画素信号を伝送し、ビデオバスＢ１
〜Ｂ８は正極性の画素信号を反転して外部から供給され
る負極性の画素信号を伝送する。レジスタＦＦ１〜ＦＦ
（ｎ／８）は直列に接続され、外部から水平走査周期で
供給されるスタート信号を上記クロック信号に応答して
ラッチし、シフトするシフトレジスタＳＲを構成する。
【０００５】選択回路ＳＬ１〜ＳＬｎはそれぞれレジス
タＦＦ１〜ＦＦ（ｎ／８）がそれぞれスタート信号をラ
ッチするタイミングで第１アナログスイッチＳＷ１Ａ〜
ＳＷｎＡ及び第２アナログスイッチＳＷ１Ｂ〜ＳＷｎＢ
の一方を選択する選択動作を行う。この選択動作は外部
から供給され例えば１フレーム毎に反転される極性信号
に基づいて行われる。
タＦＦ１〜ＦＦ（ｎ／８）がそれぞれスタート信号をラ
ッチするタイミングで第１アナログスイッチＳＷ１Ａ〜
ＳＷｎＡ及び第２アナログスイッチＳＷ１Ｂ〜ＳＷｎＢ
の一方を選択する選択動作を行う。この選択動作は外部
から供給され例えば１フレーム毎に反転される極性信号
に基づいて行われる。
【０００６】正極性フレームでは、第１アナログスイッ
チＳＷ１Ａ〜ＳＷｎＡがシフトレジスタＳＲのシフト動
作に同期して順次選択される。第１アナログスイッチＳ
Ｗ１Ａ〜ＳＷｎＡはそれぞれ選択回路ＳＬ１〜ＳＬｎに
よって選択されたタイミングでビデオバスＡ１〜Ａ８上
の画素信号をサンプルホールドし信号線Ｘ１〜Ｘｎに出
力する。
チＳＷ１Ａ〜ＳＷｎＡがシフトレジスタＳＲのシフト動
作に同期して順次選択される。第１アナログスイッチＳ
Ｗ１Ａ〜ＳＷｎＡはそれぞれ選択回路ＳＬ１〜ＳＬｎに
よって選択されたタイミングでビデオバスＡ１〜Ａ８上
の画素信号をサンプルホールドし信号線Ｘ１〜Ｘｎに出
力する。
【０００７】他方、負極性フレームでは、第２アナログ
スイッチＳＷ１Ｂ〜ＳＷｎＢがシフトレジスタＳＲのシ
フト動作に同期して順次選択される。第２アナログスイ
ッチＳＷ１Ｂ〜ＳＷｎＢはそれぞれ選択回路ＳＬ１〜Ｓ
Ｌｎによって選択されたタイミングでビデオバスＢ上の
画素信号をサンプルホールドし信号線Ｘ１〜Ｘｎに出力
する。
スイッチＳＷ１Ｂ〜ＳＷｎＢがシフトレジスタＳＲのシ
フト動作に同期して順次選択される。第２アナログスイ
ッチＳＷ１Ｂ〜ＳＷｎＢはそれぞれ選択回路ＳＬ１〜Ｓ
Ｌｎによって選択されたタイミングでビデオバスＢ上の
画素信号をサンプルホールドし信号線Ｘ１〜Ｘｎに出力
する。
【０００８】ｍｘ８個の液晶素子により構成される回路
群、及びこの回路群に画像信号を供給するための走査線
駆動回路群を１ブロックとし、特にｍｘ８個の液晶素子
群を１ブロックの画素と呼ぶ。表１は上述の信号線駆動
回路１９が信号線Ｘ１〜Ｘｎに供給される画素電圧の極
性を反転する動作を具体的に示す。
群、及びこの回路群に画像信号を供給するための走査線
駆動回路群を１ブロックとし、特にｍｘ８個の液晶素子
群を１ブロックの画素と呼ぶ。表１は上述の信号線駆動
回路１９が信号線Ｘ１〜Ｘｎに供給される画素電圧の極
性を反転する動作を具体的に示す。
【０００９】
【表１】
【００１０】
【発明が解決しようとする課題】このように構成された
液晶表示装置では、全てのブロックについて、ある１ブ
ロック中の画素はシフトレジスタＳＲの同一レジスタＦ
Ｆからの制御信号によって給電されている。
液晶表示装置では、全てのブロックについて、ある１ブ
ロック中の画素はシフトレジスタＳＲの同一レジスタＦ
Ｆからの制御信号によって給電されている。
【００１１】このため、シフトレジスタＳＲを構成する
各レジスタのＴＦＴの特性バラツキに起因する回路遅延
のために、映像のブロックムラが発生することがある。
従って本発明の目的はシフトレジスタＳＲの各レジスタ
ＦＦを構成するＴＦＴの特性バラツキに起因する映像の
ブロックムラを低減する回路を提供することである。
各レジスタのＴＦＴの特性バラツキに起因する回路遅延
のために、映像のブロックムラが発生することがある。
従って本発明の目的はシフトレジスタＳＲの各レジスタ
ＦＦを構成するＴＦＴの特性バラツキに起因する映像の
ブロックムラを低減する回路を提供することである。
【００１２】
【課題を解決するための手段】本発明による液晶表示装
置は、外部から水平走査周期で供給されるスタート信号
をシフトクロック信号に応答してラッチしシフトするシ
フトレジスタにより順次選択される各回路ブロックによ
り構成された液晶表示装置であって、各回路ブロックは
画素ブロック及び信号線駆動回路ブロックから構成され
る。
置は、外部から水平走査周期で供給されるスタート信号
をシフトクロック信号に応答してラッチしシフトするシ
フトレジスタにより順次選択される各回路ブロックによ
り構成された液晶表示装置であって、各回路ブロックは
画素ブロック及び信号線駆動回路ブロックから構成され
る。
【００１３】前記画素ブロックは、薄膜トランジスタ、
画素電極、液晶、及び対抗電極を各々有しマトリクス状
に配置された複数の液晶素子と、該マトリクスの行に沿
って形成される走査線と、列に沿って形成される信号線
を有し、１走査線が選択され対応行の画素電極が選択さ
れたとき、信号線の電位がこれら対応行の画素電極に印
加される。
画素電極、液晶、及び対抗電極を各々有しマトリクス状
に配置された複数の液晶素子と、該マトリクスの行に沿
って形成される走査線と、列に沿って形成される信号線
を有し、１走査線が選択され対応行の画素電極が選択さ
れたとき、信号線の電位がこれら対応行の画素電極に印
加される。
【００１４】前記信号線駆動回路ブロックは、水平方向
に連続する所定数の画素に対する画素信号が外部から供
給される前記所定数のビデオバスと、前記シフトレジス
タの出力信号に応じて前記ビデオバスと対応する信号線
を接続する接続回路とを有し、隣り合う画素ブロックに
おいて、一方の画素ブロック内の他方画素ブロック側に
設けられた信号線には、前記他方画素ブロックの選択タ
イミングで前記ビデオバスから画像信号が提供される。
に連続する所定数の画素に対する画素信号が外部から供
給される前記所定数のビデオバスと、前記シフトレジス
タの出力信号に応じて前記ビデオバスと対応する信号線
を接続する接続回路とを有し、隣り合う画素ブロックに
おいて、一方の画素ブロック内の他方画素ブロック側に
設けられた信号線には、前記他方画素ブロックの選択タ
イミングで前記ビデオバスから画像信号が提供される。
【００１５】従って、画素ブロック間にブロックムラが
生じた場合でも、ブロックの境目が曖昧になり、ブロッ
クムラを目立たなくなる。更に前記信号線駆動回路ブロ
ックは、水平方向に連続する所定数の画素に対する正極
性及び負極性画素信号が外部から供給される所定数組の
ビデオバスと、前記ビデオバス上の前記正極性及び負極
性の画素信号の一方の信号を、その制御入力に供給され
る選択信号に応じて、対応する信号線に供給するスイッ
チング素子と、前記シフトレジスタの出力信号に応じて
前記スイッチング素子に前記選択信号を出力する選択回
路とを有し、隣り合う信号線駆動回路ブロックにおい
て、一方のブロック内の他方ブロック側に設けられた選
択回路の出力及び前記スイッチング素子の制御入力が、
前記他方ブロック内の前記一方のブロック側に設けられ
た前記スイッチング素子の制御入力及び前記選択回路の
出力に各々接続される。
生じた場合でも、ブロックの境目が曖昧になり、ブロッ
クムラを目立たなくなる。更に前記信号線駆動回路ブロ
ックは、水平方向に連続する所定数の画素に対する正極
性及び負極性画素信号が外部から供給される所定数組の
ビデオバスと、前記ビデオバス上の前記正極性及び負極
性の画素信号の一方の信号を、その制御入力に供給され
る選択信号に応じて、対応する信号線に供給するスイッ
チング素子と、前記シフトレジスタの出力信号に応じて
前記スイッチング素子に前記選択信号を出力する選択回
路とを有し、隣り合う信号線駆動回路ブロックにおい
て、一方のブロック内の他方ブロック側に設けられた選
択回路の出力及び前記スイッチング素子の制御入力が、
前記他方ブロック内の前記一方のブロック側に設けられ
た前記スイッチング素子の制御入力及び前記選択回路の
出力に各々接続される。
【００１６】又、前記信号線駆動回路ブロックは、水平
方向に連続する所定数の画素に対する正極性及び負極性
画素信号が外部から供給される所定数組のビデオバス
と、前記ビデオバス上の前記正極性及び負極性の画素信
号の一方の信号を、その制御入力に供給される選択信号
に応じて、対応する信号線に出力するスイッチング素子
と、前記シフトレジスタの出力信号に応じて前記スイッ
チング素子に前記選択信号を供給する選択回路とを有
し、隣り合う信号線駆動回路ブロックにおいて、一方の
ブロック内の最終段の選択回路の及び前記スイッチング
素子の制御入力が、前記他方ブロック内の初段に設けら
れた前記スイッチング素子の制御入力及び前記選択回路
の出力に各々接続される。
方向に連続する所定数の画素に対する正極性及び負極性
画素信号が外部から供給される所定数組のビデオバス
と、前記ビデオバス上の前記正極性及び負極性の画素信
号の一方の信号を、その制御入力に供給される選択信号
に応じて、対応する信号線に出力するスイッチング素子
と、前記シフトレジスタの出力信号に応じて前記スイッ
チング素子に前記選択信号を供給する選択回路とを有
し、隣り合う信号線駆動回路ブロックにおいて、一方の
ブロック内の最終段の選択回路の及び前記スイッチング
素子の制御入力が、前記他方ブロック内の初段に設けら
れた前記スイッチング素子の制御入力及び前記選択回路
の出力に各々接続される。
【００１７】
【発明の実施の形態】以下、本発明の一実施形態に係る
液晶表示装置を図面を参照して説明する。図１は本発明
による液晶表示装置の構成を示す。この液晶表示装置は
マトリクス状に配置されるｍｘｎ個の画素電極１４、こ
れら画素電極１４の行に沿って形成されるｍ本の走査線
Ｙ１〜Ｙｍ、これら画素電極１４の列に沿って形成され
るｎ本の信号線Ｘ１〜Ｘｎ、ｍｘｎ個の画素電極に対応
して走査線Ｙ１〜Ｙｍ及び信号線Ｘ１〜Ｘｎの交差位置
近傍に配置される薄膜トランジスタ１３、走査線Ｙ１〜
Ｙｍを駆動する走査線駆動回路１８、信号線Ｘ１〜Ｘｎ
を駆動する信号線駆動回路１９ａとを備える。各薄膜ト
ランジスタ１３は対応走査線が走査線駆動回路１８によ
って駆動されることにより対応行の画素電極１４が選択
されたときに信号線駆動回路１９ａによって駆動される
信号線Ｘ１〜Ｘｎの電位をこれら対応行の画素電極１４
に印加するスイッチング素子として用いられる。ここ
で、薄膜トランジスタ１３、画素電極１４、液晶１５、
対抗電極１６によって構成される１つの素子は、液晶表
示画面における１画素に対応し、液晶素子という。
液晶表示装置を図面を参照して説明する。図１は本発明
による液晶表示装置の構成を示す。この液晶表示装置は
マトリクス状に配置されるｍｘｎ個の画素電極１４、こ
れら画素電極１４の行に沿って形成されるｍ本の走査線
Ｙ１〜Ｙｍ、これら画素電極１４の列に沿って形成され
るｎ本の信号線Ｘ１〜Ｘｎ、ｍｘｎ個の画素電極に対応
して走査線Ｙ１〜Ｙｍ及び信号線Ｘ１〜Ｘｎの交差位置
近傍に配置される薄膜トランジスタ１３、走査線Ｙ１〜
Ｙｍを駆動する走査線駆動回路１８、信号線Ｘ１〜Ｘｎ
を駆動する信号線駆動回路１９ａとを備える。各薄膜ト
ランジスタ１３は対応走査線が走査線駆動回路１８によ
って駆動されることにより対応行の画素電極１４が選択
されたときに信号線駆動回路１９ａによって駆動される
信号線Ｘ１〜Ｘｎの電位をこれら対応行の画素電極１４
に印加するスイッチング素子として用いられる。ここ
で、薄膜トランジスタ１３、画素電極１４、液晶１５、
対抗電極１６によって構成される１つの素子は、液晶表
示画面における１画素に対応し、液晶素子という。
【００１８】走査線駆動回路１８は水平走査周期で順次
走査線Ｙ１〜Ｙｍに走査電圧を供給し、信号線駆動回路
１９ａは各水平走査周期において画素信号電圧を信号線
Ｘ１〜Ｘｎに供給する。液晶層１５はそれぞれの画素電
極１４に供給される画素信号電圧と対向電極駆動回路２
０から対向電極１６に供給される基準電圧との差に対応
する光透過率分布に設定される。
走査線Ｙ１〜Ｙｍに走査電圧を供給し、信号線駆動回路
１９ａは各水平走査周期において画素信号電圧を信号線
Ｘ１〜Ｘｎに供給する。液晶層１５はそれぞれの画素電
極１４に供給される画素信号電圧と対向電極駆動回路２
０から対向電極１６に供給される基準電圧との差に対応
する光透過率分布に設定される。
【００１９】ここで、信号線駆動回路１９ａについてさ
らに説明する。この信号線駆動回路１９ａはｎ／８個の
レジスタＦＦ１〜ＦＦ（ｎ／８）、ｎ個の選択回路ＳＬ
１〜ＳＬｎ、ｎ個の第１アナログスイッチＳＷ１Ａ〜Ｓ
ＷｎＡ、ｎ個の第２アナログスイッチＳＷ１Ｂ〜ＳＷｎ
Ｂ、並びにビデオバスＡ１〜Ａ８及びＢ１〜Ｂ８を有す
る。
らに説明する。この信号線駆動回路１９ａはｎ／８個の
レジスタＦＦ１〜ＦＦ（ｎ／８）、ｎ個の選択回路ＳＬ
１〜ＳＬｎ、ｎ個の第１アナログスイッチＳＷ１Ａ〜Ｓ
ＷｎＡ、ｎ個の第２アナログスイッチＳＷ１Ｂ〜ＳＷｎ
Ｂ、並びにビデオバスＡ１〜Ａ８及びＢ１〜Ｂ８を有す
る。
【００２０】１個のレジスタＦＦ、このレジスタに接続
された８個の選択回路ＳＬ、これら選択回路によりその
オン／オフが制御される各々８個の第１及び第２アナロ
グスイッチＳＷＡ及びＳＷＢ、これらアナログスイッチ
を介して画像信号が供給されるｍｘ８個の液晶素子によ
り構成される回路群を１ブロックとし、特にｍｘ８個の
液晶素子群を１ブロックの画素と呼ぶ。図１では８列の
画素を含む回路群を１ブロックとして、ブロック１及び
ブロック２が示されているが、１ブロックの画素列の数
はこれに限られるものではなく、４列あるいは１６列で
あってもよい。
された８個の選択回路ＳＬ、これら選択回路によりその
オン／オフが制御される各々８個の第１及び第２アナロ
グスイッチＳＷＡ及びＳＷＢ、これらアナログスイッチ
を介して画像信号が供給されるｍｘ８個の液晶素子によ
り構成される回路群を１ブロックとし、特にｍｘ８個の
液晶素子群を１ブロックの画素と呼ぶ。図１では８列の
画素を含む回路群を１ブロックとして、ブロック１及び
ブロック２が示されているが、１ブロックの画素列の数
はこれに限られるものではなく、４列あるいは１６列で
あってもよい。
【００２１】レジスタＦＦ１〜ＦＦ（ｎ／８）は直列に
接続され、外部から水平走査周期で供給されるスタート
信号をクロック信号に応答してラッチし、シフトするシ
フトレジスタＳＲを構成し、１ブロックは１個のレジス
タを含んでいる。各ブロックの構成は同様であるので、
ここでは、ブロック２の構成について主に説明する。
接続され、外部から水平走査周期で供給されるスタート
信号をクロック信号に応答してラッチし、シフトするシ
フトレジスタＳＲを構成し、１ブロックは１個のレジス
タを含んでいる。各ブロックの構成は同様であるので、
ここでは、ブロック２の構成について主に説明する。
【００２２】レジスタＦＦ２の出力は８個の選択回路Ｓ
Ｌ９〜ＳＬ１６の第１入力に並列に供給され、選択回路
ＳＬ９〜ＳＬ１６の第２入力には極性信号が各々供給さ
れている。選択回路ＳＬ９の第１及び第２出力は、ブロ
ック１のアナログスイッチＳＷ８Ａ及びＳＷ８Ｂの制御
入力に各々接続される。アナログスイッチＳＷ９Ａ及び
ＳＷ９Ｂの制御入力は、ブロック１の選択回路ＳＬ８の
第１及び第２出力に接続されている。同様に、選択回路
ＳＬ１６の第１及び第２出力は、次のブロックの隣接す
るアナログスイッチの制御入力に接続され、アナログス
イッチＳＷ１６Ａ及びＳＷ１６Ｂの制御入力は次のブロ
ックの隣接する選択回路の第１及び第２出力に接続され
る。ブロック２内の選択回路ＳＬ９及びＳＬ１６以外の
選択回路は、ブロック１の選択回路ＳＬ１及びアナログ
スイッチＳＷ１Ａ及びＳＷ１Ｂのように、ブロック２内
の対応する第１及び第２アナログスイッチの制御入力に
接続されている。
Ｌ９〜ＳＬ１６の第１入力に並列に供給され、選択回路
ＳＬ９〜ＳＬ１６の第２入力には極性信号が各々供給さ
れている。選択回路ＳＬ９の第１及び第２出力は、ブロ
ック１のアナログスイッチＳＷ８Ａ及びＳＷ８Ｂの制御
入力に各々接続される。アナログスイッチＳＷ９Ａ及び
ＳＷ９Ｂの制御入力は、ブロック１の選択回路ＳＬ８の
第１及び第２出力に接続されている。同様に、選択回路
ＳＬ１６の第１及び第２出力は、次のブロックの隣接す
るアナログスイッチの制御入力に接続され、アナログス
イッチＳＷ１６Ａ及びＳＷ１６Ｂの制御入力は次のブロ
ックの隣接する選択回路の第１及び第２出力に接続され
る。ブロック２内の選択回路ＳＬ９及びＳＬ１６以外の
選択回路は、ブロック１の選択回路ＳＬ１及びアナログ
スイッチＳＷ１Ａ及びＳＷ１Ｂのように、ブロック２内
の対応する第１及び第２アナログスイッチの制御入力に
接続されている。
【００２３】第１アナログスイッチＳＷ９Ａ〜ＳＷ１６
Ａの第１出力は、ビデオバスＡ１〜Ａ８に各々接続さ
れ、第２アナログスイッチＳＷ９Ｂ〜ＳＷ１６Ｂの第１
出力は、ビデオバスＢ１〜Ｂ８に各々接続されている。
第１及び第２アナログスイッチＳＷ９Ａ及びＳＷ９Ｂの
第２出力は、信号線Ｘ９に共に接続されている。他の第
１及び第２アナログスイッチの第２出力も対応する信号
線に各々接続されている。
Ａの第１出力は、ビデオバスＡ１〜Ａ８に各々接続さ
れ、第２アナログスイッチＳＷ９Ｂ〜ＳＷ１６Ｂの第１
出力は、ビデオバスＢ１〜Ｂ８に各々接続されている。
第１及び第２アナログスイッチＳＷ９Ａ及びＳＷ９Ｂの
第２出力は、信号線Ｘ９に共に接続されている。他の第
１及び第２アナログスイッチの第２出力も対応する信号
線に各々接続されている。
【００２４】ビデオバスＡ１〜Ａ８及びＢ１〜Ｂ８は各
々、水平方向に連続する８個の画素に対する画像信号
が、画素信号の８倍の周期のクロック信号に同期して順
次外部から供給される。ビデオバスＡ１〜Ａ８は外部か
ら供給される正極性の画素信号を伝送し、ビデオバスＢ
１〜Ｂ８は正極性の画素信号を反転して外部から供給さ
れる負極性の画素信号を伝送する。
々、水平方向に連続する８個の画素に対する画像信号
が、画素信号の８倍の周期のクロック信号に同期して順
次外部から供給される。ビデオバスＡ１〜Ａ８は外部か
ら供給される正極性の画素信号を伝送し、ビデオバスＢ
１〜Ｂ８は正極性の画素信号を反転して外部から供給さ
れる負極性の画素信号を伝送する。
【００２５】選択回路ＳＬ１〜ＳＬｎはそれぞれレジス
タＦＦ１〜ＦＦ（ｎ／８）がそれぞれスタート信号をラ
ッチしたタイミングで第１アナログスイッチＳＷ１Ａ〜
ＳＷｎＡ及び第２アナログスイッチＳＷ１Ｂ〜ＳＷｎＢ
の一方を選択する選択動作を行う。この選択動作は外部
から供給され例えば１フレーム毎に反転される極性信号
に基づいて行われる。
タＦＦ１〜ＦＦ（ｎ／８）がそれぞれスタート信号をラ
ッチしたタイミングで第１アナログスイッチＳＷ１Ａ〜
ＳＷｎＡ及び第２アナログスイッチＳＷ１Ｂ〜ＳＷｎＢ
の一方を選択する選択動作を行う。この選択動作は外部
から供給され例えば１フレーム毎に反転される極性信号
に基づいて行われる。
【００２６】正極性フレームでは、第１アナログスイッ
チＳＷ１Ａ〜ＳＷｎＡがシフトレジスタＳＲのシフト動
作に同期して、８個単位で順次選択される。第１アナロ
グスイッチＳＷ１Ａ〜ＳＷｎＡはそれぞれ選択回路ＳＬ
１〜ＳＬｎによって選択されたタイミングでビデオバス
Ａ１〜Ａ８上の画素信号をサンプルホールドし信号線Ｘ
１〜Ｘｎに出力する。
チＳＷ１Ａ〜ＳＷｎＡがシフトレジスタＳＲのシフト動
作に同期して、８個単位で順次選択される。第１アナロ
グスイッチＳＷ１Ａ〜ＳＷｎＡはそれぞれ選択回路ＳＬ
１〜ＳＬｎによって選択されたタイミングでビデオバス
Ａ１〜Ａ８上の画素信号をサンプルホールドし信号線Ｘ
１〜Ｘｎに出力する。
【００２７】他方、負極性フレームでは、第２アナログ
スイッチＳＷ１Ｂ〜ＳＷｎＢがシフトレジスタＳＲのシ
フト動作に同期して８個単位で順次選択される。第２ア
ナログスイッチＳＷ１Ｂ〜ＳＷｎＢはそれぞれ選択回路
ＳＬ１〜ＳＬｎによって選択されたタイミングでビデオ
バスＢ１〜Ｂ８上の画素信号をサンプルホールドし信号
線Ｘ１〜Ｘｎに出力する。
スイッチＳＷ１Ｂ〜ＳＷｎＢがシフトレジスタＳＲのシ
フト動作に同期して８個単位で順次選択される。第２ア
ナログスイッチＳＷ１Ｂ〜ＳＷｎＢはそれぞれ選択回路
ＳＬ１〜ＳＬｎによって選択されたタイミングでビデオ
バスＢ１〜Ｂ８上の画素信号をサンプルホールドし信号
線Ｘ１〜Ｘｎに出力する。
【００２８】上述の信号線駆動回路１９ａでは、ｎ組の
第１及び第２アナログスイッチＳＷ１Ａ及びＳＷ１Ｂ、
ＳＷ２Ａ及びＳＷ２Ｂ、…、ＳＷｎＡ及びＳＷｎＢがそ
れぞれｎ本の信号線に割当てられる。シフトレジスタＳ
Ｒ及び選択回路ＳＬ１〜ＳＬｎがこれらｎ組のアナログ
スイッチＳＷ１Ａ及びＳＷ１Ｂ、ＳＷ２Ａ及びＳＷ２
Ｂ、…、ＳＷｎＡ及びＳＷｎＢを８組単位で順次選択
し、第１及び第２アナログスイッチのうちの一方を導通
させる。
第１及び第２アナログスイッチＳＷ１Ａ及びＳＷ１Ｂ、
ＳＷ２Ａ及びＳＷ２Ｂ、…、ＳＷｎＡ及びＳＷｎＢがそ
れぞれｎ本の信号線に割当てられる。シフトレジスタＳ
Ｒ及び選択回路ＳＬ１〜ＳＬｎがこれらｎ組のアナログ
スイッチＳＷ１Ａ及びＳＷ１Ｂ、ＳＷ２Ａ及びＳＷ２
Ｂ、…、ＳＷｎＡ及びＳＷｎＢを８組単位で順次選択
し、第１及び第２アナログスイッチのうちの一方を導通
させる。
【００２９】このように図１に示すこの発明の第１の実
施形態では、選択回路通過後の配線を交差させた構成を
有する。即ち、互いに隣接するブロックの隣り合う２つ
の選択回路の各第１及び第２出力が、互いに他方の第１
及び第２アナログスイッチの第１及び第２制御入力に接
続されている。この構成により、例えばアナログスイッ
チＳＷ８Ａ及びＳＷ８Ｂの場合、ブロック２がレジスタ
ＦＦ２のシフト出力により選択されている期間に、ビデ
オバスＡ８又はＢ８上の信号をサンプルし、信号線Ｘ８
に供給する。又、アナログスイッチＳＷ９Ａ及びＳＷ９
Ｂの場合、ブロック１がレジスタＦＦ１のシフト出力に
より選択されている期間に、ビデオバスＡ１又はＢ１上
の信号をサンプルし、信号線Ｘ９に供給する。従って、
シフトレジスタＳＲのレジスタＦＦ１、ＦＦ２…を構成
するＴＦＴの特性のバラツキ起因の回路遅延によって生
じる映像のブロックムラを目立たなくすることができ
る。
施形態では、選択回路通過後の配線を交差させた構成を
有する。即ち、互いに隣接するブロックの隣り合う２つ
の選択回路の各第１及び第２出力が、互いに他方の第１
及び第２アナログスイッチの第１及び第２制御入力に接
続されている。この構成により、例えばアナログスイッ
チＳＷ８Ａ及びＳＷ８Ｂの場合、ブロック２がレジスタ
ＦＦ２のシフト出力により選択されている期間に、ビデ
オバスＡ８又はＢ８上の信号をサンプルし、信号線Ｘ８
に供給する。又、アナログスイッチＳＷ９Ａ及びＳＷ９
Ｂの場合、ブロック１がレジスタＦＦ１のシフト出力に
より選択されている期間に、ビデオバスＡ１又はＢ１上
の信号をサンプルし、信号線Ｘ９に供給する。従って、
シフトレジスタＳＲのレジスタＦＦ１、ＦＦ２…を構成
するＴＦＴの特性のバラツキ起因の回路遅延によって生
じる映像のブロックムラを目立たなくすることができ
る。
【００３０】図２はこの発明の第２の実施形態の構成を
示す図である。この図では簡単のため、走査線駆動回路
１８、ｍｘｍの液晶素子マトリクス、及び対抗電極駆動
回路２０は省略され、複数のアナログスイッチ及びビデ
オバスは簡略された形式で示されているが、これらは図
１と同一構成である。
示す図である。この図では簡単のため、走査線駆動回路
１８、ｍｘｍの液晶素子マトリクス、及び対抗電極駆動
回路２０は省略され、複数のアナログスイッチ及びビデ
オバスは簡略された形式で示されているが、これらは図
１と同一構成である。
【００３１】レジスタＦＦ１〜ＦＦ…は直列に接続さ
れ、外部から水平走査周期で供給されるスタート信号を
シフトクロック信号に応答してラッチし、シフトするシ
フトレジスタＳＲを構成し、１ブロックは１個のレジス
タを含んでいる。各ブロックの構成は同様であるので、
ここでは、ブロック２の構成について主に説明する。
れ、外部から水平走査周期で供給されるスタート信号を
シフトクロック信号に応答してラッチし、シフトするシ
フトレジスタＳＲを構成し、１ブロックは１個のレジス
タを含んでいる。各ブロックの構成は同様であるので、
ここでは、ブロック２の構成について主に説明する。
【００３２】レジスタＦＦ２の出力は８個の選択回路Ｓ
Ｌ９〜ＳＬ１６の第１入力に並列に供給され、選択回路
ＳＬ９〜ＳＬ１６の第２入力には極性信号が各々供給さ
れている。選択回路ＳＬ９の第１及び第２出力は、ブロ
ック１のアナログスイッチＳＷ８Ａ及びＳＷ８Ｂの制御
入力に各々接続される。アナログスイッチＳＷ９Ａ及び
ＳＷ９Ｂの制御入力は、ブロック１の選択回路ＳＬ８の
第１及び第２出力に接続されている。同様に、選択回路
ＳＬ１６の第１及び第２出力は、次のブロックの隣接す
るアナログスイッチの制御入力に接続され、アナログス
イッチＳＷ１６Ａ及びＳＷ１６Ｂの制御入力は次のブロ
ックの隣接する選択回路の第１及び第２出力に接続され
る。
Ｌ９〜ＳＬ１６の第１入力に並列に供給され、選択回路
ＳＬ９〜ＳＬ１６の第２入力には極性信号が各々供給さ
れている。選択回路ＳＬ９の第１及び第２出力は、ブロ
ック１のアナログスイッチＳＷ８Ａ及びＳＷ８Ｂの制御
入力に各々接続される。アナログスイッチＳＷ９Ａ及び
ＳＷ９Ｂの制御入力は、ブロック１の選択回路ＳＬ８の
第１及び第２出力に接続されている。同様に、選択回路
ＳＬ１６の第１及び第２出力は、次のブロックの隣接す
るアナログスイッチの制御入力に接続され、アナログス
イッチＳＷ１６Ａ及びＳＷ１６Ｂの制御入力は次のブロ
ックの隣接する選択回路の第１及び第２出力に接続され
る。
【００３３】選択回路ＳＬ１１の第１及び第２出力は、
ブロック１のアナログスイッチＳＷ６Ａ及びＳＷ６Ｂの
制御入力に各々接続される。アナログスイッチＳＷ１１
Ａ及びＳＷ１１Ｂの制御入力は、ブロック１の選択回路
ＳＬ６の第１及び第２出力に接続されている。同様に、
選択回路ＳＬ１６の第１及び第２出力は、次のブロック
の隣接するアナログスイッチの制御入力に接続され、ア
ナログスイッチＳＷ１６Ａ及びＳＷ１６Ｂの制御入力は
次のブロックの隣接する選択回路の第１及び第２出力に
接続される。又、選択回路ＳＬ１４の第１及び第２出力
は、次のブロックの最初から３番目のアナログスイッチ
の制御入力に接続され、アナログスイッチＳＷ１４Ａ及
びＳＷ１４Ｂの制御入力は次のブロックの最初から３番
目の選択回路の第１及び第２出力に接続される。
ブロック１のアナログスイッチＳＷ６Ａ及びＳＷ６Ｂの
制御入力に各々接続される。アナログスイッチＳＷ１１
Ａ及びＳＷ１１Ｂの制御入力は、ブロック１の選択回路
ＳＬ６の第１及び第２出力に接続されている。同様に、
選択回路ＳＬ１６の第１及び第２出力は、次のブロック
の隣接するアナログスイッチの制御入力に接続され、ア
ナログスイッチＳＷ１６Ａ及びＳＷ１６Ｂの制御入力は
次のブロックの隣接する選択回路の第１及び第２出力に
接続される。又、選択回路ＳＬ１４の第１及び第２出力
は、次のブロックの最初から３番目のアナログスイッチ
の制御入力に接続され、アナログスイッチＳＷ１４Ａ及
びＳＷ１４Ｂの制御入力は次のブロックの最初から３番
目の選択回路の第１及び第２出力に接続される。
【００３４】ブロック２内の上記以外の選択回路は、選
択回路ＳＬ１０及びアナログスイッチＳＷ１０Ａ及びＳ
Ｗ１０Ｂのように、ブロック２内の対応する第１及び第
２アナログスイッチの制御入力に接続されている。
択回路ＳＬ１０及びアナログスイッチＳＷ１０Ａ及びＳ
Ｗ１０Ｂのように、ブロック２内の対応する第１及び第
２アナログスイッチの制御入力に接続されている。
【００３５】このように本発明の第２の実施形態では、
互いに隣接するブロックの隣り合う２つの選択回路の各
第１及び第２出力が、互いに他方の第１及び第２アナロ
グスイッチの第１及び第２制御入力に接続され、更に各
ブロックの最初から３番目の選択回路の出力が前ブロッ
クの終わりから３番目のアナログスイッチの制御入力に
接続され、同様に各ブロックの最初から３番目のアナロ
グスイッチ組の制御入力が前ブロックの終わりから３番
目の選択回路の出力に接続されている。この構成によ
り、映像のブロックムラは更に目立たなくなる。
互いに隣接するブロックの隣り合う２つの選択回路の各
第１及び第２出力が、互いに他方の第１及び第２アナロ
グスイッチの第１及び第２制御入力に接続され、更に各
ブロックの最初から３番目の選択回路の出力が前ブロッ
クの終わりから３番目のアナログスイッチの制御入力に
接続され、同様に各ブロックの最初から３番目のアナロ
グスイッチ組の制御入力が前ブロックの終わりから３番
目の選択回路の出力に接続されている。この構成によ
り、映像のブロックムラは更に目立たなくなる。
【００３６】
【発明の効果】以上のように本発明によれば、複数の画
素ブロックで構成される液晶表示装置において、各ブロ
ックを選択するためのシフトレジスタ内の各レジスタを
構成するＴＦＴの特性のバラツキ起因の回路遅延によっ
て生じる映像のブロックムラを目立たなくすることがで
きる。
素ブロックで構成される液晶表示装置において、各ブロ
ックを選択するためのシフトレジスタ内の各レジスタを
構成するＴＦＴの特性のバラツキ起因の回路遅延によっ
て生じる映像のブロックムラを目立たなくすることがで
きる。
【図１】本発明の第１の実施形態に係る液晶表示装置の
構成を示す等価回路図である。
構成を示す等価回路図である。
【図２】本発明の第２の実施形態に係る液晶表示装置の
構成を示す等価回路図である。
構成を示す等価回路図である。
【図３】従来の液晶表示装置の構成を示す等価回路図で
ある。
ある。
１３…薄膜トランジスタ １４…画素電極 １５…液晶層 １６…対向電極 １８…走査線駆動回路 １９、１９ａ…信号線駆動回路 ＳＲ…シフトレジスタ ＳＬ１〜ＳＬｎ…選択回路 ＦＦ１〜ＦＦ（ｎ／８）…レジスタ Ｘ１〜Ｘｎ…信号線 Ｙ１〜Ｙｎ…走査線 ＳＷ１Ａ〜ＳＷｎＡ…第１アナログスイッチ ＳＷ１Ｂ〜ＳＷｎＢ…第２アナログスイッチ
Claims (4)
- 【請求項１】外部から水平走査周期で供給されるスター
ト信号をシフトクロック信号に応答してラッチしシフト
するシフトレジスタにより順次選択される各回路ブロッ
クにより構成された液晶表示装置であって、各回路ブロ
ックは画素ブロック及び信号線駆動回路ブロックからな
り、 前記画素ブロックは、マトリクスの行に沿って形成され
る走査線と、列に沿って形成される信号線と、前記走査
線と信号線の各交点において前記信号線に薄膜トランジ
スタを介して接続される液晶画素とを有し、 前記信号線駆動回路ブロックは、画像信号を供給する所
定数のビデオバスと、前記シフトレジスタの出力信号に
応じて前記ビデオバスと対応する信号線を接続する接続
回路とを有し、 隣り合う回路ブロックにおいて、一方の回路ブロック内
の任意の信号線には、前記他方回路ブロックの選択タイ
ミングで前記ビデオバスから画像信号が提供されること
を特徴とする液晶表示装置。 - 【請求項２】前記信号線駆動回路ブロックは、水平方向
に連続する所定数の画素に対する正極性及び負極性画素
信号が外部から供給される所定数組のビデオバスと、前
記ビデオバス上の前記正極性及び負極性の画素信号の一
方の信号を、その制御入力に供給される選択信号に応じ
て、対応する信号線に供給するスイッチング素子と、前
記シフトレジスタの出力信号に応じて前記スイッチング
素子に前記選択信号を出力する選択回路とを有し、 隣り合う信号線駆動回路ブロックにおいて、一方のブロ
ック内の他方ブロック側に設けられた選択回路の出力及
び前記スイッチング素子の制御入力が、前記他方ブロッ
ク内の前記一方のブロック側に設けられた前記スイッチ
ング素子の制御入力及び前記選択回路の出力に各々接続
されることを特徴とする請求項１記載の液晶表示装置。 - 【請求項３】前記信号線駆動回路ブロックは、水平方向
に連続する所定数の画素に対する正極性及び負極性画素
信号が外部から供給される所定数組のビデオバスと、前
記ビデオバス上の前記正極性及び負極性の画素信号の一
方の信号を、その制御入力に供給される選択信号に応じ
て、対応する信号線に出力するスイッチング素子と、前
記シフトレジスタの出力信号に応じて前記スイッチング
素子に前記選択信号を供給する選択回路とを有し、 隣り合う信号線駆動回路ブロックにおいて、一方のブロ
ック内の最終段の選択回路の及び前記スイッチング素子
の制御入力が、前記他方ブロック内の初段に設けられた
前記スイッチング素子の制御入力及び前記選択回路の出
力に各々接続されることを特徴とする請求項１記載の液
晶表示装置。 - 【請求項４】前記信号線駆動回路ブロックは、水平方向
に連続する所定数の画素に対する正極性及び負極性画素
信号が外部から供給される所定数組のビデオバスと、前
記ビデオバス上の前記正極性及び負極性の画素信号の一
方の信号を、入力される選択信号に応じて、対応する信
号線に供給するスイッチング素子と、前記シフトレジス
タの出力信号に応じて前記スイッチング素子に前記選択
信号を供給する選択回路とを有し、 隣り合う信号線駆動回路ブロックにおいて、一方のブロ
ック内の最終段の選択回路の及び前記スイッチング素子
の制御入力が、前記他方ブロック内の初段に設けられた
前記スイッチング素子の制御入力及び前記選択回路の出
力に各々接続され、更に一方のブロック内の最後から３
段目の選択回路の及び前記スイッチング素子の制御入力
が、前記他方ブロック内の最初から３段目に設けられた
前記スイッチング素子の制御入力及び前記選択回路の出
力に各々接続されことを特徴とする請求項１記載の液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2571998A JPH11224076A (ja) | 1998-02-06 | 1998-02-06 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2571998A JPH11224076A (ja) | 1998-02-06 | 1998-02-06 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224076A true JPH11224076A (ja) | 1999-08-17 |
Family
ID=12173613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2571998A Pending JPH11224076A (ja) | 1998-02-06 | 1998-02-06 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11224076A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698031B1 (ko) * | 2000-12-07 | 2007-03-23 | 엘지.필립스 엘시디 주식회사 | 접합 액정표시소자 및 그 구동 방법 |
| KR101192794B1 (ko) | 2006-02-20 | 2012-10-18 | 엘지디스플레이 주식회사 | 액정 표시 장치 |
-
1998
- 1998-02-06 JP JP2571998A patent/JPH11224076A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698031B1 (ko) * | 2000-12-07 | 2007-03-23 | 엘지.필립스 엘시디 주식회사 | 접합 액정표시소자 및 그 구동 방법 |
| KR101192794B1 (ko) | 2006-02-20 | 2012-10-18 | 엘지디스플레이 주식회사 | 액정 표시 장치 |
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