JPH11224246A

JPH11224246A - 行列ベクトル乗算器

Info

Publication number: JPH11224246A
Application number: JP10025396A
Authority: JP
Inventors: Yoshiro Tsuboi; 井芳朗坪
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-02-06
Filing date: 1998-02-06
Publication date: 1999-08-17
Anticipated expiration: 2018-02-06
Also published as: JP3895031B2

Abstract

(57)【要約】【課題】不必要な演算を省略して演算効率の改善を図
ると共に消費電力の上昇を抑え、データ蓄積手段と読出
し専用記憶手段の構造を簡略化する。【解決手段】行列データを符号−絶対値表現で蓄積す
る蓄積手段１１と、列方向のアドレスを指定して列の符
号を制御するカウンタ１３および行方向のデータの加算
を制御するセレクタ１４を含む演算制御手段１２と、行
列データの符号と反対符号を保持して符号制御信号によ
り列符号を出力するＲＯＭ１５と、この符号を制御して
演算量を低減させた累積加算手段２０とを備え、この手
段２０は、並列接続された複数の累積加算回路２１より
成り、各回路２１は、アドレスの１周期ごとに絶対値部
分を１ビット左シフトする入力レジスタ２３，加算制御
信号に応じてＲＯＭからのデータの加算・非加算を切り
換える加算器２４，その積算値を１ビット左シフトする
出力レジスタ２５より各々が構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、行列ベクトル乗算
器に係り、特に行列（マトリックス）とベクトルの演算
処理を高速かつ低消費電力で行なうことができる行列ベ
クトル乗算器に関するものである。

【０００２】

【従来の技術】画像データ圧縮のための基礎的な要素ア
ルゴリズムとして広く用いられているものに、離散コサ
イン変換（以下、ＤＣＴ― Discrete Cosine Transform
―と略記する。）方法およびその逆変換（以下、ＩＤＣ
Ｔ―Inverse Discrete CosineTransform ―と略記す
る。）方法を用いた帯域圧縮技術がある。上記のＤＣＴ
やＩＤＣＴはいずれも直交変換の一種であるが、実際の
演算においては定数係数のマトリックスとベクトルの乗
算であり、画素値のベクトルｘ_n、ＤＣＴ係数のベクト
ルＸ_kに対し下式で定義される：

【０００３】

【数１】動画像圧縮の国際標準規格であるＭＰＥＧ（Moving Pic
ture Experts Group）１、ＭＰＥＧ２等においては水平
方向・垂直方向に各々８画素ずつの６４画素からなる正
方形型の領域（ブロック）を単位としたＮ＝８の２次元
ＤＣＴおよびＩＤＣＴが用いられている。

【０００４】動画像圧縮装置は一般に演算量が非常に大
きく、特に実時間処理が必要な利用形態（ＨＤＴＶ放
送、ＴＶ電話、映像監視システム等）における動画像圧
縮符号化・復号化はその処理系に対して要求される性能
が非常に高くなっている。このため、上記離散コサイン
変換および逆変換の計算も高速アルゴリズムと専用ハー
ドウェアを用いて処理するのが一般的であり、積和演算
の回数を大幅に削減できるチェン（Ｃｈｅｎ）の高速ア
ルゴリズムや、乗算器を用いずに計算を実行できる分散
演算（ＤＡ―Distributed Arithmetic―）法などの方式
が広範に用いられており、これらを応用した専用ハード
ウェアの構成としては、例えば文献IEICETrans. Electr
on., Vol. E75-C(1992), No.4 pp.390-397 等に開示さ
れている。ここではＤＡ法による離散コサイン変換の計
算方法、およびハードウェアの構成方法を簡単に説明す
る。

【０００５】まず、上記式（１）のマトリックス−ベク
トル乗算の第ｋ行は次のような内積の形に表すことがで
きる：

【０００６】

【数２】さらに、ハードウェアのデータパスのビット幅をＭとす
る時、各Ｘ_nは２進数（２の補数表現）で：

【０００７】

【数３】と表されるので、上記式（２）は内積の線形性を用いる
と：

【０００８】

【数４】の形となる。ここで、部分和

【０００９】

【数５】は入力データ｛ｘ_n｝のｉビット目｛ｂ_n,i｝の関数で
あるが、予めあらゆるビットパターン（２^N通り）につ
いて計算しメモリに格納しておけば、｛ｂ_n,i｝をＮビ
ットのアドレスとみなして読み出すことができる。ま
た、２^i-1の乗算はｉ−１ビットの左シフトに対応して
いることに注意すると、結局上記式（４）はＮビットア
ドレスのメモリ参照と左シフト、加算および減算の組み
合わせにより求めることができることが分かる。

【００１０】ＤＡ法は上述の原理を応用したものであ
り、以下、Ｎ＝８の場合の具体的な乗算器の構成とその
手順の一例について図１０ないし図１２を参照しながら
説明する。まず、図１０を用いて従来の行列ベクトル乗
算器の回路構成について説明する。図１０において、従
来の行列ベクトル演算回路は、各行毎に入力ポートを有
し、第１の所定数であるｎ列と第２の所定数であるｋ行
の縦横方向に０か１の情報が配列されたデータとしての
マトリックス１と、図１１を用いて後述するようなテー
ブルを格納すると共にアドレス信号により前記マトリッ
クス１のｉビット目毎の行方向から読み出された情報に
より前記テーブルの対応する項目が読み出される読出し
専用メモリ（以下、ＲＯＭ―Read Only Memory―と略記
する。）２と、このＲＯＭ２より読出された値を累積加
算する累積加算器５と、を備えている。

【００１１】累積加算器５は、ＲＯＭ２に格納されたテ
ーブルより読み出したビットスライスを所定量、例えば
３ビットずつシフトさせるシフタ６と、このシフタ６の
出力を順次に累積加算する２入力１出力の加算器７と、
加算器７の出力を一時的に蓄積すると共に前記加算器７
の他方の入力側にその出力を供給する出力レジスタ８
と、を備えている。この従来の演算回路によれば、実質
上はシフタ３と加算器４だけでマトリックス・ベクトル
演算を行なっているために、簡単な構成で複雑な演算を
処理することができ、汎用の演算器回路を適用できる長
所がある。

【００１２】上記構成の従来の行列ベクトル乗算器の動
作について説明する。まず、図１１に示すように、全て
の８ビットパターン｛ｂ_n｝（２⁸＝２５６通り）につ
いてマトリックスの各行ｋ（ｋ＝０，…，７）に対応す
る部分和をあらかじめ必要な精度（例えば１６ビット）
で計算したテーブルを作成する。図１１に示されるテー
ブルは、上述したように、図１０に示すＲＯＭ２に予め
格納されている。このＲＯＭ２は、８ビットのアドレス
で１６ビットの精度を有する場合、その容量は４キロバ
イトとなる。

【００１３】次に、８個の入力データ｛ｘ_n；ｎ＝０，
…，７｝の各々から２進表現の最下位ビット（以下、Ｌ
ＳＢ― Least Significant Bit―と略記する。）を取り
出して、この８ビット｛ｂ_n,0｝をアドレス信号として
前記ＲＯＭ２から読出した部分和のデータを各行ごとに
累積加算器５により積算する。続いて、下から２番目の
ビット｛ｂ_n,1｝をアドレスとして部分和のデータをＲ
ＯＭ２から読み出した後、１ビット左シフトを行ない
（これが２を乗算することに相当している）、累積加算
器５により積算する。以下同様に、図１１に示すよう
に、下からｉ番目のビットについて部分和をｉ−１ビッ
ト左シフトして積算する動作｛図１２（ａ）（ｂ）参
照｝を最上位ビット（以下、ＭＳＢ―Most Significant
Bit―と略記する。）の直前まで繰り返すことにより、
上記式（４）の第２項が累積加算器に積算される。ＭＳ
Ｂについては符号ビットであるため、｛ｂ_n,M-1｝のア
ドレスで部分和を読み出して、これを「Ｍ−１」ビット
だけ左へシフトした後、符号を反転してから積算を行な
うと上記式（４）の第１項が加算されて、式（４）の解
が求められることになる。

【００１４】この方法を用いると、乗算専用のハードウ
ェアを用意することなく図１０に示すようにな簡単な汎
用の演算回路により行列（マトリックス）とベクトルデ
ータとの積を簡単に計算することができるため、ハード
ウェア量を節約して高速に処理をする目的には適してい
る。

【００１５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の行列ベクトル乗算器によれば、入力データの性
質や内容の相関に関係なく、その演算量やハードウェア
の稼働率は常に一定であるため、例えば「０」を連続的
に演算する等のように、自明な計算や不必要な計算につ
いても累積加算器５を動作させなければならず、演算効
率が良好でないという問題があった。

【００１６】また、良く知られているように、ＤＡ法に
おいてはどのような性質を持ったデータ列に対しても常
に同じ動作を行なうことになり、上述の例のように不要
な計算や自明な計算を繰り返すことに起因するスイッチ
ング動作の機会が増加し、このため効率が悪いばかりで
なく、消費電力の増加を招くという問題もあった。さら
に、メモリへのアクセスが入力データの各桁をアドレス
としたランダムアクセスとなるので、メモリに高度な機
能が要求されることになり、マトリックス１を読み込む
ＲＯＭ２の構造が複雑になってしまうという問題点もあ
った。

【００１７】本発明の目的は、画像処理等に頻繁に現れ
る定数成分の行列（マトリックス）とベクトル変数の乗
算を行なう演算回路を、汎用の乗算器を用いるのではな
く、並列に動作する加算器およびシフタと、マトリック
スの成分を保持する読み出し専用メモリとを用いて構成
することにより、不必要な演算を省略して演算効率の改
善を図ると共に消費電力の上昇を抑え、更にマトリック
ス回路の構造が簡単なもので済む行列ベクトル乗算器を
提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る行列ベクトル乗算器は、第１の所定数
より成る列成分と第２の所定数より成る行成分により構
成される行列データを符号部分と絶対値部分とにより表
現して順次蓄積する行列データ蓄積手段と、前記行列デ
ータ蓄積手段に蓄積された行列データの特定の列成分の
列番号を指定するアドレス制御信号を出力すると共に前
記行列データの前記符号部分を符号制御信号として出力
する符号制御部と、前記アドレス制御信号に対応する前
記行列データの前記絶対値部分を加算制御信号として出
力する加算制御部と、を含む演算制御手段と、前記行列
データの特定の列成分の符号とその反対符号とを予め格
納すると共に前記符号制御部より出力される前記アドレ
ス制御信号および前記符号制御信号に基づいて対応する
列成分の符号を順次出力する読出し専用記憶手段と、前
記行列データの前記行成分ごとに設けられて前記読出し
専用記憶手段より供給された前記列成分の符号を一時的
に蓄積すると共に前記符号制御信号および加算制御信号
に基づいて前記アドレス制御信号の１周期ごとに前記行
列データの前記絶対値部分を所定量ずつ所定方向に移動
させる複数の入力蓄積部と、前記加算制御信号に応じて
前記複数の入力蓄積部のそれぞれに入力される加算制御
信号に応じて前記読み出し専用記憶手段からのデータの
加算・非加算を切り換える複数の加算部と、前記複数の
加算部の各々の積算値を一時的に蓄積すると共にこの積
算値を前記所定量ずつ前記所定方向に移動させる複数の
出力蓄積部と、より各々が構成される複数の累積加算回
路より成る累積加算手段と、を備えることを特徴として
いる。

【００１９】また、請求項２に係る行列ベクトル乗算器
は、請求項１に記載の乗算器において、前記累積加算手
段の入力蓄積部が前記符号制御信号および加算制御信号
に基づいて前記行列データの前記絶対値部分を１ビット
ずつ左へシフトさせるシフト機能を備えた入力レジスタ
により構成され、前記出力蓄積部が前記符号制御信号お
よび加算制御信号に基づいて前記加算部の積算値を１ビ
ットずつ左にシフトさせて出力する出力レジスタにより
構成されていることを特徴としている。

【００２０】また、請求項３に係る行列ベクトル乗算器
は、請求項１に記載の乗算器において、前記累積加算手
段の入力蓄積部が前記符号制御信号および加算制御信号
に基づいて前記行列データの前記絶対値部分を１ビット
ずつ右へシフトさせるシフト機能を備えた入力レジスタ
により構成され、前記出力蓄積部が前記符号制御信号お
よび加算制御信号に基づいて前記加算部の積算値を１ビ
ットずつ右にシフトさせて出力する出力レジスタにより
構成されていることを特徴としている。

【００２１】また、請求項４に係る行列ベクトル乗算器
は、請求項１に記載の乗算器において、前記累積加算手
段の前記累積加算回路が前記行列データの列数である前
記第１の所定数と同数設けられ、前記読出し専用記憶手
段は前記行列データの前記第１の所定数と同数の行成分
データを同時に出力し、前記累積加算回路が並列に動作
して前記読出し専用記憶手段からの行成分のデータを積
算することを特徴としている。

【００２２】また、請求項５に係る行列ベクトル乗算器
は、請求項１に記載の乗算器において、前記累積加算器
が、前記行列データ蓄積手段より入力される前記加算制
御信号およびアドレス制御信号の組み合わせにより、内
容を０に設定するリセットモード，現在の値を更新する
通常モード，現在の値を保持するホールドモード，およ
び入力を１ビットシフトして内部に設定するシフトモー
ドのそれぞれのモードを切り換える機能を有する一対の
前記入力蓄積部および出力蓄積部が一方の入力と出力に
接続され、さらに前記出力蓄積部の出力が分岐して他方
の入力に接続されるよう構成されていることを特徴とし
ている。

【００２３】また、請求項６に係る行列ベクトル乗算器
は、請求項１に記載の乗算器において、前記演算制御手
段の前記符号制御部が、クロック信号ごとにその内容を
１つずつ積算するカウンタにより構成されていることを
特徴としている。

【００２４】さらに、請求項７に係る行列ベクトル乗算
器は、請求項６に記載の乗算器において、前記演算制御
手段の符号制御部は、前記カウンタの前記クロック信号
の下位側の複数のビットにより前記アドレス制御信号を
発生させることを特徴としている。

【００２５】また、請求項８に係る行列ベクトル乗算器
は、請求項１に記載の乗算器において、前記累積加算手
段は、前記行列データ蓄積手段の蓄積する行列データの
最下位ビットを前記加算制御信号として用い、前記アド
レス制御信号が１周期を経過するごとに前記加算制御部
と前記複数の出力蓄積部を構成する個々の出力蓄積部を
１ビット右シフトすることを特徴としている。

【００２６】さらに、請求項９に係る行列ベクトル乗算
器は、請求項８に記載の乗算器において、前記累積加算
手段が、前記入力蓄積部の入力データビット幅分だけ左
シフトした位置に、前記読出し専用記憶手段から読出さ
れたデータの符号拡張を行なってから保持するように構
成されていることを特徴としている。

【００２７】また、請求項１０に係る行列ベクトル乗算
器は、請求項１に記載の乗算器において、前記演算制御
手段の前記加算制御部が、前記行列データ蓄積手段の任
意の桁からなるビット列を選択して、これを前記加算制
御信号である選択信号として送出する機能を備えるセレ
クタより構成されていることを特徴としている。

【００２８】また、請求項１１に係る行列ベクトル乗算
器は、請求項１０に記載の乗算器において、前記演算制
御手段の前記符号制御部がクロック信号ごとにその内容
を１つずつ積算するカウンタにより構成され、このカウ
ンタの上位側の複数のビットを前記セレクタの選択信号
として前記累積加算手段が用いることを特徴としてい
る。

【００２９】したがって、本発明に係る行列ベクトル乗
算器によれば、Ｎ成分からなる入力データの各成分を上
位の桁よりビットごとに取り出して、得られたビット列
（Ｎbit）を制御信号として加算器の動作モードを順次
切り替え、ＲＯＭから読み出された各ビットに対応する
係数データを積算する。この際、制御ビットが１ならば
レジスタに保持されたデータを加算し、０ならばレジス
タをホールドするようにモードを切り替えることによ
り、不必要な加算動作をレジスタの更新によるスイッチ
ングを減らすことができ、低消費電力動作が可能とな
る。Ｎ個の係数データを処理したら結果を１ビット左シ
フトし、入力データの次の桁について同様の操作を繰り
返す。以下同様に全桁を処理するまで繰り返すことにな
る。

【００３０】上述の手順により、行列の乗算を正しく行
なうために、累積加算手段の入力データに２の補数表現
ではなく符号−絶対値表現を用いている。ＭＰＥＧ等の
動き補償を用いた動画像圧縮処理においては、Ｐ−ピク
チャ等の差分画像のデータは０の周辺に集中している確
率が高いため、符号−絶対値表現を用いて表すと上位ビ
ットの０の個数が多くなるため、０が連続的に現れるマ
トリックスにおいては動作モードをホールド状態にする
ことにより、スイッチングの回数を一層少なくすること
ができる。

【００３１】

【発明の実施の形態】以下、本発明に係る行列ベクトル
乗算器の実施形態について図面を参照しながら詳細に説
明する。まず、図１を参照して本発明の基本原理として
の第１実施形態に係る行列ベクトル乗算器の構成につい
て説明する。

【００３２】図１において、第１実施形態に係る行列ベ
クトル乗算器１０は、第１の所定数であるｎ個より成る
列成分と第２の所定数であるｋ個より成る行成分より構
成される行列データを符号部分と絶対値部分とにより表
現して順次蓄積する行列データ蓄積手段１１と、前記行
列データの特定の列成分の列番号を指定するアドレス信
号ヲ出力すると共に前記行列データの符号部分を符号制
御信号として出力する符号制御部１３と、前記アドレス
制御信号に対応する前記行列データの前記絶対値部分を
加算制御信号として出力する加算制御部１４と、を含む
演算制御手段１２と、前記行列データの特定の列成分の
符号とその反対符号とを予め格納すると共に前記符号制
御部より出力される前記アドレス制御信号および前記符
号制御信号に基づいて対応する列成分の符号を順次出力
する読出し専用記憶手段（以下、ＲＯＭ）１５と、前記
行列データの前記第１の所定数ｎと同数のｎ個設けられ
た複数の累積加算回路２１ａないし２１ｎを有する累積
加算手段２０と、を備えている。

【００３３】上記累積加算手段２０は並列接続された複
数の累積加算回路２１ａ〜２１ｎを有しており、この複
数の累積加算回路２１ａ〜２１ｎは、前記行列データの
前記行成分ごとに設けられて前記ＲＯＭ１５より供給さ
れた前記列成分の符号を一時的に蓄積すると共に前記符
号制御信号および加算制御信号に基づいて前記アドレス
制御信号の１周期ごとに前記行列データの前記絶対値部
分を所定量ずつ所定方向に移動させる複数の入力蓄積部
２３ａ〜２３ｎと、前記加算制御信号に応じて前記複数
の入力蓄積部２３ａ〜２３ｎのそれぞれに入力される加
算制御信号に応じて前記読み出し専用記憶手段からのデ
ータの加算・非加算を切り換える複数の加算部２４ａ〜
２４ｎと、前記複数の加算部２４ａ〜２４ｎの各々の積
算値を一時的に蓄積すると共にこの積算値を前記所定量
ずつ前記所定方向に移動させる複数の出力蓄積部２５ａ
〜２５ｎと、をそれぞれ備えている。

【００３４】なお、第１実施形態に係る行列ベクトル乗
算器の動作については、以降に詳述する第２ないし第４
実施形態の動作の説明により補完するものとしてその詳
細説明を省略する。

【００３５】次に、本発明の第２実施形態に係る行列ベ
クトル乗算器について、図２ないし図６を参照しながら
詳細に説明する。この第２実施形態に係る行列ベクトル
乗算器は、上記第１実施形態に係る乗算器の構成を更に
具体的なものにして説明するものである。

【００３６】第２実施形態に係る乗算器は、Ｎ個の入力
データを符号−絶対値表現の形で格納するＮ個のＭビッ
トのレジスタと、そのレジスタ群のＭ−１桁目から取り
出したＮビットのうち１つを指定するＮ：１セレクタ、
マトリックスの成分のデータを格納し列ごとに読み出す
ことのできるＲＯＭ、Ｎ個が並列に動作してＲＯＭから
のデータを積算する累積加算器、マトリックスの列番号
を指定する信号を発生するカウンタとから構成される。
以下、Ｎ＝８、Ｍ＝１２の場合についてそのアルゴリズ
ム、構成方法、機能および効果を説明する。ここで、上
記第１実施形態に係る乗算器１０の構成において、第１
の所定数が「８」であり第２の所定数が「１２」という
ことになる。

【００３７】まず、第２実施形態に係る乗算器のアルゴ
リズムについて説明する。入力データのｘ_nはビット幅
を１２として符号−絶対値表現を用いると：

【００３８】

【数６】と表すことができるので、前記（２）の内積計算は線形
性を用いると、

【００３９】

【数７】と書くことができる。「ｂ_i＝０or１」なので、結局の
ところ式（６）はマトリックスの各行ｋについて「＋ａ
_k,n」または「−ａ_k,n」または「０」の加算とシフト
演算との組み合わせにより求められる。

【００４０】具体的には、まずマトリックスの各成分の
データおよびその反対符号のデータを格納した読み出し
用メモリを用意しておき、このメモリからｎ＝０，…の
順にｘ_nの符号に応じて＋ａ_k,nまたは−ａ_k,nを順次
読み出す。８個の入力データｘ_nは符号−絶対値表現で
表しておき、この絶対値部分の最上位ビット（１０桁
目）を取り出したビット列｛ｂ_n,10；ｎ＝０，…，７｝
について、ｂ_n,10＝１の場合のみ対応する＋ａ_k,n（ま
たは−ａ_k,n）を累積加算器で積算し、０の場合は演算
しない。ｎ＝０，…，７について処理を終えた後、積算
結果を１ビット左シフトし、絶対値部分の次のビット
（９桁目）についても同様に＋ａ_k,n（または−
ａ_k,n）を累積加算器で積算する処理を繰り返す。以
下、最下位ビットに至るまでこの処理を繰り返すことに
より式（６）を求めることができる。

【００４１】以上のアルゴリズムにおいて、ａ_k,nに付
随する符号は各列ｎごとにｘ_nの符号によって（ｋによ
らずに）決定されるので、あらかじめマトリックスの第
ｎ列の８個のデータを一組に、その反対符号のデータを
一組にしてメモリに格納しておき、各列ごとにどちらか
の符号をまとめて参照することによってｋ＝０，…，７
の計算を並列に行なうことが可能となる。

【００４２】次に、第２実施形態に係る乗算器の全体構
成について、図２を参照しながら説明する。ｎ列のＭ行
（有意データはｋ行）の行列より成るデータとしてのマ
トリックス１と、このマトリックス１の各成分について
の累積加算を制御する演算制御手段１２と、乗算に必要
なデータをテーブルとして格納し演算制御手段の制御信
号により必要なデータを出力する読出し専用記憶手段と
してのＲＯＭ１５と、ＲＯＭ１５と演算制御手段１２か
らの制御信号に基づいて乗算を行なうと共に並列に設け
られた複数（ｎ個）の累積加算加算回路２１ａないし２
１ｎを備える累積加算手段２０と、を備えている。上記
演算制御手段１２は符号制御部として機能するカウンタ
１３と、加算制御部として機能するセレクタ１４と、を
備えており、カウンタ１３はアドレス指定手段１１とし
ても機能している。なお、ｉｎ０〜ｉｎ７は行列データ
蓄積手段１１の各列成分を蓄積する入力レジスタであ
り、Ａｃｃ０〜Ａｃｃ７は累積加算手段２０を構成する
個々の累積加算回路２１ａ〜２１ｎの演算対象としての
行成分であり、この第２実施形態においては、最上位ビ
ットから演算処理を開始する。

【００４３】上記構成を更に詳しく説明すると、まず、
マトリックスを構成する「８×８」の各成分とその符号
を反転したデータ（すなわち、２の補数で表現されたも
の）との合計１２８個が、要求される精度に応じたビッ
ト幅により用意される。必要なビット幅は応用分野によ
って異なるが、例えばＭＰＥＧ１やＭＰＥＧ２等の場合
であれば１６ビット程度の精度が要求される。これらの
データは読み出し専用メモリに格納することもできる
が、本発明の場合アドレス参照によるメモリへのランダ
ムアクセスは発生しないので、組合せ回路を用いたシー
ケンサ等を用いてもよい。上記ＲＯＭ１５は、これら種
々の機能構成を総称してこの用語を用いるものとする。

【００４４】このＲＯＭ１５は、図３に示すように、マ
トリックスの列番号（０〜７）を指定する信号と各列の
符号を指定する信号Ｓ１（ＳＩＧＮ）によって対応する
列の対応する符号のデータを８個（精度が１６ビットで
あれば１２８ビット分）ずつ同時に出力するように構成
されているものとする。ＲＯＭ１５の出力に含まれる各
データは、マトリックスの各行ごとに設けられ、各々が
並列に動作する８個の累積加算回路２１ａないし２１ｎ
へ供給される。この累積加算回路２１ａないし２１ｎの
各々の回路は、本質的には図４に示すように２入力１出
力の加算器２４であり、各々の加算器２４が、ＲＯＭデ
ータＤ１が供給される１個の入力レジスタ２３と、加算
器２４の出力ポートに接続されると共に積算用に設けら
れた１個の出力レジスタ２５と、を備えると共に、加算
器２４の出力ポートからの信号線が出力レジスタ２５に
接続された後、２つに分岐してその一方が加算器２４の
他方の入力ポートに接続されたものである。

【００４５】加算器２４の各レジスタ２３，２５は、図
５に示すように、クロック信号に同期して入力値を内部
に設定するノーマルモードと、入力値に関係なく直前の
値を保持するホールドモードと、内容を０にリセットす
るリセットモードと、入力を１ビット左シフトして内部
にセットするシフトモードとを有しており、符号制御信
号としての信号Ｓ２（ＳＨＩＦＴ）と加算制御信号とし
ての信号Ｓ４（ＥＸＥＣ）との２種類の制御信号の組合
せに応じてその動作モードが切り換えられている。

【００４６】加算器のビット幅はＲＯＭデータが１６ビ
ット、入力データが１２ビット（Ｍ＝１２）、入力８成
分（Ｎ＝８）の場合、１６＋１１＋３ビット必要になる
が、この第２実施形態においては後述の理由により更に
１ビットを用意しておく。８個の入力データは通常は２
の補数表現で与えられているが、これを符号−絶対値表
現に変換して入力データレジスタに格納しておく。これ
は、例えば周知の方法であるが、入力データの最上位ビ
ット（ＭＳＢ；１２桁目）が１の時に限り１〜１１桁目
をビット反転し、その結果に１１ビット幅で１を加算し
て最上位ビットと再び連結すればよい。ＭＳＢが０の時
は何も操作する必要はない。各データのＭＳＢは符号信
号Ｓ１（ＳＩＧＮ）としてＲＯＭ１５へ供給され、それ
ぞれ対応する列の出力データの符号が決定される。

【００４７】また、入力データレジスタのうち絶対値部
分（１〜１１桁目）の最上位（１１桁目）から取り出し
た８ビットのビット列（ビットスライス）｛ｂ_n；ｎ＝
０，…，７｝を８：１セレクタで選択し、このセレクタ
の出力を各累積加算器の入力側および出力側レジスタの
ＥＸＥＣ信号として用いて通常モード（ＥＸＥＣ＝１）
とホールドモード（ＥＸＥＣ＝０）を切り換える。また
入力データレジスタはシフターを備えており、ＳＨＩＦ
Ｔ＝１を受けると次のクロックに伴ってその絶対値部分
が１ビット左シフトを行なう。

【００４８】カウンタ（７ビット幅）の下位３ビットの
出力信号Ｓ３は０〜７の値をとり、ＲＯＭ１５の列番号
を指定する信号Ｓ１と、セレクタの選択信号Ｓ４の両方
に用いられる。すなわち、入力レジスタの符号ビットカ
ウンタの値とによりＲＯＭの出力データが決まり、これ
に同期して累積加算器の動作モードも定まる。またカウ
ンタの下位３ビットが０００の時に限りＳＨＩＦＴ＝１
を累積加算器および入力データレジスタに送出する。ま
たカウンタの上位４ビットは入力データの何桁目までが
処理済みであるかを判定するのに用いられる。

【００４９】次に、図５を用いて、第２実施形態に係る
乗算器における累積加算器の動作について説明する。演
算処理に先立ってカウンタおよび累積加算器の入出力レ
ジスタをリセットして、入力データは符号−絶対値表現
に変換して予め入力レジスタに格納しておく。演算処理
が開始されると、カウンタ値と符号に対応したＲＯＭデ
ータが累積加算回路２１ａ〜２１ｎに順次供給され、ま
たセレクタ１４はカウンタ１３の値に応じて、入力レジ
スタ２３ａ〜２３ｎの１１ビット目ｂ₀，…，ｂ₇をこ
の順でＥＸＥＣ信号として加算器２４ａ〜２４ｎに送出
する。例えば、カウンタ１３の下位３ビットが０００の
時はマトリックスの第０列成分が、入力データの第０列
成分の符号に対応して正または負符号で累積加算器の入
力側レジスタに渡されることになる。このとき、もしも
ＥＸＥＣ＝１（入力データの第０列成分の絶対値の最上
位ビットが１）であると累積加算回路２１のレジスタ２
３はノーマルモードなので、次のクロックで累積加算回
路２１の入力レジスタ２３にＲＯＭ１５からのデータが
符号拡張してセットされ、出力ポートにはこの値と出力
レジスタ２５の内容を加算した値が現れる。このとき、
ＥＸＥＣ＝１であればこの値はその次のクロックで出力
レジスタ２５にセットされる。一方、ＥＸＥＣ＝０であ
れば累積加算回路２１のレジスタ２３，２５はどちらも
ホールド状態となり、ＲＯＭ１５からのデータが入力レ
ジスタ２３にセットされず、加算器２４の出力ポートの
値も出力レジスタ２５にセットされないので、図６に示
すように、加算器２４は以前の状態を保ったままとなり
スイッチング動作をしないことになる。

【００５０】上の動作を８回行なってカウンタの下位３
ビットが１１１を示すとＳＨＩＦＴ＝１が累積加算器に
送られ、次のクロックに伴って出力ポートのデータが１
ビット左シフトして（２を乗算することに相当）出力レ
ジスタ２５にセットされる。このとき、入力レジスタ２
３の絶対値部分も１ビット左シフトされて入力データの
１０桁目が入力レジスタ２３の１１桁目に入る。以降は
上の手順を絶対値部分の全ての桁について（１１回）繰
り返せばよい。出力ポートがシフトされるごとに結果に
２が乗算されるので、最終的に１１桁目の部分和には２
¹¹が、１０桁目の部分和には２¹⁰が乗じられ、以下同様
に第ｉ桁目の計算結果には２ⁱが乗じられたものの総和
が求められる。カウンタ１３が「１０１０１１１」を示
したその次のクロックで全ての桁に関する処理が終了し
ているので、累積加算器の出力レジスタから必要なビッ
ト幅のデータを取り出せば積和演算の結果が得られる。
ここで、各部分和に対する２の乗数が一つ多くなってい
るので、これを考慮してあらかじめ出力レジスタのビッ
ト幅を予め１ビット分増やしておいて、計算結果を取り
出す時に出力の最下位ビットを無視することで正しい結
果を得ることができる。

【００５１】上述の構成により上述のように動作する第
２実施形態に係る行列ベクトル乗算器の効果について説
明する。まず、通常モードではクロックに伴って入力レ
ジスタ２３および出力レジスタ２５の内容が更新される
と、加算器２４の内部におけるスイッチング動作により
積算が行なわれるが、ホールドモードでは加算器２４の
２つの入力ポートはともにクロック以前の値に固定され
ているため、スイッチング動作が行なわれず、余分な電
力消費が抑えられる。

【００５２】したがって、２進表現の入力データに含ま
れる０の個数が多いほど電力消費が少なくなるが、特に
動き補償を用いた動画像圧縮符号化・復号化処理におけ
る差分画像データではデータ分布は０の周囲に集中して
いるため、符号−絶対値表現を用いた場合にその上位ビ
ットが０である確率が高く、このような性質を持つデー
タ列に適用すると通常のＤＡ法等に比較して消費電力を
大幅に削減できる。また、マトリックスの成分を格納し
ているＲＯＭはランダムアクセスされることがなく、一
定の順序でデータを順次送出するだけなので非常に構造
が単純であるという効果もある。

【００５３】次に、本発明の第３実施形態に係る行列ベ
クトル乗算器について、図７および図８を用いて説明す
る。本発明の第３実施形態に係る乗算器は、本質的に第
２実施形態と同様のアルゴリズムを用い、その加算の順
序を反対に（下位の桁から）行なうように変更したもの
である。以下、Ｎ＝８、Ｍ＝１２の場合について、その
構成方法、機能および効果を説明する。

【００５４】本発明の第３実施形態による乗算器の基本
構成を図７に示す。図７において、第２実施形態と同様
な構成、つまりカウンタ１３およびセレクタ１４を有す
る演算制御手段１２、ＲＯＭ１５、累積加算手段２０が
設けられている。また、行列データ蓄積手段１１も第２
実施形態とほぼ同様に構成されているが、絶対値部分の
最上位ビットではなく最下位ビットについてビットスラ
イスを取り出してから８：１セレクタにより選択してＥ
ＸＥＣ信号として送出する。また累積加算器の入力側レ
ジスタはＲＯＭからのデータを取得するにあたり、１１
ビット左シフトした上で符号拡張して内部にセットし
（あらかじめ２¹¹を乗ずることに相当）、下位１１ビッ
トは常に０とする。また、累積加算器の出力側レジスタ
は、シフトモードのとき、その入力を１ビット右シフト
して内部にセットしている。

【００５５】このような第３実施形態に係る乗算器の機
能も第２実施形態と同様である。すなわち、演算処理に
先立ってカウンタおよび累積加算器の入出力側レジスタ
をリセットし、入力データは符号−絶対値表現で入力レ
ジスタに格納しておく。処理が開始されると、カウンタ
の下位３ビットと符号に対応したＲＯＭデータが累積加
算器に順次出力される。またセレクタは入力データレジ
スタの最下位ビットから取り出されたビットスライスｂ
₀，…，ｂ₇をカウンタの下位３ビットの示す値に応じ
て選択してこの順でＥＸＥＣ信号として累積加算器に送
る。例えばカウンタの下位３ビットが０１０の時はマト
リックスの第２列成分（０１０に対応）が、入力データ
の第２成分の符号に対応した符号で累積加算器の入力側
レジスタに供給されることになる。この時ＥＸＥＣ＝１
（入力データの第２成分の絶対値の最下位ビットが１）
で累積加算回路２１のレジスタ２３，２５がノーマルモ
ードであるならば、次のクロックで入力レジスタ２３の
１２ビット目以上にＲＯＭ１５からのデータが符号拡張
してセットされ、第２の実施形態の場合と同様に加算器
２４の出力ポートには、この値と出力側レジスタの内容
を加算した値が現れる。一方、ＥＸＥＣ＝０であればこ
れも第２実施形態の場合と同様に累積加算回路のレジス
タ２３，２５は、図５のように何れもホールド状態とな
り、ＲＯＭからのデータが入力側のレジスタ２３にセッ
トされず、出力ポートの値も出力側レジスタ２５にセッ
トされないので、加算器２４は以前の状態を保ったまま
スイッチング動作を行なうことはない。

【００５６】以下、第２実施形態と同様の動作を８回行
なって、カウンタの下位３ビットが１１１を示すとＳＨ
ＩＦＴ＝１が累積加算器に送られ、次のクロックに伴っ
て出力ポートのデータが１ビット右シフトして（１／２
を乗算することに相当）出力側レジスタ２５にセットさ
れる。このとき、入力レジスタ２３の絶対値部分も１ビ
ット右シフトされ、入力データの２桁目が入力データレ
ジスタの１桁目に入り入力データの１桁目に関する処理
が終了する。これ以降は、上記の手順を絶対値部分の全
ての桁につき１１回繰り返せばよい。入力レジスタにあ
らかじめ２¹¹を乗じたデータが供給されているが、出力
ポートが右シフトされるごとにその結果に１／２が乗算
されるので、最終的に１桁目の部分和には２⁰が、２桁
目の部分和には２が、以下同様に第ｉ桁目の計算結果に
は２^i-1が乗じられたものの総和が求められる。各桁と
もにカウンタが１０１０１１１を示したその次のクロッ
クで全ての桁に関する処理が終了しているので、累積加
算器の出力レジスタから必要なビット幅のデータを取り
出せば積和演算の結果が得られる。

【００５７】以上のような構成・動作を有する第３実施
形態に係る行列ベクトル乗算器の効果について説明す
る。まず、ＲＯＭからのデータを入力レジスタに供給す
る際に、ＲＯＭデータのビット幅と累積加算器のビット
幅の差に相当する部分は符号拡張を行なわなければなら
ず、図８に示すように、ＲＯＭから渡されるデータが負
であるのならばＲＯＭデータの最上位から入力側レジス
タの最上位までのビット（Ｍ＝１２、Ｎ＝８ならば１４
ビット）を全て１にセットし、正ならば０にしてレジス
タにセットする必要がある。差分画像のデータは０を中
心に正負の両側にほぼ一様に分布しているため、ＲＯＭ
から渡されるデータの正負の比率は、ほぼ１：１で順序
の予測ができず、この部分のスイッング確率が非常に大
きくなる可能性があるが、あらかじめ１１ビットシフト
して代入して下位１１ビットを常に０にしておくと、符
号拡張に伴う上位ビットのスイッチング回数を少なくす
ることができ、さらなる低消費電力化が可能となる。

【００５８】最後に、本発明の第４実施形態に係る行列
ベクトル乗算器の構成，機能および効果について、図９
を参照しながら説明する。この第４実施形態に係る乗算
器も、第１の所定数であるｎ列で８、第２の所定数であ
る行数も８であるがビット数Ｍが１２の場合について説
明する。

【００５９】まず、第４実施形態に係る行列ベクトル乗
算器の構成を図９に示す。この第４実施形態に係る乗算
器は、第２，第３実施形態に係る乗算器と同様な構成の
ＲＯＭ１５と、累積加算手段２０と、カウンタ１３が設
けられている。また、行列データ蓄積手段１１も第１な
いし第３実施形態とほぼ同様の構成とするが、絶対値部
分の最上位ビットだけではなく任意のビットについてビ
ットスライスを取り出すことができ、信号Ｓ５により１
１：１の選択比率の第２のセレクタ３４がカウンタの上
位４ビットに応じてどの桁を取り出すかを制御するもの
である。カウンタ１３の上位４ビットと蓄積手段１１と
の桁の対応は任意でよいが、例えば００００の時が１１
桁目、１０１０の時が、１桁目のように対応づけておく
と、構成をより簡単にすることができる。

【００６０】上記構成に基づく第４実施形態に係る乗算
器の機能動作について説明する。第２実施形態に係る乗
算器と同様に、演算処理に先立ってカウンタ１３および
累積加算回路２１の入出力側のレジスタ２３，２５をリ
セットし、入力データは符号−絶対値表現で入力側のレ
ジスタ２３に格納しておく。演算処理が開始されるとカ
ウンタ１３の下位３ビットと符号に対応したＲＯＭデー
タが累積加算回路２１の加算器２４に順次渡される。ま
た、第２のセレクタ３４は、行列データ蓄積手段１１の
ある桁（カウンタの上位４ビットで指定）から取り出さ
れたビットスライスｂ₀，…，ｂ₇を、カウンタ１３の
下位３ビットの示す値に応じてセレクタ１４により選択
してこの順でＥＸＥＣ信号Ｓ４として累積加算回路２１
に送る。例えば、カウンタ１３が００１１１０１の時は
蓄積手段１１に格納されているマトリックスの第５列成
分（１０１に対応）が、入力データの第５成分の符号に
対応して正または負符号で累積加算回路２１の入力側レ
ジスタ２３に渡され、入力レジスタの８桁目（００１１
に対応）から取り出されたビットスライスの第５成分が
累積加算器へＥＸＥＣ信号として渡されることになる。
以下第２実施形態と同様の手順で累積加算を行なう。

【００６１】第２実施形態に係る乗算器の場合、ある桁
の加算を終了するごとに入力レジスタの１ビット左シフ
トを行なっていたが、ここではカウンタの上位４ビット
に応じてビットスライスを取り出す桁を切り換えるため
のハードウェアとして第２のセレクタ３４を追加するだ
けで、左シフトのための機構を省略し、さらにシフトに
伴って生じるレジスタの更新を抑制するので、さらなる
低消費電力化が可能となる。

【００６２】

【発明の効果】以上、詳細に説明したように、本発明に
係る行列ベクトル乗算器によれば、入力された行列デー
タのビットが０の時は加算を行なわないので、消費電力
を大幅に低減することが可能となると共に、各行に関す
る積算を並列接続された複数の累積加算回路により並列
に演算処理することができるので、演算処理の高速化が
可能となる。

【００６３】さらに、並列に設けられた累積加算回路の
入出力レジスタのスイッチング動作の回数を削減するこ
ともできるので、この点においても消費電力の低減が可
能となるばかりでなく、読出し専用記憶手段へのランダ
ムアクセスが発生しないことになるので、読出し専用記
憶手段（ＲＯＭ）の構造を簡単化するこもできる。

【００６４】また、符号拡張の際のスイッチングの回数
も削減することができ、消費電力の低減化が期待でき、
また、行列データ蓄積手段のシフト機能が不要となるの
で、蓄積手段の構造を簡略化でき、スイッチングの回数
も削減される。さらに、カウンタを共用することでハー
ドウェア量の削減を図ることもできる。

【図面の簡単な説明】

【図１】本発明の基本概念としての第１実施形態に係る
行列ベクトル乗算器の構成を示すブロック図。

【図２】本発明の第２実施形態に係る行列ベクトル乗算
器の構成を示すブロック図。

【図３】第２ないし第４実施形態の乗算器において共通
に用いられるＲＯＭの機能を表すテーブルと、第５列の
＋符号を指定された場合とを示す説明図。

【図４】本発明に係る行列ベクトル乗算器において共通
して用いられる累積加算回路を示すブロック図。

【図５】図４における入出力レジスタ２３，２５にそれ
ぞれ入力される制御信号に対するモード割り当てテーブ
ルを示す説明図。

【図６】第２実施形態に係る乗算器における累積加算回
路の動作状態の一例を説明するため入力データ絶対値部
分の最上位ビットのビットスライスが（０１１０１１０
０）、次の桁のビットスライスが（０１１０．．．．）
の場合を示す説明図。

【図７】本発明の第３実施形態に係る行列ベクトル乗算
器の構成を示すブロック図。

【図８】本発明に係る乗算器の（ａ）第２実施形態にお
ける累積加算回路の入力側レジスタへのデータのセット
方法、（ｂ）第３実施形態における累積加算回路の入力
側レジスタへのデータのセット方法をそれぞれ示す説明
図。

【図９】本発明の第４実施形態に係る行列ベクトル乗算
器の構成を示すブロック図。

【図１０】ＤＡ法を用いた従来の行列ベクトル乗算器の
構成を示すブロック図。

【図１１】従来の行列ベクトル乗算器のＲＯＭに格納さ
れたテーブルを示す説明図。

【図１２】従来の乗算器における計算アルゴリズムを示
す説明図。

【符号の説明】

１０行列ベクトル乗算器１１行列データ蓄積手段１２演算制御手段１３符号制御部（アドレス指定カウンタ）１４加算制御部（セレクタ）１５読出し専用記憶手段（ＲＯＭ）２０累積加算手段２１（ａ〜ｎ）累積加算回路２３（ａ〜ｎ）入力蓄積部（入力レジスタ―ＡＲＥＧ
―）２５（ａ〜ｎ）出力蓄積部（出力レジスタ―ＢＲＥＧ
―）３４符号制御部（第２のセレクタ）

Claims

【特許請求の範囲】

【請求項１】第１の所定数より成る列成分と第２の所定
数より成る行成分により構成される行列データを符号部
分と絶対値部分とにより表現して順次蓄積する行列デー
タ蓄積手段と、前記行列データ蓄積手段に蓄積された行列データの特定
の列成分の列番号を指定するアドレス制御信号を出力す
ると共に前記行列データの前記符号部分を符号制御信号
として出力する符号制御部と、前記アドレス制御信号に
対応する前記行列データの前記絶対値部分を加算制御信
号として出力する加算制御部と、を含む演算制御手段
と、前記行列データの特定の列成分の符号とその反対符号と
を予め格納すると共に前記符号制御部より出力される前
記アドレス制御信号および前記符号制御信号に基づいて
対応する列成分の符号を順次出力する読出し専用記憶手
段と、前記行列データの前記行成分ごとに設けられて前記読出
し専用記憶手段より供給された前記列成分の符号を一時
的に蓄積すると共に前記符号制御信号および加算制御信
号に基づいて前記アドレス制御信号の１周期ごとに前記
行列データの前記絶対値部分を所定量ずつ所定方向に移
動させる複数の入力蓄積部と、前記加算制御信号に応じ
て前記複数の入力蓄積部のそれぞれに入力される加算制
御信号に応じて前記読み出し専用記憶手段からのデータ
の加算・非加算を切り換える複数の加算部と、前記複数
の加算部の各々の積算値を一時的に蓄積すると共にこの
積算値を前記所定量ずつ前記所定方向に移動させる複数
の出力蓄積部と、より各々が構成される複数の累積加算
回路より成る累積加算手段と、を備えることを特徴とする行列ベクトル乗算器。
【請求項２】前記累積加算手段の入力蓄積部は前記符号
制御信号および加算制御信号に基づいて前記行列データ
の前記絶対値部分を１ビットずつ左へシフトさせるシフ
ト機能を備えた入力レジスタにより構成され、前記出力
蓄積部は前記符号制御信号および加算制御信号に基づい
て前記加算部の積算値を１ビットずつ左にシフトさせて
出力する出力レジスタにより構成されていることを特徴
とする請求項１に記載の行列ベクトル乗算器。
【請求項３】前記累積加算手段の入力蓄積部は前記符号
制御信号および加算制御信号に基づいて前記行列データ
の前記絶対値部分を１ビットずつ右へシフトさせるシフ
ト機能を備えた入力レジスタにより構成され、前記出力
蓄積部は前記符号制御信号および加算制御信号に基づい
て前記加算部の積算値を１ビットずつ右にシフトさせて
出力する出力レジスタにより構成されていることを特徴
とする請求項１に記載の行列ベクトル乗算器。
【請求項４】前記累積加算手段の前記累積加算回路は前
記行列データの列数である前記第１の所定数と同数設け
られ、前記読出し専用記憶手段は前記行列データの前記
第１の所定数と同数の行成分データを同時に出力し、前
記累積加算回路が並列に動作して前記読出し専用記憶手
段からの行成分のデータを積算することを特徴とする請
求項１に記載の行列ベクトル乗算器。
【請求項５】前記累積加算器は、前記行列データ蓄積手
段からの前記加算制御信号およびアドレス制御信号の組
合わせにより、内容を０に設定するリセットモード，現
在の値を更新する通常モード，現在の値を保持するホー
ルドモード，および入力を１ビットシフトして内部に設
定するシフトモードのそれぞれのモードを切り換える機
能を有する１対の前記入力蓄積部および出力蓄積部が一
方の入力と出力とに接続され、さらに前記出力蓄積部の
出力が分岐して他方の入力に接続されるよう構成されて
いることを特徴とする請求項１に記載の行列ベクトル乗
算器。
【請求項６】前記演算制御手段の前記符号制御部は、ク
ロック信号ごとにその内容を１つずつ積算するカウンタ
により構成されていることを特徴とする請求項１に記載
の行列ベクトル乗算器。
【請求項７】前記演算制御手段の前記符号制御部は、前
記カウンタの前記クロック信号の下位側の複数のビット
により前記アドレス制御信号を発生させることを特徴と
する請求項６に記載の行列ベクトル乗算器。
【請求項８】前記累積加算手段は、前記行列データ蓄積
手段の蓄積する行列データの最下位ビットを前記加算制
御信号として用いて、前記アドレス制御信号が１周期を
経過するごとに前記加算制御部と前記複数の出力蓄積部
の個々の出力蓄積部を１ビット右シフトすることを特徴
とする請求項１に記載の行列ベクトル乗算器。
【請求項９】前記累積加算手段は、前記行列データ蓄積
手段の入力データビット幅分だけ左シフトした位置に、
前記読出し専用記憶手段から読出されたデータの符号拡
張を行なってから保持するように構成されていることを
特徴とする請求項８に記載の行列ベクトル乗算器。
【請求項１０】前記演算制御手段の前記加算制御部は、
前記行列データ蓄積手段の任意の桁からなるビット列を
選択して、これを前記加算制御信号である選択信号とし
て送出する機能を備えるセレクタより構成されているこ
とを特徴とする請求項１に記載の行列ベクトル乗算器。
【請求項１１】前記演算制御手段の前記符号制御部は、
クロック信号ごとにその内容を１つずつ積算するカウン
タにより構成され、このカウンタの上位側の複数のビッ
トを前記セレクタの選択信号として前記累積加算手段が
用いることを特徴とする請求項１０に記載の行列ベクト
ル乗算器。