JPH11224332A - アフィン変換のための加算的補間システムおよび方法 - Google Patents
アフィン変換のための加算的補間システムおよび方法Info
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- JPH11224332A JPH11224332A JP10305862A JP30586298A JPH11224332A JP H11224332 A JPH11224332 A JP H11224332A JP 10305862 A JP10305862 A JP 10305862A JP 30586298 A JP30586298 A JP 30586298A JP H11224332 A JPH11224332 A JP H11224332A
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- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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Abstract
(57)【要約】 （修正有）
【課題】 アフィン変換において座標系間で画像を変換
する簡易な補間システムおよび方法を提供する。 【解決手段】 第１画像情報（Ｉ1st）を画素データと
して格納する第１メモリ１２と、第２座標系内の位置を
受け取るための入力部を有し、第１画像情報（Ｉ1st）
のソース位置が決定され、それを利用できるようにな
る、ソース位置計算器１６の出力部に操作によって接続
される入力部および画素識別を提供するための出力部を
有し、第２画像情報（Ｉ2nd）が各第２画像位置に対し
て得られる第１メモリ内の４個までの画素を識別するソ
ース画素セレクタ２０と、第１メモリ出力部に操作によ
って接続される入力部を有し、ソース画素セレクタによ
って識別される画素データ（Ｉ1st）を、各第２画像位
置に第２画像情報（Ｉ2nd）として転送される荷重平均
の計算において合計し、画像情報を簡単な加算プロセス
によって補間する加算回路から成る合計回路２６を有す
る。
する簡易な補間システムおよび方法を提供する。 【解決手段】 第１画像情報（Ｉ1st）を画素データと
して格納する第１メモリ１２と、第２座標系内の位置を
受け取るための入力部を有し、第１画像情報（Ｉ1st）
のソース位置が決定され、それを利用できるようにな
る、ソース位置計算器１６の出力部に操作によって接続
される入力部および画素識別を提供するための出力部を
有し、第２画像情報（Ｉ2nd）が各第２画像位置に対し
て得られる第１メモリ内の４個までの画素を識別するソ
ース画素セレクタ２０と、第１メモリ出力部に操作によ
って接続される入力部を有し、ソース画素セレクタによ
って識別される画素データ（Ｉ1st）を、各第２画像位
置に第２画像情報（Ｉ2nd）として転送される荷重平均
の計算において合計し、画像情報を簡単な加算プロセス
によって補間する加算回路から成る合計回路２６を有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、ディジタ
ル撮像情報のアフィン変換に関し、より特定的には、簡
単な加算手法を用いてデータが補間されるように画像を
マッピングするシステムおよび方法に関する。
ル撮像情報のアフィン変換に関し、より特定的には、簡
単な加算手法を用いてデータが補間されるように画像を
マッピングするシステムおよび方法に関する。
【０００２】
【従来の技術】アフィン変換は、ディジタル画像の処理
において用いられ、ユーザがメモリ内に格納された図形
画像を操作する必要があると判断したときに行われる。
変換は、メモリに格納された特定の特徴を回転、拡大、
またはクローズアップするために行われる。アフィン変
換は、直線を直線に保ち、平行線を平行に保つが、点間
の距離を変更することによって画像を回転または平行移
動する。
において用いられ、ユーザがメモリ内に格納された図形
画像を操作する必要があると判断したときに行われる。
変換は、メモリに格納された特定の特徴を回転、拡大、
またはクローズアップするために行われる。アフィン変
換は、直線を直線に保ち、平行線を平行に保つが、点間
の距離を変更することによって画像を回転または平行移
動する。
【０００３】アフィン変換プロセスの一般的に普及して
いる産業利用の１つに、製品ラベルのチェックがある。
製品ラベルは、ビデオカメラで撮影されたラベルの画像
をコンピュータメモリ内のテンプレートまたはゴールデ
ンラベル（golden label）画像と比較することによっ
て、その精度がコンピュータによってチェックされる。
カメラによって感知された画像がテンプレートと一致す
る場合、ラベルは、コンピュータによって受け入れ可能
と見なされ、プロセスの次のステップにパスされる。し
かし、ラベルがわずかでもゆがんでいると、問題が起こ
る。ゆがみがなければ受け入れられる得る多くのラベル
がテンプレートと一致しない。即ち、カメラ上のラベル
画像は、メモリ内のテンプレートラベルと比較してわず
かに湾曲して見える。ラベルは、正確には一致しないの
で、製品は永久に拒絶される。この問題の解決法の１つ
として、メモリ内にわずかに整列していない画像を含む
大量のテンプレートを提供することである。このように
して、カメラ上の製品ラベルは、一致するまで、様々な
テンプレートと比較される。しかし、この方法は、多く
のメモリを必要するので、照合プロセスはかなり遅くな
る。
いる産業利用の１つに、製品ラベルのチェックがある。
製品ラベルは、ビデオカメラで撮影されたラベルの画像
をコンピュータメモリ内のテンプレートまたはゴールデ
ンラベル（golden label）画像と比較することによっ
て、その精度がコンピュータによってチェックされる。
カメラによって感知された画像がテンプレートと一致す
る場合、ラベルは、コンピュータによって受け入れ可能
と見なされ、プロセスの次のステップにパスされる。し
かし、ラベルがわずかでもゆがんでいると、問題が起こ
る。ゆがみがなければ受け入れられる得る多くのラベル
がテンプレートと一致しない。即ち、カメラ上のラベル
画像は、メモリ内のテンプレートラベルと比較してわず
かに湾曲して見える。ラベルは、正確には一致しないの
で、製品は永久に拒絶される。この問題の解決法の１つ
として、メモリ内にわずかに整列していない画像を含む
大量のテンプレートを提供することである。このように
して、カメラ上の製品ラベルは、一致するまで、様々な
テンプレートと比較される。しかし、この方法は、多く
のメモリを必要するので、照合プロセスはかなり遅くな
る。
【０００４】製品ラベルのビデオ画像をテンプレートと
比較する他のより効果的な方法は、アフィン変換プロセ
スを用いることである。湾曲したラベルのビデオ画像
は、画像がテンプレートに対して「まっすぐ」に見える
まで変換される。次に、変換された画像は、テンプレー
トと比較され、画像がテンプレートと一致すると、製品
は、プロセスの次のステップにパスされる。このように
して、広範囲な種々のしかし受け入れ可能な製品ラベル
は、テンプレートに対して迅速にテストされ得る。
比較する他のより効果的な方法は、アフィン変換プロセ
スを用いることである。湾曲したラベルのビデオ画像
は、画像がテンプレートに対して「まっすぐ」に見える
まで変換される。次に、変換された画像は、テンプレー
トと比較され、画像がテンプレートと一致すると、製品
は、プロセスの次のステップにパスされる。このように
して、広範囲な種々のしかし受け入れ可能な製品ラベル
は、テンプレートに対して迅速にテストされ得る。
【０００５】当該技術分野において周知のように、ビデ
オカメラは、画像を、画面の上部から下部まで一連の連
続した行に分割することによって画像を捕捉する。輝度
情報は、各行に沿って、連続する周期的な位置に記録さ
れる。各画像情報の位置は、画素と呼ばれる。カラービ
デオカメラが用いられるとき、多くのシステムは、同数
の画素を３原色のそれぞれに与える。通常、２５６値
（８ビット）が、各画素色の解像度に与えられる。画像
情報は、個別の画素アドレスに配置され、画素アドレス
は、二次元（Ｘ，Ｙ）マトリクス内の画像を示すように
まとめられる。このマトリクス内の各画素は、単一のＸ
およびＹ座標で示され得、各位置は、整数ＸおよびＹ値
によって分離される。次に、マトリクス内の各画素アド
レスは、ディジタルメモリ内に格納され得る。画像が観
察されるとき、メモリはアクセスされ得、画素情報は、
陰極線管（ＣＲＴ）に転送され得る。ＣＲＴにわたって
走査された画素情報は、記録されたときと同様にまとめ
られる。
オカメラは、画像を、画面の上部から下部まで一連の連
続した行に分割することによって画像を捕捉する。輝度
情報は、各行に沿って、連続する周期的な位置に記録さ
れる。各画像情報の位置は、画素と呼ばれる。カラービ
デオカメラが用いられるとき、多くのシステムは、同数
の画素を３原色のそれぞれに与える。通常、２５６値
（８ビット）が、各画素色の解像度に与えられる。画像
情報は、個別の画素アドレスに配置され、画素アドレス
は、二次元（Ｘ，Ｙ）マトリクス内の画像を示すように
まとめられる。このマトリクス内の各画素は、単一のＸ
およびＹ座標で示され得、各位置は、整数ＸおよびＹ値
によって分離される。次に、マトリクス内の各画素アド
レスは、ディジタルメモリ内に格納され得る。画像が観
察されるとき、メモリはアクセスされ得、画素情報は、
陰極線管（ＣＲＴ）に転送され得る。ＣＲＴにわたって
走査された画素情報は、記録されたときと同様にまとめ
られる。
【０００６】メモリ内のビデオ画像が、メモリからＣＲ
Ｔまたは他のメモリに単に転送されるとき、アフィン変
換プロセスは必要ない。即ち、メモリ内の格納された各
画素と、ＣＲＴ上で表示される各画素との間には１対１
関係がある。ＣＲＴの一行分の各連続した画素が走査さ
れるにつれて、連続したメモリアドレス内の対応する画
素はアクセスされ、画素データは転送される。
Ｔまたは他のメモリに単に転送されるとき、アフィン変
換プロセスは必要ない。即ち、メモリ内の格納された各
画素と、ＣＲＴ上で表示される各画素との間には１対１
関係がある。ＣＲＴの一行分の各連続した画素が走査さ
れるにつれて、連続したメモリアドレス内の対応する画
素はアクセスされ、画素データは転送される。
【０００７】メモリ内の画像が平行移動、回転、または
スケールが変更されるとき、アフィン変換プロセスが必
要である。メモリ内の画素アドレスと、ＣＲＴが走査さ
れる順番との間には１対１関係はもはやない。メモリ内
の画像が回転されるだけであっても、メモリ内のアドレ
スに連続してアクセスすることはもはや可能ではない。
図１は、変換される第１メモリ内の画像を示す（従来技
術）。図２は、時計方向に１２０度回転させ、１．７倍
拡大した後の図１の画像を示す（従来技術）。変換を成
し遂げるためには、第１メモリ内のアドレスがアクセス
される順番は、ＣＲＴまたは第２メモリに与えられる図
２の画素情報の構成と適合するように変更されなければ
ならない。ＣＲＴ上の個別の画素位置が、メモリ内の個
別の位置に対応しなくなると、問題はさらに複雑にな
る。即ち、画像情報が必要とされる変換画像における個
別の点は、非変換画像内の個別の画素位置間に入る。こ
の状況になると、画素情報を提供するために、周囲の個
別の位置からの情報が、評価または補間において用いら
れる必要がある。
スケールが変更されるとき、アフィン変換プロセスが必
要である。メモリ内の画素アドレスと、ＣＲＴが走査さ
れる順番との間には１対１関係はもはやない。メモリ内
の画像が回転されるだけであっても、メモリ内のアドレ
スに連続してアクセスすることはもはや可能ではない。
図１は、変換される第１メモリ内の画像を示す（従来技
術）。図２は、時計方向に１２０度回転させ、１．７倍
拡大した後の図１の画像を示す（従来技術）。変換を成
し遂げるためには、第１メモリ内のアドレスがアクセス
される順番は、ＣＲＴまたは第２メモリに与えられる図
２の画素情報の構成と適合するように変更されなければ
ならない。ＣＲＴ上の個別の画素位置が、メモリ内の個
別の位置に対応しなくなると、問題はさらに複雑にな
る。即ち、画像情報が必要とされる変換画像における個
別の点は、非変換画像内の個別の画素位置間に入る。こ
の状況になると、画素情報を提供するために、周囲の個
別の位置からの情報が、評価または補間において用いら
れる必要がある。
【０００８】フォワードマッピング変換プロセスにおい
て、個別のメモリ位置における画素情報は、選択され、
第２メモリシステムまたはＣＲＴ内のアドレスに平行移
動される。第２システム内のアドレスは、必要なスケー
リングまたは回転変換を行うために計算される。第２シ
ステムから計算されたアドレスが実際の個別のアドレス
と一致しないとき、補間関数が行われなければならな
い。計算されたアドレスに対する情報は、周囲の個別の
アドレスと関連する画素情報の荷重平均である。逆マッ
ピングでは、個別のアドレスは、第２メモリまたはＣＲ
Ｔで選択され、第１メモリシステムにおいて必要な画素
情報の位置が計算される。第１メモリシステムにおいて
計算されたアドレスが個別のアドレスでないとき、周囲
の個別のアドレスからの情報が提供される。
て、個別のメモリ位置における画素情報は、選択され、
第２メモリシステムまたはＣＲＴ内のアドレスに平行移
動される。第２システム内のアドレスは、必要なスケー
リングまたは回転変換を行うために計算される。第２シ
ステムから計算されたアドレスが実際の個別のアドレス
と一致しないとき、補間関数が行われなければならな
い。計算されたアドレスに対する情報は、周囲の個別の
アドレスと関連する画素情報の荷重平均である。逆マッ
ピングでは、個別のアドレスは、第２メモリまたはＣＲ
Ｔで選択され、第１メモリシステムにおいて必要な画素
情報の位置が計算される。第１メモリシステムにおいて
計算されたアドレスが個別のアドレスでないとき、周囲
の個別のアドレスからの情報が提供される。
【０００９】変換画像のメモリにおける特定のアドレス
に対して一旦情報が要求されると、第２メモリアドレス
に変換するための、情報の入手先である非変換画像にお
ける位置をマトリクス乗法技術を用いて計算することは
当該技術分野で周知である。上記のように、計算された
位置は、通常、非変換メモリ内の個別のアドレス間にあ
る。さらに、周囲の画素アドレスからの情報を補間する
ための多数の周知の技術がある。通常、これらの補間技
術は、計算された位置と、周囲の画素アドレスとの間の
近似の計算、および各画素の平均に対する寄与を重み付
けするための多数の乗法ステップを必要とする。この比
例平均技術は、乗法が比較的複雑なステップであるた
め、成し遂げるためにはプロセッサの多くのクロックサ
イクル時間を必要とする。
に対して一旦情報が要求されると、第２メモリアドレス
に変換するための、情報の入手先である非変換画像にお
ける位置をマトリクス乗法技術を用いて計算することは
当該技術分野で周知である。上記のように、計算された
位置は、通常、非変換メモリ内の個別のアドレス間にあ
る。さらに、周囲の画素アドレスからの情報を補間する
ための多数の周知の技術がある。通常、これらの補間技
術は、計算された位置と、周囲の画素アドレスとの間の
近似の計算、および各画素の平均に対する寄与を重み付
けするための多数の乗法ステップを必要とする。この比
例平均技術は、乗法が比較的複雑なステップであるた
め、成し遂げるためにはプロセッサの多くのクロックサ
イクル時間を必要とする。
【００１０】従来の乗法プロセスにおいて、計算された
輝度、またはソース位置に対する画像情報は、個別のア
ドレス、座標［Ｘ，Ｙ］，［Ｘ＋１，Ｙ］，［Ｘ，Ｙ＋
１］，および［Ｘ＋１，Ｙ＋１］から計算されるＣ［Ｘ
＋ｘf，Ｙ＋ｙf］として表され得る。計算された輝度
は、４つの重み係数の４つの積に４つの輝度値を乗算し
たものの合計で得られる。積の合計は常に１にならなけ
ればならない。Ｗ［Ｘ，Ｙ］＋Ｗ［Ｘ＋１，Ｙ］＋Ｗ
［Ｘ，Ｙ＋１］＋Ｗ［Ｘ＋１，Ｙ＋１］＝１。
輝度、またはソース位置に対する画像情報は、個別のア
ドレス、座標［Ｘ，Ｙ］，［Ｘ＋１，Ｙ］，［Ｘ，Ｙ＋
１］，および［Ｘ＋１，Ｙ＋１］から計算されるＣ［Ｘ
＋ｘf，Ｙ＋ｙf］として表され得る。計算された輝度
は、４つの重み係数の４つの積に４つの輝度値を乗算し
たものの合計で得られる。積の合計は常に１にならなけ
ればならない。Ｗ［Ｘ，Ｙ］＋Ｗ［Ｘ＋１，Ｙ］＋Ｗ
［Ｘ，Ｙ＋１］＋Ｗ［Ｘ＋１，Ｙ＋１］＝１。
【００１１】
【数１】
【００１２】例えば、ｘf＝.３およびｙf＝.６とする
と、
と、
【００１３】
【数２】
【００１４】上記より理解できるように、乗法プロセス
は、合計ステップ、さらにいくつかの乗法ステップを含
み、プロセッサ時間が非常にかかる。
は、合計ステップ、さらにいくつかの乗法ステップを含
み、プロセッサ時間が非常にかかる。
【００１５】通常、アフィン変換補間プロセスは、ソフ
トウェアルーチンを用いて実行される。高速マイクロプ
ロセッサまたは平行処理システムを用いても、アフィン
変換は、コンピュータ処理時間にかなりの時間を必要と
する。処理時間が長くなると、アプリケーションが遅
く、ぎこちなくなり、生産性が低下する。処理速度は、
数学的関数を迅速に行うソフトウェア装置とハードウェ
ア装置とを組み合わせることによって増加する。しか
し、特別なハードウェアを用いると、端末ユニットのサ
イズおよびコストの両方が増加する。
トウェアルーチンを用いて実行される。高速マイクロプ
ロセッサまたは平行処理システムを用いても、アフィン
変換は、コンピュータ処理時間にかなりの時間を必要と
する。処理時間が長くなると、アプリケーションが遅
く、ぎこちなくなり、生産性が低下する。処理速度は、
数学的関数を迅速に行うソフトウェア装置とハードウェ
ア装置とを組み合わせることによって増加する。しか
し、特別なハードウェアを用いると、端末ユニットのサ
イズおよびコストの両方が増加する。
【００１６】
【発明が解決しようとする課題】アフィン変換補間の数
学的計算におけるステップの数が減少し、変換を行うの
に必要な時間が最小限に抑えられ得ると有利である。
学的計算におけるステップの数が減少し、変換を行うの
に必要な時間が最小限に抑えられ得ると有利である。
【００１７】改善された補間プロセスが、数学的計算を
支持するために、より少なくより簡単なハードウェアを
必要するならば有利である。
支持するために、より少なくより簡単なハードウェアを
必要するならば有利である。
【００１８】乗算ステップを除去した簡略化荷重手法
が、アフィン変換に用いられるように開発され得ると有
利である。
が、アフィン変換に用いられるように開発され得ると有
利である。
【００１９】補間プロセスにおいて行われる計算のタイ
プが簡略化され得、処理時間が速くなると有利である。
特に、周囲の画素に荷重を割当てる簡略化された方法が
開発され、荷重画素データの平均化が乗算なしに行われ
得ると有利である。
プが簡略化され得、処理時間が速くなると有利である。
特に、周囲の画素に荷重を割当てる簡略化された方法が
開発され、荷重画素データの平均化が乗算なしに行われ
得ると有利である。
【００２０】従って、第１座標系において形成された第
１画像を、第２座標系において変換画像に変換する画像
データプロセッサにおいて用いられる乗法を含まない画
像データ補間システムが提供される。補間システムは、
第１画像情報（Ｉ1st）を画素データとして格納するた
めの第１メモリを有する。第１メモリはまた、画素デー
タを供給するための出力部を有する。システムはさら
に、第２座標系における位置を受け取るための入力部を
備えたソース位置計算器を有し、このソース位置計算器
から第１座標系内の画像情報（Ｉ1st）のソース位置が
決定され、ソース位置計算器出力部上で利用される。
１画像を、第２座標系において変換画像に変換する画像
データプロセッサにおいて用いられる乗法を含まない画
像データ補間システムが提供される。補間システムは、
第１画像情報（Ｉ1st）を画素データとして格納するた
めの第１メモリを有する。第１メモリはまた、画素デー
タを供給するための出力部を有する。システムはさら
に、第２座標系における位置を受け取るための入力部を
備えたソース位置計算器を有し、このソース位置計算器
から第１座標系内の画像情報（Ｉ1st）のソース位置が
決定され、ソース位置計算器出力部上で利用される。
【００２１】システムは、ソース位置計算器出力部に操
作によって接続された入力部を有し、画像情報
（Ｉ2nd）が各第２画像位置について得られる第１メモ
リ内の４個までの画素を識別するソース画素セレクタを
有する。ソース画素セレクタはまた、画素を識別するた
めの出力部を有する。さらに、第１メモリ出力部に操作
によって接続される入力部を有する合計回路が設けられ
ている。合計回路は、各第２画像位置を第２画像情報
（Ｉ2nd）として転送される荷重平均の計算において、
ソース画素セレクタによって識別される画素のデータ
（Ｉ1st）を合計する。このように、画像情報は、簡単
な加算プロセスによって補間される。
作によって接続された入力部を有し、画像情報
（Ｉ2nd）が各第２画像位置について得られる第１メモ
リ内の４個までの画素を識別するソース画素セレクタを
有する。ソース画素セレクタはまた、画素を識別するた
めの出力部を有する。さらに、第１メモリ出力部に操作
によって接続される入力部を有する合計回路が設けられ
ている。合計回路は、各第２画像位置を第２画像情報
（Ｉ2nd）として転送される荷重平均の計算において、
ソース画素セレクタによって識別される画素のデータ
（Ｉ1st）を合計する。このように、画像情報は、簡単
な加算プロセスによって補間される。
【００２２】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、簡略化され
た一連の補間式を用いて、アフィン変換において座標系
間で画像を変換する加算補間方法を利用した補間システ
ムおよび方法を提供することにある。
れたものであり、その目的とするところは、簡略化され
た一連の補間式を用いて、アフィン変換において座標系
間で画像を変換する加算補間方法を利用した補間システ
ムおよび方法を提供することにある。
【００２３】
【課題を解決するための手段】本発明による第１座標系
内で形成された第１画像を第２座標系において変換画像
に変換する画像データプロセッサにおいて用いられる乗
算を含まない画像データ補間システムは、出力部を有
し、第１画像情報（Ｉ1st）を画素データとして格納す
る第１メモリと、該第２座標系内の位置を受け取るため
の入力部を有するソース位置計算器であって、該第１座
標系内の該画像情報（Ｉ1st）のソース位置が決定さ
れ、ソース位置計算器出力部で利用できるようになる、
ソース位置計算器と、該ソース位置計算器出力部に操作
によって接続される入力部および画素識別を提供するた
めの出力部を有し、第２画像情報（Ｉ2nd）が各第２画
像位置に対して得られる該第１メモリ内の４個までの画
素を識別するソース画素セレクタと、該第１メモリ出力
部に操作によって接続される入力部を有し、該ソース画
素セレクタによって識別される該画素データ（Ｉ1st）
を、各第２画像位置に該第２画像情報（Ｉ2nd）として
転送される荷重平均の計算において合計し、これによっ
て、画像情報が簡単な加算プロセスによって補間され
る、加算回路と、を有し、これによって上記目的が達成
される。
内で形成された第１画像を第２座標系において変換画像
に変換する画像データプロセッサにおいて用いられる乗
算を含まない画像データ補間システムは、出力部を有
し、第１画像情報（Ｉ1st）を画素データとして格納す
る第１メモリと、該第２座標系内の位置を受け取るため
の入力部を有するソース位置計算器であって、該第１座
標系内の該画像情報（Ｉ1st）のソース位置が決定さ
れ、ソース位置計算器出力部で利用できるようになる、
ソース位置計算器と、該ソース位置計算器出力部に操作
によって接続される入力部および画素識別を提供するた
めの出力部を有し、第２画像情報（Ｉ2nd）が各第２画
像位置に対して得られる該第１メモリ内の４個までの画
素を識別するソース画素セレクタと、該第１メモリ出力
部に操作によって接続される入力部を有し、該ソース画
素セレクタによって識別される該画素データ（Ｉ1st）
を、各第２画像位置に該第２画像情報（Ｉ2nd）として
転送される荷重平均の計算において合計し、これによっ
て、画像情報が簡単な加算プロセスによって補間され
る、加算回路と、を有し、これによって上記目的が達成
される。
【００２４】前記第１メモリが、前記第１座標系内の位
置に対応する個別の画素アドレスを有する前記画素デー
タ（Ｉ1st）として前記第１画像情報を格納し、前記ソ
ース位置計算器によって決定される該第１座標系内の該
画像情報（Ｉ1st）のソース位置が、該第１メモリ内の
個別のアドレス間の中間に位置するソース位置を含み、
前記ソース画素セレクタが、各第２画像位置に対して前
記画像情報（Ｉ2nd）が得られる各ソース位置に近似し
た該第１メモリ内の４個までの画素アドレスを識別し、
前記加算回路が、各選択された画素アドレスからの荷重
画素データ（Ｉ 1st）を合計し、該第２画像情報
（Ｉ2nd）を決定し、各荷重合計が、選択された第１メ
モリ画素アドレスおよび個別の画素アドレスの４分の１
内の対応するソース位置に基づき、選択された近接画素
アドレスからの第１メモリ画素データ（Ｉ 1st）がその
画素データ値の４分の１を増加させて合計され、これに
よって、補間値が、Ｉ1stの１つ以上の値の合計の基づ
いてＩ2ndに対して計算されてもよい。
置に対応する個別の画素アドレスを有する前記画素デー
タ（Ｉ1st）として前記第１画像情報を格納し、前記ソ
ース位置計算器によって決定される該第１座標系内の該
画像情報（Ｉ1st）のソース位置が、該第１メモリ内の
個別のアドレス間の中間に位置するソース位置を含み、
前記ソース画素セレクタが、各第２画像位置に対して前
記画像情報（Ｉ2nd）が得られる各ソース位置に近似し
た該第１メモリ内の４個までの画素アドレスを識別し、
前記加算回路が、各選択された画素アドレスからの荷重
画素データ（Ｉ 1st）を合計し、該第２画像情報
（Ｉ2nd）を決定し、各荷重合計が、選択された第１メ
モリ画素アドレスおよび個別の画素アドレスの４分の１
内の対応するソース位置に基づき、選択された近接画素
アドレスからの第１メモリ画素データ（Ｉ 1st）がその
画素データ値の４分の１を増加させて合計され、これに
よって、補間値が、Ｉ1stの１つ以上の値の合計の基づ
いてＩ2ndに対して計算されてもよい。
【００２５】前記画像データ補間システムが、前記第２
メモリ内の個別の画素アドレスを第２画像位置として提
供するための前記ソース位置計算器入力部に操作によっ
て接続される出力部および前記第２画像情報（Ｉ2nd）
を個別の画素アドレス内の画素データとして受け取るた
めの入力部をさらに有していてもよい。
メモリ内の個別の画素アドレスを第２画像位置として提
供するための前記ソース位置計算器入力部に操作によっ
て接続される出力部および前記第２画像情報（Ｉ2nd）
を個別の画素アドレス内の画素データとして受け取るた
めの入力部をさらに有していてもよい。
【００２６】前記第１メモリが、位置（Ｘ，Ｙ）に対応
する個別のアドレス内の画素データ（Ｉ1st）を、整数
ＸおよびＹ増加値によって分離される前記第１座標系内
に格納し、各第２画像画素アドレスに対して前記ソース
位置計算器によって計算された該第１座標系内のソース
位置が、ＸおよびＹ増加値、ならびに所定数の部分Ｘお
よびＹ増加値ｘfおよびｙfの分数ビットをそれぞれ含
み、これによって、各第２画像画素位置に対するソース
位置が、該第１座標系内で（Ｘ＋ｘf，Ｙ＋ｙf）となっ
てもよい。
する個別のアドレス内の画素データ（Ｉ1st）を、整数
ＸおよびＹ増加値によって分離される前記第１座標系内
に格納し、各第２画像画素アドレスに対して前記ソース
位置計算器によって計算された該第１座標系内のソース
位置が、ＸおよびＹ増加値、ならびに所定数の部分Ｘお
よびＹ増加値ｘfおよびｙfの分数ビットをそれぞれ含
み、これによって、各第２画像画素位置に対するソース
位置が、該第１座標系内で（Ｘ＋ｘf，Ｙ＋ｙf）となっ
てもよい。
【００２７】各第２メモリアドレスに対するスケーリン
グされた画素データ（ＳＩ2nd）が、前記ソース画素セ
レクタによって識別されるアドレスの画素データ（Ｉ
1st）を重み付けることによって、前記第１座標系
（Ｘ、Ｙ）内のソース位置（Ｘ＋ｘ f，Ｙ＋ｙf）から前
記加算回路によって以下、ｘfおよびｙfの２つの最上位
ビットが共に、二進法で表すと、.１０であるとき、Ｓ
Ｉ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfの２つの最上位
ビットが.１１およびｙfの２つの最上位ビットが.１０
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1s t（Ｘ＋１，Ｙ）、ｘfの
２つの最上位ビットが.００およびｙfの２つの最上位ビ
ットが.１１および.１０であるとき、ＳＩ2nd＝Ｉ
1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfの２つの最上位
ビットが.０１およびｙfの２つの最上位ビットが.１０
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、
ｘfの２つの最上位ビットが.１０およびｙfの２つの最
上位ビットが.１１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1s t（Ｘ，Ｙ＋１）、ｘfおよびｙfの２つの最上位ビッ
トが共に.１１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）
＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ＋１）、ｘfの２つの最上位ビットが.０１
およびｙfの２つの最上位ビットが.１１であるとき、Ｓ
Ｉ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ＋１）、ｘfの２つの最上位
ビットが.１０および.１１、ならびにｙfの２つの最上
位ビットが.００であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ
−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）、ｘfおよびｙfの２つの最上位ビットが
共に.００であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ−
１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ−１，Ｙ）、ｘfの２つの最上位ビットが.０１およ
びｙfの２つの最上位ビットが.００であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfの２つの最上位
ビットが.１０およびｙfの２つの最上位ビットが.０１
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ、Ｙ）＋Ｉ1st（Ｘ，Ｙ）、
ｘfの２つの最上位ビットが.１１およびｙfの２つの最
上位ビットが.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ−１）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）、ｘfの２つの最上位ビットが.００およ
びｙfの２つの最上位ビットが.０１であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−
１，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）、ならびにｘfおよびｙ
fの２つの最上位ビットが共に.０１であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）のように決定され
てもよい。
グされた画素データ（ＳＩ2nd）が、前記ソース画素セ
レクタによって識別されるアドレスの画素データ（Ｉ
1st）を重み付けることによって、前記第１座標系
（Ｘ、Ｙ）内のソース位置（Ｘ＋ｘ f，Ｙ＋ｙf）から前
記加算回路によって以下、ｘfおよびｙfの２つの最上位
ビットが共に、二進法で表すと、.１０であるとき、Ｓ
Ｉ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfの２つの最上位
ビットが.１１およびｙfの２つの最上位ビットが.１０
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1s t（Ｘ＋１，Ｙ）、ｘfの
２つの最上位ビットが.００およびｙfの２つの最上位ビ
ットが.１１および.１０であるとき、ＳＩ2nd＝Ｉ
1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfの２つの最上位
ビットが.０１およびｙfの２つの最上位ビットが.１０
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、
ｘfの２つの最上位ビットが.１０およびｙfの２つの最
上位ビットが.１１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1s t（Ｘ，Ｙ＋１）、ｘfおよびｙfの２つの最上位ビッ
トが共に.１１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）
＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ＋１）、ｘfの２つの最上位ビットが.０１
およびｙfの２つの最上位ビットが.１１であるとき、Ｓ
Ｉ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ＋１）、ｘfの２つの最上位
ビットが.１０および.１１、ならびにｙfの２つの最上
位ビットが.００であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ
−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）、ｘfおよびｙfの２つの最上位ビットが
共に.００であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ−
１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ−１，Ｙ）、ｘfの２つの最上位ビットが.０１およ
びｙfの２つの最上位ビットが.００であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfの２つの最上位
ビットが.１０およびｙfの２つの最上位ビットが.０１
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ、Ｙ）＋Ｉ1st（Ｘ，Ｙ）、
ｘfの２つの最上位ビットが.１１およびｙfの２つの最
上位ビットが.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ−１）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）、ｘfの２つの最上位ビットが.００およ
びｙfの２つの最上位ビットが.０１であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−
１，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）、ならびにｘfおよびｙ
fの２つの最上位ビットが共に.０１であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）のように決定され
てもよい。
【００２８】前記加算回路が、前記第２画像画素データ
（Ｉ2nd）を前記第２メモリ内の画素アドレスに転送す
る前に、各スケーリングされた画素データ（ＳＩ2nd）
を４で除算し、補間プロセスを完了し、これによって、
前記合計された第１画像情報（Ｉ1st）が補間されても
よい。
（Ｉ2nd）を前記第２メモリ内の画素アドレスに転送す
る前に、各スケーリングされた画素データ（ＳＩ2nd）
を４で除算し、補間プロセスを完了し、これによって、
前記合計された第１画像情報（Ｉ1st）が補間されても
よい。
【００２９】前記画像データ補間システムは、前記画素
セレクタによって識別される前記第１メモリにおける４
個の画素アドレスＡ、Ｂ、Ｃ、およびＤの画素データ
（Ｉ1s t）を格納するための、前記第１メモリ出力部お
よび前記ソース画素セレクタ出力部に操作によって接続
される入力部を有し、操作によって接続され、該ソース
画素セレクタからの命令に応答して１つの画素アドレス
の画素データ（Ｉ1st）を前記合計回路に供給する出力
部を有する第３メモリと、該画素セレクタによって識別
される該第１メモリにおける４個の画素アドレスＡ、
Ｂ、Ｃ、およびＤの画素データ（Ｉ1st）を格納するた
めの、該第１メモリ出力部および該ソース画素セレクタ
出力部に操作によって接続される入力部を有し、操作に
よって接続され、該ソース画素セレクタからの命令に応
答して１つの画素アドレスの画素データ（Ｉ1st）を該
合計回路に供給する出力部を有する第４メモリと、該画
素セレクタによって識別される該第１メモリにおける４
個の画素アドレスＡ、Ｂ、Ｃ、およびＤの画素データ
（Ｉ1st）を格納するための、該第１メモリ出力部およ
び該ソース画素セレクタ出力部に操作によって接続され
る入力部を有し、操作によって接続され、該ソース画素
セレクタからの命令に応答して１つの画素アドレスの画
素データ（Ｉ1st）を該合計回路に供給する出力部を有
する第５メモリと、該画素セレクタによって識別される
該第１メモリにおける４個の画素アドレスＡ、Ｂ、Ｃ、
およびＤの画素データ（Ｉ1st）を格納するための、該
第１メモリ出力部および該ソース画素セレクタ出力部に
操作によって接続される入力部を有し、操作によって接
続され、該ソース画素セレクタからの命令に応答して１
つの画素アドレスの画素データ（Ｉ1st）を該合計回路
に供給する出力部を有する第６メモリと、をさらに有し
ていてもよい。
セレクタによって識別される前記第１メモリにおける４
個の画素アドレスＡ、Ｂ、Ｃ、およびＤの画素データ
（Ｉ1s t）を格納するための、前記第１メモリ出力部お
よび前記ソース画素セレクタ出力部に操作によって接続
される入力部を有し、操作によって接続され、該ソース
画素セレクタからの命令に応答して１つの画素アドレス
の画素データ（Ｉ1st）を前記合計回路に供給する出力
部を有する第３メモリと、該画素セレクタによって識別
される該第１メモリにおける４個の画素アドレスＡ、
Ｂ、Ｃ、およびＤの画素データ（Ｉ1st）を格納するた
めの、該第１メモリ出力部および該ソース画素セレクタ
出力部に操作によって接続される入力部を有し、操作に
よって接続され、該ソース画素セレクタからの命令に応
答して１つの画素アドレスの画素データ（Ｉ1st）を該
合計回路に供給する出力部を有する第４メモリと、該画
素セレクタによって識別される該第１メモリにおける４
個の画素アドレスＡ、Ｂ、Ｃ、およびＤの画素データ
（Ｉ1st）を格納するための、該第１メモリ出力部およ
び該ソース画素セレクタ出力部に操作によって接続され
る入力部を有し、操作によって接続され、該ソース画素
セレクタからの命令に応答して１つの画素アドレスの画
素データ（Ｉ1st）を該合計回路に供給する出力部を有
する第５メモリと、該画素セレクタによって識別される
該第１メモリにおける４個の画素アドレスＡ、Ｂ、Ｃ、
およびＤの画素データ（Ｉ1st）を格納するための、該
第１メモリ出力部および該ソース画素セレクタ出力部に
操作によって接続される入力部を有し、操作によって接
続され、該ソース画素セレクタからの命令に応答して１
つの画素アドレスの画素データ（Ｉ1st）を該合計回路
に供給する出力部を有する第６メモリと、をさらに有し
ていてもよい。
【００３０】前記合計回路が、前記第３メモリ出力部に
操作によって接続される第１入力部、前記第４メモリ出
力部に操作によって接続される第２入力部、および入力
画素データの合計を提供するための出力部を有する第１
加算回路と、前記第５メモリ出力部に操作によって接続
される第１入力部、前記第６メモリ出力部に操作によっ
て接続される第２入力部、および入力画素データの合計
を提供するための出力部を有する第２加算回路と、該第
１加算回路出力部に操作によって接続される第１入力
部、該第２加算回路出力に操作によって接続される第２
入力部、および入力画素データの合計を提供するための
出力部を有する第３加算回路とを有し、これによって、
４個の選択された画素のデータが合計されてもよい。
操作によって接続される第１入力部、前記第４メモリ出
力部に操作によって接続される第２入力部、および入力
画素データの合計を提供するための出力部を有する第１
加算回路と、前記第５メモリ出力部に操作によって接続
される第１入力部、前記第６メモリ出力部に操作によっ
て接続される第２入力部、および入力画素データの合計
を提供するための出力部を有する第２加算回路と、該第
１加算回路出力部に操作によって接続される第１入力
部、該第２加算回路出力に操作によって接続される第２
入力部、および入力画素データの合計を提供するための
出力部を有する第３加算回路とを有し、これによって、
４個の選択された画素のデータが合計されてもよい。
【００３１】前記ソース画素セレクタが、画素データを
前記第３メモリ、前記第４メモリ、前記第５メモリ、お
よび前記第６メモリに入力するための、前記第１メモリ
内の画素アドレスを選択し、該第３メモリ、該第４メモ
リ、該第５メモリ、および該第６メモリの出力は以下に
示すように、画素アドレスＡとしてソース位置（Ｘ，
Ｙ）を選択し、二進法で表すと、ｘfおよびｙfの２つの
最上位ビットが共に、.１０であるとき、ＳＩ2nd＝４Ａ
となるように、画素アドレスＡの画素データは、該第３
メモリ、該第４メモリ、該第５メモリ、および該第６メ
モリの出力として選択され、画素アドレスＡとしてソー
ス位置（Ｘ，Ｙ）および画素アドレスＢとしてソース位
置（Ｘ＋１，Ｙ）を選択し、ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.１１および.１０であるとき、
ＳＩ2nd＝３Ａ＋Ｂとなるように、該画素アドレスＡの
画素データは、該第３メモリ、該第４メモリ、および該
第５メモリの出力として選択され、該画素アドレスＢの
画素データは、該第６メモリの出力として選択され、画
素アドレスＡとしてソース位置（Ｘ−１，Ｙ）および画
素アドレスＢとしてソース位置（Ｘ，Ｙ）を選択し、ｘ
fおよびｙfの２つの最上位ビットが、それぞれ、.０
０、ならびに.１１および.１０であるとき、ＳＩ2nd＝
２Ａ＋２Ｂとなるように、該画素アドレスＡの画素デー
タは、該第３メモリおよび該第４メモリの出力として選
択され、該画素アドレスＢの画素データは、該第５メモ
リおよび該第６メモリの出力として選択され、画素アド
レスＡとしてソース位置（Ｘ−１，Ｙ）および画素アド
レスＢとしてソース位置（Ｘ，Ｙ）を選択し、ｘfおよ
びｙfの２つの最上位ビットが、それぞれ、.０１、およ
び.１０であるとき、ＳＩ2nd＝Ａ＋３Ｂとなるように、
該画素アドレスＡの画素データは、該第３メモリの出力
として選択され、該画素アドレスＢの画素データは、該
第４メモリ、該第５メモリ、および該第６メモリの出力
として選択され、画素アドレスＡとしてソース位置
（Ｘ，Ｙ）および画素アドレスＤとしてソース位置
（Ｘ，Ｙ＋１）を選択し、ｘfおよびｙfの２つの最上位
ビットが、それぞれ、.１０、および.１１であるとき、
ＳＩ2nd＝３Ａ＋Ｄとなるように、該画素アドレスＡの
画素データは、該第３メモリ、該第４メモリ、および該
第５メモリの出力として選択され、該画素アドレスＤの
画素データは、該第６メモリの出力として選択され、画
素アドレスＡとしてソースアドレス（Ｘ，Ｙ）、画素ア
ドレスＢとしてソースアドレス（Ｘ＋１，Ｙ）、および
画素アドレスＤとしてソースアドレス（Ｘ，Ｙ＋１）を
選択し、ｘfおよびｙfの２つの最上位ビットが共に.１
１であるとき、ＳＩ2nd＝２Ａ＋Ｂ＋Ｄとなるように、
該画素アドレスＡの画素データは、該第３メモリおよび
該第４メモリの出力として選択され、該画素アドレスＢ
の画素データは、該第５メモリの出力として選択され、
該画素アドレスＤの画素データは、該第６メモリの出力
として選択され、画素アドレスＡとしてソースアドレス
（Ｘ−１，Ｙ）、画素アドレスＢとしてソースアドレス
（Ｘ，Ｙ）、および画素アドレスＣとしてソースアドレ
ス（Ｘ，Ｙ＋１）を選択し、ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.０１および.１１であるとき、
ＳＩ2nd＝Ａ＋２Ｂ＋Ｃとなるように、該画素アドレス
Ａの画素データは、該第３メモリの出力として選択さ
れ、該画素アドレスＢの画素データは、該第４メモリお
よび該第５メモリの出力として選択され、該画素アドレ
スＣの画素データは、該第６メモリの出力として選択さ
れ、画素アドレスＡとしてソースアドレス（Ｘ，Ｙ−
１）および画素アドレスＤとしてソースアドレス（Ｘ，
Ｙ）を選択し、ｘfおよびｙfの２つの最上位ビットが、
それぞれ、.１０および.１１、ならびに.００であると
き、ＳＩ2nd＝２Ａ＋２Ｄとなるように、該画素アドレ
スＡの画素データは、該第３メモリおよび該第４メモリ
の出力として選択され、該画素アドレスＤの画素データ
は、該第５メモリおよび該第６メモリの出力として選択
され、画素アドレスＡとしてソースアドレス（Ｘ−１，
Ｙ−１）、画素アドレスＢとしてソースアドレス（Ｘ，
Ｙ−１）、画素アドレスＣとしてソースアドレス（Ｘ，
Ｙ）、および画素アドレスＤとしてソースアドレス（Ｘ
−１，Ｙ）を選択し、ｘfおよびｙfの２つの最上位ビッ
トが共に.００であるとき、ＳＩ2nd＝Ａ＋Ｂ＋Ｃ＋Ｄと
なるように、該画素アドレスＡの画素データは、該第３
メモリの出力として選択され、該画素アドレスＢの画素
データは、該第４メモリの出力として選択され、該画素
アドレスＣの画素データは、該第５メモリの出力として
選択され、該画素アドレスＤの画素データは、該第６メ
モリの出力として選択され、画素アドレスＢとしてソー
スアドレス（Ｘ，Ｙ−１）および画素アドレスＣとして
ソースアドレス（Ｘ，Ｙ）を選択し、ｘfおよびｙfの２
つの最上位ビットがそれぞれ.０１および.００であると
き、ＳＩ2nd＝２Ｂ＋２Ｃとなるように、該画素アドレ
スＢの画素データは、該第３メモリおよび該第４メモリ
の出力として選択され、該画素アドレスＣの画素データ
は、該第５メモリおよび該第６メモリの出力として選択
され、画素アドレスＡとしてソースアドレス（Ｘ，Ｙ−
１）および画素アドレスＤとしてソースアドレス（Ｘ，
Ｙ）を選択し、ｘfおよびｙfの２つの最上位ビットがそ
れぞれ.１０および.０１であるとき、ＳＩ2nd＝Ａ＋３
Ｄとなるように、該画素アドレスＡの画素データは、該
第３メモリの出力として選択され、該画素アドレスＤの
画素データは、該第４メモリ、該第５メモリ、および該
第６メモリの出力として選択され、画素アドレスＡとし
てソースアドレス（Ｘ，Ｙ−１）、画素アドレスＣとし
てソースアドレス（Ｘ＋１，Ｙ）、および画素アドレス
Ｄとしてソースアドレス（Ｘ，Ｙ）を選択し、ｘfおよ
びｙfの２つの最上位ビットが、それぞれ、.１１およ
び.０１であるとき、ＳＩ2nd＝Ａ＋Ｃ＋２Ｄとなるよう
に、該画素アドレスＡの画素データは、該第３メモリの
出力として選択され、該画素アドレスＣの画素データ
は、該第４メモリの出力から選択され、該画素アドレス
Ｄの画素データは、該第５メモリおよび該第６メモリの
出力として選択され、画素アドレスＣとしてソースアド
レス（Ｘ，Ｙ）および画素アドレスＤとしてソースアド
レス（Ｘ−１，Ｙ）を選択し、ｘfおよびｙfの２つの最
上位ビットが、それぞれ、.００および.０１であると
き、ＳＩ2nd＝２Ｃ＋２Ｄとなるように、該画素アドレ
スＣの画素データは、該第３メモリおよび該第４メモリ
の出力として選択され、該画素アドレスＤの画素データ
は、該第５メモリおよび該第６メモリの出力から選択さ
れ、ならびに画素アドレスＢとしてソースアドレス
（Ｘ，Ｙ−１）、画素アドレスＣとしてソースアドレス
（Ｘ，Ｙ）、および画素アドレスＤとしてソースアドレ
ス（Ｘ−１，Ｙ）を選択し、ｘfおよびｙfの２つの最上
位ビットが共に.０１であるとき、ＳＩ2nd＝Ｂ＋２Ｃ＋
Ｄとなるように、画素アドレスＢの画素データは、該第
３メモリの出力として選択され、該画素アドレスＣの画
素データは、該第４メモリおよび該第５メモリの出力と
して選択され、該画素アドレスＤの画素データは、該第
６メモリの出力から選択されてもよい。
前記第３メモリ、前記第４メモリ、前記第５メモリ、お
よび前記第６メモリに入力するための、前記第１メモリ
内の画素アドレスを選択し、該第３メモリ、該第４メモ
リ、該第５メモリ、および該第６メモリの出力は以下に
示すように、画素アドレスＡとしてソース位置（Ｘ，
Ｙ）を選択し、二進法で表すと、ｘfおよびｙfの２つの
最上位ビットが共に、.１０であるとき、ＳＩ2nd＝４Ａ
となるように、画素アドレスＡの画素データは、該第３
メモリ、該第４メモリ、該第５メモリ、および該第６メ
モリの出力として選択され、画素アドレスＡとしてソー
ス位置（Ｘ，Ｙ）および画素アドレスＢとしてソース位
置（Ｘ＋１，Ｙ）を選択し、ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.１１および.１０であるとき、
ＳＩ2nd＝３Ａ＋Ｂとなるように、該画素アドレスＡの
画素データは、該第３メモリ、該第４メモリ、および該
第５メモリの出力として選択され、該画素アドレスＢの
画素データは、該第６メモリの出力として選択され、画
素アドレスＡとしてソース位置（Ｘ−１，Ｙ）および画
素アドレスＢとしてソース位置（Ｘ，Ｙ）を選択し、ｘ
fおよびｙfの２つの最上位ビットが、それぞれ、.０
０、ならびに.１１および.１０であるとき、ＳＩ2nd＝
２Ａ＋２Ｂとなるように、該画素アドレスＡの画素デー
タは、該第３メモリおよび該第４メモリの出力として選
択され、該画素アドレスＢの画素データは、該第５メモ
リおよび該第６メモリの出力として選択され、画素アド
レスＡとしてソース位置（Ｘ−１，Ｙ）および画素アド
レスＢとしてソース位置（Ｘ，Ｙ）を選択し、ｘfおよ
びｙfの２つの最上位ビットが、それぞれ、.０１、およ
び.１０であるとき、ＳＩ2nd＝Ａ＋３Ｂとなるように、
該画素アドレスＡの画素データは、該第３メモリの出力
として選択され、該画素アドレスＢの画素データは、該
第４メモリ、該第５メモリ、および該第６メモリの出力
として選択され、画素アドレスＡとしてソース位置
（Ｘ，Ｙ）および画素アドレスＤとしてソース位置
（Ｘ，Ｙ＋１）を選択し、ｘfおよびｙfの２つの最上位
ビットが、それぞれ、.１０、および.１１であるとき、
ＳＩ2nd＝３Ａ＋Ｄとなるように、該画素アドレスＡの
画素データは、該第３メモリ、該第４メモリ、および該
第５メモリの出力として選択され、該画素アドレスＤの
画素データは、該第６メモリの出力として選択され、画
素アドレスＡとしてソースアドレス（Ｘ，Ｙ）、画素ア
ドレスＢとしてソースアドレス（Ｘ＋１，Ｙ）、および
画素アドレスＤとしてソースアドレス（Ｘ，Ｙ＋１）を
選択し、ｘfおよびｙfの２つの最上位ビットが共に.１
１であるとき、ＳＩ2nd＝２Ａ＋Ｂ＋Ｄとなるように、
該画素アドレスＡの画素データは、該第３メモリおよび
該第４メモリの出力として選択され、該画素アドレスＢ
の画素データは、該第５メモリの出力として選択され、
該画素アドレスＤの画素データは、該第６メモリの出力
として選択され、画素アドレスＡとしてソースアドレス
（Ｘ−１，Ｙ）、画素アドレスＢとしてソースアドレス
（Ｘ，Ｙ）、および画素アドレスＣとしてソースアドレ
ス（Ｘ，Ｙ＋１）を選択し、ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.０１および.１１であるとき、
ＳＩ2nd＝Ａ＋２Ｂ＋Ｃとなるように、該画素アドレス
Ａの画素データは、該第３メモリの出力として選択さ
れ、該画素アドレスＢの画素データは、該第４メモリお
よび該第５メモリの出力として選択され、該画素アドレ
スＣの画素データは、該第６メモリの出力として選択さ
れ、画素アドレスＡとしてソースアドレス（Ｘ，Ｙ−
１）および画素アドレスＤとしてソースアドレス（Ｘ，
Ｙ）を選択し、ｘfおよびｙfの２つの最上位ビットが、
それぞれ、.１０および.１１、ならびに.００であると
き、ＳＩ2nd＝２Ａ＋２Ｄとなるように、該画素アドレ
スＡの画素データは、該第３メモリおよび該第４メモリ
の出力として選択され、該画素アドレスＤの画素データ
は、該第５メモリおよび該第６メモリの出力として選択
され、画素アドレスＡとしてソースアドレス（Ｘ−１，
Ｙ−１）、画素アドレスＢとしてソースアドレス（Ｘ，
Ｙ−１）、画素アドレスＣとしてソースアドレス（Ｘ，
Ｙ）、および画素アドレスＤとしてソースアドレス（Ｘ
−１，Ｙ）を選択し、ｘfおよびｙfの２つの最上位ビッ
トが共に.００であるとき、ＳＩ2nd＝Ａ＋Ｂ＋Ｃ＋Ｄと
なるように、該画素アドレスＡの画素データは、該第３
メモリの出力として選択され、該画素アドレスＢの画素
データは、該第４メモリの出力として選択され、該画素
アドレスＣの画素データは、該第５メモリの出力として
選択され、該画素アドレスＤの画素データは、該第６メ
モリの出力として選択され、画素アドレスＢとしてソー
スアドレス（Ｘ，Ｙ−１）および画素アドレスＣとして
ソースアドレス（Ｘ，Ｙ）を選択し、ｘfおよびｙfの２
つの最上位ビットがそれぞれ.０１および.００であると
き、ＳＩ2nd＝２Ｂ＋２Ｃとなるように、該画素アドレ
スＢの画素データは、該第３メモリおよび該第４メモリ
の出力として選択され、該画素アドレスＣの画素データ
は、該第５メモリおよび該第６メモリの出力として選択
され、画素アドレスＡとしてソースアドレス（Ｘ，Ｙ−
１）および画素アドレスＤとしてソースアドレス（Ｘ，
Ｙ）を選択し、ｘfおよびｙfの２つの最上位ビットがそ
れぞれ.１０および.０１であるとき、ＳＩ2nd＝Ａ＋３
Ｄとなるように、該画素アドレスＡの画素データは、該
第３メモリの出力として選択され、該画素アドレスＤの
画素データは、該第４メモリ、該第５メモリ、および該
第６メモリの出力として選択され、画素アドレスＡとし
てソースアドレス（Ｘ，Ｙ−１）、画素アドレスＣとし
てソースアドレス（Ｘ＋１，Ｙ）、および画素アドレス
Ｄとしてソースアドレス（Ｘ，Ｙ）を選択し、ｘfおよ
びｙfの２つの最上位ビットが、それぞれ、.１１およ
び.０１であるとき、ＳＩ2nd＝Ａ＋Ｃ＋２Ｄとなるよう
に、該画素アドレスＡの画素データは、該第３メモリの
出力として選択され、該画素アドレスＣの画素データ
は、該第４メモリの出力から選択され、該画素アドレス
Ｄの画素データは、該第５メモリおよび該第６メモリの
出力として選択され、画素アドレスＣとしてソースアド
レス（Ｘ，Ｙ）および画素アドレスＤとしてソースアド
レス（Ｘ−１，Ｙ）を選択し、ｘfおよびｙfの２つの最
上位ビットが、それぞれ、.００および.０１であると
き、ＳＩ2nd＝２Ｃ＋２Ｄとなるように、該画素アドレ
スＣの画素データは、該第３メモリおよび該第４メモリ
の出力として選択され、該画素アドレスＤの画素データ
は、該第５メモリおよび該第６メモリの出力から選択さ
れ、ならびに画素アドレスＢとしてソースアドレス
（Ｘ，Ｙ−１）、画素アドレスＣとしてソースアドレス
（Ｘ，Ｙ）、および画素アドレスＤとしてソースアドレ
ス（Ｘ−１，Ｙ）を選択し、ｘfおよびｙfの２つの最上
位ビットが共に.０１であるとき、ＳＩ2nd＝Ｂ＋２Ｃ＋
Ｄとなるように、画素アドレスＢの画素データは、該第
３メモリの出力として選択され、該画素アドレスＣの画
素データは、該第４メモリおよび該第５メモリの出力と
して選択され、該画素アドレスＤの画素データは、該第
６メモリの出力から選択されてもよい。
【００３２】本発明の第１画像情報（Ｉ1st）を個別の
画素データとして格納するための第１メモリを有し、各
画素が第１座標系内の位置に対応するアドレスを有する
画像データプロセッサにおける、該第１座標系内に形成
された画像を第２座標系内において変換画像に変換する
乗算を含まない補間方法は、ａ）該第２座標系内の第２
画像位置を選択するステップと、ｂ）該ステップａ）に
おいて選択された該第２位置に対応する該第１座標系内
の第１画像位置を決定するステップと、ｃ）該ステップ
ｂ）において決定された該第１画像位置に近似して配置
される該第１メモリ内の４個までの画素アドレスを識別
するステップと、ｄ）該ステップｃ）において識別され
た該画素アドレスの該第１画像画素データ（Ｉ1st）を
第２画像位置に第２画像情報（Ｉ2nd）として転送され
る荷重平均において合計し、これによって、該第１画像
情報（Ｉ1st）が、簡単な加算プロセスによって補間さ
れる、ステップと、を包含し、これによって上記目的が
達成される。
画素データとして格納するための第１メモリを有し、各
画素が第１座標系内の位置に対応するアドレスを有する
画像データプロセッサにおける、該第１座標系内に形成
された画像を第２座標系内において変換画像に変換する
乗算を含まない補間方法は、ａ）該第２座標系内の第２
画像位置を選択するステップと、ｂ）該ステップａ）に
おいて選択された該第２位置に対応する該第１座標系内
の第１画像位置を決定するステップと、ｃ）該ステップ
ｂ）において決定された該第１画像位置に近似して配置
される該第１メモリ内の４個までの画素アドレスを識別
するステップと、ｄ）該ステップｃ）において識別され
た該画素アドレスの該第１画像画素データ（Ｉ1st）を
第２画像位置に第２画像情報（Ｉ2nd）として転送され
る荷重平均において合計し、これによって、該第１画像
情報（Ｉ1st）が、簡単な加算プロセスによって補間さ
れる、ステップと、を包含し、これによって上記目的が
達成される。
【００３３】第２メモリが、前記第２画像情報
（Ｉ2nd）を個別の画素データとして格納するために設
けられ、各画素が前記第２座標系内の位置に対応するア
ドレスを有し、前記ステップａ）が、該第２画像情報を
格納するための該第２メモリ内のアドレスの選択を含
み、前記ステップｄ）の後に、ｅ）該ステップｄ）にお
いて補間された該第２画像情報（Ｉ2nd）を該ステップ
ａ）において選択された該第２メモリアドレスに転送
し、これによって、第１画像が、第２画像として該第２
メモリに転送されるステップを含んでもよい。
（Ｉ2nd）を個別の画素データとして格納するために設
けられ、各画素が前記第２座標系内の位置に対応するア
ドレスを有し、前記ステップａ）が、該第２画像情報を
格納するための該第２メモリ内のアドレスの選択を含
み、前記ステップｄ）の後に、ｅ）該ステップｄ）にお
いて補間された該第２画像情報（Ｉ2nd）を該ステップ
ａ）において選択された該第２メモリアドレスに転送
し、これによって、第１画像が、第２画像として該第２
メモリに転送されるステップを含んでもよい。
【００３４】前記ステップｄ）が、各識別された画素ア
ドレスの前記第１画像情報（Ｉ1st）をその画素データ
値の４分の１を増加させて合計し、第１画像の１つ以上
の値を合計することによって、補間値が第２画像に対し
て計算されてもよい。
ドレスの前記第１画像情報（Ｉ1st）をその画素データ
値の４分の１を増加させて合計し、第１画像の１つ以上
の値を合計することによって、補間値が第２画像に対し
て計算されてもよい。
【００３５】第１メモリアドレスが、整数ＸおよびＹ増
加値によって分離される前記第１座標系における位置
（Ｘ，Ｙ）に対応し、前記ステップｂ）において決定さ
れた前記第１画像位置が、ＸおよびＹ増加値、ならびに
所定数の部分Ｘ増加値ｘｆおよび部分Ｙ増加値ｙfの分
数ビットをそれぞれ含み、これによって、前記ステップ
ｂ）において決定された前記第１画像位置が（Ｘ＋
ｘf，Ｙ＋ｙf）となってもよい。
加値によって分離される前記第１座標系における位置
（Ｘ，Ｙ）に対応し、前記ステップｂ）において決定さ
れた前記第１画像位置が、ＸおよびＹ増加値、ならびに
所定数の部分Ｘ増加値ｘｆおよび部分Ｙ増加値ｙfの分
数ビットをそれぞれ含み、これによって、前記ステップ
ｂ）において決定された前記第１画像位置が（Ｘ＋
ｘf，Ｙ＋ｙf）となってもよい。
【００３６】前記ステップｄ）が、前記ステップｂ）に
おいて決定された各第１画像位置（Ｘ＋ｘf，Ｙ＋ｙf）
について、前記ステップｃ）において識別された前記第
１メモリアドレスの画素データを合計し、以下、二進法
で表すと、ｘfおよびｙfの２つの最上位ビットが共
に、.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、
ｘfの２つの最上位ビットが.１１およびｙfの２つの最
上位ビットが.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1s t（Ｘ
＋１，Ｙ）、ｘfの２つの最上位ビットが.００およびｙ
fの２つの最上位ビットが.１１および.１０であると
き、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ−１，
Ｙ）＋Ｉ 1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfの２つ
の最上位ビットが.０１およびｙfの２つの最上位ビット
が.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）、ｘfの２つの最上位ビットが.１０およびｙfの２
つの最上位ビットが共に.１１であるとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋
Ｉ1st（Ｘ，Ｙ＋１）、ｘfおよびｙfの２つの最上位ビ
ットが共に.１１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st
（Ｘ，Ｙ＋１）、ｘfの２つの最上位ビットが.０１およ
びｙfの２つの最上位ビットが.１１であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ＋１）、ｘfの２つの最
上位ビットが.１０および.１１、ならびにｙfの２つの
最上位ビットが.００であるとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfおよびｙfの２つ
の最上位ビットが共に.００であるとき、ＳＩ2nd＝Ｉ
1st（Ｘ−１，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st
（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）、ｘfの２つの最上位
ビットが.０１およびｙfの２つの最上位ビットが.００
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）、ｘfの２つの最上位ビットが.１０およびｙfの２
つの最上位ビットが.０１であるとき、ＳＩ2nd＝Ｉ1st
（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋
Ｉ1st（Ｘ，Ｙ）、ｘfの２つの最上位ビットが.１１お
よびｙfの２つの最上位ビットが.０１であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfの２つの最上位
ビットが.００およびｙfの２つの最上位ビットが.０１
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）、な
らびにｘfおよびｙfの２つの最上位ビットが共に.０１
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，
Ｙ）、のように画素データ（ＳＩ2nd）を補間およびス
ケーリングすることを含む。
おいて決定された各第１画像位置（Ｘ＋ｘf，Ｙ＋ｙf）
について、前記ステップｃ）において識別された前記第
１メモリアドレスの画素データを合計し、以下、二進法
で表すと、ｘfおよびｙfの２つの最上位ビットが共
に、.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、
ｘfの２つの最上位ビットが.１１およびｙfの２つの最
上位ビットが.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1s t（Ｘ
＋１，Ｙ）、ｘfの２つの最上位ビットが.００およびｙ
fの２つの最上位ビットが.１１および.１０であると
き、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ−１，
Ｙ）＋Ｉ 1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfの２つ
の最上位ビットが.０１およびｙfの２つの最上位ビット
が.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）、ｘfの２つの最上位ビットが.１０およびｙfの２
つの最上位ビットが共に.１１であるとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋
Ｉ1st（Ｘ，Ｙ＋１）、ｘfおよびｙfの２つの最上位ビ
ットが共に.１１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st
（Ｘ，Ｙ＋１）、ｘfの２つの最上位ビットが.０１およ
びｙfの２つの最上位ビットが.１１であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ＋１）、ｘfの２つの最
上位ビットが.１０および.１１、ならびにｙfの２つの
最上位ビットが.００であるとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfおよびｙfの２つ
の最上位ビットが共に.００であるとき、ＳＩ2nd＝Ｉ
1st（Ｘ−１，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st
（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）、ｘfの２つの最上位
ビットが.０１およびｙfの２つの最上位ビットが.００
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）、ｘfの２つの最上位ビットが.１０およびｙfの２
つの最上位ビットが.０１であるとき、ＳＩ2nd＝Ｉ1st
（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋
Ｉ1st（Ｘ，Ｙ）、ｘfの２つの最上位ビットが.１１お
よびｙfの２つの最上位ビットが.０１であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、ｘfの２つの最上位
ビットが.００およびｙfの２つの最上位ビットが.０１
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）、な
らびにｘfおよびｙfの２つの最上位ビットが共に.０１
であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，
Ｙ）、のように画素データ（ＳＩ2nd）を補間およびス
ケーリングすることを含む。
【００３７】他の実施態様によると、前記方法は、前記
ステップｄ）の後に、ｄ1）スケーリングされた画素デ
ータ（ＳＩ2nd）を４で除算し、補間プロセスを完了
し、これによって、前記合計された第１画像情報（Ｉ
2nd）が補間されるステップを含んでもよい。
ステップｄ）の後に、ｄ1）スケーリングされた画素デ
ータ（ＳＩ2nd）を４で除算し、補間プロセスを完了
し、これによって、前記合計された第１画像情報（Ｉ
2nd）が補間されるステップを含んでもよい。
【００３８】前記方法は、第３メモリ、第４メモリ、第
５メモリ、および第６メモリが提供され、各メモリが、
アドレスＡ、Ｂ、Ｃ、およびＤの画素データを格納する
ことができ、前記ステップｂ）が、ソース位置の値ｘf
およびｙfに応答して、４個の識別された画素アドレス
をＡ、Ｂ、Ｃ、およびＤとして識別および標識すること
を含み、前記ステップｃ）の後であって、前記ステップ
ｄ）の前に、ｃ1）該ソース位置の値ｘfおよびｙfを用
いて、各Ａ、Ｂ、Ｃ、およびＤ画素アドレスが画素デー
タの荷重平均において何回使用されるかを重み付け、こ
れによって、画素データが、ＸおよびＹ軸整数値の４分
の１内の第１位置に近似した画素アドレスに応答して選
択されるステップ、およびｃ2）該ステップｃ1）のアド
レス荷重プロセスに応答して、該４個の格納された画素
アドレスの１つから画素データを選択し、前記ステップ
ｄ）において合計し、これによって、前記ステップｃ）
において選択された画素アドレスおよび前記ステップ
ｂ）において決定されたソース位置の近似に対して、画
素データを重み付けるために、ソース位置の分数ビット
が使用されるステップとをさらに含んでもよい。
５メモリ、および第６メモリが提供され、各メモリが、
アドレスＡ、Ｂ、Ｃ、およびＤの画素データを格納する
ことができ、前記ステップｂ）が、ソース位置の値ｘf
およびｙfに応答して、４個の識別された画素アドレス
をＡ、Ｂ、Ｃ、およびＤとして識別および標識すること
を含み、前記ステップｃ）の後であって、前記ステップ
ｄ）の前に、ｃ1）該ソース位置の値ｘfおよびｙfを用
いて、各Ａ、Ｂ、Ｃ、およびＤ画素アドレスが画素デー
タの荷重平均において何回使用されるかを重み付け、こ
れによって、画素データが、ＸおよびＹ軸整数値の４分
の１内の第１位置に近似した画素アドレスに応答して選
択されるステップ、およびｃ2）該ステップｃ1）のアド
レス荷重プロセスに応答して、該４個の格納された画素
アドレスの１つから画素データを選択し、前記ステップ
ｄ）において合計し、これによって、前記ステップｃ）
において選択された画素アドレスおよび前記ステップ
ｂ）において決定されたソース位置の近似に対して、画
素データを重み付けるために、ソース位置の分数ビット
が使用されるステップとをさらに含んでもよい。
【００３９】前記ステップｄ）が、以下のサブステッ
プ、１）前記第３メモリから選択された画素データを、
前記第４メモリから選択された画素データに加算するこ
と、２）前記第５メモリから選択された画素データを、
前記第６メモリから選択された画素データに加算するこ
と、および３）該サブステップ１）の結果を該サブステ
ップ２）に加算し、これによって前記４個の識別された
画素アドレスの画素データを合計することを含んでもよ
い。
プ、１）前記第３メモリから選択された画素データを、
前記第４メモリから選択された画素データに加算するこ
と、２）前記第５メモリから選択された画素データを、
前記第６メモリから選択された画素データに加算するこ
と、および３）該サブステップ１）の結果を該サブステ
ップ２）に加算し、これによって前記４個の識別された
画素アドレスの画素データを合計することを含んでもよ
い。
【００４０】前記画素アドレスが、前記第３メモリ、前
記第４メモリ、前記第５メモリ、および前記第６メモリ
に格納され、以下に示すように、前記ステップｃ）、ｃ
1）およびｃ2）において、画素アドレスＡとしてソース
位置（Ｘ，Ｙ）を選択し、二進法で表すと、ｘfおよび
ｙfの２つの最上位ビットが、.１０であるとき、ＳＩ
2nd＝４Ａとなるように、該画素アドレスＡの画素デー
タは、該第３メモリ、該第４メモリ、該第５メモリ、お
よび該第６メモリの出力として選択され、画素アドレス
Ａとしてソース位置（Ｘ，Ｙ）および画素アドレスＢと
してソース位置（Ｘ＋１，Ｙ）を選択し、ｘfおよびｙf
の２つの最上位ビットが、それぞれ、.１１および.１０
であるとき、ＳＩ2nd＝３Ａ＋Ｂとなるように、該画素
アドレスＡの画素データは、該第３メモリ、該第４メモ
リ、および該第５メモリの出力として選択され、該画素
アドレスＢの画素データは、該第６メモリの出力として
選択され、画素アドレスＡとしてソース位置（Ｘ−１，
Ｙ）および画素アドレスＢとしてソース位置（Ｘ，Ｙ）
を選択し、ｘfおよびｙfの２つの最上位ビットが、それ
ぞれ、.００、ならびに.１１および.１０であるとき、
ＳＩ2nd＝２Ａ＋２Ｂとなるように、画素アドレスＡの
画素データは、第３メモリ４０および第４メモリ４２の
出力として選択され、該画素アドレスＢの画素データ
は、該第５メモリおよび該第６メモリの出力として選択
され、画素アドレスＡとしてソース位置（Ｘ−１，Ｙ）
および画素アドレスＢとしてソース位置（Ｘ，Ｙ）を選
択し、ｘfおよびｙfの２つの最上位ビットが、それぞ
れ、.０１、および.１０であるとき、ＳＩ2nd＝Ａ＋３
Ｂとなるように、該画素アドレスＡの画素データは、該
第３メモリの出力として選択され、該画素アドレスＢの
画素データは、該第４メモリ、該第５メモリ、および該
第６メモリの出力として選択され、画素アドレスＡとし
てソース位置（Ｘ，Ｙ）および画素アドレスＤとしてソ
ース位置（Ｘ，Ｙ＋１）を選択し、ｘfおよびｙfの２つ
の最上位ビットが、それぞれ、.１０、および.１１であ
るとき、ＳＩ2nd＝３Ａ＋Ｄとなるように、該画素アド
レスＡの画素データは、該第３メモリ、該第４メモリ、
および該第５メモリの出力として選択され、該画素アド
レスＤの画素データは、該第６メモリの出力として選択
され、画素アドレスＡとしてソースアドレス（Ｘ，
Ｙ）、画素アドレスＢとしてソースアドレス（Ｘ＋１，
Ｙ）、および画素アドレスＤとしてソースアドレス
（Ｘ，Ｙ＋１）を選択し、ｘfおよびｙfの２つの最上位
ビットが共に.１１であるとき、ＳＩ2nd＝２Ａ＋Ｂ＋Ｄ
となるように、該画素アドレスＡの画素データは、該第
３メモリおよび該第４メモリの出力として選択され、該
画素アドレスＢの画素データは、該第５メモリの出力と
して選択され、該画素アドレスＤの画素データは、該第
６メモリの出力として選択され、画素アドレスＡとして
ソースアドレス（Ｘ−１，Ｙ）、画素アドレスＢとして
ソースアドレス（Ｘ，Ｙ）、および画素アドレスＣとし
てソースアドレス（Ｘ，Ｙ＋１）を選択し、ｘfおよび
ｙfの２つの最上位ビットが、それぞれ、.０１および.
１１であるとき、ＳＩ2nd＝Ａ＋２Ｂ＋Ｃとなるよう
に、該画素アドレスＡの画素データは、該第３メモリの
出力として選択され、該画素アドレスＢの画素データ
は、該第４メモリおよび該第５メモリの出力として選択
され、該画素アドレスＣの画素データは、該第６メモリ
の出力として選択され、画素アドレスＡとしてソースア
ドレス（Ｘ，Ｙ−１）および画素アドレスＤとしてソー
スアドレス（Ｘ，Ｙ）を選択し、ｘfおよびｙfの２つの
最上位ビットが、それぞれ、．１０および.１１、なら
びに.００であるとき、ＳＩ2nd＝２Ａ＋２Ｄとなるよう
に、該画素アドレスＡの画素データは、該第３メモリお
よび該第４メモリの出力として選択され、該画素アドレ
スＤの画素データは、該第５メモリおよび該第６メモリ
の出力として選択され、画素アドレスＡとしてソースア
ドレス（Ｘ−１，Ｙ−１）、画素アドレスＢとしてソー
スアドレス（Ｘ，Ｙ−１）、画素アドレスＣとしてソー
スアドレス（Ｘ，Ｙ）、および画素アドレスＤとしてソ
ースアドレス（Ｘ−１，Ｙ）を選択し、ｘfおよびｙfの
２つの最上位ビットが共に.００であるとき、ＳＩ2nd＝
Ａ＋Ｂ＋Ｃ＋Ｄとなるように、該画素アドレスＡの画素
データは、該第３メモリの出力として選択され、該画素
アドレスＢの画素データは、該第４メモリの出力として
選択され、該画素アドレスＣの画素データは、該第５メ
モリの出力として選択され、該画素アドレスＤの画素デ
ータは、該第６メモリの出力として選択され、画素アド
レスＢとしてソースアドレス（Ｘ，Ｙ−１）および画素
アドレスＣとしてソースアドレス（Ｘ，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが、それぞれ、.０
１および.００であるとき、ＳＩ2nd＝２Ｂ＋２Ｃとなる
ように、該画素アドレスＢの画素データは、該第３メモ
リおよび該第４メモリの出力として選択され、該画素ア
ドレスＣの画素データは、該第５メモリおよび該第６メ
モリの出力として選択され、画素アドレスＡとしてソー
スアドレス（Ｘ，Ｙ−１）および画素アドレスＤとして
ソースアドレス（Ｘ，Ｙ）を選択し、ｘfおよびｙfの２
つの最上位ビットがそれぞれ.１０および.０１であると
き、ＳＩ2nd＝Ａ＋３Ｄとなるように、該画素アドレス
Ａの画素データは、該第３メモリの出力として選択さ
れ、該画素アドレスＤの画素データは、該第４メモリ、
該第５メモリ、および該第６メモリの出力として選択さ
れ、画素アドレスＡとしてソースアドレス（Ｘ，Ｙ−
１）、画素アドレスＣとしてソースアドレス（Ｘ＋１，
Ｙ）、および画素アドレスＤとしてソースアドレス
（Ｘ，Ｙ）を選択し、ｘfおよびｙfの２つの最上位ビッ
トが、それぞれ、.１１および.０１であるとき、ＳＩ
2nd＝Ａ＋Ｃ＋２Ｄとなるように、該画素アドレスＡの
画素データは、該第３メモリの出力として選択され、該
画素アドレスＣの画素データは、該第４メモリの出力か
ら選択され、該画素アドレスＤの画素データは、該第５
メモリおよび該第６メモリの出力として選択され、画素
アドレスＣとしてソースアドレス（Ｘ，Ｙ）および画素
アドレスＤとしてソースアドレス（Ｘ−１，Ｙ）を選択
し、ｘfおよびｙfの２つの最上位ビットが、それぞ
れ、.００および.０１であるとき、ＳＩ2nd＝２Ｃ＋２
Ｄとなるように、該画素アドレスＣの画素データは、該
第３メモリおよび該第４メモリの出力として選択され、
該画素アドレスＤの画素データは、該第５メモリおよび
該第６メモリの出力から選択され、ならびに画素アドレ
スＢとしてソースアドレス（Ｘ，Ｙ−１）、画素アドレ
スＣとしてソースアドレス（Ｘ，Ｙ）、および画素アド
レスＤとしてソースアドレス（Ｘ−１，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが共に.０１である
とき、ＳＩ2nd＝Ｂ＋２Ｃ＋Ｄとなるように、画素アド
レスＢの画素データは、該第３メモリの出力として選択
され、該画素アドレスＣの画素データは、該第４メモリ
および該第５メモリの出力として選択され、該画素アド
レスＤの画素データは、該第６メモリ４６の出力から選
択されてもよい。
記第４メモリ、前記第５メモリ、および前記第６メモリ
に格納され、以下に示すように、前記ステップｃ）、ｃ
1）およびｃ2）において、画素アドレスＡとしてソース
位置（Ｘ，Ｙ）を選択し、二進法で表すと、ｘfおよび
ｙfの２つの最上位ビットが、.１０であるとき、ＳＩ
2nd＝４Ａとなるように、該画素アドレスＡの画素デー
タは、該第３メモリ、該第４メモリ、該第５メモリ、お
よび該第６メモリの出力として選択され、画素アドレス
Ａとしてソース位置（Ｘ，Ｙ）および画素アドレスＢと
してソース位置（Ｘ＋１，Ｙ）を選択し、ｘfおよびｙf
の２つの最上位ビットが、それぞれ、.１１および.１０
であるとき、ＳＩ2nd＝３Ａ＋Ｂとなるように、該画素
アドレスＡの画素データは、該第３メモリ、該第４メモ
リ、および該第５メモリの出力として選択され、該画素
アドレスＢの画素データは、該第６メモリの出力として
選択され、画素アドレスＡとしてソース位置（Ｘ−１，
Ｙ）および画素アドレスＢとしてソース位置（Ｘ，Ｙ）
を選択し、ｘfおよびｙfの２つの最上位ビットが、それ
ぞれ、.００、ならびに.１１および.１０であるとき、
ＳＩ2nd＝２Ａ＋２Ｂとなるように、画素アドレスＡの
画素データは、第３メモリ４０および第４メモリ４２の
出力として選択され、該画素アドレスＢの画素データ
は、該第５メモリおよび該第６メモリの出力として選択
され、画素アドレスＡとしてソース位置（Ｘ−１，Ｙ）
および画素アドレスＢとしてソース位置（Ｘ，Ｙ）を選
択し、ｘfおよびｙfの２つの最上位ビットが、それぞ
れ、.０１、および.１０であるとき、ＳＩ2nd＝Ａ＋３
Ｂとなるように、該画素アドレスＡの画素データは、該
第３メモリの出力として選択され、該画素アドレスＢの
画素データは、該第４メモリ、該第５メモリ、および該
第６メモリの出力として選択され、画素アドレスＡとし
てソース位置（Ｘ，Ｙ）および画素アドレスＤとしてソ
ース位置（Ｘ，Ｙ＋１）を選択し、ｘfおよびｙfの２つ
の最上位ビットが、それぞれ、.１０、および.１１であ
るとき、ＳＩ2nd＝３Ａ＋Ｄとなるように、該画素アド
レスＡの画素データは、該第３メモリ、該第４メモリ、
および該第５メモリの出力として選択され、該画素アド
レスＤの画素データは、該第６メモリの出力として選択
され、画素アドレスＡとしてソースアドレス（Ｘ，
Ｙ）、画素アドレスＢとしてソースアドレス（Ｘ＋１，
Ｙ）、および画素アドレスＤとしてソースアドレス
（Ｘ，Ｙ＋１）を選択し、ｘfおよびｙfの２つの最上位
ビットが共に.１１であるとき、ＳＩ2nd＝２Ａ＋Ｂ＋Ｄ
となるように、該画素アドレスＡの画素データは、該第
３メモリおよび該第４メモリの出力として選択され、該
画素アドレスＢの画素データは、該第５メモリの出力と
して選択され、該画素アドレスＤの画素データは、該第
６メモリの出力として選択され、画素アドレスＡとして
ソースアドレス（Ｘ−１，Ｙ）、画素アドレスＢとして
ソースアドレス（Ｘ，Ｙ）、および画素アドレスＣとし
てソースアドレス（Ｘ，Ｙ＋１）を選択し、ｘfおよび
ｙfの２つの最上位ビットが、それぞれ、.０１および.
１１であるとき、ＳＩ2nd＝Ａ＋２Ｂ＋Ｃとなるよう
に、該画素アドレスＡの画素データは、該第３メモリの
出力として選択され、該画素アドレスＢの画素データ
は、該第４メモリおよび該第５メモリの出力として選択
され、該画素アドレスＣの画素データは、該第６メモリ
の出力として選択され、画素アドレスＡとしてソースア
ドレス（Ｘ，Ｙ−１）および画素アドレスＤとしてソー
スアドレス（Ｘ，Ｙ）を選択し、ｘfおよびｙfの２つの
最上位ビットが、それぞれ、．１０および.１１、なら
びに.００であるとき、ＳＩ2nd＝２Ａ＋２Ｄとなるよう
に、該画素アドレスＡの画素データは、該第３メモリお
よび該第４メモリの出力として選択され、該画素アドレ
スＤの画素データは、該第５メモリおよび該第６メモリ
の出力として選択され、画素アドレスＡとしてソースア
ドレス（Ｘ−１，Ｙ−１）、画素アドレスＢとしてソー
スアドレス（Ｘ，Ｙ−１）、画素アドレスＣとしてソー
スアドレス（Ｘ，Ｙ）、および画素アドレスＤとしてソ
ースアドレス（Ｘ−１，Ｙ）を選択し、ｘfおよびｙfの
２つの最上位ビットが共に.００であるとき、ＳＩ2nd＝
Ａ＋Ｂ＋Ｃ＋Ｄとなるように、該画素アドレスＡの画素
データは、該第３メモリの出力として選択され、該画素
アドレスＢの画素データは、該第４メモリの出力として
選択され、該画素アドレスＣの画素データは、該第５メ
モリの出力として選択され、該画素アドレスＤの画素デ
ータは、該第６メモリの出力として選択され、画素アド
レスＢとしてソースアドレス（Ｘ，Ｙ−１）および画素
アドレスＣとしてソースアドレス（Ｘ，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが、それぞれ、.０
１および.００であるとき、ＳＩ2nd＝２Ｂ＋２Ｃとなる
ように、該画素アドレスＢの画素データは、該第３メモ
リおよび該第４メモリの出力として選択され、該画素ア
ドレスＣの画素データは、該第５メモリおよび該第６メ
モリの出力として選択され、画素アドレスＡとしてソー
スアドレス（Ｘ，Ｙ−１）および画素アドレスＤとして
ソースアドレス（Ｘ，Ｙ）を選択し、ｘfおよびｙfの２
つの最上位ビットがそれぞれ.１０および.０１であると
き、ＳＩ2nd＝Ａ＋３Ｄとなるように、該画素アドレス
Ａの画素データは、該第３メモリの出力として選択さ
れ、該画素アドレスＤの画素データは、該第４メモリ、
該第５メモリ、および該第６メモリの出力として選択さ
れ、画素アドレスＡとしてソースアドレス（Ｘ，Ｙ−
１）、画素アドレスＣとしてソースアドレス（Ｘ＋１，
Ｙ）、および画素アドレスＤとしてソースアドレス
（Ｘ，Ｙ）を選択し、ｘfおよびｙfの２つの最上位ビッ
トが、それぞれ、.１１および.０１であるとき、ＳＩ
2nd＝Ａ＋Ｃ＋２Ｄとなるように、該画素アドレスＡの
画素データは、該第３メモリの出力として選択され、該
画素アドレスＣの画素データは、該第４メモリの出力か
ら選択され、該画素アドレスＤの画素データは、該第５
メモリおよび該第６メモリの出力として選択され、画素
アドレスＣとしてソースアドレス（Ｘ，Ｙ）および画素
アドレスＤとしてソースアドレス（Ｘ−１，Ｙ）を選択
し、ｘfおよびｙfの２つの最上位ビットが、それぞ
れ、.００および.０１であるとき、ＳＩ2nd＝２Ｃ＋２
Ｄとなるように、該画素アドレスＣの画素データは、該
第３メモリおよび該第４メモリの出力として選択され、
該画素アドレスＤの画素データは、該第５メモリおよび
該第６メモリの出力から選択され、ならびに画素アドレ
スＢとしてソースアドレス（Ｘ，Ｙ−１）、画素アドレ
スＣとしてソースアドレス（Ｘ，Ｙ）、および画素アド
レスＤとしてソースアドレス（Ｘ−１，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが共に.０１である
とき、ＳＩ2nd＝Ｂ＋２Ｃ＋Ｄとなるように、画素アド
レスＢの画素データは、該第３メモリの出力として選択
され、該画素アドレスＣの画素データは、該第４メモリ
および該第５メモリの出力として選択され、該画素アド
レスＤの画素データは、該第６メモリ４６の出力から選
択されてもよい。
【００４１】簡略化された一連の補間式を用いて、アフ
ィン変換において座標系間で画像を変換する加算補間方
法が提供される。本発明で必要とされる補間式の数が少
ないので、計算された個別でない画素位置に近似する個
別の位置を有する画素の加算によって、補間画素位置が
計算され得る。計算された位置に近似する個別の画素位
置のデータは、遠くに離れた位置よりもより頻繁に補間
において加算される。特に、計算された位置の非整数の
部分は、ＸおよびＹ軸において４分の１増加にまるめら
れ、補間式は、まるめられた増加位置値に応答して選択
される。このように、可能なすべての計算された位置
は、少数の固定補間式を用いて補間される。さらに、ア
フィン変換で用いられる補間合計システムが提供され
る。
ィン変換において座標系間で画像を変換する加算補間方
法が提供される。本発明で必要とされる補間式の数が少
ないので、計算された個別でない画素位置に近似する個
別の位置を有する画素の加算によって、補間画素位置が
計算され得る。計算された位置に近似する個別の画素位
置のデータは、遠くに離れた位置よりもより頻繁に補間
において加算される。特に、計算された位置の非整数の
部分は、ＸおよびＹ軸において４分の１増加にまるめら
れ、補間式は、まるめられた増加位置値に応答して選択
される。このように、可能なすべての計算された位置
は、少数の固定補間式を用いて補間される。さらに、ア
フィン変換で用いられる補間合計システムが提供され
る。
【００４２】本発明のいくつかの局面において、第１メ
モリは、第１座標系における位置に対応する個別の画素
アドレスを有する画素データ（Ｉ1st）として第１画像
情報を格納する。次に、ソース位置計算器によって決定
される第１座標系における画像情報（Ｉ1st）のソース
位置は、第１メモリ内の個別のアドレス間の中間に配置
されたソース位置を有する。ソース画素セレクタは、各
第２画像位置に対して画像情報（Ｉ2nd）が得られる各
ソース位置に近似する第１メモリ内の４個までの画素ア
ドレスを識別し、合計回路は、各選択された画素アドレ
スから荷重画素データ（Ｉ1st）を合計し、第２画像情
報（Ｉ2nd）を決定する。各荷重合計は、選択された第
１メモリ画素アドレスの近似および個別の画素アドレス
の４分の１内にある対応するソース位置に基づく。選択
された近似画素アドレスからの第１メモリ画素データ
（Ｉ1st）は、その画素データ値の４分の１を増加して
合計される。このように、補間値は、Ｉ1stの１つ以上
の値の合計に基づいたＩ2ndに対して計算される。
モリは、第１座標系における位置に対応する個別の画素
アドレスを有する画素データ（Ｉ1st）として第１画像
情報を格納する。次に、ソース位置計算器によって決定
される第１座標系における画像情報（Ｉ1st）のソース
位置は、第１メモリ内の個別のアドレス間の中間に配置
されたソース位置を有する。ソース画素セレクタは、各
第２画像位置に対して画像情報（Ｉ2nd）が得られる各
ソース位置に近似する第１メモリ内の４個までの画素ア
ドレスを識別し、合計回路は、各選択された画素アドレ
スから荷重画素データ（Ｉ1st）を合計し、第２画像情
報（Ｉ2nd）を決定する。各荷重合計は、選択された第
１メモリ画素アドレスの近似および個別の画素アドレス
の４分の１内にある対応するソース位置に基づく。選択
された近似画素アドレスからの第１メモリ画素データ
（Ｉ1st）は、その画素データ値の４分の１を増加して
合計される。このように、補間値は、Ｉ1stの１つ以上
の値の合計に基づいたＩ2ndに対して計算される。
【００４３】特に、第１メモリは、整数ＸおよびＹ増加
値によって分離される第１座標系における位置（Ｘ，
Ｙ）に対応する個別のアドレスに画素データ（Ｉ1st）
を格納する。各第２画像画素アドレスに対してソース位
置計算器によって計算された第１座標系内のソース位置
は、ＸおよびＹ増加値ならびに所定数の部分ＸおよびＹ
増加値ｘfおよびｙfの分数ビットをそれぞれ含む。各第
２画像画素位置に対するソース位置は、第１座標系にお
ける（Ｘ＋ｘf、Ｙ＋ｙf）である。
値によって分離される第１座標系における位置（Ｘ，
Ｙ）に対応する個別のアドレスに画素データ（Ｉ1st）
を格納する。各第２画像画素アドレスに対してソース位
置計算器によって計算された第１座標系内のソース位置
は、ＸおよびＹ増加値ならびに所定数の部分ＸおよびＹ
増加値ｘfおよびｙfの分数ビットをそれぞれ含む。各第
２画像画素位置に対するソース位置は、第１座標系にお
ける（Ｘ＋ｘf、Ｙ＋ｙf）である。
【００４４】個別の画素データとして第１画像情報（Ｉ
1st）を格納するための第１メモリを有する画像データ
プロセッサであって、各画素が、第１座標系における位
置に対応するアドレスを有するプロセッサにおいて、第
１座標系において形成される画像を第２座標系において
変換画像に変換する乗算を含まない補間方法が提供され
る。この方法は、 ａ）第２の座標系における第２画像位置を選択するステ
ップと、 ｂ）ステップａ）において選択された第２位置に対応す
る第１座標系内の第１画像位置を決定するステップと、 ｃ）ステップｂ）において決定された第１画像位置に近
接して配置される第１メモリ内の４個までの画素アドレ
スを識別するステップと、 ｄ）第２画像位置に第２画像情報（Ｉ2nd）として転送
される荷重平均におけるステップｃ）で識別された画素
アドレスの第１画像画素データ（Ｉ1st）を加算し、そ
れによって、第１画像情報（Ｉ1st）が簡単な加算プロ
セスによって補間されるステップとを包含する。
1st）を格納するための第１メモリを有する画像データ
プロセッサであって、各画素が、第１座標系における位
置に対応するアドレスを有するプロセッサにおいて、第
１座標系において形成される画像を第２座標系において
変換画像に変換する乗算を含まない補間方法が提供され
る。この方法は、 ａ）第２の座標系における第２画像位置を選択するステ
ップと、 ｂ）ステップａ）において選択された第２位置に対応す
る第１座標系内の第１画像位置を決定するステップと、 ｃ）ステップｂ）において決定された第１画像位置に近
接して配置される第１メモリ内の４個までの画素アドレ
スを識別するステップと、 ｄ）第２画像位置に第２画像情報（Ｉ2nd）として転送
される荷重平均におけるステップｃ）で識別された画素
アドレスの第１画像画素データ（Ｉ1st）を加算し、そ
れによって、第１画像情報（Ｉ1st）が簡単な加算プロ
セスによって補間されるステップとを包含する。
【００４５】
【発明の実施の形態】図３は、本発明の乗算を含まない
補間システム１０の概略ブロック図である。補間システ
ム１０は、第１座標系内で形成された第１画像を第２座
標系内で変換画像に変換するために、画像データプロセ
ッサ（不図示）において用いられる。補間システム１０
は、画像情報（Ｉ1st）を画素データとして格納するた
めの第１メモリ１２を有する。第１画像は変換される画
像であり、これは、上記のように、図１の画像が図２の
第２の画像に変換されたのと同様である。第１メモリ１
２は、当該技術分野で周知の多数のディジタルメモリ格
納装置の任意の１つである。あるいは、第１画像は、個
別のアドレスの座標系内のデータを示すビデオカメラな
どの装置内で捕捉される。第１メモリ１２は、第１画像
情報を画素データ（Ｉ1st）として格納し、個別の画素
アドレスは、第１座標系における位置に対応する。
補間システム１０の概略ブロック図である。補間システ
ム１０は、第１座標系内で形成された第１画像を第２座
標系内で変換画像に変換するために、画像データプロセ
ッサ（不図示）において用いられる。補間システム１０
は、画像情報（Ｉ1st）を画素データとして格納するた
めの第１メモリ１２を有する。第１画像は変換される画
像であり、これは、上記のように、図１の画像が図２の
第２の画像に変換されたのと同様である。第１メモリ１
２は、当該技術分野で周知の多数のディジタルメモリ格
納装置の任意の１つである。あるいは、第１画像は、個
別のアドレスの座標系内のデータを示すビデオカメラな
どの装置内で捕捉される。第１メモリ１２は、第１画像
情報を画素データ（Ｉ1st）として格納し、個別の画素
アドレスは、第１座標系における位置に対応する。
【００４６】第１座標系における画像を、個別のアドレ
スを有する画素データにまとめる方法は多数ある。一般
的な方法の１つとして、（Ｘ，Ｙ）座標系において第１
画像を示すことが挙げられる。第１メモリ１２は、整数
ＸおよびＹ増加値によって分離された第１座標系におけ
る位置（Ｘ，Ｙ）に対応する個別のアドレスに画素デー
タ（Ｉ1st）を格納する。第１メモリ１２は、図示する
ように、Ｘ軸およびＹ軸によって構築され、整数Ｘおよ
びＹ値の各交点は、１つの画素アドレスによって示され
る。アドレスは、第１メモリ１２内の任意の場所に格納
される。但し、第１座標系における（Ｘ，Ｙ）位置と、
第１メモリ１２内のアドレスとの関係を維持して記録が
なされる。第１メモリは、ライン１３に操作によって接
続される出力部を有する。通常、各画素は、８ビットの
情報で示されるが、本発明のシステムは、データの特定
の解像度には限定されない。
スを有する画素データにまとめる方法は多数ある。一般
的な方法の１つとして、（Ｘ，Ｙ）座標系において第１
画像を示すことが挙げられる。第１メモリ１２は、整数
ＸおよびＹ増加値によって分離された第１座標系におけ
る位置（Ｘ，Ｙ）に対応する個別のアドレスに画素デー
タ（Ｉ1st）を格納する。第１メモリ１２は、図示する
ように、Ｘ軸およびＹ軸によって構築され、整数Ｘおよ
びＹ値の各交点は、１つの画素アドレスによって示され
る。アドレスは、第１メモリ１２内の任意の場所に格納
される。但し、第１座標系における（Ｘ，Ｙ）位置と、
第１メモリ１２内のアドレスとの関係を維持して記録が
なされる。第１メモリは、ライン１３に操作によって接
続される出力部を有する。通常、各画素は、８ビットの
情報で示されるが、本発明のシステムは、データの特定
の解像度には限定されない。
【００４７】第１メモリ１２内に格納された情報に対し
てリクエストがなされと、補間プロセスは開始し、第２
座標系における第２画像の形成が開始される。ソース位
置計算器１４は、ライン１６に操作によって接続される
入力部を有し、第２座標系における位置を受け取る。こ
のソース位置計算器から、第１座標系における画像情報
（Ｉ1st）のソース位置が決定され、ライン１８に操作
によって接続されるソース位置計算器出力部上で利用で
きるようになる。ソース位置計算器１４によって決定さ
れた第１座標系における画像情報（Ｉ1st）のソース位
置は、第１メモリ内の個別のアドレス間の中間に位置す
るソース位置を有する。第２座標系は、画像データを格
納するための個別のアドレス位置で、第１メモリ１２と
同様に構築され得るが、多くの変換に伴われる回転およ
びスケールの変更のために、第１画像ソース位置は、第
１メモリ１２内の個別のアドレスとは一致しない傾向が
ある。
てリクエストがなされと、補間プロセスは開始し、第２
座標系における第２画像の形成が開始される。ソース位
置計算器１４は、ライン１６に操作によって接続される
入力部を有し、第２座標系における位置を受け取る。こ
のソース位置計算器から、第１座標系における画像情報
（Ｉ1st）のソース位置が決定され、ライン１８に操作
によって接続されるソース位置計算器出力部上で利用で
きるようになる。ソース位置計算器１４によって決定さ
れた第１座標系における画像情報（Ｉ1st）のソース位
置は、第１メモリ内の個別のアドレス間の中間に位置す
るソース位置を有する。第２座標系は、画像データを格
納するための個別のアドレス位置で、第１メモリ１２と
同様に構築され得るが、多くの変換に伴われる回転およ
びスケールの変更のために、第１画像ソース位置は、第
１メモリ１２内の個別のアドレスとは一致しない傾向が
ある。
【００４８】各第２画像画素アドレスに対してソース位
置計算器１４によって計算された第１座標系におけるソ
ース位置は、ＸおよびＹ増加値、ならびに部分Ｘおよび
Ｙ増加値ｘfおよびｙfの所定数の分数ビットをそれぞれ
含む。このように、各第２画像画素位置についてのソー
ス位置は、第１座標系において（Ｘ＋ｘf、Ｙ＋ｙf）で
ある。
置計算器１４によって計算された第１座標系におけるソ
ース位置は、ＸおよびＹ増加値、ならびに部分Ｘおよび
Ｙ増加値ｘfおよびｙfの所定数の分数ビットをそれぞれ
含む。このように、各第２画像画素位置についてのソー
ス位置は、第１座標系において（Ｘ＋ｘf、Ｙ＋ｙf）で
ある。
【００４９】ソース画素セレクタ２０は、ライン１８を
介してソース位置計算器１４の出力部に操作によって接
続される入力部を有し、各第２画像位置に対して画像情
報（Ｉ2nd）が得られる第１メモリ１２内の４個までの
画素を識別する。ソース画素セレクタ２０は、各第２画
像位置に対して画像情報（Ｉ2nd）が得られる各ソース
位置に近接した第１メモリ１２内の４個までの画素アド
レスを識別する。第１メモリ１２内に示すように、ソー
ス位置は、（Ｘ，Ｙ）第１座標系における位置２２を有
する。ソース画素セレクタ２０は、ソース位置２２に近
接した第１メモリ１２内の４個の個別のアドレス（Ａ、
Ｂ、Ｃ、およびＤ）を選択する。これらの４個のアドレ
スから、画像情報（Ｉ1st）は、補間プロセスにおいて
重み付けおよび平均化され、第２座標系における変換画
像についての画像情報（Ｉ2nd）を生成する。ソース位
置２２が、第１画像の縁に存在するなどの特別な状況で
は、４個未満の画素が補間に用いられる。ソース画素セ
レクタ２０は、ライン２４に操作によって接続される画
素識別のための出力部を有する。
介してソース位置計算器１４の出力部に操作によって接
続される入力部を有し、各第２画像位置に対して画像情
報（Ｉ2nd）が得られる第１メモリ１２内の４個までの
画素を識別する。ソース画素セレクタ２０は、各第２画
像位置に対して画像情報（Ｉ2nd）が得られる各ソース
位置に近接した第１メモリ１２内の４個までの画素アド
レスを識別する。第１メモリ１２内に示すように、ソー
ス位置は、（Ｘ，Ｙ）第１座標系における位置２２を有
する。ソース画素セレクタ２０は、ソース位置２２に近
接した第１メモリ１２内の４個の個別のアドレス（Ａ、
Ｂ、Ｃ、およびＤ）を選択する。これらの４個のアドレ
スから、画像情報（Ｉ1st）は、補間プロセスにおいて
重み付けおよび平均化され、第２座標系における変換画
像についての画像情報（Ｉ2nd）を生成する。ソース位
置２２が、第１画像の縁に存在するなどの特別な状況で
は、４個未満の画素が補間に用いられる。ソース画素セ
レクタ２０は、ライン２４に操作によって接続される画
素識別のための出力部を有する。
【００５０】合計回路２６は、操作によってライン２
８、３０、３２、および３４を介して第１メモリ出力部
１３に接続される入力部を有し、ソース画素セレクタ２
０によって識別される画素（Ａ、Ｂ、Ｃ、およびＤ）の
データ（Ｉ1st）を合計する。識別された画素Ａ、Ｂ、
Ｃ、およびＤは、各第２画像位置に第２画像情報（Ｉ2n
d）として転送される荷重平均、予測、または補間の計
算において合計される。このように、画像情報は、簡単
な加算プロセスによって補間される。
８、３０、３２、および３４を介して第１メモリ出力部
１３に接続される入力部を有し、ソース画素セレクタ２
０によって識別される画素（Ａ、Ｂ、Ｃ、およびＤ）の
データ（Ｉ1st）を合計する。識別された画素Ａ、Ｂ、
Ｃ、およびＤは、各第２画像位置に第２画像情報（Ｉ2n
d）として転送される荷重平均、予測、または補間の計
算において合計される。このように、画像情報は、簡単
な加算プロセスによって補間される。
【００５１】合計回路２６は、各選択された画素アドレ
スから荷重画素データ（Ｉ1st）を合計し、第２画像情
報（Ｉ2nd）を決定する。各荷重加算は、選択された第
１メモリ画素アドレスの近似および個別の画素アドレス
の４分の１内の対応するソース位置に基づく。選択され
た近似画素アドレスからの第１メモリ画素データ（Ｉ
1st）は、その画素データ値の４分の１を増加して合計
される。補間値は、Ｉ1stの１つ以上の値の合計に基づ
いて、Ｉ2ndに対して計算される。
スから荷重画素データ（Ｉ1st）を合計し、第２画像情
報（Ｉ2nd）を決定する。各荷重加算は、選択された第
１メモリ画素アドレスの近似および個別の画素アドレス
の４分の１内の対応するソース位置に基づく。選択され
た近似画素アドレスからの第１メモリ画素データ（Ｉ
1st）は、その画素データ値の４分の１を増加して合計
される。補間値は、Ｉ1stの１つ以上の値の合計に基づ
いて、Ｉ2ndに対して計算される。
【００５２】本発明の簡略化されたプロセスは、４個の
画素間の無数のすべての可能なソース位置をわずか１４
の可能性に減少させる補間マップの使用に由来する。こ
れらは、画素データおよび画素アドレスの４分の１増加
を用いる画素の可能な組合せである。ソース位置は、Ｘ
軸およびＹ軸において、０．２５の解像度にまるめられ
る。０．２５画素解像度自体は、１から４個の画素アド
レスからのデータを用いて、４個の画素値を共に加算す
る可能なすべての組合せを選択するのに用いられる。従
来のシステムは、上記の「従来の技術」で示したよう
に、計算されたすべてのソース位置に対して、荷重画素
平均の補間式を計算するために、複雑なマルチクロック
期間法を用いる。本発明における補間式の数が限定され
ているため、補間プロセスは、ソース位置によっては、
従来の方法ほど技術的に正確ではない。しかし、精度の
欠如は顕著ではなく、補間速度はかなり改善される。
画素間の無数のすべての可能なソース位置をわずか１４
の可能性に減少させる補間マップの使用に由来する。こ
れらは、画素データおよび画素アドレスの４分の１増加
を用いる画素の可能な組合せである。ソース位置は、Ｘ
軸およびＹ軸において、０．２５の解像度にまるめられ
る。０．２５画素解像度自体は、１から４個の画素アド
レスからのデータを用いて、４個の画素値を共に加算す
る可能なすべての組合せを選択するのに用いられる。従
来のシステムは、上記の「従来の技術」で示したよう
に、計算されたすべてのソース位置に対して、荷重画素
平均の補間式を計算するために、複雑なマルチクロック
期間法を用いる。本発明における補間式の数が限定され
ているため、補間プロセスは、ソース位置によっては、
従来の方法ほど技術的に正確ではない。しかし、精度の
欠如は顕著ではなく、補間速度はかなり改善される。
【００５３】通常、補間システム１０はさらに、ライン
１６を介してソース位置計算器１４の入力部に接続され
る出力部を有する第２メモリ３６を有する。第２メモリ
３６は、第２座標系内に第２画像位置として個別の画素
アドレスを提供する。第２メモリ３６はさらに、ライン
３８に操作によって接続される入力部を有し、第２画像
情報（Ｉ2nd）を個別の画素アドレス内の画素データと
して受け取る。
１６を介してソース位置計算器１４の入力部に接続され
る出力部を有する第２メモリ３６を有する。第２メモリ
３６は、第２座標系内に第２画像位置として個別の画素
アドレスを提供する。第２メモリ３６はさらに、ライン
３８に操作によって接続される入力部を有し、第２画像
情報（Ｉ2nd）を個別の画素アドレス内の画素データと
して受け取る。
【００５４】再び合計回路２６に戻る。第２メモリ３６
内の各アドレスについてスケーリングされた画素データ
（ＳＩ2nd）は、ソース画素セレクタ２０によって識別
されるアドレスの画素データ（Ｉ1st）を重み付けるこ
とによって、第１座標系（Ｘ，Ｙ）におけるソース位置
（Ｘ＋ｘf、Ｙ＋ｙf）から合計回路２６によって決定さ
れる。ソース画素セレクタ２０は、簡略化された補間マ
ップを用いて、合計される画素アドレスを選択する。画
素データは、以下のように、近似画素アドレスの付加的
な組合せから得られる。
内の各アドレスについてスケーリングされた画素データ
（ＳＩ2nd）は、ソース画素セレクタ２０によって識別
されるアドレスの画素データ（Ｉ1st）を重み付けるこ
とによって、第１座標系（Ｘ，Ｙ）におけるソース位置
（Ｘ＋ｘf、Ｙ＋ｙf）から合計回路２６によって決定さ
れる。ソース画素セレクタ２０は、簡略化された補間マ
ップを用いて、合計される画素アドレスを選択する。画
素データは、以下のように、近似画素アドレスの付加的
な組合せから得られる。
【００５５】二進法で表すと、ｘfおよびｙfの２つの最
上位ビットが共に、.１０であるとき、ＳＩ2nd＝Ｉ1st
（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）。
上位ビットが共に、.１０であるとき、ＳＩ2nd＝Ｉ1st
（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）。
【００５６】ｘfの２つの最上位ビットが.１１およびｙ
fの２つの最上位ビットが.１０であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）
＋Ｉ1s t（Ｘ＋１，Ｙ）。
fの２つの最上位ビットが.１０であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）
＋Ｉ1s t（Ｘ＋１，Ｙ）。
【００５７】ｘfの２つの最上位ビットが.００およびｙ
fの２つの最上位ビットが.１１および.１０であると
き、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ−１，
Ｙ）＋Ｉ 1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
fの２つの最上位ビットが.１１および.１０であると
き、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ−１，
Ｙ）＋Ｉ 1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
【００５８】ｘfの２つの最上位ビットが.０１およびｙ
fの２つの最上位ビットが.１０であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
fの２つの最上位ビットが.１０であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
【００５９】ｘfの２つの最上位ビットが.１０およびｙ
fの２つの最上位ビットが.１１であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）
＋Ｉ1s t（Ｘ，Ｙ＋１）。
fの２つの最上位ビットが.１１であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）
＋Ｉ1s t（Ｘ，Ｙ＋１）。
【００６０】ｘfおよびｙfの２つの最上位ビットが共
に.１１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ，Ｙ）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st（Ｘ，Ｙ＋
１）。
に.１１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ，Ｙ）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st（Ｘ，Ｙ＋
１）。
【００６１】ｘfの２つの最上位ビットが.０１およびｙ
fの２つの最上位ビットが.１１であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ＋１）。
fの２つの最上位ビットが.１１であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ＋１）。
【００６２】ｘfの２つの最上位ビットが.１０および.
１１、ならびにｙfの２つの最上位ビットが.００である
とき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ
−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
１１、ならびにｙfの２つの最上位ビットが.００である
とき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ
−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
【００６３】ｘfおよびｙfの２つの最上位ビットが共
に.００であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ−
１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ−１，Ｙ）。
に.００であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ−
１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ−１，Ｙ）。
【００６４】ｘfの２つの最上位ビットが.０１およびｙ
fの２つの最上位ビットが.００であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
fの２つの最上位ビットが.００であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
【００６５】ｘfの２つの最上位ビットが.１０およびｙ
fの２つの最上位ビットが.０１であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
fの２つの最上位ビットが.０１であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
【００６６】ｘfの２つの最上位ビットが.１１およびｙ
fの２つの最上位ビットが.０１であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
fの２つの最上位ビットが.０１であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）。
【００６７】ｘfの２つの最上位ビットが.００およびｙ
fの２つの最上位ビットが.０１であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，
Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）。
fの２つの最上位ビットが.０１であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，
Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）。
【００６８】ｘfおよびｙfの２つの最上位ビットが共
に.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，
Ｙ）。
に.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，
Ｙ）。
【００６９】スケーリングされた画素データＳＩ2ndが
上記のように合計されると、合計回路２６は、各スケー
リングされた画素データ（ＳＩ2nd）を４で除算し、補
間プロセスを完了する。その後、第２画像画素データ
（Ｉ2nd）を第２メモリ３６内の画素アドレスに変換す
る。このように、合計された第１画像情報（Ｉ1st）が
補間される。周知のように、４による二進法の除算は、
十進数を用いた１０による除算と同様に簡単なプロセス
である。二進法の最後の２つの数字は、切り捨てられる
か、または数字は、２桁右へシフトされる。
上記のように合計されると、合計回路２６は、各スケー
リングされた画素データ（ＳＩ2nd）を４で除算し、補
間プロセスを完了する。その後、第２画像画素データ
（Ｉ2nd）を第２メモリ３６内の画素アドレスに変換す
る。このように、合計された第１画像情報（Ｉ1st）が
補間される。周知のように、４による二進法の除算は、
十進数を用いた１０による除算と同様に簡単なプロセス
である。二進法の最後の２つの数字は、切り捨てられる
か、または数字は、２桁右へシフトされる。
【００７０】補間システム１０はさらに、ライン１３を
介して第１メモリ１２の出力部に、およびソース画素セ
レクタの出力部２４に、操作によって接続される入力部
を有する第３メモリ４０を有し、ソース画素セレクタ２
０によって識別された４個の画素アドレスＡ、Ｂ、Ｃ、
およびＤの画素データ（Ｉ1st）を第１メモリ１２に格
納する。第３メモリ４０は、ライン２８を介して操作に
よって接続される出力部を有し、ソース画素セレクタ２
０からの命令に応答して、１つの画素アドレスの画素デ
ータ（Ｉ1st）を合計回路２６に供給する。
介して第１メモリ１２の出力部に、およびソース画素セ
レクタの出力部２４に、操作によって接続される入力部
を有する第３メモリ４０を有し、ソース画素セレクタ２
０によって識別された４個の画素アドレスＡ、Ｂ、Ｃ、
およびＤの画素データ（Ｉ1st）を第１メモリ１２に格
納する。第３メモリ４０は、ライン２８を介して操作に
よって接続される出力部を有し、ソース画素セレクタ２
０からの命令に応答して、１つの画素アドレスの画素デ
ータ（Ｉ1st）を合計回路２６に供給する。
【００７１】第４メモリ４２は、第１メモリ出力部１３
およびソース画素セレクタ出力部２４に操作によって接
続される入力部を有し、ソース画素セレクタ２０によっ
て識別された４個の画素アドレスＡ、Ｂ、Ｃ、およびＤ
の画素データ（Ｉ1st）を第１メモリ１２内に格納す
る。第４メモリ４２は、ライン３０を介して操作によっ
て接続される出力部を有し、ソース画素セレクタ２０か
らの命令に応答して、１つの画素アドレスの画素データ
（Ｉ1st）を合計回路２６に供給する。
およびソース画素セレクタ出力部２４に操作によって接
続される入力部を有し、ソース画素セレクタ２０によっ
て識別された４個の画素アドレスＡ、Ｂ、Ｃ、およびＤ
の画素データ（Ｉ1st）を第１メモリ１２内に格納す
る。第４メモリ４２は、ライン３０を介して操作によっ
て接続される出力部を有し、ソース画素セレクタ２０か
らの命令に応答して、１つの画素アドレスの画素データ
（Ｉ1st）を合計回路２６に供給する。
【００７２】第５メモリ４４は、第１メモリ出力部１３
およびソース画素セレクタ出力部２４に操作によって接
続される入力部を有し、ソース画素セレクタ２０によっ
て識別された４個の画素アドレスＡ、Ｂ、Ｃ、およびＤ
の画素データ（Ｉ1st）を第１メモリ１２内に格納す
る。第５メモリ４４は、ライン３２を介して操作によっ
て接続される出力部を有し、ソース画素セレクタ２０か
らの命令に応答して、１つの画素アドレスの画素データ
（Ｉ1st）を合計回路２６に供給する。
およびソース画素セレクタ出力部２４に操作によって接
続される入力部を有し、ソース画素セレクタ２０によっ
て識別された４個の画素アドレスＡ、Ｂ、Ｃ、およびＤ
の画素データ（Ｉ1st）を第１メモリ１２内に格納す
る。第５メモリ４４は、ライン３２を介して操作によっ
て接続される出力部を有し、ソース画素セレクタ２０か
らの命令に応答して、１つの画素アドレスの画素データ
（Ｉ1st）を合計回路２６に供給する。
【００７３】第６メモリ４６は、第１メモリ出力部１３
およびソース画素セレクタ出力部２４に操作によって接
続される入力部を有し、ソース画素セレクタ２０によっ
て識別された４個の画素アドレスＡ、Ｂ、Ｃ、およびＤ
の画素データ（Ｉ1st）を第１メモリ１２内に格納す
る。第６メモリ４６は、ライン３４を介して操作によっ
て接続される出力部を有し、ソース画素セレクタ２０か
らの命令に応答して、１つの画素アドレスの画素データ
（Ｉ1st）を合計回路２６に供給する。
およびソース画素セレクタ出力部２４に操作によって接
続される入力部を有し、ソース画素セレクタ２０によっ
て識別された４個の画素アドレスＡ、Ｂ、Ｃ、およびＤ
の画素データ（Ｉ1st）を第１メモリ１２内に格納す
る。第６メモリ４６は、ライン３４を介して操作によっ
て接続される出力部を有し、ソース画素セレクタ２０か
らの命令に応答して、１つの画素アドレスの画素データ
（Ｉ1st）を合計回路２６に供給する。
【００７４】メモリ４０、４２、４４、および４６は実
質的に同じであり、すべてに、ソース位置２２に近似し
た４個のアドレスに対応する同じ４ワードの画素情報が
ロードされている。４個のアドレスがメモリ４０、４
２、４４、および４６にロードされると、メモリのそれ
ぞれからの単一のアドレス自体は、他の単一クロック期
間で合計回路２６にシフトされる。各メモリ４０、４
２、４４、および４６内のどのアドレスを選択するか
は、ソース位置の増加部分（即ち、少数点より右側の２
つ最上位ビット）を分析した後、ソース画素セレクタ２
０によってなされる。４個の画素アドレスを補間するた
めに用いられる荷重プロセスは、２つのパイプラインク
ロックのみで行われる。このパイプラインクロックは、
数ナノ秒だけの待ち時間を有し、補間プロセスを遅延さ
せることはない。
質的に同じであり、すべてに、ソース位置２２に近似し
た４個のアドレスに対応する同じ４ワードの画素情報が
ロードされている。４個のアドレスがメモリ４０、４
２、４４、および４６にロードされると、メモリのそれ
ぞれからの単一のアドレス自体は、他の単一クロック期
間で合計回路２６にシフトされる。各メモリ４０、４
２、４４、および４６内のどのアドレスを選択するか
は、ソース位置の増加部分（即ち、少数点より右側の２
つ最上位ビット）を分析した後、ソース画素セレクタ２
０によってなされる。４個の画素アドレスを補間するた
めに用いられる荷重プロセスは、２つのパイプラインク
ロックのみで行われる。このパイプラインクロックは、
数ナノ秒だけの待ち時間を有し、補間プロセスを遅延さ
せることはない。
【００７５】合計回路２６は、第１加算回路４８を有
し、第１加算回路４８は、ライン２８を介して第３メモ
リ４０の出力部に操作によって接続される第１入力部お
よびライン３０を介して第４メモリ４２の出力部に操作
によって接続される第２入力部を有する。第１加算回路
４８は、ライン５０を介して操作によって接続される出
力部を有し、入力画素データの合計を提供する。合計回
路２６はさらに、第２加算回路５２を有し、第２加算回
路５２は、ライン３２を介して第５メモリ４４の出力部
に操作によって接続される第１入力部、およびライン３
４を介して第６メモリ４６の出力部に操作によって接続
される第２入力部を有する。第２加算回路５２は、ライ
ン５４を介して操作によって接続される出力部を有し、
入力画素データの合計を提供する。
し、第１加算回路４８は、ライン２８を介して第３メモ
リ４０の出力部に操作によって接続される第１入力部お
よびライン３０を介して第４メモリ４２の出力部に操作
によって接続される第２入力部を有する。第１加算回路
４８は、ライン５０を介して操作によって接続される出
力部を有し、入力画素データの合計を提供する。合計回
路２６はさらに、第２加算回路５２を有し、第２加算回
路５２は、ライン３２を介して第５メモリ４４の出力部
に操作によって接続される第１入力部、およびライン３
４を介して第６メモリ４６の出力部に操作によって接続
される第２入力部を有する。第２加算回路５２は、ライ
ン５４を介して操作によって接続される出力部を有し、
入力画素データの合計を提供する。
【００７６】さらに、合計回路２６は、第３加算回路５
６を有し、第３加算回路５６は、ライン５０を介して第
１加算回路４８の出力部に操作によって接続される第１
入力部、およびライン５４を介して第２加算回路５２の
出力部に操作によって接続される第２入力部を有し、さ
らに、ライン５８を介して操作によって接続される出力
部を有し、入力画素データの合計を提供する。これによ
って、４個の選択された画素のデータが合計される。４
による除算回路６０は、画素データまたはスケーリング
された画素データＳＩ2ndの合計を除算し、補間プロセ
スを完了する。
６を有し、第３加算回路５６は、ライン５０を介して第
１加算回路４８の出力部に操作によって接続される第１
入力部、およびライン５４を介して第２加算回路５２の
出力部に操作によって接続される第２入力部を有し、さ
らに、ライン５８を介して操作によって接続される出力
部を有し、入力画素データの合計を提供する。これによ
って、４個の選択された画素のデータが合計される。４
による除算回路６０は、画素データまたはスケーリング
された画素データＳＩ2ndの合計を除算し、補間プロセ
スを完了する。
【００７７】ソース画素セレクタ２０は、第１メモリ１
２内の画素アドレスを選択し、画素データを第３メモリ
４０、第４メモリ４２、第５メモリ４４、および第６メ
モリ４６に入力する。ソース画素セレクタ２０は、以下
のようにして、第３メモリ４０、第４メモリ４２、第５
メモリ４４、および第６メモリ４６の出力を選択する。
２内の画素アドレスを選択し、画素データを第３メモリ
４０、第４メモリ４２、第５メモリ４４、および第６メ
モリ４６に入力する。ソース画素セレクタ２０は、以下
のようにして、第３メモリ４０、第４メモリ４２、第５
メモリ４４、および第６メモリ４６の出力を選択する。
【００７８】画素アドレスＡとしてソース位置（Ｘ，
Ｙ）を選択する。画素アドレスＡの画素データは、ソー
ス位置のｘfおよびｙfの２つの最上位ビットが、二進法
で表すと、.１０であるとき、ＳＩ2nd＝４Ａとなるよう
に、第３メモリ４０、第４メモリ４２、第５メモリ４
４、および第６メモリ４６の出力として選択される。
Ｙ）を選択する。画素アドレスＡの画素データは、ソー
ス位置のｘfおよびｙfの２つの最上位ビットが、二進法
で表すと、.１０であるとき、ＳＩ2nd＝４Ａとなるよう
に、第３メモリ４０、第４メモリ４２、第５メモリ４
４、および第６メモリ４６の出力として選択される。
【００７９】画素アドレスＡとしてソース位置（Ｘ，
Ｙ）および画素アドレスＢとしてソース位置（Ｘ＋１，
Ｙ）を選択する。ｘfおよびｙfの２つの最上位ビット
が、それぞれ、.１１および.１０であるとき、ＳＩ2nd
＝３Ａ＋Ｂとなるように、画素アドレスＡの画素データ
は、第３メモリ４０、第４メモリ４２、および第５メモ
リ４４の出力として選択され、画素アドレスＢの画素デ
ータは、第６メモリ４６の出力として選択される。
Ｙ）および画素アドレスＢとしてソース位置（Ｘ＋１，
Ｙ）を選択する。ｘfおよびｙfの２つの最上位ビット
が、それぞれ、.１１および.１０であるとき、ＳＩ2nd
＝３Ａ＋Ｂとなるように、画素アドレスＡの画素データ
は、第３メモリ４０、第４メモリ４２、および第５メモ
リ４４の出力として選択され、画素アドレスＢの画素デ
ータは、第６メモリ４６の出力として選択される。
【００８０】画素アドレスＡとしてソース位置（Ｘ−
１，Ｙ）および画素アドレスＢとしてソース位置（Ｘ，
Ｙ）を選択する。ｘfおよびｙfの２つの最上位ビット
が、それぞれ、.００、ならびに.１１および.１０であ
るとき、ＳＩ2nd＝２Ａ＋２Ｂとなるように、画素アド
レスＡの画素データは、第３メモリ４０および第４メモ
リ４２の出力として選択され、画素アドレスＢの画素デ
ータは、第５メモリ４４および第６メモリ４６の出力と
して選択される。
１，Ｙ）および画素アドレスＢとしてソース位置（Ｘ，
Ｙ）を選択する。ｘfおよびｙfの２つの最上位ビット
が、それぞれ、.００、ならびに.１１および.１０であ
るとき、ＳＩ2nd＝２Ａ＋２Ｂとなるように、画素アド
レスＡの画素データは、第３メモリ４０および第４メモ
リ４２の出力として選択され、画素アドレスＢの画素デ
ータは、第５メモリ４４および第６メモリ４６の出力と
して選択される。
【００８１】画素アドレスＡとしてソース位置（Ｘ−
１，Ｙ）および画素アドレスＢとしてソース位置（Ｘ，
Ｙ）を選択する。ｘfおよびｙfの２つの最上位ビット
が、それぞれ、.０１、および.１０であるとき、ＳＩ
2nd＝Ａ＋３Ｂとなるように、画素アドレスＡの画素デ
ータは、第３メモリ４０の出力として選択され、画素ア
ドレスＢの画素データは、第４メモリ４２、第５メモリ
４４、および第６メモリ４６の出力として選択される。
１，Ｙ）および画素アドレスＢとしてソース位置（Ｘ，
Ｙ）を選択する。ｘfおよびｙfの２つの最上位ビット
が、それぞれ、.０１、および.１０であるとき、ＳＩ
2nd＝Ａ＋３Ｂとなるように、画素アドレスＡの画素デ
ータは、第３メモリ４０の出力として選択され、画素ア
ドレスＢの画素データは、第４メモリ４２、第５メモリ
４４、および第６メモリ４６の出力として選択される。
【００８２】画素アドレスＡとしてソース位置（Ｘ，
Ｙ）および画素アドレスＤとしてソース位置（Ｘ，Ｙ＋
１）を選択する。ｘfおよびｙfの２つの最上位ビット
が、それぞれ、.１０、および.１１であるとき、ＳＩ
2nd＝３Ａ＋Ｄとなるように、画素アドレスＡの画素デ
ータは、第３メモリ４０、第４メモリ４２、および第５
メモリ４４の出力として選択され、画素アドレスＤの画
素データは、第６メモリ４６の出力として選択される。
Ｙ）および画素アドレスＤとしてソース位置（Ｘ，Ｙ＋
１）を選択する。ｘfおよびｙfの２つの最上位ビット
が、それぞれ、.１０、および.１１であるとき、ＳＩ
2nd＝３Ａ＋Ｄとなるように、画素アドレスＡの画素デ
ータは、第３メモリ４０、第４メモリ４２、および第５
メモリ４４の出力として選択され、画素アドレスＤの画
素データは、第６メモリ４６の出力として選択される。
【００８３】画素アドレスＡとしてソースアドレス
（Ｘ，Ｙ）、画素アドレスＢとしてソースアドレス（Ｘ
＋１，Ｙ）、および画素アドレスＤとしてソース位置
（Ｘ，Ｙ＋１）を選択する。ｘfおよびｙfの２つの最上
位ビットが共に.１１であるとき、ＳＩ2nd＝２Ａ＋Ｂ＋
Ｄとなるように、画素アドレスＡの画素データは、第３
メモリ４０および第４メモリ４２の出力として選択さ
れ、画素アドレスＢの画素データは、第５メモリ４４の
出力として選択され、画素アドレスＤの画素データは、
第６メモリ４６の出力として選択される。
（Ｘ，Ｙ）、画素アドレスＢとしてソースアドレス（Ｘ
＋１，Ｙ）、および画素アドレスＤとしてソース位置
（Ｘ，Ｙ＋１）を選択する。ｘfおよびｙfの２つの最上
位ビットが共に.１１であるとき、ＳＩ2nd＝２Ａ＋Ｂ＋
Ｄとなるように、画素アドレスＡの画素データは、第３
メモリ４０および第４メモリ４２の出力として選択さ
れ、画素アドレスＢの画素データは、第５メモリ４４の
出力として選択され、画素アドレスＤの画素データは、
第６メモリ４６の出力として選択される。
【００８４】画素アドレスＡとしてソースアドレス（Ｘ
−１，Ｙ）、画素アドレスＢとしてソースアドレス
（Ｘ，Ｙ）、および画素アドレスＣとしてソース位置
（Ｘ，Ｙ＋１）を選択する。ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.０１および.１１であるとき、
ＳＩ2nd＝Ａ＋２Ｂ＋Ｃとなるように、画素アドレスＡ
の画素データは、第３メモリ４０の出力として選択さ
れ、画素アドレスＢの画素データは、第４メモリ４２お
よび第５メモリ４４の出力として選択され、画素アドレ
スＣの画素データは、第６メモリ４６の出力として選択
される。
−１，Ｙ）、画素アドレスＢとしてソースアドレス
（Ｘ，Ｙ）、および画素アドレスＣとしてソース位置
（Ｘ，Ｙ＋１）を選択する。ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.０１および.１１であるとき、
ＳＩ2nd＝Ａ＋２Ｂ＋Ｃとなるように、画素アドレスＡ
の画素データは、第３メモリ４０の出力として選択さ
れ、画素アドレスＢの画素データは、第４メモリ４２お
よび第５メモリ４４の出力として選択され、画素アドレ
スＣの画素データは、第６メモリ４６の出力として選択
される。
【００８５】画素アドレスＡとしてソースアドレス
（Ｘ，Ｙ−１）および画素アドレスＤとしてソースアド
レス（Ｘ，Ｙ）を選択する。ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.１０および.１１、ならびに.
００であるとき、ＳＩ2nd＝２Ａ＋２Ｄとなるように、
画素アドレスＡの画素データは、第３メモリ４０および
第４メモリ４２の出力として選択され、画素アドレスＤ
の画素データは、第５メモリ４４および第６メモリ４６
の出力として選択される。
（Ｘ，Ｙ−１）および画素アドレスＤとしてソースアド
レス（Ｘ，Ｙ）を選択する。ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.１０および.１１、ならびに.
００であるとき、ＳＩ2nd＝２Ａ＋２Ｄとなるように、
画素アドレスＡの画素データは、第３メモリ４０および
第４メモリ４２の出力として選択され、画素アドレスＤ
の画素データは、第５メモリ４４および第６メモリ４６
の出力として選択される。
【００８６】画素アドレスＡとしてソースアドレス（Ｘ
−１，Ｙ−１）、画素アドレスＢとしてソースアドレス
（Ｘ，Ｙ−１）、画素アドレスＣとしてソースアドレス
（Ｘ，Ｙ）、および画素アドレスＤとしてソースアドレ
ス（Ｘ−１，Ｙ）を選択する。ｘfおよびｙfの２つの最
上位ビットが共に.００であるとき、ＳＩ2nd＝Ａ＋Ｂ＋
Ｃ＋Ｄとなるように、画素アドレスＡの画素データは、
第３メモリ４０の出力として選択され、画素アドレスＢ
の画素データは、第４メモリ４２の出力として選択さ
れ、画素アドレスＣの画素データは、第５メモリ４４の
出力として選択され、画素アドレスＤの画素データは、
第６メモリ４６の出力として選択される。
−１，Ｙ−１）、画素アドレスＢとしてソースアドレス
（Ｘ，Ｙ−１）、画素アドレスＣとしてソースアドレス
（Ｘ，Ｙ）、および画素アドレスＤとしてソースアドレ
ス（Ｘ−１，Ｙ）を選択する。ｘfおよびｙfの２つの最
上位ビットが共に.００であるとき、ＳＩ2nd＝Ａ＋Ｂ＋
Ｃ＋Ｄとなるように、画素アドレスＡの画素データは、
第３メモリ４０の出力として選択され、画素アドレスＢ
の画素データは、第４メモリ４２の出力として選択さ
れ、画素アドレスＣの画素データは、第５メモリ４４の
出力として選択され、画素アドレスＤの画素データは、
第６メモリ４６の出力として選択される。
【００８７】画素アドレスＢとしてソースアドレス
（Ｘ，Ｙ−１）および画素アドレスＣとしてソースアド
レス（Ｘ，Ｙ）を選択する。ｘfおよびｙfの２つの最上
位ビットがそれぞれ.０１および.００であるとき、ＳＩ
2nd＝２Ｂ＋２Ｃとなるように、画素アドレスＢの画素
データは、第３メモリ４０および第４メモリ４２の出力
として選択され、画素アドレスＣの画素データは、第５
メモリ４４および第６メモリ４６の出力として選択され
る。
（Ｘ，Ｙ−１）および画素アドレスＣとしてソースアド
レス（Ｘ，Ｙ）を選択する。ｘfおよびｙfの２つの最上
位ビットがそれぞれ.０１および.００であるとき、ＳＩ
2nd＝２Ｂ＋２Ｃとなるように、画素アドレスＢの画素
データは、第３メモリ４０および第４メモリ４２の出力
として選択され、画素アドレスＣの画素データは、第５
メモリ４４および第６メモリ４６の出力として選択され
る。
【００８８】画素アドレスＡとしてソースアドレス
（Ｘ，Ｙ−１）および画素アドレスＤとしてソースアド
レス（Ｘ，Ｙ）を選択する。ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.１０および.０１であるとき、
ＳＩ2nd＝Ａ＋３Ｄとなるように、画素アドレスＡの画
素データは、第３メモリ４０の出力として選択され、画
素アドレスＤの画素データは、第４メモリ４２、第５メ
モリ４４、および第６メモリ４６の出力として選択され
る。
（Ｘ，Ｙ−１）および画素アドレスＤとしてソースアド
レス（Ｘ，Ｙ）を選択する。ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.１０および.０１であるとき、
ＳＩ2nd＝Ａ＋３Ｄとなるように、画素アドレスＡの画
素データは、第３メモリ４０の出力として選択され、画
素アドレスＤの画素データは、第４メモリ４２、第５メ
モリ４４、および第６メモリ４６の出力として選択され
る。
【００８９】画素アドレスＡとしてソースアドレス
（Ｘ，Ｙ−１）、画素アドレスＣとしてソースアドレス
（Ｘ＋１，Ｙ）、および画素アドレスＤとしてソースア
ドレス（Ｘ，Ｙ）を選択する。ｘfおよびｙfの２つの最
上位ビットが、それぞれ、.１１および.０１であると
き、ＳＩ2nd＝Ａ＋Ｃ＋２Ｄとなるように、画素アドレ
スＡの画素データは、第３メモリ４０の出力として選択
され、画素アドレスＣの画素データは、第４メモリ４２
の出力から選択され、画素アドレスＤの画素データは、
第５メモリ４４および第６メモリ４６の出力として選択
される。
（Ｘ，Ｙ−１）、画素アドレスＣとしてソースアドレス
（Ｘ＋１，Ｙ）、および画素アドレスＤとしてソースア
ドレス（Ｘ，Ｙ）を選択する。ｘfおよびｙfの２つの最
上位ビットが、それぞれ、.１１および.０１であると
き、ＳＩ2nd＝Ａ＋Ｃ＋２Ｄとなるように、画素アドレ
スＡの画素データは、第３メモリ４０の出力として選択
され、画素アドレスＣの画素データは、第４メモリ４２
の出力から選択され、画素アドレスＤの画素データは、
第５メモリ４４および第６メモリ４６の出力として選択
される。
【００９０】画素アドレスＣとしてソースアドレス
（Ｘ，Ｙ）および画素アドレスＤとしてソースアドレス
（Ｘ−１，Ｙ）を選択する。ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.００および.０１であるとき、
ＳＩ2nd＝２Ｃ＋２Ｄとなるように、画素アドレスＣの
画素データは、第３メモリ４０および第４メモリ４２の
出力として選択され、画素アドレスＤの画素データは、
第５メモリ４４および第６メモリ４６の出力から選択さ
れる。
（Ｘ，Ｙ）および画素アドレスＤとしてソースアドレス
（Ｘ−１，Ｙ）を選択する。ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.００および.０１であるとき、
ＳＩ2nd＝２Ｃ＋２Ｄとなるように、画素アドレスＣの
画素データは、第３メモリ４０および第４メモリ４２の
出力として選択され、画素アドレスＤの画素データは、
第５メモリ４４および第６メモリ４６の出力から選択さ
れる。
【００９１】画素アドレスＢとしてソースアドレス
（Ｘ，Ｙ−１）、画素アドレスＣとしてソースアドレス
（Ｘ，Ｙ）、および画素アドレスＤとしてソース位置
（Ｘ−１，Ｙ）を選択する。ｘfおよびｙfの２つの最上
位ビットが共に.０１であるとき、ＳＩ2nd＝Ｂ＋２Ｃ＋
Ｄとなるように、画素アドレスＢの画素データは、第３
メモリ４０の出力として選択され、画素アドレスＣの画
素データは、第４メモリ４２および第５メモリ４４の出
力として選択され、画素アドレスＤの画素データは、第
６メモリ４６の出力から選択される。
（Ｘ，Ｙ−１）、画素アドレスＣとしてソースアドレス
（Ｘ，Ｙ）、および画素アドレスＤとしてソース位置
（Ｘ−１，Ｙ）を選択する。ｘfおよびｙfの２つの最上
位ビットが共に.０１であるとき、ＳＩ2nd＝Ｂ＋２Ｃ＋
Ｄとなるように、画素アドレスＢの画素データは、第３
メモリ４０の出力として選択され、画素アドレスＣの画
素データは、第４メモリ４２および第５メモリ４４の出
力として選択され、画素アドレスＤの画素データは、第
６メモリ４６の出力から選択される。
【００９２】従来技術のより複雑な乗算プロセスに対し
て、本発明は、簡単な加算を用いて、画素情報の４個の
選択されたアドレスを補間する。乗算は、ソフトウェア
およびハードウェアの両方において行われる。二進法シ
ステムにおいてビットの加算を行うＮａｔｉｏｎａｌ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ７４８３ ＩＣなどのハ
ードウェアが一般的である。乗算を行うハードウェア
は、あまり一般的でなく、インターフェースがより複雑
で、より高価である。同様に、ソフトウェアにおいて、
加算は、乗算よりもはるかに簡単である。例えば、ソフ
トウェア乗算方法の一例としては、「シフトおよび加
算」が挙げられる。５（０１０１）に６（０１１０）を
掛ける乗算を以下に示す。数５におけるすべての「１」
に対して、数６は、以下のように、シフトおよび加算さ
れる。
て、本発明は、簡単な加算を用いて、画素情報の４個の
選択されたアドレスを補間する。乗算は、ソフトウェア
およびハードウェアの両方において行われる。二進法シ
ステムにおいてビットの加算を行うＮａｔｉｏｎａｌ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ７４８３ ＩＣなどのハ
ードウェアが一般的である。乗算を行うハードウェア
は、あまり一般的でなく、インターフェースがより複雑
で、より高価である。同様に、ソフトウェアにおいて、
加算は、乗算よりもはるかに簡単である。例えば、ソフ
トウェア乗算方法の一例としては、「シフトおよび加
算」が挙げられる。５（０１０１）に６（０１１０）を
掛ける乗算を以下に示す。数５におけるすべての「１」
に対して、数６は、以下のように、シフトおよび加算さ
れる。
【００９３】
【数３】
【００９４】上記の例より理解され得るように、乗算
は、いくつかのステップのシフティングおよび最終ステ
ップの加算を必要とする。従来の補間プロセスは、通
常、少なくとも２つのマイクロプロセッサクロック期間
を必要とし、数百ナノ秒の遅延を引き起こし、アフィン
変換プロセスの速度を大幅に減少させる。
は、いくつかのステップのシフティングおよび最終ステ
ップの加算を必要とする。従来の補間プロセスは、通
常、少なくとも２つのマイクロプロセッサクロック期間
を必要とし、数百ナノ秒の遅延を引き起こし、アフィン
変換プロセスの速度を大幅に減少させる。
【００９５】図３のシステムは、パイプラインクロック
を用い、第１メモリ１２と第２メモリ３５との間のパス
は、「パイプライン」と見なされる。入力されるデータ
の各画素について、１画素のデータが出力される。１つ
のパイプラインクロック期間は、データを第１メモリ１
２から第３メモリ４０、第４メモリ４２、第５メモリ４
４、および第６メモリ４６に移動させるために用いられ
る。第２パイプラインクロック期間は、計算された補間
値を第２メモリ３６に移動させるのに用いられる。Ｎ×
Ｍ画素で形成される画像を処理するのに必要な時間は、
わずかＮ×Ｍ＋１期間である。
を用い、第１メモリ１２と第２メモリ３５との間のパス
は、「パイプライン」と見なされる。入力されるデータ
の各画素について、１画素のデータが出力される。１つ
のパイプラインクロック期間は、データを第１メモリ１
２から第３メモリ４０、第４メモリ４２、第５メモリ４
４、および第６メモリ４６に移動させるために用いられ
る。第２パイプラインクロック期間は、計算された補間
値を第２メモリ３６に移動させるのに用いられる。Ｎ×
Ｍ画素で形成される画像を処理するのに必要な時間は、
わずかＮ×Ｍ＋１期間である。
【００９６】従来の乗算システムでは、アドレスの分数
部分は共に乗算され、荷重係数を決定し、次に、荷重係
数は乗算および加算され、補間値を計算するので、かな
りのクロック期間が必要である。各乗算ステップが１ク
ロック期間かかる場合、全画像を処理するのに必要なク
ロック期間の総数は、８×Ｎ×Ｍである。あるいは、８
個のハードウェア乗算器が、回路の広い面積を犠牲にし
て用いられる。乗算器の修正時間は、図３の補間システ
ムよりも数倍長い。なぜなら、乗算器は、いくつかのレ
ベルの加算器で構成されているもとして概念的に説明さ
れ得るからである。
部分は共に乗算され、荷重係数を決定し、次に、荷重係
数は乗算および加算され、補間値を計算するので、かな
りのクロック期間が必要である。各乗算ステップが１ク
ロック期間かかる場合、全画像を処理するのに必要なク
ロック期間の総数は、８×Ｎ×Ｍである。あるいは、８
個のハードウェア乗算器が、回路の広い面積を犠牲にし
て用いられる。乗算器の修正時間は、図３の補間システ
ムよりも数倍長い。なぜなら、乗算器は、いくつかのレ
ベルの加算器で構成されているもとして概念的に説明さ
れ得るからである。
【００９７】図３のシステムの速度は、加算器４８（ま
たは５２）および５６、ならびにシフタ６０による伝播
遅延によって制約されるのみである。本発明のいくつか
の局面において、システムの速度は、例えば、加算器４
８および５２の出力部、ならびにシフタ６０の出力部に
おいて、さらなるパイプライン遅延を加えることによっ
て増加する。さらに２つのクロック期間は、処理時間
（Ｎ×Ｍ＋３）に加えられる。さらなるパイプライン遅
延の利点は、回路間の物理的な距離が、より短くより均
一なり、より短いクロック期間を可能にすることであ
る。クロック周波数が高くなるか、またはクロック期間
が短くなると、補間プロセス全体が迅速になる。
たは５２）および５６、ならびにシフタ６０による伝播
遅延によって制約されるのみである。本発明のいくつか
の局面において、システムの速度は、例えば、加算器４
８および５２の出力部、ならびにシフタ６０の出力部に
おいて、さらなるパイプライン遅延を加えることによっ
て増加する。さらに２つのクロック期間は、処理時間
（Ｎ×Ｍ＋３）に加えられる。さらなるパイプライン遅
延の利点は、回路間の物理的な距離が、より短くより均
一なり、より短いクロック期間を可能にすることであ
る。クロック周波数が高くなるか、またはクロック期間
が短くなると、補間プロセス全体が迅速になる。
【００９８】図４は、第１座標系において形成された画
像を第２座標系において変換画像に変換する、乗算を含
まない補間方法におけるステップを示すフローチャート
である。画像データプロセッサは、ステップ７０で提供
される。プロセッサは、第１画像情報（Ｉ1st）を個別
の画素データとして格納する第１メモリを有し、各画素
は、第１座標系内の位置に対応するアドレスを有する。
ステップ７２は、第２座標系における第２画像位置を選
択する。ステップ７４は、ステップ７２において選択さ
れた第２位置に対応する第１座標系における第１画像位
置を決定する。
像を第２座標系において変換画像に変換する、乗算を含
まない補間方法におけるステップを示すフローチャート
である。画像データプロセッサは、ステップ７０で提供
される。プロセッサは、第１画像情報（Ｉ1st）を個別
の画素データとして格納する第１メモリを有し、各画素
は、第１座標系内の位置に対応するアドレスを有する。
ステップ７２は、第２座標系における第２画像位置を選
択する。ステップ７４は、ステップ７２において選択さ
れた第２位置に対応する第１座標系における第１画像位
置を決定する。
【００９９】ステップ７６は、ステップ７４において決
定された第１画像位置に近似して位置する第１メモリ内
の４個までの画素アドレスを識別する。ステップ７８
は、第２画像情報（Ｉ2nd）として第２画像位置に転送
される荷重平均においてステップ７６で識別された画素
アドレスの第１画像画素データ（Ｉ1st）を合計する。
ステップ８０は、第１画像情報（Ｉ1st）が、簡単な加
算プロセスによって補間される画像変換を提供する。
定された第１画像位置に近似して位置する第１メモリ内
の４個までの画素アドレスを識別する。ステップ７８
は、第２画像情報（Ｉ2nd）として第２画像位置に転送
される荷重平均においてステップ７６で識別された画素
アドレスの第１画像画素データ（Ｉ1st）を合計する。
ステップ８０は、第１画像情報（Ｉ1st）が、簡単な加
算プロセスによって補間される画像変換を提供する。
【０１００】本発明のいくつかの局面において、第２メ
モリは、第２画像情報（Ｉ2nd）を個別の画素データと
して格納するために設けられ、各画素は、第２座標系に
おける位置に対応するアドレスを有する。次に、ステッ
プ７２は、第２画像情報を格納するための第２メモリ内
のアドレスの選択を含む。ステップ７８に続く、ステッ
プ８０の前のさらなるステップ（不図示）では、ステッ
プ７８において補間された第２画像情報（Ｉ2nd）は、
ステップ７２において選択された第２メモリアドレスに
転送され、これによって、第１画像は、第２メモリに第
２画像として転送される。
モリは、第２画像情報（Ｉ2nd）を個別の画素データと
して格納するために設けられ、各画素は、第２座標系に
おける位置に対応するアドレスを有する。次に、ステッ
プ７２は、第２画像情報を格納するための第２メモリ内
のアドレスの選択を含む。ステップ７８に続く、ステッ
プ８０の前のさらなるステップ（不図示）では、ステッ
プ７８において補間された第２画像情報（Ｉ2nd）は、
ステップ７２において選択された第２メモリアドレスに
転送され、これによって、第１画像は、第２メモリに第
２画像として転送される。
【０１０１】ステップ７８は、各識別された画素アドレ
スの第１画像情報（Ｉ1st）を、その画素データ値の４
分の１だけ増加させて合計し、これによって、補間値
は、第１画像の１つ以上の値を合計することによって第
２画像について計算されることを含む。
スの第１画像情報（Ｉ1st）を、その画素データ値の４
分の１だけ増加させて合計し、これによって、補間値
は、第１画像の１つ以上の値を合計することによって第
２画像について計算されることを含む。
【０１０２】第１メモリアドレスは、整数ＸおよびＹ増
加値によって分離される第１座標系における位置（Ｘ，
Ｙ）に対応し、ステップ７４で決定される第１画像位置
は、ＸおよびＹ増加値、ならびに所定数の部分Ｘおよび
Ｙ増加値ｘfおよびｙfの分数ビットをそれぞれ含み、こ
れによって、ステップ７４において決定される第１画像
位置は、（Ｘ＋ｘf、Ｙ＋ｙf）となる。
加値によって分離される第１座標系における位置（Ｘ，
Ｙ）に対応し、ステップ７４で決定される第１画像位置
は、ＸおよびＹ増加値、ならびに所定数の部分Ｘおよび
Ｙ増加値ｘfおよびｙfの分数ビットをそれぞれ含み、こ
れによって、ステップ７４において決定される第１画像
位置は、（Ｘ＋ｘf、Ｙ＋ｙf）となる。
【０１０３】図５Ａから図５Ｃは、図４の画素識別ステ
ップを詳細に示すフローチャートである。ステップ７０
から７４は、上記の図４と実質的に同じである。図５Ａ
から図５Ｃにおいて、ステップ７６は、多数のより具体
的なステップにさらに分割されている。ステップ７８
は、ステップ７４において決定された各第１画像位置
（Ｘ＋ｘf、Ｙ＋ｙf）について、ステップ７６のさらに
分割されたステップにおいて識別される第１メモリアド
レスの画素データを合計し、以下のように画素データ
（ＳＩ2nd）を補間およびスケーリングする。
ップを詳細に示すフローチャートである。ステップ７０
から７４は、上記の図４と実質的に同じである。図５Ａ
から図５Ｃにおいて、ステップ７６は、多数のより具体
的なステップにさらに分割されている。ステップ７８
は、ステップ７４において決定された各第１画像位置
（Ｘ＋ｘf、Ｙ＋ｙf）について、ステップ７６のさらに
分割されたステップにおいて識別される第１メモリアド
レスの画素データを合計し、以下のように画素データ
（ＳＩ2nd）を補間およびスケーリングする。
【０１０４】ステップ８２は、ステップ８４において、
ｘfおよびｙfの２つの最上位ビットが共に、二進法で表
すと、.１０であると決定されたとき、ＳＩ2nd＝Ｉ1st
（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）となるようにアドレスを選択する。ステ
ップ８６は、ステップ８８において、ｘfおよびｙfの２
つの最上位ビットがそれぞれ.１１および.１０であると
決定されたとき、ＳＩ2n d＝Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ＋１，
Ｙ）となるようにアドレスを選択する。ステップ９０
は、ステップ９２において、ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.００、ならびに.１１および.
１０であると決定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ−
１，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）+Ｉ
1st（Ｘ，Ｙ）となるようにアドレスを選択する。ステ
ップ９４は、ステップ９６において、ｘfおよびｙfの２
つの最上位ビットがそれぞれ.０１および.１０であると
決定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）と
なるようにアドレスを選択する。
ｘfおよびｙfの２つの最上位ビットが共に、二進法で表
すと、.１０であると決定されたとき、ＳＩ2nd＝Ｉ1st
（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）となるようにアドレスを選択する。ステ
ップ８６は、ステップ８８において、ｘfおよびｙfの２
つの最上位ビットがそれぞれ.１１および.１０であると
決定されたとき、ＳＩ2n d＝Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ＋１，
Ｙ）となるようにアドレスを選択する。ステップ９０
は、ステップ９２において、ｘfおよびｙfの２つの最上
位ビットが、それぞれ、.００、ならびに.１１および.
１０であると決定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ−
１，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）+Ｉ
1st（Ｘ，Ｙ）となるようにアドレスを選択する。ステ
ップ９４は、ステップ９６において、ｘfおよびｙfの２
つの最上位ビットがそれぞれ.０１および.１０であると
決定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）と
なるようにアドレスを選択する。
【０１０５】ステップ９８は、ステップ１００におい
て、ｘfおよびｙfの２つの最上位ビットがそれぞれ.１
０および.１１であると決定されたとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋
Ｉ1st（Ｘ，Ｙ＋１）となるようにアドレスを選択す
る。ステップ１０２は、ステップ１０４において、ｘf
およびｙfの２つの最上位ビットが共に.１１であると決
定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st（Ｘ，Ｙ
＋１）となるようにアドレスを選択する。ステップ１０
６は、ステップ１０８において、ｘfおよびｙfの２つの
最上位ビットがそれぞれ.０１および.１１であると決定
されたとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ＋
１）となるようにアドレスを選択する。ステップ１１０
は、ステップ１１２において、ｘfおよびｙfの２つの最
上位ビットが、それぞれ、.１０および.１１、ならび
に.００であると決定されたとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）となるようにアドレス
を選択する。ステップ１１４は、ステップ１１６におい
て、ｘfおよびｙfの２つの最上位ビットが共に.００で
あると決定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ−
１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ−１，Ｙ）となるようにアドレスを選択する。ステ
ップ１１８は、ステップ１２０において、ｘfおよびｙf
の２つの最上位ビットがそれぞれ.０１および.００であ
ると決定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋
Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）となるようにアドレスを選択する。
て、ｘfおよびｙfの２つの最上位ビットがそれぞれ.１
０および.１１であると決定されたとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋
Ｉ1st（Ｘ，Ｙ＋１）となるようにアドレスを選択す
る。ステップ１０２は、ステップ１０４において、ｘf
およびｙfの２つの最上位ビットが共に.１１であると決
定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st（Ｘ，Ｙ
＋１）となるようにアドレスを選択する。ステップ１０
６は、ステップ１０８において、ｘfおよびｙfの２つの
最上位ビットがそれぞれ.０１および.１１であると決定
されたとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ＋
１）となるようにアドレスを選択する。ステップ１１０
は、ステップ１１２において、ｘfおよびｙfの２つの最
上位ビットが、それぞれ、.１０および.１１、ならび
に.００であると決定されたとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）となるようにアドレス
を選択する。ステップ１１４は、ステップ１１６におい
て、ｘfおよびｙfの２つの最上位ビットが共に.００で
あると決定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ−
１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ−１，Ｙ）となるようにアドレスを選択する。ステ
ップ１１８は、ステップ１２０において、ｘfおよびｙf
の２つの最上位ビットがそれぞれ.０１および.００であ
ると決定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−１）＋
Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）となるようにアドレスを選択する。
【０１０６】ステップ１２２は、ステップ１２４におい
て、ｘfおよびｙfの２つの最上位ビットがそれぞれ.１
０および.０１であると決定されたとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）+Ｉ1st（Ｘ，Ｙ）となるようにアドレスを選択す
る。ステップ１２６は、ステップ１２８において、ｘf
およびｙfの２つの最上位ビットがそれぞれ.１１およ
び.０１であると決定されたとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ 1st（Ｘ，Ｙ）となるようにアドレス
を選択する。ステップ１３０は、ステップ１３２におい
て、ｘfおよびｙfの２つの最上位ビットがそれぞれ.０
０および.０１であると決定されたとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1 st（Ｘ−１，
Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）となるようにアドレスを選
択する。最後に、ステップ１３４は、ステップ１３６に
おいて、ｘfおよびｙfの２つの最上位ビットが共に.０
１であると決定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−
１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ
−１，Ｙ）となるようにアドレスを選択する。
て、ｘfおよびｙfの２つの最上位ビットがそれぞれ.１
０および.０１であると決定されたとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）+Ｉ1st（Ｘ，Ｙ）となるようにアドレスを選択す
る。ステップ１２６は、ステップ１２８において、ｘf
およびｙfの２つの最上位ビットがそれぞれ.１１およ
び.０１であると決定されたとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ 1st（Ｘ，Ｙ）となるようにアドレス
を選択する。ステップ１３０は、ステップ１３２におい
て、ｘfおよびｙfの２つの最上位ビットがそれぞれ.０
０および.０１であると決定されたとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1 st（Ｘ−１，
Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）となるようにアドレスを選
択する。最後に、ステップ１３４は、ステップ１３６に
おいて、ｘfおよびｙfの２つの最上位ビットが共に.０
１であると決定されたとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ−
１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ
−１，Ｙ）となるようにアドレスを選択する。
【０１０７】図５Ｃのステップ７８および８０は、図４
のステップ７８および８０と実質的に同じであり、これ
らの説明はここでは繰り返さない。
のステップ７８および８０と実質的に同じであり、これ
らの説明はここでは繰り返さない。
【０１０８】図６Ａから図６Ｃは、図５Ａから図５Ｃの
画素識別ステップおよび４分の１画素荷重ステップをさ
らに詳細に示すフローチャートである。ステップ７０か
ら７４は、上記の図４と実質的に同じである。第３メモ
リ、第４メモリ、第５メモリ、および第６メモリが提供
される。各メモリは、アドレスＡ、Ｂ、Ｃ、およびＤの
画素データを格納することが可能である。ステップ７４
は、ソース位置の値ｘ fおよびｙfに応答して、４個の識
別された画素アドレスをＡ、Ｂ、Ｃ、およびＤとして識
別および標識することを含む。ステップ７４に続く、ス
テップ７８（図４）の前のステップ７６（図４）のサブ
ステップは、ステップ１４０、１４４、１４８、１５
２、１５６、１６０、１６４、１６８、１７２、１７
６、１８０、１８４、１８８、および１９２として示
し、画素データの荷重平均において各Ａ、Ｂ、Ｃ、およ
びＤ画素アドレスが何回使用されたかを重み付けするた
めに、ソース位置の値ｘfおよびｙfを用いるものとして
以下に説明する。このように、画素データは、Ｘおよび
Ｙ軸整数値の４分の１内の第１位置に近似した画素アド
レスに応答して選択される。
画素識別ステップおよび４分の１画素荷重ステップをさ
らに詳細に示すフローチャートである。ステップ７０か
ら７４は、上記の図４と実質的に同じである。第３メモ
リ、第４メモリ、第５メモリ、および第６メモリが提供
される。各メモリは、アドレスＡ、Ｂ、Ｃ、およびＤの
画素データを格納することが可能である。ステップ７４
は、ソース位置の値ｘ fおよびｙfに応答して、４個の識
別された画素アドレスをＡ、Ｂ、Ｃ、およびＤとして識
別および標識することを含む。ステップ７４に続く、ス
テップ７８（図４）の前のステップ７６（図４）のサブ
ステップは、ステップ１４０、１４４、１４８、１５
２、１５６、１６０、１６４、１６８、１７２、１７
６、１８０、１８４、１８８、および１９２として示
し、画素データの荷重平均において各Ａ、Ｂ、Ｃ、およ
びＤ画素アドレスが何回使用されたかを重み付けするた
めに、ソース位置の値ｘfおよびｙfを用いるものとして
以下に説明する。このように、画素データは、Ｘおよび
Ｙ軸整数値の４分の１内の第１位置に近似した画素アド
レスに応答して選択される。
【０１０９】ステップ１４２、１４６、１５０、１５
４、１５８、１６２、１６６、１７０、１７４、１７
８、１８２、１８６、１９０、および１９２として以下
に記載するステップ７６（図４）のさらなるサブステッ
プは、第３メモリ、第４メモリ、第５メモリ、および第
６メモリのそれぞれに対して、前のサブステップのアド
レス荷重プロセスに応答して、４個の格納された画素ア
ドレスの１つから画素データを選択し、ステップ７８に
おいて合計することを含む。このように、ソース位置の
分数ビットは、ステップ７６（図４）において選択され
た画素アドレスの近似およびステップ７４において決定
されたソース位置に対して画素データを重み付けるため
に用いられる。
４、１５８、１６２、１６６、１７０、１７４、１７
８、１８２、１８６、１９０、および１９２として以下
に記載するステップ７６（図４）のさらなるサブステッ
プは、第３メモリ、第４メモリ、第５メモリ、および第
６メモリのそれぞれに対して、前のサブステップのアド
レス荷重プロセスに応答して、４個の格納された画素ア
ドレスの１つから画素データを選択し、ステップ７８に
おいて合計することを含む。このように、ソース位置の
分数ビットは、ステップ７６（図４）において選択され
た画素アドレスの近似およびステップ７４において決定
されたソース位置に対して画素データを重み付けるため
に用いられる。
【０１１０】特に、画素アドレスは、第３メモリ、第４
メモリ、第５メモリ、および第６メモリに格納され、ス
テップ７６のサブステップにおいて選択される。図６Ａ
から図６Ｃは、図５Ａから図５Ｃのステップ８４、８
８、９２、９６、１００、１０４、１０８、１１２、１
１６、１２０、１２４、１２８、１３２、および１３６
をより詳細に示す図である。ステップ１４０は、ソース
位置（Ｘ，Ｙ）を画素アドレスＡとして選択し、画素ア
ドレスＡの画素データは、ステップ１４２において、第
３メモリ、第４メモリ、第５メモリ、および第６メモリ
の出力として選択される。ステップ８４において、ｘf
およびｙfの２つの最上位ビットが共に、二進法で表す
と、.１０であると決定されるとき、ＳＩ2nd＝４Ａであ
る。ステップ１４４は、ソース位置（Ｘ，Ｙ）を画素ア
ドレスＡとして、ソース位置（Ｘ＋１，Ｙ）を画素アド
レスＢとして選択し、画素アドレスＡの画素データは、
ステップ１４６において、第３メモリ、第４メモリ、お
よび第５メモリの出力として選択され、画素アドレスＢ
の画素データは、第６メモリ出力として選択される。ス
テップ８８において、ｘfのおよびｙfの２つの最上位ビ
ットがそれぞれ、.１１および.１０であると決定される
とき、ＳＩ2nd＝３Ａ＋Ｂである。
メモリ、第５メモリ、および第６メモリに格納され、ス
テップ７６のサブステップにおいて選択される。図６Ａ
から図６Ｃは、図５Ａから図５Ｃのステップ８４、８
８、９２、９６、１００、１０４、１０８、１１２、１
１６、１２０、１２４、１２８、１３２、および１３６
をより詳細に示す図である。ステップ１４０は、ソース
位置（Ｘ，Ｙ）を画素アドレスＡとして選択し、画素ア
ドレスＡの画素データは、ステップ１４２において、第
３メモリ、第４メモリ、第５メモリ、および第６メモリ
の出力として選択される。ステップ８４において、ｘf
およびｙfの２つの最上位ビットが共に、二進法で表す
と、.１０であると決定されるとき、ＳＩ2nd＝４Ａであ
る。ステップ１４４は、ソース位置（Ｘ，Ｙ）を画素ア
ドレスＡとして、ソース位置（Ｘ＋１，Ｙ）を画素アド
レスＢとして選択し、画素アドレスＡの画素データは、
ステップ１４６において、第３メモリ、第４メモリ、お
よび第５メモリの出力として選択され、画素アドレスＢ
の画素データは、第６メモリ出力として選択される。ス
テップ８８において、ｘfのおよびｙfの２つの最上位ビ
ットがそれぞれ、.１１および.１０であると決定される
とき、ＳＩ2nd＝３Ａ＋Ｂである。
【０１１１】ステップ１４８は、ソース位置（Ｘ−１，
Ｙ）を画素アドレスＡとして選択し、ソース位置（Ｘ，
Ｙ）を画素アドレスＢとして選択し、ステップ１５０に
おいて、画素アドレスＡの画素データは、第３メモリお
よび第４メモリの出力として選択され、画素アドレスＢ
の画素データは、第５メモリおよび第６メモリの出力と
して選択される。ステップ９２において、ｘfおよびｙf
の２つの最上位ビットがそれぞれ、.００ならびに.１１
および．１０であると決定されるとき、ＳＩ2n d＝２Ａ
＋２Ｂである。ステップ１５２は、ソース位置（Ｘ−
１，Ｙ）を画素アドレスＡとして選択し、ソース位置
（Ｘ，Ｙ）を画素アドレスＢとして選択し、ステップ１
５４において、画素アドレスＡの画素データは、第３メ
モリの出力として選択され、画素アドレスＢの画素デー
タは、第４メモリ、第５メモリ、および第６メモリの出
力として選択される。ステップ９６において、ｘfおよ
びｙfの２つの最上位ビットがそれぞれ.０１および.１
０であると決定されるとき、ＳＩ 2nd＝Ａ＋３Ｂであ
る。
Ｙ）を画素アドレスＡとして選択し、ソース位置（Ｘ，
Ｙ）を画素アドレスＢとして選択し、ステップ１５０に
おいて、画素アドレスＡの画素データは、第３メモリお
よび第４メモリの出力として選択され、画素アドレスＢ
の画素データは、第５メモリおよび第６メモリの出力と
して選択される。ステップ９２において、ｘfおよびｙf
の２つの最上位ビットがそれぞれ、.００ならびに.１１
および．１０であると決定されるとき、ＳＩ2n d＝２Ａ
＋２Ｂである。ステップ１５２は、ソース位置（Ｘ−
１，Ｙ）を画素アドレスＡとして選択し、ソース位置
（Ｘ，Ｙ）を画素アドレスＢとして選択し、ステップ１
５４において、画素アドレスＡの画素データは、第３メ
モリの出力として選択され、画素アドレスＢの画素デー
タは、第４メモリ、第５メモリ、および第６メモリの出
力として選択される。ステップ９６において、ｘfおよ
びｙfの２つの最上位ビットがそれぞれ.０１および.１
０であると決定されるとき、ＳＩ 2nd＝Ａ＋３Ｂであ
る。
【０１１２】ステップ１５６は、ソース位置（Ｘ，Ｙ）
を画素アドレスＡとして選択し、ソース位置（Ｘ，Ｙ＋
１）を画素アドレスＤとして選択し、ステップ１５８に
おいて、画素アドレスＡの画素データは、第３メモリ、
第４メモリ、および第５メモリの出力として選択され、
画素アドレスＤの画素データは、第６メモリの出力とし
て選択される。ステップ１００において、ｘfおよびｙf
の２つの最上位ビットがそれぞれ.１０および.１１であ
ると決定されるとき、ＳＩ2nd＝３Ａ＋Ｄである。ステ
ップ１６０は、ソースアドレス（Ｘ，Ｙ）を画素アドレ
スＡとして選択し、ソースアドレス（Ｘ＋１，Ｙ）を画
素アドレスＢとして選択し、ソースアドレス（Ｘ，Ｙ＋
１）を画素アドレスＤとして選択し、ステップ１６２に
おいて、画素アドレスＡの画素データは、第３メモリお
よび第４メモリの出力として選択され、画素アドレスＢ
の画素データは、第５メモリの出力として選択され、画
素アドレスＤの画素データは、第６メモリの出力として
選択される。ステップ１０４において、ｘfおよびｙfの
２つの最上位ビットが共に.１１であると決定される
き、ＳＩ2nd＝２Ａ＋Ｂ＋Ｄである。
を画素アドレスＡとして選択し、ソース位置（Ｘ，Ｙ＋
１）を画素アドレスＤとして選択し、ステップ１５８に
おいて、画素アドレスＡの画素データは、第３メモリ、
第４メモリ、および第５メモリの出力として選択され、
画素アドレスＤの画素データは、第６メモリの出力とし
て選択される。ステップ１００において、ｘfおよびｙf
の２つの最上位ビットがそれぞれ.１０および.１１であ
ると決定されるとき、ＳＩ2nd＝３Ａ＋Ｄである。ステ
ップ１６０は、ソースアドレス（Ｘ，Ｙ）を画素アドレ
スＡとして選択し、ソースアドレス（Ｘ＋１，Ｙ）を画
素アドレスＢとして選択し、ソースアドレス（Ｘ，Ｙ＋
１）を画素アドレスＤとして選択し、ステップ１６２に
おいて、画素アドレスＡの画素データは、第３メモリお
よび第４メモリの出力として選択され、画素アドレスＢ
の画素データは、第５メモリの出力として選択され、画
素アドレスＤの画素データは、第６メモリの出力として
選択される。ステップ１０４において、ｘfおよびｙfの
２つの最上位ビットが共に.１１であると決定される
き、ＳＩ2nd＝２Ａ＋Ｂ＋Ｄである。
【０１１３】ステップ１６４は、ソースアドレス（Ｘ−
１，Ｙ）を画素アドレスＡとして選択し、ソースアドレ
ス（Ｘ，Ｙ）を画素アドレスＢとして選択し、ソースア
ドレス（Ｘ，Ｙ＋１）を画素アドレスＣとして選択し、
ステップ１６６において、画素アドレスＡの画素データ
は、第３メモリの出力として選択され、画素アドレスＢ
の画素データは、第４メモリおよび第５メモリの出力と
して選択され、画素アドレスＣの画素データは、第６メ
モリの出力として選択される。ステップ１０８におい
て、ｘfおよびｙfの２つの最上位ビットがそれぞれ.０
１および.１１であると決定されるとき、ＳＩ2nd＝Ａ＋
２Ｂ＋Ｃである。ステップ１６８は、ソースアドレス
（Ｘ，Ｙ−１）を画素アドレスＡとして選択し、ソース
アドレス（Ｘ，Ｙ）を画素アドレスＤとして選択し、ス
テップ１７０において、画素アドレスＡの画素データ
は、第３メモリおよび第４メモリの出力として選択さ
れ、画素アドレスＤの画素データは、第５メモリおよび
第６メモリの出力として選択される。ステップ１１２に
おいて、ｘfおよびｙfの２つの最上位ビットがそれぞ
れ.１０および.１１、ならびに.００であると決定され
るとき、ＳＩ2nd＝２Ａ＋２Ｄである。ステップ１７２
は、ソースアドレス（Ｘ−１，Ｙ−１）を画素アドレス
Ａとして選択し、ソースアドレス（Ｘ，Ｙ−１）を画素
アドレスＢとして選択し、ソース位置（Ｘ，Ｙ）を画素
アドレスＣとして選択し、ソースアドレス（Ｘ−１，
Ｙ）を画素アドレスＤとして選択し、ステップ１７４に
おいて、画素アドレスＡの画素データは、第３メモリの
出力として選択され、画素アドレスＢの画素データは、
第４メモリの出力として選択され、画素アドレスＣの画
素データは、第５メモリの出力として選択され、画素ア
ドレスＤの画素データは、第６メモリの出力として選択
される。ステップ１１６において、ｘfおよびｙfの２つ
の最上位ビットが.００であると決定されるとき、ＳＩ
2nd＝Ａ＋Ｂ＋Ｃ＋Ｄである。ステップ１７６は、ソー
スアドレス（Ｘ，Ｙ−１）を画素アドレスＢとして選択
し、ソースアドレス（Ｘ，Ｙ）を画素アドレスＣとして
選択し、ステップ１７８において、画素アドレスＢの画
素データは、第３メモリおよび第４メモリの出力として
選択され、画素アドレスＣの画素データは、第５メモリ
および第６メモリの出力として選択される。ステップ１
２０において、ｘfおよびｙfの２つの最上位ビットがそ
れぞれ.０１および.００であると決定されるとき、ＳＩ
2nd＝２Ｂ＋２Ｃである。
１，Ｙ）を画素アドレスＡとして選択し、ソースアドレ
ス（Ｘ，Ｙ）を画素アドレスＢとして選択し、ソースア
ドレス（Ｘ，Ｙ＋１）を画素アドレスＣとして選択し、
ステップ１６６において、画素アドレスＡの画素データ
は、第３メモリの出力として選択され、画素アドレスＢ
の画素データは、第４メモリおよび第５メモリの出力と
して選択され、画素アドレスＣの画素データは、第６メ
モリの出力として選択される。ステップ１０８におい
て、ｘfおよびｙfの２つの最上位ビットがそれぞれ.０
１および.１１であると決定されるとき、ＳＩ2nd＝Ａ＋
２Ｂ＋Ｃである。ステップ１６８は、ソースアドレス
（Ｘ，Ｙ−１）を画素アドレスＡとして選択し、ソース
アドレス（Ｘ，Ｙ）を画素アドレスＤとして選択し、ス
テップ１７０において、画素アドレスＡの画素データ
は、第３メモリおよび第４メモリの出力として選択さ
れ、画素アドレスＤの画素データは、第５メモリおよび
第６メモリの出力として選択される。ステップ１１２に
おいて、ｘfおよびｙfの２つの最上位ビットがそれぞ
れ.１０および.１１、ならびに.００であると決定され
るとき、ＳＩ2nd＝２Ａ＋２Ｄである。ステップ１７２
は、ソースアドレス（Ｘ−１，Ｙ−１）を画素アドレス
Ａとして選択し、ソースアドレス（Ｘ，Ｙ−１）を画素
アドレスＢとして選択し、ソース位置（Ｘ，Ｙ）を画素
アドレスＣとして選択し、ソースアドレス（Ｘ−１，
Ｙ）を画素アドレスＤとして選択し、ステップ１７４に
おいて、画素アドレスＡの画素データは、第３メモリの
出力として選択され、画素アドレスＢの画素データは、
第４メモリの出力として選択され、画素アドレスＣの画
素データは、第５メモリの出力として選択され、画素ア
ドレスＤの画素データは、第６メモリの出力として選択
される。ステップ１１６において、ｘfおよびｙfの２つ
の最上位ビットが.００であると決定されるとき、ＳＩ
2nd＝Ａ＋Ｂ＋Ｃ＋Ｄである。ステップ１７６は、ソー
スアドレス（Ｘ，Ｙ−１）を画素アドレスＢとして選択
し、ソースアドレス（Ｘ，Ｙ）を画素アドレスＣとして
選択し、ステップ１７８において、画素アドレスＢの画
素データは、第３メモリおよび第４メモリの出力として
選択され、画素アドレスＣの画素データは、第５メモリ
および第６メモリの出力として選択される。ステップ１
２０において、ｘfおよびｙfの２つの最上位ビットがそ
れぞれ.０１および.００であると決定されるとき、ＳＩ
2nd＝２Ｂ＋２Ｃである。
【０１１４】ステップ１８０は、ソースアドレス（Ｘ，
Ｙ−１）を画素アドレスＡとして選択し、ソースアドレ
ス（Ｘ，Ｙ）を画素アドレスＤとして選択し、ステップ
１８２において、画素アドレスＡの画素データは、第３
メモリの出力として選択され、画素アドレスＤの画素デ
ータは、第４メモリ、第５メモリ、および第６メモリの
出力として選択される。ステップ１２４において、ｘf
およびｙfの２つの最上位ビットがそれぞれ.１０およ
び.０１であると決定されるとき、ＳＩ2nd＝Ａ＋３Ｄで
ある。ステップ１８４は、ソースアドレス（Ｘ，Ｙ−
１）を画素アドレスＡとして選択し、ソースアドレス
（Ｘ＋１，Ｙ）を画素アドレスＣとして選択し、ソース
アドレス（Ｘ，Ｙ）を画素アドレスＤとして選択し、ス
テップ１８６において、画素アドレスＡの画素データ
は、第３メモリの出力として選択され、画素アドレスＣ
の画素データは、第４メモリの出力として選択され、画
素アドレスＤの画素データは、第５および第６メモリの
出力として選択される。ステップ１２８において、ｘf
およびｙfの２つの最上位ビットがそれぞれ.１１およ
び.０１であると決定されるとき、ＳＩ2nd＝Ａ＋Ｃ＋２
Ｄである。
Ｙ−１）を画素アドレスＡとして選択し、ソースアドレ
ス（Ｘ，Ｙ）を画素アドレスＤとして選択し、ステップ
１８２において、画素アドレスＡの画素データは、第３
メモリの出力として選択され、画素アドレスＤの画素デ
ータは、第４メモリ、第５メモリ、および第６メモリの
出力として選択される。ステップ１２４において、ｘf
およびｙfの２つの最上位ビットがそれぞれ.１０およ
び.０１であると決定されるとき、ＳＩ2nd＝Ａ＋３Ｄで
ある。ステップ１８４は、ソースアドレス（Ｘ，Ｙ−
１）を画素アドレスＡとして選択し、ソースアドレス
（Ｘ＋１，Ｙ）を画素アドレスＣとして選択し、ソース
アドレス（Ｘ，Ｙ）を画素アドレスＤとして選択し、ス
テップ１８６において、画素アドレスＡの画素データ
は、第３メモリの出力として選択され、画素アドレスＣ
の画素データは、第４メモリの出力として選択され、画
素アドレスＤの画素データは、第５および第６メモリの
出力として選択される。ステップ１２８において、ｘf
およびｙfの２つの最上位ビットがそれぞれ.１１およ
び.０１であると決定されるとき、ＳＩ2nd＝Ａ＋Ｃ＋２
Ｄである。
【０１１５】ステップ１８８は、ソース位置（Ｘ，Ｙ）
を画素アドレスＣとして選択し、ソースアドレス（Ｘ−
１，Ｙ）を画素アドレスＤとして選択し、ステップ１９
０において、画素アドレスＣの画素データは、第３メモ
リおよび第４メモリの出力として選択され、画素アドレ
スＤの画素データは、第５メモリおよび第６メモリの出
力として選択される。ステップ１３２において、ｘfお
よびｙfの２つの最上位ビットがそれぞれ.００および.
０１であると決定されるとき、ＳＩ2nd＝２Ｃ＋２Ｄで
ある。ステップ１９２は、ソースアドレス（Ｘ，Ｙ−
１）を画素アドレスＢとして選択し、ソースアドレス
（Ｘ，Ｙ）を画素アドレスＣとして選択し、ソースアド
レス（Ｘ−１，Ｙ）を画素アドレスＤとして選択し、ス
テップ１９４において、画素アドレスＢの画素データ
は、第３メモリの出力として選択され、画素アドレスＣ
の画素データは、第４メモリおよび第５メモリの出力と
して選択され、画素アドレスＤの画素データは、第６メ
モリの出力として選択される。ステップ１３６におい
て、ｘfおよびｙfの２つの最上位ビットが共に.０１で
あると決定されるとき、ＳＩ2nd＝Ｂ＋２Ｃ＋Ｄであ
る。
を画素アドレスＣとして選択し、ソースアドレス（Ｘ−
１，Ｙ）を画素アドレスＤとして選択し、ステップ１９
０において、画素アドレスＣの画素データは、第３メモ
リおよび第４メモリの出力として選択され、画素アドレ
スＤの画素データは、第５メモリおよび第６メモリの出
力として選択される。ステップ１３２において、ｘfお
よびｙfの２つの最上位ビットがそれぞれ.００および.
０１であると決定されるとき、ＳＩ2nd＝２Ｃ＋２Ｄで
ある。ステップ１９２は、ソースアドレス（Ｘ，Ｙ−
１）を画素アドレスＢとして選択し、ソースアドレス
（Ｘ，Ｙ）を画素アドレスＣとして選択し、ソースアド
レス（Ｘ−１，Ｙ）を画素アドレスＤとして選択し、ス
テップ１９４において、画素アドレスＢの画素データ
は、第３メモリの出力として選択され、画素アドレスＣ
の画素データは、第４メモリおよび第５メモリの出力と
して選択され、画素アドレスＤの画素データは、第６メ
モリの出力として選択される。ステップ１３６におい
て、ｘfおよびｙfの２つの最上位ビットが共に.０１で
あると決定されるとき、ＳＩ2nd＝Ｂ＋２Ｃ＋Ｄであ
る。
【０１１６】図７は、分数アドレスと、画素補間荷重基
準との関係を示す補間マップである。同様のマップは、
図３のソース画素セレクタ２０による画素の選択、およ
び図４、図５Ａから図５Ｃ、および図６Ａから図６Ｃに
示す様々な画素選択ステップをガイドする。マップは、
４個の個別の画素アドレスによって囲まれたソース位置
エリアを示す。１６個の補間式は、エリア内の可能なす
べてのソース位置を記載する。いくつかのエリアは、一
般的な式を用いるので、全部で１４個の式が必要であ
る。補間式を簡略化することによって、計算されたソー
ス位置のすべてに対して通例の式を計算する必要がなく
なることが本発明によって見いだされたことである。簡
略化補間式は、付加的な演算を用いるだけで、補間計算
を可能にする。
準との関係を示す補間マップである。同様のマップは、
図３のソース画素セレクタ２０による画素の選択、およ
び図４、図５Ａから図５Ｃ、および図６Ａから図６Ｃに
示す様々な画素選択ステップをガイドする。マップは、
４個の個別の画素アドレスによって囲まれたソース位置
エリアを示す。１６個の補間式は、エリア内の可能なす
べてのソース位置を記載する。いくつかのエリアは、一
般的な式を用いるので、全部で１４個の式が必要であ
る。補間式を簡略化することによって、計算されたソー
ス位置のすべてに対して通例の式を計算する必要がなく
なることが本発明によって見いだされたことである。簡
略化補間式は、付加的な演算を用いるだけで、補間計算
を可能にする。
【０１１７】再び、図６Ｃに戻る。図示するように、ス
テップ７８（図４および図５Ｃ）は、サブステップ１９
６から２０２に分割されている。ステップ１９６は、第
３メモリから選択された画素データを第４メモリから選
択された画素データに加える。ステップ１９８は、第５
メモリから選択された画素データを第６メモリから選択
された画素データに加える。ステップ２００は、サブス
テップ１９６の結果をサブステップ１９８に加える。こ
のように、４個の識別された画素アドレスの画素データ
が合計される。
テップ７８（図４および図５Ｃ）は、サブステップ１９
６から２０２に分割されている。ステップ１９６は、第
３メモリから選択された画素データを第４メモリから選
択された画素データに加える。ステップ１９８は、第５
メモリから選択された画素データを第６メモリから選択
された画素データに加える。ステップ２００は、サブス
テップ１９６の結果をサブステップ１９８に加える。こ
のように、４個の識別された画素アドレスの画素データ
が合計される。
【０１１８】さらなるステップ２０２は、スケーリング
された画素データ（ＳＩ2nd）を４で除算し、補間プロ
セスを完了し、これによって、合計された第１画像情報
（Ｉ 2nd）が補間される。
された画素データ（ＳＩ2nd）を４で除算し、補間プロ
セスを完了し、これによって、合計された第１画像情報
（Ｉ 2nd）が補間される。
【０１１９】
【発明の効果】本発明は、補間計算を行うのに必要なプ
ロセッサの時間を実質的に減少させる。補間計算を行う
ためにハードウェアが用いられるときでも、本発明のシ
ステムおよび方法を用いると、必要なＩＣの数および複
雑さが減少する。補間プロセスを簡略化しても、画像変
換において認識され得る退化は実質的になく、速度が増
加したために、関連の画像プロセッサは、他の機能を成
し遂げることが可能となり、アフィン変換の速度または
精度全体が向上する。あるいは、本発明のシステムは、
計算されたソースアドレスの少数点から１ビットだけ右
側（０．５画素アドレス解像度）を速度の増加につい
て、または少数点から３ビット以上右側を精度の増加に
ついて調べるために用いられる。本発明の他の実施態様
は、当業者に明白である。
ロセッサの時間を実質的に減少させる。補間計算を行う
ためにハードウェアが用いられるときでも、本発明のシ
ステムおよび方法を用いると、必要なＩＣの数および複
雑さが減少する。補間プロセスを簡略化しても、画像変
換において認識され得る退化は実質的になく、速度が増
加したために、関連の画像プロセッサは、他の機能を成
し遂げることが可能となり、アフィン変換の速度または
精度全体が向上する。あるいは、本発明のシステムは、
計算されたソースアドレスの少数点から１ビットだけ右
側（０．５画素アドレス解像度）を速度の増加につい
て、または少数点から３ビット以上右側を精度の増加に
ついて調べるために用いられる。本発明の他の実施態様
は、当業者に明白である。
【図１】変換される第１メモリにおける画像を示す（従
来技術）。
来技術）。
【図２】時計方向に１２０度回転させ、１．７倍拡大し
た後の図１の画像を示す（従来技術）。
た後の図１の画像を示す（従来技術）。
【図３】本発明の乗算を含まない補間システムの概略ブ
ロック図である。
ロック図である。
【図４】第１座標系において形成された画像を第２座標
系において変換画像に変換する、乗算を含まない補間方
法におけるステップを示すフローチャートである。
系において変換画像に変換する、乗算を含まない補間方
法におけるステップを示すフローチャートである。
【図５Ａ】図４における画素識別ステップを詳細に示す
フローチャートである。
フローチャートである。
【図５Ｂ】図４における画素識別ステップを詳細に示す
フローチャートである。
フローチャートである。
【図５Ｃ】図４における画素識別ステップを詳細に示す
フローチャートである。
フローチャートである。
【図６Ａ】図５Ａから図５Ｃにおける画素識別ステップ
および４分の１画素荷重ステップを詳細に示すフローチ
ャートである。
および４分の１画素荷重ステップを詳細に示すフローチ
ャートである。
【図６Ｂ】図５Ａから図５Ｃにおける画素識別ステップ
および４分の１画素荷重ステップを詳細に示すフローチ
ャートである。
および４分の１画素荷重ステップを詳細に示すフローチ
ャートである。
【図６Ｃ】図５Ａから図５Ｃにおける画素識別ステップ
および４分の１画素荷重ステップを詳細に示すフローチ
ャートである。
および４分の１画素荷重ステップを詳細に示すフローチ
ャートである。
【図７】分数アドレスと画素補間荷重基準との関係を示
す補間マップである。
す補間マップである。
１０ 補間システム １２ 第１メモリ １３ ライン １４ ソース位置計算器 １６ ライン １８ ライン ２０ ソース画素セレクタ ２４ ライン ２６ 加算回路 ２８ ライン ３０ ライン ３２ ライン ３４ ライン ３６ 第２メモリ ３８ ライン ４０ 第３メモリ ４２ 第４メモリ ４４ 第５メモリ ４６ 第６メモリ ４８ 第１加算回路 ５０ ライン ５２ 第２加算回路 ５４ ライン ５６ 第３加算回路 ５８ ライン ６０ 除算回路
Claims (18)
- 【請求項１】 第１座標系内で形成された第１画像を第
２座標系において変換画像に変換する画像データプロセ
ッサにおいて用いられる乗算を含まない画像データ補間
システムであって、 出力部を有し、第１画像情報（Ｉ1st）を画素データと
して格納する第１メモリと、 該第２座標系内の位置を受け取るための入力部を有する
ソース位置計算器であって、該第１座標系内の該画像情
報（Ｉ1st）のソース位置が決定され、ソース位置計算
器出力部で利用できるようになる、ソース位置計算器
と、 該ソース位置計算器出力部に操作によって接続される入
力部および画素識別を提供するための出力部を有し、第
２画像情報（Ｉ2nd）が各第２画像位置に対して得られ
る該第１メモリ内の４個までの画素を識別するソース画
素セレクタと、 該第１メモリ出力部に操作によって接続される入力部を
有し、該ソース画素セレクタによって識別される該画素
データ（Ｉ1st）を、各第２画像位置に該第２画像情報
（Ｉ2nd）として転送される荷重平均の計算において合
計し、これによって、画像情報が簡単な加算プロセスに
よって補間される、加算回路と、 を有する画像データ補間システム。 - 【請求項２】 前記第１メモリが、前記第１座標系内の
位置に対応する個別の画素アドレスを有する前記画素デ
ータ（Ｉ1st）として前記第１画像情報を格納し、 前記ソース位置計算器によって決定される該第１座標系
内の該画像情報（Ｉ1s t）のソース位置が、該第１メモ
リ内の個別のアドレス間の中間に位置するソース位置を
含み、 前記ソース画素セレクタが、各第２画像位置に対して前
記画像情報（Ｉ2nd）が得られる各ソース位置に近似し
た該第１メモリ内の４個までの画素アドレスを識別し、 前記加算回路が、各選択された画素アドレスからの荷重
画素データ（Ｉ1st）を合計し、該第２画像情報
（Ｉ2nd）を決定し、各荷重合計が、選択された第１メ
モリ画素アドレスおよび個別の画素アドレスの４分の１
内の対応するソース位置に基づき、選択された近接画素
アドレスからの第１メモリ画素データ（Ｉ1st）がその
画素データ値の４分の１を増加させて合計され、これに
よって、補間値が、Ｉ1stの１つ以上の値の合計の基づ
いてＩ2ndに対して計算される、請求項１に記載のシス
テム。 - 【請求項３】 前記第２メモリ内の個別の画素アドレス
を第２画像位置として提供するための前記ソース位置計
算器入力部に操作によって接続される出力部および前記
第２画像情報（Ｉ2nd）を個別の画素アドレス内の画素
データとして受け取るための入力部をさらに有する、請
求項２に記載のシステム。 - 【請求項４】 前記第１メモリが、位置（Ｘ，Ｙ）に対
応する個別のアドレス内の画素データ（Ｉ1st）を、整
数ＸおよびＹ増加値によって分離される前記第１座標系
内に格納し、各第２画像画素アドレスに対して前記ソー
ス位置計算器によって計算された該第１座標系内のソー
ス位置が、ＸおよびＹ増加値、ならびに所定数の部分Ｘ
およびＹ増加値ｘfおよびｙfの分数ビットをそれぞれ含
み、これによって、各第２画像画素位置に対するソース
位置が、該第１座標系内で（Ｘ＋ｘf，Ｙ＋ｙf）とな
る、請求項３に記載のシステム。 - 【請求項５】 各第２メモリアドレスに対するスケーリ
ングされた画素データ（ＳＩ2nd）が、前記ソース画素
セレクタによって識別されるアドレスの画素データ（Ｉ
1st）を重み付けすることによって、前記第１座標系
（Ｘ、Ｙ）内のソース位置（Ｘ＋ｘf，Ｙ＋ｙf）から前
記加算回路によって以下、 二進法で表すと、ｘfおよびｙfの２つの最上位ビットが
共に、.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）、 ｘfの２つの最上位ビットが.１１およびｙfの２つの最
上位ビットが.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1s t（Ｘ
＋１，Ｙ）、 ｘfの２つの最上位ビットが.００およびｙfの２つの最
上位ビットが.１１および.１０であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、 ｘfの２つの最上位ビットが.０１およびｙfの２つの最
上位ビットが.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−
１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ，Ｙ）、 ｘfの２つの最上位ビットが.１０およびｙfの２つの最
上位ビットが共に、.１１であるとき、ＳＩ2nd＝Ｉ1st
（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ＋１）、 ｘfおよびｙfの２つの最上位ビットが共に.１１である
とき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋
Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st（Ｘ，Ｙ＋１）、 ｘfの２つの最上位ビットが.０１およびｙfの２つの最
上位ビットが.１１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−
１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ，Ｙ＋１）、 ｘfの２つの最上位ビットが.１０および.１１、ならび
にｙfの２つの最上位ビットが.００であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、 ｘfおよびｙfの２つの最上位ビットが共に.００である
とき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−
１，Ｙ）、 ｘfの２つの最上位ビットが.０１およびｙfの２つの最
上位ビットが.００であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）、 ｘfの２つの最上位ビットが.１０およびｙfの２つの最
上位ビットが.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ、Ｙ）＋Ｉ1st
（Ｘ，Ｙ）、 ｘfの２つの最上位ビットが.１１およびｙfの２つの最
上位ビットが.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ−１）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）、 ｘfの２つの最上位ビットが.００およびｙfの２つの最
上位ビットが.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st
（Ｘ−１，Ｙ）、ならびにｘfおよびｙfの２つの最上位
ビットが共に.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ−１，Ｙ）のように決定される、請求項４に記載の
システム。 - 【請求項６】 前記加算回路が、前記第２画像画素デー
タ（Ｉ2nd）を前記第２メモリ内の画素アドレスに転送
する前に、各スケーリングされた画素データ（Ｓ
Ｉ2nd）を４で除算し、補間プロセスを完了し、これに
よって、前記合計された第１画像情報（Ｉ1st）が補間
される、請求項５に記載のシステム。 - 【請求項７】 前記画素セレクタによって識別される前
記第１メモリにおける４個の画素アドレスＡ、Ｂ、Ｃ、
およびＤの画素データ（Ｉ1st）を格納するための、前
記第１メモリ出力部および前記ソース画素セレクタ出力
部に操作によって接続される入力部を有し、操作によっ
て接続され、該ソース画素セレクタからの命令に応答し
て１つの画素アドレスの画素データ（Ｉ1st）を前記合
計回路に供給する出力部を有する第３メモリと、 該画素セレクタによって識別される該第１メモリにおけ
る４個の画素アドレスＡ、Ｂ、Ｃ、およびＤの画素デー
タ（Ｉ1st）を格納するための、該第１メモリ出力部お
よび該ソース画素セレクタ出力部に操作によって接続さ
れる入力部を有し、操作によって接続され、該ソース画
素セレクタからの命令に応答して１つの画素アドレスの
画素データ（Ｉ1st）を該合計回路に供給する出力部を
有する第４メモリと、 該画素セレクタによって識別される該第１メモリにおけ
る４個の画素アドレスＡ、Ｂ、Ｃ、およびＤの画素デー
タ（Ｉ1st）を格納するための、該第１メモリ出力部お
よび該ソース画素セレクタ出力部に操作によって接続さ
れる入力部を有し、操作によって接続され、該ソース画
素セレクタからの命令に応答して１つの画素アドレスの
画素データ（Ｉ1st）を該合計回路に供給する出力部を
有する第５メモリと、 該画素セレクタによって識別される該第１メモリにおけ
る４個の画素アドレスＡ、Ｂ、Ｃ、およびＤの画素デー
タ（Ｉ1st）を格納するための、該第１メモリ出力部お
よび該ソース画素セレクタ出力部に操作によって接続さ
れる入力部を有し、操作によって接続され、該ソース画
素セレクタからの命令に応答して１つの画素アドレスの
画素データ（Ｉ1st）を該合計回路に供給する出力部を
有する第６メモリと、 をさらに有する請求項６に記載のシステム。 - 【請求項８】 前記合計回路が、 前記第３メモリ出力部に操作によって接続される第１入
力部、前記第４メモリ出力部に操作によって接続される
第２入力部、および入力画素データの合計を提供するた
めの出力部を有する第１加算回路と、 前記第５メモリ出力部に操作によって接続される第１入
力部、前記第６メモリ出力部に操作によって接続される
第２入力部、および入力画素データの合計を提供するた
めの出力部を有する第２加算回路と、 該第１加算回路出力部に操作によって接続される第１入
力部、該第２加算回路出力に操作によって接続される第
２入力部、および入力画素データの合計を提供するため
の出力部を有する第３加算回路とを有し、これによっ
て、４個の選択された画素のデータが合計される、請求
項７に記載のシステム。 - 【請求項９】 前記ソース画素セレクタが、画素データ
を前記第３メモリ、前記第４メモリ、前記第５メモリ、
および前記第６メモリに入力するための、前記第１メモ
リ内の画素アドレスを選択し、該第３メモリ、該第４メ
モリ、該第５メモリ、および該第６メモリの出力は以下
に示すように、 画素アドレスＡとしてソース位置（Ｘ，Ｙ）を選択し、
二進法で表すと、ｘfおよびｙfの２つの最上位ビットが
共に、.１０であるとき、ＳＩ2nd＝４Ａとなるように、
画素アドレスＡの画素データは、該第３メモリ、該第４
メモリ、該第５メモリ、および該第６メモリの出力とし
て選択され、 画素アドレスＡとしてソース位置（Ｘ，Ｙ）および画素
アドレスＢとしてソース位置（Ｘ＋１，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが、それぞれ、.１
１および.１０であるとき、ＳＩ2nd＝３Ａ＋Ｂとなるよ
うに、該画素アドレスＡの画素データは、該第３メモ
リ、該第４メモリ、および該第５メモリの出力として選
択され、該画素アドレスＢの画素データは、該第６メモ
リの出力として選択され、 画素アドレスＡとしてソース位置（Ｘ−１，Ｙ）および
画素アドレスＢとしてソース位置（Ｘ，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが、それぞれ、.０
０、ならびに.１１および.１０であるとき、ＳＩ2nd＝
２Ａ＋２Ｂとなるように、該画素アドレスＡの画素デー
タは、該第３メモリおよび該第４メモリの出力として選
択され、該画素アドレスＢの画素データは、該第５メモ
リおよび該第６メモリの出力として選択され、 画素アドレスＡとしてソース位置（Ｘ−１，Ｙ）および
画素アドレスＢとしてソース位置（Ｘ，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが、それぞれ、.０
１、および.１０であるとき、ＳＩ2nd＝Ａ＋３Ｂとなる
ように、該画素アドレスＡの画素データは、該第３メモ
リの出力として選択され、該画素アドレスＢの画素デー
タは、該第４メモリ、該第５メモリ、および該第６メモ
リの出力として選択され、 画素アドレスＡとしてソース位置（Ｘ，Ｙ）および画素
アドレスＤとしてソース位置（Ｘ，Ｙ＋１）を選択し、
ｘfおよびｙfの２つの最上位ビットが、それぞれ、.１
０、および.１１であるとき、ＳＩ2nd＝３Ａ＋Ｄとなる
ように、該画素アドレスＡの画素データは、該第３メモ
リ、該第４メモリ、および該第５メモリの出力として選
択され、該画素アドレスＤの画素データは、該第６メモ
リの出力として選択され、 画素アドレスＡとしてソース位置（Ｘ，Ｙ）、画素アド
レスＢとしてソース位置（Ｘ＋１，Ｙ）、および画素ア
ドレスＤとしてソース位置（Ｘ，Ｙ＋１）を選択し、ｘ
fおよびｙfの２つの最上位ビットが共に.１１であると
き、ＳＩ2nd＝２Ａ＋Ｂ＋Ｄとなるように、該画素アド
レスＡの画素データは、該第３メモリおよび該第４メモ
リの出力として選択され、該画素アドレスＢの画素デー
タは、該第５メモリの出力として選択され、該画素アド
レスＤの画素データは、該第６メモリの出力として選択
され、 画素アドレスＡとしてソース位置（Ｘ−１，Ｙ）、画素
アドレスＢとしてソース位置（Ｘ，Ｙ）、および画素ア
ドレスＣとしてソース位置（Ｘ，Ｙ＋１）を選択し、ｘ
fおよびｙfの２つの最上位ビットが、それぞれ、.０１
および.１１であるとき、ＳＩ2nd＝Ａ＋２Ｂ＋Ｃとなる
ように、該画素アドレスＡの画素データは、該第３メモ
リの出力として選択され、該画素アドレスＢの画素デー
タは、該第４メモリおよび該第５メモリの出力として選
択され、該画素アドレスＣの画素データは、該第６メモ
リの出力として選択され、 画素アドレスＡとしてソース位置（Ｘ，Ｙ−１）および
画素アドレスＤとしてソース位置（Ｘ，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが、それぞれ、.１
０および.１１、ならびに.００であるとき、ＳＩ2nd＝
２Ａ＋２Ｄとなるように、該画素アドレスＡの画素デー
タは、該第３メモリおよび該第４メモリの出力として選
択され、該画素アドレスＤの画素データは、該第５メモ
リおよび該第６メモリの出力として選択され、 画素アドレスＡとしてソース位置（Ｘ−１，Ｙ−１）、
画素アドレスＢとしてソース位置（Ｘ，Ｙ−１）、画素
アドレスＣとしてソース位置（Ｘ，Ｙ）、および画素ア
ドレスＤとしてソース位置（Ｘ−１，Ｙ）を選択し、ｘ
fおよびｙfの２つの最上位ビットが共に.００であると
き、ＳＩ2nd＝Ａ＋Ｂ＋Ｃ＋Ｄとなるように、該画素ア
ドレスＡの画素データは、該第３メモリの出力として選
択され、該画素アドレスＢの画素データは、該第４メモ
リの出力として選択され、該画素アドレスＣの画素デー
タは、該第５メモリの出力として選択され、該画素アド
レスＤの画素データは、該第６メモリの出力として選択
され、 画素アドレスＢとしてソース位置（Ｘ，Ｙ−１）および
画素アドレスＣとしてソース位置（Ｘ，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットがそれぞれ.０１お
よび.００であるとき、ＳＩ2nd＝２Ｂ＋２Ｃとなるよう
に、該画素アドレスＢの画素データは、該第３メモリお
よび該第４メモリの出力として選択され、該画素アドレ
スＣの画素データは、該第５メモリおよび該第６メモリ
の出力として選択され、 画素アドレスＡとしてソース位置（Ｘ，Ｙ−１）および
画素アドレスＤとしてソース位置（Ｘ，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットがそれぞれ.１０お
よび.０１であるとき、ＳＩ2nd＝Ａ＋３Ｄとなるよう
に、該画素アドレスＡの画素データは、該第３メモリの
出力として選択され、該画素アドレスＤの画素データ
は、該第４メモリ、該第５メモリ、および該第６メモリ
の出力として選択され、 画素アドレスＡとしてソース位置（Ｘ，Ｙ−１）、画素
アドレスＣとしてソース位置（Ｘ＋１，Ｙ）、および画
素アドレスＤとしてソース位置（Ｘ，Ｙ）を選択し、ｘ
fおよびｙfの２つの最上位ビットが、それぞれ、.１１
および.０１であるとき、ＳＩ2nd＝Ａ＋Ｃ＋２Ｄとなる
ように、該画素アドレスＡの画素データは、該第３メモ
リの出力として選択され、該画素アドレスＣの画素デー
タは、該第４メモリの出力から選択され、該画素アドレ
スＤの画素データは、該第５メモリおよび該第６メモリ
の出力として選択され、 画素アドレスＣとしてソースアドレス（Ｘ，Ｙ）および
画素アドレスＤとしてソースアドレス（Ｘ−１，Ｙ）を
選択し、ｘfおよびｙfの２つの最上位ビットが、それぞ
れ、.００および.０１であるとき、ＳＩ2nd＝２Ｃ＋２
Ｄとなるように、該画素アドレスＣの画素データは、該
第３メモリおよび該第４メモリの出力として選択され、
該画素アドレスＤの画素データは、該第５メモリおよび
該第６メモリの出力から選択され、ならびに画素アドレ
スＢとしてソース位置（Ｘ，Ｙ−１）、画素アドレスＣ
としてソース位置（Ｘ，Ｙ）、および画素アドレスＤと
してソース位置（Ｘ−１，Ｙ）を選択し、ｘfおよびｙf
の２つの最上位ビットが共に.０１であるとき、ＳＩ2nd
＝Ｂ＋２Ｃ＋Ｄとなるように、画素アドレスＢの画素デ
ータは、該第３メモリの出力として選択され、該画素ア
ドレスＣの画素データは、該第４メモリおよび該第５メ
モリの出力として選択され、該画素アドレスＤの画素デ
ータは、該第６メモリの出力から選択される、 請求項８に記載のシステム。 - 【請求項１０】 第１画像情報（Ｉ1st）を個別の画素
データとして格納するための第１メモリを有し、各画素
が第１座標系内の位置に対応するアドレスを有する画像
データプロセッサにおける、該第１座標系内に形成され
た画像を第２座標系内において変換画像に変換する乗算
を含まない補間方法であって、 ａ）該第２座標系内の第２画像位置を選択するステップ
と、 ｂ）該ステップａ）において選択された該第２位置に対
応する該第１座標系内の第１画像位置を決定するステッ
プと、 ｃ）該ステップｂ）において決定された該第１画像位置
に近似して配置される該第１メモリ内の４個までの画素
アドレスを識別するステップと、 ｄ）該ステップｃ）において識別された該画素アドレス
の該第１画像画素データ（Ｉ1st）を第２画像位置に第
２画像情報（Ｉ2nd）として転送される荷重平均におい
て合計し、これによって、該第１画像情報（Ｉ1st）
が、簡単な加算プロセスによって補間される、ステップ
と、 を包含する補間方法。 - 【請求項１１】 第２メモリが、前記第２画像情報（Ｉ
2nd）を個別の画素データとして格納するために設けら
れ、各画素が前記第２座標系内の位置に対応するアドレ
スを有し、前記ステップａ）が、該第２画像情報を格納
するための該第２メモリ内のアドレスの選択を含み、前
記ステップｄ）の後に、 ｅ）該ステップｄ）において補間された該第２画像情報
（Ｉ2nd）を該ステップａ）において選択された該第２
メモリアドレスに転送し、これによって、第１画像が、
第２画像として該第２メモリに転送される、ステップ、 を含む、請求項１０に記載の方法。 - 【請求項１２】 前記ステップｄ）が、各識別された画
素アドレスの前記第１画像情報（Ｉ1st）をその画素デ
ータ値の４分の１を増加させて合計し、第１画像の１つ
以上の値を合計することによって、補間値が第２画像に
対して計算される、請求項１０に記載の方法。 - 【請求項１３】 第１メモリアドレスが、整数Ｘおよび
Ｙ増加値によって分離される前記第１座標系における位
置（Ｘ，Ｙ）に対応し、前記ステップｂ）において決定
された前記第１画像位置が、ＸおよびＹ増加値、ならび
に所定数の部分ＸおよびＹ増加値ｘfおよびｙfの分数ビ
ットをそれぞれ含み、これによって、前記ステップｂ）
において決定された前記第１画像位置が（Ｘ＋ｘf，Ｙ
＋ｙf）となる、請求項１０に記載の方法。 - 【請求項１４】 前記ステップｄ）が、前記ステップ
ｂ）において決定された各第１画像位置（Ｘ＋ｘf，Ｙ
＋ｙf）について、前記ステップｃ）において識別され
た前記第１メモリアドレスの画素データを合計し、以
下、 二進法で表すと、ｘfおよびｙfの２つの最上位ビットが
共に、.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋
Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，
Ｙ）、 ｘfの２つの最上位ビットが.１１およびｙfの２つの最
上位ビットが.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1s t（Ｘ
＋１，Ｙ）、 ｘfの２つの最上位ビットが.００およびｙfの２つの最
上位ビットが.１１および.１０であるとき、ＳＩ2nd＝
Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、 ｘfの２つの最上位ビットが.０１およびｙfの２つの最
上位ビットが.１０であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−
１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ，Ｙ）、 ｘfの２つの最上位ビットが.１０およびｙfの２つの最
上位ビットが共に.１１であるとき、ＳＩ2nd＝Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋
Ｉ1st（Ｘ，Ｙ＋１）、 ｘfおよびｙfの２つの最上位ビットが共に.１１である
とき、ＳＩ2nd＝Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋
Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st（Ｘ，Ｙ＋１）、 ｘfの２つの最上位ビットが.０１およびｙfの２つの最
上位ビットが.１１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ−
１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ，Ｙ＋１）、 ｘfの２つの最上位ビットが.１０および.１１、ならび
にｙfの２つの最上位ビットが.００であるとき、ＳＩ
2nd＝Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）、 ｘfおよびｙfの２つの最上位ビットが共に.００である
とき、ＳＩ2nd＝Ｉ1st（Ｘ−１，Ｙ−１）＋Ｉ
1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−
１，Ｙ）、 ｘfの２つの最上位ビットが.０１およびｙfの２つの最
上位ビットが.００であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ−１）＋Ｉ1st（Ｘ，Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）、 ｘfの２つの最上位ビットが.１０およびｙfの２つの最
上位ビットが.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ，Ｙ）、 ｘfの２つの最上位ビットが.１１およびｙfの２つの最
上位ビットが.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ−１）＋Ｉ1st（Ｘ＋１，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ
1st（Ｘ，Ｙ）、 ｘfの２つの最上位ビットが.００およびｙfの２つの最
上位ビットが.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ−１，Ｙ）＋Ｉ1st
（Ｘ−１，Ｙ）、ならびにｘfおよびｙfの２つの最上位
ビットが共に.０１であるとき、ＳＩ2nd＝Ｉ1st（Ｘ，
Ｙ−１）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st（Ｘ，Ｙ）＋Ｉ1st
（Ｘ−１，Ｙ）、 のように画素データ（ＳＩ2nd）を補間およびスケーリ
ングすることを含む、請求項１３に記載の方法。 - 【請求項１５】 前記ステップｄ）の後に、 ｄ1）スケーリングされた画素データ（ＳＩ2nd）を４で
除算し、補間プロセスを完了し、これによって、前記合
計された第１画像情報（Ｉ2nd）が補間される、ステッ
プ、 を含む、請求項１４に記載の方法。 - 【請求項１６】 第３メモリ、第４メモリ、第５メモ
リ、および第６メモリが提供され、各メモリが、アドレ
スＡ、Ｂ、Ｃ、およびＤの画素データを格納することが
でき、前記ステップｂ）が、ソース位置の値ｘfおよび
ｙfに応答して、４個の識別された画素アドレスをＡ、
Ｂ、Ｃ、およびＤとして識別および標識することを含
み、 前記ステップｃ）の後であって、前記ステップｄ）の前
に、 ｃ1）該ソース位置の値ｘfおよびｙfを用いて、各Ａ、
Ｂ、Ｃ、およびＤ画素アドレスが画素データの荷重平均
において何回使用されるかを重み付け、これによって、
画素データが、ＸおよびＹ軸整数値の４分の１内の第１
位置に近似した画素アドレスに応答して選択されるステ
ップおよび ｃ2）該ステップｃ1）のアドレス荷重プロセスに応答し
て、該４個の格納された画素アドレスの１つから画素デ
ータを選択し、前記ステップｄ）において合計し、これ
によって、前記ステップｃ）において選択された画素ア
ドレスおよび前記ステップｂ）において決定されたソー
ス位置の近似に対して、画素データを重み付けるため
に、ソース位置の分数ビットが使用されるステップと、 をさらに含む、請求項１５に記載の方法。 - 【請求項１７】 前記ステップｄ）が、以下のサブステ
ップ、 １）前記第３メモリから選択された画素データを、前記
第４メモリから選択された画素データに加算すること、 ２）前記第５メモリから選択された画素データを、前記
第６メモリから選択された画素データに加算すること、
および ３）該サブステップ１）の結果を該サブステップ２）に
加算し、これによって前記４個の識別された画素アドレ
スの画素データを合計することを含む、請求項１６に記
載の方法。 - 【請求項１８】 前記画素アドレスが、前記第３メモ
リ、前記第４メモリ、前記第５メモリ、および前記第６
メモリに格納され、以下に示すように前記ステップ
ｃ）、ｃ1）およびｃ2）において、 画素アドレスＡとしてソース位置（Ｘ，Ｙ）を選択し、
二進法で表すと、ｘfおよびｙfの２つの最上位ビット
が、.１０であるとき、ＳＩ2nd＝４Ａとなるように、該
画素アドレスＡの画素データは、該第３メモリ、該第４
メモリ、該第５メモリ、および該第６メモリの出力とし
て選択され、 画素アドレスＡとしてソース位置（Ｘ，Ｙ）および画素
アドレスＢとしてソース位置（Ｘ＋１，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが、それぞれ、.１
１および.１０であるとき、ＳＩ2nd＝３Ａ＋Ｂとなるよ
うに、該画素アドレスＡの画素データは、該第３メモ
リ、該第４メモリ、および該第５メモリの出力として選
択され、該画素アドレスＢの画素データは、該第６メモ
リの出力として選択され、 画素アドレスＡとしてソース位置（Ｘ−１，Ｙ）および
画素アドレスＢとしてソース位置（Ｘ，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが、それぞれ、.０
０、ならびに.１１および.１０であるとき、ＳＩ2nd＝
２Ａ＋２Ｂとなるように、画素アドレスＡの画素データ
は、第３メモリ４０および第４メモリ４２の出力として
選択され、該画素アドレスＢの画素データは、該第５メ
モリおよび該第６メモリの出力として選択され、 画素アドレスＡとしてソース位置（Ｘ−１，Ｙ）および
画素アドレスＢとしてソース位置（Ｘ，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが、それぞれ、.０
１、および.１０であるとき、ＳＩ2nd＝Ａ＋３Ｂとなる
ように、該画素アドレスＡの画素データは、該第３メモ
リの出力として選択され、該画素アドレスＢの画素デー
タは、該第４メモリ、該第５メモリ、および該第６メモ
リの出力として選択され、 画素アドレスＡとしてソース位置（Ｘ，Ｙ）および画素
アドレスＤとしてソース位置（Ｘ，Ｙ＋１）を選択し、
ｘfおよびｙfの２つの最上位ビットが、それぞれ、.１
０、および.１１であるとき、ＳＩ2nd＝３Ａ＋Ｄとなる
ように、該画素アドレスＡの画素データは、該第３メモ
リ、該第４メモリ、および該第５メモリの出力として選
択され、該画素アドレスＤの画素データは、該第６メモ
リの出力として選択され、 画素アドレスＡとしてソースアドレス（Ｘ，Ｙ）、画素
アドレスＢとしてソースアドレス（Ｘ＋１，Ｙ）、およ
び画素アドレスＤとしてソース位置（Ｘ，Ｙ＋１）を選
択し、ｘfおよびｙfの２つの最上位ビットが共に.１１
であるとき、ＳＩ2nd＝２Ａ＋Ｂ＋Ｄとなるように、該
画素アドレスＡの画素データは、該第３メモリおよび該
第４メモリの出力として選択され、該画素アドレスＢの
画素データは、該第５メモリの出力として選択され、該
画素アドレスＤの画素データは、該第６メモリの出力と
して選択され、 画素アドレスＡとしてソースアドレス（Ｘ−１，Ｙ）、
画素アドレスＢとしてソースアドレス（Ｘ，Ｙ）、およ
び画素アドレスＣとしてソースアドレス（Ｘ，Ｙ＋１）
を選択し、ｘfおよびｙfの２つの最上位ビットが、それ
ぞれ、.０１および.１１であるとき、ＳＩ2nd＝Ａ＋２
Ｂ＋Ｃとなるように、該画素アドレスＡの画素データ
は、該第３メモリの出力として選択され、該画素アドレ
スＢの画素データは、該第４メモリおよび該第５メモリ
の出力として選択され、該画素アドレスＣの画素データ
は、該第６メモリの出力として選択され、 画素アドレスＡとしてソースアドレス（Ｘ，Ｙ−１）お
よび画素アドレスＤとしてソースアドレス（Ｘ，Ｙ）を
選択し、ｘfおよびｙfの２つの最上位ビットが、それぞ
れ、.１０および.１１、ならびに.００であるとき、Ｓ
Ｉ2nd＝２Ａ＋２Ｄとなるように、該画素アドレスＡの
画素データは、該第３メモリおよび該第４メモリの出力
として選択され、該画素アドレスＤの画素データは、該
第５メモリおよび該第６メモリの出力として選択され、 画素アドレスＡとしてソースアドレス（Ｘ−１，Ｙ−
１）、画素アドレスＢとしてソースアドレス（Ｘ，Ｙ−
１）、画素アドレスＣとしてソースアドレス（Ｘ，
Ｙ）、および画素アドレスＤとしてソース位置（Ｘ−
１，Ｙ）を選択し、ｘfおよびｙfの２つの最上位ビット
が共に.００であるとき、ＳＩ2nd＝Ａ＋Ｂ＋Ｃ＋Ｄとな
るように、該画素アドレスＡの画素データは、該第３メ
モリの出力として選択され、該画素アドレスＢの画素デ
ータは、該第４メモリの出力として選択され、該画素ア
ドレスＣの画素データは、該第５メモリの出力として選
択され、該画素アドレスＤの画素データは、該第６メモ
リの出力として選択され、 画素アドレスＢとしてソースアドレス（Ｘ，Ｙ−１）お
よび画素アドレスＣとしてソース位置（Ｘ，Ｙ）を選択
し、ｘfおよびｙfの２つの最上位ビットが、それぞ
れ、.０１および.００であるとき、ＳＩ2nd＝２Ｂ＋２
Ｃとなるように、該画素アドレスＢの画素データは、該
第３メモリおよび該第４メモリの出力として選択され、
該画素アドレスＣの画素データは、該第５メモリおよび
該第６メモリの出力として選択され、 画素アドレスＡとしてソースアドレス（Ｘ，Ｙ−１）お
よび画素アドレスＤとしてソースアドレス（Ｘ，Ｙ）を
選択し、ｘfおよびｙfの２つの最上位ビットがそれぞ
れ.１０および.０１であるとき、ＳＩ2nd＝Ａ＋３Ｄと
なるように、該画素アドレスＡの画素データは、該第３
メモリの出力として選択され、該画素アドレスＤの画素
データは、該第４メモリ、該第５メモリ、および該第６
メモリの出力として選択され、 画素アドレスＡとしてソースアドレス（Ｘ，Ｙ−１）、
画素アドレスＣとしてソースアドレス（Ｘ＋１，Ｙ）、
および画素アドレスＤとしてソースアドレス（Ｘ，Ｙ）
を選択し、ｘfおよびｙfの２つの最上位ビットが、それ
ぞれ、.１１および.０１であるとき、ＳＩ2nd＝Ａ＋Ｃ
＋２Ｄとなるように、該画素アドレスＡの画素データ
は、該第３メモリの出力として選択され、該画素アドレ
スＣの画素データは、該第４メモリの出力から選択さ
れ、該画素アドレスＤの画素データは、該第５メモリお
よび該第６メモリの出力として選択され、 画素アドレスＣとしてソースアドレス（Ｘ，Ｙ）および
画素アドレスＤとしてソースアドレス（Ｘ−１，Ｙ）を
選択し、ｘfおよびｙfの２つの最上位ビットが、それぞ
れ、.００および.０１であるとき、ＳＩ2nd＝２Ｃ＋２
Ｄとなるように、該画素アドレスＣの画素データは、該
第３メモリおよび該第４メモリの出力として選択され、
該画素アドレスＤの画素データは、該第５メモリおよび
該第６メモリの出力から選択され、ならびに画素アドレ
スＢとしてソースアドレス（Ｘ，Ｙ−１）、画素アドレ
スＣとしてソースアドレス（Ｘ，Ｙ）、および画素アド
レスＤとしてソースアドレス（Ｘ−１，Ｙ）を選択し、
ｘfおよびｙfの２つの最上位ビットが共に.０１である
とき、ＳＩ2nd＝Ｂ＋２Ｃ＋Ｄとなるように、画素アド
レスＢの画素データは、該第３メモリの出力として選択
され、該画素アドレスＣの画素データは、該第４メモリ
および該第５メモリの出力として選択され、該画素アド
レスＤの画素データは、該第６メモリの出力から選択さ
れる、 請求項１７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/958.137 | 1997-10-28 | ||
| US08/958,137 US6028969A (en) | 1997-10-28 | 1997-10-28 | System and method of additive interpolation for affine transformations |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224332A true JPH11224332A (ja) | 1999-08-17 |
Family
ID=25500633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10305862A Pending JPH11224332A (ja) | 1997-10-28 | 1998-10-27 | アフィン変換のための加算的補間システムおよび方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6028969A (ja) |
| JP (1) | JPH11224332A (ja) |
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| US20230013884A1 (en) * | 2021-07-14 | 2023-01-19 | Cilag Gmbh International | Endoscope with synthetic aperture multispectral camera array |
Family Cites Families (6)
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| JPH04354287A (ja) * | 1991-05-30 | 1992-12-08 | Sony Corp | 画像補間回路 |
| US5327257A (en) * | 1992-02-26 | 1994-07-05 | Cymbolic Sciences International Ltd. | Method and apparatus for adaptively interpolating a digital image |
| US5513120A (en) * | 1993-01-19 | 1996-04-30 | Elscint Ltd. | Special interpolation filters |
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1997
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-
1998
- 1998-10-27 JP JP10305862A patent/JPH11224332A/ja active Pending
Also Published As
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