JPH11224486A - 同期型メモリ装置 - Google Patents
同期型メモリ装置Info
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- JPH11224486A JPH11224486A JP10331677A JP33167798A JPH11224486A JP H11224486 A JPH11224486 A JP H11224486A JP 10331677 A JP10331677 A JP 10331677A JP 33167798 A JP33167798 A JP 33167798A JP H11224486 A JPH11224486 A JP H11224486A
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Abstract
(57)【要約】
【課題】 読み出し動作の間に、ＣＡＳレーテンシに対
応する値によって、列選択信号の活性化／非活性化時点
が制御される同期型メモリ装置を提供すること。 【解決手段】 ＣＡＳレーテンシを示す情報を受けて、
情報に該当するＣＡＳレーテンシ信号を発生する手段
と、外部クロック信号に同期したパルス信号を発生する
手段と、ＣＡＳレーテンシ信号及び書き込み活性化信号
に応じて、パルス信号に同期した第１及び第２制御信号
を発生する手段と、外部アドレス信号を受けて、第１制
御信号に応じてアドレス信号に対応するビットラインを
選択するための列選択信号が非活性化させる手段とを含
み、読み出し動作の間に、ＣＡＳレーテンシに対応する
値が少なくとも３以上である時、第１制御信号によって
発生された列選択信号は、ＣＡＳレーテンシに対応する
値が２である時、第１制御信号によって発生された列選
択信号の割に相対的に遅く活性化される。
応する値によって、列選択信号の活性化／非活性化時点
が制御される同期型メモリ装置を提供すること。 【解決手段】 ＣＡＳレーテンシを示す情報を受けて、
情報に該当するＣＡＳレーテンシ信号を発生する手段
と、外部クロック信号に同期したパルス信号を発生する
手段と、ＣＡＳレーテンシ信号及び書き込み活性化信号
に応じて、パルス信号に同期した第１及び第２制御信号
を発生する手段と、外部アドレス信号を受けて、第１制
御信号に応じてアドレス信号に対応するビットラインを
選択するための列選択信号が非活性化させる手段とを含
み、読み出し動作の間に、ＣＡＳレーテンシに対応する
値が少なくとも３以上である時、第１制御信号によって
発生された列選択信号は、ＣＡＳレーテンシに対応する
値が２である時、第１制御信号によって発生された列選
択信号の割に相対的に遅く活性化される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関するものであり、より詳しくは読み出し動作の間
に、ＣＡＳレーテンシ「ＣＡＳ（ｃｏｌｕｍｎ ａｄｄ
ｒｅｓｓ ｓｔｒｏｂｅ） ｌａｔｅｎｃｙ」の値によ
って、列選択信号の活性化／非活性化時点が制御できる
同期型メモリ装置に関するものである。
に関するものであり、より詳しくは読み出し動作の間
に、ＣＡＳレーテンシ「ＣＡＳ（ｃｏｌｕｍｎ ａｄｄ
ｒｅｓｓ ｓｔｒｏｂｅ） ｌａｔｅｎｃｙ」の値によ
って、列選択信号の活性化／非活性化時点が制御できる
同期型メモリ装置に関するものである。
【０００２】
【従来の技術】最近、半導体メモリ装置は、大きいバン
ド幅（ｈｉｇｈ ｂａｎｄｗｉｄｔｈ）で動作するよう
に要求されている。言い換えると同一のデータ幅を有す
る場合、高い動作周波数で半導体メモリ装置が動作する
ことを必要とする。そのような要求を満足させるための
半導体メモリ装置のうち、外部クロック信号（ｅｘｔｅ
ｒｎａｌ ｃｌｏｃｋ ｓｉｇｎａｌ）に同期して動作
する半導体メモリ装置である同期型メモリ装置（ｓｙｎ
ｃｈｒｏｎｏｕｓ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）（例
えば、同期型ＤＲＡＭ）が提案されてきた。
ド幅（ｈｉｇｈ ｂａｎｄｗｉｄｔｈ）で動作するよう
に要求されている。言い換えると同一のデータ幅を有す
る場合、高い動作周波数で半導体メモリ装置が動作する
ことを必要とする。そのような要求を満足させるための
半導体メモリ装置のうち、外部クロック信号（ｅｘｔｅ
ｒｎａｌ ｃｌｏｃｋ ｓｉｇｎａｌ）に同期して動作
する半導体メモリ装置である同期型メモリ装置（ｓｙｎ
ｃｈｒｏｎｏｕｓ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）（例
えば、同期型ＤＲＡＭ）が提案されてきた。
【０００３】同期型ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍ
ｏｒｙ：以下ＳＤＲＡＭと称する）装置は、読み出し命
令（ｒｅａｄ ｃｏｍｍａｎｄ）がＤＲＡＭ装置に提供
された後、データを取る（ｆｅｔｃｈ）まで、クロック
サイクルの数を示すＣＡＳレーテンシ（ＣＡＳ ｌａｔ
ｅｎｃｙ：以下ＣＬと称する）機能を有する。例えば、
ＣＡＳレーテンシＣＬに対応する値が２（ＣＬ２）であ
ると、読み出し命令が提供されたクロックサイクル以
後、２番目のクロックサイクルでデータを取ることがで
きることを意味する。そして、ＣＡＳレーテンシＣＬに
対応する値が３（ＣＬ３）であると、読み出し命令が提
供されたサイクル以後、３番目のクロックサイクルでデ
ータを取ることができることを意味する。
Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍ
ｏｒｙ：以下ＳＤＲＡＭと称する）装置は、読み出し命
令（ｒｅａｄ ｃｏｍｍａｎｄ）がＤＲＡＭ装置に提供
された後、データを取る（ｆｅｔｃｈ）まで、クロック
サイクルの数を示すＣＡＳレーテンシ（ＣＡＳ ｌａｔ
ｅｎｃｙ：以下ＣＬと称する）機能を有する。例えば、
ＣＡＳレーテンシＣＬに対応する値が２（ＣＬ２）であ
ると、読み出し命令が提供されたクロックサイクル以
後、２番目のクロックサイクルでデータを取ることがで
きることを意味する。そして、ＣＡＳレーテンシＣＬに
対応する値が３（ＣＬ３）であると、読み出し命令が提
供されたサイクル以後、３番目のクロックサイクルでデ
ータを取ることができることを意味する。
【０００４】一般的に、半導体メモリ装置に提供される
列デコーダ回路（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ ｃｉ
ｒｃｕｉｔ）は外部からアドレス信号を受けてメモリセ
ルアレー（図４参照）の列を選択するための列選択信号
（ｃｏｌｕｍｎ ｓｅｌｅｃｔｉｎｇ ｓｉｇｎａｌ：
以下ＣＳＬと称する）を発生する。図１（ａ）及び図１
（ｂ）は、従来技術による列デコーダ回路及びそれを制
御するための回路を示す回路図である。図２は、従来技
術によるパルス信号ＰＣＬＫ、制御信号ＣＳＬＥＢ及び
ＣＳＬＤ、そして列選択信号ＣＳＬの動作タイミングを
示す図面である。
列デコーダ回路（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ ｃｉ
ｒｃｕｉｔ）は外部からアドレス信号を受けてメモリセ
ルアレー（図４参照）の列を選択するための列選択信号
（ｃｏｌｕｍｎ ｓｅｌｅｃｔｉｎｇ ｓｉｇｎａｌ：
以下ＣＳＬと称する）を発生する。図１（ａ）及び図１
（ｂ）は、従来技術による列デコーダ回路及びそれを制
御するための回路を示す回路図である。図２は、従来技
術によるパルス信号ＰＣＬＫ、制御信号ＣＳＬＥＢ及び
ＣＳＬＤ、そして列選択信号ＣＳＬの動作タイミングを
示す図面である。
【０００５】図１（ａ）に図示された列デコーダ回路１
０は、列プリデコーダ回路（図４の１３０参照）からの
プレディコーディングされたアドレス信号ＤＣＡと制御
信号−ＣＳＬＥＢ及びＣＳＬＤに応じて列選択信号ＣＳ
Ｌを発生する。そして、制御回路２０は、外部クロック
信号ＣＬＫの上昇エッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に
同期したパルス信号ＰＣＬＫを受けて制御信号−ＣＳＬ
ＥＢ及びＣＳＬＤを発生する。
０は、列プリデコーダ回路（図４の１３０参照）からの
プレディコーディングされたアドレス信号ＤＣＡと制御
信号−ＣＳＬＥＢ及びＣＳＬＤに応じて列選択信号ＣＳ
Ｌを発生する。そして、制御回路２０は、外部クロック
信号ＣＬＫの上昇エッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に
同期したパルス信号ＰＣＬＫを受けて制御信号−ＣＳＬ
ＥＢ及びＣＳＬＤを発生する。
【０００６】図２に図示されたように、従来技術の列デ
コーダ回路及びその制御回路によって発生された列選択
信号（例えば、ＣＳＬ２）は、第２クロックサイクルｃ
ｋ２に同期したパルス信号ＰＣＬＫが制御回路２０に印
加され、所定時間が経過した後、発生したアクティブロ
ーパルス（ａｃｔｉｖｅ ｌｏｗ ｐｕｌｓｅ）の制御
信号ＣＳＬＥによって活性化される。そして活性化され
た列選択信号ＣＳＬは、読み出し命令（Ｒｅａｄ ｃｏ
ｍｍａｎｄ）が印加されるクロックサイクル（例えば、
ｃｋ２）の次のクロックサイクルｃｋ３に同期したパル
ス信号ＰＣＬＫに同期した制御信号ＣＳＬＤによって非
活性化される。
コーダ回路及びその制御回路によって発生された列選択
信号（例えば、ＣＳＬ２）は、第２クロックサイクルｃ
ｋ２に同期したパルス信号ＰＣＬＫが制御回路２０に印
加され、所定時間が経過した後、発生したアクティブロ
ーパルス（ａｃｔｉｖｅ ｌｏｗ ｐｕｌｓｅ）の制御
信号ＣＳＬＥによって活性化される。そして活性化され
た列選択信号ＣＳＬは、読み出し命令（Ｒｅａｄ ｃｏ
ｍｍａｎｄ）が印加されるクロックサイクル（例えば、
ｃｋ２）の次のクロックサイクルｃｋ３に同期したパル
ス信号ＰＣＬＫに同期した制御信号ＣＳＬＤによって非
活性化される。
【０００７】図３は、ＣＡＳレーテンシＣＬに対応する
値が３である時、従来技術の列選択信号ＣＳＬ及びパル
ス信号ＰＣＬＫ、ＦＲＰ、そしてＣＬＫＤＱの動作タイ
ミングを示す図面である。図３を参照すると、参照符号
ＣＳＬは、外部から印加されるアドレス信号に対応する
列を選択するための信号であり、参照符号ＦＲＰは読み
出し命令（ＣＭＤ：Ｒｅａｄ）が入力（第１クロックサ
イクル：ｃｋ１）された後、１番目クロックサイクル
（第２クロックサイクル：ｃｋ２）に同期した信号とし
て、データラインＤＩ０を通してビットライン感知増幅
器（図４の１５０参照）から提供されたデータをラッチ
するための信号である。そして参照符号ＣＬＫＤＱは、
読み出し命令が入力された後、２番目サイクルＣＬＫ３
に同期した信号として、データラインＤ０を通して入出
力感知増幅器（図４の２１０参照）から提供されたデー
タをデータ出力バッファ２２０がラッチするための信号
である。
値が３である時、従来技術の列選択信号ＣＳＬ及びパル
ス信号ＰＣＬＫ、ＦＲＰ、そしてＣＬＫＤＱの動作タイ
ミングを示す図面である。図３を参照すると、参照符号
ＣＳＬは、外部から印加されるアドレス信号に対応する
列を選択するための信号であり、参照符号ＦＲＰは読み
出し命令（ＣＭＤ：Ｒｅａｄ）が入力（第１クロックサ
イクル：ｃｋ１）された後、１番目クロックサイクル
（第２クロックサイクル：ｃｋ２）に同期した信号とし
て、データラインＤＩ０を通してビットライン感知増幅
器（図４の１５０参照）から提供されたデータをラッチ
するための信号である。そして参照符号ＣＬＫＤＱは、
読み出し命令が入力された後、２番目サイクルＣＬＫ３
に同期した信号として、データラインＤ０を通して入出
力感知増幅器（図４の２１０参照）から提供されたデー
タをデータ出力バッファ２２０がラッチするための信号
である。
【０００８】参照図面、図１（ａ）及びず１（ｂ）を参
照すると、列選択信号ＣＳＬは、前述されたＣＡＳレー
テンシＣＬの値と書き込み／読み出し動作に関係なく、
外部クロック信号ＣＬＫに同期したパルス信号ＰＣＬＫ
が印加され、所定時間が経過した後、発生した制御信号
ＣＳＬＥＢ及びＣＳＬＤによって活性化／非活性化時点
が決定される。
照すると、列選択信号ＣＳＬは、前述されたＣＡＳレー
テンシＣＬの値と書き込み／読み出し動作に関係なく、
外部クロック信号ＣＬＫに同期したパルス信号ＰＣＬＫ
が印加され、所定時間が経過した後、発生した制御信号
ＣＳＬＥＢ及びＣＳＬＤによって活性化／非活性化時点
が決定される。
【０００９】しかし、ＣＡＳレーテンシＣＬ及び書き込
み／読み出し動作に関係なく、パルス信号ＰＣＬＫによ
って列選択信号ＣＳＬを発生し、ＣＡＳレーテンシＣＬ
に対応する値が３（又、それより大きい値）である場
合、図３に図示されるように、信号ＦＲＰによってラッ
チ（入出力感知増幅器、又は他のラッチ手段）されるデ
ータは、１番目クロックサイクルｃｋ１に対応するデー
タＤ１であることにもかかわらず、２番目クロックサイ
クルｃｋ２に対応するデータＤ２がラッチされる。
み／読み出し動作に関係なく、パルス信号ＰＣＬＫによ
って列選択信号ＣＳＬを発生し、ＣＡＳレーテンシＣＬ
に対応する値が３（又、それより大きい値）である場
合、図３に図示されるように、信号ＦＲＰによってラッ
チ（入出力感知増幅器、又は他のラッチ手段）されるデ
ータは、１番目クロックサイクルｃｋ１に対応するデー
タＤ１であることにもかかわらず、２番目クロックサイ
クルｃｋ２に対応するデータＤ２がラッチされる。
【００１０】言い換えて、信号ＦＲＰが活性化される間
に、１番目クロックＣＬＫ１に対応するデータＤ１がラ
ッチ（入出力感知増幅器、又は他のラッチ手段）される
だけではなく、２番目クロックサイクルｃｋ２に対応す
るデータＤ２もなおラッチされる。結局、信号ＣＬＫＤ
Ｑによって、データ出力バッファ（図４参照）にラッチ
されるデータは、図３に図示されたように、２番目クロ
ックサイクルｃｋ２に対応する無効データ（ｉｎｖａｌ
ｉｄ ｄａｔａ）がラッチされて、データ失敗（ｄａｔ
ａ ｆａｉｌ）が誘発されることができる。ＣＡＳレー
テンシＣＬの値が３（又は、それより大きい定数）であ
る時、データ失敗が発生する原因は、データＤ２が時間
Ｔ１ほど早く伝達されるためである。
に、１番目クロックＣＬＫ１に対応するデータＤ１がラ
ッチ（入出力感知増幅器、又は他のラッチ手段）される
だけではなく、２番目クロックサイクルｃｋ２に対応す
るデータＤ２もなおラッチされる。結局、信号ＣＬＫＤ
Ｑによって、データ出力バッファ（図４参照）にラッチ
されるデータは、図３に図示されたように、２番目クロ
ックサイクルｃｋ２に対応する無効データ（ｉｎｖａｌ
ｉｄ ｄａｔａ）がラッチされて、データ失敗（ｄａｔ
ａ ｆａｉｌ）が誘発されることができる。ＣＡＳレー
テンシＣＬの値が３（又は、それより大きい定数）であ
る時、データ失敗が発生する原因は、データＤ２が時間
Ｔ１ほど早く伝達されるためである。
【００１１】これを改善するため、第一に、ＣＡＳレー
テンシＣＬの値が３である時、信号ＦＲＰの活性化時点
を早くすることによって、前述の問題点が改善できる
が、不幸にも信号ＦＲＰの時点は、外部クロックサイク
ルＣＬＫに制御されるため、それ以上早くすることがで
きない。第二に、ＣＡＳレーテンシＣＬの値が３である
時、列選択信号ＣＳＬが遅く活性化されるように信号Ｃ
ＳＬを制御する場合、前述した問題点は改善することが
できる。しかし列選択信号ＣＳＬの時点が遅くなる場
合、ＣＡＳレーテンシＣＬに対応する値が２である時、
高速動作を保障できなくなる。
テンシＣＬの値が３である時、信号ＦＲＰの活性化時点
を早くすることによって、前述の問題点が改善できる
が、不幸にも信号ＦＲＰの時点は、外部クロックサイク
ルＣＬＫに制御されるため、それ以上早くすることがで
きない。第二に、ＣＡＳレーテンシＣＬの値が３である
時、列選択信号ＣＳＬが遅く活性化されるように信号Ｃ
ＳＬを制御する場合、前述した問題点は改善することが
できる。しかし列選択信号ＣＳＬの時点が遅くなる場
合、ＣＡＳレーテンシＣＬに対応する値が２である時、
高速動作を保障できなくなる。
【００１２】
【発明が解決しようとする課題】従って、本発明の目的
は、読み出し動作の間に、ＣＡＳレーテンシ（ＣＡＳｌ
ａｔｅｎｃｙ）に対応する値によって、列選択信号の活
性化／非活性化時点が制御される同期型メモリ装置を提
供することである。
は、読み出し動作の間に、ＣＡＳレーテンシ（ＣＡＳｌ
ａｔｅｎｃｙ）に対応する値によって、列選択信号の活
性化／非活性化時点が制御される同期型メモリ装置を提
供することである。
【００１３】
【課題を解決するための手段】上述のような目的を達成
するための本発明の１特徴によると、ＣＡＳレーテンシ
を示す情報を受けて、情報に該当するＣＡＳレーテンシ
信号を発生する手段と、外部クロック信号に同期したパ
ルス信号を発生する手段と、ＣＡＳレーテンシ信号及び
書き込み活性化信号に応じて、パルス信号に同期した第
１及び第２制御信号を発生する手段と、外部アドレス信
号を受けて、第１制御信号に応じてアドレス信号に対応
するビットラインを選択するための列選択信号が非活性
化させる手段とを含み、読み出し動作の間に、ＣＡＳレ
ーテンシに対応する値が少なくとも３以上である時、第
１制御信号によって発生された列選択信号は、ＣＡＳレ
ーテンシに対応する値が２である時、第１制御信号によ
って発生された列選択信号の割に相対的に遅く活性化さ
れる。
するための本発明の１特徴によると、ＣＡＳレーテンシ
を示す情報を受けて、情報に該当するＣＡＳレーテンシ
信号を発生する手段と、外部クロック信号に同期したパ
ルス信号を発生する手段と、ＣＡＳレーテンシ信号及び
書き込み活性化信号に応じて、パルス信号に同期した第
１及び第２制御信号を発生する手段と、外部アドレス信
号を受けて、第１制御信号に応じてアドレス信号に対応
するビットラインを選択するための列選択信号が非活性
化させる手段とを含み、読み出し動作の間に、ＣＡＳレ
ーテンシに対応する値が少なくとも３以上である時、第
１制御信号によって発生された列選択信号は、ＣＡＳレ
ーテンシに対応する値が２である時、第１制御信号によ
って発生された列選択信号の割に相対的に遅く活性化さ
れる。
【００１４】この望ましい態様において、同期型メモリ
装置は、同期型ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）である。
装置は、同期型ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）である。
【００１５】本発明の他の特徴によると、ＣＡＳレーテ
ンシを示す情報を受け入れて、情報に該当するＣＡＳレ
ーテンシ信号を発生する手段と、外部クロック信号に同
期したパルス信号を発生する手段と、ＣＡＳレーテンシ
信号及び書き込み活性化信号に応じて、パルス信号に同
期した第１及び第２制御信号を発生する手段と、外部ア
ドレス信号を受け入れて、第１制御信号に応じて、アド
レス信号に対応するビットラインを選択するための列選
択信号を発生し、次のクロック信号に同期した第２制御
信号によって列選択信号を活性化させる手段を含み、Ｃ
ＡＳレーテンシに対応する値が少なくとも３以上である
時、第１制御信号によって発生された列選択信号は、Ｃ
ＡＳレーテンシに対応する値が２である時、第１制御信
号によって発生された列選択信号の割に相対的に遅く活
性化される。
ンシを示す情報を受け入れて、情報に該当するＣＡＳレ
ーテンシ信号を発生する手段と、外部クロック信号に同
期したパルス信号を発生する手段と、ＣＡＳレーテンシ
信号及び書き込み活性化信号に応じて、パルス信号に同
期した第１及び第２制御信号を発生する手段と、外部ア
ドレス信号を受け入れて、第１制御信号に応じて、アド
レス信号に対応するビットラインを選択するための列選
択信号を発生し、次のクロック信号に同期した第２制御
信号によって列選択信号を活性化させる手段を含み、Ｃ
ＡＳレーテンシに対応する値が少なくとも３以上である
時、第１制御信号によって発生された列選択信号は、Ｃ
ＡＳレーテンシに対応する値が２である時、第１制御信
号によって発生された列選択信号の割に相対的に遅く活
性化される。
【００１６】このような装置によって、列選択信号の活
性化／非活性化時点を制御するための信号の遅延時間が
読み出し動作の間にＣＡＳレーテンシの値の違いによっ
て制御される。
性化／非活性化時点を制御するための信号の遅延時間が
読み出し動作の間にＣＡＳレーテンシの値の違いによっ
て制御される。
【００１７】
【発明の実施の形態】以下、本発明の実施形態による参
照図面、図４乃至図９に基づいて詳細に説明する。
照図面、図４乃至図９に基づいて詳細に説明する。
【００１８】図６を参照すると、本発明の新規の同期型
メモリ装置は、ＣＳＬ制御回路２００を提供し、ＣＳＬ
制御回路２００は、読み出し動作の間にＣＡＳレーテン
シＣＬの値によって列選択信号ＣＳＬの活性化／非活性
化時点を制御するための制御信号−ＣＳＬＥ及びＣＳＬ
Ｄを発生する。制御信号−ＣＳＬＥ及びＣＳＬＤはＣＡ
ＳレーテンシＣＬの値が２である時よりＣＡＳレーテン
シＣＬの値が３（又は、それより大きい定数）である
時、さらに遅く活性化され、その結果列選択信号ＣＳＬ
も、より遅く活性化／非活性化される。
メモリ装置は、ＣＳＬ制御回路２００を提供し、ＣＳＬ
制御回路２００は、読み出し動作の間にＣＡＳレーテン
シＣＬの値によって列選択信号ＣＳＬの活性化／非活性
化時点を制御するための制御信号−ＣＳＬＥ及びＣＳＬ
Ｄを発生する。制御信号−ＣＳＬＥ及びＣＳＬＤはＣＡ
ＳレーテンシＣＬの値が２である時よりＣＡＳレーテン
シＣＬの値が３（又は、それより大きい定数）である
時、さらに遅く活性化され、その結果列選択信号ＣＳＬ
も、より遅く活性化／非活性化される。
【００１９】このように、読み出し動作の間にＣＡＳレ
ーテンシＣＬの値によって列選択信号ＣＳＬの活性化／
非活性化時点を別に制御することによって、ＣＡＳレー
テンシＣＬの値が３（又は、それより大きい定数）であ
る場合、ＣＬ２と同一のタイミングを有する内部パルス
信号ＦＲＰによってデータ出力バッファ２２０に無効デ
ータ（ｉｎｖａｌｉｄ ｄａｔａ）がラッチされること
を防止できる。
ーテンシＣＬの値によって列選択信号ＣＳＬの活性化／
非活性化時点を別に制御することによって、ＣＡＳレー
テンシＣＬの値が３（又は、それより大きい定数）であ
る場合、ＣＬ２と同一のタイミングを有する内部パルス
信号ＦＲＰによってデータ出力バッファ２２０に無効デ
ータ（ｉｎｖａｌｉｄ ｄａｔａ）がラッチされること
を防止できる。
【００２０】図４を参照すると、本発明の望ましい実施
形態による同期型メモリ装置の構成を示すブロック図が
図示されている。本発明の同期型メモリ装置、特にＳＤ
ＲＡＭ装置は、メモリセルアレー１００、モードレジス
タセット回路（Ｍｏｄｅ Ｒｅｓｉｓｔｅｒ Ｓｅｔ：
ＭＲＳ）１１０とを含む。ＤＲＡＭ装置のメモリセルア
レー１００は、この分野の通常的な知識を持っている者
にはよく知られているため、それに対する説明は、ここ
で省略する。
形態による同期型メモリ装置の構成を示すブロック図が
図示されている。本発明の同期型メモリ装置、特にＳＤ
ＲＡＭ装置は、メモリセルアレー１００、モードレジス
タセット回路（Ｍｏｄｅ Ｒｅｓｉｓｔｅｒ Ｓｅｔ：
ＭＲＳ）１１０とを含む。ＤＲＡＭ装置のメモリセルア
レー１００は、この分野の通常的な知識を持っている者
にはよく知られているため、それに対する説明は、ここ
で省略する。
【００２１】モードレジストセット回路１１０は、ＳＤ
ＲＡＭのいろいろの動作モードを制御するためのデータ
を貯蔵し、ＣＡＳレーテンシ（−ＣＡＳ ｌａｔｅｎｃ
ｙ）、アドレシングモード（ａｄｄｒｅｓｓｉｎｇ ｍ
ｏｄｅ）、バースト長（ｂｕｒｓｔ ｌｅｎｇｔｈ）、
テストモード（ｔｅｓｔ ｍｏｄｅ）、そしていろいろ
の特定オプション（ｖａｒｉｏｕｓ ｓｐｅｃｉｆｉｃ
ｏｐｔｉｏｎｓ）をプログラミングする。モードレジ
スタセット回路の初期値は、定義されないし、その故Ｓ
ＤＲＡＭを動作させるため、パワーアップした後、モー
ドレジスタセット回路１１０は、プログラミングされな
ければならない。
ＲＡＭのいろいろの動作モードを制御するためのデータ
を貯蔵し、ＣＡＳレーテンシ（−ＣＡＳ ｌａｔｅｎｃ
ｙ）、アドレシングモード（ａｄｄｒｅｓｓｉｎｇ ｍ
ｏｄｅ）、バースト長（ｂｕｒｓｔ ｌｅｎｇｔｈ）、
テストモード（ｔｅｓｔ ｍｏｄｅ）、そしていろいろ
の特定オプション（ｖａｒｉｏｕｓ ｓｐｅｃｉｆｉｃ
ｏｐｔｉｏｎｓ）をプログラミングする。モードレジ
スタセット回路の初期値は、定義されないし、その故Ｓ
ＤＲＡＭを動作させるため、パワーアップした後、モー
ドレジスタセット回路１１０は、プログラミングされな
ければならない。
【００２２】ＣＡＳレーテンシＣＬを示す信号ＣＬｘ、
又はＣＬｙ（ｘ＝１、２であり、ｙ＝３、４…、等）の
レベルは、信号−ＲＡＳ、−ＣＡＳ、そして−ＷＥが全
部低レベル（ｌｏｗ ｌｅｖｅｌ）である時、ＣＡＳレ
ーテンシＣＬを示す情報によって設定される。例えば、
ＣＡＳレーテンシＣＬに対応する値が１である時、単に
ＣＡＳレーテンシ信号ＣＬ１が高レベルであり、余りの
ＣＡＳレーテンシの値に対応する信号は全部低レベルで
維持される。
又はＣＬｙ（ｘ＝１、２であり、ｙ＝３、４…、等）の
レベルは、信号−ＲＡＳ、−ＣＡＳ、そして−ＷＥが全
部低レベル（ｌｏｗ ｌｅｖｅｌ）である時、ＣＡＳレ
ーテンシＣＬを示す情報によって設定される。例えば、
ＣＡＳレーテンシＣＬに対応する値が１である時、単に
ＣＡＳレーテンシ信号ＣＬ１が高レベルであり、余りの
ＣＡＳレーテンシの値に対応する信号は全部低レベルで
維持される。
【００２３】本発明のＳＤＲＡＭ装置は、列アドレスバ
ッファ回路１２０、列デコーダ回路１３０、列メインデ
コーダ回路１４０、ビットライン感知増幅器及び入出力
ゲート回路１５０、書き込み活性化バッファ１６０、第
１乃至第３パルス発生回路１７０、１８０、１９０、Ｃ
ＳＬ制御回路２００、入出力感知増幅器回路２１０及び
データ出力バッファ回路２２０とを含む。
ッファ回路１２０、列デコーダ回路１３０、列メインデ
コーダ回路１４０、ビットライン感知増幅器及び入出力
ゲート回路１５０、書き込み活性化バッファ１６０、第
１乃至第３パルス発生回路１７０、１８０、１９０、Ｃ
ＳＬ制御回路２００、入出力感知増幅器回路２１０及び
データ出力バッファ回路２２０とを含む。
【００２４】列プリデコーダ回路１３０は、列アドレス
バッファ回路１２０からの列アドレス信号ＣＡを受けて
プリデコーディングされた列アドレス信号ＤＣＡを発生
する。そして、列メインデコーダ回路１４０は、列プリ
デコーダ回路１３０から信号ＤＣＡを提供され、ＣＳＬ
制御回路２００から提供される制御信号−ＣＳＬＥ及び
ＣＳＬＤによって制御され、アドレス信号（Ａｄｄｒｅ
ｓｓ）に対応する列選択信号ＣＳＬを発生する。
バッファ回路１２０からの列アドレス信号ＣＡを受けて
プリデコーディングされた列アドレス信号ＤＣＡを発生
する。そして、列メインデコーダ回路１４０は、列プリ
デコーダ回路１３０から信号ＤＣＡを提供され、ＣＳＬ
制御回路２００から提供される制御信号−ＣＳＬＥ及び
ＣＳＬＤによって制御され、アドレス信号（Ａｄｄｒｅ
ｓｓ）に対応する列選択信号ＣＳＬを発生する。
【００２５】第１パルス発生回路１７０は、外部クロッ
ク信号ＣＬＫを受けて、信号ＣＬＫの上昇エッジに同期
した第１内部パルス信号ＰＣＬＫを発生し、第３パルス
発生回路１９０もなお信号ＣＬＫに同期した第２内部パ
ルス信号ＣＬＫＤＱを発生する。ここで、第１及び第３
パルス発生回路１７０、そして１９０によって発生され
た内部パルス信号ＰＣＬＫ及びＣＬＫＤＱは、自動的に
それらのパルス幅が決まるオートパルスである。
ク信号ＣＬＫを受けて、信号ＣＬＫの上昇エッジに同期
した第１内部パルス信号ＰＣＬＫを発生し、第３パルス
発生回路１９０もなお信号ＣＬＫに同期した第２内部パ
ルス信号ＣＬＫＤＱを発生する。ここで、第１及び第３
パルス発生回路１７０、そして１９０によって発生され
た内部パルス信号ＰＣＬＫ及びＣＬＫＤＱは、自動的に
それらのパルス幅が決まるオートパルスである。
【００２６】第２パルス発生回路１８０は、読み出し動
作の間に第１内部パルス信号ＰＣＬＫに同期した第３内
部パルス信号ＦＲＰを発生するが、ＣＡＳレーテンシＣ
Ｌｙの値が少なくとも３以上である時、発生するパルス
信号である。信号ＰＣＬＫ、ＦＲＰ及びＣＬＫＤＱのタ
イミングは、図９に図示された如くである。回路１７
０、１８０そして１９０は、この分野で通常的に使用さ
れる回路として、この分野の通常的な知識を持っている
者によって容易に具現できるため、ここで具体的な回路
は、図面で添付しなかった。
作の間に第１内部パルス信号ＰＣＬＫに同期した第３内
部パルス信号ＦＲＰを発生するが、ＣＡＳレーテンシＣ
Ｌｙの値が少なくとも３以上である時、発生するパルス
信号である。信号ＰＣＬＫ、ＦＲＰ及びＣＬＫＤＱのタ
イミングは、図９に図示された如くである。回路１７
０、１８０そして１９０は、この分野で通常的に使用さ
れる回路として、この分野の通常的な知識を持っている
者によって容易に具現できるため、ここで具体的な回路
は、図面で添付しなかった。
【００２７】書き込み活性化バッファ回路１６０は、書
き込み活性化信号−ＷＥを受けて、書き込み活性化信号
−ＷＥが書き込み動作を示す場合、即ち低レベルで印加
される場合、第１内部パルス信号ＰＣＬＫに同期した高
レベルのパルス信号ＰＷＲを発生する。反面、回路１６
０は、書き込み活性化信号−ＷＥが読み出し動作を示す
場合、即ち高レベルで印加される場合、第１内部パルス
信号ＰＣＬＫに同期した低レベルのパルス信号ＰＷＲを
発生する。
き込み活性化信号−ＷＥを受けて、書き込み活性化信号
−ＷＥが書き込み動作を示す場合、即ち低レベルで印加
される場合、第１内部パルス信号ＰＣＬＫに同期した高
レベルのパルス信号ＰＷＲを発生する。反面、回路１６
０は、書き込み活性化信号−ＷＥが読み出し動作を示す
場合、即ち高レベルで印加される場合、第１内部パルス
信号ＰＣＬＫに同期した低レベルのパルス信号ＰＷＲを
発生する。
【００２８】ＣＳＬ制御回路２００は、パルス信号ＰＷ
Ｒ、第１内部パルス信号ＰＣＬＫ及びＣＡＳレーテンシ
の値ＣＬｙを受けて、列メインデコーダ回路１４０から
発生された列選択信号ＣＳＬの活性化／非活性化時点を
制御するための制御信号−ＣＳＬＥ及びＣＳＬＤを発生
する。ＣＳＬ制御回路２００は、ＣＡＳレーテンシＣＬ
の値が少なくとも３つのクロックサイクルで設定される
時、第１制御信号−ＣＳＬＥに制御された列選択信号Ｃ
ＳＬの活性化時点が、ＣＡＳレーテンシＣＬの値が２つ
のクロックサイクルで設定される時、第１制御信号ＣＳ
ＬＥに同期した列選択信号ＣＳＬの活性化時点より遅い
ように第１及び第２制御信号ＣＳＬＥ及びＣＳＬＤを制
御する。これに対する詳細な説明は、以後説明される。
Ｒ、第１内部パルス信号ＰＣＬＫ及びＣＡＳレーテンシ
の値ＣＬｙを受けて、列メインデコーダ回路１４０から
発生された列選択信号ＣＳＬの活性化／非活性化時点を
制御するための制御信号−ＣＳＬＥ及びＣＳＬＤを発生
する。ＣＳＬ制御回路２００は、ＣＡＳレーテンシＣＬ
の値が少なくとも３つのクロックサイクルで設定される
時、第１制御信号−ＣＳＬＥに制御された列選択信号Ｃ
ＳＬの活性化時点が、ＣＡＳレーテンシＣＬの値が２つ
のクロックサイクルで設定される時、第１制御信号ＣＳ
ＬＥに同期した列選択信号ＣＳＬの活性化時点より遅い
ように第１及び第２制御信号ＣＳＬＥ及びＣＳＬＤを制
御する。これに対する詳細な説明は、以後説明される。
【００２９】図５は、本発明の望ましい実施形態による
書き込み活性化バッファ回路を示す回路図であり、図６
は、本発明によるＣＳＬ制御回路を示す回路図であり、
図７は、列メインデコーダ回路を示す回路図である。図
８は、ＣＡＳレーテンシＣＬの値が、各々２と３である
時、本発明による列選択信号の動作波形を示す図面であ
り、図９は、本発明の望ましい実施形態による同期型メ
モリ装置の動作タイミングを示す図面である。以下、図
５乃至図９に基づいて、本発明の回路及びその動作が説
明される。
書き込み活性化バッファ回路を示す回路図であり、図６
は、本発明によるＣＳＬ制御回路を示す回路図であり、
図７は、列メインデコーダ回路を示す回路図である。図
８は、ＣＡＳレーテンシＣＬの値が、各々２と３である
時、本発明による列選択信号の動作波形を示す図面であ
り、図９は、本発明の望ましい実施形態による同期型メ
モリ装置の動作タイミングを示す図面である。以下、図
５乃至図９に基づいて、本発明の回路及びその動作が説
明される。
【００３０】再び、図５を参照すると、書き込み活性化
バッファ回路１６０は、通常、使用される差動増幅器
（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅｒ）を
利用した比較回路１６２、３つのインバータＩＶ１−Ｉ
Ｖ３、２つの伝達ゲートＴＧ１及びＴＧ２、そして１対
のインバータＩＶ４及びＩＶ５と、ＩＶ６及びＩＶ７か
らなるラッチ回路１６４及び１６６とを含む。書き込み
活性化信号−ＷＥが書き込み動作を示す時、即ち基準電
圧ＶＲＥＦより低いレベル（例えば、接地電位）である
時、ノードＡは、高レベルになる。これと反対に書き込
み活性化信号−ＷＥが読み出し動作を示す時、即ち書き
込み電圧ＶＲＥＦより高いレベル（例えば、電源電圧）
である時、ノードＡは、低レベルになる。
バッファ回路１６０は、通常、使用される差動増幅器
（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅｒ）を
利用した比較回路１６２、３つのインバータＩＶ１−Ｉ
Ｖ３、２つの伝達ゲートＴＧ１及びＴＧ２、そして１対
のインバータＩＶ４及びＩＶ５と、ＩＶ６及びＩＶ７か
らなるラッチ回路１６４及び１６６とを含む。書き込み
活性化信号−ＷＥが書き込み動作を示す時、即ち基準電
圧ＶＲＥＦより低いレベル（例えば、接地電位）である
時、ノードＡは、高レベルになる。これと反対に書き込
み活性化信号−ＷＥが読み出し動作を示す時、即ち書き
込み電圧ＶＲＥＦより高いレベル（例えば、電源電圧）
である時、ノードＡは、低レベルになる。
【００３１】続いて、第１内部パルス信号ＰＣＬＫが低
レベルである時、ノードＡの電位は、伝達ゲートＴＧ１
を通して第１ラッチ回路１６４にラッチされる。この
時、伝達ゲートＴＧ２が非導電されているため、第１ラ
ッチ回路１６４にラッチされた電位は、第２ラッチ回路
１６６に伝達されない。これと反対に、第１内部パルス
信号ＰＣＬＫが高レベルである時、第１ラッチ回路１６
４にラッチされた電位は、伝達ゲートＴＧ２を通して第
２ラッチ回路１６６にラッチされる。即ち、書き込み／
読み出しパルス信号ＰＷＲが発生される。前述ように、
書き込み動作の間に、信号ＰＷＲは、高レベルになり、
読み出し動作の間に信号ＰＷＲは、低レベルになる。
レベルである時、ノードＡの電位は、伝達ゲートＴＧ１
を通して第１ラッチ回路１６４にラッチされる。この
時、伝達ゲートＴＧ２が非導電されているため、第１ラ
ッチ回路１６４にラッチされた電位は、第２ラッチ回路
１６６に伝達されない。これと反対に、第１内部パルス
信号ＰＣＬＫが高レベルである時、第１ラッチ回路１６
４にラッチされた電位は、伝達ゲートＴＧ２を通して第
２ラッチ回路１６６にラッチされる。即ち、書き込み／
読み出しパルス信号ＰＷＲが発生される。前述ように、
書き込み動作の間に、信号ＰＷＲは、高レベルになり、
読み出し動作の間に信号ＰＷＲは、低レベルになる。
【００３２】再び、図６を参照すると、本発明の望まし
い実施形態によるＣＳＬ制御回路２００は、第１内部パ
ルス信号ＰＣＬＫ、書き込み／読み出しパルス信号ＰＷ
Ｒ及びＣＡＳレーテンシの値ＣＬｙを受けて、列選択信
号ＣＳＬの活性化／非活性化時点を制御するための第１
制御信号−ＣＳＬＥ及び第２制御信号ＣＳＬＤを発生す
る。回路２００は、第１乃至第３遅延部２０１−２０
３、３つのインバータＩＶ１２−ＩＶ１４、４つのＮＡ
ＮＤゲートＧ１−Ｇ４とを含む。
い実施形態によるＣＳＬ制御回路２００は、第１内部パ
ルス信号ＰＣＬＫ、書き込み／読み出しパルス信号ＰＷ
Ｒ及びＣＡＳレーテンシの値ＣＬｙを受けて、列選択信
号ＣＳＬの活性化／非活性化時点を制御するための第１
制御信号−ＣＳＬＥ及び第２制御信号ＣＳＬＤを発生す
る。回路２００は、第１乃至第３遅延部２０１−２０
３、３つのインバータＩＶ１２−ＩＶ１４、４つのＮＡ
ＮＤゲートＧ１−Ｇ４とを含む。
【００３３】第１遅延部２０１は、直列に接続された４
つのインバータＩＶ８−ＩＶ１１で構成され、第１内部
パルス信号ＰＣＬＫを受けて遅延されたパルス信号ＰＣ
ＬＫＤを出力する。ＣＡＳレーテンシ信号の値ＣＬｙが
１入力端子で印加されるＮＡＮＤゲートＧ１は、他端子
でインバータＩＶ１２を通して反転された書き込み／読
み出しパルス信号ＰＷＲを受ける。
つのインバータＩＶ８−ＩＶ１１で構成され、第１内部
パルス信号ＰＣＬＫを受けて遅延されたパルス信号ＰＣ
ＬＫＤを出力する。ＣＡＳレーテンシ信号の値ＣＬｙが
１入力端子で印加されるＮＡＮＤゲートＧ１は、他端子
でインバータＩＶ１２を通して反転された書き込み／読
み出しパルス信号ＰＷＲを受ける。
【００３４】もし、信号ＰＷＲが読み出し動作を示し、
ＣＡＳレーテンシの値ＣＬｙが少なくとも３以上である
時、即ち高レベルである時、ＮＡＮＤゲートＧ１は、低
レベルの第１経路選択信号ＰＣＳ１を出力する。従っ
て、信号ＰＣＬＫＤ及びＰＣＳ１を受けたＮＡＮＤゲー
トＧ２の出力は、第１経路選択信号ＰＣＳ１のレベルに
よって決定される。即ち、第１経路選択信号ＰＣＳ１が
低レベルである時、ＮＡＮＤゲートＧ２の出力は、遅延
されたパルス信号ＰＣＬＫＤのレベルに関係なしに一定
レベル（例えば、高レベル）で維持される。
ＣＡＳレーテンシの値ＣＬｙが少なくとも３以上である
時、即ち高レベルである時、ＮＡＮＤゲートＧ１は、低
レベルの第１経路選択信号ＰＣＳ１を出力する。従っ
て、信号ＰＣＬＫＤ及びＰＣＳ１を受けたＮＡＮＤゲー
トＧ２の出力は、第１経路選択信号ＰＣＳ１のレベルに
よって決定される。即ち、第１経路選択信号ＰＣＳ１が
低レベルである時、ＮＡＮＤゲートＧ２の出力は、遅延
されたパルス信号ＰＣＬＫＤのレベルに関係なしに一定
レベル（例えば、高レベル）で維持される。
【００３５】反面、第１経路選択信号ＰＣＳ１が高レベ
ルである時、即ち信号ＰＷＲが読み出し動作を示し、Ｃ
ＡＳレーテンシの値ＣＬｙが低レベルＣＬｘ＝２である
時、ＮＡＮＤゲートＧ２の出力は、遅延されたパルス信
号ＰＣＬＫＤのレベルによって決定される。
ルである時、即ち信号ＰＷＲが読み出し動作を示し、Ｃ
ＡＳレーテンシの値ＣＬｙが低レベルＣＬｘ＝２である
時、ＮＡＮＤゲートＧ２の出力は、遅延されたパルス信
号ＰＣＬＫＤのレベルによって決定される。
【００３６】そして、ＮＡＮＤゲートＧ３は、信号ＰＷ
Ｒが読み出し動作を示し、信号ＣＬｙが少なくとも３以
上である時、即ち高レベルである時、インバータＩＶ３
及びＩＶ４を通して遅延されたパルス信号ＰＣＬＫＤに
よって変わる第２経路選択信号ＰＣＳ２を出力する。反
面、第２経路選択信号ＰＣＳ２は、信号ＰＷＲが読み出
し動作を示し、信号ＣＬｙが２以上である時、即ち低レ
ベルである時、遅延されたパルス信号ＰＣＬＫＤに関係
なしに一定レベルで維持される。
Ｒが読み出し動作を示し、信号ＣＬｙが少なくとも３以
上である時、即ち高レベルである時、インバータＩＶ３
及びＩＶ４を通して遅延されたパルス信号ＰＣＬＫＤに
よって変わる第２経路選択信号ＰＣＳ２を出力する。反
面、第２経路選択信号ＰＣＳ２は、信号ＰＷＲが読み出
し動作を示し、信号ＣＬｙが２以上である時、即ち低レ
ベルである時、遅延されたパルス信号ＰＣＬＫＤに関係
なしに一定レベルで維持される。
【００３７】この時、１入力端子にＮＡＮＤゲートＧ２
の出力が印加されるＮＡＮＤゲートＧ４の出力は、他の
入力端子で印加される第２経路選択信号ＰＣＳ２のレベ
ルに制御される。
の出力が印加されるＮＡＮＤゲートＧ４の出力は、他の
入力端子で印加される第２経路選択信号ＰＣＳ２のレベ
ルに制御される。
【００３８】言い換えると、信号ＰＷＲが読み出し動作
を示し、ＣＡＳレーテンシの値ＣＬｙが少なくとも３以
上である時、即ち高レベルである時、ＮＡＮＤゲートＧ
２の出力は、低レベルの第１経路選択信号ＰＣＳ１によ
って一定レベル（例えば、高レベル）で維持される。反
面、ＮＡＮＤゲートＧ３は、インバータＩＶ１３及びＩ
Ｖ１４を通して遅延されたパルス信号ＰＣＬＤによって
変わる第２経路選択信号ＰＣＳ２を出力する。従って、
ＮＡＮＤゲートＧ４は、第２経路選択信号ＰＣＳ２、即
ちＮＡＮＤゲートＧ２を通して遅延された時間の割に相
対的に長い遅延時間を有する第１内部パルス信号ＰＣＬ
Ｋによって第２及び第３遅延部２０２、２０３を通して
各々第１制御信号−ＣＳＬＥ及び第２制御信号ＣＳＬＤ
を出力する。
を示し、ＣＡＳレーテンシの値ＣＬｙが少なくとも３以
上である時、即ち高レベルである時、ＮＡＮＤゲートＧ
２の出力は、低レベルの第１経路選択信号ＰＣＳ１によ
って一定レベル（例えば、高レベル）で維持される。反
面、ＮＡＮＤゲートＧ３は、インバータＩＶ１３及びＩ
Ｖ１４を通して遅延されたパルス信号ＰＣＬＤによって
変わる第２経路選択信号ＰＣＳ２を出力する。従って、
ＮＡＮＤゲートＧ４は、第２経路選択信号ＰＣＳ２、即
ちＮＡＮＤゲートＧ２を通して遅延された時間の割に相
対的に長い遅延時間を有する第１内部パルス信号ＰＣＬ
Ｋによって第２及び第３遅延部２０２、２０３を通して
各々第１制御信号−ＣＳＬＥ及び第２制御信号ＣＳＬＤ
を出力する。
【００３９】これによって、図７の列メインデコーダ１
４０は、図８に図示されるように、ＣＬ３である時、読
み出し命令が入力される１番目クロックサイクルＣＬＫ
１の間に印加されるアドレス信号に対応する列選択信号
ＣＳＬ１を発生する。列選択信号ＣＳＬ１によって選択
された列に対応するデータＤＩ０１は、第２パルス発生
回路１８０からの第２内部パルス信号ＦＲＰによって、
入出力感知増幅器回路（図面には図示されなかたが、他
のラッチ手段）２１０にラッチされる。結局、図９で分
かるように、読み出し動作の間にＣＡＳレーテンシの値
が３（又は、それより大きい定数）である時、２番目ク
ロックサイクルＣＬＫ２に対応するデータＤＩ０２が１
番目クロックサイクルＣＬＫ１に対応する信号ＦＲＰに
よってラッチされないことが分かる。
４０は、図８に図示されるように、ＣＬ３である時、読
み出し命令が入力される１番目クロックサイクルＣＬＫ
１の間に印加されるアドレス信号に対応する列選択信号
ＣＳＬ１を発生する。列選択信号ＣＳＬ１によって選択
された列に対応するデータＤＩ０１は、第２パルス発生
回路１８０からの第２内部パルス信号ＦＲＰによって、
入出力感知増幅器回路（図面には図示されなかたが、他
のラッチ手段）２１０にラッチされる。結局、図９で分
かるように、読み出し動作の間にＣＡＳレーテンシの値
が３（又は、それより大きい定数）である時、２番目ク
ロックサイクルＣＬＫ２に対応するデータＤＩ０２が１
番目クロックサイクルＣＬＫ１に対応する信号ＦＲＰに
よってラッチされないことが分かる。
【００４０】そして、信号ＰＷＲが読み出し動作を示
し、信号ＣＬｙが２である時、即ち低レベルである時、
ＮＡＮＤゲートＧ３は、インバータＩＶ１３及びＩＶ１
４を通して一定レベルの第２経路選択信号ＰＣＳ２を出
力する。反面、ＮＡＮＤゲートＧ２の出力は、高レベル
の第１経路選択信号ＰＣＳ１によって遅延されたパルス
信号ＰＣＬＤによって変わる。というわけで、ＮＡＮＤ
ゲートＧ４は、ＮＡＮＤゲートＧ３及びインバータＩＶ
１３及びＩＶ１４によって、遅延された時間の割に相対
的に短い遅延時間を有する第１内部パルス信号ＰＣＬＫ
によって第２及び第３遅延部２０２、２０３を通して各
々第１制御信号−ＣＳＬＥ及び第２制御信号ＣＳＬＤを
出力する。
し、信号ＣＬｙが２である時、即ち低レベルである時、
ＮＡＮＤゲートＧ３は、インバータＩＶ１３及びＩＶ１
４を通して一定レベルの第２経路選択信号ＰＣＳ２を出
力する。反面、ＮＡＮＤゲートＧ２の出力は、高レベル
の第１経路選択信号ＰＣＳ１によって遅延されたパルス
信号ＰＣＬＤによって変わる。というわけで、ＮＡＮＤ
ゲートＧ４は、ＮＡＮＤゲートＧ３及びインバータＩＶ
１３及びＩＶ１４によって、遅延された時間の割に相対
的に短い遅延時間を有する第１内部パルス信号ＰＣＬＫ
によって第２及び第３遅延部２０２、２０３を通して各
々第１制御信号−ＣＳＬＥ及び第２制御信号ＣＳＬＤを
出力する。
【００４１】結局、図８で分かるように、読み出し動作
の間にＣＡＳレーテンシの値が２である時、発生される
列選択信号の活性化／非活性化時点は、ＣＡＳレーテン
シの値が３（又は、それより大きい定数）である時、発
生される列選択信号の活性化／非活性化時点より時間Ｔ
３ほど早いということが分かる。反対に、読み出し動作
の間にＣＡＳレーテンシの値が３（又は、それより大き
い定数）である時、発生される列選択信号の活性化／非
活性化時点は、ＣＡＳレーテンシの値が２である時、発
生される列選択信号の活性化／非活性化時点より時間Ｔ
２ほど遅いということが分かる。
の間にＣＡＳレーテンシの値が２である時、発生される
列選択信号の活性化／非活性化時点は、ＣＡＳレーテン
シの値が３（又は、それより大きい定数）である時、発
生される列選択信号の活性化／非活性化時点より時間Ｔ
３ほど早いということが分かる。反対に、読み出し動作
の間にＣＡＳレーテンシの値が３（又は、それより大き
い定数）である時、発生される列選択信号の活性化／非
活性化時点は、ＣＡＳレーテンシの値が２である時、発
生される列選択信号の活性化／非活性化時点より時間Ｔ
２ほど遅いということが分かる。
【００４２】
【発明の効果】読み出し動作の間にＣＡＳレーテンシの
値によって列選択信号の活性化／非活性化時点を制御す
るための信号の遅延時間を別に具現することよって、Ｃ
ＡＳレーテンシの値ＣＬが少なくとも３以上である時、
発生されるデータ失敗が防止できる。付け加えて、ＣＬ
２である時列選択信号を制御する信号の遅延時間をＣＬ
３の割に相対的に早くすることによって、同期型メモリ
装置の高速動作が保障できる。
値によって列選択信号の活性化／非活性化時点を制御す
るための信号の遅延時間を別に具現することよって、Ｃ
ＡＳレーテンシの値ＣＬが少なくとも３以上である時、
発生されるデータ失敗が防止できる。付け加えて、ＣＬ
２である時列選択信号を制御する信号の遅延時間をＣＬ
３の割に相対的に早くすることによって、同期型メモリ
装置の高速動作が保障できる。
【図１】 従来技術による列デコーダ回路及びそれを制
御するための回路を示す回路図である。
御するための回路を示す回路図である。
【図２】 従来技術によるパルス信号ＰＣＬＫ、制御信
号ＣＳＬＥＢ及びＣＳＬＤ、そして列選択信号ＣＳＬの
動作タイミングを示す図面である。
号ＣＳＬＥＢ及びＣＳＬＤ、そして列選択信号ＣＳＬの
動作タイミングを示す図面である。
【図３】 ＣＡＳレーテンシＣＬに対応する値が３であ
る時、従来技術の列選択信号ＣＳＬと、パルス信号ＰＣ
ＬＫ、ＦＲＰ及びＣＬＫＤＱの動作タイミングを示す図
面である。
る時、従来技術の列選択信号ＣＳＬと、パルス信号ＰＣ
ＬＫ、ＦＲＰ及びＣＬＫＤＱの動作タイミングを示す図
面である。
【図４】 本発明の望ましい実施形態による同期型メモ
リ装置の構成を示すブロック図である。
リ装置の構成を示すブロック図である。
【図５】 本発明の望ましい実施形態による書き込み活
性化バッファ回路を示す回路図である。
性化バッファ回路を示す回路図である。
【図６】 本発明によるＣＳＬ制御回路を示す回路図で
ある。
ある。
【図７】 図４の列メインデコーダ回路を示す回路図で
ある。
ある。
【図８】 ＣＡＳレーテンシＣＬの値が各々２と３であ
る時、本発明による列選択信号の動作波形を示す図面で
ある。
る時、本発明による列選択信号の動作波形を示す図面で
ある。
【図９】 本発明の望ましい実施形態による同期型メモ
リ装置の動作タイミング図である。
リ装置の動作タイミング図である。
１００：メモリセルアレー １１０：モードレジスタセット回路 １２０：アドレスバッファ回路 １３０：列プリデコーダ回路 １４０：列メインデコーダ回路 １５０：ビットライン感知増幅器及び入出力ゲート回路 １６０：書き込み活性化バッファ回路 １７０、１８０、１９０：パルス発生回路 ２００：ＣＳＬ制御回路 ２１０：入出力感知増幅器回路 ２２０：データ出力バッファ回路
Claims (3)
- 【請求項１】 ＣＡＳレーテンシを示す情報を受けて、
前記情報に該当するＣＡＳレーテンシ信号を発生する手
段と、 外部クロック信号に同期されたパルス信号を発生する手
段と、 前記ＣＡＳレーテンシ信号及び書き込み活性化信号に応
じて、前記パルス信号に同期した第１及び第２制御信号
を発生する手段と、 外部アドレス信号を受けて、前記第１制御信号に応じ
て、前記アドレス信号に対応するビットラインを選択す
るための列選択信号を発生し、次のクロック信号に同期
した前記第２制御信号によって前記列選択信号を非活性
化させる手段とを含み、 読み出し動作の間に、前記ＣＡＳレーテンシに対応する
値が少なくとも３以上である時、前記第１制御信号によ
って発生された列選択信号は、前記ＣＡＳレーテンシに
対応する値が２である時、前記第１制御信号によって発
生された列選択信号の割に相対的に遅く活性化されるこ
とを特徴とする同期型メモリ装置。 - 【請求項２】 前記同期型メモリ装置は、同期型ダイナ
ミックランダムアクセスメモリであることを特徴とする
請求項１に記載の同期型メモリ装置。 - 【請求項３】 ＣＡＳレーテンシを示す情報を受けて、
前記情報に該当するＣＡＳレーテンシ信号を発生する手
段と、 外部クロック信号に同期したパルス信号を発生する手段
と、 前記ＣＡＳレーテンシ信号及び書き込み活性化信号に応
じて、前記パルス信号に同期した第１及び第２制御信号
を発生する手段と、 外部アドレス信号を受けて、前記第１制御信号に応じ
て、前記アドレス信号に対応するビットラインを選択す
るための列選択信号を発生し、次のクロック信号に同期
した前記第２制御信号によって前記列選択信号を活性化
させる手段を含み、 前記ＣＡＳレーテンシに対応する値が少なくとも３以上
である時、前記第１制御信号によって発生された列選択
信号は、前記ＣＡＳレーテンシに対応する値が２である
時、前記第１制御信号によって発生された列選択信号の
割に相対的に遅く活性化されることを特徴とする同期型
メモリ装置。
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