JPH11224492A - 半導体記憶装置、不揮発性半導体記憶装置及びフラッシュメモリ - Google Patents
半導体記憶装置、不揮発性半導体記憶装置及びフラッシュメモリInfo
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- JPH11224492A JPH11224492A JP31104198A JP31104198A JPH11224492A JP H11224492 A JPH11224492 A JP H11224492A JP 31104198 A JP31104198 A JP 31104198A JP 31104198 A JP31104198 A JP 31104198A JP H11224492 A JPH11224492 A JP H11224492A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】チップコストの増加やアドレス入力の複雑化を
招くことなく、消去時間、書き込み時間及びテスト時間
等を短縮できる半導体記憶装置を提供する。 【解決手段】電気的に書き換え可能なメモリセルのデー
タの消去、書き込み及びテスト等の際、ブロック選択手
段２１，２２，２３に消去するブロックサイズＢＳ１〜
ＢＳ１０と一組のブロックアドレスＢＳ，Ａ１〜Ａ１０
を入力し、ロウデコーダ１５を制御して前記ブロックア
ドレスを先頭アドレスとする複数のアドレスを多重選択
することを特徴とする。連続する複数のブロックを同時
に選択して複数のブロック内のメモリセルのデータを同
時に消去、書き込み及びテストできる。チップの外部か
らブロックサイズを入力するので自由にブロックサイズ
を設定できる。また、任意のブロックアドレスを記憶す
るブロック・アドレス・レジスタを設ける必要がないの
で、チップサイズを縮小でき、チップコストを低減でき
る。
招くことなく、消去時間、書き込み時間及びテスト時間
等を短縮できる半導体記憶装置を提供する。 【解決手段】電気的に書き換え可能なメモリセルのデー
タの消去、書き込み及びテスト等の際、ブロック選択手
段２１，２２，２３に消去するブロックサイズＢＳ１〜
ＢＳ１０と一組のブロックアドレスＢＳ，Ａ１〜Ａ１０
を入力し、ロウデコーダ１５を制御して前記ブロックア
ドレスを先頭アドレスとする複数のアドレスを多重選択
することを特徴とする。連続する複数のブロックを同時
に選択して複数のブロック内のメモリセルのデータを同
時に消去、書き込み及びテストできる。チップの外部か
らブロックサイズを入力するので自由にブロックサイズ
を設定できる。また、任意のブロックアドレスを記憶す
るブロック・アドレス・レジスタを設ける必要がないの
で、チップサイズを縮小でき、チップコストを低減でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するもので、特に書き換え可能な不揮発性半導体記憶
装置及びフラッシュメモリに係り、更に詳しくは、アド
レスを多重選択してメモリセルアレイ中の複数のブロッ
クまたは複数のワード線を同時に選択し、消去、書き込
み及びテスト等を行う技術に関する。
関するもので、特に書き換え可能な不揮発性半導体記憶
装置及びフラッシュメモリに係り、更に詳しくは、アド
レスを多重選択してメモリセルアレイ中の複数のブロッ
クまたは複数のワード線を同時に選択し、消去、書き込
み及びテスト等を行う技術に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の一種として、電
気的な書き換えを可能としたＥＥＰＲＯＭが知られてい
る。なかでも、メモリセルを複数個直列接続してＮＡＮ
Ｄセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集
積化ができるものとして注目されている。
気的な書き換えを可能としたＥＥＰＲＯＭが知られてい
る。なかでも、メモリセルを複数個直列接続してＮＡＮ
Ｄセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集
積化ができるものとして注目されている。
【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭにおける１つ
のメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲ
ート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭ
ＯＳ構造を有している。そして、複数個のメモリセルが
隣接するもの同士でソース・ドレインを共有する形で直
列接続されてＮＡＮＤセルを形成している。このような
ＮＡＮＤセルがマトリックス配列されてメモリセルアレ
イが構成される。
のメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲ
ート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭ
ＯＳ構造を有している。そして、複数個のメモリセルが
隣接するもの同士でソース・ドレインを共有する形で直
列接続されてＮＡＮＤセルを形成している。このような
ＮＡＮＤセルがマトリックス配列されてメモリセルアレ
イが構成される。
【０００４】メモリセルアレイにおける列方向に並ぶＮ
ＡＮＤセル列の一端側のドレインは、それぞれ選択ゲー
トトランジスタを介してビット線に共通接続され、他端
側ソースは別の選択ゲートトランジスタを介して共通ソ
ース線に接続されている。メモリセルトランジスタの制
御ゲート電極及び上記各選択ゲートトランジスタのゲー
ト電極は、メモリセルアレイの行方向に沿って延設され
たワード線（制御ゲート線）と選択ゲート線にそれぞれ
共通接続されている。
ＡＮＤセル列の一端側のドレインは、それぞれ選択ゲー
トトランジスタを介してビット線に共通接続され、他端
側ソースは別の選択ゲートトランジスタを介して共通ソ
ース線に接続されている。メモリセルトランジスタの制
御ゲート電極及び上記各選択ゲートトランジスタのゲー
ト電極は、メモリセルアレイの行方向に沿って延設され
たワード線（制御ゲート線）と選択ゲート線にそれぞれ
共通接続されている。
【０００５】このような従来のＮＡＮＤセル型ＥＥＰＲ
ＯＭの公知例として、文献（論文）１：Ｋ．−Ｄ．Ｓｕ
ｈ ｅｔ ａｌ．，“Ａ ３．３Ｖ ３２Ｍｂ ＮＡＮ
ＤＦｌａｓｈ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｉｎｃｒｅｍ
ｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍ
ｉｎｇ Ｓｃｈｅｍｅ，”ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３０，ｐｐ．
１１４９−１１５６，Ｎｏｖ．１９９５．、及び文献
（論文）２：Ｙ．Ｉｗａｔａ ｅｔ ａｌ．，“Ａ ３
５ｎｓ Ｃｙｃｌｅ Ｔｉｍｅ ３．３Ｖ Ｏｎｌｙ
３２Ｍｂ ＮＡＮＤ Ｆｌａｓｈ ＥＥＰＲＯＭ，”Ｉ
ＥＥＥ Ｊ．Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔ
ｓ，ｖｏｌ．３０，ｐｐ．１１５７−１１６４，Ｎｏ
ｖ．１９９５．等の発表がある。
ＯＭの公知例として、文献（論文）１：Ｋ．−Ｄ．Ｓｕ
ｈ ｅｔ ａｌ．，“Ａ ３．３Ｖ ３２Ｍｂ ＮＡＮ
ＤＦｌａｓｈ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｉｎｃｒｅｍ
ｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍ
ｉｎｇ Ｓｃｈｅｍｅ，”ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３０，ｐｐ．
１１４９−１１５６，Ｎｏｖ．１９９５．、及び文献
（論文）２：Ｙ．Ｉｗａｔａ ｅｔ ａｌ．，“Ａ ３
５ｎｓ Ｃｙｃｌｅ Ｔｉｍｅ ３．３Ｖ Ｏｎｌｙ
３２Ｍｂ ＮＡＮＤ Ｆｌａｓｈ ＥＥＰＲＯＭ，”Ｉ
ＥＥＥ Ｊ．Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔ
ｓ，ｖｏｌ．３０，ｐｐ．１１５７−１１６４，Ｎｏ
ｖ．１９９５．等の発表がある。
【０００６】上記文献１には、従来のＮＡＮＤセル型Ｅ
ＥＰＲＯＭの基本的な構成と動作が説明されている。そ
の内容を以下に図１６（論文１のＦｉｇ．１に対応す
る）及び図１７（論文１のＦｉｇ．３に対応する）を用
いて紹介する。
ＥＰＲＯＭの基本的な構成と動作が説明されている。そ
の内容を以下に図１６（論文１のＦｉｇ．１に対応す
る）及び図１７（論文１のＦｉｇ．３に対応する）を用
いて紹介する。
【０００７】図１６はメモリセルアレイとその周辺回路
の概略構成を示すブロック図であり、図１７は消去、読
み出し及び書き込み動作のバイアス状態について説明す
るための図である。図１６及び図１７において、ＢＳＥ
Ｌはブロック選択信号、ＢＬ０〜ＢＬ４２４３はデータ
線としてのビット線、ＷＬ０〜ＷＬ１５はワード線、Ｃ
ＳＬはソース線、ＣＧ０〜ＣＧ１５は共通ゲート線、Ｓ
ＳＬ，ＧＳＬはそれぞれビット線側とソース線側の選択
ゲート線、Ｐａｓｓ Ｗ／Ｌ、Ｓｅｌ．Ｗ／Ｌはそれぞ
れ、選択されたＮＡＮＤセル内の非選択ワード線と選択
ワード線を示している。
の概略構成を示すブロック図であり、図１７は消去、読
み出し及び書き込み動作のバイアス状態について説明す
るための図である。図１６及び図１７において、ＢＳＥ
Ｌはブロック選択信号、ＢＬ０〜ＢＬ４２４３はデータ
線としてのビット線、ＷＬ０〜ＷＬ１５はワード線、Ｃ
ＳＬはソース線、ＣＧ０〜ＣＧ１５は共通ゲート線、Ｓ
ＳＬ，ＧＳＬはそれぞれビット線側とソース線側の選択
ゲート線、Ｐａｓｓ Ｗ／Ｌ、Ｓｅｌ．Ｗ／Ｌはそれぞ
れ、選択されたＮＡＮＤセル内の非選択ワード線と選択
ワード線を示している。
【０００８】消去動作時には、上記図１６に示した回路
における共通ゲート線ＣＧ０〜ＣＧ１５は接地され、選
択ブロックのブロック選択信号ＢＳＥＬは“ハイ（電源
電圧）”となり、非選択ブロックのブロック選択信号は
“ロウ（接地電位）”を維持する。従って、選択ブロッ
クのワード線は接地電位となり、非選択ブロックのワー
ド線はフローティング状態になる。次に、２１Ｖで３ｍ
ｓの長さの消去パルスがバルク（セルＰウェル）に印加
される。その結果、選択ブロックでは、バルクとワード
線との間に消去電圧（２１Ｖ）が加わり、浮遊ゲート中
の電子がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トン
ネル電流によりセルＰウェル中に抜け、セルのしきい値
電圧はほぼ−３Ｖとなる。ＮＡＮＤ型フラッシュメモリ
では過消去が問題とならないため、セルは１回の消去パ
ルスで−３Ｖ程度にまで深く消去される。一方、非選択
ブロックは、フローティング状態のワード線とセルＰウ
ェルとの容量カップリングにより、消去パルスの影響を
受けない。フローティング状態の制御ゲートには、ブロ
ック選択信号ＢＳＥＬが入力されるトランジスタのソー
ス、このソースとワード線との間の金属配線、及びポリ
シリコンからなるワード線が接続されている。カップリ
ング比は、フローティング状態のワード線に付随する容
量から計算される。この容量としては、ブロック選択信
号ＢＳＥＬがゲートに入力されるトランジスタのソース
接合容量、ソースとゲートのオーバーラップ容量、ポリ
シリコンと金属配線のフィールド上の容量、ポリシリコ
ンからなるワード線とセルＰウェルとの容量等がある
が、ワード線とセルＰウェルとの容量が全容量に対して
支配的に大きい。このため、実測結果から求めたカップ
リング比は約０．９と大きく、ＦＮトンネル電流が流れ
るのを防げる。消去ヴェリファイ（検証）では、選択ブ
ロック内の全てのセルのしきい値電圧が−１Ｖ以下にな
ったか否かが判定される。
における共通ゲート線ＣＧ０〜ＣＧ１５は接地され、選
択ブロックのブロック選択信号ＢＳＥＬは“ハイ（電源
電圧）”となり、非選択ブロックのブロック選択信号は
“ロウ（接地電位）”を維持する。従って、選択ブロッ
クのワード線は接地電位となり、非選択ブロックのワー
ド線はフローティング状態になる。次に、２１Ｖで３ｍ
ｓの長さの消去パルスがバルク（セルＰウェル）に印加
される。その結果、選択ブロックでは、バルクとワード
線との間に消去電圧（２１Ｖ）が加わり、浮遊ゲート中
の電子がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トン
ネル電流によりセルＰウェル中に抜け、セルのしきい値
電圧はほぼ−３Ｖとなる。ＮＡＮＤ型フラッシュメモリ
では過消去が問題とならないため、セルは１回の消去パ
ルスで−３Ｖ程度にまで深く消去される。一方、非選択
ブロックは、フローティング状態のワード線とセルＰウ
ェルとの容量カップリングにより、消去パルスの影響を
受けない。フローティング状態の制御ゲートには、ブロ
ック選択信号ＢＳＥＬが入力されるトランジスタのソー
ス、このソースとワード線との間の金属配線、及びポリ
シリコンからなるワード線が接続されている。カップリ
ング比は、フローティング状態のワード線に付随する容
量から計算される。この容量としては、ブロック選択信
号ＢＳＥＬがゲートに入力されるトランジスタのソース
接合容量、ソースとゲートのオーバーラップ容量、ポリ
シリコンと金属配線のフィールド上の容量、ポリシリコ
ンからなるワード線とセルＰウェルとの容量等がある
が、ワード線とセルＰウェルとの容量が全容量に対して
支配的に大きい。このため、実測結果から求めたカップ
リング比は約０．９と大きく、ＦＮトンネル電流が流れ
るのを防げる。消去ヴェリファイ（検証）では、選択ブ
ロック内の全てのセルのしきい値電圧が−１Ｖ以下にな
ったか否かが判定される。
【０００９】一方、読み出し動作では、１ページ分のセ
ルデータが同時にページバッファ中のラッチ回路に転送
され、連続的な読み出しが行われる。図１８（論文１の
Ｆｉｇ．４に対応）は、読み出し時の主要信号の動作波
形図である。１ページ分のセルデータをセンスする際、
ページバッファは最初“０”（論理ロウレベルで、書き
込みセルを読み出した状態）に初期化されており、次い
でビット線は０Ｖに放電され、選択ゲート線ＳＳＬ，Ｇ
ＳＬは４．５Ｖになる（図１８のｔ１）。その後、選択
ブロック（ＮＡＮＤセル列）内の選択ワード線には０Ｖ
が、選択ブロック内の非選択ワード線にはパス電圧であ
る４．５Ｖがそれぞれ入力される（図１８のｔ２）。非
選択ワード線に入力される４．５Ｖは書き込み後及び消
去後のそれぞれのセルのしきい値電圧よりも高いため、
全ての非選択セルはパス・トランジスタとして働く。一
方、０Ｖ印加の選択ワード線により、消去後のセル・ト
ランジスタのみが導通する。従って、消去後のセルに対
して読み出しが行われたＮＡＮＤセルはビット線を接地
するパスとなり、書き込み後のセルに対して読み出しが
行われたＮＡＮＤセルはビット線が開放状態（オープン
状態）になる。ｔ３では、ビット線からラッチへの直接
のセンス経路は、図１６に示した回路における信号ＰＧ
Ｍをロウにすることにより遮断されており、ラッチデー
タはトランジスタＳＥＮＳＥを通してのみ決定される。
基準電位Ｖｒｅｆによって、２μＡの負荷電流をビット
線に供給するＰＭＯＳカレント・ミラー回路の負荷が活
性化される。消去後のセルを読み出しているビット線で
は、負荷電流が流れ続けてロウレベルを維持し、書き込
み後のセルを読み出しているビット線はハイレベルとな
る。書き込み後のセルを読み出しているビット線はトラ
ンジスタＳＥＮＳＥを導通させ、ラッチデータを“１”
に反転する（ｔ４）。こうして、書き込み後のセルを読
み出したラッチ回路は“１”、消去後のセルを読み出し
たラッチ回路は“０”を保存する。これらのラッチデー
タは読み出し回路を経た後、正規の論理レベルに変換さ
れる。従って、１ページ分の全ラッチ回路は同時にセッ
トされた後、連続的な読み出しを可能とする。
ルデータが同時にページバッファ中のラッチ回路に転送
され、連続的な読み出しが行われる。図１８（論文１の
Ｆｉｇ．４に対応）は、読み出し時の主要信号の動作波
形図である。１ページ分のセルデータをセンスする際、
ページバッファは最初“０”（論理ロウレベルで、書き
込みセルを読み出した状態）に初期化されており、次い
でビット線は０Ｖに放電され、選択ゲート線ＳＳＬ，Ｇ
ＳＬは４．５Ｖになる（図１８のｔ１）。その後、選択
ブロック（ＮＡＮＤセル列）内の選択ワード線には０Ｖ
が、選択ブロック内の非選択ワード線にはパス電圧であ
る４．５Ｖがそれぞれ入力される（図１８のｔ２）。非
選択ワード線に入力される４．５Ｖは書き込み後及び消
去後のそれぞれのセルのしきい値電圧よりも高いため、
全ての非選択セルはパス・トランジスタとして働く。一
方、０Ｖ印加の選択ワード線により、消去後のセル・ト
ランジスタのみが導通する。従って、消去後のセルに対
して読み出しが行われたＮＡＮＤセルはビット線を接地
するパスとなり、書き込み後のセルに対して読み出しが
行われたＮＡＮＤセルはビット線が開放状態（オープン
状態）になる。ｔ３では、ビット線からラッチへの直接
のセンス経路は、図１６に示した回路における信号ＰＧ
Ｍをロウにすることにより遮断されており、ラッチデー
タはトランジスタＳＥＮＳＥを通してのみ決定される。
基準電位Ｖｒｅｆによって、２μＡの負荷電流をビット
線に供給するＰＭＯＳカレント・ミラー回路の負荷が活
性化される。消去後のセルを読み出しているビット線で
は、負荷電流が流れ続けてロウレベルを維持し、書き込
み後のセルを読み出しているビット線はハイレベルとな
る。書き込み後のセルを読み出しているビット線はトラ
ンジスタＳＥＮＳＥを導通させ、ラッチデータを“１”
に反転する（ｔ４）。こうして、書き込み後のセルを読
み出したラッチ回路は“１”、消去後のセルを読み出し
たラッチ回路は“０”を保存する。これらのラッチデー
タは読み出し回路を経た後、正規の論理レベルに変換さ
れる。従って、１ページ分の全ラッチ回路は同時にセッ
トされた後、連続的な読み出しを可能とする。
【００１０】更に、書き込み動作では、最初、連続的に
ページバッファに書き込みデータがロードされる。
“０”は書き込みを行うセルデータであり、“１”は書
き込み禁止のセルデータである。書き込みサイクルは、
全ての“０”ラッチデータの全セルが書き込まれるまで
繰り返される。各書き込みサイクルは、書き込みパルス
と“０”ラッチのセルの過書き込みを防止するためのヴ
ェリファイ動作とからなる。さらに具体的には、４０μ
ｍの書き込みサイクルは以下の（１）〜（４）のステッ
プで実行される。
ページバッファに書き込みデータがロードされる。
“０”は書き込みを行うセルデータであり、“１”は書
き込み禁止のセルデータである。書き込みサイクルは、
全ての“０”ラッチデータの全セルが書き込まれるまで
繰り返される。各書き込みサイクルは、書き込みパルス
と“０”ラッチのセルの過書き込みを防止するためのヴ
ェリファイ動作とからなる。さらに具体的には、４０μ
ｍの書き込みサイクルは以下の（１）〜（４）のステッ
プで実行される。
【００１１】（１）ビット線セットアップ（８μｓ）：
ページバッファのラッチ回路内の書き込みデータにした
がって、ビット線のレベルを書き込みは０Ｖに、書き込
み禁止はＶｃｃに設定する。
ページバッファのラッチ回路内の書き込みデータにした
がって、ビット線のレベルを書き込みは０Ｖに、書き込
み禁止はＶｃｃに設定する。
【００１２】（２）書き込み（２０μｓ）：選択ワード
線に書き込み電圧を短いパルスで入力する。
線に書き込み電圧を短いパルスで入力する。
【００１３】（３）ワード線放電（４μｓ）：選択ワー
ド線の高電位は放電され、次の低いヴェリファイ電位の
入力に備える。
ド線の高電位は放電され、次の低いヴェリファイ電位の
入力に備える。
【００１４】（４）書き込みヴェリファイ（８μｓ）：
書き込みセルのしきい値電圧が目標値以上に書き込まれ
たか否かをチェックする。
書き込みセルのしきい値電圧が目標値以上に書き込まれ
たか否かをチェックする。
【００１５】ヴェリファイ動作では、十分に書き込みが
行われたセルのラッチ回路は“０”から“１”へと変わ
り、更に書き込まれることを防ぐ。ヴェリファイ動作時
のバイアス条件は読み出し動作時のそれとほぼ同じであ
るが、ラッチ回路には書き込み時のデータが保持され、
０Ｖとは異なる０．７Ｖが選択ワード線に入力される。
この条件の下で、書き込みセルのしきい値電圧が０．７
Ｖを越えた時、すなわち、十分に書き込みが行われた時
に、ラッチ回路内のデータは“０”から“１”へと変化
する。“１”データが書き込まれたラッチ回路は、ヴェ
リファイ動作では“０”から“１”へのみ変化するため
影響を受けない。書き込みサイクルはページバッファの
ラッチ回路が全て“１”を保持するまで、若しくは１０
サイクルの最大書き込み時間に達するまで繰り返され
る。
行われたセルのラッチ回路は“０”から“１”へと変わ
り、更に書き込まれることを防ぐ。ヴェリファイ動作時
のバイアス条件は読み出し動作時のそれとほぼ同じであ
るが、ラッチ回路には書き込み時のデータが保持され、
０Ｖとは異なる０．７Ｖが選択ワード線に入力される。
この条件の下で、書き込みセルのしきい値電圧が０．７
Ｖを越えた時、すなわち、十分に書き込みが行われた時
に、ラッチ回路内のデータは“０”から“１”へと変化
する。“１”データが書き込まれたラッチ回路は、ヴェ
リファイ動作では“０”から“１”へのみ変化するため
影響を受けない。書き込みサイクルはページバッファの
ラッチ回路が全て“１”を保持するまで、若しくは１０
サイクルの最大書き込み時間に達するまで繰り返され
る。
【００１６】図１９（論文１のＦｉｇ．５に対応する）
は、選択セルのチャネルに供給する書き込み禁止電圧の
バイアス条件を示している。ビット線側の選択ゲート線
ＳＳＬにゲートが接続されているトランジスタはゲート
電圧Ｖｃｃの導通状態で、且つソース線側の選択ゲート
線ＧＳＬにゲートが接続されているトランジスタはゲー
ト電圧０Ｖの非導通状態、書き込みセルのビット線は０
Ｖ、書き込み禁止セルのビット線はＶｃｃにそれぞれ設
定する。０Ｖのビット線により、そのＮＡＮＤセルのチ
ャネルは接地電位となる。選択セルの制御ゲートに書き
込み電圧が入力されると、浮遊ゲートとチャネル間に大
きなポテンシャルの差が生じ、浮遊ゲートにＦＮトンネ
ル電流で電子が注入され、セルが書き込まれる。書き込
み禁止セルにおいては、Ｖｃｃレベルのビット線により
選択ＮＡＮＤセルのチャネルが予備充電された後、ビッ
ト線側の選択ゲートトランジスタが非導通状態となり、
チャネルがフローティングとなる。選択ＮＡＮＤセルの
ワード線、すなわち、書き込み電圧が入力される選択ワ
ード線とパス電圧が入力される非選択ワード線が立ち上
がると、ワード線、浮遊ゲート、チャネル及びセルＰウ
ェル、それぞれを介した直列容量の結合により、チャネ
ル容量は自動的に昇圧される。このように、選択ブロッ
ク内の書き込み禁止のＮＡＮＤセルのチャネル電位は、
ワード線とチャネルとの容量結合によって決定される。
従って、書き込み禁止電圧を十分に高くするためには、
チャネルの初期充電を十分に行うこと、また、ワード線
とチャネル間の容量カップリング比を大きくすることが
重要となる。
は、選択セルのチャネルに供給する書き込み禁止電圧の
バイアス条件を示している。ビット線側の選択ゲート線
ＳＳＬにゲートが接続されているトランジスタはゲート
電圧Ｖｃｃの導通状態で、且つソース線側の選択ゲート
線ＧＳＬにゲートが接続されているトランジスタはゲー
ト電圧０Ｖの非導通状態、書き込みセルのビット線は０
Ｖ、書き込み禁止セルのビット線はＶｃｃにそれぞれ設
定する。０Ｖのビット線により、そのＮＡＮＤセルのチ
ャネルは接地電位となる。選択セルの制御ゲートに書き
込み電圧が入力されると、浮遊ゲートとチャネル間に大
きなポテンシャルの差が生じ、浮遊ゲートにＦＮトンネ
ル電流で電子が注入され、セルが書き込まれる。書き込
み禁止セルにおいては、Ｖｃｃレベルのビット線により
選択ＮＡＮＤセルのチャネルが予備充電された後、ビッ
ト線側の選択ゲートトランジスタが非導通状態となり、
チャネルがフローティングとなる。選択ＮＡＮＤセルの
ワード線、すなわち、書き込み電圧が入力される選択ワ
ード線とパス電圧が入力される非選択ワード線が立ち上
がると、ワード線、浮遊ゲート、チャネル及びセルＰウ
ェル、それぞれを介した直列容量の結合により、チャネ
ル容量は自動的に昇圧される。このように、選択ブロッ
ク内の書き込み禁止のＮＡＮＤセルのチャネル電位は、
ワード線とチャネルとの容量結合によって決定される。
従って、書き込み禁止電圧を十分に高くするためには、
チャネルの初期充電を十分に行うこと、また、ワード線
とチャネル間の容量カップリング比を大きくすることが
重要となる。
【００１７】ワード線とチャネル間のカップリング比Ｂ
は以下のように算出される。
は以下のように算出される。
【００１８】Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ） ここで、Ｃｏｘはワード線とチャネルとの間のゲート容
量の総和、Ｃｊはセルトランジスタのソース及びドレイ
ン接合容量の総和である。また、ＮＡＮＤセルのチャネ
ル容量とは、これらゲート容量の総和Ｃｏｘと接合容量
の総和Ｃｊの合計となる。更に、その他の容量である選
択ゲートとソースのオーバーラップ容量や、ビット線と
ソース及びドレインとの容量等は全チャネル容量に比べ
て非常に小さいため、ここでは無視している。
量の総和、Ｃｊはセルトランジスタのソース及びドレイ
ン接合容量の総和である。また、ＮＡＮＤセルのチャネ
ル容量とは、これらゲート容量の総和Ｃｏｘと接合容量
の総和Ｃｊの合計となる。更に、その他の容量である選
択ゲートとソースのオーバーラップ容量や、ビット線と
ソース及びドレインとの容量等は全チャネル容量に比べ
て非常に小さいため、ここでは無視している。
【００１９】以上が従来のＮＡＮＤ型ＥＥＰＲＯＭに関
する説明である。ここでは、電気的に書き換え可能な不
揮発性半導体記憶装置の代表例として示した。
する説明である。ここでは、電気的に書き換え可能な不
揮発性半導体記憶装置の代表例として示した。
【００２０】さて、上記のようなＮＡＮＤ型ＥＥＰＲＯ
Ｍを記憶媒体とした電子スチールカメラ（Ｓｏｌｉｄ
Ｓｔａｔｅ Ｃａｍｅｒａ）が最近商品化されている。
例えば、富士写真フイルム株式会社から発売されている
ＤＳ−７がその一例であり、このカメラは１６Ｍビット
のＮＡＮＤ型ＥＥＰＲＯＭを用いて、３０万画素の写真
が３０枚撮影できる。従って、この場合、写真１枚当た
り約０．５Ｍビット使用することがわかる。１６Ｍビッ
トのＮＡＮＤ型ＥＥＰＲＯＭでは、消去ブロック（セク
ター）サイズが３２Ｋビットで構成されているため、３
０万画素の写真では１６ブロックが必要となる。電子ス
チールカメラは、撮影した写真をその場で確認し、必要
に応じて撮り直しができることが特長の一つである。撮
り直しをする場合には、１６ブロック、０．５Ｍビット
のデータを一度消去する必要がある。この消去の際、１
６ブロックのデータを１ブロックずつ消去し、１ブロッ
クずつ消去が十分に行われたか否かの確認（Ｅｒａｓｅ
Ｖｅｒｉｒｆｙ）を行うため消去時間が長くなる。例
えば、１ブロックの消去時間を２ｍｓとすると、１６ブ
ロック消去するには３２ｍｓかかることになり、この間
は撮影が制限される。
Ｍを記憶媒体とした電子スチールカメラ（Ｓｏｌｉｄ
Ｓｔａｔｅ Ｃａｍｅｒａ）が最近商品化されている。
例えば、富士写真フイルム株式会社から発売されている
ＤＳ−７がその一例であり、このカメラは１６Ｍビット
のＮＡＮＤ型ＥＥＰＲＯＭを用いて、３０万画素の写真
が３０枚撮影できる。従って、この場合、写真１枚当た
り約０．５Ｍビット使用することがわかる。１６Ｍビッ
トのＮＡＮＤ型ＥＥＰＲＯＭでは、消去ブロック（セク
ター）サイズが３２Ｋビットで構成されているため、３
０万画素の写真では１６ブロックが必要となる。電子ス
チールカメラは、撮影した写真をその場で確認し、必要
に応じて撮り直しができることが特長の一つである。撮
り直しをする場合には、１６ブロック、０．５Ｍビット
のデータを一度消去する必要がある。この消去の際、１
６ブロックのデータを１ブロックずつ消去し、１ブロッ
クずつ消去が十分に行われたか否かの確認（Ｅｒａｓｅ
Ｖｅｒｉｒｆｙ）を行うため消去時間が長くなる。例
えば、１ブロックの消去時間を２ｍｓとすると、１６ブ
ロック消去するには３２ｍｓかかることになり、この間
は撮影が制限される。
【００２１】そこで、消去時間を短縮するために、複数
ブロックの消去を同時に行う方法が文献３：Ｅ．Ｈａｒ
ａｒｉ ｅｔ ａｌ．，“ＥＥＰＲＯＭ Ｓｙｓｔｅｍ
ｗｉｔｈ Ｅｒａｓｅ Ｓｅｃｔｏｒ Ｓｅｌｅｃ
ｔ，”ＵＳＰ ５，４１８，７５２，Ｍａｙ ２３，１
９９５．に提案されている。この技術はマルチブロック
消去（Ｓｅｌｅｃｔｉｖｅ Ｍｕｌｔｉｐｌｅ Ｓｅｃ
ｔｏｒ Ｅｒａｓｅ）と呼ばれており、同時に消去する
フラッシュメモリのセクター（ブロック）を選択的に指
定できるようにしたものである。しかし、上記マルチブ
ロック消去では、複数ブロックの消去を同時に行える反
面、消去するセクター（ブロック）を選択的に指定する
ためのセクター（ブロック）・アドレス・レジスタ（Ｒ
ＥＧ）２２１，…，２２３，…（図２０参照：文献３の
Ｆｉｇ．３Ａに対応する）が必要となる。このため、余
分なレジスタ回路部の存在によりチップサイズが増大
し、チップコストが高くなるという問題が発生する。
ブロックの消去を同時に行う方法が文献３：Ｅ．Ｈａｒ
ａｒｉ ｅｔ ａｌ．，“ＥＥＰＲＯＭ Ｓｙｓｔｅｍ
ｗｉｔｈ Ｅｒａｓｅ Ｓｅｃｔｏｒ Ｓｅｌｅｃ
ｔ，”ＵＳＰ ５，４１８，７５２，Ｍａｙ ２３，１
９９５．に提案されている。この技術はマルチブロック
消去（Ｓｅｌｅｃｔｉｖｅ Ｍｕｌｔｉｐｌｅ Ｓｅｃ
ｔｏｒ Ｅｒａｓｅ）と呼ばれており、同時に消去する
フラッシュメモリのセクター（ブロック）を選択的に指
定できるようにしたものである。しかし、上記マルチブ
ロック消去では、複数ブロックの消去を同時に行える反
面、消去するセクター（ブロック）を選択的に指定する
ためのセクター（ブロック）・アドレス・レジスタ（Ｒ
ＥＧ）２２１，…，２２３，…（図２０参照：文献３の
Ｆｉｇ．３Ａに対応する）が必要となる。このため、余
分なレジスタ回路部の存在によりチップサイズが増大
し、チップコストが高くなるという問題が発生する。
【００２２】なお、図２０において、２０９は図示しな
いコントローラと情報の伝達を行うための信号線、２１
１，…，２１３，…はセクター、２２５はコマンドレジ
スタ、２２７はシリアルインターフェイス、２２９はコ
マンドデコーダ、２３１はアドレスレジスタ、２３３は
デコーダ、２３５はデコード出力信号線、２３７は消去
イネーブル信号を転送するバス、２３９はレジスタ２２
１の出力、２５１は消去イネーブルコマンドが転送され
る信号線、２６１はリセット信号線である。上記コント
ローラには、コマンド・ラッチ・イネーブル信号ＣＬ
Ｅ，チップ・イネーブル信号／ＣＥ（符号の前に付した
“／”は反転信号、すなわちバーを意味する）、ライト
・イネーブル信号／ＷＥ、アドレス・ラッチ・イネーブ
ル信号ＡＬＥ、リード・イネーブル信号／ＲＥ等が供給
されており、これらの信号とコマンドＣＭ１，ＣＭ２，
ＣＭ３とに基づいて生成した信号を、各フラッシュＥＥ
ＰＲＯＭチップの信号線２０９を介してシリアルインタ
ーフェイス２２７に供給して動作を制御するようになっ
ている。
いコントローラと情報の伝達を行うための信号線、２１
１，…，２１３，…はセクター、２２５はコマンドレジ
スタ、２２７はシリアルインターフェイス、２２９はコ
マンドデコーダ、２３１はアドレスレジスタ、２３３は
デコーダ、２３５はデコード出力信号線、２３７は消去
イネーブル信号を転送するバス、２３９はレジスタ２２
１の出力、２５１は消去イネーブルコマンドが転送され
る信号線、２６１はリセット信号線である。上記コント
ローラには、コマンド・ラッチ・イネーブル信号ＣＬ
Ｅ，チップ・イネーブル信号／ＣＥ（符号の前に付した
“／”は反転信号、すなわちバーを意味する）、ライト
・イネーブル信号／ＷＥ、アドレス・ラッチ・イネーブ
ル信号ＡＬＥ、リード・イネーブル信号／ＲＥ等が供給
されており、これらの信号とコマンドＣＭ１，ＣＭ２，
ＣＭ３とに基づいて生成した信号を、各フラッシュＥＥ
ＰＲＯＭチップの信号線２０９を介してシリアルインタ
ーフェイス２２７に供給して動作を制御するようになっ
ている。
【００２３】また、上記複数ブロックの消去を同時に行
う方法は、図２１のタイミングチャートに示すように、
まず、消去するセクターを指定するためのコマンドＣＭ
１を入力するとともに、消去するセクター（ブロック）
・アドレスＡ８〜Ａ１５，Ａ１６〜Ａ２０を複数組（図
２１では３組の場合を示している）入力する。その後、
消去コマンドＣＭ２を入力して、ｔＭＢＥＲＡＳＥの期
間にセクター（ブロック）・アドレスで指定した複数の
セクターの消去を行う。消去動作後には、状態読み取り
コマンドＣＭ３を入力して消去確認読み出しを行う。こ
の消去確認読み出し動作によって、選択したセクター中
の全てのメモリセルのしきい値電圧が負になったことを
確認する。
う方法は、図２１のタイミングチャートに示すように、
まず、消去するセクターを指定するためのコマンドＣＭ
１を入力するとともに、消去するセクター（ブロック）
・アドレスＡ８〜Ａ１５，Ａ１６〜Ａ２０を複数組（図
２１では３組の場合を示している）入力する。その後、
消去コマンドＣＭ２を入力して、ｔＭＢＥＲＡＳＥの期
間にセクター（ブロック）・アドレスで指定した複数の
セクターの消去を行う。消去動作後には、状態読み取り
コマンドＣＭ３を入力して消去確認読み出しを行う。こ
の消去確認読み出し動作によって、選択したセクター中
の全てのメモリセルのしきい値電圧が負になったことを
確認する。
【００２４】このように、複数のセクター（ブロック）
を選択的に消去するためには、消去動作に先立って、消
去するセクターを指定するためのセクター（ブロック）
・アドレスＡ８〜Ａ１５，Ａ１６〜Ａ２０を複数組入力
する必要があり、このための時間及び複数アドレス入力
による処理の複雑化も無視できない問題となる。
を選択的に消去するためには、消去動作に先立って、消
去するセクターを指定するためのセクター（ブロック）
・アドレスＡ８〜Ａ１５，Ａ１６〜Ａ２０を複数組入力
する必要があり、このための時間及び複数アドレス入力
による処理の複雑化も無視できない問題となる。
【００２５】しかし、上記マルチブロック消去では、複
数ブロックの消去を同時に行える反面、消去するセクタ
ー（ブロック）を選択的に指定するためのセクター（ブ
ロック）・アドレス・レジスタ（ＲＥＧ）２２１，…，
２２３，…（文献３のＦｉｇ．３Ａ参照）がセクター
（ブロック）毎に必要となる。このため、余分なレジス
タ回路部の存在によりチップサイズが増大し、チップコ
ストが高くなる。しかも、上述したように、複数のセク
ター（ブロック）を選択的に消去するためには、消去動
作に先立って、消去するセクターを指定するためのセク
ター（ブロック）・アドレスＡ８〜Ａ１５，Ａ１６〜Ａ
２０を複数組入力する必要がある。このため、セクター
（ブロック）・アドレスＡ８〜Ａ１５，Ａ１６〜Ａ２０
を複数組入力する時間、及び複数アドレス入力によるデ
コード等の処理の複雑化も無視できない。
数ブロックの消去を同時に行える反面、消去するセクタ
ー（ブロック）を選択的に指定するためのセクター（ブ
ロック）・アドレス・レジスタ（ＲＥＧ）２２１，…，
２２３，…（文献３のＦｉｇ．３Ａ参照）がセクター
（ブロック）毎に必要となる。このため、余分なレジス
タ回路部の存在によりチップサイズが増大し、チップコ
ストが高くなる。しかも、上述したように、複数のセク
ター（ブロック）を選択的に消去するためには、消去動
作に先立って、消去するセクターを指定するためのセク
ター（ブロック）・アドレスＡ８〜Ａ１５，Ａ１６〜Ａ
２０を複数組入力する必要がある。このため、セクター
（ブロック）・アドレスＡ８〜Ａ１５，Ａ１６〜Ａ２０
を複数組入力する時間、及び複数アドレス入力によるデ
コード等の処理の複雑化も無視できない。
【００２６】
【発明が解決しようとする課題】上記のように従来の半
導体記憶装置は、１ブロック毎の消去動作と確認動作が
必要となるため、複数ブロックの消去を行うと消去時間
が長くなるという問題があった。この問題を解決するた
めに複数ブロックの同時消去を行おうとすると、消去す
るセクター（ブロック）を選択的に指定するためのセク
ター（ブロック）・アドレス・レジスタがセクター（ブ
ロック）毎に必要となり、チップコストが高くなる。ま
た、このレジスタにアドレスを入力するための時間が必
要となり、且つアドレス入力の複雑化を招くという問題
があった。
導体記憶装置は、１ブロック毎の消去動作と確認動作が
必要となるため、複数ブロックの消去を行うと消去時間
が長くなるという問題があった。この問題を解決するた
めに複数ブロックの同時消去を行おうとすると、消去す
るセクター（ブロック）を選択的に指定するためのセク
ター（ブロック）・アドレス・レジスタがセクター（ブ
ロック）毎に必要となり、チップコストが高くなる。ま
た、このレジスタにアドレスを入力するための時間が必
要となり、且つアドレス入力の複雑化を招くという問題
があった。
【００２７】この問題は、消去動作に限らず、メモリセ
ルアレイ中の複数のブロックを同時に選択して書き込み
を行ったり、テストを行う場合も同様である。
ルアレイ中の複数のブロックを同時に選択して書き込み
を行ったり、テストを行う場合も同様である。
【００２８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、チップコストの増加や
アドレス入力の複雑化を招くことなく、消去時間、書き
込み時間及びテスト時間等を短縮できる半導体記憶装置
を提供することにある。
ので、その目的とするところは、チップコストの増加や
アドレス入力の複雑化を招くことなく、消去時間、書き
込み時間及びテスト時間等を短縮できる半導体記憶装置
を提供することにある。
【００２９】また、本発明の他の目的は、チップサイズ
の増大やアドレス入力の複雑化を招くことなく、メモリ
セルアレイ中の複数のブロックに対して選択的に消去、
書き込み及びテスト等を行うことができる半導体記憶装
置を提供することにある。
の増大やアドレス入力の複雑化を招くことなく、メモリ
セルアレイ中の複数のブロックに対して選択的に消去、
書き込み及びテスト等を行うことができる半導体記憶装
置を提供することにある。
【００３０】本発明の更に他の目的は、チップサイズの
増大やアドレス入力の複雑化を招くことなく、選択ブロ
ックのサイズを自由に設定でき、メモリセルアレイ中の
複数のブロックに対して選択的に消去、書き込み及びテ
スト等を行うことができる半導体記憶装置を提供するこ
とにある。
増大やアドレス入力の複雑化を招くことなく、選択ブロ
ックのサイズを自由に設定でき、メモリセルアレイ中の
複数のブロックに対して選択的に消去、書き込み及びテ
スト等を行うことができる半導体記憶装置を提供するこ
とにある。
【００３１】
【課題を解決するための手段】本発明の請求項１に記載
した半導体記憶装置は、メモリセルがマトリックス配列
されたメモリセルアレイと、前記メモリセルアレイ中の
各メモリセルが行毎に接続されたワード線と、前記メモ
リセルアレイ中の各メモリセルが列毎に接続されたデー
タ線と、前記ワード線を選択する行選択手段と、前記デ
ータ線を選択する列選択手段と、制御データをラッチす
るラッチ手段を有し、アドレス信号に基づいて相補信号
を生成し、前記相補信号の複数の組み合わせで前記メモ
リセルアレイ中の１つのアドレスを指定する内部アドレ
ス信号生成手段と、外部からの制御により、前記ラッチ
手段に選択的に制御データをラッチさせるデータ設定手
段と、前記ラッチ手段にラッチされている制御データに
応じて、前記内部アドレス信号生成手段から出力される
相補信号を同一論理レベルに設定する内部アドレス信号
設定手段とを具備することを特徴としている。
した半導体記憶装置は、メモリセルがマトリックス配列
されたメモリセルアレイと、前記メモリセルアレイ中の
各メモリセルが行毎に接続されたワード線と、前記メモ
リセルアレイ中の各メモリセルが列毎に接続されたデー
タ線と、前記ワード線を選択する行選択手段と、前記デ
ータ線を選択する列選択手段と、制御データをラッチす
るラッチ手段を有し、アドレス信号に基づいて相補信号
を生成し、前記相補信号の複数の組み合わせで前記メモ
リセルアレイ中の１つのアドレスを指定する内部アドレ
ス信号生成手段と、外部からの制御により、前記ラッチ
手段に選択的に制御データをラッチさせるデータ設定手
段と、前記ラッチ手段にラッチされている制御データに
応じて、前記内部アドレス信号生成手段から出力される
相補信号を同一論理レベルに設定する内部アドレス信号
設定手段とを具備することを特徴としている。
【００３２】請求項２に記載したように、請求項１に記
載の半導体記憶装置において、前記メモリセルは、半導
体基板上に形成された電気的に書き換え可能なメモリセ
ルを含むメモリセルユニットがマトリックス配列されて
形成されることを特徴とする。
載の半導体記憶装置において、前記メモリセルは、半導
体基板上に形成された電気的に書き換え可能なメモリセ
ルを含むメモリセルユニットがマトリックス配列されて
形成されることを特徴とする。
【００３３】請求項３に記載したように、請求項１また
は２に記載の半導体記憶装置において、前記内部アドレ
ス信号設定手段は、消去モード、書き込みモード及びテ
ストモードの少なくともいずれか１つのモード時に、前
記相補信号を同一論理レベルに設定することを特徴とす
る。
は２に記載の半導体記憶装置において、前記内部アドレ
ス信号設定手段は、消去モード、書き込みモード及びテ
ストモードの少なくともいずれか１つのモード時に、前
記相補信号を同一論理レベルに設定することを特徴とす
る。
【００３４】請求項４に記載したように、請求項１また
は２に記載の半導体記憶装置において、前記内部アドレ
ス信号設定手段は、選択するブロックのサイズと選択開
始ブロックを示す信号をラッチし、前記ラッチしたブロ
ックのサイズと選択開始ブロックを示す信号をデコード
して、ブロックの多重選択を行うための制御信号を生成
し、前記行選択手段に供給することを特徴とする。
は２に記載の半導体記憶装置において、前記内部アドレ
ス信号設定手段は、選択するブロックのサイズと選択開
始ブロックを示す信号をラッチし、前記ラッチしたブロ
ックのサイズと選択開始ブロックを示す信号をデコード
して、ブロックの多重選択を行うための制御信号を生成
し、前記行選択手段に供給することを特徴とする。
【００３５】請求項５に記載したように、請求項１また
は２に記載の半導体記憶装置において、前記内部アドレ
ス信号設定手段は、選択するブロックのサイズを示す信
号をラッチするブロック・サイズ・バッファと、前記ブ
ロック・サイズ・バッファの出力信号と選択開始ブロッ
クを示す信号をデコードしてブロックの多重選択を行う
ための制御信号を生成し、前記行選択手段に供給するブ
ロック・アドレス・プリデコーダとを含むことを特徴と
する。
は２に記載の半導体記憶装置において、前記内部アドレ
ス信号設定手段は、選択するブロックのサイズを示す信
号をラッチするブロック・サイズ・バッファと、前記ブ
ロック・サイズ・バッファの出力信号と選択開始ブロッ
クを示す信号をデコードしてブロックの多重選択を行う
ための制御信号を生成し、前記行選択手段に供給するブ
ロック・アドレス・プリデコーダとを含むことを特徴と
する。
【００３６】請求項６に記載したように、請求項１また
は２に記載の半導体記憶装置において、前記内部アドレ
ス信号設定手段は、選択するブロックのアドレスをラッ
チするラッチ回路と、前記ラッチ回路のラッチデータに
応じて前記内部アドレス信号生成手段から出力される相
補信号を同一論理レベルに設定するか否かを決定する論
理回路とを含むことを特徴とする。
は２に記載の半導体記憶装置において、前記内部アドレ
ス信号設定手段は、選択するブロックのアドレスをラッ
チするラッチ回路と、前記ラッチ回路のラッチデータに
応じて前記内部アドレス信号生成手段から出力される相
補信号を同一論理レベルに設定するか否かを決定する論
理回路とを含むことを特徴とする。
【００３７】請求項７に記載したように、請求項１また
は２に記載の半導体記憶装置において、前記内部アドレ
ス信号設定手段は、前記メモリセルアレイの選択するロ
ウアドレスをラッチするラッチ回路と、前記ラッチ回路
のラッチデータに応じて前記内部アドレス信号生成手段
から出力される相補信号を同一論理レベルに設定するか
否かを決定する論理回路とを含むことを特徴とする。
は２に記載の半導体記憶装置において、前記内部アドレ
ス信号設定手段は、前記メモリセルアレイの選択するロ
ウアドレスをラッチするラッチ回路と、前記ラッチ回路
のラッチデータに応じて前記内部アドレス信号生成手段
から出力される相補信号を同一論理レベルに設定するか
否かを決定する論理回路とを含むことを特徴とする。
【００３８】また、本発明の請求項８に記載した不揮発
性半導体記憶装置は、半導体基板上に形成された電気的
に書き換え可能なメモリセルを含むメモリセルユニット
が構成され、このメモリセルユニットがマトリックス配
列されたメモリセルアレイと、前記メモリセルアレイ中
の各メモリセルが行毎に接続されたワード線と、前記メ
モリセルアレイ中の各メモリセルユニットが列毎に接続
されたデータ線と、前記ワード線を選択する行選択手段
と、前記データ線を選択する列選択手段と、前記メモリ
セルアレイが複数に分割されて形成されたブロック毎に
前記行選択手段を選択するブロック選択手段と、前記デ
ータ線に接続されたメモリセルへのデータの書き込みを
行うためのバッファ回路とを具備し、前記電気的に書き
換え可能なメモリセルのデータの消去の際、一組のブロ
ックアドレスの入力で指定されたブロックを含む複数の
ブロックを前記ブロック選択手段により同時に選択し、
この選択したブロック内の全てのメモリセルのデータを
消去することを特徴としている。
性半導体記憶装置は、半導体基板上に形成された電気的
に書き換え可能なメモリセルを含むメモリセルユニット
が構成され、このメモリセルユニットがマトリックス配
列されたメモリセルアレイと、前記メモリセルアレイ中
の各メモリセルが行毎に接続されたワード線と、前記メ
モリセルアレイ中の各メモリセルユニットが列毎に接続
されたデータ線と、前記ワード線を選択する行選択手段
と、前記データ線を選択する列選択手段と、前記メモリ
セルアレイが複数に分割されて形成されたブロック毎に
前記行選択手段を選択するブロック選択手段と、前記デ
ータ線に接続されたメモリセルへのデータの書き込みを
行うためのバッファ回路とを具備し、前記電気的に書き
換え可能なメモリセルのデータの消去の際、一組のブロ
ックアドレスの入力で指定されたブロックを含む複数の
ブロックを前記ブロック選択手段により同時に選択し、
この選択したブロック内の全てのメモリセルのデータを
消去することを特徴としている。
【００３９】請求項９に記載したように、請求項８に記
載の不揮発性半導体記憶装置において、前記電気的に書
き換え可能なメモリセルのデータの消去の際、前記ブロ
ックアドレスを先頭アドレスとする複数のアドレスの多
重選択により、アドレスの連続する複数のブロックを同
時に選択することを特徴とする。
載の不揮発性半導体記憶装置において、前記電気的に書
き換え可能なメモリセルのデータの消去の際、前記ブロ
ックアドレスを先頭アドレスとする複数のアドレスの多
重選択により、アドレスの連続する複数のブロックを同
時に選択することを特徴とする。
【００４０】請求項１０に記載したように、請求項８ま
たは９に記載の不揮発性半導体記憶装置において、前記
電気的に書き換え可能なメモリセルのデータの消去の
際、前記一組のブロックアドレスの入力で選択される複
数のブロックの個数は、ｎを整数とした場合に２のｎ乗
であることを特徴とする。
たは９に記載の不揮発性半導体記憶装置において、前記
電気的に書き換え可能なメモリセルのデータの消去の
際、前記一組のブロックアドレスの入力で選択される複
数のブロックの個数は、ｎを整数とした場合に２のｎ乗
であることを特徴とする。
【００４１】請求項１１に記載したように、請求項１０
に記載の不揮発性半導体記憶装置において、前記複数の
ブロックの個数は固定されていることを特徴とする。
に記載の不揮発性半導体記憶装置において、前記複数の
ブロックの個数は固定されていることを特徴とする。
【００４２】更に、本発明の請求項１２に記載した不揮
発性半導体記憶装置は、半導体基板上に形成された電気
的に書き換え可能なメモリセルを含むメモリセルユニッ
トが構成され、このメモリセルユニットがマトリックス
配列されたメモリセルアレイと、前記メモリセルアレイ
中の各メモリセルが行毎に接続されたワード線と、前記
メモリセルアレイ中の各メモリセルユニットが列毎に接
続されたデータ線と、前記ワード線を選択する行選択手
段と、前記データ線を選択する列選択手段と、前記メモ
リセルアレイが複数に分割されて形成されたブロック毎
に前記行選択手段を選択するブロック選択手段と、前記
データ線に接続されたメモリセルへのデータの書き込み
を行うためのバッファ回路とを具備し、前記電気的に書
き換え可能なメモリセルのデータの消去の際、消去する
ブロックサイズ及び一組のブロックアドレスの入力で指
定された複数のブロックを前記ブロック選択手段により
同時に選択し、この選択したブロック内の全てのメモリ
セルのデータを消去することを特徴としている。
発性半導体記憶装置は、半導体基板上に形成された電気
的に書き換え可能なメモリセルを含むメモリセルユニッ
トが構成され、このメモリセルユニットがマトリックス
配列されたメモリセルアレイと、前記メモリセルアレイ
中の各メモリセルが行毎に接続されたワード線と、前記
メモリセルアレイ中の各メモリセルユニットが列毎に接
続されたデータ線と、前記ワード線を選択する行選択手
段と、前記データ線を選択する列選択手段と、前記メモ
リセルアレイが複数に分割されて形成されたブロック毎
に前記行選択手段を選択するブロック選択手段と、前記
データ線に接続されたメモリセルへのデータの書き込み
を行うためのバッファ回路とを具備し、前記電気的に書
き換え可能なメモリセルのデータの消去の際、消去する
ブロックサイズ及び一組のブロックアドレスの入力で指
定された複数のブロックを前記ブロック選択手段により
同時に選択し、この選択したブロック内の全てのメモリ
セルのデータを消去することを特徴としている。
【００４３】更にまた、本発明の請求項１３に記載した
不揮発性半導体記憶装置は、半導体基板上に形成された
電気的に書き換え可能なメモリセルが複数個直列接続さ
れてＮＡＮＤセル列が構成され、このＮＡＮＤセル列が
マトリックス配列されたメモリセルアレイと、前記メモ
リセルアレイ中の各メモリセルが行毎に接続されたワー
ド線と、前記メモリセルアレイ中の各ＮＡＮＤセル列が
列毎に接続されたビット線と、前記各ＮＡＮＤセル列と
前記各ビット線との間に設けられ、前記各ＮＡＮＤセル
列を選択するための選択ゲートと、前記ビット線と交差
して配設され、前記各選択ゲートを制御して前記各ＮＡ
ＮＤセル列を前記ビット線に選択的に接続する選択ゲー
ト線と、前記ワード線及び前記選択ゲート線を選択する
行選択手段と、前記ビット線を選択する列選択手段と、
前記メモリセルアレイが複数に分割されて形成されたブ
ロック毎に前記行選択手段を選択するブロック選択手段
と、前記ビット線に前記選択ゲートを介して接続された
メモリセルへのデータの書き込みを行うためのバッファ
回路とを具備し、前記電気的に書き換え可能なメモリセ
ルのデータの消去の際、消去するブロックサイズ及び一
組のブロックアドレスの入力で指定された複数のブロッ
クを前記ブロック選択手段により同時に選択し、この選
択したブロック内の全てのメモリセルのデータを消去す
ることを特徴としている。
不揮発性半導体記憶装置は、半導体基板上に形成された
電気的に書き換え可能なメモリセルが複数個直列接続さ
れてＮＡＮＤセル列が構成され、このＮＡＮＤセル列が
マトリックス配列されたメモリセルアレイと、前記メモ
リセルアレイ中の各メモリセルが行毎に接続されたワー
ド線と、前記メモリセルアレイ中の各ＮＡＮＤセル列が
列毎に接続されたビット線と、前記各ＮＡＮＤセル列と
前記各ビット線との間に設けられ、前記各ＮＡＮＤセル
列を選択するための選択ゲートと、前記ビット線と交差
して配設され、前記各選択ゲートを制御して前記各ＮＡ
ＮＤセル列を前記ビット線に選択的に接続する選択ゲー
ト線と、前記ワード線及び前記選択ゲート線を選択する
行選択手段と、前記ビット線を選択する列選択手段と、
前記メモリセルアレイが複数に分割されて形成されたブ
ロック毎に前記行選択手段を選択するブロック選択手段
と、前記ビット線に前記選択ゲートを介して接続された
メモリセルへのデータの書き込みを行うためのバッファ
回路とを具備し、前記電気的に書き換え可能なメモリセ
ルのデータの消去の際、消去するブロックサイズ及び一
組のブロックアドレスの入力で指定された複数のブロッ
クを前記ブロック選択手段により同時に選択し、この選
択したブロック内の全てのメモリセルのデータを消去す
ることを特徴としている。
【００４４】請求項１４に記載したように、請求項１２
または１３に記載の不揮発性半導体記憶装置において、
前記電気的に書き換え可能なメモリセルのデータの消去
の際、前記ブロックアドレスを先頭アドレスとする複数
のアドレスの多重選択により、アドレスの連続する複数
のブロックを同時に選択することを特徴とする。
または１３に記載の不揮発性半導体記憶装置において、
前記電気的に書き換え可能なメモリセルのデータの消去
の際、前記ブロックアドレスを先頭アドレスとする複数
のアドレスの多重選択により、アドレスの連続する複数
のブロックを同時に選択することを特徴とする。
【００４５】請求項１５に記載したように、請求項１２
ないし１４いずれか１つの項に記載の不揮発性半導体記
憶装置において、前記電気的に書き換え可能なメモリセ
ルのデータの消去の際、前記消去するブロックサイズの
入力により選択される複数のブロックの個数は、ｎを整
数とした場合に２のｎ乗であることを特徴とする。
ないし１４いずれか１つの項に記載の不揮発性半導体記
憶装置において、前記電気的に書き換え可能なメモリセ
ルのデータの消去の際、前記消去するブロックサイズの
入力により選択される複数のブロックの個数は、ｎを整
数とした場合に２のｎ乗であることを特徴とする。
【００４６】また、本発明の請求項１６に記載したフラ
ッシュメモリは、電気的に書き換え可能なメモリセルが
マトリックス配列され、複数のブロックに分割されたメ
モリセルアレイと、前記メモリセルアレイの各ブロック
を選択するブロック選択手段と、前記ブロック選択手段
で選択されたブロック中のメモリセルの行を選択する行
選択手段と、前記メモリセルアレイ中のメモリセルの列
を選択する列選択手段とを具備し、データの消去の際
に、ブロックアドレスが入力され、消去モードを指示す
る信号が入力されている時に、前記行選択手段を制御し
て複数のアドレスを多重選択させることにより、前記ブ
ロックアドレスを先頭アドレスとする連続した２のｎ
（ｎは正の整数）乗個のブロックを選択し、前記ブロッ
クアドレスで指定されたブロックを含む２のｎ乗個のブ
ロック中のメモリセルのデータを実質的に同時に消去す
ることを特徴としている。
ッシュメモリは、電気的に書き換え可能なメモリセルが
マトリックス配列され、複数のブロックに分割されたメ
モリセルアレイと、前記メモリセルアレイの各ブロック
を選択するブロック選択手段と、前記ブロック選択手段
で選択されたブロック中のメモリセルの行を選択する行
選択手段と、前記メモリセルアレイ中のメモリセルの列
を選択する列選択手段とを具備し、データの消去の際
に、ブロックアドレスが入力され、消去モードを指示す
る信号が入力されている時に、前記行選択手段を制御し
て複数のアドレスを多重選択させることにより、前記ブ
ロックアドレスを先頭アドレスとする連続した２のｎ
（ｎは正の整数）乗個のブロックを選択し、前記ブロッ
クアドレスで指定されたブロックを含む２のｎ乗個のブ
ロック中のメモリセルのデータを実質的に同時に消去す
ることを特徴としている。
【００４７】本発明の請求項１７に記載したフラッシュ
メモリは、電気的に書き換え可能なメモリセルがマトリ
ックス配列され、複数のブロックに分割されたメモリセ
ルアレイと、前記メモリセルアレイの各ブロックを選択
するブロック選択手段と、前記ブロック選択手段で選択
されたブロック中のメモリセルの行を選択する行選択手
段と、前記メモリセルアレイ中のメモリセルの列を選択
する列選択手段とを具備し、データの消去の際に、消去
するブロックサイズを指示する信号及びブロックアドレ
スが入力され、前記行選択手段を制御して複数のアドレ
スを多重選択させることにより、前記ブロックアドレス
を先頭アドレスとする連続した２のｎ（ｎは正の整数）
乗個のブロックを選択し、前記ブロックアドレスで指定
されたブロックを含む前記ブロックサイズで指示された
所定の２のｎ乗個のブロック中のメモリセルのデータを
実質的に同時に消去することを特徴としている。
メモリは、電気的に書き換え可能なメモリセルがマトリ
ックス配列され、複数のブロックに分割されたメモリセ
ルアレイと、前記メモリセルアレイの各ブロックを選択
するブロック選択手段と、前記ブロック選択手段で選択
されたブロック中のメモリセルの行を選択する行選択手
段と、前記メモリセルアレイ中のメモリセルの列を選択
する列選択手段とを具備し、データの消去の際に、消去
するブロックサイズを指示する信号及びブロックアドレ
スが入力され、前記行選択手段を制御して複数のアドレ
スを多重選択させることにより、前記ブロックアドレス
を先頭アドレスとする連続した２のｎ（ｎは正の整数）
乗個のブロックを選択し、前記ブロックアドレスで指定
されたブロックを含む前記ブロックサイズで指示された
所定の２のｎ乗個のブロック中のメモリセルのデータを
実質的に同時に消去することを特徴としている。
【００４８】請求項１８に記載したように、請求項１７
に記載したフラッシュメモリにおいて、消去するブロッ
クの個数が２のｎ乗個以外の時に、２のｎ乗個のブロッ
クサイズずつ複数サイクルに分けて消去を行うことを特
徴とする。
に記載したフラッシュメモリにおいて、消去するブロッ
クの個数が２のｎ乗個以外の時に、２のｎ乗個のブロッ
クサイズずつ複数サイクルに分けて消去を行うことを特
徴とする。
【００４９】請求項１のような構成によれば、相補信号
を同一レベルに設定することによってアドレスを多重選
択するので、チップコストの増加やアドレス入力の複雑
化を招くことなく、消去時間、書き込み時間及びテスト
時間等を短縮できる。また、チップサイズの増大やアド
レス入力の複雑化を招くことなく、メモリセルアレイ中
の複数のブロックに対して選択的に消去、書き込み及び
テスト等を行うことができる。更に、チップサイズの増
大やアドレス入力の複雑化を招くことなく、選択ブロッ
クのサイズを自由に設定でき、メモリセルアレイ中の複
数のブロックに対して選択的に消去、書き込み及びテス
ト等を行うことができる。
を同一レベルに設定することによってアドレスを多重選
択するので、チップコストの増加やアドレス入力の複雑
化を招くことなく、消去時間、書き込み時間及びテスト
時間等を短縮できる。また、チップサイズの増大やアド
レス入力の複雑化を招くことなく、メモリセルアレイ中
の複数のブロックに対して選択的に消去、書き込み及び
テスト等を行うことができる。更に、チップサイズの増
大やアドレス入力の複雑化を招くことなく、選択ブロッ
クのサイズを自由に設定でき、メモリセルアレイ中の複
数のブロックに対して選択的に消去、書き込み及びテス
ト等を行うことができる。
【００５０】請求項２に示すように、メモリセルは、例
えば電気的に書き換え可能なメモリセルユニットがマト
リックス配置されて形成される。
えば電気的に書き換え可能なメモリセルユニットがマト
リックス配置されて形成される。
【００５１】請求項３に示すように、消去モード、書き
込みモード及びテストモードの少なくともいずれか１つ
のモード時に、内部アドレス信号設定手段で相補信号を
同一論理レベルに設定すれば、複数のメモリセルを同時
に選択した状態で消去、書き込み、あるいはテストを行
うことができ、消去時間、書き込み時間、あるいはテス
ト時間を短縮できる。
込みモード及びテストモードの少なくともいずれか１つ
のモード時に、内部アドレス信号設定手段で相補信号を
同一論理レベルに設定すれば、複数のメモリセルを同時
に選択した状態で消去、書き込み、あるいはテストを行
うことができ、消去時間、書き込み時間、あるいはテス
ト時間を短縮できる。
【００５２】請求項４に示すように、内部アドレス信号
設定手段でブロックの多重選択を行うための制御信号を
生成して行選択手段に供給すれば、メモリセルアレイ中
の複数のブロックを同時に選択することができる。
設定手段でブロックの多重選択を行うための制御信号を
生成して行選択手段に供給すれば、メモリセルアレイ中
の複数のブロックを同時に選択することができる。
【００５３】請求項５に示すように、内部アドレス信号
設定手段は、例えばブロック・サイズ・バッファとブロ
ック・アドレス・プリデコーダとで構成できる。
設定手段は、例えばブロック・サイズ・バッファとブロ
ック・アドレス・プリデコーダとで構成できる。
【００５４】請求項６及び請求項７に示すように、内部
アドレス信号設定手段は、ラッチ回路と論理回路とで構
成しても良い。
アドレス信号設定手段は、ラッチ回路と論理回路とで構
成しても良い。
【００５５】請求項８のような構成によれば、データの
消去時に、一組のブロックアドレスを入力することによ
って複数の消去ブロックを選択し、選択したブロック内
の全てのメモリセルのデータを同時に消去するので、消
去時間を短縮できる。しかも、セクター（ブロック）・
アドレス・レジスタは不要であるので、チップサイズの
増大を抑制でき、チップコストを低減できる。
消去時に、一組のブロックアドレスを入力することによ
って複数の消去ブロックを選択し、選択したブロック内
の全てのメモリセルのデータを同時に消去するので、消
去時間を短縮できる。しかも、セクター（ブロック）・
アドレス・レジスタは不要であるので、チップサイズの
増大を抑制でき、チップコストを低減できる。
【００５６】請求項９に示すように、アドレスの多重選
択により連続する複数のブロックを同時に選択すれば、
比較的簡単な回路を追加するのみで消去の対象となる複
数のブロックを選択できる。
択により連続する複数のブロックを同時に選択すれば、
比較的簡単な回路を追加するのみで消去の対象となる複
数のブロックを選択できる。
【００５７】請求項１０に示すように、消去するブロッ
クを２のｎ乗個の単位で選択すれば、消去の対象となる
ブロックの選択をより簡単化できる。
クを２のｎ乗個の単位で選択すれば、消去の対象となる
ブロックの選択をより簡単化できる。
【００５８】請求項１１に示すように、ブロックの個数
を固定しても良い。
を固定しても良い。
【００５９】請求項１２及び請求項１３のような構成に
よれば、複数の消去ブロックを同時に選択し、選択した
ブロック内の全てのメモリセルのデータを同時に消去で
きるので、消去時間を大幅に短縮化できる。しかも、ユ
ーザがチップの外部から所望の消去ブロックサイズを入
力することにより自由に消去ブロックサイズの変更が可
能である。これによって、不揮発性半導体記憶装置にお
ける書き換えスピードを高速化でき、製造者側において
もテスト時間の短縮化が図れ、テストコストの低減化に
繋がる。また、ランダムな複数のブロックを選択的に同
時に消去することはできないが、ブロック・アドレス・
レジスタが不要となるため、その分回路構成を簡単化で
き、チップサイズの縮小化が図れ、チップコストの低減
化となる。更に、消去ブロック・アドレスを全て入力す
る必要がないため、アドレス入力のシステムを簡略化で
きる。
よれば、複数の消去ブロックを同時に選択し、選択した
ブロック内の全てのメモリセルのデータを同時に消去で
きるので、消去時間を大幅に短縮化できる。しかも、ユ
ーザがチップの外部から所望の消去ブロックサイズを入
力することにより自由に消去ブロックサイズの変更が可
能である。これによって、不揮発性半導体記憶装置にお
ける書き換えスピードを高速化でき、製造者側において
もテスト時間の短縮化が図れ、テストコストの低減化に
繋がる。また、ランダムな複数のブロックを選択的に同
時に消去することはできないが、ブロック・アドレス・
レジスタが不要となるため、その分回路構成を簡単化で
き、チップサイズの縮小化が図れ、チップコストの低減
化となる。更に、消去ブロック・アドレスを全て入力す
る必要がないため、アドレス入力のシステムを簡略化で
きる。
【００６０】請求項１４に示すように、一組のブロック
アドレスを入力し、アドレスの多重選択により連続する
複数のブロックを選択すれば、比較的簡単な回路を追加
するのみで消去の対象となる複数のブロックを同時に選
択できる。
アドレスを入力し、アドレスの多重選択により連続する
複数のブロックを選択すれば、比較的簡単な回路を追加
するのみで消去の対象となる複数のブロックを同時に選
択できる。
【００６１】請求項１５に示すように、消去するブロッ
クを２のｎ乗個の単位で選択すれば、消去の対象となる
ブロックの選択をより簡単化できる。
クを２のｎ乗個の単位で選択すれば、消去の対象となる
ブロックの選択をより簡単化できる。
【００６２】請求項１６のような構成によれば、データ
の消去時に、一組のブロックアドレスを入力することに
よって複数の消去ブロックを選択し、選択したブロック
内の全てのメモリセルのデータを消去するので、消去時
間を短縮できる。しかも、ブロック・アドレス・レジス
タは不要であるので、チップサイズの増大を抑制でき、
チップコストを低減できる。
の消去時に、一組のブロックアドレスを入力することに
よって複数の消去ブロックを選択し、選択したブロック
内の全てのメモリセルのデータを消去するので、消去時
間を短縮できる。しかも、ブロック・アドレス・レジス
タは不要であるので、チップサイズの増大を抑制でき、
チップコストを低減できる。
【００６３】請求項１７のような構成によれば、複数の
消去ブロックを同時に選択し、選択したブロック内の全
てのメモリセルのデータを実質的に同時に消去できるの
で、消去時間を大幅に短縮化できる。しかも、ユーザが
チップの外部から所望の消去ブロックサイズを入力する
ことにより自由に消去ブロックサイズの変更が可能であ
る。これによって、不揮発性半導体記憶装置における書
き換えスピードを高速化でき、製造者側においてもテス
ト時間の短縮化が図れ、テストコストの低減化に繋が
る。また、ランダムな複数のブロックを選択的に同時に
消去することはできないが、ブロック・アドレス・レジ
スタが不要となるため、その分回路構成を簡単化でき、
チップサイズの縮小化が図れ、チップコストの低減化と
なる。更に、消去ブロック・アドレスを全て入力する必
要がないため、アドレス入力のシステムを簡略化でき
る。
消去ブロックを同時に選択し、選択したブロック内の全
てのメモリセルのデータを実質的に同時に消去できるの
で、消去時間を大幅に短縮化できる。しかも、ユーザが
チップの外部から所望の消去ブロックサイズを入力する
ことにより自由に消去ブロックサイズの変更が可能であ
る。これによって、不揮発性半導体記憶装置における書
き換えスピードを高速化でき、製造者側においてもテス
ト時間の短縮化が図れ、テストコストの低減化に繋が
る。また、ランダムな複数のブロックを選択的に同時に
消去することはできないが、ブロック・アドレス・レジ
スタが不要となるため、その分回路構成を簡単化でき、
チップサイズの縮小化が図れ、チップコストの低減化と
なる。更に、消去ブロック・アドレスを全て入力する必
要がないため、アドレス入力のシステムを簡略化でき
る。
【００６４】請求項１８に示すように、２のｎ乗個のブ
ロックサイズずつ複数サイクルに分けて消去を行えば、
消去するブロックサイズが２のｎ乗個以外の時にも容易
に対応でき、消去ブロックの選択の自由度を高くでき
る。
ロックサイズずつ複数サイクルに分けて消去を行えば、
消去するブロックサイズが２のｎ乗個以外の時にも容易
に対応でき、消去ブロックの選択の自由度を高くでき
る。
【００６５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００６６】図１は、本発明の第１の実施の形態に係る
不揮発性半導体記憶装置について説明するためのもの
で、６４ＭビットのＮＡＮＤ型ＥＥＰＲＯＭの概略構成
を示すブロック図である。
不揮発性半導体記憶装置について説明するためのもの
で、６４ＭビットのＮＡＮＤ型ＥＥＰＲＯＭの概略構成
を示すブロック図である。
【００６７】このＥＥＰＲＯＭは、メモリセルアレイ１
１、シリアルインターフェイス回路１２、ロウアドレス
バッファ１３、ロウプリデコーダ１４、ロウデコーダ
（行選択手段）１５、コマンドレジスタ１６、コマンド
デコーダ１７、カラムアドレスバッファ１８、カラムデ
コーダ（列選択手段）１９、ページバッファ２０、ブロ
ック・サイズ・バッファ２１、ブロック・アドレス・プ
リデコーダ２２、ワード線及びセレクトゲートドライバ
２３及び制御回路２４等を含んで構成されている。
１、シリアルインターフェイス回路１２、ロウアドレス
バッファ１３、ロウプリデコーダ１４、ロウデコーダ
（行選択手段）１５、コマンドレジスタ１６、コマンド
デコーダ１７、カラムアドレスバッファ１８、カラムデ
コーダ（列選択手段）１９、ページバッファ２０、ブロ
ック・サイズ・バッファ２１、ブロック・アドレス・プ
リデコーダ２２、ワード線及びセレクトゲートドライバ
２３及び制御回路２４等を含んで構成されている。
【００６８】上記メモリセルアレイ１１は、１０２４個
のブロックＢＬＫ１〜ＢＬＫ１０２４に分割されてい
る。各ブロックＢＬＫ１〜ＢＬＫ１０２４中には、図２
に示すようにＮＡＮＤセルがマトリックス配列されてい
る。各ＮＡＮＤセルは、複数個（ここでは１６個の場合
を示す）のメモリセルＭＣ，ＭＣ，…が隣接するもの同
士でソース・ドレインを共有する形で直列接続されて形
成されている。ＮＡＮＤセル列の一端側のドレインは、
それぞれ選択ゲートトランジスタＳＴ１を介してビット
線（データ線）ＢＬ（ＢＬ０〜ＢＬ４２２３）に接続さ
れる。ＮＡＮＤセル列の他端側のソースは選択ゲートト
ランジスタＳＴ２を介して共通ソース線ＣＳＬに接続さ
れている。メモリセルアレイ１１の行方向に沿って延設
された選択ゲート線ＳＳＬ，ＧＳＬはそれぞれ、同一行
の選択ゲートトランジスタＳＴ１，ＳＴ２のゲートに接
続される。同じく、メモリセルアレイ１１の行方向に沿
って延設されたワード線ＷＬ０〜ＷＬ１５はそれぞれ、
同一行のメモリセルＭＣ，ＭＣ，…の制御ゲートに接続
される。
のブロックＢＬＫ１〜ＢＬＫ１０２４に分割されてい
る。各ブロックＢＬＫ１〜ＢＬＫ１０２４中には、図２
に示すようにＮＡＮＤセルがマトリックス配列されてい
る。各ＮＡＮＤセルは、複数個（ここでは１６個の場合
を示す）のメモリセルＭＣ，ＭＣ，…が隣接するもの同
士でソース・ドレインを共有する形で直列接続されて形
成されている。ＮＡＮＤセル列の一端側のドレインは、
それぞれ選択ゲートトランジスタＳＴ１を介してビット
線（データ線）ＢＬ（ＢＬ０〜ＢＬ４２２３）に接続さ
れる。ＮＡＮＤセル列の他端側のソースは選択ゲートト
ランジスタＳＴ２を介して共通ソース線ＣＳＬに接続さ
れている。メモリセルアレイ１１の行方向に沿って延設
された選択ゲート線ＳＳＬ，ＧＳＬはそれぞれ、同一行
の選択ゲートトランジスタＳＴ１，ＳＴ２のゲートに接
続される。同じく、メモリセルアレイ１１の行方向に沿
って延設されたワード線ＷＬ０〜ＷＬ１５はそれぞれ、
同一行のメモリセルＭＣ，ＭＣ，…の制御ゲートに接続
される。
【００６９】各メモリセルＭＣは、図３に示すように、
半導体基板１上に、トンネル絶縁膜２、浮遊ゲート（電
荷蓄積層）３、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−
Ｏｘｉｄｅ）膜４及び制御ゲート５が積層されたＭＯＳ
ＦＥＴ構造を有している。そして、隣接するメモリセル
ＭＣ，ＭＣ，…同士でソース・ドレイン６，７を共有す
る形で直列接続されている。
半導体基板１上に、トンネル絶縁膜２、浮遊ゲート（電
荷蓄積層）３、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−
Ｏｘｉｄｅ）膜４及び制御ゲート５が積層されたＭＯＳ
ＦＥＴ構造を有している。そして、隣接するメモリセル
ＭＣ，ＭＣ，…同士でソース・ドレイン６，７を共有す
る形で直列接続されている。
【００７０】上記シリアルインターフェイス回路１２に
は各種のコマンド、アドレス、及び書き込みを行うセル
データ等が入力され、上記メモリセルアレイ１１から読
み出されてページバッファ２０中のラッチ回路にラッチ
されたセルデータが出力されるようになっている。この
シリアルインターフェイス回路１２に入力されたロウア
ドレスはロウアドレスバッファ１３に供給されてラッチ
され、カラムアドレスはカラムアドレスバッファ１８に
供給されてラッチされる。また、コマンドはコマンドレ
ジスタ１６に供給されてラッチされ、消去ブロックサイ
ズを指定するための信号はブロック・サイズ・バッファ
２１に供給されてラッチされる。上記ロウアドレスバッ
ファ１３にラッチされたロウアドレスはロウプリデコー
ダ１４でプリデコードされ、このプリデコード信号がロ
ウデコーダ１５に供給されてデコードされる。このロウ
デコーダ１５から出力されるデコード信号は、メモリセ
ルアレイ１１の選択されたブロック中のワード線及び選
択ゲート線にそれぞれ供給される。
は各種のコマンド、アドレス、及び書き込みを行うセル
データ等が入力され、上記メモリセルアレイ１１から読
み出されてページバッファ２０中のラッチ回路にラッチ
されたセルデータが出力されるようになっている。この
シリアルインターフェイス回路１２に入力されたロウア
ドレスはロウアドレスバッファ１３に供給されてラッチ
され、カラムアドレスはカラムアドレスバッファ１８に
供給されてラッチされる。また、コマンドはコマンドレ
ジスタ１６に供給されてラッチされ、消去ブロックサイ
ズを指定するための信号はブロック・サイズ・バッファ
２１に供給されてラッチされる。上記ロウアドレスバッ
ファ１３にラッチされたロウアドレスはロウプリデコー
ダ１４でプリデコードされ、このプリデコード信号がロ
ウデコーダ１５に供給されてデコードされる。このロウ
デコーダ１５から出力されるデコード信号は、メモリセ
ルアレイ１１の選択されたブロック中のワード線及び選
択ゲート線にそれぞれ供給される。
【００７１】上記カラムアドレスバッファ１８にラッチ
されたカラムアドレスは、カラムデコーダ１９に供給さ
れてデコードされ、ページバッファ２０に供給される。
このページバッファ２０中にはラッチ回路が設けられて
おり、上記シリアルインターフェイス回路１２に入力さ
れた書き込みを行うセルデータがラッチされるととも
に、上記メモリセルアレイ１１中の選択されたブロック
から各ビット線に読み出されたセルデータがラッチされ
る。上記コマンドレジスタ１６に供給されたコマンドは
コマンドデコーダ１７でデコードされ、このデコード信
号が制御回路２４に供給される。制御回路２４には、外
部からコマンド・ラッチ・イネーブル信号ＣＬＥ、チッ
プ・イネーブル信号／ＣＥ（“／”は反転信号、すなわ
ちバーを意味する）、ライト・イネーブル信号／ＷＥ、
リード・イネーブル信号／ＲＥ、アドレス・ラッチ・イ
ネーブル信号ＡＬＥ及びクロック信号ＣＬＫ１等が供給
されている。この制御回路２４は、これらの信号と上記
コマンドデコーダ１７のデコード出力とに基づいて、メ
モリ中の各回路を読み出し動作、書き込み動作、消去動
作及びヴェリファイ動作等に応じて制御する。
されたカラムアドレスは、カラムデコーダ１９に供給さ
れてデコードされ、ページバッファ２０に供給される。
このページバッファ２０中にはラッチ回路が設けられて
おり、上記シリアルインターフェイス回路１２に入力さ
れた書き込みを行うセルデータがラッチされるととも
に、上記メモリセルアレイ１１中の選択されたブロック
から各ビット線に読み出されたセルデータがラッチされ
る。上記コマンドレジスタ１６に供給されたコマンドは
コマンドデコーダ１７でデコードされ、このデコード信
号が制御回路２４に供給される。制御回路２４には、外
部からコマンド・ラッチ・イネーブル信号ＣＬＥ、チッ
プ・イネーブル信号／ＣＥ（“／”は反転信号、すなわ
ちバーを意味する）、ライト・イネーブル信号／ＷＥ、
リード・イネーブル信号／ＲＥ、アドレス・ラッチ・イ
ネーブル信号ＡＬＥ及びクロック信号ＣＬＫ１等が供給
されている。この制御回路２４は、これらの信号と上記
コマンドデコーダ１７のデコード出力とに基づいて、メ
モリ中の各回路を読み出し動作、書き込み動作、消去動
作及びヴェリファイ動作等に応じて制御する。
【００７２】上記のような構成において、読み出し及び
書き込み動作は、基本的には前述した従来の６４Ｍビッ
トのＮＡＮＤ型ＥＥＰＲＯＭと同様である。
書き込み動作は、基本的には前述した従来の６４Ｍビッ
トのＮＡＮＤ型ＥＥＰＲＯＭと同様である。
【００７３】一方、消去動作時には、シリアルインター
フェイス回路１２に、コマンドＣＭ０〜ＣＭ３、消去ブ
ロックサイズを指定するための信号ＢＳ１〜ＢＳ１０，
ＢＳ、上位ブロックアドレスＡＤ１、下位ブロックアド
レスＡＤ２及びブロックアドレスＡ１〜Ａ１０等が入力
される。上記ブロック・サイズ・バッファ２１は、上記
シリアルインターフェイス回路１２に供給されたブロッ
クサイズを指定するための信号ＢＳ１〜ＢＳ１０をラッ
チし、上記ブロック・アドレス・プリデコーダ２２によ
るプリデコード動作を制御するための内部ブロックサイ
ズ信号ｂｓ１〜ｂｓ１０を生成する。上記ブロック・ア
ドレス・プリデコーダ２２から出力されるプリデコード
信号は、上記ワード線及びセレクトゲートドライバ２３
に供給される。また、このブロック・アドレス・プリデ
コーダ２２から出力されるブロックアドレスの多重選択
を行うための制御信号Ｄｊｘ，Ｅｋｙ，Ｆｌｚは、ロウ
デコーダ１５に供給される。上記ワード線及びセレクト
ゲートドライバ２３の出力信号ＳＳ，ＣＧ０〜ＣＧ１
５，ＧＳは、上記ロウデコーダ１５に供給される。これ
によって、消去時のロウデコーダ１５によるデコード動
作が制御され、あるブロックアドレスを先頭アドレスと
する複数のアドレスの多重選択が行われ、アドレスの連
続する複数のブロックを選択するようになっている。
フェイス回路１２に、コマンドＣＭ０〜ＣＭ３、消去ブ
ロックサイズを指定するための信号ＢＳ１〜ＢＳ１０，
ＢＳ、上位ブロックアドレスＡＤ１、下位ブロックアド
レスＡＤ２及びブロックアドレスＡ１〜Ａ１０等が入力
される。上記ブロック・サイズ・バッファ２１は、上記
シリアルインターフェイス回路１２に供給されたブロッ
クサイズを指定するための信号ＢＳ１〜ＢＳ１０をラッ
チし、上記ブロック・アドレス・プリデコーダ２２によ
るプリデコード動作を制御するための内部ブロックサイ
ズ信号ｂｓ１〜ｂｓ１０を生成する。上記ブロック・ア
ドレス・プリデコーダ２２から出力されるプリデコード
信号は、上記ワード線及びセレクトゲートドライバ２３
に供給される。また、このブロック・アドレス・プリデ
コーダ２２から出力されるブロックアドレスの多重選択
を行うための制御信号Ｄｊｘ，Ｅｋｙ，Ｆｌｚは、ロウ
デコーダ１５に供給される。上記ワード線及びセレクト
ゲートドライバ２３の出力信号ＳＳ，ＣＧ０〜ＣＧ１
５，ＧＳは、上記ロウデコーダ１５に供給される。これ
によって、消去時のロウデコーダ１５によるデコード動
作が制御され、あるブロックアドレスを先頭アドレスと
する複数のアドレスの多重選択が行われ、アドレスの連
続する複数のブロックを選択するようになっている。
【００７４】図４は、上記図１に示した回路におけるブ
ロック・サイズ・バッファ２１の構成例を示している。
図５及び図６は、同じく図１に示した回路におけるブロ
ック・アドレス・プリデコーダ２２の構成例を示してい
る。これらの回路は、消去するブロックサイズを変更可
能な構成になっている。また、図７は、上記ロウデコー
ダ１５におけるメモリセルアレイ１１中のブロック選択
に関係する回路部の構成を抽出して示している。なお、
ワード線及びセレクトゲートドライバ２３は、バッファ
回路で構成されており、周知の構成であるので詳細な構
成例は省略する。
ロック・サイズ・バッファ２１の構成例を示している。
図５及び図６は、同じく図１に示した回路におけるブロ
ック・アドレス・プリデコーダ２２の構成例を示してい
る。これらの回路は、消去するブロックサイズを変更可
能な構成になっている。また、図７は、上記ロウデコー
ダ１５におけるメモリセルアレイ１１中のブロック選択
に関係する回路部の構成を抽出して示している。なお、
ワード線及びセレクトゲートドライバ２３は、バッファ
回路で構成されており、周知の構成であるので詳細な構
成例は省略する。
【００７５】上記ブロック・サイズ・バッファ２１は、
バッファ回路３１，３２、ノアゲート３３，３４及びイ
ンバータ３５，３６を含んで構成されている。上記バッ
ファ回路３１にはブロックサイズを指定するための信号
ＢＳｉ（ｉ＝１〜９）が供給され、上記バッファ回路３
２にはブロックサイズを指定するための信号ＢＳ１０が
供給される。上記ノアゲート３３の一方の入力端にはバ
ッファ回路３１の出力が供給され、他方の入力端にはブ
ロックサイズを指定する信号ｂｓｉ＋１が供給され、そ
の出力がインバータ３５を介して内部ブロックサイズ信
号ｂｓｉとして出力される。また、上記ノアゲート３４
の一方の入力端にはバッファ回路３２の出力が供給さ
れ、他方の入力端は接地され、その出力がインバータ３
６を介して内部ブロックサイズ信号ｂｓ１０として出力
される。
バッファ回路３１，３２、ノアゲート３３，３４及びイ
ンバータ３５，３６を含んで構成されている。上記バッ
ファ回路３１にはブロックサイズを指定するための信号
ＢＳｉ（ｉ＝１〜９）が供給され、上記バッファ回路３
２にはブロックサイズを指定するための信号ＢＳ１０が
供給される。上記ノアゲート３３の一方の入力端にはバ
ッファ回路３１の出力が供給され、他方の入力端にはブ
ロックサイズを指定する信号ｂｓｉ＋１が供給され、そ
の出力がインバータ３５を介して内部ブロックサイズ信
号ｂｓｉとして出力される。また、上記ノアゲート３４
の一方の入力端にはバッファ回路３２の出力が供給さ
れ、他方の入力端は接地され、その出力がインバータ３
６を介して内部ブロックサイズ信号ｂｓ１０として出力
される。
【００７６】上記ブロック・アドレス・プリデコーダ２
２は、ブロックサイズカウンタ３７、アドレスバッファ
３８−１〜３８−１０、アドレスカウンタ３９−１〜３
９−１０、インバータ４０−１〜４０−１０、ノアゲー
ト４１−１〜４１−１０、インバータ４２−１〜４２−
１０、ノアゲート４３−１〜４３−１０、インバータ４
４−１〜４４−１０、ナンドゲート４５Ｄ−１〜４５Ｄ
−８，４５Ｅ−１〜４５Ｅ−８，４５Ｆ−１〜４５Ｆ−
１６及びインバータ４６Ｄ−１〜４６Ｄ−８，４６Ｅ−
１〜４６Ｅ−８，４６Ｆ−１〜４６Ｆ−１６等を含んで
構成されている。上記ブロックサイズカウンタ３７に
は、ブロックサイズを指定するための信号ＢＳがシリア
ルインターフェイス回路１２から供給され、クロック信
号ＣＬＫ１が制御回路２４から供給される。また、アド
レスバッファ３８−１〜３８−１０にはそれぞれ、シリ
アルインターフェイス回路１２からブロックアドレス信
号Ａ１〜Ａ１０が供給されて初期値としてセットされ
る。アドレスカウンタ３９−１〜３９−１０にはそれぞ
れ、上記各アドレスバッファ３８−１〜３８−１０の出
力信号が供給される。初段のアドレスカウンタ３９−１
には上記ブロックサイズカウンタ３７から出力されるブ
ロックアドレス・カウントアップ信号ＦＢＳが供給さ
れ、各アドレスカウンタ３９−１〜３９−９の出力信号
が順次次段に供給されるようになっている。各アドレス
カウンタ３９−１〜３９−１０の出力信号は、インバー
タ４０−１〜４０−１０を介してノアゲート４１−１〜
４１−１０の一方の入力端にそれぞれ供給される。これ
らノアゲート４１−１〜４１−１０の他方の入力端には
それぞれ、上記ブロック・サイズ・バッファ２１から出
力される内部ブロックサイズ信号ｂｓ１〜ｂｓ１０が供
給される。各ノアゲート４１−１〜４１−１０の出力信
号は、インバータ４２−１〜４２−１０の入力端、及び
ノアゲート４３−１〜４３−１０の一方の入力端にそれ
ぞれ供給される。上記各ノアゲート４３−１〜４３−１
０の他方の入力端には上記ブロック・サイズ・バッファ
２１から出力される内部ブロックサイズ信号ｂｓ１〜ｂ
ｓ１０が供給され、その出力がインバータ４４−１〜４
４−１０にそれぞれ供給される。そして、各インバータ
４２−１〜４２−１０の出力端から出力されるプリデコ
ード信号の一部（４ビットのアドレスに対応する）がワ
ード線及びセレクトゲートドライバ２３に供給されると
ともに、各インバータ４４−１〜４４−１０の出力端か
ら出力されるプリデコード信号ａ１〜ａ１０がワード線
及びセレクトゲートドライバ２３に供給される。
２は、ブロックサイズカウンタ３７、アドレスバッファ
３８−１〜３８−１０、アドレスカウンタ３９−１〜３
９−１０、インバータ４０−１〜４０−１０、ノアゲー
ト４１−１〜４１−１０、インバータ４２−１〜４２−
１０、ノアゲート４３−１〜４３−１０、インバータ４
４−１〜４４−１０、ナンドゲート４５Ｄ−１〜４５Ｄ
−８，４５Ｅ−１〜４５Ｅ−８，４５Ｆ−１〜４５Ｆ−
１６及びインバータ４６Ｄ−１〜４６Ｄ−８，４６Ｅ−
１〜４６Ｅ−８，４６Ｆ−１〜４６Ｆ−１６等を含んで
構成されている。上記ブロックサイズカウンタ３７に
は、ブロックサイズを指定するための信号ＢＳがシリア
ルインターフェイス回路１２から供給され、クロック信
号ＣＬＫ１が制御回路２４から供給される。また、アド
レスバッファ３８−１〜３８−１０にはそれぞれ、シリ
アルインターフェイス回路１２からブロックアドレス信
号Ａ１〜Ａ１０が供給されて初期値としてセットされ
る。アドレスカウンタ３９−１〜３９−１０にはそれぞ
れ、上記各アドレスバッファ３８−１〜３８−１０の出
力信号が供給される。初段のアドレスカウンタ３９−１
には上記ブロックサイズカウンタ３７から出力されるブ
ロックアドレス・カウントアップ信号ＦＢＳが供給さ
れ、各アドレスカウンタ３９−１〜３９−９の出力信号
が順次次段に供給されるようになっている。各アドレス
カウンタ３９−１〜３９−１０の出力信号は、インバー
タ４０−１〜４０−１０を介してノアゲート４１−１〜
４１−１０の一方の入力端にそれぞれ供給される。これ
らノアゲート４１−１〜４１−１０の他方の入力端には
それぞれ、上記ブロック・サイズ・バッファ２１から出
力される内部ブロックサイズ信号ｂｓ１〜ｂｓ１０が供
給される。各ノアゲート４１−１〜４１−１０の出力信
号は、インバータ４２−１〜４２−１０の入力端、及び
ノアゲート４３−１〜４３−１０の一方の入力端にそれ
ぞれ供給される。上記各ノアゲート４３−１〜４３−１
０の他方の入力端には上記ブロック・サイズ・バッファ
２１から出力される内部ブロックサイズ信号ｂｓ１〜ｂ
ｓ１０が供給され、その出力がインバータ４４−１〜４
４−１０にそれぞれ供給される。そして、各インバータ
４２−１〜４２−１０の出力端から出力されるプリデコ
ード信号の一部（４ビットのアドレスに対応する）がワ
ード線及びセレクトゲートドライバ２３に供給されると
ともに、各インバータ４４−１〜４４−１０の出力端か
ら出力されるプリデコード信号ａ１〜ａ１０がワード線
及びセレクトゲートドライバ２３に供給される。
【００７７】また、上記各プリデコード信号ａ１〜ａ１
０、／ａ１〜／ａ１０は、ナンドゲート４５Ｄ−１〜４
５Ｄ−８，４５Ｅ−１〜４５Ｅ−８，４５Ｆ−１〜４５
Ｆ−１６に選択的に供給される。ナンドゲート４５Ｄ−
１〜４５Ｄ−８には、上記各プリデコード信号ａ１，／
ａ１，ａ２，／ａ２，ａ３，／ａ３のうち、全ての組み
合わせが異なるように選択された３つの信号が供給され
る。例えばナンドゲート４５Ｄ−１の入力端には上記プ
リデコード信号ａ１，ａ２，ａ３が供給され、その出力
がインバータ４６Ｄ−１の入力端に供給される。ナンド
ゲート４５Ｄ−２の入力端には上記プリデコード信号／
ａ１，ａ２，ａ３が供給され、その出力がインバータ４
６Ｄ−２の入力端に供給される。同様に、ナンドゲート
４５Ｄ−８の入力端には上記プリデコード信号／ａ１，
／ａ２，／ａ３が供給され、その出力がインバータ４６
Ｄ−８の入力端に供給される。
０、／ａ１〜／ａ１０は、ナンドゲート４５Ｄ−１〜４
５Ｄ−８，４５Ｅ−１〜４５Ｅ−８，４５Ｆ−１〜４５
Ｆ−１６に選択的に供給される。ナンドゲート４５Ｄ−
１〜４５Ｄ−８には、上記各プリデコード信号ａ１，／
ａ１，ａ２，／ａ２，ａ３，／ａ３のうち、全ての組み
合わせが異なるように選択された３つの信号が供給され
る。例えばナンドゲート４５Ｄ−１の入力端には上記プ
リデコード信号ａ１，ａ２，ａ３が供給され、その出力
がインバータ４６Ｄ−１の入力端に供給される。ナンド
ゲート４５Ｄ−２の入力端には上記プリデコード信号／
ａ１，ａ２，ａ３が供給され、その出力がインバータ４
６Ｄ−２の入力端に供給される。同様に、ナンドゲート
４５Ｄ−８の入力端には上記プリデコード信号／ａ１，
／ａ２，／ａ３が供給され、その出力がインバータ４６
Ｄ−８の入力端に供給される。
【００７８】ナンドゲート４５Ｅ−１〜４５Ｅ−８に
は、上記各プリデコード信号ａ４，／ａ４，ａ５，／ａ
５，ａ６，／ａ６のうち、全ての組み合わせが異なるよ
うに選択された３つの信号が供給される。例えばナンド
ゲート４５Ｅ−１の入力端には上記プリデコード信号ａ
３，ａ４，ａ５が供給され、その出力がインバータ４６
Ｅ−１の入力端に供給される。ナンドゲート４５Ｅ−２
の入力端には、上記プリデコード信号／ａ３，ａ４，ａ
５が供給され、その出力がインバータ４６Ｅ−２の入力
端に供給される。以下同様にして、ナンドゲート４５Ｅ
−８の入力端には、上記プリデコード信号／ａ３，／ａ
４，／ａ５が供給され、その出力がインバータ４６Ｅ−
８の入力端に供給される。
は、上記各プリデコード信号ａ４，／ａ４，ａ５，／ａ
５，ａ６，／ａ６のうち、全ての組み合わせが異なるよ
うに選択された３つの信号が供給される。例えばナンド
ゲート４５Ｅ−１の入力端には上記プリデコード信号ａ
３，ａ４，ａ５が供給され、その出力がインバータ４６
Ｅ−１の入力端に供給される。ナンドゲート４５Ｅ−２
の入力端には、上記プリデコード信号／ａ３，ａ４，ａ
５が供給され、その出力がインバータ４６Ｅ−２の入力
端に供給される。以下同様にして、ナンドゲート４５Ｅ
−８の入力端には、上記プリデコード信号／ａ３，／ａ
４，／ａ５が供給され、その出力がインバータ４６Ｅ−
８の入力端に供給される。
【００７９】ナンドゲート４５Ｆ−１〜４５Ｆ−１６に
は、上記各プリデコード信号ａ７，／ａ７，ａ８，／ａ
８，ａ９，／ａ９，ａ１０，／ａ１０のうち、全ての組
み合わせが異なるように選択された４つの信号が供給さ
れる。例えばナンドゲート４５Ｆ−１の入力端には上記
プリデコード信号ａ７，ａ８，ａ９，ａ１０が供給さ
れ、その出力がインバータ４６Ｆ−１の入力端に供給さ
れる。ナンドゲート４５Ｆ−２の入力端には上記プリデ
コード信号／ａ７，ａ８，ａ９，ａ１０が供給され、そ
の出力がインバータ４６Ｆ−２の入力端に供給される。
以下同様にして、ナンドゲート４５Ｆ−１６の入力端に
は上記プリデコード信号／ａ７，／ａ８，／ａ９，／ａ
１０が供給され、その出力がインバータ４６Ｆ−１６の
入力端に供給される。
は、上記各プリデコード信号ａ７，／ａ７，ａ８，／ａ
８，ａ９，／ａ９，ａ１０，／ａ１０のうち、全ての組
み合わせが異なるように選択された４つの信号が供給さ
れる。例えばナンドゲート４５Ｆ−１の入力端には上記
プリデコード信号ａ７，ａ８，ａ９，ａ１０が供給さ
れ、その出力がインバータ４６Ｆ−１の入力端に供給さ
れる。ナンドゲート４５Ｆ−２の入力端には上記プリデ
コード信号／ａ７，ａ８，ａ９，ａ１０が供給され、そ
の出力がインバータ４６Ｆ−２の入力端に供給される。
以下同様にして、ナンドゲート４５Ｆ−１６の入力端に
は上記プリデコード信号／ａ７，／ａ８，／ａ９，／ａ
１０が供給され、その出力がインバータ４６Ｆ−１６の
入力端に供給される。
【００８０】上記各インバータ４６Ｄ−１〜４６Ｄ−
８，４６Ｅ−１〜４６ｅ−８，４６Ｆ−１〜４６Ｆ−１
６から出力される制御信号Ｄｊ１〜Ｄｊ８（Ｄｊｘ），
Ｅｋ１〜Ｅｋ８（Ｅｋｙ），Ｆｌ１〜Ｆｌ１６（Ｆｌ
ｚ）はそれぞれ、上記ロウデコーダ１５に供給されてデ
コード動作を制御することによりブロックアドレスの多
重選択を行うようになっている。
８，４６Ｅ−１〜４６ｅ−８，４６Ｆ−１〜４６Ｆ−１
６から出力される制御信号Ｄｊ１〜Ｄｊ８（Ｄｊｘ），
Ｅｋ１〜Ｅｋ８（Ｅｋｙ），Ｆｌ１〜Ｆｌ１６（Ｆｌ
ｚ）はそれぞれ、上記ロウデコーダ１５に供給されてデ
コード動作を制御することによりブロックアドレスの多
重選択を行うようになっている。
【００８１】ここで、上記ブロックアドレスは、Ａ１〜
Ａ１０の１０ビットであり、小ブロックはＢＬＫ１から
ＢＬＫ１０２４の１０２４個である。ブロックサイズを
指定する信号ＢＳｉ（ｉ＝１〜９）が入力されると、ブ
ロック・サイズ・バッファ２１により、チップ内部のブ
ロックサイズ信号ｂｓｉ（ｉ＝１〜９）が生成されてブ
ロック・アドレス・プリデコーダ２２に供給される。こ
れらの信号ｂｓ１，ｂｓ２，ｂｓ３，ｂｓ４，…によ
り、それぞれ２倍、４倍、８倍、１６倍のブロックサイ
ズが指定される。８ビットのＩ／Ｏから一回の入力でブ
ロックサイズを指定するには、信号ｂｓ１から信号ｂｓ
８までの８ビットが必要となり、最大ブロックが２５６
倍のブロックサイズの場合にはこれで良い。これに対
し、図４に示したように最大ブロックとして１０２４倍
のブロックサイズを指定するには、８ビットのＩ／Ｏか
ら二回のブロックサイズの入力が必要となる。図１に示
した回路において、例えば、あるブロックアドレスを先
頭に８個の連続するブロックを消去する場合には、信号
ｂｓ１，ｂｓ２，ｂｓ３が論理“１”となり、ハイレベ
ルになる。この際、信号ａ１，／ａ１，ｂ１，／ｂ１，
ｃ１，／ｃ１は多重選択され、図６のブロック・アドレ
ス・プリデコーダ２２におけるナンドゲート４５Ｄ−１
〜４５Ｄ−８に入力される信号は全て論理“１”とな
り、信号Ｄｊ１〜Ｄｊ８はハイレベルになる。８倍のブ
ロックサイズを指定する場合には、あるブロックアドレ
スのＡ１，Ａ２，Ａ３は共に“０”であるから、Ａ３か
らＡ１０で決まる連続する８ブロックが指定される。す
なわち、信号Ｄｊｘ（ｘ＝１〜８），Ｅｋｙ（ｙ＝１〜
８），Ｆｌｚ（ｚ＝１〜１６）がロウデコーダ１５に入
力されており、あるブロックアドレスを先頭に連続する
８ブロックが消去される。
Ａ１０の１０ビットであり、小ブロックはＢＬＫ１から
ＢＬＫ１０２４の１０２４個である。ブロックサイズを
指定する信号ＢＳｉ（ｉ＝１〜９）が入力されると、ブ
ロック・サイズ・バッファ２１により、チップ内部のブ
ロックサイズ信号ｂｓｉ（ｉ＝１〜９）が生成されてブ
ロック・アドレス・プリデコーダ２２に供給される。こ
れらの信号ｂｓ１，ｂｓ２，ｂｓ３，ｂｓ４，…によ
り、それぞれ２倍、４倍、８倍、１６倍のブロックサイ
ズが指定される。８ビットのＩ／Ｏから一回の入力でブ
ロックサイズを指定するには、信号ｂｓ１から信号ｂｓ
８までの８ビットが必要となり、最大ブロックが２５６
倍のブロックサイズの場合にはこれで良い。これに対
し、図４に示したように最大ブロックとして１０２４倍
のブロックサイズを指定するには、８ビットのＩ／Ｏか
ら二回のブロックサイズの入力が必要となる。図１に示
した回路において、例えば、あるブロックアドレスを先
頭に８個の連続するブロックを消去する場合には、信号
ｂｓ１，ｂｓ２，ｂｓ３が論理“１”となり、ハイレベ
ルになる。この際、信号ａ１，／ａ１，ｂ１，／ｂ１，
ｃ１，／ｃ１は多重選択され、図６のブロック・アドレ
ス・プリデコーダ２２におけるナンドゲート４５Ｄ−１
〜４５Ｄ−８に入力される信号は全て論理“１”とな
り、信号Ｄｊ１〜Ｄｊ８はハイレベルになる。８倍のブ
ロックサイズを指定する場合には、あるブロックアドレ
スのＡ１，Ａ２，Ａ３は共に“０”であるから、Ａ３か
らＡ１０で決まる連続する８ブロックが指定される。す
なわち、信号Ｄｊｘ（ｘ＝１〜８），Ｅｋｙ（ｙ＝１〜
８），Ｆｌｚ（ｚ＝１〜１６）がロウデコーダ１５に入
力されており、あるブロックアドレスを先頭に連続する
８ブロックが消去される。
【００８２】なお、上記図５に示した回路におけるアド
レスカウンタ３９−１，…，３９−１０は上述した消去
動作のみならず、シクエンシャル読み出し（Ｓｅｑｕｅ
ｎｔｉａｌ Ｒｅａｄ）、すなわち、ある制御ゲート線
（ワード線）が選択され、読み出された後、順次に次の
制御ゲート線が選択され、読み出しが連続的に行われる
モードにも使用される。
レスカウンタ３９−１，…，３９−１０は上述した消去
動作のみならず、シクエンシャル読み出し（Ｓｅｑｕｅ
ｎｔｉａｌ Ｒｅａｄ）、すなわち、ある制御ゲート線
（ワード線）が選択され、読み出された後、順次に次の
制御ゲート線が選択され、読み出しが連続的に行われる
モードにも使用される。
【００８３】上記ロウデコーダ１５は、ナンドゲート６
１，６２、インバータ６３、及びＮチャネル型ＭＯＳト
ランジスタ６４〜６９，７０−１〜７０−１８を含んで
構成されている。上記ナンドゲート６１の各入力端に
は、上記ブロック・アドレス・プリデコーダ２２の出力
信号Ｄｊｘ（ｘ＝１〜８），Ｅｋｙ（ｙ＝１〜８），Ｆ
ｌｚ（ｚ＝１〜１６）が選択的に供給される。上記ナン
ドゲート６１の出力信号はインバータ６３の入力端に供
給され、このインバータ６３の出力信号がナンドゲート
６２の一方の入力端及びＭＯＳトランジスタ６４の電流
通路の一端に供給される。上記ナンドゲート６２の他方
の入力端には、リングオシレータ（図示せず）の発振出
力ＯＳＣが供給され、その出力がＭＯＳトランジスタ６
６のソース・ドレインに供給される。このＭＯＳトラン
ジスタ６６は、ソース・ドレインとゲートとの間の容量
をキャパシタとして利用する。また、上記ＭＯＳトラン
ジスタ６４の電流通路の他端にはＭＯＳトランジスタ６
５の電流通路の一端が接続され、ゲートには制御回路２
４からライトイレーズの時に当該ＭＯＳトランジスタ６
４をオフするための信号ＳＷＥが供給される。上記ＭＯ
Ｓトランジスタ６５の電流通路の他端には、ＭＯＳトラ
ンジスタ７０−１〜７０−１８のゲートがそれぞれ接続
され、ゲートは電源Ｖｃｃに接続される。このＭＯＳト
ランジスタ６５は、上記ＭＯＳトランジスタ６４に印加
される電界を緩和するための電界緩和用である。上記Ｍ
ＯＳトランジスタ６７の電流通路の一端はＭＯＳトラン
ジスタ６６のゲートに接続され、他端はＭＯＳトランジ
スタ６５の電流通路の他端に接続され、ゲートは上記Ｍ
ＯＳトランジスタ６６のゲート及びＭＯＳトランジスタ
６８の電流通路の一端に接続される。ＭＯＳトランジス
タ６８の電流通路の他端はＭＯＳトランジスタ６９の電
流通路の一端に接続され、ゲートは上記ＭＯＳトランジ
スタ６５の電流通路の他端に接続される。ＭＯＳトラン
ジスタ６９の電流通路の他端にはプログラム用の高電圧
Ｖｐｇｍ（例えば２０Ｖ）が印加され、ゲートは上記Ｍ
ＯＳトランジスタ６５の電流通路の他端に接続される。
上記ＭＯＳトランジスタ６６〜６９は、ローカルチャー
ジポンプ回路を構成しており、上記発振出力ＯＳＣに応
答して上記高電圧Ｖｐｇｍを昇圧して各ＭＯＳトランジ
スタ７０−１〜７０−１８のゲートに与える。
１，６２、インバータ６３、及びＮチャネル型ＭＯＳト
ランジスタ６４〜６９，７０−１〜７０−１８を含んで
構成されている。上記ナンドゲート６１の各入力端に
は、上記ブロック・アドレス・プリデコーダ２２の出力
信号Ｄｊｘ（ｘ＝１〜８），Ｅｋｙ（ｙ＝１〜８），Ｆ
ｌｚ（ｚ＝１〜１６）が選択的に供給される。上記ナン
ドゲート６１の出力信号はインバータ６３の入力端に供
給され、このインバータ６３の出力信号がナンドゲート
６２の一方の入力端及びＭＯＳトランジスタ６４の電流
通路の一端に供給される。上記ナンドゲート６２の他方
の入力端には、リングオシレータ（図示せず）の発振出
力ＯＳＣが供給され、その出力がＭＯＳトランジスタ６
６のソース・ドレインに供給される。このＭＯＳトラン
ジスタ６６は、ソース・ドレインとゲートとの間の容量
をキャパシタとして利用する。また、上記ＭＯＳトラン
ジスタ６４の電流通路の他端にはＭＯＳトランジスタ６
５の電流通路の一端が接続され、ゲートには制御回路２
４からライトイレーズの時に当該ＭＯＳトランジスタ６
４をオフするための信号ＳＷＥが供給される。上記ＭＯ
Ｓトランジスタ６５の電流通路の他端には、ＭＯＳトラ
ンジスタ７０−１〜７０−１８のゲートがそれぞれ接続
され、ゲートは電源Ｖｃｃに接続される。このＭＯＳト
ランジスタ６５は、上記ＭＯＳトランジスタ６４に印加
される電界を緩和するための電界緩和用である。上記Ｍ
ＯＳトランジスタ６７の電流通路の一端はＭＯＳトラン
ジスタ６６のゲートに接続され、他端はＭＯＳトランジ
スタ６５の電流通路の他端に接続され、ゲートは上記Ｍ
ＯＳトランジスタ６６のゲート及びＭＯＳトランジスタ
６８の電流通路の一端に接続される。ＭＯＳトランジス
タ６８の電流通路の他端はＭＯＳトランジスタ６９の電
流通路の一端に接続され、ゲートは上記ＭＯＳトランジ
スタ６５の電流通路の他端に接続される。ＭＯＳトラン
ジスタ６９の電流通路の他端にはプログラム用の高電圧
Ｖｐｇｍ（例えば２０Ｖ）が印加され、ゲートは上記Ｍ
ＯＳトランジスタ６５の電流通路の他端に接続される。
上記ＭＯＳトランジスタ６６〜６９は、ローカルチャー
ジポンプ回路を構成しており、上記発振出力ＯＳＣに応
答して上記高電圧Ｖｐｇｍを昇圧して各ＭＯＳトランジ
スタ７０−１〜７０−１８のゲートに与える。
【００８４】上記各ＭＯＳトランジスタ７０−１〜７０
−１８の電流通路の一端には、上記ワード線及びセレク
トゲートドライバ２３の出力信号ＳＳ，ＣＧ０〜ＣＧ１
５，ＧＳが供給される。上記各ＭＯＳトランジスタ７０
−１〜７０−１８の電流通路の他端には、選択ゲート線
ＳＳＬ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線
ＧＳＬが接続されている。
−１８の電流通路の一端には、上記ワード線及びセレク
トゲートドライバ２３の出力信号ＳＳ，ＣＧ０〜ＣＧ１
５，ＧＳが供給される。上記各ＭＯＳトランジスタ７０
−１〜７０−１８の電流通路の他端には、選択ゲート線
ＳＳＬ、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線
ＧＳＬが接続されている。
【００８５】図８は、上記図１ないし図７に示したＥＥ
ＰＲＯＭの消去動作について説明するためのタイミング
チャートである。まず、ブロックサイズを入力するため
のコマンドＣＭ０がＩ／Ｏピンからシリアルインターフ
ェイス回路１２に入力され、コマンドレジスタ１６にラ
ッチされた後、コマンドデコーダ１７でデコードされて
制御回路２４に供給される。その後、ブロックサイズを
指定するための信号ＢＳ１〜ＢＳ１０がシリアルインタ
ーフェイス回路１２を介してブロック・サイズ・バッフ
ァ２１に供給され、上記制御回路２４の制御に応答して
ラッチされる。次に、ブロック・アドレスを入力するた
めのコマンドＣＭ１がシリアルインターフェイス回路１
２に入力され、コマンドレジスタ１６にラッチされた
後、上位と下位のブロックアドレスＡＤ１及びＡＤ２が
このコマンドレジスタ１６に入力される。ここで、ブロ
ックアドレスが上位と下位の２種類入力されるのは、例
えば６４ＭビットのＮＡＮＤ型ＥＥＰＲＯＭの場合には
１０２４ブロックあり、ブロックアドレスは１０ビット
必要となるのに対し、Ｉ／Ｏは８ビットであるからブロ
ックアドレスを上位と下位で２サイクルに分けている。
従って、仮に入力されたブロックサイズが４ブロック以
上の場合、指定後の拡大されたブロック数は、１０２４
／４＝２５６ブロック以下となるため、その内の１つの
ブロックを特定するためには、８ビット以下のアドレス
入力で満足する。よって、この場合はブロックアドレス
を上位と下位に分け２サイクルで入力する必要がなくな
る。次に、消去コマンドＣＭ２がシリアルインターフェ
イス回路１２を介してコマンドレジスタ１６に入力さ
れ、コマンドデコーダ１７でデコードされて制御回路２
４に供給される。そして、上記制御回路２４の制御によ
りメモリの各回路が制御されて消去動作が開始される。
なお、消去動作後には、状態読み取りコマンドＣＭ３が
入力される。
ＰＲＯＭの消去動作について説明するためのタイミング
チャートである。まず、ブロックサイズを入力するため
のコマンドＣＭ０がＩ／Ｏピンからシリアルインターフ
ェイス回路１２に入力され、コマンドレジスタ１６にラ
ッチされた後、コマンドデコーダ１７でデコードされて
制御回路２４に供給される。その後、ブロックサイズを
指定するための信号ＢＳ１〜ＢＳ１０がシリアルインタ
ーフェイス回路１２を介してブロック・サイズ・バッフ
ァ２１に供給され、上記制御回路２４の制御に応答して
ラッチされる。次に、ブロック・アドレスを入力するた
めのコマンドＣＭ１がシリアルインターフェイス回路１
２に入力され、コマンドレジスタ１６にラッチされた
後、上位と下位のブロックアドレスＡＤ１及びＡＤ２が
このコマンドレジスタ１６に入力される。ここで、ブロ
ックアドレスが上位と下位の２種類入力されるのは、例
えば６４ＭビットのＮＡＮＤ型ＥＥＰＲＯＭの場合には
１０２４ブロックあり、ブロックアドレスは１０ビット
必要となるのに対し、Ｉ／Ｏは８ビットであるからブロ
ックアドレスを上位と下位で２サイクルに分けている。
従って、仮に入力されたブロックサイズが４ブロック以
上の場合、指定後の拡大されたブロック数は、１０２４
／４＝２５６ブロック以下となるため、その内の１つの
ブロックを特定するためには、８ビット以下のアドレス
入力で満足する。よって、この場合はブロックアドレス
を上位と下位に分け２サイクルで入力する必要がなくな
る。次に、消去コマンドＣＭ２がシリアルインターフェ
イス回路１２を介してコマンドレジスタ１６に入力さ
れ、コマンドデコーダ１７でデコードされて制御回路２
４に供給される。そして、上記制御回路２４の制御によ
りメモリの各回路が制御されて消去動作が開始される。
なお、消去動作後には、状態読み取りコマンドＣＭ３が
入力される。
【００８６】図９（ａ）ないし（ｄ）はそれぞれ、消去
ブロックサイズをメモリセルアレイ１１上で示した模式
図である。図９（ａ）はブロックサイズが２倍になった
場合、図９（ｂ）はブロックサイズが４倍になった場
合、図９（ｃ）はブロックサイズが８倍になった場合、
図９（ｄ）はブロックサイズが１６倍になった場合の例
をそれぞれ示している。ブロックサイズＢＳは２桁の１
６進数で入力される。これを２進数に変換すると、８
桁、８ビットのＩ／Ｏから入力される。
ブロックサイズをメモリセルアレイ１１上で示した模式
図である。図９（ａ）はブロックサイズが２倍になった
場合、図９（ｂ）はブロックサイズが４倍になった場
合、図９（ｃ）はブロックサイズが８倍になった場合、
図９（ｄ）はブロックサイズが１６倍になった場合の例
をそれぞれ示している。ブロックサイズＢＳは２桁の１
６進数で入力される。これを２進数に変換すると、８
桁、８ビットのＩ／Ｏから入力される。
【００８７】図１０（ａ）は、連続する１１のブロック
ｊ１〜ｊ１１までを消去する場合を示している。例え
ば、ブロックｊ２がブロックを８個ずつ纏めた場合の先
頭ブロックである場合には、図１０（ｂ），図１０
（ｃ），図１０（ｄ）に示すように、ブロックｊ１、ブ
ロックｊ２〜ｊ９、及びブロックｊ１０，ｊ１１の３つ
のグループに分ける。そして、それぞれ、１倍、８倍、
２倍のブロックサイズで３回のサイクルで消去を行う。
ｊ１〜ｊ１１までを消去する場合を示している。例え
ば、ブロックｊ２がブロックを８個ずつ纏めた場合の先
頭ブロックである場合には、図１０（ｂ），図１０
（ｃ），図１０（ｄ）に示すように、ブロックｊ１、ブ
ロックｊ２〜ｊ９、及びブロックｊ１０，ｊ１１の３つ
のグループに分ける。そして、それぞれ、１倍、８倍、
２倍のブロックサイズで３回のサイクルで消去を行う。
【００８８】次に、消去確認（ヴェリファイ）読み出し
（Ｅｒａｓｅ Ｖｅｒｉｆｙ Ｒｅａｄ）について以下
に説明する。消去確認読み出し動作は、拡大した消去ブ
ロックを構成する小ブロックの１ブロック毎に読み出し
を行う。具体的には、上記のようにブロックサイズを８
倍で消去した場合には、（ａ３，ａ２，ａ１）＝（０，
０，０）、（０，０，１）、（０，１，０）、（０，
１，１）、（１，０，０）、（１，０，１）、（１，
１，０）、（１，１，１）の順番で、ブロックサイズカ
ウンタ３７及びアドレスカウンタ３９−１，３９−２，
３９−３が動作して８ビットのブロックアドレスをカウ
ントアップして、消去確認読み出しを行う。
（Ｅｒａｓｅ Ｖｅｒｉｆｙ Ｒｅａｄ）について以下
に説明する。消去確認読み出し動作は、拡大した消去ブ
ロックを構成する小ブロックの１ブロック毎に読み出し
を行う。具体的には、上記のようにブロックサイズを８
倍で消去した場合には、（ａ３，ａ２，ａ１）＝（０，
０，０）、（０，０，１）、（０，１，０）、（０，
１，１）、（１，０，０）、（１，０，１）、（１，
１，０）、（１，１，１）の順番で、ブロックサイズカ
ウンタ３７及びアドレスカウンタ３９−１，３９−２，
３９−３が動作して８ビットのブロックアドレスをカウ
ントアップして、消去確認読み出しを行う。
【００８９】消去確認読み出し動作は、論文２の１１６
２ページ、あるいは、論文１の１１５１ページに記載さ
れているように、消去された小ブロック中の全メモリセ
ルが同時に読み出される。具体的には、消去された小ブ
ロック中のメモリセルの全制御ゲートを０Ｖにして読み
出しを行うことによって、ＮＡＮＤセル列の全てのメモ
リセルが消去されたこと、すなわち、全てのメモリセル
のしきい値電圧が負になったことが確認される。
２ページ、あるいは、論文１の１１５１ページに記載さ
れているように、消去された小ブロック中の全メモリセ
ルが同時に読み出される。具体的には、消去された小ブ
ロック中のメモリセルの全制御ゲートを０Ｖにして読み
出しを行うことによって、ＮＡＮＤセル列の全てのメモ
リセルが消去されたこと、すなわち、全てのメモリセル
のしきい値電圧が負になったことが確認される。
【００９０】消去された小ブロックを読み出した結果
は、図１のページ・バッファ２０にストアされる。ペー
ジ・バッファ２０は、例えば図１６に示したものと同様
の回路で構成されている。従って、論文２のようにその
結果をページ・バッファに設けられたワイアド・オア回
路で一括検知しても良い。また、前記の消去した８個の
小ブロックの消去確認読み出しを行い、その結果をペー
ジ・バッファに重ねてストアして、最後に一括検知を行
っても良いし、ページ・バッファに対して連続的にチッ
プ内部で読み出し判定を行うこともできる。
は、図１のページ・バッファ２０にストアされる。ペー
ジ・バッファ２０は、例えば図１６に示したものと同様
の回路で構成されている。従って、論文２のようにその
結果をページ・バッファに設けられたワイアド・オア回
路で一括検知しても良い。また、前記の消去した８個の
小ブロックの消去確認読み出しを行い、その結果をペー
ジ・バッファに重ねてストアして、最後に一括検知を行
っても良いし、ページ・バッファに対して連続的にチッ
プ内部で読み出し判定を行うこともできる。
【００９１】なお、ページ・バッファ２０の内容は、図
１６に示される回路のように、消去が不十分なメモリセ
ルがある場合には反転するように設計しておくと、消去
確認読み出しの結果をページ・バッファ２０に重ねてス
トアしても、消去した８ブロックの内、どのブロックが
消去不十分かの判定はつかないが、８ブロック内の少な
くとも１ブロックで消去不十分なブロックがあることが
判る。
１６に示される回路のように、消去が不十分なメモリセ
ルがある場合には反転するように設計しておくと、消去
確認読み出しの結果をページ・バッファ２０に重ねてス
トアしても、消去した８ブロックの内、どのブロックが
消去不十分かの判定はつかないが、８ブロック内の少な
くとも１ブロックで消去不十分なブロックがあることが
判る。
【００９２】上述した消去読み出し動作で、消去が不十
分な結果が出た場合は、前記８ブロックが再度消去され
る。そして、この動作が消去確認読み出し動作でパスと
判定されるまで繰り返される。
分な結果が出た場合は、前記８ブロックが再度消去され
る。そして、この動作が消去確認読み出し動作でパスと
判定されるまで繰り返される。
【００９３】以上までは消去ブロックサイズＢＳをチッ
プ外部より制御する場合について説明したが、消去ブロ
ックサイズは外部から入力せずに、固定した場合でも本
発明は有効である。図１１は、本発明の第２の実施の形
態に係る不揮発性半導体記憶装置について説明するため
のもので、消去ブロックサイズを固定する場合のブロッ
ク・アドレス・プリデコーダ２２の構成例を示す回路図
である。この図１１では、消去ブロックサイズを８倍に
した例を示しており、Ａ１，Ａ２，Ａ３のブロックアド
レスに関して記載されている。この回路は、アドレスバ
ッファ４７−１〜４７−３、アドレスカウンタ４８−１
〜４８−３、インバータ４９−１〜４９−３、ノアゲー
ト５１−１〜５１−３、インバータ５１−１〜５１−
３、ノアゲート５２−１〜５２−３及びインバータ５３
−１〜５３−３を含んで構成されている。上記アドレス
バッファ４７−１〜４７−３にはアドレス信号Ａ１〜Ａ
３がそれぞれ供給され、これらアドレスバッファ４７−
１〜４７−３の出力がアドレスカウンタ４８−１〜４８
−３にそれぞれ供給される。上記アドレスカウンタ４８
−１には信号ＦＢＳが供給され、このアドレスカウンタ
４８−１の出力がアドレスカウンタ４８−２に、アドレ
スカウンタ４８−３の出力がアドレスカウンタ４８−３
にそれぞれ供給される。上記信号ＦＢＳは、コマンドで
入力しても良いし、ボンディングオプション等で所定の
電位が供給されるように構成しても良い。また、各アド
レスカウンタ４８−１〜４８−３の出力信号は、インバ
ータ４９−１〜４９−３の入力端にそれぞれ接続され、
これらインバータ４９−１〜４９−３による反転出力が
それぞれノアゲート５０−１〜５０−３の一方の入力端
にそれぞれ供給される。これらノアゲート５０−１〜５
０−３の他方の入力端には消去信号ＥＲＡＳＥが供給さ
れ、その出力がインバータ５１−１〜５１−３の入力
端、及びノアゲート５２−１〜５２−３の一方の入力端
にそれぞれ供給される。これらノアゲート５２−１〜５
２−３の他方の入力端には上記消去信号ＥＲＡＳＥが入
力され、その出力がインバータ５３−１〜５３−３にそ
れぞれ供給される。そして、各インバータ５１−１〜５
１−３の出力端からロウプリデコード信号／ａ１〜／ａ
３が出力され、各インバータ５３−１〜５３−３の出力
端からロウプリデコード信号ａ１〜ａ３が出力されるよ
うになっている。
プ外部より制御する場合について説明したが、消去ブロ
ックサイズは外部から入力せずに、固定した場合でも本
発明は有効である。図１１は、本発明の第２の実施の形
態に係る不揮発性半導体記憶装置について説明するため
のもので、消去ブロックサイズを固定する場合のブロッ
ク・アドレス・プリデコーダ２２の構成例を示す回路図
である。この図１１では、消去ブロックサイズを８倍に
した例を示しており、Ａ１，Ａ２，Ａ３のブロックアド
レスに関して記載されている。この回路は、アドレスバ
ッファ４７−１〜４７−３、アドレスカウンタ４８−１
〜４８−３、インバータ４９−１〜４９−３、ノアゲー
ト５１−１〜５１−３、インバータ５１−１〜５１−
３、ノアゲート５２−１〜５２−３及びインバータ５３
−１〜５３−３を含んで構成されている。上記アドレス
バッファ４７−１〜４７−３にはアドレス信号Ａ１〜Ａ
３がそれぞれ供給され、これらアドレスバッファ４７−
１〜４７−３の出力がアドレスカウンタ４８−１〜４８
−３にそれぞれ供給される。上記アドレスカウンタ４８
−１には信号ＦＢＳが供給され、このアドレスカウンタ
４８−１の出力がアドレスカウンタ４８−２に、アドレ
スカウンタ４８−３の出力がアドレスカウンタ４８−３
にそれぞれ供給される。上記信号ＦＢＳは、コマンドで
入力しても良いし、ボンディングオプション等で所定の
電位が供給されるように構成しても良い。また、各アド
レスカウンタ４８−１〜４８−３の出力信号は、インバ
ータ４９−１〜４９−３の入力端にそれぞれ接続され、
これらインバータ４９−１〜４９−３による反転出力が
それぞれノアゲート５０−１〜５０−３の一方の入力端
にそれぞれ供給される。これらノアゲート５０−１〜５
０−３の他方の入力端には消去信号ＥＲＡＳＥが供給さ
れ、その出力がインバータ５１−１〜５１−３の入力
端、及びノアゲート５２−１〜５２−３の一方の入力端
にそれぞれ供給される。これらノアゲート５２−１〜５
２−３の他方の入力端には上記消去信号ＥＲＡＳＥが入
力され、その出力がインバータ５３−１〜５３−３にそ
れぞれ供給される。そして、各インバータ５１−１〜５
１−３の出力端からロウプリデコード信号／ａ１〜／ａ
３が出力され、各インバータ５３−１〜５３−３の出力
端からロウプリデコード信号ａ１〜ａ３が出力されるよ
うになっている。
【００９４】消去信号（消去モードを示す判定クロッ
ク）ＥＲＡＳＥが入力されている時は、ブロックアドレ
スＡ１，Ａ２，Ａ３が多重選択されてこのブロックアド
レスで選択されたブロック中のメモリセルが消去され
る。消去後の消去確認読み出し動作では、消去された小
ブロックの１ブロック毎にブロックアドレス・カウント
アップ信号ＦＢＳがブロックアドレスを１ビットずつ８
ビット進ませる。本実施の形態によれば、消去の際には
ブロックサイズを大きく固定することが可能となるの
で、消去時間を短縮できる。
ク）ＥＲＡＳＥが入力されている時は、ブロックアドレ
スＡ１，Ａ２，Ａ３が多重選択されてこのブロックアド
レスで選択されたブロック中のメモリセルが消去され
る。消去後の消去確認読み出し動作では、消去された小
ブロックの１ブロック毎にブロックアドレス・カウント
アップ信号ＦＢＳがブロックアドレスを１ビットずつ８
ビット進ませる。本実施の形態によれば、消去の際には
ブロックサイズを大きく固定することが可能となるの
で、消去時間を短縮できる。
【００９５】図１２は、本発明の第３の実施の形態に係
る不揮発性半導体記憶装置について説明するためのもの
で、６４ＭビットのＮＡＮＤ型ＥＥＰＲＯＭの概略構成
を示すブロック図である。上述した第１，第２の実施の
形態に係る不揮発性半導体記憶装置では、連続するブロ
ックしか同時に選択することはできないが、この第３の
実施の形態では離れたブロックも選択できるようになっ
ている。この第３の実施の形態では、複数のブロックを
同時に選択して消去、書き込み及びテストを行う場合を
例に取って説明する。すなわち、図１２に示すＥＥＰＲ
ＯＭが図１に示した構成と異なるのは、ブロック・アド
レス・バッファ２５が設けられている点であり、これに
対応してブロック・アドレス・プリデコーダ２２’の構
成が変更され、ロウプリデコーダ１４が削除されてい
る。また、シリアルインターフェイス回路１２にはコマ
ンドＣＭ０〜ＣＭ３、上位ブロックアドレスＡＤ１、下
位ブロックアドレスＡＤ２及びブロックアドレスＡ１〜
Ａ１０等が入力される。そして、上記ブロック・アドレ
ス・バッファ２５に上記ブロックアドレスＡ１〜Ａ１０
が供給されるようになっている。他の構成は基本的には
同様であるので、同一部分に同じ符号を付してその詳細
な説明は省略する。
る不揮発性半導体記憶装置について説明するためのもの
で、６４ＭビットのＮＡＮＤ型ＥＥＰＲＯＭの概略構成
を示すブロック図である。上述した第１，第２の実施の
形態に係る不揮発性半導体記憶装置では、連続するブロ
ックしか同時に選択することはできないが、この第３の
実施の形態では離れたブロックも選択できるようになっ
ている。この第３の実施の形態では、複数のブロックを
同時に選択して消去、書き込み及びテストを行う場合を
例に取って説明する。すなわち、図１２に示すＥＥＰＲ
ＯＭが図１に示した構成と異なるのは、ブロック・アド
レス・バッファ２５が設けられている点であり、これに
対応してブロック・アドレス・プリデコーダ２２’の構
成が変更され、ロウプリデコーダ１４が削除されてい
る。また、シリアルインターフェイス回路１２にはコマ
ンドＣＭ０〜ＣＭ３、上位ブロックアドレスＡＤ１、下
位ブロックアドレスＡＤ２及びブロックアドレスＡ１〜
Ａ１０等が入力される。そして、上記ブロック・アドレ
ス・バッファ２５に上記ブロックアドレスＡ１〜Ａ１０
が供給されるようになっている。他の構成は基本的には
同様であるので、同一部分に同じ符号を付してその詳細
な説明は省略する。
【００９６】図１３及び図１４は、上記図１２に示した
回路におけるブロック・サイズ・バッファ２５及びブロ
ック・アドレス・プリデコーダ２２’の構成例を示す回
路図であり、ブロックアドレスＡ１〜Ａ１０のｉビット
に着目して示している。この回路は、ナンドゲート８０
〜８２，４５Ｄ−１〜４５Ｄ−８，４５Ｅ−１〜４５Ｅ
−８，４５Ｆ−１〜４５Ｆ−１６、インバータ８３〜９
０，４６Ｄ−１〜４６Ｄ−８，４６Ｅ−１〜４６Ｅ−
８，４６Ｆ−１〜４６Ｆ−１６、Ｎチャネル型ＭＯＳト
ランジスタ９１，９２等を含んで構成されている。上記
ナンドゲート８０、インバータ８４，８５，８６及びＭ
ＯＳトランジスタ９１，９２は、ブロック・アドレス・
バッファ２５を構成している。また、上記ナンドゲート
８１，８２，４５Ｄ−１〜４５Ｄ−８，４５Ｅ−１〜４
５Ｅ−８，４５Ｆ−１〜４５Ｆ−１６、インバータ８
３，８７〜９０，４６Ｄ−１〜４６Ｄ−８，４６Ｅ−１
〜４６Ｅ−８，４６Ｆ−１〜４６Ｆ−１６は、ブロック
・アドレス・プリデコーダ２２’を構成している。
回路におけるブロック・サイズ・バッファ２５及びブロ
ック・アドレス・プリデコーダ２２’の構成例を示す回
路図であり、ブロックアドレスＡ１〜Ａ１０のｉビット
に着目して示している。この回路は、ナンドゲート８０
〜８２，４５Ｄ−１〜４５Ｄ−８，４５Ｅ−１〜４５Ｅ
−８，４５Ｆ−１〜４５Ｆ−１６、インバータ８３〜９
０，４６Ｄ−１〜４６Ｄ−８，４６Ｅ−１〜４６Ｅ−
８，４６Ｆ−１〜４６Ｆ−１６、Ｎチャネル型ＭＯＳト
ランジスタ９１，９２等を含んで構成されている。上記
ナンドゲート８０、インバータ８４，８５，８６及びＭ
ＯＳトランジスタ９１，９２は、ブロック・アドレス・
バッファ２５を構成している。また、上記ナンドゲート
８１，８２，４５Ｄ−１〜４５Ｄ−８，４５Ｅ−１〜４
５Ｅ−８，４５Ｆ−１〜４５Ｆ−１６、インバータ８
３，８７〜９０，４６Ｄ−１〜４６Ｄ−８，４６Ｅ−１
〜４６Ｅ−８，４６Ｆ−１〜４６Ｆ−１６は、ブロック
・アドレス・プリデコーダ２２’を構成している。
【００９７】アドレス信号Ａｉ（ｉ＝１〜１０）は、イ
ンバータ８３の入力端、及びナンドゲート８０，８２の
一方の入力端に供給される。上記インバータ８３の出力
信号は、ナンドゲート８１の一方の入力端に供給され
る。上記ナンドゲート８０の他方の入力端には、制御回
路２４からテストモードを示す信号（テスト信号）ＴＳ
（あるいは消去信号ＥＲＡＳＥ、書き込み信号ＷＳ）が
供給される。このナンドゲート８０の出力信号は、イン
バータ８４の入力端に供給され、このインバータ８４の
出力信号がＭＯＳトランジスタ９１のゲートに供給され
る。上記ＭＯＳトランジスタ９１の電流通路の一端に
は、ナンドゲート８１，８２の他方の入力端、インバー
タ８５の入力端とインバータ８６の出力端がそれぞれ接
続され、他端は接地点Ｖｓｓに接続される。上記ＭＯＳ
トランジスタ９２の電流通路の一端にはインバータ８５
の出力端とインバータ８６の出力端が接続され、他端は
接地点Ｖｓｓに接続され、ゲートに制御回路２４からリ
セット信号ＲＳが供給される。上記ナンドゲート８１の
出力端にはインバータ８７の入力端が接続され、このイ
ンバータ８７の出力端にはインバータ８８の出力端が接
続される。上記ナンドゲート８２の出力端にはインバー
タ８９の入力端が接続され、このインバータ８９の出力
端にはインバータ９０の出力端が接続される。そして、
上記インバータ８８の出力端からプリデコード信号ａｉ
（ｉ＝１〜１０）が出力され、上記インバータ９０の出
力端からプリデコード信号／ａｉ（ｉ＝１〜１０）が出
力される。
ンバータ８３の入力端、及びナンドゲート８０，８２の
一方の入力端に供給される。上記インバータ８３の出力
信号は、ナンドゲート８１の一方の入力端に供給され
る。上記ナンドゲート８０の他方の入力端には、制御回
路２４からテストモードを示す信号（テスト信号）ＴＳ
（あるいは消去信号ＥＲＡＳＥ、書き込み信号ＷＳ）が
供給される。このナンドゲート８０の出力信号は、イン
バータ８４の入力端に供給され、このインバータ８４の
出力信号がＭＯＳトランジスタ９１のゲートに供給され
る。上記ＭＯＳトランジスタ９１の電流通路の一端に
は、ナンドゲート８１，８２の他方の入力端、インバー
タ８５の入力端とインバータ８６の出力端がそれぞれ接
続され、他端は接地点Ｖｓｓに接続される。上記ＭＯＳ
トランジスタ９２の電流通路の一端にはインバータ８５
の出力端とインバータ８６の出力端が接続され、他端は
接地点Ｖｓｓに接続され、ゲートに制御回路２４からリ
セット信号ＲＳが供給される。上記ナンドゲート８１の
出力端にはインバータ８７の入力端が接続され、このイ
ンバータ８７の出力端にはインバータ８８の出力端が接
続される。上記ナンドゲート８２の出力端にはインバー
タ８９の入力端が接続され、このインバータ８９の出力
端にはインバータ９０の出力端が接続される。そして、
上記インバータ８８の出力端からプリデコード信号ａｉ
（ｉ＝１〜１０）が出力され、上記インバータ９０の出
力端からプリデコード信号／ａｉ（ｉ＝１〜１０）が出
力される。
【００９８】上記各プリデコード信号ａ１〜ａ１０、／
ａ１〜／ａ１０は、ナンドゲート４５Ｄ−１〜４５Ｄ−
８，４５Ｅ−１〜４５Ｅ−８，４５Ｆ−１〜４５Ｆ−１
６に選択的に供給される。ナンドゲート４５Ｄ−１〜４
５Ｄ−８には、上記各プリデコード信号ａ１，／ａ１，
ａ２，／ａ２，ａ３，／ａ３のうち、全ての組み合わせ
が異なるように選択された３つの信号が供給される。例
えばナンドゲート４５Ｄ−１の入力端には上記プリデコ
ード信号ａ１，ａ２，ａ３が供給され、その出力がイン
バータ４６Ｄ−１の入力端に供給される。ナンドゲート
４５Ｄ−２の入力端には上記プリデコード信号／ａ１，
ａ２，ａ３が供給され、その出力がインバータ４６Ｄ−
２の入力端に供給される。同様に、ナンドゲート４５Ｄ
−８の入力端には上記プリデコード信号／ａ１，／ａ
２，／ａ３が供給され、その出力がインバータ４６Ｄ−
８の入力端に供給される。
ａ１〜／ａ１０は、ナンドゲート４５Ｄ−１〜４５Ｄ−
８，４５Ｅ−１〜４５Ｅ−８，４５Ｆ−１〜４５Ｆ−１
６に選択的に供給される。ナンドゲート４５Ｄ−１〜４
５Ｄ−８には、上記各プリデコード信号ａ１，／ａ１，
ａ２，／ａ２，ａ３，／ａ３のうち、全ての組み合わせ
が異なるように選択された３つの信号が供給される。例
えばナンドゲート４５Ｄ−１の入力端には上記プリデコ
ード信号ａ１，ａ２，ａ３が供給され、その出力がイン
バータ４６Ｄ−１の入力端に供給される。ナンドゲート
４５Ｄ−２の入力端には上記プリデコード信号／ａ１，
ａ２，ａ３が供給され、その出力がインバータ４６Ｄ−
２の入力端に供給される。同様に、ナンドゲート４５Ｄ
−８の入力端には上記プリデコード信号／ａ１，／ａ
２，／ａ３が供給され、その出力がインバータ４６Ｄ−
８の入力端に供給される。
【００９９】ナンドゲート４５Ｅ−１〜４５Ｅ−８に
は、上記各プリデコード信号ａ４，／ａ４，ａ５，／ａ
５，ａ６，／ａ６のうち、全ての組み合わせが異なるよ
うに選択された３つの信号が供給される。例えばナンド
ゲート４５Ｅ−１の入力端には上記プリデコード信号ａ
３，ａ４，ａ５が供給され、その出力がインバータ４６
Ｅ−１の入力端に供給される。ナンドゲート４５Ｅ−２
の入力端には、上記プリデコード信号／ａ３，ａ４，ａ
５が供給され、その出力がインバータ４６Ｅ−２の入力
端に供給される。同様に、ナンドゲート４５Ｅ−８の入
力端には、上記プリデコード信号／ａ３，／ａ４，／ａ
５が供給され、その出力がインバータ４６Ｅ−８の入力
端に供給される。
は、上記各プリデコード信号ａ４，／ａ４，ａ５，／ａ
５，ａ６，／ａ６のうち、全ての組み合わせが異なるよ
うに選択された３つの信号が供給される。例えばナンド
ゲート４５Ｅ−１の入力端には上記プリデコード信号ａ
３，ａ４，ａ５が供給され、その出力がインバータ４６
Ｅ−１の入力端に供給される。ナンドゲート４５Ｅ−２
の入力端には、上記プリデコード信号／ａ３，ａ４，ａ
５が供給され、その出力がインバータ４６Ｅ−２の入力
端に供給される。同様に、ナンドゲート４５Ｅ−８の入
力端には、上記プリデコード信号／ａ３，／ａ４，／ａ
５が供給され、その出力がインバータ４６Ｅ−８の入力
端に供給される。
【０１００】ナンドゲート４５Ｆ−１〜４５Ｆ−１６に
は、上記各プリデコード信号ａ７，／ａ７，ａ８，／ａ
８，ａ９，／ａ９，ａ１０，／ａ１０のうち、全ての組
み合わせが異なるように選択された４つの信号が供給さ
れる。例えばナンドゲート４５Ｆ−１の入力端には上記
プリデコード信号ａ７，ａ８，ａ９，ａ１０が供給さ
れ、その出力がインバータ４６Ｆ−１の入力端に供給さ
れる。ナンドゲート４５Ｆ−２の入力端には上記プリデ
コード信号／ａ７，ａ８，ａ９，ａ１０が供給され、そ
の出力がインバータ４６Ｆ−２の入力端に供給される。
同様に、ナンドゲート４５Ｆ−１６の入力端には上記プ
リデコード信号／ａ７，／ａ８，／ａ９，／ａ１０が供
給され、その出力がインバータ４６Ｆ−１６の入力端に
供給される。
は、上記各プリデコード信号ａ７，／ａ７，ａ８，／ａ
８，ａ９，／ａ９，ａ１０，／ａ１０のうち、全ての組
み合わせが異なるように選択された４つの信号が供給さ
れる。例えばナンドゲート４５Ｆ−１の入力端には上記
プリデコード信号ａ７，ａ８，ａ９，ａ１０が供給さ
れ、その出力がインバータ４６Ｆ−１の入力端に供給さ
れる。ナンドゲート４５Ｆ−２の入力端には上記プリデ
コード信号／ａ７，ａ８，ａ９，ａ１０が供給され、そ
の出力がインバータ４６Ｆ−２の入力端に供給される。
同様に、ナンドゲート４５Ｆ−１６の入力端には上記プ
リデコード信号／ａ７，／ａ８，／ａ９，／ａ１０が供
給され、その出力がインバータ４６Ｆ−１６の入力端に
供給される。
【０１０１】上記各インバータ４６Ｄ−１〜４６Ｄ−
８，４６Ｅ−１〜４６Ｅ−８，４６Ｆ−１〜４６Ｆ−１
６から出力される制御信号Ｄｊ１〜Ｄｊ８（Ｄｊｘ），
Ｅｋ１〜Ｅｋ８（Ｅｋｙ），Ｆｌ１〜Ｆｌ１６（Ｆｌ
ｚ）はそれぞれ、上記ロウデコーダ１５に供給されてデ
コード動作を制御することによりブロックアドレスの多
重選択を行うようになっている。
８，４６Ｅ−１〜４６Ｅ−８，４６Ｆ−１〜４６Ｆ−１
６から出力される制御信号Ｄｊ１〜Ｄｊ８（Ｄｊｘ），
Ｅｋ１〜Ｅｋ８（Ｅｋｙ），Ｆｌ１〜Ｆｌ１６（Ｆｌ
ｚ）はそれぞれ、上記ロウデコーダ１５に供給されてデ
コード動作を制御することによりブロックアドレスの多
重選択を行うようになっている。
【０１０２】上記のような構成において、まず、リセッ
ト信号ＲＳを与えてＭＯＳトランジスタ９２をオンさ
せ、インバータ８５，８６からなるラッチ回路をリセッ
トしてノードＮＡをハイレベルにしておく。次に、上位
ブロックアドレスＡＤ１、下位ブロックアドレスＡＤ２
及びブロックアドレスＡ１〜Ａ１０等を入力して、テス
トするブロックのアドレスを指定する。テスト信号ＴＳ
としてハイレベルのパルスを与えたときに、アドレス信
号Ａｉがハイレベルであれば、ナンドゲート８０の出力
がロウレベル、インバータ８４の出力がハイレベルとな
る。この結果、ＭＯＳトランジスタ９１がオンし、ノー
ドＮＡはロウレベルとなる。ナンドゲート８１，８２の
出力はハイレベルに固定され、プリデコード信号ａｉ，
／ａｉはともにハイレベルとなる。これによって、テス
ト動作を行うとアドレスが多重選択状態となり、複数の
ブロックが同時に選択された状態でテストを行うことが
できる。
ト信号ＲＳを与えてＭＯＳトランジスタ９２をオンさ
せ、インバータ８５，８６からなるラッチ回路をリセッ
トしてノードＮＡをハイレベルにしておく。次に、上位
ブロックアドレスＡＤ１、下位ブロックアドレスＡＤ２
及びブロックアドレスＡ１〜Ａ１０等を入力して、テス
トするブロックのアドレスを指定する。テスト信号ＴＳ
としてハイレベルのパルスを与えたときに、アドレス信
号Ａｉがハイレベルであれば、ナンドゲート８０の出力
がロウレベル、インバータ８４の出力がハイレベルとな
る。この結果、ＭＯＳトランジスタ９１がオンし、ノー
ドＮＡはロウレベルとなる。ナンドゲート８１，８２の
出力はハイレベルに固定され、プリデコード信号ａｉ，
／ａｉはともにハイレベルとなる。これによって、テス
ト動作を行うとアドレスが多重選択状態となり、複数の
ブロックが同時に選択された状態でテストを行うことが
できる。
【０１０３】すなわち、アドレス信号Ａｉの入力後、テ
スト信号ＴＳをハイレベルにすることにより、様々な組
み合わせでブロックを多重選択することができる。例え
ば、ｉ＝０〜９に対して上述したような設定を行えば、
有効なブロックアドレスはａ１０，／ａ１０だけである
ので、ａ１０がロウレベルの時には上位側の半分のブロ
ックＢＬＫ１〜ＢＬＫ５１２、／ａ１０がロウレベルの
時には下位側の半分のブロックＢＬＫ５１２〜ＢＬＫ１
０２４が選択される。隣接する２ブロックのみを選択す
る場合には、ｉ＝０に対してのみ上述したような設定を
行えば良い。このように、様々な組み合わせでブロック
の多重選択が可能である。
スト信号ＴＳをハイレベルにすることにより、様々な組
み合わせでブロックを多重選択することができる。例え
ば、ｉ＝０〜９に対して上述したような設定を行えば、
有効なブロックアドレスはａ１０，／ａ１０だけである
ので、ａ１０がロウレベルの時には上位側の半分のブロ
ックＢＬＫ１〜ＢＬＫ５１２、／ａ１０がロウレベルの
時には下位側の半分のブロックＢＬＫ５１２〜ＢＬＫ１
０２４が選択される。隣接する２ブロックのみを選択す
る場合には、ｉ＝０に対してのみ上述したような設定を
行えば良い。このように、様々な組み合わせでブロック
の多重選択が可能である。
【０１０４】なお、上記第３の実施の形態では、テスト
動作を例にとって説明したが、ナンドゲート８０に、テ
スト信号ＴＳに代えて、消去や書き込みに関するアドレ
スの多重選択のコマンドを設け、これを入力すれば、消
去動作や書き込み動作においても同様なブロック選択が
可能である。また、ブロックの多重選択を行う場合につ
いて説明したが、図１３に示した回路を、半導体記憶装
置におけるロウアドレスバッファあるいはカラムアドレ
スバッファとして設ければ、同様にしてアドレスの多重
選択を行うこともできる。
動作を例にとって説明したが、ナンドゲート８０に、テ
スト信号ＴＳに代えて、消去や書き込みに関するアドレ
スの多重選択のコマンドを設け、これを入力すれば、消
去動作や書き込み動作においても同様なブロック選択が
可能である。また、ブロックの多重選択を行う場合につ
いて説明したが、図１３に示した回路を、半導体記憶装
置におけるロウアドレスバッファあるいはカラムアドレ
スバッファとして設ければ、同様にしてアドレスの多重
選択を行うこともできる。
【０１０５】図１５は、本発明の第４の実施の形態に係
る半導体記憶装置について説明するためのもので、ペー
ジ書き込み型のフラッシュメモリにおけるアドレス選択
に関係する回路部の概略構成を示すブロック図である。
この例では、メモリセルアレイ１００−１，１００−２
が分割されており、これらメモリセルアレイ１００−
１，１００−２間にロウデコーダ１０１が設けられてい
る。このロウデコーダ１０１には、ロウアドレスバッフ
ァ１０２の出力信号が供給される。ロウアドレスバッフ
ァ１０２におけるメモリセルアレイ１００−１と１００
−２を区別しているアドレス部は、図１３に示した回路
と同様に構成されている。また、各メモリセルアレイ１
００−１，１００−２に対応して、５１２バイトのデー
タラッチ１０３−１，１０３−２が設けられている。上
記データラッチ１０３−１，１０３−２にラッチされた
データは、マルチプレクサ（ＭＵＸ）１０４に供給され
て選択され、入出力回路（Ｉ／Ｏ）１０５を介して出力
される。また、入出力回路１０５に供給されたデータ
が、マルチプレクサ１０４を介してデータラッチ１０３
−１または１０３−２に供給されてラッチされるように
なっている。
る半導体記憶装置について説明するためのもので、ペー
ジ書き込み型のフラッシュメモリにおけるアドレス選択
に関係する回路部の概略構成を示すブロック図である。
この例では、メモリセルアレイ１００−１，１００−２
が分割されており、これらメモリセルアレイ１００−
１，１００−２間にロウデコーダ１０１が設けられてい
る。このロウデコーダ１０１には、ロウアドレスバッフ
ァ１０２の出力信号が供給される。ロウアドレスバッフ
ァ１０２におけるメモリセルアレイ１００−１と１００
−２を区別しているアドレス部は、図１３に示した回路
と同様に構成されている。また、各メモリセルアレイ１
００−１，１００−２に対応して、５１２バイトのデー
タラッチ１０３−１，１０３−２が設けられている。上
記データラッチ１０３−１，１０３−２にラッチされた
データは、マルチプレクサ（ＭＵＸ）１０４に供給され
て選択され、入出力回路（Ｉ／Ｏ）１０５を介して出力
される。また、入出力回路１０５に供給されたデータ
が、マルチプレクサ１０４を介してデータラッチ１０３
−１または１０３−２に供給されてラッチされるように
なっている。
【０１０６】上記のような構成において、通常は、ペー
ジ長として１ワード分の５１２バイトを用いるが、メモ
リセルアレイ１００−１，１００−２の同一アドレスの
ワード線を同時に選択して書き込みを行うことにより、
ページ長を２倍の１０２４バイトにできる。また、例え
ばデータの消去時に、メモリセルアレイ１００−１，１
００−２中の隣接する複数（２n ）のワード線を同時に
選択することも可能である。
ジ長として１ワード分の５１２バイトを用いるが、メモ
リセルアレイ１００−１，１００−２の同一アドレスの
ワード線を同時に選択して書き込みを行うことにより、
ページ長を２倍の１０２４バイトにできる。また、例え
ばデータの消去時に、メモリセルアレイ１００−１，１
００−２中の隣接する複数（２n ）のワード線を同時に
選択することも可能である。
【０１０７】上述したように、半導体記憶装置の製造後
に外部から容易にアドレスの多重選択を行うことができ
るので、チップの各動作に応じて最適な数のメモリセル
を選択することができる。よって、テストコストを下げ
ることができる。また、一括動作モードを備える半導体
記憶装置では、一括動作の単位を自由に変えることがで
きる。
に外部から容易にアドレスの多重選択を行うことができ
るので、チップの各動作に応じて最適な数のメモリセル
を選択することができる。よって、テストコストを下げ
ることができる。また、一括動作モードを備える半導体
記憶装置では、一括動作の単位を自由に変えることがで
きる。
【０１０８】なお、以上の説明では、不揮発性半導体記
憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭを例にとって本
発明を説明したが、ＮＯＲ型ＥＥＰＲＯＭ、ＤＩＮＯＲ
型ＥＥＰＲＯＭ、ＡＮＤ型ＥＥＰＲＯＭ、あるいは一般
的な他のフラッシュメモリにおいても本発明は有効であ
る。また、主に消去動作を例にとって説明したが、書き
込みやテスト等において複数ブロックを同時に選択する
場合にも同様にして適用可能である。
憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭを例にとって本
発明を説明したが、ＮＯＲ型ＥＥＰＲＯＭ、ＤＩＮＯＲ
型ＥＥＰＲＯＭ、ＡＮＤ型ＥＥＰＲＯＭ、あるいは一般
的な他のフラッシュメモリにおいても本発明は有効であ
る。また、主に消去動作を例にとって説明したが、書き
込みやテスト等において複数ブロックを同時に選択する
場合にも同様にして適用可能である。
【０１０９】上述したように、本発明によれば、ユーザ
がチップ外部から所望のブロックサイズ、あるいはブロ
ックに対応するアドレスを入力することにより自由に選
択するブロックサイズの変更が可能となり、消去時間、
テスト時間及び書き込み時間等の大幅な短縮化が可能と
なる。これによって、不揮発性半導体記憶装置における
書き換えスピードを高速化でき、製造者側においてもテ
スト時間の短縮化が図れ、テストコストの低減化に繋が
る。また、ランダムな複数のブロックを同時に選択する
ことはできないが、文献３で示したようなブロック・ア
ドレス・レジスタが不要となるため、その分回路構成を
簡単化でき、チップサイズの縮小化が図れ、チップコス
トの低減化となる。更に、選択するブロック・アドレス
を全て入力する必要がないため、アドレス入力のシステ
ムを簡略化できる。
がチップ外部から所望のブロックサイズ、あるいはブロ
ックに対応するアドレスを入力することにより自由に選
択するブロックサイズの変更が可能となり、消去時間、
テスト時間及び書き込み時間等の大幅な短縮化が可能と
なる。これによって、不揮発性半導体記憶装置における
書き換えスピードを高速化でき、製造者側においてもテ
スト時間の短縮化が図れ、テストコストの低減化に繋が
る。また、ランダムな複数のブロックを同時に選択する
ことはできないが、文献３で示したようなブロック・ア
ドレス・レジスタが不要となるため、その分回路構成を
簡単化でき、チップサイズの縮小化が図れ、チップコス
トの低減化となる。更に、選択するブロック・アドレス
を全て入力する必要がないため、アドレス入力のシステ
ムを簡略化できる。
【０１１０】なお、本発明では、ブロック・サイズ・バ
ッファ２１やブロック・アドレス・プリデコーダ２２を
設けたり（第１の実施の形態）、ブロック・アドレス・
バッファ２５やブロック・アドレス・プリデコーダ２２
を設ける（第３の実施の形態）必要があるが、これらの
回路を設けることによるチップサイズの増大は、ブロッ
ク毎にブロック（セクター）・アドレス・レジスタを設
ける場合に比べて微々たるものである。
ッファ２１やブロック・アドレス・プリデコーダ２２を
設けたり（第１の実施の形態）、ブロック・アドレス・
バッファ２５やブロック・アドレス・プリデコーダ２２
を設ける（第３の実施の形態）必要があるが、これらの
回路を設けることによるチップサイズの増大は、ブロッ
ク毎にブロック（セクター）・アドレス・レジスタを設
ける場合に比べて微々たるものである。
【０１１１】
【発明の効果】以上説明したように、本発明によれば、
チップコストの増加やアドレス入力の複雑化を招くこと
なく、消去時間、書き込み時間及びテスト時間等を短縮
できる半導体記憶装置が得られる。
チップコストの増加やアドレス入力の複雑化を招くこと
なく、消去時間、書き込み時間及びテスト時間等を短縮
できる半導体記憶装置が得られる。
【０１１２】また、チップサイズの増大やアドレス入力
の複雑化を招くことなく、メモリセルアレイ中の複数の
ブロックに対して選択的に消去、書き込み及びテスト等
を行うことができる半導体記憶装置が得られる。
の複雑化を招くことなく、メモリセルアレイ中の複数の
ブロックに対して選択的に消去、書き込み及びテスト等
を行うことができる半導体記憶装置が得られる。
【０１１３】更に、チップサイズの増大やアドレス入力
の複雑化を招くことなく、選択ブロックのサイズを自由
に設定でき、メモリセルアレイ中の複数のブロックに対
して選択的に消去、書き込み及びテスト等を行うことが
できる半導体記憶装置が得られる。
の複雑化を招くことなく、選択ブロックのサイズを自由
に設定でき、メモリセルアレイ中の複数のブロックに対
して選択的に消去、書き込み及びテスト等を行うことが
できる半導体記憶装置が得られる。
【図１】本発明の第１の実施の形態に係る不揮発性半導
体記憶装置について説明するためのもので、６４Ｍビッ
トのＮＡＮＤ型ＥＥＰＲＯＭの概略構成を示すブロック
図。
体記憶装置について説明するためのもので、６４Ｍビッ
トのＮＡＮＤ型ＥＥＰＲＯＭの概略構成を示すブロック
図。
【図２】図１に示した回路におけるメモリセルアレイ中
の各ブロックの構成例について説明するための回路図、
の各ブロックの構成例について説明するための回路図、
【図３】図２に示した回路におけるメモリセルの構成例
を示す断面図、
を示す断面図、
【図４】図１に示した回路におけるブロック・サイズ・
バッファの構成例を示す回路図。
バッファの構成例を示す回路図。
【図５】図１に示した回路におけるブロック・アドレス
・プリデコーダの一部の構成例を示す回路図。
・プリデコーダの一部の構成例を示す回路図。
【図６】図１に示した回路におけるブロック・アドレス
・プリデコーダの一部の構成例を示す回路図。
・プリデコーダの一部の構成例を示す回路図。
【図７】図１に示した回路におけるロウデコーダの構成
例について説明するためのもので、ブロック選択に関係
する構成を抽出して示す回路図、
例について説明するためのもので、ブロック選択に関係
する構成を抽出して示す回路図、
【図８】図１ないし図７に示したＥＥＰＲＯＭの消去動
作について説明するためのタイミングチャート。
作について説明するためのタイミングチャート。
【図９】メモリセルアレイ上の消去ブロックサイズを示
したもので、（ａ）図はブロックサイズが２倍、（ｂ）
図はブロックサイズが４倍、（ｃ）図はブロックサイズ
が８倍、（ｄ）図はブロックサイズが１６倍になった場
合の例をそれぞれ示す図。
したもので、（ａ）図はブロックサイズが２倍、（ｂ）
図はブロックサイズが４倍、（ｃ）図はブロックサイズ
が８倍、（ｄ）図はブロックサイズが１６倍になった場
合の例をそれぞれ示す図。
【図１０】連続した複数ブロックを消去する場合につい
て説明するためのもので、（ａ）図は消去の対象となる
ブロックを示す図、（ｂ）図は１回目の消去サイクルで
消去されるブロックを示す図、（ｃ）図は２回目の消去
サイクルで消去されるブロックを示す図、（ｄ）図は３
回目の消去サイクルで消去されるブロックを示す図。
て説明するためのもので、（ａ）図は消去の対象となる
ブロックを示す図、（ｂ）図は１回目の消去サイクルで
消去されるブロックを示す図、（ｃ）図は２回目の消去
サイクルで消去されるブロックを示す図、（ｄ）図は３
回目の消去サイクルで消去されるブロックを示す図。
【図１１】本発明の第２の実施の形態に係る不揮発性半
導体記憶装置について説明するためのもので、消去ブロ
ックサイズを固定する場合のブロック・アドレス・プリ
デコーダの構成例を示す回路図。
導体記憶装置について説明するためのもので、消去ブロ
ックサイズを固定する場合のブロック・アドレス・プリ
デコーダの構成例を示す回路図。
【図１２】本発明の第３の実施の形態に係る不揮発性半
導体記憶装置について説明するためのもので、６４Ｍビ
ットのＮＡＮＤ型ＥＥＰＲＯＭの概略構成を示すブロッ
ク図、
導体記憶装置について説明するためのもので、６４Ｍビ
ットのＮＡＮＤ型ＥＥＰＲＯＭの概略構成を示すブロッ
ク図、
【図１３】図１２に示した回路におけるブロック・サイ
ズ・バッファ及びブロック・アドレス・プリデコーダの
一部の構成例を示す回路図、
ズ・バッファ及びブロック・アドレス・プリデコーダの
一部の構成例を示す回路図、
【図１４】図１２に示した回路におけるブロック・サイ
ズ・バッファ及びブロック・アドレス・プリデコーダの
一部の構成例を示す回路図、
ズ・バッファ及びブロック・アドレス・プリデコーダの
一部の構成例を示す回路図、
【図１５】本発明の第４の実施の実施の形態に係る不揮
発性半導体記憶装置について説明するためのもので、ペ
ージ書き込み型のフラッシュメモリの概略構成を示すブ
ロック図、
発性半導体記憶装置について説明するためのもので、ペ
ージ書き込み型のフラッシュメモリの概略構成を示すブ
ロック図、
【図１６】従来の不揮発性半導体記憶装置について説明
するためのもので、メモリセルアレイとその周辺回路の
概略構成を示すブロック図。
するためのもので、メモリセルアレイとその周辺回路の
概略構成を示すブロック図。
【図１７】従来の不揮発性半導体記憶装置における消
去、読み出し、書き込み動作のバイアス状態について説
明するための図。
去、読み出し、書き込み動作のバイアス状態について説
明するための図。
【図１８】従来の不揮発性半導体記憶装置における読み
出し時の主要信号の動作波形図。
出し時の主要信号の動作波形図。
【図１９】従来の不揮発性半導体記憶装置における選択
セルのチャネルに供給する書き込み禁止電圧のバイアス
条件を示す図。
セルのチャネルに供給する書き込み禁止電圧のバイアス
条件を示す図。
【図２０】従来の他の不揮発性半導体記憶装置について
説明するためのもので、消去時間を短縮するために、複
数ブロックの消去を同時に行うフラッシュＥＥＰＲＯＭ
のブロック図。
説明するためのもので、消去時間を短縮するために、複
数ブロックの消去を同時に行うフラッシュＥＥＰＲＯＭ
のブロック図。
【図２１】図２０に示した回路において、選択的に複数
のセクター（ブロック）を消去する際の各信号のタイミ
ングチャート。
のセクター（ブロック）を消去する際の各信号のタイミ
ングチャート。
１１…メモリセルアレイ、１２…シリアルインターフェ
イス回路、１３…ロウアドレスバッファ、１４…ロウプ
リデコーダ、１５…ロウデコーダ、１６…コマンドレジ
スタ、１７…コマンドデコーダ、１８…カラムアドレス
バッファ、１９…カラムデコーダ、２０…ページバッフ
ァ、２１…ブロック・サイズ・バッファ、２２，２２’
…ブロック・アドレス・プリデコーダ、２３…ワード線
及びセレクトゲートドライバ、２４…制御回路、２５…
ブロック・サイズ・バッファ、ＢＬＫ１〜ＢＬＫ１０２
４…ブロック。
イス回路、１３…ロウアドレスバッファ、１４…ロウプ
リデコーダ、１５…ロウデコーダ、１６…コマンドレジ
スタ、１７…コマンドデコーダ、１８…カラムアドレス
バッファ、１９…カラムデコーダ、２０…ページバッフ
ァ、２１…ブロック・サイズ・バッファ、２２，２２’
…ブロック・アドレス・プリデコーダ、２３…ワード線
及びセレクトゲートドライバ、２４…制御回路、２５…
ブロック・サイズ・バッファ、ＢＬＫ１〜ＢＬＫ１０２
４…ブロック。
Claims (18)
- 【請求項１】 メモリセルがマトリックス配列されたメ
モリセルアレイと、 前記メモリセルアレイ中の各メモリセルが行毎に接続さ
れたワード線と、 前記メモリセルアレイ中の各メモリセルが列毎に接続さ
れたデータ線と、 前記ワード線を選択する行選択手段と、 前記データ線を選択する列選択手段と、 制御データをラッチするラッチ手段を有し、アドレス信
号に基づいて相補信号を生成し、前記相補信号の複数の
組み合わせで前記メモリセルアレイ中の１つのアドレス
を指定する内部アドレス信号生成手段と、 外部からの制御により、前記ラッチ手段に選択的に制御
データをラッチさせるデータ設定手段と、 前記ラッチ手段にラッチされている制御データに応じ
て、前記内部アドレス信号生成手段から出力される相補
信号を同一論理レベルに設定する内部アドレス信号設定
手段とを具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記メモリセルは、半導体基板上に形成
された電気的に書き換え可能なメモリセルを含むメモリ
セルユニットがマトリックス配列されて形成されること
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記内部アドレス信号設定手段は、消去
モード、書き込みモード及びテストモードの少なくとも
いずれか１つのモード時に、前記相補信号を同一論理レ
ベルに設定することを特徴とする請求項１または２に記
載の半導体記憶装置。 - 【請求項４】 前記内部アドレス信号設定手段は、選択
するブロックのサイズと選択開始ブロックを示す信号を
ラッチし、前記ラッチしたブロックのサイズと選択開始
ブロックを示す信号をデコードして、ブロックの多重選
択を行うための制御信号を生成し、前記行選択手段に供
給することを特徴とする請求項１または２に記載の半導
体記憶装置。 - 【請求項５】 前記内部アドレス信号設定手段は、選択
するブロックのサイズを示す信号をラッチするブロック
・サイズ・バッファと、前記ブロック・サイズ・バッフ
ァの出力信号と選択開始ブロックを示す信号をデコード
してブロックの多重選択を行うための制御信号を生成
し、前記行選択手段に供給するブロック・アドレス・プ
リデコーダとを含むことを特徴とする請求項１または２
に記載の半導体記憶装置。 - 【請求項６】 前記内部アドレス信号設定手段は、選択
するブロックのアドレスをラッチするラッチ回路と、前
記ラッチ回路のラッチデータに応じて前記内部アドレス
信号生成手段から出力される相補信号を同一論理レベル
に設定するか否かを決定する論理回路とを含むことを特
徴とする請求項１または２に記載の半導体記憶装置。 - 【請求項７】 前記内部アドレス信号設定手段は、前記
メモリセルアレイの選択するロウアドレスをラッチする
ラッチ回路と、前記ラッチ回路のラッチデータに応じて
前記内部アドレス信号生成手段から出力される相補信号
を同一論理レベルに設定するか否かを決定する論理回路
とを含むことを特徴とする請求項１または２に記載の半
導体記憶装置。 - 【請求項８】 半導体基板上に形成された電気的に書き
換え可能なメモリセルを含むメモリセルユニットが構成
され、このメモリセルユニットがマトリックス配列され
たメモリセルアレイと、 前記メモリセルアレイ中の各メモリセルが行毎に接続さ
れたワード線と、 前記メモリセルアレイ中の各メモリセルユニットが列毎
に接続されたデータ線と、 前記ワード線を選択する行選択手段と、 前記データ線を選択する列選択手段と、 前記メモリセルアレイが複数に分割されて形成されたブ
ロック毎に前記行選択手段を選択するブロック選択手段
と、 前記データ線に接続されたメモリセルへのデータの書き
込みを行うためのバッファ回路とを具備し、 前記電気的に書き換え可能なメモリセルのデータの消去
の際、一組のブロックアドレスの入力で指定されたブロ
ックを含む複数のブロックを前記ブロック選択手段によ
り同時に選択し、この選択したブロック内の全てのメモ
リセルのデータを消去することを特徴とする不揮発性半
導体記憶装置。 - 【請求項９】 前記電気的に書き換え可能なメモリセル
のデータの消去の際、前記ブロックアドレスを先頭アド
レスとする複数のアドレスの多重選択により、アドレス
の連続する複数のブロックを同時に選択することを特徴
とする請求項８に記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記電気的に書き換え可能なメモリセ
ルのデータの消去の際、前記一組のブロックアドレスの
入力で選択される複数のブロックの個数は、ｎを整数と
した場合に２のｎ乗であることを特徴とする請求項８ま
たは９に記載の不揮発性半導体記憶装置。 - 【請求項１１】 前記複数のブロックの個数は固定され
ていることを特徴とする請求項１０に記載の不揮発性半
導体記憶装置。 - 【請求項１２】 半導体基板上に形成された電気的に書
き換え可能なメモリセルを含むメモリセルユニットが構
成され、このメモリセルユニットがマトリックス配列さ
れたメモリセルアレイと、 前記メモリセルアレイ中の各メモリセルが行毎に接続さ
れたワード線と、 前記メモリセルアレイ中の各メモリセルユニットが列毎
に接続されたデータ線と、 前記ワード線を選択する行選択手段と、 前記データ線を選択する列選択手段と、 前記メモリセルアレイが複数に分割されて形成されたブ
ロック毎に前記行選択手段を選択するブロック選択手段
と、 前記データ線に接続されたメモリセルへのデータの書き
込みを行うためのバッファ回路とを具備し、 前記電気的に書き換え可能なメモリセルのデータの消去
の際、消去するブロックサイズ及び一組のブロックアド
レスの入力で指定された複数のブロックを前記ブロック
選択手段により同時に選択し、この選択したブロック内
の全てのメモリセルのデータを消去することを特徴とす
る不揮発性半導体記憶装置。 - 【請求項１３】 半導体基板上に形成された電気的に書
き換え可能なメモリセルが複数個直列接続されてＮＡＮ
Ｄセル列が構成され、このＮＡＮＤセル列がマトリック
ス配列されたメモリセルアレイと、 前記メモリセルアレイ中の各メモリセルが行毎に接続さ
れたワード線と、 前記メモリセルアレイ中の各ＮＡＮＤセル列が列毎に接
続されたビット線と、 前記各ＮＡＮＤセル列と前記各ビット線との間に設けら
れ、前記各ＮＡＮＤセル列を選択するための選択ゲート
と、 前記ビット線と交差して配設され、前記各選択ゲートを
制御して前記各ＮＡＮＤセル列を前記ビット線に選択的
に接続する選択ゲート線と、 前記ワード線及び前記選択ゲート線を選択する行選択手
段と、 前記ビット線を選択する列選択手段と、 前記メモリセルアレイが複数に分割されて形成されたブ
ロック毎に前記行選択手段を選択するブロック選択手段
と、 前記ビット線に前記選択ゲートを介して接続されたメモ
リセルへのデータの書き込みを行うためのバッファ回路
とを具備し、 前記電気的に書き換え可能なメモリセルのデータの消去
の際、消去するブロックサイズ及び一組のブロックアド
レスの入力で指定された複数のブロックを前記ブロック
選択手段により同時に選択し、この選択したブロック内
の全てのメモリセルのデータを消去することを特徴とす
る不揮発性半導体記憶装置。 - 【請求項１４】 前記電気的に書き換え可能なメモリセ
ルのデータの消去の際、前記ブロックアドレスを先頭ア
ドレスとする複数のアドレスの多重選択により、アドレ
スの連続する複数のブロックを同時に選択することを特
徴とする請求項１２または１３に記載の不揮発性半導体
記憶装置。 - 【請求項１５】 前記電気的に書き換え可能なメモリセ
ルのデータの消去の際、前記消去するブロックサイズの
入力により選択される複数のブロックの個数は、ｎを整
数とした場合に２のｎ乗であることを特徴とする請求項
１２ないし１４いずれか１つの項に記載の不揮発性半導
体記憶装置。 - 【請求項１６】 電気的に書き換え可能なメモリセルが
マトリックス配列され、複数のブロックに分割されたメ
モリセルアレイと、 前記メモリセルアレイの各ブロックを選択するブロック
選択手段と、 前記ブロック選択手段で選択されたブロック中のメモリ
セルの行を選択する行選択手段と、 前記メモリセルアレイ中のメモリセルの列を選択する列
選択手段とを具備し、 データの消去の際に、ブロックアドレスが入力され、消
去モードを指示する信号が入力されている時に、前記行
選択手段を制御して複数のアドレスを多重選択させるこ
とにより、前記ブロックアドレスを先頭アドレスとする
連続した２のｎ（ｎは正の整数）乗個のブロックを選択
し、前記ブロックアドレスで指定されたブロックを含む
２のｎ乗個のブロック中のメモリセルのデータを実質的
に同時に消去することを特徴とするフラッシュメモリ。 - 【請求項１７】 電気的に書き換え可能なメモリセルが
マトリックス配列され、複数のブロックに分割されたメ
モリセルアレイと、 前記メモリセルアレイの各ブロックを選択するブロック
選択手段と、 前記ブロック選択手段で選択されたブロック中のメモリ
セルの行を選択する行選択手段と、 前記メモリセルアレイ中のメモリセルの列を選択する列
選択手段とを具備し、 データの消去の際に、消去するブロックサイズを指示す
る信号及びブロックアドレスが入力され、前記行選択手
段を制御して複数のアドレスを多重選択させることによ
り、前記ブロックアドレスを先頭アドレスとする連続し
た２のｎ（ｎは正の整数）乗個のブロックを選択し、前
記ブロックアドレスで指定されたブロックを含む前記ブ
ロックサイズで指示された所定の２のｎ乗個のブロック
中のメモリセルのデータを実質的に同時に消去すること
を特徴とするフラッシュメモリ。 - 【請求項１８】 消去するブロックの個数が２のｎ乗個
以外の時に、２のｎ乗個のブロックサイズずつ複数サイ
クルに分けて消去を行うことを特徴とする請求項１７に
記載のフラッシュメモリ。
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