JPH11224595A - 冷電子放出素子及びその製造方法 - Google Patents
冷電子放出素子及びその製造方法Info
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- JPH11224595A JPH11224595A JP2583998A JP2583998A JPH11224595A JP H11224595 A JPH11224595 A JP H11224595A JP 2583998 A JP2583998 A JP 2583998A JP 2583998 A JP2583998 A JP 2583998A JP H11224595 A JPH11224595 A JP H11224595A
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- emitter
- thin film
- gate electrode
- semiconductor thin
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体薄膜を用いて素子自体に電流制御機能を
搭載し、動作電圧を上昇させることなく局所的な大電流
を抑え、電流変動を最小限に低減し、さらにガラス基板
等を使用可能とすることで低コスト化及び大面積化をも
容易となす電界放射型の冷電子放出素子とその製造方法
を提供する。 【解決手段】絶縁性基板上に導電層、絶縁層及びゲート
電極が順次積層され、ゲート電極と絶縁層とには導電性
基板に達する開口部が設けられ、開口部内の導電性基板
上にエミッタがゲート電極に接触しないように形成され
た電界放射型の冷電子放出素子で、絶縁性基板上に半導
体薄膜層が設けられ、半導体薄膜層上の同一平面上に、
エミッタと導電層が電気的に半導体薄膜を介して形成さ
れている。
搭載し、動作電圧を上昇させることなく局所的な大電流
を抑え、電流変動を最小限に低減し、さらにガラス基板
等を使用可能とすることで低コスト化及び大面積化をも
容易となす電界放射型の冷電子放出素子とその製造方法
を提供する。 【解決手段】絶縁性基板上に導電層、絶縁層及びゲート
電極が順次積層され、ゲート電極と絶縁層とには導電性
基板に達する開口部が設けられ、開口部内の導電性基板
上にエミッタがゲート電極に接触しないように形成され
た電界放射型の冷電子放出素子で、絶縁性基板上に半導
体薄膜層が設けられ、半導体薄膜層上の同一平面上に、
エミッタと導電層が電気的に半導体薄膜を介して形成さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は、強電界によって電
子を放出する電界放射型の冷電子放出素子及びその製造
方法に関する。より詳しくは、光プリンタ、電子顕微
鏡、電子ビーム露光装置などの電子発生源や電子銃とし
て、あるいは照明ランプの超小型照明源として、特に平
面ディスプレイを構成するアレイ状のＦＥＡ（いわゆる
Field Emitt-er Array ）の電子発生源として有用な冷
電子放出素子及びその製造方法に関する。
子を放出する電界放射型の冷電子放出素子及びその製造
方法に関する。より詳しくは、光プリンタ、電子顕微
鏡、電子ビーム露光装置などの電子発生源や電子銃とし
て、あるいは照明ランプの超小型照明源として、特に平
面ディスプレイを構成するアレイ状のＦＥＡ（いわゆる
Field Emitt-er Array ）の電子発生源として有用な冷
電子放出素子及びその製造方法に関する。
【０００２】
【従来の技術】従来より、電子ディスプレイデバイスと
して陰極線管が広く用いられているが、陰極線管は、電
子銃のカソードから熱電子を放出させるためにエネルギ
ー消費量が大きく、また、構造的に大きな容積を必要と
するなどの問題があった。
して陰極線管が広く用いられているが、陰極線管は、電
子銃のカソードから熱電子を放出させるためにエネルギ
ー消費量が大きく、また、構造的に大きな容積を必要と
するなどの問題があった。
【０００３】このため、熱電子ではなく冷電子を利用で
きるようにして、全体としてエネルギー消費量を低減さ
せ、しかも、デバイス自体を小形化した平面型のディス
プレイが求められ、更に、近年では、そのような平面型
ディスプレイに高速応答性と高解像度とを実現すること
も強く求められている。
きるようにして、全体としてエネルギー消費量を低減さ
せ、しかも、デバイス自体を小形化した平面型のディス
プレイが求められ、更に、近年では、そのような平面型
ディスプレイに高速応答性と高解像度とを実現すること
も強く求められている。
【０００４】このような冷電子を利用する平面型ディス
プレイの構造としては、高真空の平板セル中に、微小な
冷電子放出素子をアレイ状に配したものが有望視されて
いる。そして、そのために使用する冷電子放出素子とし
て、電界放射現象を利用した電界放射型の冷電子放出素
子が注目されている。この電界放射型の冷電子放出素子
は、物質に印加する電界の強度を上げると、その強度に
応じて物質表面のエネルギー障壁の幅が次第に狭まり、
電界強度が１０7 Ｖ／ｃｍ以上の強電界となると、物質
中の電子がトンネル効果によりそのエネルギー障壁を突
破できるようになり、そのため物質から電子が放出され
るという現象を利用している。この場合、電場がポアッ
ソンの方程式に従うために、電子を放出する部材（エミ
ッタ）に電界が集中する部分を形成すると、比較的低い
引き出し電圧で効率的に冷電子の放出を行うことができ
る。
プレイの構造としては、高真空の平板セル中に、微小な
冷電子放出素子をアレイ状に配したものが有望視されて
いる。そして、そのために使用する冷電子放出素子とし
て、電界放射現象を利用した電界放射型の冷電子放出素
子が注目されている。この電界放射型の冷電子放出素子
は、物質に印加する電界の強度を上げると、その強度に
応じて物質表面のエネルギー障壁の幅が次第に狭まり、
電界強度が１０7 Ｖ／ｃｍ以上の強電界となると、物質
中の電子がトンネル効果によりそのエネルギー障壁を突
破できるようになり、そのため物質から電子が放出され
るという現象を利用している。この場合、電場がポアッ
ソンの方程式に従うために、電子を放出する部材（エミ
ッタ）に電界が集中する部分を形成すると、比較的低い
引き出し電圧で効率的に冷電子の放出を行うことができ
る。
【０００５】このような電界放射型の冷電子放出素子の
一般的なものとしては、図５に示すように、先端が尖っ
た円錐形の冷電子放出素子を例示することができる。こ
の素子においては、絶縁性基板５１上に導電層５２、絶
縁層５３及びゲート電極５４が順次積層されており、そ
の絶縁層５３及びゲート電極５４には、導電層５２に達
する開口部Ａが形成されている。そして、その開口部Ａ
内の導電層５２上には、少なくともゲート電極５４に接
触しないように、点状突起Ｐｏを有する円錐形状のエミ
ッタ５５が形成されている。
一般的なものとしては、図５に示すように、先端が尖っ
た円錐形の冷電子放出素子を例示することができる。こ
の素子においては、絶縁性基板５１上に導電層５２、絶
縁層５３及びゲート電極５４が順次積層されており、そ
の絶縁層５３及びゲート電極５４には、導電層５２に達
する開口部Ａが形成されている。そして、その開口部Ａ
内の導電層５２上には、少なくともゲート電極５４に接
触しないように、点状突起Ｐｏを有する円錐形状のエミ
ッタ５５が形成されている。
【０００６】このような円錐形エミッタでは、スピント
型エミッタが広く知られている。
型エミッタが広く知られている。
【０００７】スピント型エミッタを備えた冷電子放出素
子の製造例を、図６（ａ）〜（ｄ）を参照しながら説明
する。
子の製造例を、図６（ａ）〜（ｄ）を参照しながら説明
する。
【０００８】まず、図６（ａ）に示すように、予め導電
層６２が形成された絶縁性基板６１上に、絶縁層６３及
びゲート電極６４をスパッタ法又は真空蒸着法等により
順次成膜する。続いて、フォトリソグラフィー法と反応
性イオンエッチング法（ＲＩＥ）とを利用して絶縁層６
３及びゲート電極６４の一部を、導電層６２が露出する
まで円形の孔（ゲート孔）が開口するようにエッチング
する。
層６２が形成された絶縁性基板６１上に、絶縁層６３及
びゲート電極６４をスパッタ法又は真空蒸着法等により
順次成膜する。続いて、フォトリソグラフィー法と反応
性イオンエッチング法（ＲＩＥ）とを利用して絶縁層６
３及びゲート電極６４の一部を、導電層６２が露出する
まで円形の孔（ゲート孔）が開口するようにエッチング
する。
【０００９】次に、図６（ｂ）に示すように、斜方蒸着
によりリフトオフ材６５をゲート電極６４上面と側面に
のみ形成する。リフトオフ材６５の材料としては、Ａ
ｌ、ＭｇＯ等が多く使用されている。
によりリフトオフ材６５をゲート電極６４上面と側面に
のみ形成する。リフトオフ材６５の材料としては、Ａ
ｌ、ＭｇＯ等が多く使用されている。
【００１０】続いて、図６（ｃ）に示すように、導電層
６２上に、その垂直な方向から通常の異方性蒸着によ
り、エミッタ６６用の金属材料を蒸着する。このとき、
蒸着の進行につれて、ゲート孔の開口径が狭まると同時
に導電層６２上に円錐形のエミッタ６６が自己整合的に
形成される。蒸着は、最終的にゲート孔が閉じるまで行
なう。エミッタの材料としては、Ｍｏ、Ｎｉ等を使用し
ている。
６２上に、その垂直な方向から通常の異方性蒸着によ
り、エミッタ６６用の金属材料を蒸着する。このとき、
蒸着の進行につれて、ゲート孔の開口径が狭まると同時
に導電層６２上に円錐形のエミッタ６６が自己整合的に
形成される。蒸着は、最終的にゲート孔が閉じるまで行
なう。エミッタの材料としては、Ｍｏ、Ｎｉ等を使用し
ている。
【００１１】最後に、図６（ｄ）に示すように、リフト
オフ材６５をエッチングにより剥離し、必要に応じてゲ
ート電極６４をパターニングする。これによりスピント
型エミッタを備えた冷電子放出素子が得られる。
オフ材６５をエッチングにより剥離し、必要に応じてゲ
ート電極６４をパターニングする。これによりスピント
型エミッタを備えた冷電子放出素子が得られる。
【００１２】このようなスピント型エミッタを備えた冷
電子放出素子では、異方性蒸着法により自己整合的に円
錐形状のエミッタが簡便に形成でき、さらにエミッタ材
料が広範囲に選定できるという利点を有している。ま
た、エミッタ配線後に
電子放出素子では、異方性蒸着法により自己整合的に円
錐形状のエミッタが簡便に形成でき、さらにエミッタ材
料が広範囲に選定できるという利点を有している。ま
た、エミッタ配線後に
【００１３】スピント型エミッタに代表される、微細加
工技術を利用した冷電子放出素子を特に平面ディスプレ
イ等に適用する場合、エミッタからのエミッション電流
の変動が小さいことが、高品位の画質を得るには必要不
可欠である。
工技術を利用した冷電子放出素子を特に平面ディスプレ
イ等に適用する場合、エミッタからのエミッション電流
の変動が小さいことが、高品位の画質を得るには必要不
可欠である。
【００１４】エミッション電流の変動は、エミッタを集
積化することで、ある程度低減することが可能である。
これは、集積化により個々のエミッタにおけるエミッシ
ョン特性のばらつきの影響が低減されるためである。し
かしながら、この方法では各エミッタからのエミッショ
ン電流を見かけ上平均化するにすぎないため、局所的に
現れる異常に大きなエミッション電流を抑制することは
不可能である。
積化することで、ある程度低減することが可能である。
これは、集積化により個々のエミッタにおけるエミッシ
ョン特性のばらつきの影響が低減されるためである。し
かしながら、この方法では各エミッタからのエミッショ
ン電流を見かけ上平均化するにすぎないため、局所的に
現れる異常に大きなエミッション電流を抑制することは
不可能である。
【００１５】このようなエミッション電流の変動を低減
する手段として、米国特許3789471では、スピント型エ
ミッタにおいて、導電層とエミッタの間に抵抗層を設け
る技術が示されている。
する手段として、米国特許3789471では、スピント型エ
ミッタにおいて、導電層とエミッタの間に抵抗層を設け
る技術が示されている。
【００１６】このような抵抗層を具備した冷電子放出素
子の構成例を、図７を参照しながら説明する。
子の構成例を、図７を参照しながら説明する。
【００１７】絶縁性基板７１上に導電層７２、抵抗層７
３、絶縁層７４及びゲート電極７５が順次積層されてお
り、その絶縁層７４及びゲート電極７５には、抵抗層７
３に達する開口部Ａが形成されている。そして、その開
口部Ａ内の抵抗層７３上には、少なくともゲート電極７
５に接触しないように、円錐形状のエミッタ７６が形成
されている。
３、絶縁層７４及びゲート電極７５が順次積層されてお
り、その絶縁層７４及びゲート電極７５には、抵抗層７
３に達する開口部Ａが形成されている。そして、その開
口部Ａ内の抵抗層７３上には、少なくともゲート電極７
５に接触しないように、円錐形状のエミッタ７６が形成
されている。
【００１８】この場合、抵抗層７３は導電層７２とエミ
ッタ７６間に電気的に直列に挿入されている。この抵抗
層７３により、素子間の電流を均一化する作用が得ら
れ、さらに素子破壊につながる大電流を低減するととも
に、エミッション電流の変動も抵抗層７３の抵抗値に比
例して減少させることが可能となる。抵抗層７３の比抵
抗は一般に１０2 〜１０6 Ω・ｃｍが適当とされてい
る。
ッタ７６間に電気的に直列に挿入されている。この抵抗
層７３により、素子間の電流を均一化する作用が得ら
れ、さらに素子破壊につながる大電流を低減するととも
に、エミッション電流の変動も抵抗層７３の抵抗値に比
例して減少させることが可能となる。抵抗層７３の比抵
抗は一般に１０2 〜１０6 Ω・ｃｍが適当とされてい
る。
【００１９】一方、半導体集積回路製造技術を応用した
シリコンエミッタもまた広く知られている。(Tech.Dig.
IVMC.,(1991) p26)
シリコンエミッタもまた広く知られている。(Tech.Dig.
IVMC.,(1991) p26)
【００２０】シリコンエミッタを備えた冷電子放出素子
の製造例を、図８（ａ）〜（ｅ）を参照しながら説明す
る。
の製造例を、図８（ａ）〜（ｅ）を参照しながら説明す
る。
【００２１】まず、図８（ａ）に示すように、単結晶シ
リコン基板８１を熱酸化して表面に酸化シリコン層を形
成し、その酸化シリコン層をフォトリソグラフィー法を
利用して円形にパターニングすることにより、円形のエ
ッチングマスク用酸化シリコン層８２を形成する。この
酸化シリコン層８２は後述するようにリフトオフ材とし
ても機能する。なお、酸化シリコン層８２の径はほぼゲ
ート径に相当する。
リコン基板８１を熱酸化して表面に酸化シリコン層を形
成し、その酸化シリコン層をフォトリソグラフィー法を
利用して円形にパターニングすることにより、円形のエ
ッチングマスク用酸化シリコン層８２を形成する。この
酸化シリコン層８２は後述するようにリフトオフ材とし
ても機能する。なお、酸化シリコン層８２の径はほぼゲ
ート径に相当する。
【００２２】次に、図８（ｂ）に示すように、サイドエ
ッチレートの高い条件の反応性イオンエッチング法（Ｒ
ＩＥ）によりシリコン基板８１をエッチングし、エミッ
タ８３を形成する。
ッチレートの高い条件の反応性イオンエッチング法（Ｒ
ＩＥ）によりシリコン基板８１をエッチングし、エミッ
タ８３を形成する。
【００２３】続いて、図８（ｃ）に示すように、熱酸化
によりシリコン基板８１及びエミッタ８３の表面にエミ
ッタ先端先鋭化用酸化シリコン層８４を形成する。この
酸化シリコン層８４の形成時に発生する応力により、酸
化シリコン層８４の内側のエミッタ８３の先端が容易に
尖鋭化される。
によりシリコン基板８１及びエミッタ８３の表面にエミ
ッタ先端先鋭化用酸化シリコン層８４を形成する。この
酸化シリコン層８４の形成時に発生する応力により、酸
化シリコン層８４の内側のエミッタ８３の先端が容易に
尖鋭化される。
【００２４】そして、図８（ｄ）に示すように、異方性
蒸着法により絶縁層８５、ゲート電極８６を積層する。
最後に、図８（ｅ）に示すように、リフトオフ材として
も機能するエッチングマスク用酸化シリコン層８２をエ
ッチングによりリフトオフし、更に、エミッタ８３の表
面の酸化シリコン層８４をエッチング除去する。そして
必要に応じてゲート電極８６をパターニングする。これ
によりシリコンエミッタを備えた冷電子放出素子が得ら
れる。
蒸着法により絶縁層８５、ゲート電極８６を積層する。
最後に、図８（ｅ）に示すように、リフトオフ材として
も機能するエッチングマスク用酸化シリコン層８２をエ
ッチングによりリフトオフし、更に、エミッタ８３の表
面の酸化シリコン層８４をエッチング除去する。そして
必要に応じてゲート電極８６をパターニングする。これ
によりシリコンエミッタを備えた冷電子放出素子が得ら
れる。
【００２５】さらに最近、シリコンエミッタにおいて、
シリコンの半導体としての性質を利用して高度な電流制
御が可能であることが示されている。(Jpn.J.Appl.Phy
s.vol.35 (1996) p6637) 。このような電流制御機能を
搭載したシリコンエミッタはＭＯＳＦＥＴ構造エミッタ
と称される。このＭＯＳＦＥＴ構造エミッタを備えた冷
電子放出素子の構成を図９を参照しながら説明する。
シリコンの半導体としての性質を利用して高度な電流制
御が可能であることが示されている。(Jpn.J.Appl.Phy
s.vol.35 (1996) p6637) 。このような電流制御機能を
搭載したシリコンエミッタはＭＯＳＦＥＴ構造エミッタ
と称される。このＭＯＳＦＥＴ構造エミッタを備えた冷
電子放出素子の構成を図９を参照しながら説明する。
【００２６】ｐ型シリコン基板９１の同一平面上に、ｎ
型シリコンからなる円錐形のエミッタ９２とｎ型シリコ
ン層９３を介してエミッタ配線層９４が設けられ、エミ
ッタ９２とエミッタ配線層９４の間に絶縁層９５を介し
てゲート電極９６が設置されている。即ち、このエミッ
タではＭＯＳＦＥＴ（いわゆる metal oxide semicon-d
uctor field effect transistor ）構造を冷電子放出素
子に内蔵した構造をもち、冷電子放出素子のエミッタ配
線層９４がＭＯＳＦＥＴのソース、エミッタ９２がドレ
イン、ゲート電極９６がゲート、絶縁層９５がゲート絶
縁膜としてそれぞれ機能する。
型シリコンからなる円錐形のエミッタ９２とｎ型シリコ
ン層９３を介してエミッタ配線層９４が設けられ、エミ
ッタ９２とエミッタ配線層９４の間に絶縁層９５を介し
てゲート電極９６が設置されている。即ち、このエミッ
タではＭＯＳＦＥＴ（いわゆる metal oxide semicon-d
uctor field effect transistor ）構造を冷電子放出素
子に内蔵した構造をもち、冷電子放出素子のエミッタ配
線層９４がＭＯＳＦＥＴのソース、エミッタ９２がドレ
イン、ゲート電極９６がゲート、絶縁層９５がゲート絶
縁膜としてそれぞれ機能する。
【００２７】ＭＯＳＦＥＴ構造エミッタを備えた冷電子
放出素子の製造例を、図１０（ａ）〜（ｇ）を参照しな
がら説明する。
放出素子の製造例を、図１０（ａ）〜（ｇ）を参照しな
がら説明する。
【００２８】まず、図１０（ａ）に示すように、単結晶
のｐ型シリコン基板１０１を熱酸化して表面に酸化シリ
コン層１０２を形成し、その酸化シリコン層１０２をフ
ォトリソグラフィー法を利用して円形にパターニングす
ることにより、円形のエッチングマスク用酸化シリコン
層１０２を形成する。この酸化シリコン層１０２は後述
するようにリフトオフ材としても機能する。なお、酸化
シリコン層１０２の径ははぼゲート径に相当する。
のｐ型シリコン基板１０１を熱酸化して表面に酸化シリ
コン層１０２を形成し、その酸化シリコン層１０２をフ
ォトリソグラフィー法を利用して円形にパターニングす
ることにより、円形のエッチングマスク用酸化シリコン
層１０２を形成する。この酸化シリコン層１０２は後述
するようにリフトオフ材としても機能する。なお、酸化
シリコン層１０２の径ははぼゲート径に相当する。
【００２９】次に、図１０（ｂ）に示すように、サイド
エッチレートの高い条件の反応性イオンエッチング法
（ＲＩＥ）によりｐ型シリコン基板１０１をエッチング
し、エミッタ１０３を形成する。
エッチレートの高い条件の反応性イオンエッチング法
（ＲＩＥ）によりｐ型シリコン基板１０１をエッチング
し、エミッタ１０３を形成する。
【００３０】続いて、図１０（ｃ）に示すように、熱酸
化によりｐ型シリコン基板１０１及びエミッタ１０３の
表面にエミッタ先端先鋭化用ならびに絶縁層用酸化シリ
コン層１０４を形成する。この酸化シリコン層１０４の
形成時に発生する応力により、酸化シリコン層１０４の
内側のエミッタ１０３の先端が容易に尖鋭化される。
化によりｐ型シリコン基板１０１及びエミッタ１０３の
表面にエミッタ先端先鋭化用ならびに絶縁層用酸化シリ
コン層１０４を形成する。この酸化シリコン層１０４の
形成時に発生する応力により、酸化シリコン層１０４の
内側のエミッタ１０３の先端が容易に尖鋭化される。
【００３１】そして、図１０（ｄ）に示すように、ゲー
ト電極１０５材料を成膜し、そのゲート電極１０６材料
をフォトリソグラフィー法を利用して、エミッタ配線用
の円形孔パターンを形成する。
ト電極１０５材料を成膜し、そのゲート電極１０６材料
をフォトリソグラフィー法を利用して、エミッタ配線用
の円形孔パターンを形成する。
【００３２】次に、図１０（ｅ）に示すように、リフト
オフ材としても機能するエッチングマスク用酸化シリコ
ン層１０２をエッチングによりリフトオフし、更に、エ
ミッタ１０３の表面の酸化シリコン層１０４をエッチン
グ除去するとともにエミッタ配線孔を形成する。
オフ材としても機能するエッチングマスク用酸化シリコ
ン層１０２をエッチングによりリフトオフし、更に、エ
ミッタ１０３の表面の酸化シリコン層１０４をエッチン
グ除去するとともにエミッタ配線孔を形成する。
【００３３】続いて、図１０（ｆ）に示すように、リン
をイオン注入した後拡散アニールを施し、エミッタ１０
３をｎ型化するとともに、エミッタ配線孔表面にｎ型シ
リコン層１０６を生成する。
をイオン注入した後拡散アニールを施し、エミッタ１０
３をｎ型化するとともに、エミッタ配線孔表面にｎ型シ
リコン層１０６を生成する。
【００３４】最後に、図１０（ｇ）に示すように、エミ
ッタ配線用及びゲート配線用電極材料としてアルミニウ
ム等の金属薄膜１０７を成膜した後、必要に応じてゲー
ト電極１０５をパターニングする。これによりＭＯＳＦ
ＥＴ構造エミッタを備えた冷電子放出素子が得られる。
ッタ配線用及びゲート配線用電極材料としてアルミニウ
ム等の金属薄膜１０７を成膜した後、必要に応じてゲー
ト電極１０５をパターニングする。これによりＭＯＳＦ
ＥＴ構造エミッタを備えた冷電子放出素子が得られる。
【００３５】このようなＭＯＳＦＥＴ構造を有したシリ
コンエミッタからなる冷電子放出素子では、従来のシリ
コンエミッタとほぼ同様の作製工程で容易に作製できる
にも関わらず、ＭＯＳトランジスタを素子に内蔵するこ
とにより、トランジスタ制御された非常に安定したエミ
ッション電流が得られ、かつ局所的な大電流の発生をな
くすることができるため素子破壊も原理的に起こり得な
いという、大きな特徴を有する。
コンエミッタからなる冷電子放出素子では、従来のシリ
コンエミッタとほぼ同様の作製工程で容易に作製できる
にも関わらず、ＭＯＳトランジスタを素子に内蔵するこ
とにより、トランジスタ制御された非常に安定したエミ
ッション電流が得られ、かつ局所的な大電流の発生をな
くすることができるため素子破壊も原理的に起こり得な
いという、大きな特徴を有する。
【００３６】しかしながら、電流安定化のために抵抗層
を施した冷電子放出素子においては、局所的な大電流に
対して十分な電流低減特性を得るためには、より大きな
抵抗を与える必要が生じるとともに、電流変動も個々の
素子の特性に対して相対的に低減できるに止まること、
さらには原理的に動作電圧の上昇が避けられないという
問題があった。
を施した冷電子放出素子においては、局所的な大電流に
対して十分な電流低減特性を得るためには、より大きな
抵抗を与える必要が生じるとともに、電流変動も個々の
素子の特性に対して相対的に低減できるに止まること、
さらには原理的に動作電圧の上昇が避けられないという
問題があった。
【００３７】一方、電流制御機能を搭載したＭＯＳＦＥ
Ｔ構造を有したシリコンエミッタでは、トランジスタ制
御による非常に高いレベルでの安定な電流が得られる
が、単結晶シリコン基板が必要とすることから、低コス
ト化及び大面積化が困難であるという問題があった。
Ｔ構造を有したシリコンエミッタでは、トランジスタ制
御による非常に高いレベルでの安定な電流が得られる
が、単結晶シリコン基板が必要とすることから、低コス
ト化及び大面積化が困難であるという問題があった。
【００３８】
【発明が解決しようとする課題】本発明は前記のような
従来の技術の課題を解決しようとするものであり、半導
体薄膜を用いて素子自体に電流制御機能を搭載すること
により、動作電圧を上昇させることなく局所的な大電流
を抑えるとともに、電流変動を最小限に低減できるよう
にすること、さらには、ガラス基板等を使用可能とする
ことで低コスト化及び大面積化をも容易にすることが出
来る電界放射型の冷電子放出素子とその製造方法を提供
することを目的とする。
従来の技術の課題を解決しようとするものであり、半導
体薄膜を用いて素子自体に電流制御機能を搭載すること
により、動作電圧を上昇させることなく局所的な大電流
を抑えるとともに、電流変動を最小限に低減できるよう
にすること、さらには、ガラス基板等を使用可能とする
ことで低コスト化及び大面積化をも容易にすることが出
来る電界放射型の冷電子放出素子とその製造方法を提供
することを目的とする。
【００３９】
【課題を解決するための手段】前記課題を解決するため
に、まず請求項１に示す発明は、絶縁性基板上に導電
層、絶縁層及びゲート電極が順次積層され、該ゲート電
極と絶縁層とには導電性基板に達する開口部が設けら
れ、その開口部内の該導電性基板上にエミッタが該ゲー
ト電極に接触しないように形成されてなる電界放射型の
冷電子放出素子において、絶縁性基板上に半導体薄膜層
が設けられ、該半導体薄膜層上の同一平面上に、エミッ
タと導電層が電気的に該半導体薄膜を介して形成されて
いることを特徴とする冷電子放出素子である。
に、まず請求項１に示す発明は、絶縁性基板上に導電
層、絶縁層及びゲート電極が順次積層され、該ゲート電
極と絶縁層とには導電性基板に達する開口部が設けら
れ、その開口部内の該導電性基板上にエミッタが該ゲー
ト電極に接触しないように形成されてなる電界放射型の
冷電子放出素子において、絶縁性基板上に半導体薄膜層
が設けられ、該半導体薄膜層上の同一平面上に、エミッ
タと導電層が電気的に該半導体薄膜を介して形成されて
いることを特徴とする冷電子放出素子である。
【００４０】請求項２に示す発明は、請求項１の構成を
基本とし、エミッタと半導体薄膜層の間に金属薄膜から
なるエミッタ接続層が介在することを特徴とする。
基本とし、エミッタと半導体薄膜層の間に金属薄膜から
なるエミッタ接続層が介在することを特徴とする。
【００４１】請求項３に示す発明は、請求項１又は２の
いずれかの構成を基本とし、導電層上に絶縁層及びゲー
ト電極が積層されていることを特徴とする。
いずれかの構成を基本とし、導電層上に絶縁層及びゲー
ト電極が積層されていることを特徴とする。
【００４２】請求項４に示す発明は、請求項１乃至３の
いずれかの構成を基本とし、半導体薄膜層が非単結晶シ
リコンであることを特徴とする。
いずれかの構成を基本とし、半導体薄膜層が非単結晶シ
リコンであることを特徴とする。
【００４３】請求項５に示す発明は、請求項１乃至４の
いずれかの構成を基本とし、エミッタ材料が金属または
非単結晶シリコンであることを特徴とする。
いずれかの構成を基本とし、エミッタ材料が金属または
非単結晶シリコンであることを特徴とする。
【００４４】請求項６に示す発明は、請求項１乃至５の
いずれかの構成を基本とし、エミッタの形状が円錐形、
多角錐形、円錐台形、又は多角錐台形のいずれかである
ことを特徴とする。
いずれかの構成を基本とし、エミッタの形状が円錐形、
多角錐形、円錐台形、又は多角錐台形のいずれかである
ことを特徴とする。
【００４５】請求項７に示す発明は、請求項１乃至６の
いずれかの構成を基本とし、絶縁性基板としてガラス基
板が用いられていることを特徴とする。
いずれかの構成を基本とし、絶縁性基板としてガラス基
板が用いられていることを特徴とする。
【００４６】そして、請求項８に示す発明は、請求項１
乃至７のいずれかの冷電子放出素子を製造する製造方法
であって、 （ａ）絶縁性基板上に半導体薄膜材料層、絶縁材料層、
ゲート電極材料層を順次成膜する工程； （ｂ）ゲート形成用の開口をもつ孔のパターンをフォト
リソグラフィー法により形成し、ゲート電極材料層及び
絶縁材料層を半導体薄膜層が露出するまで反応性イオン
エッチングによりエッチングし、エミッタ用孔及び導電
層用孔、並びにゲート電極と絶縁層とを形成する工程； （ｃ）ゲート電極の上面側及び側面側にリフトオフ材料
を斜方蒸着法により蒸着することでリフトオフ層を形成
し、前記絶縁性基板に対してほぼ垂直方向に異方性をも
つ異方性蒸着法によりエミッタ用孔内にエミッタ材料を
成膜することで、エミッタ及び導電層を自己整合的に形
成する工程； （ｄ）リフトオフ層を剥離しゲート電極上のエミッタ材
料を剥落させる工程；以上（ａ）〜（ｄ）の工程を全て
具備することを特徴とする冷電子放出素子の製造方法で
ある。
乃至７のいずれかの冷電子放出素子を製造する製造方法
であって、 （ａ）絶縁性基板上に半導体薄膜材料層、絶縁材料層、
ゲート電極材料層を順次成膜する工程； （ｂ）ゲート形成用の開口をもつ孔のパターンをフォト
リソグラフィー法により形成し、ゲート電極材料層及び
絶縁材料層を半導体薄膜層が露出するまで反応性イオン
エッチングによりエッチングし、エミッタ用孔及び導電
層用孔、並びにゲート電極と絶縁層とを形成する工程； （ｃ）ゲート電極の上面側及び側面側にリフトオフ材料
を斜方蒸着法により蒸着することでリフトオフ層を形成
し、前記絶縁性基板に対してほぼ垂直方向に異方性をも
つ異方性蒸着法によりエミッタ用孔内にエミッタ材料を
成膜することで、エミッタ及び導電層を自己整合的に形
成する工程； （ｄ）リフトオフ層を剥離しゲート電極上のエミッタ材
料を剥落させる工程；以上（ａ）〜（ｄ）の工程を全て
具備することを特徴とする冷電子放出素子の製造方法で
ある。
【００４７】そして、請求項９に示す発明は、請求項１
乃至７のいずれかの冷電子放出素子を製造する製造方法
であって、 （ｅ）絶縁性基板上に半導体薄膜材料層と金属薄膜層と
を成膜した後、該金属薄膜層をフォトリソグラフィー法
によりパターニングすることで導線層とエミッタ接続層
とを形成し、次いで、絶縁材料層とゲート電極材料層と
を順次成膜する工程； （ｆ）ゲート形成用の開口をもつ孔のパターンをフォト
リソグラフィー法により形成し、ゲート電極材料層及び
絶縁材料層を半導体薄膜層が露出するまで反応性イオン
エッチングによりエッチングすることで、エミッタ用
孔、並びにゲート電極と絶縁層とを形成する工程； （ｇ）ゲート電極の上面側及び側面側にリフトオフ材料
を斜方蒸着法により蒸着することでリフトオフ層を形成
し、前記絶縁性基板に対してほぼ垂直方向に異方性をも
つ異方性蒸着法によりエミッタ用孔内にエミッタ材料を
成膜することで、エミッタを自己整合的に形成する工
程； （ｈ）リフトオフ層を剥離しゲート電極上のエミッタ材
料を剥落させる工程；以上（ｅ）〜（ｈ）の工程を全て
具備することを特徴とする冷電子放出素子の製造方法で
ある。
乃至７のいずれかの冷電子放出素子を製造する製造方法
であって、 （ｅ）絶縁性基板上に半導体薄膜材料層と金属薄膜層と
を成膜した後、該金属薄膜層をフォトリソグラフィー法
によりパターニングすることで導線層とエミッタ接続層
とを形成し、次いで、絶縁材料層とゲート電極材料層と
を順次成膜する工程； （ｆ）ゲート形成用の開口をもつ孔のパターンをフォト
リソグラフィー法により形成し、ゲート電極材料層及び
絶縁材料層を半導体薄膜層が露出するまで反応性イオン
エッチングによりエッチングすることで、エミッタ用
孔、並びにゲート電極と絶縁層とを形成する工程； （ｇ）ゲート電極の上面側及び側面側にリフトオフ材料
を斜方蒸着法により蒸着することでリフトオフ層を形成
し、前記絶縁性基板に対してほぼ垂直方向に異方性をも
つ異方性蒸着法によりエミッタ用孔内にエミッタ材料を
成膜することで、エミッタを自己整合的に形成する工
程； （ｈ）リフトオフ層を剥離しゲート電極上のエミッタ材
料を剥落させる工程；以上（ｅ）〜（ｈ）の工程を全て
具備することを特徴とする冷電子放出素子の製造方法で
ある。
【００４８】請求項１０に示す発明は、請求項８又は９
のいずれかの構成を基本とし、前記の工程（ａ）又は工
程（ｅ）について、半導体薄膜材料が水素化アモルファ
スシリコンからなり、該半導体薄膜材料をＰＥＣＶＤ法
により成膜することを特徴とする。
のいずれかの構成を基本とし、前記の工程（ａ）又は工
程（ｅ）について、半導体薄膜材料が水素化アモルファ
スシリコンからなり、該半導体薄膜材料をＰＥＣＶＤ法
により成膜することを特徴とする。
【００４９】請求項１１に示す発明は、請求項８又は９
のいずれかの構成を基本とし、前記の工程（ａ）又は工
程（ｅ）のいずれかについて、半導体薄膜材料がポリシ
リコンからなり、該半導体薄膜材料を熱ＣＶＤ法または
ＰＥＣＶＤ法のいずれかでアモルファスシリコンを成膜
した後にアニール処理を施すことでポリシリコンを生成
することを特徴とする。
のいずれかの構成を基本とし、前記の工程（ａ）又は工
程（ｅ）のいずれかについて、半導体薄膜材料がポリシ
リコンからなり、該半導体薄膜材料を熱ＣＶＤ法または
ＰＥＣＶＤ法のいずれかでアモルファスシリコンを成膜
した後にアニール処理を施すことでポリシリコンを生成
することを特徴とする。
【００５０】請求項１２に示す発明は、請求項８乃至１
１のいずれかの構成を基本とし、前記の工程（ａ）又は
工程（ｅ）のいずれかにおいて、絶縁層材料が、アモル
ファスシリコンナイトライドからなり、シラン又はジシ
ランのいずれかとアンモニアから成る混合ガスを反応ガ
スとして用いたＰＥＣＶＤ法により形成することを特徴
とする。
１のいずれかの構成を基本とし、前記の工程（ａ）又は
工程（ｅ）のいずれかにおいて、絶縁層材料が、アモル
ファスシリコンナイトライドからなり、シラン又はジシ
ランのいずれかとアンモニアから成る混合ガスを反応ガ
スとして用いたＰＥＣＶＤ法により形成することを特徴
とする。
【００５１】
【発明の実施の形態】以下、本発明を図面に従って詳細
に説明する。
に説明する。
【００５２】図１は、本発明の冷電子放出素子の断面図
である。同図に示すように、この冷電子放出素子は、絶
縁性基板１上に、半導体薄膜層２、絶縁層３及びゲート
電極４が順次積層された構造を有する。そして、ゲート
電極４と絶縁層３とには半導体薄膜層２に達するエミッ
タ用孔Ａ及び導電層用孔Ｂが適当な間隙を隔てて設けら
れており、そのエミッタ用孔Ａ及び導電層用孔Ｂ内の半
導体薄膜層２上には、それぞれ円錐形または円錐台形の
エミッタ５及び導電層６がゲート電極４に接触しないよ
うに形成されている。
である。同図に示すように、この冷電子放出素子は、絶
縁性基板１上に、半導体薄膜層２、絶縁層３及びゲート
電極４が順次積層された構造を有する。そして、ゲート
電極４と絶縁層３とには半導体薄膜層２に達するエミッ
タ用孔Ａ及び導電層用孔Ｂが適当な間隙を隔てて設けら
れており、そのエミッタ用孔Ａ及び導電層用孔Ｂ内の半
導体薄膜層２上には、それぞれ円錐形または円錐台形の
エミッタ５及び導電層６がゲート電極４に接触しないよ
うに形成されている。
【００５３】本発明において絶縁性基板１は、冷電子放
出素子の支持絶縁性基板として用いられており、大面積
化が容易な絶縁性基板を好ましく使用することができ
る。このような絶縁性基板としては、ガラス基板、セラ
ミックス基板、石英基板などを使用することができる。
なお、単結晶シリコンの表面に絶縁膜が形成された基板
も使用することができる。
出素子の支持絶縁性基板として用いられており、大面積
化が容易な絶縁性基板を好ましく使用することができ
る。このような絶縁性基板としては、ガラス基板、セラ
ミックス基板、石英基板などを使用することができる。
なお、単結晶シリコンの表面に絶縁膜が形成された基板
も使用することができる。
【００５４】半導体薄膜層２は、薄膜トランジスタ（Ｔ
ＦＴ）のチャネルとして機能する。このような半導体薄
膜層２としては、液晶ディスプレイのスイッチング素子
として広く用いられているＴＦＴと同様の公知の材料か
ら形成することができる。例えば、特に絶縁性基板１と
してガラス基板を用いる場合には、水素化アモルファス
シリコン、レーザーアニールによるポリシリコンを用い
ることができる。
ＦＴ）のチャネルとして機能する。このような半導体薄
膜層２としては、液晶ディスプレイのスイッチング素子
として広く用いられているＴＦＴと同様の公知の材料か
ら形成することができる。例えば、特に絶縁性基板１と
してガラス基板を用いる場合には、水素化アモルファス
シリコン、レーザーアニールによるポリシリコンを用い
ることができる。
【００５５】半導体薄膜層２の厚みとしては、ＴＦＴの
チャネルとして動作しうる厚みとして、例えば、０．２
〜２μｍ、好ましくは０．３〜０．７μｍとする。
チャネルとして動作しうる厚みとして、例えば、０．２
〜２μｍ、好ましくは０．３〜０．７μｍとする。
【００５６】絶縁層３は、エミッタ５及び導電層６とゲ
ート電極４を電気的に絶縁するための層である。さら
に、半導体薄膜層２とゲート電極４とを電気的に絶縁す
るためにも同時に使用される。すなわち、ＴＦＴのゲー
ト絶縁膜としても機能する。このような絶縁層３として
は、冷電子放出素子ならびにＴＦＴの絶縁層として用い
られている公知の材料から形成することができるが、特
に良好な絶縁性を示し、ピンホールフリーの膜が得られ
るＰＥＣＶＤ（いわゆる Plasma Enhanced Chemi-cal V
apor Deposition ）法による酸化シリコン、窒化シリコ
ン膜を挙げることができる。
ート電極４を電気的に絶縁するための層である。さら
に、半導体薄膜層２とゲート電極４とを電気的に絶縁す
るためにも同時に使用される。すなわち、ＴＦＴのゲー
ト絶縁膜としても機能する。このような絶縁層３として
は、冷電子放出素子ならびにＴＦＴの絶縁層として用い
られている公知の材料から形成することができるが、特
に良好な絶縁性を示し、ピンホールフリーの膜が得られ
るＰＥＣＶＤ（いわゆる Plasma Enhanced Chemi-cal V
apor Deposition ）法による酸化シリコン、窒化シリコ
ン膜を挙げることができる。
【００５７】絶縁層３の厚みとしては、エミッタ５、導
電層６及び半導体薄膜層２とゲート電極４との間に十分
な絶縁性が保たれればよく、例えば、０．２〜２μｍ、
好ましくは０．３〜０．７μｍとする。
電層６及び半導体薄膜層２とゲート電極４との間に十分
な絶縁性が保たれればよく、例えば、０．２〜２μｍ、
好ましくは０．３〜０．７μｍとする。
【００５８】ゲート電極４は、エミッタ５に強電界を集
中させるための電極、かつＴＦＴのゲート電極として機
能する。ゲート電極４の材料としては、耐電流性の点か
ら高融点金属であって、エミッタ形成時に使用するエッ
チング液に耐性を有する材料を使用することができ、好
ましくはＣｒ、Ｗ、Ｔａ又はＮｂを挙げることができ
る。中でも、下地との密着性の面からＮｂを使用するこ
とが好ましい。
中させるための電極、かつＴＦＴのゲート電極として機
能する。ゲート電極４の材料としては、耐電流性の点か
ら高融点金属であって、エミッタ形成時に使用するエッ
チング液に耐性を有する材料を使用することができ、好
ましくはＣｒ、Ｗ、Ｔａ又はＮｂを挙げることができ
る。中でも、下地との密着性の面からＮｂを使用するこ
とが好ましい。
【００５９】ゲート電極４の厚みは、必要に応じて適宜
決定することができるが、０．１〜０．５μｍとする。
決定することができるが、０．１〜０．５μｍとする。
【００６０】エミッタ５は、その表面から電子を直接的
に放出する部材であり、冷電子放出素子のエミッタとし
て用いられている公知の材料から形成することができ、
金属薄膜もしくは非単結晶シリコン薄膜を使用すること
ができる。ここで、エミッタを非単結晶シリコン薄膜、
例えばポリシリコン薄膜またはアモルファスシリコン薄
膜で形成した場合、エミッタ自体がある程度の抵抗をも
つために、より安定なエミッション特性を得ることがで
きる。
に放出する部材であり、冷電子放出素子のエミッタとし
て用いられている公知の材料から形成することができ、
金属薄膜もしくは非単結晶シリコン薄膜を使用すること
ができる。ここで、エミッタを非単結晶シリコン薄膜、
例えばポリシリコン薄膜またはアモルファスシリコン薄
膜で形成した場合、エミッタ自体がある程度の抵抗をも
つために、より安定なエミッション特性を得ることがで
きる。
【００６１】エミッタ５全体の厚み（高さ）は、必要に
応じて適宜決定することができるが、通常０．３〜２μ
ｍとすることが好ましい。
応じて適宜決定することができるが、通常０．３〜２μ
ｍとすることが好ましい。
【００６２】また、エミッタ５の形状としては、円錐形
または円柱形、或いは円錐台形または多角錐台であるこ
とが好ましい。
または円柱形、或いは円錐台形または多角錐台であるこ
とが好ましい。
【００６３】導電層６は、冷電子放出素子のエミッタ配
線及びＴＦＴのソースとして機能する。このような導電
層６の材料としては、配線抵抗が低く、下層の半導体薄
膜層２と密着性が高くかつオーミック接触する材料が適
当である。このような材料として、特に好ましくはＣｒ
又はＡｌ、Ｃｒ積層膜を挙げることができる。ただし、
製法によっては、エミッタ材料と同じ材料となるが、そ
の場合には、エミッタ５と導電層６の両方の要求特性を
満たした材料が用いられる。このような材料としては、
エミッタ５で用いられた材料と、Ａｌ、Ｃｕ及びＡｕの
積層膜等をあげることができる。
線及びＴＦＴのソースとして機能する。このような導電
層６の材料としては、配線抵抗が低く、下層の半導体薄
膜層２と密着性が高くかつオーミック接触する材料が適
当である。このような材料として、特に好ましくはＣｒ
又はＡｌ、Ｃｒ積層膜を挙げることができる。ただし、
製法によっては、エミッタ材料と同じ材料となるが、そ
の場合には、エミッタ５と導電層６の両方の要求特性を
満たした材料が用いられる。このような材料としては、
エミッタ５で用いられた材料と、Ａｌ、Ｃｕ及びＡｕの
積層膜等をあげることができる。
【００６４】導電層６の膜厚としては、十分な配線抵抗
と密着性が得られる限り特に制限はないが、通常０．０
５〜２．０μｍ、好ましくは０．１〜１．０μｍとす
る。
と密着性が得られる限り特に制限はないが、通常０．０
５〜２．０μｍ、好ましくは０．１〜１．０μｍとす
る。
【００６５】図２は、本発明の別の冷電子放出素子の断
面図である。同図に示すように、この冷電子放出素子
は、絶縁性基板１上に、半導体薄膜層２、絶縁層３及び
ゲート電極４が順次積層された構造を有する。そして、
ゲート電極４と絶縁層３とには半導体薄膜層２に達する
複数のエミッタ用孔Ａ設けられており、そのエミッタ用
孔Ａの半導体薄膜層２上には金属薄膜からなるエミッタ
接続層８が配され、そのエミッタ接続層８上に円錐形ま
たは円錐台形のエミッタ５がゲート電極４に接触しない
ように複数個形成されている。このようにエミッタ５が
複数個ある場合、エミッタ接続層８によってそれらのエ
ミッタ５は電気的に接続されている。さらに、エミッタ
接続層８と適当な間隙を隔てて導電層６が配され、その
導電層６上には絶縁層３及びゲート電極４が順次積層さ
れた構造を有する。このようにエミッタ接続層８を具備
することにより、特に複数個のエミッタに対して同時に
電流制御を行うことができるようになる。また、導電層
６上に絶縁層３及びゲート電極４が積層されている構造
をもつ。これにより、マトリクス配線ができるようにな
る。
面図である。同図に示すように、この冷電子放出素子
は、絶縁性基板１上に、半導体薄膜層２、絶縁層３及び
ゲート電極４が順次積層された構造を有する。そして、
ゲート電極４と絶縁層３とには半導体薄膜層２に達する
複数のエミッタ用孔Ａ設けられており、そのエミッタ用
孔Ａの半導体薄膜層２上には金属薄膜からなるエミッタ
接続層８が配され、そのエミッタ接続層８上に円錐形ま
たは円錐台形のエミッタ５がゲート電極４に接触しない
ように複数個形成されている。このようにエミッタ５が
複数個ある場合、エミッタ接続層８によってそれらのエ
ミッタ５は電気的に接続されている。さらに、エミッタ
接続層８と適当な間隙を隔てて導電層６が配され、その
導電層６上には絶縁層３及びゲート電極４が順次積層さ
れた構造を有する。このようにエミッタ接続層８を具備
することにより、特に複数個のエミッタに対して同時に
電流制御を行うことができるようになる。また、導電層
６上に絶縁層３及びゲート電極４が積層されている構造
をもつ。これにより、マトリクス配線ができるようにな
る。
【００６６】次に、本発明の冷電子放出素子の製造方法
を、図３に従って詳細に説明する。
を、図３に従って詳細に説明する。
【００６７】工程（ａ） まず、絶縁性基板１上に非単結晶シリコンなどの半導体
薄膜層２材料及び絶縁層３材料をＣＶＤ法等により成
膜、続いてゲート電極４材料を蒸着法等により成膜し、
積層膜を形成する。（図３（ａ））ここで、絶縁層３材
料の成膜法としては、通常用いられる電気絶縁性の高い
膜がえられる種々の方法が使用可能であるが、特にゲー
ト絶縁膜として良好な特性を示すシランまたはジシラン
とアンモニアから成る混合ガスを反応ガスとして用い
る、ＰＥＣＶＤ法で形成するアモルファスシリコンナイ
トライドを使用することができる。
薄膜層２材料及び絶縁層３材料をＣＶＤ法等により成
膜、続いてゲート電極４材料を蒸着法等により成膜し、
積層膜を形成する。（図３（ａ））ここで、絶縁層３材
料の成膜法としては、通常用いられる電気絶縁性の高い
膜がえられる種々の方法が使用可能であるが、特にゲー
ト絶縁膜として良好な特性を示すシランまたはジシラン
とアンモニアから成る混合ガスを反応ガスとして用い
る、ＰＥＣＶＤ法で形成するアモルファスシリコンナイ
トライドを使用することができる。
【００６８】工程（ｂ） 次に、フォトリソグラフィー法によりゲートの開口径を
具備する円形孔または多角形孔パターン及び導電層用ス
ルーホールを形成し、反応性イオンエッチングによりゲ
ート電極４材料及び絶縁層３材料を半導体薄膜層２が露
出するまでエッチングし、エミッタ用孔Ａ及び導電層用
孔Ｂを形成するとともにゲート電極４と絶縁層３を形成
する。（図３（ｂ））
具備する円形孔または多角形孔パターン及び導電層用ス
ルーホールを形成し、反応性イオンエッチングによりゲ
ート電極４材料及び絶縁層３材料を半導体薄膜層２が露
出するまでエッチングし、エミッタ用孔Ａ及び導電層用
孔Ｂを形成するとともにゲート電極４と絶縁層３を形成
する。（図３（ｂ））
【００６９】工程（ｃ） 続いて、斜方蒸着によりリフトオフ材７をゲート電極４
上面と側面にのみ形成する。リフトオフ材７の材料とし
ては、リフトオフの際の剥離性の高いＡｌ、ＭｇＯ等が
好ましく使用できる。続いて、エミッタ用孔Ａ及び導電
層用孔Ｂ内の半導体薄膜層２上に、その垂直な方向から
通常の異方性蒸着により、エミッタ５用の金属材料を蒸
着する。このとき、蒸着の進行につれて、エミッタ用孔
Ａの開口径が狭まると同時に半導体薄膜層２上に円錐形
のエミッタ５が自己整合的に形成される。蒸着は、最終
的にエミッタ用孔Ａが閉じるまで行なう。このとき、導
電層用孔Ｂ内には導電層６が同時に形成される。エミッ
タの材料としては、金属、半導体、セラミックス等の蒸
着可能な広範囲の材料から選択できる。また、エミッタ
材料として蒸着法によるアモルファスシリコンもしくは
ポリシリコンを用いた場合、より安定なエミッション特
性を得ることが可能となる。（図３（ｃ））
上面と側面にのみ形成する。リフトオフ材７の材料とし
ては、リフトオフの際の剥離性の高いＡｌ、ＭｇＯ等が
好ましく使用できる。続いて、エミッタ用孔Ａ及び導電
層用孔Ｂ内の半導体薄膜層２上に、その垂直な方向から
通常の異方性蒸着により、エミッタ５用の金属材料を蒸
着する。このとき、蒸着の進行につれて、エミッタ用孔
Ａの開口径が狭まると同時に半導体薄膜層２上に円錐形
のエミッタ５が自己整合的に形成される。蒸着は、最終
的にエミッタ用孔Ａが閉じるまで行なう。このとき、導
電層用孔Ｂ内には導電層６が同時に形成される。エミッ
タの材料としては、金属、半導体、セラミックス等の蒸
着可能な広範囲の材料から選択できる。また、エミッタ
材料として蒸着法によるアモルファスシリコンもしくは
ポリシリコンを用いた場合、より安定なエミッション特
性を得ることが可能となる。（図３（ｃ））
【００７０】このとき、例えば絶縁層３及びゲート電極
４の厚みの合計を１μｍとした場合、エミッタ用孔Ａの
直径を１μｍ以下とした場合にはエミッタ形状は円錐形
状、１μｍより大きくし、なおかつエミッタ材料の蒸着
をエミッタ用孔Ａが閉じる前に終了させた場合には、概
ね円錐台形状となる。またエミッタ用孔Ａの形状を円形
ではなく多角形とした場合には、それぞれ多角錐または
多角錐台とすることができる。ここで、例えば円錐形状
よりも円錐台形状の方が大面積にわたって均一なエミッ
ション特性が得られることが、発明者のこれまでの実験
から確かめられている。これにより例えば先端が尖鋭化
されたエミッタ５が形成される。
４の厚みの合計を１μｍとした場合、エミッタ用孔Ａの
直径を１μｍ以下とした場合にはエミッタ形状は円錐形
状、１μｍより大きくし、なおかつエミッタ材料の蒸着
をエミッタ用孔Ａが閉じる前に終了させた場合には、概
ね円錐台形状となる。またエミッタ用孔Ａの形状を円形
ではなく多角形とした場合には、それぞれ多角錐または
多角錐台とすることができる。ここで、例えば円錐形状
よりも円錐台形状の方が大面積にわたって均一なエミッ
ション特性が得られることが、発明者のこれまでの実験
から確かめられている。これにより例えば先端が尖鋭化
されたエミッタ５が形成される。
【００７１】工程（ｄ） 最後に、リフトオフ材７をエッチングにより剥離し、必
要に応じてゲート電極４をパターニングする。これによ
り図３（ｄ）の冷電子放出素子が得られる。
要に応じてゲート電極４をパターニングする。これによ
り図３（ｄ）の冷電子放出素子が得られる。
【００７２】次に、複数個のエミッタを備える場合及び
マトリクスアレイを形成する場合に特に有効な、本発明
の別の冷電子放出素子の製造方法を、図４に従って詳細
に説明する。
マトリクスアレイを形成する場合に特に有効な、本発明
の別の冷電子放出素子の製造方法を、図４に従って詳細
に説明する。
【００７３】工程（ａ） まず、絶縁性基板１上に非単結晶シリコンなどの半導体
薄膜層２材料をＣＶＤ法等により成膜、続いて導電層６
及びエミッタ接続層８を兼ねる金属薄膜を蒸着法等によ
り成膜した後、フォトリソグラフィー法により導電層６
とエミッタ接続層８にＴＦＴのチャネル長に相当する間
隙を設けてパターニングする。ここで、半導体薄膜２材
料としては、ＰＥＣＶＤ法で成膜された水素化アモルフ
ァスシリコンであるか、又は、熱ＣＶＤ（ＣＶＤはいわ
ゆる Chemical Vapor Deposition）法、もしくはＰＥＣ
ＶＤ法で成膜されたアモルファスシリコン膜を例えばレ
ーザーアニール等でアニール処理し生成したポリシリコ
ンが好ましく用いることができる。
薄膜層２材料をＣＶＤ法等により成膜、続いて導電層６
及びエミッタ接続層８を兼ねる金属薄膜を蒸着法等によ
り成膜した後、フォトリソグラフィー法により導電層６
とエミッタ接続層８にＴＦＴのチャネル長に相当する間
隙を設けてパターニングする。ここで、半導体薄膜２材
料としては、ＰＥＣＶＤ法で成膜された水素化アモルフ
ァスシリコンであるか、又は、熱ＣＶＤ（ＣＶＤはいわ
ゆる Chemical Vapor Deposition）法、もしくはＰＥＣ
ＶＤ法で成膜されたアモルファスシリコン膜を例えばレ
ーザーアニール等でアニール処理し生成したポリシリコ
ンが好ましく用いることができる。
【００７４】さらに、絶縁層３材料及びゲート電極４材
料を成膜する。（図４（ａ））ここで、絶縁層３材料の
成膜法としては、通常用いられる電気絶縁性の高い膜が
えられる種々の方法が使用可能であるが、特にゲート絶
縁膜として良好な特性を示すシランまたはジシランとア
ンモニアから成る混合ガスを反応ガスとして用いる、Ｐ
ＥＣＶＤ法で形成するアモルファスシリコンナイトライ
ドを使用することができる。
料を成膜する。（図４（ａ））ここで、絶縁層３材料の
成膜法としては、通常用いられる電気絶縁性の高い膜が
えられる種々の方法が使用可能であるが、特にゲート絶
縁膜として良好な特性を示すシランまたはジシランとア
ンモニアから成る混合ガスを反応ガスとして用いる、Ｐ
ＥＣＶＤ法で形成するアモルファスシリコンナイトライ
ドを使用することができる。
【００７５】工程（ｂ） 次に、フォトリソグラフィー法によりゲートの開口径を
具備する円形孔または多角形孔パターンを形成し、反応
性イオンエッチングによりゲート電極４材料及び絶縁層
３材料をエミッタ接続層８が露出するまでエッチング
し、エミッタ用孔Ａを形成するとともにゲート電極４と
絶縁層３を形成する。（図４（ｂ））
具備する円形孔または多角形孔パターンを形成し、反応
性イオンエッチングによりゲート電極４材料及び絶縁層
３材料をエミッタ接続層８が露出するまでエッチング
し、エミッタ用孔Ａを形成するとともにゲート電極４と
絶縁層３を形成する。（図４（ｂ））
【００７６】工程（ｃ） 続いて、斜方蒸着によりリフトオフ材７をゲート電極４
上面と側面にのみ形成する。リフトオフ材７の材料とし
ては、リフトオフの際の剥離性の高いＡｌ、ＭｇＯ等が
好ましく使用できる。続いて、エミッタ用孔Ａ内のエミ
ッタ接続層８上に、その垂直な方向から通常の異方性蒸
着により、エミッタ５用の金属材料を蒸着する。このと
き、蒸着の進行につれて、エミッタ用孔Ａの開口径が狭
まると同時に半導体薄膜層２上に円錐形のエミッタ５が
自己整合的に形成される。蒸着は、最終的にエミッタ用
孔Ａが閉じるまで行なう。エミッタの材料としては、金
属、半導体、セラミックス等の蒸着可能な広範囲の材料
から選択できる。また、エミッタ材料として蒸着法によ
るアモルファスシリコンもしくはポリシリコンを用いた
場合、より安定なエミッション特性を得ることが可能と
なる。（図４（ｃ））
上面と側面にのみ形成する。リフトオフ材７の材料とし
ては、リフトオフの際の剥離性の高いＡｌ、ＭｇＯ等が
好ましく使用できる。続いて、エミッタ用孔Ａ内のエミ
ッタ接続層８上に、その垂直な方向から通常の異方性蒸
着により、エミッタ５用の金属材料を蒸着する。このと
き、蒸着の進行につれて、エミッタ用孔Ａの開口径が狭
まると同時に半導体薄膜層２上に円錐形のエミッタ５が
自己整合的に形成される。蒸着は、最終的にエミッタ用
孔Ａが閉じるまで行なう。エミッタの材料としては、金
属、半導体、セラミックス等の蒸着可能な広範囲の材料
から選択できる。また、エミッタ材料として蒸着法によ
るアモルファスシリコンもしくはポリシリコンを用いた
場合、より安定なエミッション特性を得ることが可能と
なる。（図４（ｃ））
【００７７】工程（ｄ） 最後に、リフトオフ材７をエッチングにより剥離し、必
要に応じてゲート電極４をパターニングする。これによ
り図４（ｄ）の冷電子放出素子が得られる。
要に応じてゲート電極４をパターニングする。これによ
り図４（ｄ）の冷電子放出素子が得られる。
【００７８】以上説明したように、本発明の冷電子放出
素子においては、ＴＦＴ構造を有する金属または非単結
晶シリコンでエミッタを構成することにより、絶縁性基
板上においてもトランジスタによって高度に制御された
エミッション電流が得られ、且つマトリクス配線化を容
易に実現することができる。
素子においては、ＴＦＴ構造を有する金属または非単結
晶シリコンでエミッタを構成することにより、絶縁性基
板上においてもトランジスタによって高度に制御された
エミッション電流が得られ、且つマトリクス配線化を容
易に実現することができる。
【００７９】
【実施例】本発明の冷電子放出素子の製造例を以下の実
施例で具体的に説明する。
施例で具体的に説明する。
【００８０】工程（ａ） まず、絶縁性基板１上に半導体薄膜層２としてＰＥＣＶ
Ｄ法によって水素化アモルファスシリコン膜を０．５μ
ｍの膜厚で成膜した。反応ガスとしてシランガス、また
希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃ
ｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー
６０Ｗの条件で成膜した。次に、連続的に絶縁層３材料
としてＰＥＣＶＤ法によってアモルファスシリコンナイ
トライド膜を０．５μｍの膜厚で成膜した。反応ガスと
してシランとアンモニアの混合ガス、また希釈ガスとし
て水素を使用し、ガス総流量５４０ｓｃｃｍ、ガス圧１
Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件
で成膜した。続いて、ゲート電極材料として真空蒸着法
によりＮｂを０．２μｍの膜厚で成膜した。（図３
（ａ））
Ｄ法によって水素化アモルファスシリコン膜を０．５μ
ｍの膜厚で成膜した。反応ガスとしてシランガス、また
希釈ガスとして水素を使用し、ガス総流量３００ｓｃｃ
ｍ、ガス圧１Ｔｏｒｒ、基板温度２５０℃、ＲＦパワー
６０Ｗの条件で成膜した。次に、連続的に絶縁層３材料
としてＰＥＣＶＤ法によってアモルファスシリコンナイ
トライド膜を０．５μｍの膜厚で成膜した。反応ガスと
してシランとアンモニアの混合ガス、また希釈ガスとし
て水素を使用し、ガス総流量５４０ｓｃｃｍ、ガス圧１
Ｔｏｒｒ、基板温度３５０℃、ＲＦパワー６０Ｗの条件
で成膜した。続いて、ゲート電極材料として真空蒸着法
によりＮｂを０．２μｍの膜厚で成膜した。（図３
（ａ））
【００８１】工程（ｂ） 次に、通常のフォトリソグラフィー法を用いてゲート開
口径として１μｍの円形孔パターンを形成し、反応性イ
オンエッチングによりゲート電極４材料Ｎｂ及び絶縁層
３材料アモルファスシリコンナイトライドを半導体薄膜
層２が露出するまでエッチングした。このときのエッチ
ング条件は（導入ガス：ＳＦ6 が６０ｓｃｃｍ／パワー
１００Ｗ／ガス圧４．５Ｐａ）であった。（図３
（ｂ））
口径として１μｍの円形孔パターンを形成し、反応性イ
オンエッチングによりゲート電極４材料Ｎｂ及び絶縁層
３材料アモルファスシリコンナイトライドを半導体薄膜
層２が露出するまでエッチングした。このときのエッチ
ング条件は（導入ガス：ＳＦ6 が６０ｓｃｃｍ／パワー
１００Ｗ／ガス圧４．５Ｐａ）であった。（図３
（ｂ））
【００８２】工程（ｃ） 次に、リフトオフ材７としてＡｌを０．３μｍ厚で斜方
蒸着した。続いて、基板に対して垂直方向からの異方性
蒸着法により、エミッタ５の材料としてＭｏをエミッタ
用孔Ａが閉じるまで蒸着した。（図３（ｃ））
蒸着した。続いて、基板に対して垂直方向からの異方性
蒸着法により、エミッタ５の材料としてＭｏをエミッタ
用孔Ａが閉じるまで蒸着した。（図３（ｃ））
【００８３】工程（ｄ） 次に、リフトオフ材７のＡｌを酸系のエッチャントを用
いてウエットエッチングし上層のエミッタ材料とともに
剥離し図３（ｄ）に示すような冷電子放出素子を得た。
いてウエットエッチングし上層のエミッタ材料とともに
剥離し図３（ｄ）に示すような冷電子放出素子を得た。
【００８４】上述の冷電子放出素子を試作し以下のよう
に試験し、評価した。即ち、各素子のエミッタ−ゲート
電極間の距離を約０．６μｍ、エミッタ高さ約０．８μ
ｍ、ＴＦＴパラメータとしてチャネル長Ｌ／チャネル幅
Ｗ：１０／１とした構造の素子に対し、蛍光体を塗布し
た透明電極（アノード）を有するガラス板部材を距離３
０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲー
ト電極側が正となる極性で引き出し電圧を印加したとこ
ろ、良好にかつ安定に電子を放出することができた。
に試験し、評価した。即ち、各素子のエミッタ−ゲート
電極間の距離を約０．６μｍ、エミッタ高さ約０．８μ
ｍ、ＴＦＴパラメータとしてチャネル長Ｌ／チャネル幅
Ｗ：１０／１とした構造の素子に対し、蛍光体を塗布し
た透明電極（アノード）を有するガラス板部材を距離３
０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲー
ト電極側が正となる極性で引き出し電圧を印加したとこ
ろ、良好にかつ安定に電子を放出することができた。
【００８５】得られた典型的なエミッション特性の模式
図を図１１に示す。低電界領域ではエミッタ自身の電流
電圧特性（Ｅ）を示し、高電界領域ではＴＦＴによる電
流電圧特性（Ｍ）に従がう特性を示した。即ち、エミッ
ション電流がＴＦＴのドレイン電流値を越えた高電界領
域で電流のトランジスタ制御領域が得られ、本素子では
ゲート電圧７０Ｖ以上で安定なエミッション電流（Ｍ
Ｅ）が得られた。
図を図１１に示す。低電界領域ではエミッタ自身の電流
電圧特性（Ｅ）を示し、高電界領域ではＴＦＴによる電
流電圧特性（Ｍ）に従がう特性を示した。即ち、エミッ
ション電流がＴＦＴのドレイン電流値を越えた高電界領
域で電流のトランジスタ制御領域が得られ、本素子では
ゲート電圧７０Ｖ以上で安定なエミッション電流（Ｍ
Ｅ）が得られた。
【００８６】
【発明の効果】本発明によれば、ＴＦＴ構造を有する金
属または非単結晶シリコンでエミッタを構成することに
より、絶縁性基板上においてもトランジスタによって高
度に制御されたエミッション電流が得られ、且つマトリ
クス配線化を容易に実現する冷電子放出を得ることがで
きる。
属または非単結晶シリコンでエミッタを構成することに
より、絶縁性基板上においてもトランジスタによって高
度に制御されたエミッション電流が得られ、且つマトリ
クス配線化を容易に実現する冷電子放出を得ることがで
きる。
【００８７】従って、低コストで大面積化が可能なガラ
ス基板上に、電流安定性が高くかつマトリクス化の容易
な冷電子放出素子を得ることができる。更に、フラット
パネルディスプレイに応用した場合にも、高速、高精細
度の画像が、低消費電力で得ることが可能となる。
ス基板上に、電流安定性が高くかつマトリクス化の容易
な冷電子放出素子を得ることができる。更に、フラット
パネルディスプレイに応用した場合にも、高速、高精細
度の画像が、低消費電力で得ることが可能となる。
【００８８】つまるところ、本発明によると、半導体薄
膜を用いて素子自体に電流制御機能を搭載することによ
り、動作電圧を上昇させることなく局所的な大電流を抑
えるとともに、電流変動を最小限に低減できるようにす
ること、さらには、ガラス基板等を使用可能とすること
で低コスト化及び大面積化をも容易にすることが出来る
電界放射型の冷電子放出素子とその製造方法を提供する
ことが出来た。
膜を用いて素子自体に電流制御機能を搭載することによ
り、動作電圧を上昇させることなく局所的な大電流を抑
えるとともに、電流変動を最小限に低減できるようにす
ること、さらには、ガラス基板等を使用可能とすること
で低コスト化及び大面積化をも容易にすることが出来る
電界放射型の冷電子放出素子とその製造方法を提供する
ことが出来た。
【図１】本発明の冷電子放出素子の断面図である。
【図２】本発明の別の冷電子放出素子の断面図である。
【図３】本発明の冷電子放出素子の製造工程図である。
【図４】本発明の別の冷電子放出素子の製造工程図であ
る。
る。
【図５】従来の冷電子放出素子の断面図である。
【図６】従来の冷電子放出素子の製造工程図である。
【図７】従来の別の冷電子放出素子の断面図である。
【図８】従来の冷電子放出素子の断面図である。
【図９】従来の別の冷電子放出素子の製造工程図であ
る。
る。
【図１０】従来の別の冷電子放出素子の製造工程図であ
る。
る。
【図１１】本発明の冷電子放出素子の電気特性の一例の
模式図である。
模式図である。
１ ・・・絶縁性基板 ２ ・・・半導体薄膜層 ３ ・・・絶縁層 ４ ・・・ゲート電極 ５ ・・・エミッタ ６ ・・・導電層 ７ ・・・リフトオフ材 ８ ・・・エミッタ接続層 ５１・・・絶縁性基板 ５２・・・導電層 ５３・・・絶縁層 ５４・・・ゲート電極 ５５・・・エミッタ ６１・・・絶縁性基板 ６２・・・導電層 ６３・・・絶縁層 ６４・・・ゲート電極 ６５・・・リフトオフ材 ６６・・・エミッタ ７１・・・絶縁性基板 ７２・・・導電層 ７３・・・抵抗層 ７４・・・絶縁層 ７５・・・ゲート電極 ７６・・・エミッタ ８１・・・シリコン基板 ８２・・・酸化シリコン層 ８３・・・エミッタ ８４・・・酸化シリコン層 ８５・・・絶縁層 ８６・・・ゲート電極 ９１・・・ｐ型シリコン基板 ９２・・・エミッタ ９３・・・ｎ型シリコン層 ９４・・・エミッタ配線層 ９５・・・絶縁層 ９６・・・ゲート電極 １０１・・ｐ型シリコン基板 １０２・・酸化シリコン層 １０３・・エミッタ １０４・・酸化シリコン層 １０５・・ゲート電極 １０６・・ｎ型シリコン層 １０７・・金属薄膜 Ａ ・・・エミッタ用孔 Ｂ ・・・エミッタ配線用孔 Ｅ ・・・エミッタ特性 Ｍ ・・・ＭＯＳＦＥＴ特性 ＭＥ・・・エミッション特性
Claims (12)
- 【請求項１】絶縁性基板上に導電層、絶縁層及びゲート
電極が順次積層され、該ゲート電極と絶縁層とには導電
性基板に達する開口部が設けられ、その開口部内の該導
電性基板上にエミッタが該ゲート電極に接触しないよう
に形成されてなる電界放射型の冷電子放出素子におい
て、 絶縁性基板上に半導体薄膜層が設けられ、該半導体薄膜
層上の同一平面上に、エミッタと導電層が電気的に該半
導体薄膜を介して形成されていることを特徴とする冷電
子放出素子。 - 【請求項２】エミッタと半導体薄膜層の間に金属薄膜か
らなるエミッタ接続層が介在することを特徴とする請求
項１に記載の冷電子放出素子。 - 【請求項３】導電層上に絶縁層及びゲート電極が積層さ
れていることを特徴とする請求項１又は２のいずれかに
記載の冷電子放出素子。 - 【請求項４】半導体薄膜層が非単結晶シリコンであるこ
とを特徴とする請求項１乃至３のいずれかに記載の冷電
子放出素子。 - 【請求項５】エミッタ材料が金属または非単結晶シリコ
ンであることを特徴とする請求項１乃至４のいずれかに
記載の冷電子放出素子。 - 【請求項６】エミッタの形状が円錐形、多角錐形、円錐
台形、又は多角錐台形のいずれかであることを特徴とす
る請求項１乃至５のいずれかに記載の冷電子放出素子。 - 【請求項７】絶縁性基板としてガラス基板が用いられて
いることを特徴とする請求項１乃至６のいずれかに記載
の冷電子放出素子。 - 【請求項８】請求項１乃至７のいずれかに記載の冷電子
放出素子を製造する製造方法において、 （ａ）絶縁性基板上に半導体薄膜材料層、絶縁材料層、
ゲート電極材料層を順次成膜する工程； （ｂ）ゲート形成用の開口をもつ孔のパターンをフォト
リソグラフィー法により形成し、ゲート電極材料層及び
絶縁材料層を半導体薄膜層が露出するまで反応性イオン
エッチングによりエッチングし、エミッタ用孔及び導電
層用孔、並びにゲート電極と絶縁層とを形成する工程； （ｃ）ゲート電極の上面側及び側面側にリフトオフ材料
を斜方蒸着法により蒸着することでリフトオフ層を形成
し、前記絶縁性基板に対してほぼ垂直方向に異方性をも
つ異方性蒸着法によりエミッタ用孔内にエミッタ材料を
成膜することで、エミッタ及び導電層を自己整合的に形
成する工程； （ｄ）リフトオフ層を剥離しゲート電極上のエミッタ材
料を剥落させる工程；以上（ａ）〜（ｄ）の工程を全て
具備することを特徴とする冷電子放出素子の製造方法。 - 【請求項９】請求項１乃至７のいずれかに記載の冷電子
放出素子を製造する製造方法において： （ｅ）絶縁性基板上に半導体薄膜材料層と金属薄膜層と
を成膜した後、該金属薄膜層をフォトリソグラフィー法
によりパターニングすることで導線層とエミッタ接続層
とを形成し、次いで、絶縁材料層とゲート電極材料層と
を順次成膜する工程； （ｆ）ゲート形成用の開口をもつ孔のパターンをフォト
リソグラフィー法により形成し、ゲート電極材料層及び
絶縁材料層を半導体薄膜層が露出するまで反応性イオン
エッチングによりエッチングすることで、エミッタ用
孔、並びにゲート電極と絶縁層とを形成する工程； （ｇ）ゲート電極の上面側及び側面側にリフトオフ材料
を斜方蒸着法により蒸着することでリフトオフ層を形成
し、前記絶縁性基板に対してほぼ垂直方向に異方性をも
つ異方性蒸着法によりエミッタ用孔内にエミッタ材料を
成膜することで、エミッタを自己整合的に形成する工
程； （ｈ）リフトオフ層を剥離しゲート電極上のエミッタ材
料を剥落させる工程；以上（ｅ）〜（ｈ）の工程を全て
具備することを特徴とする冷電子放出素子の製造方法。 - 【請求項１０】前記の工程（ａ）又は工程（ｅ）のいず
れかにおいて、半導体薄膜材料が水素化アモルファスシ
リコンからなり、該半導体薄膜材料をＰＥＣＶＤ法によ
り成膜することを特徴とする請求項８又は９のいずれか
に記載の冷電子放出素子の製造方法。 - 【請求項１１】前記の工程（ａ）又は工程（ｅ）のいず
れかにおいて、半導体薄膜材料がポリシリコンからな
り、該半導体薄膜材料を熱ＣＶＤ法またはＰＥＣＶＤ法
のいずれかでアモルファスシリコンを成膜した後にアニ
ール処理を施すことでポリシリコンを生成することを特
徴とする請求項８又は９のいずれかに記載の冷電子放出
素子の製造方法。 - 【請求項１２】前記の工程（ａ）又は工程（ｅ）のいず
れかにおいて、絶縁層材料が、アモルファスシリコンナ
イトライドからなり、シラン又はジシランのいずれかと
アンモニアから成る混合ガスを反応ガスとして用いたＰ
ＥＣＶＤ法により形成することを特徴とする請求項８乃
至１１のいずれかに記載の冷電子放出素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2583998A JP3832070B2 (ja) | 1998-02-06 | 1998-02-06 | 冷電子放出素子の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2583998A JP3832070B2 (ja) | 1998-02-06 | 1998-02-06 | 冷電子放出素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11224595A true JPH11224595A (ja) | 1999-08-17 |
| JP3832070B2 JP3832070B2 (ja) | 2006-10-11 |
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ID=12177032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2583998A Expired - Fee Related JP3832070B2 (ja) | 1998-02-06 | 1998-02-06 | 冷電子放出素子の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3832070B2 (ja) |
Cited By (1)
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|---|---|---|---|---|
| WO2004100202A1 (ja) * | 2003-05-08 | 2004-11-18 | Sony Corporation | 電子放出素子の製造方法及び電子放出素子を有する表示装置の製造方法 |
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-
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- 1998-02-06 JP JP2583998A patent/JP3832070B2/ja not_active Expired - Fee Related
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