JPH11224898A - レジストを用いた溝穴形成方法 - Google Patents
レジストを用いた溝穴形成方法Info
- Publication number
- JPH11224898A JPH11224898A JP2438398A JP2438398A JPH11224898A JP H11224898 A JPH11224898 A JP H11224898A JP 2438398 A JP2438398 A JP 2438398A JP 2438398 A JP2438398 A JP 2438398A JP H11224898 A JPH11224898 A JP H11224898A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- layer
- forming
- etching
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 29
- 230000009977 dual effect Effects 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 6
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 238000004519 manufacturing process Methods 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 １回のエッチングでデュアルダマシン構造の
配線用溝および穴を形成する 【解決手段】 エッチング対象のＳｉＯ2層２の上に、
深穴用の下部レジスト２１をＫｒＦ用レジストで形成
し、下部レジスト２１の上に上部レジスト３１をｉ線用
レジストで形成する（図２Ａ）。エッチングを行なう
と、初期段階では下部レジスト２１のパターンでＳｉＯ
2層２がエッチングされ、コンタクトホール４が形成さ
れるとともに上部レジスト３１で覆われていない下部レ
ジスト２１の部分がエッチングされる（図２Ｃ）。さら
にエッチングが進行すると、上部レジスト３１のパター
ンでＳｉＯ2層２がエッチングされ、溝６が形成され
る。
配線用溝および穴を形成する 【解決手段】 エッチング対象のＳｉＯ2層２の上に、
深穴用の下部レジスト２１をＫｒＦ用レジストで形成
し、下部レジスト２１の上に上部レジスト３１をｉ線用
レジストで形成する（図２Ａ）。エッチングを行なう
と、初期段階では下部レジスト２１のパターンでＳｉＯ
2層２がエッチングされ、コンタクトホール４が形成さ
れるとともに上部レジスト３１で覆われていない下部レ
ジスト２１の部分がエッチングされる（図２Ｃ）。さら
にエッチングが進行すると、上部レジスト３１のパター
ンでＳｉＯ2層２がエッチングされ、溝６が形成され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、レジストを用い
た穴溝形成方法に関し、特に、製造行程の簡略化に関す
る。
た穴溝形成方法に関し、特に、製造行程の簡略化に関す
る。
【０００２】
【従来技術およびその課題】今日、図３に示すデュアル
ダマシン（Dual-Damascene)構造の配線方法が知られて
いる。デュアルダマシン構造を採用することにより、絶
縁層２内に上部配線７用の溝とプラグ８形成の為の縦穴
を形成しておき、上部配線７とプラグ８を一の行程で形
成することができる。
ダマシン（Dual-Damascene)構造の配線方法が知られて
いる。デュアルダマシン構造を採用することにより、絶
縁層２内に上部配線７用の溝とプラグ８形成の為の縦穴
を形成しておき、上部配線７とプラグ８を一の行程で形
成することができる。
【０００３】デュアルダマシン構造の半導体の製造方法
について、図４を用いて説明する。まず、下部配線３お
よび絶縁層１の上に形成された絶縁層２の上に、図４Ａ
に示すように、開口部６２を有するレジスト６１を形成
する。この状態でエッチングを行う。これにより、図４
Ｂに示すように、絶縁層２の上面に溝６が形成される。
レジスト６１を除去した後、図４Ｃに示すように、開口
部７２を有するレジスト７１を形成する。この状態でエ
ッチングを行う。これにより、図４Ｄに示すように、溝
６と下部配線３を接続するためのコンクタトホール４が
形成される。レジスト７１を除去した後、図３に示すよ
うに、上部配線７およびプラグ８を形成する。
について、図４を用いて説明する。まず、下部配線３お
よび絶縁層１の上に形成された絶縁層２の上に、図４Ａ
に示すように、開口部６２を有するレジスト６１を形成
する。この状態でエッチングを行う。これにより、図４
Ｂに示すように、絶縁層２の上面に溝６が形成される。
レジスト６１を除去した後、図４Ｃに示すように、開口
部７２を有するレジスト７１を形成する。この状態でエ
ッチングを行う。これにより、図４Ｄに示すように、溝
６と下部配線３を接続するためのコンクタトホール４が
形成される。レジスト７１を除去した後、図３に示すよ
うに、上部配線７およびプラグ８を形成する。
【０００４】しかしながら、上記製造方法においては、
２度のエッチング行程が必要となる。このため、製造行
程が複雑となる。このような問題は、デュアルダマシン
構造以外でも、深穴と幅広の溝を形成する場合には同様
に発生する。
２度のエッチング行程が必要となる。このため、製造行
程が複雑となる。このような問題は、デュアルダマシン
構造以外でも、深穴と幅広の溝を形成する場合には同様
に発生する。
【０００５】この発明は上記問題を解決し、簡易な製造
行程で浅溝および深穴を形成することができる穴溝形成
方法を提供することを目的とする。
行程で浅溝および深穴を形成することができる穴溝形成
方法を提供することを目的とする。
【０００６】
【課題を解決するための手段および発明の効果】本発明
にかかる穴溝形成方法においては、前記第１の層の上
に、前記深穴形成用の開口部を有するレジストであって
前記第１の層に対して第１の選択比の第１のレジストを
形成し、前記第１のレジストの上に、前記溝形成用の開
口部を有するレジストであって前記第１の層に対して前
記第１の選択比よりも選択比の良い第２のレジストを形
成し、異方性エッチングをする。この異方性エッチング
によって、前記深穴が形成されるとともに、前記第２の
レジストで覆われていない前記第１のレジストもエッチ
ングされる。さらに、エッチングを続けると、前記第２
のレジストで覆われていない前記第１の層がエッチング
される。このように選択比の異なるレジストを用いるこ
とにより、前記溝および深穴を１度のエッチングで形成
することができる。
にかかる穴溝形成方法においては、前記第１の層の上
に、前記深穴形成用の開口部を有するレジストであって
前記第１の層に対して第１の選択比の第１のレジストを
形成し、前記第１のレジストの上に、前記溝形成用の開
口部を有するレジストであって前記第１の層に対して前
記第１の選択比よりも選択比の良い第２のレジストを形
成し、異方性エッチングをする。この異方性エッチング
によって、前記深穴が形成されるとともに、前記第２の
レジストで覆われていない前記第１のレジストもエッチ
ングされる。さらに、エッチングを続けると、前記第２
のレジストで覆われていない前記第１の層がエッチング
される。このように選択比の異なるレジストを用いるこ
とにより、前記溝および深穴を１度のエッチングで形成
することができる。
【０００７】
【発明の実施の形態】図面を用いて、本発明にかかるデ
ュアルダマシン構造の配線方法を用いた半導体装置の製
造方法について説明する。まず、従来と同様にして、第
１の層であるＳｉＯ2層２の上に、第１のレジストであ
る下部レジスト２１を塗布する。本実施形態では、第１
のレジストとして、ＳｉＯ2層２に対して、選択比の悪
いＫｒＦ用レジストを用いた。つぎに、露光装置を用い
て（図示せず）、マスクパタンを焼き付け、ベイクして
図１Ａに示すような開口部２２を有する下部レジスト２
１を形成する。なお、開口部２２は、後述する深穴形成
のための開口部である。図１Ｃに図１Ｂ矢印Ａ方向から
の矢視図を示す。
ュアルダマシン構造の配線方法を用いた半導体装置の製
造方法について説明する。まず、従来と同様にして、第
１の層であるＳｉＯ2層２の上に、第１のレジストであ
る下部レジスト２１を塗布する。本実施形態では、第１
のレジストとして、ＳｉＯ2層２に対して、選択比の悪
いＫｒＦ用レジストを用いた。つぎに、露光装置を用い
て（図示せず）、マスクパタンを焼き付け、ベイクして
図１Ａに示すような開口部２２を有する下部レジスト２
１を形成する。なお、開口部２２は、後述する深穴形成
のための開口部である。図１Ｃに図１Ｂ矢印Ａ方向から
の矢視図を示す。
【０００８】つぎに、下部レジスト２１の上に、第２の
レジストである上部レジスト３１を塗布する。
レジストである上部レジスト３１を塗布する。
【０００９】本実施形態では、第２のレジストとして、
ＳｉＯ2層２に対して、前記第１のレジストよりも選択
比の良いｉ線用レジストを用いた。つぎに、露光装置を
用いて（図示せず）、マスクパタンを焼き付け、ベイク
して図２Ａに示すような開口部３２を有する上部レジス
ト３１を形成する。なお、開口部３２は、後述する溝形
成のための開口部である。図２Ｂに図１Ａ矢印Ａ方向か
らの矢視図を示す。
ＳｉＯ2層２に対して、前記第１のレジストよりも選択
比の良いｉ線用レジストを用いた。つぎに、露光装置を
用いて（図示せず）、マスクパタンを焼き付け、ベイク
して図２Ａに示すような開口部３２を有する上部レジス
ト３１を形成する。なお、開口部３２は、後述する溝形
成のための開口部である。図２Ｂに図１Ａ矢印Ａ方向か
らの矢視図を示す。
【００１０】この状態で、異方性エッチングを行うと、
ＳｉＯ2層２は下部レジスト２１で覆われていない部分
がエッチングされ、コンタクトホール４が形成される。
このとき、下部レジスト２１は、ＳｉＯ2層２に対して
選択比が悪いので、ＳｉＯ2層２のエッチングととも
に、エッチングされる。具体的には、図２Ｃに示すよう
に、上部レジスト３１で覆われていない下部レジスト２
１の部分がエッチングされる。したがって、さらに、エ
ッチングを行えば、ＳｉＯ2層２の上部に配線用溝６が
形成される。
ＳｉＯ2層２は下部レジスト２１で覆われていない部分
がエッチングされ、コンタクトホール４が形成される。
このとき、下部レジスト２１は、ＳｉＯ2層２に対して
選択比が悪いので、ＳｉＯ2層２のエッチングととも
に、エッチングされる。具体的には、図２Ｃに示すよう
に、上部レジスト３１で覆われていない下部レジスト２
１の部分がエッチングされる。したがって、さらに、エ
ッチングを行えば、ＳｉＯ2層２の上部に配線用溝６が
形成される。
【００１１】後は、従来と同様にして、溝６およびコン
クタトホール４に配線を形成すればよい。
クタトホール４に配線を形成すればよい。
【００１２】このように、本実施形態では、深穴と浅溝
を形成するエッチング対象層（第１の層）の上に、前記
深穴用のレジストを前記エッチング対象層に対して選択
比の悪い第１のレジストで形成し、その上に、前記エッ
チング対象層に対して選択比のよい第２のレジストで前
記浅溝用のレジストを重ねてパターン形成し、エッチン
グを行っている。これにより、エッチング初期段階では
第１のレジストのパターンで前記エッチング対象層がエ
ッチングされ、前記エッチング対象層に前記深穴が形成
される。このエッチング対象層のエッチングとともに前
記第１のレジストで覆われていない前記第２レジストの
部分がエッチングされる。エッチング後期段階では、前
記第２のレジストで覆われていない前記第１のレジスト
部分は、すでにエッチングされてしまっているので、第
２のレジストのパターンで前記エッチング対象層がエッ
チングされる。これにより、従来の様にレジスト形成し
た後エッチングをして当該レジストを除去し、さらに、
別のレジストを形成した後エッチングをして当該レジス
トを除去するという行程が、不要となり、１回のエッチ
ングで深穴及び浅溝を形成することができる。
を形成するエッチング対象層（第１の層）の上に、前記
深穴用のレジストを前記エッチング対象層に対して選択
比の悪い第１のレジストで形成し、その上に、前記エッ
チング対象層に対して選択比のよい第２のレジストで前
記浅溝用のレジストを重ねてパターン形成し、エッチン
グを行っている。これにより、エッチング初期段階では
第１のレジストのパターンで前記エッチング対象層がエ
ッチングされ、前記エッチング対象層に前記深穴が形成
される。このエッチング対象層のエッチングとともに前
記第１のレジストで覆われていない前記第２レジストの
部分がエッチングされる。エッチング後期段階では、前
記第２のレジストで覆われていない前記第１のレジスト
部分は、すでにエッチングされてしまっているので、第
２のレジストのパターンで前記エッチング対象層がエッ
チングされる。これにより、従来の様にレジスト形成し
た後エッチングをして当該レジストを除去し、さらに、
別のレジストを形成した後エッチングをして当該レジス
トを除去するという行程が、不要となり、１回のエッチ
ングで深穴及び浅溝を形成することができる。
【００１３】なお、第１のレジストの厚みは、エッチン
グ対象層の層厚と、第１のレジストの選択比によって決
定すればよい。すなわち、図２Ｃに示すように、深穴の
形成が終了する時期に、第１のレジストもエッチングさ
れてしまう程度の厚みとすればよい。
グ対象層の層厚と、第１のレジストの選択比によって決
定すればよい。すなわち、図２Ｃに示すように、深穴の
形成が終了する時期に、第１のレジストもエッチングさ
れてしまう程度の厚みとすればよい。
【００１４】本実施形態では、第１のレジストにＫｒＦ
用レジストを、第２のレジストにｉ線用レジストを用い
たが、これに限定されず、第１のレジストがエッチング
対象層に対して第２のレジストよりも選択比の悪いもの
であればどの様なものでもよく、たとえば、第１のレジ
ストにＫｒＦ用レジストを、第２のレジストにＧ線用レ
ジストを用いてもよい。
用レジストを、第２のレジストにｉ線用レジストを用い
たが、これに限定されず、第１のレジストがエッチング
対象層に対して第２のレジストよりも選択比の悪いもの
であればどの様なものでもよく、たとえば、第１のレジ
ストにＫｒＦ用レジストを、第２のレジストにＧ線用レ
ジストを用いてもよい。
【００１５】また、本実施形態においては、デュアルダ
マシン構造の配線用の浅溝および深穴を形成する場合に
ついて説明したが、デュアルダマシン構造以外でも、深
穴と幅広の溝を形成する場合には同様に適用することが
できる。
マシン構造の配線用の浅溝および深穴を形成する場合に
ついて説明したが、デュアルダマシン構造以外でも、深
穴と幅広の溝を形成する場合には同様に適用することが
できる。
【図１】本発明にかかる浅溝深穴形成の製造行程を示す
図である。
図である。
【図２】本発明にかかる浅溝深穴形成の製造行程を示す
図である。
図である。
【図３】デュアルダマシン構造を説明するための半導体
装置の要部断面図および平面図である。
装置の要部断面図および平面図である。
【図４】従来の製造行程を示す図である。
２・・・・・ＳｉＯ2層 ４・・・・・コンタクトホール ６・・・・・溝 ２１・・・・下部レジスト ３１・・・・上部レジスト
Claims (1)
- 【請求項１】第１の層に、前記第１の層の深さ方向に形
成された深穴および、前記第１の層の上面に前記深穴よ
りも前記第１の層の深さ方向に浅く、かつ前記深さ方向
に直交する方向に幅広の溝を形成する穴溝形成方法であ
って、 前記第１の層の上に、前記深穴形成用の開口部を有する
レジストであって前記第１の層に対して第１の選択比の
第１のレジストを形成し、 前記第１のレジストの上に、前記溝形成用の開口部を有
するレジストであって前記第１の層に対して前記第１の
選択比よりも選択比の良い第２のレジストを形成し、 異方性エッチングをすること、 を特徴とするレジストを用いた穴溝形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2438398A JPH11224898A (ja) | 1998-02-05 | 1998-02-05 | レジストを用いた溝穴形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2438398A JPH11224898A (ja) | 1998-02-05 | 1998-02-05 | レジストを用いた溝穴形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224898A true JPH11224898A (ja) | 1999-08-17 |
Family
ID=12136672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2438398A Pending JPH11224898A (ja) | 1998-02-05 | 1998-02-05 | レジストを用いた溝穴形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11224898A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482554B2 (en) | 2000-06-07 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device, photolithography mask and method for manufacturing the same |
| KR100460064B1 (ko) * | 2002-07-11 | 2004-12-04 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
-
1998
- 1998-02-05 JP JP2438398A patent/JPH11224898A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482554B2 (en) | 2000-06-07 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device, photolithography mask and method for manufacturing the same |
| KR100460064B1 (ko) * | 2002-07-11 | 2004-12-04 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07161806A (ja) | 半導体装置の製造方法 | |
| KR0124638B1 (ko) | 반도체장치의 다층배선 형성방법 | |
| KR100430690B1 (ko) | 반도체소자의콘택형성방법 | |
| KR100256809B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100425935B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR100870332B1 (ko) | 반도체 소자의 컨택트 홀 형성 방법 | |
| KR100682167B1 (ko) | 금속 배선 형성 방법 | |
| KR100390941B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR100382548B1 (ko) | 반도체 소자의 제조방법 | |
| KR0163087B1 (ko) | 반도체장치의 콘택홀의 형성방법 | |
| JPH05109719A (ja) | 半導体装置の製造方法 | |
| KR19990003924A (ko) | 콘택홀 형성을 위한 반도체 장치 제조 방법 | |
| KR100237797B1 (ko) | 깊은 트랜치를 갖는 반도체 소자의 제조방법 | |
| KR100197657B1 (ko) | 반도체 소자의 미세 콘택홀 형성방법 | |
| KR100917812B1 (ko) | 듀얼 다마신을 갖는 반도체 장치의 제조 방법 | |
| KR100365767B1 (ko) | 반도체장치의콘택홀형성방법 | |
| KR970018049A (ko) | 보조 패턴 방법을 이용한 미세 패턴 형성 방법 | |
| JPS61296722A (ja) | 半導体装置の製造方法 | |
| KR970052482A (ko) | 반도체 장치 제조 방법 | |
| KR20020046681A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JPH02170553A (ja) | 半導体装置の製造方法 | |
| KR19990055125A (ko) | 반도체 소자의 플러그 형성 방법 | |
| KR960035800A (ko) | 반도체 소자의 콘택 형성방법 | |
| JPH0496225A (ja) | 半導体装置の製造方法 | |
| KR19980015781A (ko) | 질화막 패턴 형성방법 |