JPH11225062A

JPH11225062A - 出力回路

Info

Publication number: JPH11225062A
Application number: JP10024192A
Authority: JP
Inventors: Takashi Sato; 高史佐藤; Kenichi Fukui; 健一福井; Yoji Nishio; 洋二西尾; Yoshinobu Nakagome; 儀延中込
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-02-05
Filing date: 1998-02-05
Publication date: 1999-08-17

Abstract

(57)【要約】（修正有）【課題】送出した信号が負荷に到達するまでの遅延時間
のばらつきを抑える出力回路を提供する。【解決手段】内部回路と最終段出力バッファ回路との間
に、出力バッファ制御回路３１３，３１４を設け、この
出力バッファ制御回路３１３，３１４には内部回路から
の入力信号と、出力バッファ用の電源電圧と出力バッフ
ァ用のグランド電圧の少なくとも一方を入力して、出力
バッファ用の電源電圧および出力バッファ用グランド電
圧の変動にともなって変動するような最終段出力バッフ
ァ回路の制御信号を発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は出力回路、特に、半
導体集積回路装置の出力段に構成される出力バッファ回
路に関する。

【０００２】

【従来の技術】半導体集積回路装置間を結ぶ伝送線路の
動作周波数を高めて高速な信号伝送を行うために、伝送
する信号の振幅を１Ｖ程度の小振幅とするさまざまな低
振幅インタフェースが提案されている。こうした低振幅
インタフェースを用いて高速にデータ転送を行う装置の
一例として、半導体記憶装置であるシンクリンクDRAM
（Dynamic Random Access Memory）が挙げられる。

【０００３】シンクリンクＤＲＡＭについては、例えば
岡島著，シンクリンクＤＲＡＭのＩ／Ｏインタフェース
技術，電子通信情報学会技術研究報告，ＩＣＤ９７−２
３，１９９７年５月に詳しく記載されている。このシン
クリンクＤＲＡＭでは、400Ｍｂｐｓ以上のデータ転送
速度を達成することを目標としている。

【０００４】データ転送速度を４００Ｍｂｐｓとすると
き、データ転送の周期は２.５ｎｓとなる。この一周期
の時間内に誤りなくデータを伝送するためには、データ
の受信を行う装置のセットアップ・ホールド時間と、デ
ータの送信装置，受信装置やその間を結ぶデータ転送経
路の特性が変化することにより生じるデータ転送遅延時
間のばらつきの最大値との和を２.５ｎｓ以内に抑える
必要がある。上記半導体装置の入出力特性を変えるばら
つきの代表的なものとして、例えばプロセス変動，電源
電圧変動，動作温度変動，データ配線間のクロストーク
等がある。

【０００５】いま、データ転送の周期から、種々の要因
による遅延時間のばらつきを引いたものをウィンドウマ
ージンＴｗｍと定義する。例として、データ転送速度が
400Ｍｂｐｓ，プロセス・電源電圧・動作温度・クロス
トーク等による変動分の総和を１.９ｎｓとするとき、
ウィンドウマージンＴｗｍはＴｗｍ＝２.５ｎｓ−１.９
ｎｓ＝０.６ｎｓとなる。このウィンドウマージンＴｗ
ｍは、大きいほど動作に余裕があることを意味する。ま
た、ウィンドウマージンＴｗｍが負であるときは、ばら
つきの条件によっては誤りなしでデータ転送することが
不可能になることを意味する。

【０００６】近年のデータ転送速度の高速化により、信
号波形の立上り・立下りは一層急峻となってきている。
このため、前述したばらつきの中で、特にデータ送信側
の出力回路の電源電圧変動が大きくなり、データ転送に
要する遅延時間のばらつきに大きな影響を与えるように
なってきている。以下、従来の技術の一例である図１お
よび図２を用いて、出力回路の電源電圧変動が、出力回
路から負荷までのデータ転送に要する遅延時間をばらつ
かせる理由について説明する。

【０００７】図１は、従来の出力回路の構成の一例であ
り、内部回路，出力回路，パッケージのリードインダク
タンスと出力回路が駆動する負荷を、それぞれモデル化
して記述したものである。電源配線１０１，１０２はそ
れぞれ、半導体装置内部の出力回路用電源配線と出力回
路用グランド配線であり、半導体装置外部の電源１０５
および１０６から、半導体装置パッケージの電源ピンの
リードインダクタンス１０３および１０４を通じて給電
される。出力回路用電源と出力回路用グランド配線は、
内部回路用電源および内部回路用グランドとそれぞれ共
有される場合もあるが、高速なデータ出力を行う半導体
装置では、出力回路用電源と内部回路用電源は分離され
ることが多い。

【０００８】また、図１中の信号配線１１０は内部回路
から出力回路へ信号を伝達する配線であり、この例で
は、それぞれ１１１，１１２で示すバッファ回路を経て
最終段出力バッファ回路１１３を駆動する。最終段出力
バッファ回路１１３から出力された信号は、パッケージ
のリードインダクタンス１１４を経て、負荷１１５へ供
給される。出力信号はさらに、マッチング抵抗１１６を
経て、負荷容量１２１を充放電する。この例では、ＳＳ
ＴＬ（ＳｔｕｂＳｅｒｉｅｓＴｅｒｍｉｎａｔｅｄ
Ｌｏｇｉｃ）で構成する負荷を示してあり、終端抵抗
１１７および１１８は１１９にて終端電圧に接続する。

【０００９】図２には、図１の最終段出力バッファ１１
３を例として、最終段出力バッファの典型的な構成例を
示した。この例では、pＭＯＳトランジスタ２０１とnＭ
ＯＳトランジスタ２０２のプッシュプル構成となってい
る。最終段出力バッファ回路が有効な信号を出力してい
る間には、ｐＭＯＳトランジスタ２０１とｎＭＯＳトラ
ンジスタ２０２は相補的に動作する。この相補的動作を
実現するため、バッファ１１１および１１２からは同一
の論理信号が最終段出力バッファ回路１１３に入力され
る。

【００１０】すなわち、最終段出力バッファ回路が論理
“Ｈ”を信号配線２１３より送出する場合には、ｐＭＯ
Ｓトランジスタ２０１とｎＭＯＳトランジスタ２０２の
ゲート２１１および２１２にはそれぞれ論理“Ｌ”が入
力される。その結果、pMOSトランジスタ２０１が導通、
ｎＭＯＳトランジスタ２０２が非導通となって、信号配
線２１３に論理“Ｈ”が出力される。逆に、最終段出力
バッファ回路が論理“Ｌ”を信号配線２１３より送出す
る場合には、ｐＭＯＳトランジスタ２０１とｎＭＯＳト
ランジスタ２０２のゲート２１１および２１２にはそれ
ぞれ論理“Ｈ”が入力される。その結果、pＭＯＳトラ
ンジスタ２０１が非導通、nＭＯＳトランジスタ２０２
が導通となり、信号配線２１３に論理“Ｌ”が出力され
る。

【００１１】この最終段出力バッファでは、ｐＭＯＳト
ランジスタ２０１またはｎＭＯＳトランジスタ２０２の
いずれか一方が出力回路用電源と導通することで負荷に
電流を供給する。出力回路用電源とグランドへの電流供
給は、図１の電源ピンインダクタンス１０３と１０４を
通じて行われる。

【００１２】いま、例えば最終段出力バッファの出力す
る論理が“Ｌ”から“Ｈ”に切り替わると、負荷容量１
２１に向かって電流が流れる。電流はｐＭＯＳトランジ
スタ２０１を通じて出力回路用電源１０１から供給され
るが、この電流は、電源ピンインダクタンス１０３を通
じて外部電源１０５から供給されたものである。このと
き、出力回路用電源には、電源ピンインダクタンス１０
３に電流が流れたことによる逆起電力ΔＶが発生して、
電源電圧の変動が生じる。この起電力は、電源ピンのリ
ードインダクタンス１０３の実効値をＬ，同時に動作す
る最終段出力回路数をＮとするとΔＶ＝ＮＬｄｉ／ｄ
ｔと表され、電流の時間変化率が大きいほど、また、
電源ピンインダクタンスが大きいほど電源電圧変動ΔＶ
は大きい。

【００１３】図１に示したように、半導体装置の出力回
路が複数ある場合には、これら複数の出力回路は、一般
に出力回路用電源配線とグランド配線に対して並列に接
続される。このため、複数の最終段出力バッファ回路１
１３，１３３,１４３,１５３の論理遷移が同時に同じ方
向に起こると、最終段出力バッファ回路が一つだけ動作
した場合に対して電源電圧変動量は４倍となる。

【００１４】

【発明が解決しようとする課題】いま、データの送端で
ある最終段出力バッファ１１３の出力信号配線２１３の
電圧が論理しきい値Ｖｔｈを横切る時間から、信号受端
である負荷容量１２１の端子１２２の電圧が論理しきい
値Ｖｔｈを横切るまでの時間を、信号転送の遅延時間Ｔ
ｐｄと定義する。最終段出力バッファ１１３についてＴ
ｐｄを測定すると、前述した出力回路用電源電圧の変動
により、この遅延時間Ｔｐｄが変化する。特に、出力回
路用の電源と内部回路用の電源が分離されている半導体
装置では、出力回路用電源の電圧が変動しても内部回路
の電源電圧はほとんど変動しないために、ｎＭＯＳ，ｐ
ＭＯＳトランジスタのゲートソース間電圧の変動が大き
くなり、遅延時間Ｔｐｄのばらつきが大きくなる傾向に
ある。

【００１５】また、各最終段出力バッファ回路の電源配
線の抵抗が大きい場合には、各出力バッファに供給され
る電源電圧に差が生じ、出力回路相互の遅延時間にも差
が生じる。例えば、最終段出力バッファ回路１１３と１
５３に供給される電源電圧値が異なると、最終段出力バ
ッファ１１３と１５３へ同時に信号を入力しても、負荷
１２２と１６２への遅延時間はそれぞれ異なることにな
る。

【００１６】前述したように、出力回路の動作周波数が
高く出力信号の立上り／立下り時間が短いほど、また同
一の出力回路用電源に接続して同時に動作する出力回路
数が多いほど電源電圧の変動量が増して、遅延時間のば
らつきが大きくなる。今後、データ転送速度が向上して
いくにつれて、出力回路用電源電圧の変動はますます大
きく、またこの電源電圧変動に起因する遅延時間のばら
つきは増していき、ウィンドウマージンＴｗｍの確保が
困難になっていくと考えられる。

【００１７】本発明の目的は、こうした出力回路用電源
電圧の変動に起因する出力信号の遅延時間のばらつきを
低減する出力回路を提供することである。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明においては内部回路と最終段出力バッファ回
路との間に、出力バッファ制御回路を設ける。この出力
バッファ制御回路は、内部回路からの入力信号と、出力
バッファ用の電源電圧と出力バッファ用のグランド電圧
の少なくとも一方を入力として、出力バッファ用の電源
電圧および出力バッファ用グランド電圧の変動にともな
って変動するような最終段出力バッファ回路の制御信号
を発生する。

【００１９】

【発明の実施の形態】以下、本発明の実施例を、図面を
用いて説明する。

【００２０】図３において、内部回路からの信号は、バ
ッファ１１１および１１２を通じて、信号配線３１１お
よび３１２により出力回路に供給される。３１３と３１
４は、出力バッファ制御回路であり、３１３には出力バ
ッファが出力すべき論理を伝達する信号配線３１１と、
出力バッファ用の電源電圧を伝達する信号配線３１５が
入力されている。ここで、出力バッファ制御回路３１３
は、次のような信号を出力する。

【００２１】(1）信号配線３１１が論理“Ｈ”であると
き、信号配線３１７を論理“Ｈ”に相当する電圧ＶＨと
する。

【００２２】(2）信号配線３１１が論理“Ｌ”であると
き、信号配線３１７を論理“Ｌ”に相当する電圧ＶＬａ
を出力する。

【００２３】ここで、出力バッファ制御回路３１３は、
出力バッファ用の電源３１５の本来の電圧値からの変動
量をΔＶとするとき、信号配線３１７の電圧ＶＬａ＝Ｖ
Ｌ＋ｋΔＶとするように調整する。ここで、ＶＬは論理
“Ｌ”に相当する電圧である。係数ｋは常に１とするこ
とが望ましいが、実現が困難である場合には１に近い値
とすればよい。この理由については、後で明らかにす
る。また、出力バッファ用電源配線１０１と３１５は図
３では同電位として表わされているが、配線の抵抗等に
より同一の電源配線上でも場所により電位が異なる場合
があるから、信号配線３１５は、ｐＭＯＳトランジスタ
３１９のできるだけ近傍で電源配線に接続することが望
ましい。

【００２４】同様に、出力バッファ制御回路３１４に
は、出力バッファが出力すべき論理を伝達する信号配線
３１２と、出力バッファ用の電源電圧を伝達する信号配
線316が入力されている。出力バッファ制御回路３１４
は、次のような信号を出力する。

【００２５】(1）信号配線３１２が論理“Ｌ”のとき、
信号配線３１８を論理“Ｌ”に相当する電圧ＶＬとす
る。

【００２６】(2）信号配線３１２が論理“Ｈ”のとき、
信号配線３１８を論理“Ｈ”に相当する電圧ＶＨａを出
力する。

【００２７】ここで、出力バッファ制御回路３１４は、
出力バッファ用のグランド３１６の変動量をΔＶとする
とき、信号配線３１８の電圧ＶＨａ＝ＶＨ＋ｋΔＶとな
るように調整する。ここで、ＶＨは論理“Ｈ”に相当す
る電圧である。

【００２８】以下、こうした最終段出力バッファを制御
する出力バッファ制御回路の出力電圧の調整について説
明する。

【００２９】いま、内部回路から伝達された信号３１１
が論理“Ｈ”であるとき、出力バッファ制御回路３１３
は論理“Ｈ”に相当する電圧を信号配線３１７に出力す
るから、ｐＭＯＳトランジスタ３１９は非導通状態とな
る。一方このとき、出力バッファ制御回路３１４は論理
“Ｈ”に相当する電圧Ｖを信号線３１８に出力するか
ら、ｎＭＯＳトランジスタ３２０は導通状態となる。こ
のときｎＭＯＳトランジスタは飽和領域で動作するか
ら、ｎＭＯＳトランジスタを流れる電流Ｉｄｎは次の数
１で表される。

【００３０】

【数１】Ｉｄｎ＝βｎ／２(Ｖｇｓ−Ｖｔｈｎ)² ここに、βｎはｎＭＯＳトランジスタの製造プロセスや
サイズ等により決まる定数である。ＶｇｓはｎＭＯＳト
ランジスタのゲートソース間の電圧であり、図２では配
線２１２と１０２間、図３では、配線３１８と３１６間
の電位差である。また、ＶｔｈｎはｎＭＯＳトランジス
タのしきい値電圧である。

【００３１】図２に示した従来例では、ｎＭＯＳトラン
ジスタのゲート電圧は、バッファ１１２により供給され
る。バッファ１１２には、比較的電圧変動の小さい内部
電源が供給されているため、出力信号２１２はほぼ一定
値をとる。一方、バッファ１１３自身の動作やその近傍
の出力バッファの動作により、出力バッファ用グランド
電圧は変動するため、ｎＭＯＳトランジスタのソース電
圧が変動する。このため、従来例では、Ｉｄｓがグラン
ド電圧の変動量ΔＶによって異なり、一定にならないこ
とから負荷容量の充電に要する時間が異なり、遅延時間
Ｔｐｄのばらつきが生じる。

【００３２】一方、図３に示すように、出力バッファ制
御回路を介して、ｎＭＯＳトランジスタのゲート電圧３
１８を、出力バッファ用電源の電圧変動量ΔＶに応じて
ＶＨａ＝ＶＨ＋ｋΔＶのように変化させると、Ｖｇｓ＝
ＶＨ＋(ｋ−１)ΔＶとなり、ｋが１に近いときにはΔＶ
が無視できて、グランド電圧が変動しても、Ｖgsを一定
値ＶＨに保つことができる。このため、負荷容量の充電
に要する時間をほぼ一定にできるため、遅延時間Ｔｐｄ
のばらつきを小さくすることができる。

【００３３】以上の説明にはｎＭＯＳトランジスタの動
作を用いたが、ｐＭＯＳトランジスタについても全く同
様である。

【００３４】出力バッファ制御回路に電源供給が必要な
場合は、内部回路用電源または出力バッファ制御回路用
の専用電源など、出力バッファ用電源以外の電源を供給
することが望ましい。また、必要ならば、出力バッファ
制御回路には、出力バッファ用電源よりも広い範囲の電
圧範囲をとることのできる専用の電源を供給するとよ
い。しかし、出力バッファ制御回路による電圧調整を、
出力バッファ用電源の変動から得る場合にはこの限りで
はない。

【００３５】次に、図３における出力バッファ制御回路
の具体例を、ｎＭＯＳトランジスタ側の出力バッファ制
御回路３１４を例として説明する。ｐＭＯＳトランジス
タ側の出力バッファ制御回路３１３は、以下の説明から
ｎＭＯＳトランジスタ側の出力バッファ制御回路と同様
にして構成できる。

【００３６】出力バッファ制御回路３１４を実現する回
路の具体例を図４に示す。図４では、出力バッファ用グ
ランド３１６の変動は、容量４０１を介して信号配線３
１８に結合される。このとき、バッファ１１２が接続す
る電源との分離を行い、また信号配線３１８の容量結合
による電位変動をしばらくの間保つために、抵抗402を
挿入することが望ましい。

【００３７】出力バッファ制御回路を実現する具体的な
回路の別の例を図５に示す。図５では、定電圧回路５０
１を用いる。定電圧回路５０１は、出力バッファ用グラ
ンド電圧３１６を基準として、信号配線５０５と３１６
間を常に一定の電圧に保つ回路とする。図５の例では、
信号配線３１２により排他的に動作するＭＯＳトランジ
スタ対で構成したスイッチ５０２と５０３を用いて、信
号配線３１８に基準電圧５０４の電圧または定電圧回路
の出力電圧５０５を供給する。ここで、基準電圧５０４
を０Ｖとすれば出力バッファのｎＭＯＳトランジスタを
制御する出力バッファ制御回路が実現できる。

【００３８】以上述べたように、出力バッファ制御回路
は様々な回路として構成可能であり、図４や図５に示し
た回路に制限されるものではない。

【００３９】また、全体の回路構成についても、図３に
示したように出力バッファ制御回路を複数設ける構成だ
けでなく、例えば、図６のように構成することも可能で
ある。図６は、最終段出力バッファ回路のトランジスタ
３１９と３２０のゲート電圧を同一電位とする構成であ
る。このような場合には、出力バッファ制御回路を６０
１のように接続して、６０１の具体的内部回路として
は、図５に示した出力バッファ制御回路を２系統持っ
て、内部回路からの信号配線３１２の論理にしたがって
適宜片方の系統のみ使用するように切り替えればよい。

【００４０】さらに、これまでの例では、最終段出力バ
ッファ回路を相補型ＭＯＳ構成によるプッシュプル回路
として示したが、本発明は、最終段出力バッファ回路が
シングルエンド型等の回路形式である場合にも適用可能
であることは明らかである。

【００４１】

【発明の効果】本発明によれば、出力バッファ制御回路
が出力する制御信号により、最終段出力バッファ回路を
構成するトランジスタのゲートソース間の電位差を一定
に保つことができるために、出力バッファを構成するト
ランジスタの電流供給能力が一定となる。このため、出
力回路用の電源電圧およびグランド電圧が変動した場合
にも、負荷までの信号遅延時間を一定に保つことができ
る。

【図面の簡単な説明】

【図１】従来の出力回路と、出力回路が駆動する負荷を
説明する図。

【図２】従来の出力回路の回路構成を説明する図。

【図３】本発明による出力回路の回路構成を説明するブ
ロック図。

【図４】本発明による出力バッファ制御回路の第１の具
体的回路例。

【図５】本発明による出力バッファ制御回路の第２の具
体的回路例。

【図６】本発明による出力回路の回路構成を説明する別
のブロック図。

【符号の説明】

１０１，１０２…最終段出力バッファ用電源配線，グラ
ンド配線、１０３，１０４，１１４…パッケージピンの
インダクタンス、１１０…内部回路からの信号配線、１
１１，１１２…バッファ、１１３，１３３，１４３，１
５３…最終段出力バッファ、１１５…負荷回路の例、３
１３，３１４，７０１…出力バッファ制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者中込儀延東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】入力信号を受けてそれに対応する出力電流
を外部負荷に供給する出力回路において、外部負荷を直
接駆動する最終段出力バッファ回路と内部回路との間
に、入力信号と出力バッファ用の電源電圧および出力バ
ッファ用のグランド電圧の少なくとも一方を入力とし
て、最終段出力バッファ回路を制御するための信号を出
力する出力バッファ制御回路を有し、前記出力バッファ
制御回路が発生する制御信号は、出力バッファ用の電源
電圧および出力バッファ用グランド電圧の変動にともな
って変動することを特徴とする出力回路。