JPH11225070A - フェーズロックドループ - Google Patents

フェーズロックドループ

Info

Publication number
JPH11225070A
JPH11225070A JP10324400A JP32440098A JPH11225070A JP H11225070 A JPH11225070 A JP H11225070A JP 10324400 A JP10324400 A JP 10324400A JP 32440098 A JP32440098 A JP 32440098A JP H11225070 A JPH11225070 A JP H11225070A
Authority
JP
Japan
Prior art keywords
oscillator
signal
circuit
frequency
characteristic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10324400A
Other languages
English (en)
Inventor
Marco Burzio
マルコ・ブルツイオ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TIM SpA
Original Assignee
CSELT Centro Studi e Laboratori Telecomunicazioni SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSELT Centro Studi e Laboratori Telecomunicazioni SpA filed Critical CSELT Centro Studi e Laboratori Telecomunicazioni SpA
Publication of JPH11225070A publication Critical patent/JPH11225070A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H03L7/102—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【課題】 高性能のフェーズロックドループ回路を得る
こと。 【解決手段】 本フェーズロックドループ回路は発振器
（５）を含み、該発振器（５）は通常は電圧制御発振器
（ＶＣＯ）として作られ、異なる入／出力特性に従って
選択的に動作するよう構成される。本フェーズロックド
ループ回路はさらに、発振器（５）の動作を選択的に制
御する手段（８１）を含み、それにより、フェーズロッ
クドループ（１）の動作状態に従って選択的に決められ
た前記入／出力特性の一つにて発振器（５）自身を動作
させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、請求項１の前段部
に従ったフェーズロックドループ（ＰＬＬ）に関する。
【０００２】
【従来の技術】ＰＬＬは、元々受信器において搬送波の
位相をロックする課題を解決するために考え出されてき
たものである。その後、ＰＬＬは、周波数合成などのよ
うな大抵の様々な分野において種々の応用又は自動制御
に使用できることが見出された。本発明は、特に、次の
ようなＰＬＬを得る必要性ゆえに開発された。すなわ
ち、低ジッター値を特徴とし、且つ、集積回路やプリン
ト回路ボード内で高速クロック分配を行うのに適した、
または一般に周波数合成を行う必要のある用途に適した
ＰＬＬである。特に、本発明は、例えばＳＤＨ（同期デ
ジタル階層）への適用においてクロック信号の位相ロッ
キング及び／又は周波数ロッキング並びに乗算を行うＰ
ＬＬを得ることを目的とした開発により得られたもので
あり、以下の特性を有する。 （ア）出力周波数：１９〜６２２ＭＨｚ （イ）入力周波数：１９〜１５５ＭＨｚ （ウ）低ジッター値（例えば、ＩＴＵ−Ｔ勧告Ｇ．７８
３に従う。該勧告は、ＳＤＨに対して、０．０１ｒｍｓ
情報単位より低いジッター値を規定し、これは６２２Ｍ
Ｈｚ周波数での１６ｐｓ値に対応する。） 上記の数値は、考慮中の状況下での大きさに関し、当業
者により正確な概念を持ってもらうことのみを目的とし
たものであり、よって、決して本発明の範囲を制限する
ものでないことは全く明らかである。
【０００３】従来、ＰＬＬは、入力位相（場合によって
は周波数）比較器ステージ、それに続く所謂ループフィ
ルター（通常はローパスフィルター）、及びそれに続く
発振器（通常は電圧制御発振器すなわちＶＣＯ）を含
む。発振器の出力から推測又は引き出される出力信号
は、フィードバックループを介して入力比較器ステージ
の入力に送り返される。例えば、フィードバックループ
に周波数分割器回路が存在することにより、周波数乗算
回路として回路を動作させることができる。比較器の上
流に分割器が存在することにより、周波数乗算機能を整
数ではない出力周波数／入力周波数比に拡張できる。こ
れらの概念は当業者には周知であり、詳細な説明は不要
であろう。もしＰＬＬが集積回路又は集積化するのに適
した回路の形態にて得られるのならば、幾つかの制限要
因を考慮する必要があることも知られている。発振器に
対して、通常はループ構造を使用する必要がある。とい
うのは、集積回路レベルでの誘導器の製造に固有の周知
の制限ゆえに、ＬＣ発振器を使用することが実際には不
可能だからである。このことは、本発明に予想される用
途にて共通して使用されるＣＭＯＳ技術に対して特にい
えることである。ループフィルターを集積回路の一部と
して構成する必要から、構成上の理由により、ディスク
リート要素を用いた回路として製造するのに適した容量
値に比べて小さい容量値を用いることが強いられる。
【０００４】別の困難は、集積化プロセスにより、期待
される理想パラメータに対して、コンポーネントの挙動
すなわち回路の挙動が変化することが起こり得り、これ
らの変化により、電源電圧の変動及び動作温度の変動に
固有の変動要因が強められることである。このような要
因は、ＣＭＯＳ技術の場合に特に重要である。場合によ
っては重要となる別の要因は、ジッター伝達関数(trans
fer function) における遮断周波数の賢明な選択を行う
必要性から生じる。この遮断周波数は、理想的には、フ
ィルターによるジッター低減効果を強めるためにできる
だけ低くしなければならない。実際、後者の必要性は、
フィルターの高キャパシタンス値を得ることの不能と対
照される。
【０００５】
【発明が解決しようとする課題】従って、本発明が取り
組む問題は、考えられる本来の制限を考慮しつつ、上述
した動作要求を満足できるＰＬＬを得ることである。
【０００６】
【課題を解決するための手段】本発明に従い、この目的
は、特許請求の範囲に特定的に開示された特性を有する
フェーズロックドループにより達成される。特に、本発
明による解決策は、発振器の動作特性を選択する可能性
を提示し、発振器自身の感度（Ｋｏ）の値を低くし、且
つ、この感度を例えば温度や電源電圧や集積化プロセス
のパラメータなどの量に対して本質的に一定に維持する
可能性をも結果として提示する。このことにより、入力
比較器の感度（Ｋｄ）を過度に損なうことなく、低減さ
れた値にてループの特性周波数を保持する可能性が生じ
る結果となる。これは、集積化プロセスの効果として制
限されている必要のあるループフィルターのキャパシタ
ンスの値が存在する場合においてさえ生じるものであ
る。本明細書の導入部やそれに続く本発明の実施態様の
詳細な説明において、集積回路の形式にて実現されるよ
う定められたＰＬＬが参照されるが、本発明の範囲は決
してこの特定の状況に制限されるべきものではない。実
際、本発明は上記問題が単独で又は組合わさって生じる
ような全ての状況において適用されうる。特に、これは
発振器の製造に関して適用される。以下、本発明が添付
図面を参照して単に非制限的な例として説明される。
【０００７】
【発明の実施の形態】図１のブロック図では、参照符号
１は全体としてＰＬＬ回路を示し、これは、それ自身公
知の構成に従って以下の要素又はモジュールを含む。 （ア）一般に「電流ポンプ」と称されるタイプの回路３
が出力回路として接続された位相／周波数比較器２、
（イ）電流ポンプ３の出力信号を受け取るループフィル
ター４、（ウ）ＶＣＯ（電圧制御発振器）として構成さ
れ、ループフィルター４の出力信号により駆動される発
振器５、（エ）発振器５の出力信号に作用する第１周波
数分割器６、（オ）以下に更に説明するように、回路の
フィードバックループに挿入された第２周波数分割器
７、及び（カ）以下に更に説明するように、回路の再構
成を可能にする一般制御モジュール８。
【０００８】特にここでは、制御モジュール８は、８０
及び８１としてそれぞれ示された２つの部分に理想的に
さらに分割されたものとして示される。以後、簡単のた
め、用語「制御モジュール」はこれら２つの部分の各々
を示すのにも使用する。これら２つの部分のうち部分８
０は、特に、外部からライン１３を介して送られる構成
信号ＣＩに従って周波数分割器６、７のみならず発振器
５にも介入することにより、ＰＬＬの動作を制御する通
常の機能を行う。参照符号２０、２１及び２２は３つの
ラインを示し、これらのラインを介して制御モジュール
８０はそれぞれ発振器５、第１周波数分割器６及び第２
周波数分割器７に作用する。部分８１の方は、ライン２
００を介して発振器５の動作を制御することに専用され
る。
【０００９】ここに記載された実施態様に従って位相ロ
ック及び／又は周波数ロック並びに乗算の機能が実行さ
れるクロック信号は、ＣＬＫＩＮとして示される。この
信号は、ライン１０を介して比較器２の入力に送られ、
且つライン１１を介して制御モジュール８１の入力の一
つに送られる。制御モジュール８１はまた、比較器２の
出力に関係する駆動信号、特にループフィルター４の出
力信号を第２ライン１２を介して受け取る。このような
構成はいずれにしても強制的なものではない。すなわ
ち、本質的に類似の機能が例えば電流ポンプ３の出力に
より実行できる。いずれの場合にも、ループフィルター
４の出力を用いて制御モジュール８１を駆動すること
は、有利であることが分かる。というのは、このことに
より、フィルター４自身のフィルタリング動作を利用で
きるからである。発振器５の出力信号ＣＬＫＯＵＴは、
ライン１４上に存在する本回路の出力信号を構成する。
この信号はライン１５を介して分割器６にも送られる。
分割器６は、その信号から周波数分割出力信号ＤＣＬＫ
ＯＵＴを引き出してライン１６上に送る。
【００１０】ライン１７上に存在するフィードバック信
号ＦＢＣＬＫは、直接ライン１８及び第２分割器７を通
る第２ライン１９の両方を介して比較器２に送り返され
る。当業者には容易に理解されるように、回路１の外部
からライン１７へのアクセス性は、フィードバックルー
プを閉じることにおいてより大きな柔軟性を許容するよ
う定められる。従って、比較器２へのフィードバック動
作は、ライン１４及び１６の下流に位置する他の要素か
ら開始するだけでなく、ライン１４に存在する出力信号
ＣＬＫＯＵＴ及びライン１６に存在する周波数分割信号
ＤＣＬＫＯＵＴの両方から開始して、実行され得る。こ
のような構成は、例えばそれら下流の要素により引き起
こされうる更なる位相変位を考慮すると、有利であると
分かる。いずれにしても、この構成は強制的でない好適
なものであり、以下の説明においては、フィードバック
ライン１７が、図１で破線により概略的に示された出力
ライン１４上で単純に閉じることが理想的にイメージで
きる。周波数分割出力信号ＤＣＬＫＯＵＴを発生する機
能と周波数乗算を許容する機能をそれぞれ有する２つの
分割器６と７の存在は、同様に任意である。
【００１１】回路１の出力についてこれまで述べてきた
ことと本質的に類似したことであるが、フィードバック
経路を２つのライン１８、１９に分離すると、正確に求
めることができない遅延を分割器７がフィードバックル
ープに持ち込むという事実を考慮することを伴う。よっ
て、公知の基準に従って、比較器２にフィードバックラ
インとして「直接」ライン１８を利用させることにより
初期作動される回路１が構成でき、それにより、所望の
ロック状態が該回路にて達成できる。この状態が達成さ
れるとき、比較器２は分割器７が挿入されているライン
１９上の信号を考慮できる。このことにより、分割器７
は、直接ライン１８を用いて設定されたロック状態を修
正することなくその機能（実際には、入力信号から成る
パルスのＮオーダーの「デシメーション(decimation)」
の形式にて）を実行できる。回路１の好ましい特徴（図
１の一般図には簡単のために示されていないが、例えば
図２や図４では個々の要素に関して見出すことができる
特徴）は、少なくとも電流ポンプ３、ループフィルター
４及び発振器５に対して差動構造を使用することであ
る。差動構造なる用語は、一般に一つの要素からもう一
方の要素に転送される信号が、実際には２つの相補ライ
ンに存在するそれぞれ正と負（すなわち反転）の信号値
（一般には電圧値）間の差をから成る構造を示すことを
意味する。このような構成により、他の要因のうち、ノ
イズ、特に電源上のノイズに対するより小さい感度が得
られるという利点、及び妨害の発生がより少ないという
利点がもたらされる（線形領域で動作する回路と用い、
より小さい相補信号を用いて動作できる故）。
【００１２】図２は発振器５の構造を詳細に示す。これ
は、上述のように、電圧制御発振器すなわちＶＣＯの一
般的な構成に従って構成されている。その構造自体は公
知であるが、本発明の理解を容易にするために示す。示
された実施態様では、発振器５はカスケード接続された
３つの遅延要素又はステージ２３を含む。図には、フィ
ードバックライン２５の相補的構造のみならず、それぞ
れの接続ライン２４の相補的構造も示される。フィード
バックライン２５は、最下流の遅延要素２３の出力を最
上流の要素の入力に（反転様式、すなわち負性フィード
バックにて）接続する。参照符号２６は、出力バッファ
ー回路を示す。出力バッファー回路は、最下流の遅延要
素２３の出力信号に作用し、ライン１４上（及びもし存
在すればライン１５上）に送るのに適するようにする。
参照符号２７は、制御回路を示す。制御回路は、その入
力にて（好ましくは相補構造の４０及び４１としてそれ
ぞれ示された２つのラインを介して）ループフィルター
４の出力信号を受け取る。回路２７はさらに構成制御信
号としてライン２０及び２００上に入来する信号を必要
とする。
【００１３】図２に示される発振器は、周波数制御のた
めに設けられる。周波数制御は、個々の遅延要素（又は
ステージ）２３の出力インピーダンスを変えることによ
り行われ、また、個々のステージの出力にて一定の電圧
範囲を得ることを目的とする。モジュール２７から開始
する関連の制御手順は、例えば、「１５〜２４０ＭＨｚ
ロッキングレンジ及び±５０ｐｓジッターを有する完全
集積化ＣＭＯＳフェーズロックドループ(Fully Integra
ted CMOS Phase-Locked Loop with 15 to 240MHz Locki
ng Range and ±50 ps jitter) 」、イーヤ・ノボフ(II
ya Novof)他、ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐ
ｅｒｓ、１９９５年２月、１１２〜１１３頁に記載され
ているものに本質的に対応する。制御モジュール８０
は、ノボフ他による上記文献、特に図７に関して記載さ
れた方法にて入力２０を介してモジュール２７に作用す
る。それにより、本質的に容量性の構成要素としてフィ
ルター４を構成でき、また、分割器６及び７の分割率に
従って回路の減衰を制御できる。制御モジュール８１
は、ＶＣＯが図３Ａ〜３Ｃに略示されたような幾つかの
周波数／電圧特性のうちの一つに従って動作するよう
に、入力２００を介してモジュール２７に作用する。
【００１４】これらの図３Ａ〜３Ｃは、３つの異なる条
件下、特に３つの異なる温度レベルにおいて測定された
発振器５の周波数／電圧特性の挙動に対応し、技術プロ
セスの下記３つの異なる結果に対応する。すなわち、
（あ）非常に高い周囲温度（例えば８０℃）及び遅いプ
ロセスパラメータ（図３Ａ）、（い）通常の周囲温度
（２５℃）及び典型的なプロセスパラメータ（図３
Ｂ）、（う）本回路を冷却装置の作用にさらすことによ
り生じ得るような相当冷たい周囲状態、及び速いプロセ
スパラメータ（図３Ｃ）。技術プロセスの結果の可変性
は実際には構成要素のより速い又はより遅い動作速度に
言い換えることが出来ることに倣って、「速いパラメー
タ」及び「遅いパラメータ」という用語が使用されてい
る。各状態に対して、一連の特性（図示された実施態様
では８つ）が示される。各一連のものにおける種々の特
性は、発振器５が回路２７により駆動される異なる構成
に対応する。すなわち、ライン２００に与えられた異な
る値の論理組合せの場合における入力電圧に対する、出
力周波数の幾つかの異なる挙動に対応する。
【００１５】例として、図３Ａ〜３Ｃの一番下の特性
は、ライン２００上の入力論理組合せ「０００」に対応
し、一方、一番上の特性は、「１１１」のような異なる
組合せに対応することが想像できる。もちろん、記載し
た実施態様は、原理を変えることなく維持しつつ、より
多い又はより少ない数の特性を使用することにより、又
はなお再び少なくとも理論的にはもはや離散的（示され
た実施態様の場合）ではなく連続的又は実質的に連続的
な範囲内で採用された個々の特性を選択する可能性を有
して実現できる。さらに、ここでの詳細な説明は特に特
性変化を決めるパラメータとしての温度に関するもので
あるが、同じ性質の挙動が、電源電圧や集積化プロセス
の他の変数のようなその他のパラメータの関数として−
細かい差異を考慮して−見出され得ることが分かる。上
記注目した特性により表されるパラメータは、装置の正
常動作に対してクリティカルとなり得る。
【００１６】例えば、ＰＬＬの位相の伝達関数の遮断周
波数に対応する角周波数は、次の関係式により表すこと
ができることが示される。
【数１】 式中、ωn は角周波数、Ｎは分割器７（もし存在すれ
ば、但しＮ＝１の場合は分割器は存在しない）の分割
率、Ｃはフィルター４の挙動に対応するキャパシタンス
値、Ｋｄ及びＫｏは比較器２及び発振器５の感度であ
る。特に、比較器２と電流ポンプ３の組により発生され
た（電流）信号ｉd は、 ｉd ＝Ｋｄθe （ＩＩ） として表すことができ、式中、θe は比較器２の入力に
存在する位相偏差である。発振器５の出力での角周波数
ωo は、 ωo ＝ＫｏＶc （ＩＩＩ） により表すことができ、式中、Ｖc は発振器の入力での
信号（電圧形式、通常は差動）を表す。
【００１７】式（Ｉ）から分かることは、高い値のキャ
パシタンス値Ｃを合成することは不可能なので、角周波
数ωn を制限しておくために積Ｋｄ・Ｋｏの値を低く保
たざるをえないことである。実際、明細書の導入部で示
した周波数の値に対して、その角周波数は１〜２ＭＨｚ
のオーダーの周波数に対応する値に維持することが好ま
しい。比較器２の感度を示す値Ｋｄは、信号自身がノイ
ズにより過度に悪影響されることを避ける必要ゆえに、
ある値より小さくすることはできない。よって、発振器
の周波数／電圧の利得を表す値Ｋｏをできる限り制限す
る必要性が生じる。このことは、また、発振器自身がフ
ィルター４の出力に存在するノイズを過度に増幅するこ
とをも防止する。よって、例えばここに記載の回路１に
本質的に類似のＰＬＬにおいて、ＶＣＯ５が単一の動作
特性、例えば図３Ａ〜３Ｃの３図の一番上の特性を示す
ときでも、該ＰＬＬは８０℃での動作の場合（図３Ａ）
には全体に許容できる。しかしながら、０℃での動作の
場合（図３Ｃの一番上のカーブ）には、全く許容できな
いものとなる（過度に高い値の利得に対応するからであ
る）。
【００１８】本発明による発振器５により、発振器５の
挙動を特定の状態（温度、電源電圧、プロセスパラメー
タ）に適応させることで、回路の動作を最適化できる。
該発振器５は、可変特性を有し、特に、利用できる特性
の範囲内で選択的に識別された周波数／電圧特性に従っ
て動作させられる可能性を有している。例えば、２５℃
のオーダーの温度でかつ一般的な状態下で動作する場
合、制御モジュール８１を発振器５に介入させて、図３
Ｂの下から三番目のカーブに対応した特性を有して動作
させることが可能である。例えば、回路１が約８０℃で
動作する場合、同じモジュール８１は、発振器５が図３
Ａの下から六番目のカーブに対応する特性に従って動作
するように、発振器５に介入できる。最後に、例えば約
０℃で動作する場合、同じモジュール８１は、発振器５
が特性１、すなわち図３Ｃの一番下のカーブに従って動
作するように、発振器５に介入できる。図３Ａ〜３Ｃの
種々の図を比較することにより、ここに記載の適応機能
の実際的な効果は、パラメータが変化しつつも発振器５
の感度を制限して本質的に一定に保つことであると分か
る。発振器５の動作の適応は、作動周波数の関数とし
て、回路で行われる真の較正動作として行われうる。回
路が製造されると、（例えば集積回路の形式にて）、そ
の動作は、その挙動（一般には先験的に制御できない）
を例えばプロセスパラメータの関数として最適化するよ
うに、使用状態に従って調整できる。
【００１９】図４と図７は好適実施態様を示し、ここで
は、このような調整は自動適応機能となる。よって、回
路は次の様にして構成できる。すなわち、作動に際し、
前に採用された特性がもはや最適でないと考えられる
と、続いて別の特性を選択する可能性を有して、所望の
最適状態に対応する発振器５の動作特性に自身を自動的
に置くことができるように構成できる。しかしながら、
この点に関し、特に複雑な回路の同期への応用におい
て、発振器５が一つの動作特性から別の動作特性に変化
すると、例えばクロック信号の１周期の「ジャンプ」が
生じるというような、望ましくない現象が生じえること
を考慮しなければならない。従って、これらの応用で
は、所与の特性が回路起動に際し採用されると、相当な
現象（例えば装置の入力周波数における大きな変化）が
存在するときを除いて、最適より劣る場合にさえ、発振
器５がその動作特性に維持されることが好ましいようで
ある。上記相当な現象とは、一つの同期周期のジャンプ
のようなマイナスの現象が生じることが、最適より劣る
特性にて動作し続けることよりもましなほどに、採用さ
れた特性を不満足なものにするような現象である。
【００２０】図８と共に、図４及び図６に示された図
は、更なる特性変化を避けるため、又はいずれにしても
更なる特性変化が起こりそうもないようにするために
（装置の動作状態における急激な変化の場合は除く）、
最適特性の自動トラッキングにおけるこのような機能の
可能な実施態様を示す。この機能は、これらの特性の永
続機能を伴う。図１において上述したように、上記の機
能はループフィルター４の出力信号（図４では差動構成
で示された図１のライン１２）により駆動される。図４
では、参照符号３０が構成制御回路を示し、その出力は
本質的にライン２００に対応する。換言すれば、構成制
御回路３０により、ＶＣＯ５は選択的に決められた特性
に従って動作させられ得る。回路３０は、ライン１１上
に存在する入力クロックＣＬＫＩＮによりイネーブルさ
れ且つ立ち上がり（ＵＰ）信号及び立ち下がり（ＤＯＷ
Ｎ）信号として夫々定められた２つの信号の制御下にあ
るとき、動作する。すなわち、ここではどの特性が図３
Ａ〜３Ｃの種々の図に存在するかに従った順番に対応す
るものとして、「アップ」及び「ダウン」の意味が解さ
れる。実際、ＵＰ信号は、発振器５が現在配置されてい
るものよりも高い特性にて動作するよう導くような、構
成制御回路３０の介入を決める。ＤＯＷＮ信号は、その
反対方向にて介入を決める。
【００２１】ＤＯＷＮ信号及びＵＰ信号は、図５Ａ及び
５Ｂに示される特性を有するヒステリシスを備えたダブ
ル比較器において本質的に存する比較器回路３１により
作られる。これらの図では、ライン１２に存在する差動
入力信号Ｖc の値は、ｘ軸にプロットされている。ｙ軸
は、ＵＰ信号（図５Ａ）及びＤＯＷＮ信号（図５Ｂ）に
対応する。明瞭にするため、両方の図において、「高
い」値は、結果としておこる発振器５の動作特性の変化
を伴って、関連信号のアクティブ状態に対応する。「低
い」値は、出力信号の不存在に対応する。実際、両方の
出力信号が「低い」値のとき、発振器５の動作特性は変
えられずに維持される。所望の動作特性が一旦知られる
と、この種の回路の実現は、当業者にとっての通常の設
計作業である。このため、本発明の説明を複雑にしすぎ
ないように、比較器回路３１の詳細な説明はここでは与
えられない。
【００２２】図６によりよく示されるように、構成制御
回路３０は状態機械３０１及びデコーダー３０３に本質
的に存する。状態機械３０１は、ライン１１に存在する
信号ＣＬＫＩＮを用いて分割器３０２により内的に発生
されたクロック信号により識別される瞬間にて、ＵＰ信
号及びＤＯＷＮ信号を読み取る。デコーダー３０３は、
状態機械３０１の状態をブロック２７を駆動するのに適
した論理信号に変換する。状態機械３０１の状態図及び
関連の遷移が図７に示される。説明を簡単かつ明瞭にす
るため、図８は、図３Ｂに示された一連の動作特性に関
し、比較器３１の閾値の２つの対、すなわちＶ1 ，Ｖ2
及び−Ｖ1', −Ｖ2'を示す。なお図８に関し、回路１は
作動の際にｔ0 で示されたポイントにて動作している
（「エントリ」状態）ことを仮定する。この状態では、
発振器５は、制御電圧Ｖc に関わらず最小周波数にて動
作する。この周波数は、所望の周波数よりずっと低い。
すなわち、ここで例として６２２ＭＨｚに対応するよう
選択され図中で水平破線により表された周波数よりもず
っと低い。
【００２３】回路の一般的なフィードバック機能によ
り、発振器５の入力での電圧は増加する。しかしなが
ら、このような入力電圧の増加は、発振器５の動作周波
数の増加に直ぐには変換されない。発振器５は、発振器
５の入力電圧が比較器回路３１の閾値Ｖ2 に到達するま
でポイントｔ0 に対応する周波数にて動作し続ける。一
旦この閾値に到達すると、比較器回路３１はＵＰ信号を
放ち、ＣＬＫＩＮの後続立ち上がりフロントに対応し
て、状態機械が状態１に移行し、それにより、第１の特
性を選択する。これらの状態下において、発振器５の動
作周波数は、矢印ｔ1 により略示さているように、急速
に増加する。電圧値Ｖ2 と第１特性間のクロスオーバー
ポイントに到達する際、発振器の動作周波数はまだ所望
の値である６２２ＭＨｚよりも低く、そのためＵＰ信号
は依然としてアクティブである。その結果、それは第１
特性の所望の周波数をトラッキングするその機能を実行
するけれども、比較器３１は構成制御要素３０に介入
（ＵＰ信号）し、それにより、図８の右側にｔ2 にて示
されているように（状態２への経路）、発振器に第２特
性にて動作させる。
【００２４】これは全て、発振器の入力にてその瞬間に
存在する電圧値に依存して、ＶＣＯ５により発生された
周波数が所望のものを越えるという事実の認識に変換さ
れる。よって、発振器５は、第２特性に沿って後方に伝
わることにより、上記周波数のトラッキングを開始し、
それにより、ヒステリシスを備え作動周波数にて安定化
される比較器３１の上位バンドＶ1 ，Ｖ2 内のこのポイ
ントに返る。回路は正しく動作するが、作動ポイントは
満足なものではない。というのは、それは特性の限度に
あり、動作状態でのトラック変動に対してマージンがほ
とんど無いからである。その結果、比較器はＵＰコマン
ドを与え続け、該ＵＰコマンドは、ｔ3において回路３
０の状態を変えさせ、それにより、発振器５が第３特性
（状態３）で動作するようにする。このポイントでは、
第３特性上で後方トラッキング機能を実行すると、発振
器５は所望の動作ポイント（矢印ｔ4 ）に移動し、これ
は示されているように、Ｖ 1 より低い入力電圧及び所望
の周波数６２２ＭＨｚに等しい出力周波数に対応する。
今、例えば所与の温度変動ゆえにＶＣＯ５の挙動の顕著
な変動が存在してさえも、ＵＰ信号は低いレベルにあ
り、回路は上記動作状態にて安定化されている。しかし
ながら、このような変化により、発振器５が、ヒステリ
シスを有する比較器３１の両端のスイッチングレベル
（Ｖ2 ，−Ｖ2'）間に含まれる中心バンドから逸脱する
ことはない。
【００２５】例えば入力周波数において、非常に顕著な
動作状態の変化がある場合には、制御電圧はＶ2 を越え
るか又は−Ｖ2'を下回り、新しい特性が上述のように選
択される。その結果、構成制御回路３０を介して発振器
５を所望の特性に移動させるために、ＵＰ又はＤＯＷＮ
信号が比較器回路３１により発生される。もちろん、本
発明の原理を変えなければ、構成の詳細及び実施態様
は、本発明の範囲を逸脱することなく、ここで説明した
ことに対して広く変え得る。例えば、信号２００により
発振器５の遅延要素（ステージ）２３を直接制御するこ
とを考えることができる。
【図面の簡単な説明】
【図１】一般ブロック図の形式にて、本発明による回路
構造を示す。
【図２】図１に示された回路の主要要素の可能な構造を
示す。
【図３Ａ】図２に示された要素の動作特性を示す図であ
る。
【図３Ｂ】図２に示された要素の動作特性を示す図であ
る。
【図３Ｃ】図２に示された要素の動作特性を示す図であ
る。
【図４】図１に示された回路の要素をより詳細に示す。
【図５Ａ】図４に示された要素に現れるヒステリシスモ
ジュールの動作を示す。
【図５Ｂ】図４に示された要素に現れるヒステリシスモ
ジュールの動作を示す。
【図６】図４に示された部分の一つの内部構造を、ブロ
ック図の形式にて示す。
【図７】図６に示された部分の動作を、状態図の形式に
て示す。
【図８】図４乃至図７で示した回路部分の動作を詳細に
示す。
【符合の説明】
１ ＰＬＬ回路 ２ 位相／周波数比較器 ３ 電流ポンプ ４ ループフィルター ５ 発振器 ６ 第１周波数分割器 ７ 第２周波数分割器 ８ 制御モジュール ９〜２２、２４、２５、４０、４１ ライン ２３ 遅延要素 ２６ 出力バッファー回路 ２７ 制御回路 ３０ 構成制御回路 ３１ 比較器回路（ヒステリシスモジュール） ８０、８１ 制御モジュール ２００ （駆動信号）ライン ３０１ 状態機械 ３０２ 分割器 ３０３ デコーダー

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 （ア）入力信号（ＣＬＫＩＮ）及びフィ
    ードバック信号（ＦＢＣＬＫ）を用いて偏差信号を発生
    できる比較器（２）と、（イ）前記偏差信号が送られる
    ループフィルター（４）と、（ウ）ループフィルター
    （４）によりフィルタリングされた前記偏差信号から得
    られる少なくとも１つの駆動信号を用いて、前記入力信
    号（ＣＬＫＩＮ）にロックした出力信号（ＣＬＫＯＵ
    Ｔ）を発生する発振器（５）とを含むフェーズロックド
    ループ回路（１）であって、（ｉ）発振器（５）が、前
    記駆動信号を前記出力信号に関係づける複数の特性に従
    って動作するよう構成され、そして（ii）制御手段（２
    ７、８１）が本回路内に設けられて、前記複数の特性を
    生じさせ、該複数の特性を用いて選択的に決められた特
    性に従って発振器（５）の動作を自動的かつ選択的に制
    御する、ことを特徴とするフェーズロックドループ回
    路。
  2. 【請求項２】 発振器が、電圧制御発振器（ＶＣＯ）で
    あり、前記複数の特性が、前記出力信号（ＣＬＫＯＵ
    Ｔ）の周波数を前記駆動信号の値に関係づける特性から
    成ることを特徴とする請求項１記載の回路。
  3. 【請求項３】 前記制御手段（８１）が、前記偏差信号
    に応答する少なくとも１つの制御要素（３０、３１）を
    含み、該少なくとも１つの制御要素（３０、３１）が、
    前記偏差信号の関数として前記複数の特性を用いて選択
    的に決められた特性に従って前記発振器（５）の動作を
    選択的に制御することを特徴とする請求項１又は請求項
    ２に記載の回路。
  4. 【請求項４】 前記制御要素（３０、３１）は、（ア）
    前記選択的に決められた特性が、前記偏差信号の最適化
    基準に従って前記複数の特性を用いて初期に決められ、
    そして（イ）前記発振器（５）が、その後起こる前記偏
    差信号の変動下でも前記選択的に決められた特性にて動
    作させられる、ように構成されることを特徴とする請求
    項３記載の回路。
  5. 【請求項５】 前記その後起こる前記偏差信号の変動
    が、少なくとも１つの夫々の変動範囲の境界（Ｖ2 ; −
    Ｖ2'）に到達するまで、発振器（５）が、その後起こる
    前記偏差信号の変動下でも前記選択的に決められた特性
    にて動作させられることを特徴とする請求項４記載の回
    路。
  6. 【請求項６】 前記変動範囲は、少なくとも一端におい
    てヒステリシスバンド（Ｖ1 ，Ｖ2 ; −Ｖ1', −Ｖ2'）
    により境界が決められることを特徴とする請求項５記載
    の回路。
  7. 【請求項７】 前記制御要素（３０、３１）が、ヒステ
    リシス（Ｖ1 ，Ｖ2; −Ｖ1', −Ｖ2'）を有したダブル
    比較器として構成された少なくとも１つのヒステリシス
    モジュール（３１）を含むことを特徴とする請求項６記
    載の回路。
  8. 【請求項８】 前記ヒステリシスモジュール（３１）
    が、発振器（５）の前記駆動信号に応答することを特徴
    とする請求項７記載の回路。
  9. 【請求項９】 発振器（５）がループ発振器であること
    を特徴とする請求項１〜請求項８のいずれか一項に記載
    の回路。
  10. 【請求項１０】 前記制御手段（８１）は、論理回路
    （３０）を含み、該論理回路（３０）は、前記複数の特
    性を用いて発振器の動作特性を決める駆動信号（２０
    ０）の夫々の部分を、発振器（５）に与えることを特徴
    とする請求項１〜請求項９のいずれか一項に記載の回
    路。
JP10324400A 1997-11-06 1998-10-30 フェーズロックドループ Pending JPH11225070A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT97TO000970A IT1295950B1 (it) 1997-11-06 1997-11-06 Circuito ad aggancio di fase.
IT97A000970 1997-11-06

Publications (1)

Publication Number Publication Date
JPH11225070A true JPH11225070A (ja) 1999-08-17

Family

ID=11416118

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10324400A Pending JPH11225070A (ja) 1997-11-06 1998-10-30 フェーズロックドループ

Country Status (6)

Country Link
US (1) US6127896A (ja)
EP (1) EP0915568B1 (ja)
JP (1) JPH11225070A (ja)
CA (1) CA2253583C (ja)
DE (1) DE69824114T2 (ja)
IT (1) IT1295950B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303483A (ja) * 2004-04-08 2005-10-27 Mitsubishi Electric Corp 周波数自動補正ｐｌｌ回路

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3573975B2 (ja) * 1998-10-23 2004-10-06 日本オプネクスト株式会社 光受信器、位相同期ループ回路、電圧制御発振器および周波数応答可変増幅器
IT1303599B1 (it) * 1998-12-11 2000-11-14 Cselt Ct Studi E Lab T Circuito ad aggancio di fase.
US6674331B2 (en) 2001-11-09 2004-01-06 Agere Systems, Inc. Method and apparatus for simplified tuning of a two-point modulated PLL
US7187220B1 (en) * 2003-12-18 2007-03-06 Nvidia Corporation Memory clock slowdown
US7315957B1 (en) 2003-12-18 2008-01-01 Nvidia Corporation Method of providing a second clock while changing a first supplied clock frequency then supplying the changed first clock
DE102004032130B4 (de) * 2004-07-01 2010-12-16 Krohne Messtechnik Gmbh Frequenzsynthesizer und Verfahren zum Betrieb eines Frequenzsynthesizers
TWI296464B (en) * 2005-06-20 2008-05-01 Airoha Tech Corp Phase lock loop and operating method thereof
US9262837B2 (en) 2005-10-17 2016-02-16 Nvidia Corporation PCIE clock rate stepping for graphics and platform processors
US7671642B2 (en) * 2006-12-13 2010-03-02 Atmel Corporation Amplitude controlled sawtooth generator
US7336110B1 (en) 2007-01-17 2008-02-26 Atmel Corporation Differential amplitude controlled sawtooth generator
US20090153252A1 (en) * 2007-12-13 2009-06-18 Mei-Show Chen Multi-band voltage controlled oscillator controlling module, phase locked loop utilizing which and related method thereof
US7834708B1 (en) * 2008-04-30 2010-11-16 Integrated Device Technology, Inc. Method and apparatus for analog smooth switch in VCO loading control

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799807B2 (ja) * 1990-03-09 1995-10-25 株式会社東芝 位相同期回路
DE4031939A1 (de) * 1990-10-09 1992-05-07 Rohde & Schwarz Verfahren zum voreinstellen eines phasengeregelten oszillators auf einen vorgegebenen frequenzwert
US5257294A (en) * 1990-11-13 1993-10-26 National Semiconductor Corporation Phase-locked loop circuit and method
KR940005459A (ko) * 1992-06-22 1994-03-21 모리시타 요이찌 Pll회로
US5331292A (en) * 1992-07-16 1994-07-19 National Semiconductor Corporation Autoranging phase-lock-loop circuit
US5422603A (en) * 1994-06-02 1995-06-06 International Business Machines Corporation CMOS frequency synthesizer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303483A (ja) * 2004-04-08 2005-10-27 Mitsubishi Electric Corp 周波数自動補正ｐｌｌ回路

Also Published As

Publication number Publication date
EP0915568A3 (en) 2000-07-19
CA2253583C (en) 2001-05-15
CA2253583A1 (en) 1999-05-06
EP0915568B1 (en) 2004-05-26
ITTO970970A0 (it) 1997-11-06
ITTO970970A1 (it) 1999-05-06
EP0915568A2 (en) 1999-05-12
DE69824114T2 (de) 2005-07-07
IT1295950B1 (it) 1999-05-28
US6127896A (en) 2000-10-03
DE69824114D1 (de) 2004-07-01

Similar Documents

Publication Publication Date Title
US5548235A (en) Phase-locked loop and resulting frequency multiplier
US6259327B1 (en) PLL having circuits for selecting optimum VCO input/output characteristics
US6704381B1 (en) Frequency acquisition rate control in phase lock loop circuits
US5648744A (en) System and method for voltage controlled oscillator automatic band selection
US5534823A (en) Phase locked loop (PLL) circuit having variable loop filter for shortened locking time
KR100258278B1 (ko) 위상 동기 루프 시스템 및 위상 동기 클록 신호의 주파수 전환방법
JP2005318599A (ja) 位相同期ループ集積回路
KR20010091534A (ko) 마스터-슬레이브 구조를 갖는 지연동기루프 회로
CN116566387B (zh) 锁相环电路和时钟发生器
US6150855A (en) Phase-locked loop and resulting frequency multiplier
KR20000056764A (ko) 아날로그 디엘엘회로
US6320424B1 (en) Method of providing and circuit for providing phase lock loop frequency overshoot control
US6127896A (en) Phase locked loop having control circuit for automatically operating VCO on an optimum input/output characteristic
US7692462B2 (en) Delay-locked loop and a stabilizing method thereof
US7782103B2 (en) Phase adjustment circuit
US5739725A (en) Digitally controlled oscillator circuit
US5081429A (en) Voltage controlled oscillator with controlled load
US7046058B1 (en) Delayed-locked loop with fine and coarse control using cascaded phase interpolator and variable delay circuit
KR100711103B1 (ko) 적응형 3상태 위상 주파수 검출기 및 검출방법과 이를이용한 위상동기루프
JP2002043939A (ja) Ｐｌｌ周波数シンセサイザ回路
US7283602B2 (en) Half-rate clock and data recovery circuit
JP3560319B2 (ja) 位相調整回路
US20040239431A1 (en) Programmable voltage-controlled oscillator with self-calibration feature
JPS5957530A (ja) 位相同期回路
JP2001230667A (ja) 位相調整回路