JPH11232873A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルへのデータ書き込み後のビット線
対を速やかにプリチャージする。 【解決手段】 データのライト動作終了後には、デコー
ダ１２から選択回路２へ与える選択信号Ｙｊ及びその反
転信号／Ｙｊを所定時間維持させて回路２内の各トラン
ジスタをその間オンさせ、かつ各プリチャージ回路３，
４をオンさせる。これにより、プリチャージ回路３から
ビット線ＢＬ，／ＢＬへのプリチャージが行われる。ま
た、オンしたプリチャージ回路４により、リードバスＲ
Ｂ，／ＢＬ及び選択回路２を介しビット線ＢＬ，／ＢＬ
にプリチャージが行われる。さらに、ライトアンプ６を
オンすることにより、ライトバスＷＢ，／ＷＢ及び選択
回路２を介しビット線ＢＬ，／ＢＬにプリチャージが行
われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタティック型Ｒ
ＡＭ（以下、ＳＲＡＭ）に関し、特に高速化のためにラ
イトリカバリー回路を有する半導体記憶装置に関する。

【０００２】

【従来の技術】一般にＳＲＡＭのメモリセルはフリップ
フロップ（以下、ＦＦ）で構成されており、その出力は
ワード線によって制御されるスイッチを介してビット線
に接続されている。メモリセルへのリード、またはライ
ト動作終了後、スイッチがオフしてＦＦの出力とビット
線とは切り離される。その後、再び、リード、またはラ
イト動作に入り、スイッチがオンしたときにビット線が
低電位になっていると、ＦＦが反転してしまいメモリセ
ルの記憶情報が変化してしまうことがある。このため、
イコライス回路とプリチャージ回路とによりビット線対
をＶｃｃレベルまでプリチャージしている。ここで、Ｖ
ｃｃはＦＦに供給する電源電圧である。リード時にはビ
ット線対のうち一方のビット線の電位は下がるがその電
圧降下量は極めて少ない。しかしながら、ライト動作時
には、ＦＦを反転させるため、ビット線の電位をＬレベ
ル（ＧＮＤレベル）まで降下させる必要がある。このた
め、ＬレベルからＨレベル（Ｖｃｃレベル）までプリチ
ャージするには、リード時よりも時間がかかる。

【０００３】ここで、ライト動作後にリード、またはラ
イトが可能になるまでの時間をライトリカバリーと呼
び、そのライトリカバリーが不十分のままリード、また
はライト動作に移行すると、誤書き込みや誤読み出しの
原因となる。また、連続書き込みを行う場合、書き込み
周期が長くなり高速書き込みが不可能になる。このた
め、以下に示すような各種のライトリカバリー回路が提
案されている。

【０００４】図９は特開平６−２０４７５号公報に開示
された従来の半導体記憶装置のブロック図である。図９
において、１はメモリセル、ＢＬはビット線、ＷＬはワ
ード線、ＷＢは書き込み線、６１はビット線負荷、６２
はライト時ビット線負荷、６３はビット線対短絡回路、
６４は書き込み線対短絡回路、６５はカラム選択線、６
６はカラムゲート、６７は書き込みデータ線負荷、６８
は書き込み回路、６９は入力バッファ、７０は書き込み
制御回路、７１はデータ変化検出回路、７２は制御パル
ス発生回路、７３はワード線駆動回路、７４はビット線
負荷駆動回路を示す。また、図１０はその半導体記憶装
置の各部の動作タイミングを示すタイムチャートであ
る。

【０００５】図９に示す第１の従来装置は、ライトイネ
ーブル信号ＷＥ（図１０（ａ）の／ＷＥに相当）がＨか
らＬに立ち下がるか、または外部データ入力ＤＩＮが図
１０（ｂ）のように変化すると、データ変化検出回路７
１がこれらの信号の変化を検出し、ＤＴＤ信号として制
御パルス発生回路７２に伝達する（図１０（ｆ））。す
ると、制御パルス発生回路７２は図１０（ｃ）のような
第１の制御信号ＷＥＩＮを生成して、ワード線駆動回路
７３に出力し、セル１を選択するワード線ＷＬに対し図
１０（ｄ）のような一定時間の書き込み駆動信号を出力
させる。

【０００６】メモリセル１への書き込み動作終了後、書
き込み制御回路７０により制御されたビット線負荷駆動
回路７４によりビット線負荷６１及び書き込み回路６８
の非活性化が行われる。ここで制御パルス発生回路７２
からの信号ＷＥＩＮは、書き込み終了後にワード線ＷＬ
が立ち下がりセル１にデータが書き込まれない状態とす
る。そして、この状態で制御パルス発生回路７２から出
力された第２の制御信号により制御されるビット線負荷
駆動回路７４の出力により、書き込みビット線負荷６２
がオンしてビット線ＢＬをＶｃｃレベルにプリチャージ
する。また、制御パルス発生回路７２から出力される第
３の制御信号により、書き込みデータ線負荷６７がオン
し、書き込みデータ線ＷＢ側から選択されているビット
線対の電圧を引き上げる（図１０（ｅ））。さらに制御
パルス発生回路７２から出力される第４の制御信号によ
り、ビット線対短絡回路６３及び書き込みデータ線対短
絡回路６４がオンし、ビット線間及びデータ線間が短絡
される。こうしてデータ線及びビット線の双方からプリ
チャージが行われ、速やかにビット線のＬレベルを引き
上げることができ、従って良好なライトリカバリータイ
ムを得ることができる。

【０００７】次に、図１１は、特開平４−７６８９４号
公報に開示された半導体記憶装置のブロック図である。
図１１において、１はメモリセル、８１，８２はプリチ
ャージ回路、８３は列選択回路、ＷＲＰＧはライトリカ
バリーパルス発生回路、ＢＬ，／ＢＬはビット線、ＷＬ
はワード線、ＷＢ，／ＷＢはライトバス、ＲＢ，／ＲＢ
はリードバス、ＳＡはセンスアンプ、ＷＡはライトアン
プを示す。また、図１２はこの半導体記憶装置の各部の
動作タイミングを示すタイムチャートである。図１１に
示す第２の従来装置では、ライトリカバリパルス発生回
路ＷＲＰＧを各ライトバスＷＢ毎に設けている。ここ
で、図１１のライトアンプＷＡの出力は、図１２（ｂ）
のチップセレクト信号ＣＳ（バー）、図１２（ｃ）のラ
イトイネーブル信号ＷＥ（バー）及び図１２（ｄ）のデ
ータＤｉｎの論理積から形成される。

【０００８】ライトリカバリパルス発生回路ＷＲＰＧ内
のノアゲートＧ１には、メモリセル１への書き込み動作
に同期した上記ライトアンプＷＡの出力信号が供給され
る。ここで、書き込み動作時にはワード線ＷＬをＨレベ
ルにする。また、ビット線の一方をＨレベルにするため
にライトアンプＷＡの一方の出力信号をＨレベルにす
る。この場合、回路ＷＲＰＧ内のノアゲートＧ１はＬレ
ベルを出力し、バッファＢ１を介し図１２（ｅ）の書き
込み信号ＷＥ１をＨレベルにする。また、ノアゲートＧ
１の出力は、ナンドゲートＧ２の一方の入力端子に入力
されされるとともに、ナンドゲートＧ２の他方の入力端
子には、上記バッファＢ１やインバータ及びバッファＢ
２からなる遅延回路を経由した図１２（ｇ）の反転遅延
信号ＤＷＰが入力される。この場合、ナンドゲートＧ２
は、書き込みの終了を示す図１２（ｈ）の書き込みパル
スＷＰ（ＣＳ・ＷＥ・Ｄｉｎの反転信号）のバックエッ
ジに同期し、上記遅延回路の遅延時間に相当する図１２
（ｆ）のライトリカバリーパルスＷＲＰをプリチャージ
回路８１，８２の双方に出力する。

【０００９】第２の従来装置では、半導体チップ上に複
数のメモリブロックが形成されていると、ライトリカバ
リパルスＷＲＰの到達時間に差が出る。これを防止する
ため、各ライトバスＷＢ毎にライトリカバリパルス発生
回路ＷＲＰＧを設けている。さらに、リードバスＲＢに
つながる各ビット線ＢＬ毎にプリチャージ回路を設け、
これにライトリカバリーパルスＷＲＰを供給すること
で、ライトリカバリーを短縮している。

【００１０】

【発明が解決しようとする課題】ところで、図９に示す
第１の従来装置では、書き込み動作時にビット線ＢＬを
ＧＮＤレベル、すなわち０Ｖ付近まで下げる必要がある
ため、ビット線とライトバス（データ線）との間はＮＭ
ＯＳトランジスタで接続され、そのＮＭＯＳトランジス
タの開閉によりビット線へのプリチャージを行ってい
る。ここで、ビット線をＬレベルからＶｃｃにプリチャ
ージする場合、ビット線の電圧が低い間はＮＭＯＳトラ
ンジスタが有効に動作するが、ビット線の電圧の上昇に
伴いＮＭＯＳトランジスタには電流が流れなくなり、し
たがってライトリカバリーが遅くなるという欠点があっ
た。

【００１１】また、図１１に示す第２の従来装置の場合
は、ビット線ＢＬにつながるプリチャージ回路８１とリ
ードバスＲＢにつながるプリチャージ回路８２をビット
線対毎に設け、データのライト後にはプリチャージ回路
８１によりビット線にプリチャージを行うとともに、プ
リチャージ回路８２によりリード線をプリチャージして
いる。さらに、ライトバスＷＢ毎にライトリカバリパル
ス発生回路ＷＲＰＧを設けている。メモリの規模が大き
くなればなるほど、ビット線やライトアンプの数は増え
るので、プリチャージ回路８２とライトリカバリパルス
発生回路ＷＲＰＧの数も増え、これらが占める面積も広
くなるという問題がある。

【００１２】ＣＰＵの高速化に伴い、半導体記憶装置の
高速化も強く求められており、ライトリカバリーの改善
は重要な問題となっている。本発明は、回路規模を大幅
に増加させることなく、データ書き込み後のビット線対
のリカバリーを速やかに行い、高速動作を可能にするこ
とを目的とする。

【００１３】

【課題を解決するための手段】このような課題を解決す
るために本発明は、複数のメモリセルと、メモリセルを
行方向に選択するワード線と、メモリセルを列方向に選
択するビット線と、クロック信号に基づきビット線を介
し前記メモリセルのデータを読み出すリードバスと、ク
ロック信号に基づきビット線を介しメモリセルへデータ
を書き込むライトバスとからなる半導体記憶装置におい
て、メモリセルへのデータの書き込み動作後、ビット線
をプリチャージする第１のプリチャージ手段及びリード
バスまたはライトバスをプリチャージする第２のプリチ
ャージ手段を設け、第１及び第２のプリチャージ手段に
よりピット線をプリチャージするものである。また、ビ
ット線とライトバスとの間に第１の導電性トランジスタ
を設けるとともに、ビット線とリードバスとの間に第２
の導電性トランジスタを設けたものである。また、第１
の導電性トランジスタはＮＭＯＳトランジスタで構成さ
れ、第２の導電性トランジスタはＰＭＯＳトランジスタ
で構成されるものである。また、ビット線を選択する列
選択信号のパルス幅を延長する信号延長手段を設け、信
号延長手段の延長信号によりトランジスタを駆動するも
のである。また、メモリセルへのデータの書き込み動作
の終了後、所定の期間信号を出力する信号出力手段と、
信号出力手段の出力信号のパルス幅を延長する信号延長
手段とを設け、信号延長手段の延長信号によりトランジ
スタを駆動するものである。また、第１のプリチャージ
手段を示すビット線プリチャージ回路とトランジスタと
をビット線上で離間して配置するものである。また、第
１のプリチャージ手段を示すビット線プリチャージ回路
をビット線の一端に配置し、上記トランジスタをビット
線の他端に配置するものである。また、信号延長手段
は、クロック信号を延長する遅延回路と、遅延回路の出
力とクロック信号との論理和を出力する論理和回路と、
論理和回路の出力と列選択信号との論理積を出力する論
理積回路とから構成されるものである。また、信号延長
手段は、クロック信号を延長する遅延回路と、遅延回路
の出力と列選択信号との論理積を出力する論理積回路と
から構成されるものである。また、上記クロック信号は
外部から入力されるものである。また、クロック信号は
ビット線を選択する列選択信号の変化を検出して生成さ
れるものである。

【００１４】

【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は、本発明の第１の実施の形態に係
る半導体記憶装置の要部構成を示すブロック図である。
第１の実施の形態は、同期式ＳＲＡＭの一例を示すもの
であり、外部クロックＣＬＫから内部クロックＩＣＫを
生成して、その内部クロックＩＣＫに基づきメモリセル
へのデータのリード・ライト動作を行うものである。

【００１５】同装置には、メモリセル１と、ビット線を
選択する列選択回路２と、ビット線プリチャージ回路３
と、ライトバスに接続されたプリチャージ回路４と、セ
ンスアンプ（ＳＡ）５と、ライトアンプ（ＷＡ）６と、
制御回路７と、バッファ８〜１０，１３〜１５と、イン
バータ１１と、Ｙデコーダ１２とが設けられている。な
お、図中においてＷＬはワード線、ＢＬ，／ＢＬはビッ
ト線、ＲＢ，／ＲＢはリードバス、ＷＢ，／ＷＢはライ
トバス，φはプリチャージ信号、ＩＣＫは内部クロック
を示す。なお、「／」はバーを意味し、反転信号、ある
いは相補関係にある信号線であることを表す。

【００１６】メモリセル１は２つの出力を有するＦＦで
構成され、２つの出力はスイッチを介してビット線に接
続されている。２つの出力は相補信号関係にあり、何れ
か一方がＨレベルで他方がＬレベルである。ワード線Ｗ
ＬがＨレベルになると、スイッチがオンし、リード時に
はＦＦに記憶されたデータをビット線ＢＬ，／ＢＬに出
力したり、ライト時にはビット線ＢＬ，／ＢＬのレベル
をＦＦに記憶したりする。図１には１つのメモリセルし
か記載していないが、複数のメモリセルがマトリクス状
に配置されており、列方向には複数のビット線ＢＬ、／
ＢＬで共通接続され、行方向には複数のワード線ＷＬで
共通接続されている。

【００１７】列選択回路２はＰＭＯＳトランジスタＰ
４，Ｐ５と、ＮＭＯＳトランジスタＮ１，Ｎ２とで構成
されている。ＰＭＯＳトランジスタＰ４，Ｐ５のドレイ
ンはビット線ＢＬ，／ＢＬとそれぞれ接続され、ソース
はリードバスＲＢ，／ＲＢとそれぞれ接続され、ゲート
はインバータ１１の出力と接続されている。また、ＮＭ
ＯＳトランジスタＮ１，Ｎ２のドレインはビット線Ｂ
Ｌ，／ＢＬとそれぞれ接続され、ソースはライトバスＷ
Ｂ，／ＷＢとそれぞれ接続され、ゲートはＹデコーダ１
２の出力と接続されている。Ｙデコーダ１２の出力であ
る列選択信号ＹｊがＨレベルであると、インバータ１１
の出力である／ＹｊはＬレベルになり、トランジスタＰ
４，Ｐ５，Ｎ１，Ｎ２は共にオンする。逆に、列選択信
号ＹｊがＬレベルであると、／ＹｊはＬレベルになり、
トランジスタＰ４，Ｐ５，Ｎ１，Ｎ２は共にオフする。

【００１８】プリチャージ回路３，４は、プルアップ用
のＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ６，Ｐ７と、イ
コライズ用のＰＭＯＳトランジスタＰ３，Ｐ８で構成さ
れている。トランジスタＰ１，Ｐ２のドレインはビット
線ＢＬ，／ＢＬに接続され、トランジスタＰ６，Ｐ７の
ドレインはリードバスＲＢ，／ＲＢに接続され、トラン
ジスタＰ１，Ｐ２，Ｐ６，Ｐ７のソースには電源電圧Ｖ
ｃｃが印加され、ゲートにはプリチャージ制御信号φが
印加されている。プリチャージ制御信号φがＬレベルで
あると、トランジスタＰ１〜Ｐ３，Ｐ６〜Ｐ８は共にオ
ンして、ビット線ＢＬ，／ＢＬをプリチャージする。逆
に、プリチャージ制御信号φがＨレベルであると、トラ
ンジスタＰ１〜Ｐ３，Ｐ６〜Ｐ８は共にオフする。な
お、プリチャージ制御信号φは、後述の制御回路７で内
部クロックＩＣＫに同期して生成され、後述の列デコー
ド信号Ｙｄで選択されるメモリブロックのプリチャージ
回路へ供給される。本実施の形態では、プルアップ用の
ＰＭＯＳトランジスタとイコライズ用のＰＭＯＳトラン
ジスタとをまとめてプリチャージ回路として説明する
が、プルアップ用のＰＭＯＳトランジスタＰ１，Ｐ２，
Ｐ６，Ｐ７だけでプリチャージ回路を構成してもよい。
また、プリチャージ回路４は１対のリードバスＲＢ，／
ＲＢに少なくとも１つあればよいが、必要により複数の
プリチャージ回路４を接続してもよい。

【００１９】センスアンプ５の入力はリードバスＲＢ，
／ＲＢに接続され、出力はバッファ８の入力に接続され
ている。センスアンプ５は、メモリセル１から読み出さ
れた信号を増幅して、記憶情報がＨレベルであるか、Ｌ
レベルであるかを判定して出力する。また、センスアン
プ５には制御回路７から内部リードイネーブル信号が入
力され、リード時のみセンスアンプ５が動作するよう制
御される。センスアンプ５から出力された信号は、バッ
ファ８で増幅され、クロックＣＬＫに同期してデータ入
出力Ｄｉｎ／Ｄｏｕｔから外部に出力される。なお、図
１には示していないが、センスアンプ５には、複数の列
選択回路２が接続されており、列選択信号Ｙｊにより１
つのビット線ＢＬ，／ＢＬが選択され、センスアンプ５
とメモリセルとが接続される。

【００２０】ライトアンプ６の入力はバッファ９の出力
に接続され、出力はライトバスＷＢ，／ＷＢに接続され
ている。データ入出力Ｄｉｎ／Ｄｏｕｔが外部からバッ
ファ９に入力され、データ信号ＤｔがクロックＣＬＫに
同期してバッファ９から出力され、ライトアンプ６に入
力される。ライトアンプ６はこのデータを増幅して、ラ
イトバスＷＢ，／ＷＢに出力し、列選択回路２を通して
メモリセル１に記憶させる。また、ライトアンプ６には
制御回路７から内部ライトイネーブル信号ＷＥ１が入力
され、ライト時のみライトアンプ６が動作するように制
御される。なお、図１には示していないが、ライトアン
プ６には、複数の列選択回路２が接続されており、列選
択信号Ｙｊにより１つのビット線ＢＬ，／ＢＬが選択さ
れ、ライトアンプ６とメモリセルとが接続される。

【００２１】制御回路７の入力には、バッファ１０の出
力が接続され、その出力はセンスアンプ５、ライトアン
プ６、プリチャージ回路３，４と接続されている。バッ
ファ１０は外部から入力されるライトイネーブル信号Ｗ
Ｅや、図示しないリードイネーブル信号をクロックＣＬ
Ｋに同期して出力する。制御回路７はこれらの制御信号
をもとに内部制御信号を出力する。たとえば、センスア
ンプ５には内部リードイネーブル信号を出力し、ライト
アンプ６には内部リードイネーブル信号ＷＥ１を出力
し、プリチャージ回路３，４にはプリチャージ制御信号
φを出力する。

【００２２】次に、図１に示す半導体記憶装置のリード
動作について説明する。まず、メモリセル１にデータを
書き込む場合は、外部から図示しないアドレス信号が入
力され、行アドレス信号と列アドレス信号に分けて保持
する。保持された行アドレス信号は、後述のＸデコーダ
でデコードされ、複数のワード線のうちの１つのワード
線ＷＬを活性化、すなわち、Ｈレベルとする。

【００２３】一方、列アドレス信号Ｙ０，Ｙ１，・・・
はクロックＣＬＫに同期してバッファ１４，１５などで
増幅され、アドレスＹ００，Ｙ０１，・・・としてバッ
ファ１４，１５などより出力される。また、外部クロッ
クＣＬＫはバッファ１３で増幅され、内部クロックＩＣ
Ｋとしてバッファ１３から出力される。Ｙデコーダ１２
は、アドレスＹ００，Ｙ０１，・・・を内部クロックＩ
ＣＫに同期してデコードし、列選択信号を出力する。複
数の列選択信号のうち１つの列選択信号ＹｊがＨレベル
になり、列選択回路２内の各トランジスタＮ１，Ｎ２及
びＰ４，Ｐ５をオンさせる。選択されなかった複数の列
選択信号ＹｊはＬレベルになり、列選択回路２内の各ト
ランジスタＮ１，Ｎ２及びＰ４，Ｐ５をオフさせる。

【００２４】その後、外部クロックＣＬＫから生成され
る内部クロックＩＣＫに同期して制御回路７がセンスア
ンプ５を制御することにより、セル１のデータは、ビッ
ト線ＢＬ，／ＢＬ、列選択回路２、リードバスＲＢ，／
ＲＢ、センスアンプ５及びバッファ８を経由して、デー
タ入出力端子Ｄｉｎ／Ｄｏｕｔへ読み出される。その
後、プリチャージ制御信号φをＬレベルにして各プリチ
ャージ回路３，４をオンし、ビット線ＢＬ，／ＢＬとリ
ードバスＲＢ，／ＲＢへのプリチャージを行う。

【００２５】次に、メモリセル１へデータを書き込む場
合の動作を説明する。外部から入力されるアドレス信号
に基づき、ワード線ＷＬの１つをＨレベルとし、かつＹ
デコーダ１２からの列選択信号Ｙｊ及びその反転信号／
Ｙｊにより列選択回路２の１つを選択して、列選択回路
２内の各トランジスタをオンし、さらにプリチャージ制
御信号φをＨレベルにして各プリチャージ回路３，４を
オフする。その後、ライトイネーブル信号ＷＥがバッフ
ァ９に入力され、制御回路７は内部ライトイネーブル信
号ＷＥ１をライトアンプ６に出力し、制御する。これに
より、データ端子Ｄｉｎ／Ｄｏｕｔに入力されるデータ
がライトアンプ６、ライトバスＷＢ，／ＷＢ、列選択回
路２及びビット線ＢＬ，／ＢＬを経由してメモリセル１
に書き込まれる。そしてその後、プリチャージ制御信号
φをＬレベルにして各プリチャージ回路３，４をオン
し、ビット線ＢＬ，／ＢＬとリードバスＲＢ，／ＲＢと
ライトバスＷＢ，／ＷＢへのプリチャージを行う。

【００２６】ここで、データのライト動作終了後には、
Ｙデコーダ１２から列選択回路２へ与える列選択信号Ｙ
ｊ及びその反転信号／Ｙｊを所定時間維持させ、かつプ
リチャージ制御信号φをＬレベルにして各プリチャージ
回路３，４をオンさせる。すると、書き込み時にＬレベ
ルであったビット線ＢＬに対し、プリチャージ回路３か
らプリチャージが行われる。また、オンしたプリチャー
ジ回路４により、リードバスＲＢ，／ＲＢ、及び列選択
回路２を介しビット線ＢＬ，／ＢＬにプリチャージが行
われる。さらに、ライトアンプ６に入力される内部ライ
トイネーブル信号ＷＥ１を非選択状態、すなわち、Ｌレ
ベルにすることにより、ライトバスＷＢ，／ＷＢ及び列
選択回路２を介しビット線ＢＬ，／ＢＬにプリチャージ
が行われる。

【００２７】図３はライトアンプ６の構成を示す回路図
である。ライトアンプ６は、インバータ２１，２４と、
オア回路２２，２３とで構成される。内部ライトイネー
ブル信号ＷＥ１はインバータ２１で反転され、オア回路
２２，２３にそれぞれ入力される。オア回路２２のもう
１つの入力には、データ入出力信号Ｄｉｎ／Ｄｏｕｔを
バッファ９で増幅したデータ信号Ｄｔが入力され、オア
回路２３のもう１つの入力にはデータ信号Ｄｔをインバ
ータ２４で反転した信号が入力される。オア回路２２，
２３の出力はライトバスＷＢ，／ＷＢにそれぞれ接続さ
れている。いま、書き込み動作で、内部ライトイネーブ
ル信号ＷＥ１がＨレベルになると、インバータ２１の出
力はＬレベルになり、データ信号ＤｔがライトバスＷ
Ｂ，／ＷＢに出力される。即ち、データ信号ＤｔがＨレ
ベルであると、オア回路２２の出力、即ちライトバスＷ
ＢはＨレベルになり、オア回路２３の出力、即ちライト
バス／ＷＢはＬレベルになる。逆に、データ信号Ｄｔが
Ｌレベルであると、オア回路２２の出力、即ちライトバ
スＷＢはＬレベルになり、オア回路２３の出力、即ちラ
イトバス／ＷＢはＨレベルになる。

【００２８】次に、書き込み動作が終了して内部ライト
イネーブル信号ＷＥ１がＬレベルになると、インバータ
２１の出力はＨレベルになり、したがってオア回路２
２，２３の出力はともにＨレベルになって、ライトバス
ＷＢ，／ＷＢをプリチャージすることができる。このと
きデータ信号ＤｔがＨレベルであっても、またＬレベル
であってもオア回路２２，２３の出力はＨレベルのまま
変わらない。このように本実施の形態のライトアンプ６
は、ライトバスＷＢ，／ＷＢ用のプリチャージ回路を別
に設けることなく、従来からあるライトアンプを利用し
てライトバスＷＢ，／ＷＢをプリチャージすることがで
きる。さらに、列選択回路２をオンすることにより、ビ
ット線ＢＬ，／ＢＬもプリチャージすることができる。

【００２９】このように、データのライト動作終了後に
は、ビット線ＢＬ，／ＢＬに対し、 プリチャージ回路３によるプリチャージ、プリチャ
ージ回路４によるプリチャージ、ライトアンプ６によ
るプリチャージが行われるため、ビット線ＢＬ，／ＢＬ
を速やかにプリチャージできる。また、プリチャージ回
路４は、１対のリードバスに少なくとも１つでよく、さ
らに、ライトアンプ６を流用してライトバスＷＢ，／Ｗ
Ｂとビット線ＢＬ，／ＢＬをプリチャージできるため、
特別なプリチャージ回路を設けることなく、また大幅に
回路を追加することなく高速にプリチャージできる。

【００３０】また、列選択回路２においては、ＰＭＯＳ
トランジスタＰ４，Ｐ５によりリードバスＲＢ，／ＲＢ
とビット線ＢＬ，／ＢＬ間を接続し、ＮＭＯＳトランジ
スタＮ１，Ｎ２によりライトバスＷＢ，／ＷＢとビット
線ＢＬ，／ＢＬ間を接続しているため、プリチャージの
初期立ち上がりはライトバス側からのＮＭＯＳトランジ
スタＮ１，Ｎ２により高速で立ち上げ、かつＶｃｃに近
い電位はリードバス側のＰＭＯＳトランジスタＰ４，Ｐ
５で高速にチャージできる。したがってプリチャージを
効率よく行うことができ、より高速でビット線ＢＬのプ
リチャージを行うことができる。

【００３１】図２は本発明の第２の実施の形態を示すブ
ロック図であり、非同期式ＳＲＡＭの要部構成例を示す
ものである。この装置は、外部クロックＣＬＫを用いず
に、外部から入力されるアドレス信号Ｙ００，Ｙ０１、
・・・の変化を検出してクロックを生成するものであ
る。そして、そのクロックを生成するクロック生成回路
２１の出力が上述した内部クロックＩＣＫとしてバッフ
ァ２２を介しＹデコーダ１２に与えられると共に、制御
回路７にも供給される。そして、以降、メモリセル１か
らのデータの読み出し動作及びメモリセル１へのデータ
の書き込み動作はクロック生成回路２１により生成され
た内部クロックＩＣＫに同期して行われる。また、ビッ
ト線ＢＬ，／ＢＬへのプリチャージ動作も図１の装置と
同様に行われる。但し、バッファ８〜１０，１３〜１５
は第１の実施の形態と異なり、クロックに同期されずに
非同期で動作する。

【００３２】図４は、列選択回路２に対し列選択信号Ｙ
ｊを出力するＹデコーダ１２の要部構成を示すブロック
図である。Ｙデコーダ１２はライト動作後には上述した
ように所定時間Ｙｊの出力を保持する機能を有してお
り、この遅延機能は遅延回路４１により実現される。即
ち、内部クロックＣＬＫ及びＹアドレスＹ００，Ｙ０
１，・・・をデコードした列デコード信号ＹｄがＹデコ
ーダ１２に入力されると、列デコード信号Ｙｄはナンド
ゲート４４の一方の入力端子に入力される。また、内部
クロックＣＬＫは、直接ノアゲート４２の一方の入力端
子に入力されるとともに、遅延回路４１により遅延され
ノアゲート４２の他方の入力端子に入力される。

【００３３】そして、ノアゲート４２により論理和がと
られてその反転信号がインバータ４３に出力されインバ
ータ４３によりさらに反転されてナンドゲート４４の他
方の入力端子に出力される。この場合、ナンドゲート４
４はその信号と列デコード信号Ｙｄとの論理積をとりそ
の反転信号をインバータ４５に出力し、インバータ４５
はその入力信号を反転して列選択信号Ｙｊとして列選択
回路２へ出力する。

【００３４】図５は、図１に示したＹデコーダ１２の要
部の他の実施の形態を示す回路図である。図５に示す回
路は、遅延回路４１と、インバータ４５と、Ｐ型トラン
ジスタＰ１１〜Ｐ１３と、Ｎ型トランジスタＮ１１，Ｎ
１２とにより構成される。

【００３５】ここで、トランジスタＰ１３，Ｎ１１，Ｎ
１２は直列接続され、かつトランジスタＰ１３，Ｎ１１
の各ゲートには列デコード信号Ｙｄが入力される。ま
た、トランジスタＮ１２のゲートに内部クロックＩＣＫ
が入力される。さらに、トランジスタＰ１３のドレイン
とＮ１１のソース側接続点にはインバータ４５が接続さ
れる構成となっている。一方、トランジスタＰ１１，Ｐ
１２は直列接続され、トランジスタＰ１２のドレインが
上記接続点に接続され、トランジスタＰ１１のソースに
は電源電圧Ｖｃｃが印加される。ここで、トランジスタ
Ｐ１１のゲートには内部クロックＩＣＫが入力され、ト
ランジスタＰ１２のゲートには、内部クロックＩＣＫを
遅延回路４１で遅延した出力が与えられる構成となって
いる。

【００３６】図６は、図４と図５に示すＹデコーダ１２
の要部回路の動作及び図１に示す回路の動作を示すタイ
ムチャートである。このタイムチャートにしたがってＹ
デコーダ１２と半導体記憶装置の動作を説明する。外部
クロックＣＬＫが図１のバッファ１３，１４に入力され
（図６（ａ））、かつバッファ１４，１５に外部から列
アドレスＹ０，Ｙ１が入力されると、バッファ１４，１
５はクロックＣＫに同期してアドレスＹ００，Ｙ０１を
Ｙデコーダ１２に出力する。なお、外部から入力される
アドレス信号は図示していないが、クロックＣＬＫの立
ち上がり（図６（ａ）の時点）より少し前に確定して
いる。Ｙデコーダ１２は、図示しないデコード回路で列
アドレスをデコードし、複数のビット線対ＢＬのうち１
つを選択する列デコード信号Ｙｄを出力する（図６
（ｂ））。また、バッファ１３は外部クロックＣＬＫが
入力され、内部クロックＩＣＫをＹデコーダ１２に出力
する（図６（ｃ））。

【００３７】この場合、図５の回路内のトランジスタＰ
１３，Ｎ１１の各ゲートには図６（ｂ）の列デコード信
号Ｙｄが入力される。また、図５の回路内のトランジス
タＰ１１，Ｎ１２及び遅延回路４１には図６（ｃ）の内
部クロックＩＣＫが入力される。ここで、列デコード信
号Ｙｄ及び内部クロックＩＣＫがＨレベルになると、ト
ランジスタＮ１１，Ｎ１２はオンし、トランジスタＰ１
１〜Ｐ１３はオフすることにより、インバータ４５の入
力はＬとなり、インバータ４５からその反転したＨレベ
ルの信号が列選択信号Ｙｊとして出力される（図６
（ｄ）の時点）。一方、行アドレス（Ｘアドレス）信
号をＸデコーダでデコードすることにより、複数のワー
ド線のうち１つのワード線ＷＬが内部クロックＩＣＫに
同期してＨレベルになる（図６（ｆ））。これにより、
図１のセル１が選択されデータの書き込みが行われる。
なお、図６（ｇ）、（ｈ）にライトバスＷＲ、／ＷＲと
リードバスＲＢ、／ＲＢの電位変化をそれぞれ示す。こ
こで、書き込み期間中にライトバスＷＲ、／ＷＲのいず
れか一方はＧＮＤレベルまで下がるのに対し、リードバ
スＲＢ、／ＲＢのいずれか一方はＰＭＯＳトランジスタ
Ｐ４、Ｐ５のしきい値レベルＶｔｐまでしか下がらな
い。また、ビット線ＢＬ、／ＢＬの電位変化は図示して
いないが、ライトバスＷＲとほぼ同様に変化する。

【００３８】次に、データの書き込みが終了して外部ク
ロックＣＬＫが立ち下がりＬレベルになると（図６
（ａ）の時点）、これにともなって内部クロックＩＣ
Ｋとワード線ＷＬとプリチャージ制御信号φも立ち下が
ってＬレベルになる（図６（ｃ），（ｅ），（ｆ）の時
点）。このため、ビット線ＢＬ、／ＢＬとメモリセル
１とは電気的に切り離される。すると、図５の回路では
トランジスタＮ１２がオフ、Ｐ１１がオンするが、この
時点ではトランジスタＰ１２のゲートには遅延回路４１
からのＨレベルのＩＣＫ遅延信号が出力されているた
め、トランジスタＰ１２はオンせずしたがってインバー
タ４５の入力はＬレベルを維持している。したがって列
選択信号ＹｊはＨレベルを維持し、図１の列選択回路２
の各トランジスタＮ１，Ｎ２，Ｐ４，Ｐ５はオンしたま
まである。そしてこのときプリチャージ回路３，４及び
ライトアンプＷＡにより、ビット線ＢＬ，／ＢＬと、ラ
イトバスＷＢ，／ＷＢと、リードバスＲＢ，／ＲＢとが
プリチャージされる。

【００３９】その後、遅延回路４１の遅延時間が経過し
て図５のトランジスタＰ１２のゲートがＬレベルになる
と、トランジスタＰ１２がオンするため、インバータ４
５の入力はＨレベルに転じ、したがってインバータ４５
からＬレベルが出力される（図６（ｄ）の時点）。こ
れにより図１の列選択回路２は非選択となり列選択回路
２内の各トランジスタがオフすることで、プリチャージ
回路４とライトアンプ６からビット線ＢＬ，／ＢＬへの
プリチャージは終了する。ただし、プリチャージ回路３
からビット線ＢＬ，／ＢＬへのプリチャージはプリチャ
ージ制御信号φが再びＨレベルになるまで続く（スイッ
チ６（ｅ））。

【００４０】このように、データのライト動作の終了
後、遅延回路４１の遅延出力により列選択回路２の選択
出力Ｙｊを所定時間維持することで列選択回路２のオン
状態を継続させ、その間に、プリチャージ回路４及びラ
イトアンプＷＡによりビット線ＢＬをプリチャージする
ようにしたものである。この結果、ライトリカバリータ
イムが短くなり、メモリセルに対する高速アクセスが可
能になるとともにメモリセルに対する誤書き込みなどを
防止することができる。

【００４１】図７は、ビット線ＢＬの電位とライトリカ
バリー時間との関係を示すグラフである。ここで図中の
曲線ａは本実施の形態、即ちプリチャージ回路３，４及
びライトアンプ６によりビット線ＢＬをプリチャージし
た場合のビット線ＢＬの電位の上昇状況を示している。
また、曲線ｂはトランジスタＮ１，Ｎ２，Ｐ４，Ｐ５を
オフしてプリチャージ回路３のみでプリチャージした場
合を、曲線ｃはトランジスタＮ１，Ｎ２をオフしてプリ
チャージ回路３とプリチャージ回路４とでプリチャージ
した場合を、曲線ｄはトランジスタＰ４，Ｐ５をオフし
てプリチャージ回路３とライトアンプ６とでプリチャー
ジした場合をそれそれ示している。また、曲線ｅはトラ
ンジスタＮ１，Ｎ２をオフしてライトアンプ６でライト
バスＷＢのみをプリチャージした場合のライトバスＷＢ
の電位の変化を、曲線ｆはトランジスタＰ４，Ｐ５をオ
フしてプリチャージ回路４でリードバスＲＢのみをプリ
チャージした場合のリードバスＲＢの電位の変化をそれ
ぞれ示している。また、曲線ｇはプリチャージ制御信号
φやワード線選択信号ＷＬの立ち下がりを、曲線ｈは列
選択信号Ｙｊの立ち下がりの変化をぞれぞれ示す曲線で
ある。

【００４２】近年、ビット線の数が同じであっても、デ
ータ入出力端子Ｄｉｎ／Ｄｏｕｔ数が３２〜１２８本と
増える傾向にあり、１つのリードバスＲＢやライトバス
ＷＢに接続されるビット線の数は少なくなる傾向にあ
る。このため、リードバスＲＢやライトバスＷＢは短く
なる傾向にある。従って、リードバスＲＢやライトバス
ＷＢの寄生容量が減り、図７の曲線ｅや曲線ｆに示すよ
うに、リードバスＲＢやライトバスＷＢはビット線ＢＬ
（曲線ｂ）に比べて短時間でプリチャージが完了する。
すなわち、リードバスＲＢやライトバスＷＢをプリチャ
ージする回路の駆動能力に余裕があることを意味してい
る。プリチャージ回路３によるプリチャージに加え、ラ
イトバスＷＢによりＮＭＯＳトランジスタＮ１，Ｎ２を
介してプリチャージすると、曲線ｄに示すように立ち上
がりは急速に立ち上がるが、電位が上昇するにつれてチ
ャージ速度が低下する。また、プリチャージ回路３によ
るプリチャージに加え、プリチャージ回路４によりＰＭ
ＯＳトランジスタＰ４，Ｐ５を介してプリチャージする
と、曲線ｃに示すように立ち上がりは曲線ｄより遅い
が、電位の上昇につれてチャージ速度が上昇している。
このように、ビット線をプリチャージ回路３だけでな
く、ライトバスＷＢまたはプリチャージ回路４によりビ
ット線をプリチャージすることで、ライトリカバリを短
縮することができる。さらに、プリチャージ回路３とラ
イトバスＷＢとプリチャージ回路４とによりビット線を
プリチャージすることで、ライトリカバリを一層短縮す
ることができる。

【００４３】ここで、図７に示す時点ｔ０をライトリカ
バリー開始時間、時点ｔ１をプリチャージ回路３，４及
びライトアンプ６によりビット線ＢＬをプリチャージし
た場合のビット線ＢＬのリカバリー完了時間、時点ｔ２
をプリチャージ回路３のみによりプリチャージした場合
のリカバリー完了時間とすると、 （ｔ１−ｔ０）／（ｔ２−ｔ０） ０．７（７０％） となり、プリチャージ回路３，４及びライトアンプ６に
よりプリチャージした場合の方が、約３０％ライトリカ
バリー時間が短縮される。

【００４４】図８は図１及び図２に示す装置の各部を半
導体チップ上に配置した例を示すレイアウト図である。
図８（ａ）に示す装置全体構成を説明すると、図中中央
にセルアレイ３１を配置するとともに、セルアレイ３１
の上側にプリチャージ回路群３ａを配置し、さらにセル
アレイ３１の下側に複数の列選択回路２からなるＹスイ
ッチ２ａとセンスアンプ５とライトアンプ６を配置す
る。さらにセルアレイ３１の横側にワード線ＷＬを選択
するＸデコーダ３２を配置する。セルアレイの分割の仕
方によってはセンスアンプ５とライトアンプ６は複数配
置する。

【００４５】図８（ｂ）は、図８（ａ）の全体構成の中
のビット線１対分の配置例を示す図である。ここで、符
号Ａはプリチャージ回路３付近に配置されたメモリセル
を示し、符号Ｂは列選択回路２付近に配置されたメモリ
セルを示す。セルアレイ中の各メモリセルのうち、符号
Ａ付近のビット線は、プリチャージ回路３に近いためプ
リチャージ回路３により直ちにプリチャージできる。し
かし、符号Ｂ付近のビット線はプリチャージ回路３から
遠いため、プリチャージ回路３によってＨレベルが伝搬
するのに時間がかかり、直ちにプリチャージできない。
ところが、符号Ｂ付近のビット線は、図１に示すプリチ
ャージ回路４及びライトアンプ６からそれぞれ、リード
バスＲＢ，／ＲＢ、ライトバスＷＢ，／ＷＢ及び列選択
回路２を介しプリチャージされるため、直ちにプリチャ
ージできる。

【００４６】このように、ビット線の一端にプリチャー
ジ回路３を配置し、かつビット線の他端に、列選択回路
２及びリードバスＲＢ，／ＲＢを介しプリチャージ回路
４を配置するとともに、列選択回路２及びライトバスＷ
Ｂ，／ＷＢを介しライトアンプ６を配置し、メモリセル
１に対しビット線の一端及び他端の両方向からプリチャ
ージを行うようにしたので、メモリセル１がセルアレイ
のどの位置に配置されていてもセル１に接続されるビッ
ト線を速やかにプリチャージでき、したがってライトリ
カバリーの一層の高速化を実現できる。プリチャージ回
路４は各ビット線ＢＬ毎に設ける必要はなく、リードバ
スＲＢに少なくとも１つあればよい。なお、本実施の形
態では、列選択信号Ｙｊを外部クロックＣＬＫの立ち上
がりやアドレス変化を検出して、列選択信号Ｙｊの幅を
長くした例を示したが、これに限定されるものではな
く、他の手段で書き込みが終了したことを検出して、こ
の検出信号を基に一定時間列選択回路２をオンさせる信
号を生成するようにしても良い。

【００４７】

【発明の効果】以上説明したように本発明によれば、メ
モリセルへのデータの書き込み動作後、ビット線をプリ
チャージする第１のプリチャージ手段及びリードバスま
たはライトバスをプリチャージする第２のプリチャージ
手段を設け、第１及び第２のプリチャージ手段によりピ
ット線をプリチャージするようにしたので、データ書き
込み後のビット線対を速やかにリカバリーできる。ま
た、第２のプリチャージ手段で、リードバスをプリチャ
ージする手段とライトバスをプリチャージするプリチャ
ージ手段とを同時に動作させて、ピット線をプリチャー
ジすることで、ライトリカバリーを一層短縮できる。ま
た、ビット線とライトバスとの間にＮＭＯＳトランジス
タを設けると共に、ビット線とリードバスとの間にＰＭ
ＯＳトランジスタを設けるようにしたので、プリチャー
ジの初期立ち上がりはライトバス側からのＮＭＯＳトラ
ンジスタにより高速で立ち上げ、かつＶｃｃに近い電位
になるとリードバス側のＰＭＯＳトランジスタで高速に
チャージできる。したがって、プリチャージをより効率
的に行うことができ、より高速でビット線のプリチャー
ジを行うことができる。また、第１のプリチャージ手段
を示すビット線プリチャージ回路と列選択回路とをビッ
ト線上で離間して配置するようにしたので、セルアレイ
のどの位置に配置されているセルアレイであっても新た
なプリチャージ回路を要せずに該当セルアレイに速やか
にプリチャージでき、したがってライトリカバリーの一
層の高速化を実現できる。

【図面の簡単な説明】

【図１】 本発明の半導体記憶装置の要部構成を示すブ
ロック図である。

【図２】 上記装置の他の実施の形態を示すブロック図
である。

【図３】 上記装置を構成するライトアンプのブロック
図である。

【図４】 上記装置を構成するＹデコーダのブロック図
である。

【図５】 Ｙデコーダの他の構成例を示す回路図であ
る。

【図６】 半導体記憶装置の動作を示すタイムチャート
である。

【図７】 半導体記憶装置におけるプリチャージの波形
を示すグラフである。

【図８】 半導体記憶装置の各部をチップレイアウトを
示す図である。

【図９】 第１の従来装置の構成を示すブロック図であ
る。

【図１０】 図９に示す装置の動作を示すタイムチャー
トである。

【図１１】 第２の従来装置の構成を示すブロック図で
ある。

【図１２】 図１１に示す装置の動作を示すタイムチャ
ートである。

【符号の説明】

１…メモリセル、２…列選択回路、３，４…プリチャー
ジ回路、５…センスアンプ、６…ライトアンプ、１２…
Ｙデコーダ、ＢＬ，／ＢＬ…ビット線、ＷＬ…ワード
線、ＲＢ，／ＲＢ…リードバス、ＷＢ，／ＷＢ…ライト
バス、Ｐ１〜Ｐ８…ＰＭＯＳトランジスタ、Ｎ１，Ｎ２
…ＮＭＯＳトランジスタ。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルと、前記メモリセルを
   行方向に選択するワード線と、前記メモリセルを列方向
   に選択するビット線と、クロック信号に基づき前記ビッ
   ト線を介し前記メモリセルのデータを読み出すリードバ
   スと、前記クロック信号に基づき前記ビット線を介し前
   記メモリセルへデータを書き込むライトバスとからなる
   半導体記憶装置において、 前記メモリセルへのデータの書き込み動作後、前記ビッ
   ト線をプリチャージする第１のプリチャージ手段と、 前記メモリセルへのデータの書き込み動作後、前記リー
   ドバスまたはライトバスをプリチャージする第２のプリ
   チャージ手段とを有し、第１及び第２のプリチャージ手
   段により前記ピット線をプリチャージすることを特徴と
   する半導体記憶装置。
2. 【請求項２】 請求項１において、 前記ビット線とライトバスとの間に第１の導電性トラン
   ジスタを設けるとともに、前記ビット線とリードバスと
   の間に第２の導電性トランジスタを設けたことを特徴と
   する半導体記憶装置。
3. 【請求項３】 請求項２において、 第１の導電性トランジスタはＮＭＯＳトランジスタで構
   成され、第２の導電性トランジスタはＰＭＯＳトランジ
   スタで構成されることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項２または請求項３において、 前記ビット線を選択する列選択信号のパルス幅を延長す
   る信号延長手段を設け、前記信号延長手段の延長信号に
   より前記トランジスタを駆動することを特徴とする半導
   体記憶装置。
5. 【請求項５】 請求項２または請求項３において、 前記ビット線を選択する列選択信号を出力する列選択信
   号生成手段と、 前記メモリセルへのデータの書き込み動作の終了後、所
   定の期間信号を出力する信号出力手段を設け、 列選択信号生成手段で前記トランジスタを駆動した後、
   信号出力手段で前記トランジスタを駆動することを特徴
   とする半導体記憶装置。
6. 【請求項６】 請求項２ないし請求項５のいずれかの請
   求項において、 前記第１のプリチャージ手段を示すビット線プリチャー
   ジ回路と前記トランジスタとをビット線上で離間して配
   置することを特徴とする半導体記憶装置。
7. 【請求項７】 請求項２ないし請求項５のいずれかの請
   求項において、 前記第１のプリチャージ手段を示すビット線プリチャー
   ジ回路をビット線の一端に配置し、前記トランジスタを
   ビット線の他端に配置することを特徴とする半導体記憶
   装置。
8. 【請求項８】 請求項４において、 前記信号延長手段は、 前記クロック信号を延長する遅延回路と、 前記遅延回路の出力と前記クロック信号との論理和を出
   力する論理和回路と、 前記論理和回路の出力と前記列選択信号との論理積を出
   力する論理積回路とからなることを特徴とする半導体記
   憶装置。
9. 【請求項９】 請求項４において、 前記信号延長手段は、 前記クロック信号を延長する遅延回路と、 前記遅延回路の出力と前記列選択信号との論理積を出力
   する論理積回路とからなることを特徴とする半導体記憶
   装置。
10. 【請求項１０】 請求項１において、 前記クロック信号は外部から入力されることを特徴とす
    る半導体記憶装置。
11. 【請求項１１】 請求項１において、 前記クロック信号は前記ビット線を選択する列選択信号
    の変化を検出して生成されることを特徴とする半導体記
    憶装置。