JPH11232883A

JPH11232883A - あるセクタの行のサブグループを選択的に消去できるフラッシュｅｅｐｒｏｍ記憶装置用の行デコーダ

Info

Publication number: JPH11232883A
Application number: JP33595098A
Authority: JP
Inventors: Giovanni Campardo; ジョバンニ・カンパルド; Rino Micheloni; リノ・ミケローニ
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1997-11-26
Filing date: 1998-11-26
Publication date: 1999-08-27
Also published as: EP0920023B1; EP0920023A1; DE69739922D1; US6122200A

Abstract

(57)【要約】【課題】フラッシュメモリ装置のメモリ・アレーのあ
るセクタの１または複数の行を選択的に消去することが
できる行デコーダを提供する。【解決手段】行デコーダは、プリデコード信号を生成
する複数のプリデコード回路と、アレーの各行を駆動す
る複数の最終デコード回路とを有し、各プリデコード回
路は、プッシュ−プル出力回路と信号用の四つの並列の
経路を有する。第一経路（５０）は低電圧下で読み出し
の際、第二経路（５２）は正の高電圧下でプログラミン
グおよび消去の際にプルアップ・トランジスタを駆動す
る。第三経路は低電圧下で読み出しおよびプログラミン
グの際、第四経路は負の高電圧下で消去の際にプルダウ
ン・トランジスタを駆動する。二つの選択段（５４）
は、作動ステップに応じて、第一および第二経路（５
０，５２）の一方と第三および第四経路の一方を選択的
に使用可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、あるセクタの行の
サブグループを選択的に消去できるフラッシュＥＥＰＲ
ＯＭ記憶装置用の行デコーダに関する。

【０００２】

【従来の技術】フラッシュメモリ装置が行と列に配置さ
れたセル・アレーを有し、一つの行に配置されたセルの
ゲート端子がワード線によって接続され、一つの列に配
置されたセルのドレイン端子がビット線によって接続さ
れていることは知られている。したがって、メモリ・ア
レーの個々の行は、入力されたコード化アドレスを受け
取る行デコーダによってアドレス指定される。

【０００３】フラッシュメモリ装置では、メモリ・アレ
ーは、セル・ブロックからなるセクタに分割されてい
る。この種の装置では、行デコーダによって、あるセク
タの個々のセルの読み出しおよびプログラミングが可能
となり、また消去に関してはそのセクタのすべてのセル
の消去のみを行なうことができる。

【０００４】この種のメモリ・アレーで消去を行なうと
き、現在では、セルのゲート端子に例えば−１０Ｖの負
の電圧をあたえ、ソース端子には例えば＋５Ｖの正の電
圧をあたえ、ドレイン端子は浮遊状態にしておく方法が
とられている。

【０００５】

【発明が解決しようとする課題】セクタごとに消去を行
なう方法では、あるセクタに記憶されているデータを修
正するときには、そのつどそのセクタすべてを完全に消
去して書き直しを行なう必要があるため、特別の手段が
必要である。このため、各セクタは、寸法の大きい（ア
レーの一つの行の高さの約１００倍の）セパレータ装置
（とくに、他のセクタから独立して消去を行なうことが
できる）を備えている。その結果、このような構成で
は、通常、必要な要素のみを消去するためにメモリ・ブ
ロックをできるだけ細かく区分するという要求と多数の
セパレータが存在するためにメモリ全体の寸法が過度に
大きくなるのを防ぐという要求の間の折り合いをつける
ことが必要となる。しかし、この折り合いをつけて最良
の結果を得るのは不可能な場合が多い。

【０００６】したがって、本発明の目的は、フラッシュ
メモリ装置のメモリ・アレーのあるセクタの１または複
数の行を選択的に消去することができ、上に述べた折り
合いをつける必要性を少なくする行デコーダを提供する
ことである。

【０００７】

【課題を解決するための手段】本発明にもとづけば、ほ
ぼ請求項１に記載の行デコーダが提供される。

【０００８】

【発明の実施の形態】本発明を理解するために、以下で
は、添付の図面を参照して本発明の好ましい一実施形態
を説明する。ただし、本発明が前記実施形態によって限
定されるものではない。

【０００９】図１において、符号１は、負のゲート消去
法を用いたフラッシュ型の記憶装置の全体を示す。記憶
装置１は、行と列に配置された複数のセル４からなるメ
モリ・アレー２と、電源電圧Ｖ_CC，Ｖ_PP，Ｖ_ERN，Ｖ
_GNDを生成する電源段６と、アドレス信号Ａ＜０−ｎ
＞、プログラム・イネーブル信号ＥＨＮおよび消去イネ
ーブル信号ＥＥＨを生成する論理段８と、入力でアドレ
ス信号Ａ＜０−ｎ＞およびプログラムおよび消去イネー
ブル信号ＥＨＮ，ＥＥＨを受けとり、出力でプリデコー
ド信号Ｌｘ＜０−ｘ＞，Ｌｙ＜０−ｙ＞，Ｌｚ＜０−ｚ
＞およびＰＦＮ＜０−ｐ＞（ｘ，ｙ，ｚおよびｐは、あ
らかじめ定められた数）を生成するプリデコード段１０
と、入力でプリデコード信号Ｌｘ，Ｌｙ，ＬｚおよびＰ
ＦＮを受けとり、出力でバイアス信号Ｒ＜０−ｒ＞（ｒ
は、行の数であり、各出力バイアス信号は、メモリ・ア
レー２のそれぞれの行に供給される）を生成する最終デ
コード段１２とを有する。

【００１０】プリデコード段１０は、同一の構造をもち
その一つずつが各プリデコード信号Ｌｘ，ＬｙおよびＬ
ｚに対応する複数のプリデコード回路１４と、やはり同
一の構造を有しその一つずつが各プリデコード信号ＰＦ
Ｎに対応する複数のプリデコード回路１５とで構成さ
れ、プリデコード回路１４，１５は、プログラムおよび
消去イネーブル信号ＥＨＮ，ＥＥＨを受けとるが、また
異なるアドレス信号Ａをも受けとる。同様に、最終デコ
ード段１２は、同一の構造をもつが、プリデコード信号
Ｌｘ，Ｌｙ，ＬｚおよびＰＦＮを異なる組み合わせで受
けとる複数の最終デコード回路１６で構成される。

【００１１】図２は、アドレス信号（例えばＡ＜０＞）
と、プログラムおよび消去イネーブル信号ＥＨＮ，ＥＥ
Ｈとを入力で受けとり、出力で、プリデコード信号（例
えばＬｘ＜０＞）を生成するプリデコード回路１４のブ
ロック線図である。

【００１２】プリデコード回路１４は、読み出し時には
記憶装置の電源電圧Ｖ_CCと等価（すなわち、３〜５Ｖ）
であり、プログラミング時にはＶ_CCより大きいプログラ
ム電圧Ｖ_PPと等価（例えば、１２Ｖ）であり、消去時に
はＶ_CCより小さい第一消去電圧Ｖ_ERPと等価（例えば、
２Ｖ）であるＶ_PCに設定された第一電源ライン２０と、
読み出しおよびプログラミング時には接地電圧Ｖ_GNDと
等価（通常、０Ｖ）であり、消去時には接地電圧より小
さい第二消去電圧と等価（例えば、−８Ｖ）であるＶ
_NEGに設定された第二電源ライン２１と、アドレス信号
Ａ＜０＞およびプログラム・イネーブル信号ＥＨＮを受
けとる第一および第二入力端子２４，２６および第一駆
動信号ＤＳＨを供給する出力端子２８を有する第二駆動
回路２２と、アドレス信号Ａ＜０＞および消去イネーブ
ル信号ＥＥＨを受けとる第一および第二入力端子３４，
３６および第二駆動信号ＤＳＤを供給する出力端子３８
とを有する第二駆動回路３２と、ゲート端子でそれぞれ
第一および第二駆動信号ＤＳＨ，ＤＳＤを受けとり、ド
レイン端子が（出力ノード４６で、ここにプリデコード
信号Ｌｘ＜０＞が供給される）相互に接続され、ソース
端子がそれぞれ第一および第二電源ライン２０，２１に
接続されたプルアップＰＭＯＳトランジスタ４２および
プルダウンＰＭＯＳトランジスタ４４とを有するプッシ
ュ−プル型の出力回路４０で構成される。

【００１３】プリデコード回路１５は、プリデコード回
路１４と同じ構造を有しているが、図６を参照して以下
で詳細に説明するように、回路１５の（信号Ｐ＜ｉ＞を
供給する）出力ノード４６が、ＥＸＮＯＲゲートに接続
され、信号ＰＦＮ＜ｉ＞を出力する点で異なっている。

【００１４】図３は、第一駆動回路２２の配線図であ
る。図示されるように、第一駆動回路２２は、互いに分
離されて並列に配置された第一および第二経路５０，５
２と、これら二つの経路５０，５２を選択的に使用可能
にするための選択回路５４とを有する。

【００１５】第一経路５０は、読み出しのために、すな
わち、第一電源ライン２０の電圧Ｖ_PCが電圧Ｖ_CCと等価
で、アドレス信号Ａ＜０＞の指定にしたがって電圧Ｖ_CC
または電圧Ｖ_GNDを出力回路４０のＰＭＯＳトランジス
タ４２のゲート端子へ供給するときに用いられる。

【００１６】第一経路５０は、ＣＭＯＳスイッチ５８
と、第一入力端子２４とＣＭＯＳスイッチ５８の間に挿
入されたインバータ６０とを実質的に含むものである。
とくに、ＣＭＯＳスイッチ５８は、ＰＭＯＳトランジス
タ６４およびＮＭＯＳトランジスタ６６を有しており、
当該トランジスタ６４，６６は、相互におよびインバー
タ６０の出力に接続されたソース端子と、相互におよび
出力端子２８に接続されたドレイン端子と、選択回路５
４および第二入力端子２６の出力回路にそれぞれ接続さ
れたゲート端子とを有している。

【００１７】第二経路５２は、電圧Ｖ_PCがＶ_CCとは異な
るとき、具体的には、第一電源ライン２０の電圧Ｖ_PCが
電圧Ｖ_PPと等価であるプログラミング時と、電圧Ｖ_PCが
電圧Ｖ_ERPと等価で、アドレス信号Ａ＜０＞の指定にし
たがって電源電圧Ｖ_PCまたは電圧Ｖ_GNDを出力回路４０
のＰＭＯＳトランジスタ４２のゲート端子へ供給する消
去時に用いられる。

【００１８】第二経路５２は、電圧シフタ７０およびＮ
ＯＲゲート７２を実質的に含むものである。とくに、電
圧シフタ７０は、二つのＮＭＯＳトランジスタ７４，７
６と、三つのＰＭＯＳトランジスタ７８，８０，８２と
を有する。

【００１９】詳しくは、ＮＭＯＳトランジスタ７４にお
いては、ソース端子が接地され（電圧Ｖ_GNDにセクタさ
れた第三電源ライン７１が画定され）、ドレイン端子が
ＰＭＯＳトランジスタ７８のドレイン端子に接続され、
ゲート端子がＮＭＯＳトランジスタ６６のソース端子に
接続されており、ＮＭＯＳトランジスタ７８において
は、ソース端子が接地され、ドレイン端子がＰＭＯＳト
ランジスタ８０のドレイン端子と出力端子２８に接続さ
れ、ゲート端子がＮＯＲゲート７２の出力端子に接続さ
れており、ＰＭＯＳトランジスタ７８は、ソース端子が
ＰＭＯＳトランジスタ８２のドレイン端子に接続され、
ゲート端子がＰＭＯＳトランジスタ８０のドレイン端子
に接続されており、ＰＭＯＳトランジスタ８０において
は、ソース端子がＰＭＯＳトランジスタ８２のドレイン
端子に接続され、ゲート端子がＰＭＯＳトランジスタ７
８のドレイン端子に接続されており、ＰＭＯＳトランジ
スタ８２においては、ソース端子が第一電源ライン２０
に接続され、ゲート端子が第二入力端子２６に接続され
ている。

【００２０】最後に、ＮＯＲゲート７２においては、第
一入力端子がＮＭＯＳトランジスタ６６のソース端子に
接続され、第二入力端子が第二出力端子２６に直接接続
されている。

【００２１】選択回路５４は、二つのＮＭＯＳトランジ
スタ９０，９２と、三つのＰＭＯＳトランジスタ９４，
９６，９８と、インバータ８６とで形成される電圧シフ
タ８４とを含んでいる。

【００２２】詳しくは、ＮＭＯＳトランジスタ９０にお
いては、ソース端子が接地され、ドレイン端子が、ＰＭ
ＯＳトランジスタ９４のドレイン端子（ノード９３）と
ＣＭＯＳスイッチ５８のＰＭＯＳトランジスタ６４のゲ
ート端子とに接続され、ゲート端子が第二の入力端子２
６に接続されており、ＮＭＯＳトランジスタ９２におい
ては、ソース端子が接地され、ドレイン端子がＰＭＯＳ
トランジスタ９６のドレイン端子に接続され、ゲート端
子がインバータ８６の出力端子に接続されており、ＰＭ
ＯＳトランジスタ９４においては、ソース端子がＰＭＯ
Ｓトランジスタ９８のドレイン端子に接続され、ゲート
端子がＰＭＯＳトランジスタ９６のドレイン端子に接続
されており、ＰＭＯＳトランジスタ９６は、ソース端子
がＰＭＯＳトランジスタ９８のドレイン端子に接続さ
れ、ゲート端子がＰＭＯＳトランジスタ９４のドレイン
端子に接続されており、ＰＭＯＳトランジスタ９８にお
いては、ソース端子が第一電源ライン２０に接続され、
ゲート端子がアース７１に接続されている。最後に、イ
ンバータ８６においては、入力端子が第二入力端子２６
に接続されている。

【００２３】図４は、第二駆動回路３２の配線図であ
る。第一駆動回路２２と同様に、第二駆動回路３２は、
互いに分離され、並列に配置された第一および第二経路
１００，１０２と、これら二つの経路１００，１０２を
選択的に使用可能にするための選択回路１０４とを有す
る。

【００２４】第一経路１００は、読み出しおよびプログ
ラミングのために、すなわち、第二電源ライン２１の電
圧Ｖ_NEGが接地電圧Ｖ_GNDと等価で、アドレス信号Ａ＜
０＞の指定にしたがって電圧Ｖ_CCまたは電圧Ｖ_GNDを出
力回路４０のＮＭＯＳトランジスタ４４のゲート端子へ
供給するときに用いられる。

【００２５】第一経路１００は、ＣＭＯＳスイッチ１０
８と、第一入力端子３４とＣＭＯＳスイッチ１０８の間
に挿入されたインバータ１１０を実質的に含むものであ
る。とくに、ＣＭＯＳスイッチ１０８は、ＰＭＯＳトラ
ンジスタ１１４とＮＭＯＳトランジスタ１１６とを有し
ており、各トランジスタにおいては、ソース端子が相互
におよびインバータ１１０の出力端子に接続されてお
り、ドレイン端子が相互におよび出力端子３８に接続さ
れ、ゲート端子がそれぞれ第二入力端子３６と選択回路
１０４の出力回路に接続されている。これらについて
は、以下において、より詳細に説明する。

【００２６】第二経路１０２は、消去時、すなわち第二
供給ライン２１の電圧Ｖ_NEGが第二消去電圧電圧Ｖ_ERN
と等価で、アドレス信号Ａ＜０＞の指定にしたがって第
二消去電圧Ｖ_ERNまたは電圧Ｖ_CCを出力回路４０のＮＭ
ＯＳトランジスタ４４のゲート端子へ供給するときに用
いられる。

【００２７】第二経路１０２は、電圧シフタ１２０と、
ＮＡＮＤゲート１２２と、インバータ１２３と実質的に
含むものである。

【００２８】とくに、電圧シフタ１２０は、三つのＮＭ
ＯＳトランジスタ１２４，１２６，１２８と、二つのＰ
ＭＯＳトランジスタ１３０，１３２とを有している。詳
しくは、ＮＭＯＳトランジスタ１２４においては、ソー
ス端子が第二電源ライン２１に接続され、ドレイン端子
がＮＭＯＳトランジスタ１２８，１２６のソース端子に
接続され、ゲート端子が第二入力端子３６に接続されて
おり、ＮＭＯＳトランジスタ１２６においては、ドレイ
ン端子がＰＭＯＳトランジスタ１３０のドレイン端子に
接続され、ゲート端子がＮＭＯＳトランジスタ１２８の
ドレイン端子に接続されており、ＮＭＯＳトランジスタ
１２８においては、ドレイン端子がＰＭＯＳトランジス
タ１３２のドレイン端子およびＮＭＯＳトランジスタ１
２６のゲート端子に接続され、ゲート端子がＮＭＯＳト
ランジスタ１２６のドレイン端子に接続されており、Ｐ
ＭＯＳトランジスタ１３０においては、ソース端子が電
圧ＶCCに設定された第四電源ライン１３４に接続され、
ゲート端子がインバータ１２３の出力端子に接続され、
前記インバータの入力端子は第一入力端子３４に接続さ
れており、ＰＭＯＳトランジスタ１３２においては、ソ
ース端子が第四電源ライン１３４に接続され、ゲート端
子がＮＡＮＤゲート１２２の出力端子に接続されてい
る。最後に、ＮＡＮＤゲート１２２においては、第一入
力端子がインバータ１２３の出力端子に接続され、第二
入力端子が直接第二入力端子３６に接続されている。

【００２９】選択回路１０４は、インバータ１３８と、
電圧シフタ１３６とを有している。電圧シフタ１３６
は、三つのＮＭＯＳトランジスタ１４０，１４２，１４
４と、二つのＰＭＯＳトランジスタ１４６，１４８とを
含んでおり、それらは、前記ＮＭＯＳトランジスタ１２
４，１２６，１２８および前記ＰＭＯＳトランジスタ１
３０，１３２と同様に接続されている。唯一異なるの
は、ＮＭＯＳトランジスタ１４０においては、ゲート端
子が第四電源ライン１３４に接続され、ＰＭＯＳトラン
ジスタ１４８においては、ゲート端子がインバータ１３
８の出力端子に接続されている点である。インバータ１
３８は、その入力端子が第二入力端子３６に接続されて
いる。

【００３０】プリデコード回路１４の機能は、次に説明
する通りである。

【００３１】すでに述べたように、読み出し電圧Ｖ_PCが
電圧Ｖ_CCに等しい間は、第二電源ライン２１が電圧Ｖ
_GNDに設定され、プログラム・イネーブル信号ＥＨＮが
Ｈレベル（Ｖ_CCに設定され）であり、消去イネーブル信
号ＥＥＨがＬレベル（Ｖ_GNDに設定され）である。

【００３２】この状態で、第一駆動回路２２（図３）で
は、ＮＭＯＳトランジスタ９０がオンとなり、ノード９
３がＬ（ｌｏｗ）レベルとなり、ＣＭＯＳスイッチ５８
が使用可能にされる。さらに、ＰＭＯＳトランジスタ８
２がオフとなり、したがって、レベルシフタ７０は使用
禁止される。

【００３３】これにより、第一経路５０によって第一駆
動信号が生成され、それがアドレス信号Ａ＜０＞に対し
て反転される。

【００３４】さらに、第一駆動回路３２（図４）では、
消去イネーブル信号ＥＥＨがＬ（ｌｏｗ）論理レベルで
あるため、ＰＭＯＳトランジスタ１４６がオンとなり、
ノード１４５がＨ（ｈｉｇｈ）レベルとなって、ＣＭＯ
Ｓスイッチ１０８が使用可能になる。他方、ＮＭＯＳト
ランジスタ１２４はオフとなり、したがって、レベルシ
フタ１２０が使用禁止とされる。

【００３５】これにより、第一経路１００を介して第二
駆動信号が生成され、それがアドレス信号Ａ＜０＞に対
して反転される。

【００３６】その結果、読み出し期間中は、ＮＭＯＳお
よびＰＭＯＳトランジスタ４２，４４（図２）がともに
Ａ＜０＞に対して反転された駆動信号によって駆動さ
れ、したがって、通常の型のインバータが形成されるこ
とになる。ここでは、プリデコード回路１４の出力端子
４６は、ＮＭＯＳおよびＰＭＯＳトランジスタ４２，４
４によって選択的に第一および第二電源ライン２０，２
１に接続され、したがって、電圧Ｖ_CC−Ｖ_GNDによって
設定される論理レベルをとることになる。

【００３７】すでに述べたように、プログラミング中
は、第一電源ライン２０が値Ｖ_PPをとり、第二電源ライ
ン２１がＶ_GNDに設定され、プログラミングおよび消去
イネーブル信号ＥＨＮおよびＥＥＨは、Ｌ論理レベル
（Ｖ_GND）となる。

【００３８】この状態で、第一駆動回路２２では（図
３）、ＮＭＯＳトランジスタ９０がオフとなり、ＮＭＯ
Ｓトランジスタ９２ならびにＰＭＯＳトランジスタ９４
がオンとなり、ノード９３がＨレベル（Ｖ_PPに設定）で
あり、したがって、レベルシフタ７０は使用可能にされ
る。

【００３９】これにより、第一経路５２を介して第一駆
動信号ＤＳＨが生成され、アドレス信号Ａ＜０＞の論理
レベルに応じてＬ論理レベル（Ｖ_GND）またはＨ論理レ
ベル（Ｖ_PP）をとることになる。実際には、第一駆動信
号ＤＳＨは、アドレス信号Ａ＜０＞に対して反転され、
高い移行論理レベルをとる。

【００４０】さらに、消去イネーブル信号ＥＥＨがＬ論
理レベルであるため、第二駆動回路３２は、読み出しに
関して上に説明したと同様に機能し、ＣＭＯＳトランジ
スタ２０８が使用可能にされ、レベルシフタ１２０が使
用禁止され、したがって第一経路１００を介して第二駆
動信号ＤＳＤが生成される。

【００４１】したがって、プリデコード回路１４（図
２）の出力端子４６は、電圧Ｖ_PP−Ｖ_GNDによって設定
される論理レベルをとることになる。

【００４２】すでに述べたように、消去の期間中は、第
一電源ライン２０はＶ_ERPに設定され、第二電源ライン
２１はＶ_ERNに設定され、プログラム・イネーブル信号
ＥＨＮはＬ論理レベル（Ｖ_GND）となり、消去イネーブ
ル信号ＥＥＨはＨ論理レベル（Ｖ_CC）となる。

【００４３】この状態で、第一駆動回路２２（図３）
は、プログラミング・ステップのために上に述べたよう
に機能し、ＣＭＯＳスイッチ５８は使用禁止され、レベ
ルシフタ７０は使用可能とされ、したがって、第一駆動
信号ＤＳＨが第二経路５２を介して生成され、アドレス
信号Ａ＜０＞に応じてＬ論理レベル（Ｖ_GND）またはＨ
論理レベル（Ｖ_ERP）をとる。

【００４４】さらに、第二駆動回路３２（図４）は、消
去イネーブル信号ＥＥＨがＨ論理レベルのために、ＰＭ
ＯＳトランジスタ１４６がオフとなり、ＰＭＯＳトラン
ジスタ１４８がオンとなり、その結果、ＮＭＯＳトラン
ジスタ１４２がオンとなり、ノード１４５がＬ論理レベ
ル（Ｖ_ERNに等しい）となり、したがって、ＣＭＯＳス
イッチ１０８は使用禁止される。さらに、ＮＭＯＳトラ
ンジスタ１２４はオンとなり、したがって、レベルシフ
タ１２０は使用可能にされる。

【００４５】これにより、第二経路１０２を介して第二
駆動信号ＤＳＤが生成され、アドレス信号Ａ＜０＞に応
じてＬ論理レベル（Ｖ_ERN）またはＨ論理レベル
（Ｖ_CC）をとる。実際には、実際には、第二駆動信号Ｄ
ＳＤは、アドレス信号Ａ＜０＞に対して反転され、高い
移行論理レベルをとる。

【００４６】その結果、消去期間中は、プリデコード回
路１４の出力端子４６は、電圧Ｖ_ER _P−Ｖ_ERNで定義さ
れる論理レベルをとる。このバイアスは、以下により詳
細に説明するが、最終デコード回路１６の最終インバー
タにかかるストレスを制限するのにとくに有用である。
あるいは、消去期間中、第一電源ラインがＶ_CCにセクタ
される。この場合には、第一駆動回路２２が読み出しに
関して説明した場合と同様に機能し、ＣＭＯＳスイッチ
５８を介して第一駆動信号ＤＳＨを生成する。

【００４７】図５は、最終デコード回路１６の一部分の
概要を示す図で、この部分は、メモリ・アレーの二つの
行、例えば行０および１を駆動し、それによって入力と
してプリデコード信号Ｌｘ＜０＞，Ｌｙ＜０＞，Ｌｚ＜
０＞，ＰＦＮ＜０＞，ＰＦＮ＜１＞および消去イネーブ
ル信号ＥＥＨを受けとり、出力としてバイアス信号Ｒ＜
０＞，Ｒ＜１＞を生成するためのものである。

【００４８】図５に示すように、ＮＡＮＤゲート１５０
は、それぞれプリデコード信号Ｌｘ＜０＞，Ｌｙ＜０
＞，Ｌｚ＜０＞を受けとる三つの入力端子と、信号ＥＧ
Ｎを供給しまたＮＡＮＤゲート１５２の第一入力端子に
接続された一つの出力端子とを有する。ＮＡＮＤゲート
１５２は、消去イネーブル信号ＥＥＨを受けとる第二入
力端子と、インバータ１６２の入力端子に接続された一
つの出力端子を有する。インバータ１６２の出力１６３
は、複数の駆動分岐１５３．０，１５３．１，．．．に
接続されており、これらの分岐は、それぞれの行のため
に、それぞれプリデコード信号ＰＦＮ＜ｉ＞（および図
５の例では、信号ＰＦＮ＜０＞およびＰＦＮ＜１＞）に
よって使用可能にされる。

【００４９】詳細には、各駆動分岐は、インバータ１６
２の出力に接続された第一入力と、ＮＯＲゲート１５
４．０，１５４．１，．．．の出力に接続された第二入
力とを有するＮＯＲゲート１５６．０，１５６．
１，．．．を有している。ＮＯＲゲート１５４．０，１
５４．１，．．．は逆に、ＮＡＮＤゲート１５０の出力
に接続された第一入力端子と、それぞれの信号ＰＦＮ＜
ｉ＞を受けとる第二入力端子とを有する。

【００５０】プリデコード信号ＰＦＮ＜ｉ＞は、それぞ
れ図６に示すＥＸＮＯＲゲート１７２により生成され
る。詳しくは、ＥＸＮＯＲゲート１７２は、消去イネー
ブル信号ＥＥＨを受けとる第一入力端子と、図２のノー
ド４６上に存在する各信号Ｐ＜ｉ＞を受けとる第二入力
端子とを有しており、例えば、実際には以下の関数を実
行する。

【００５１】

【数１】

【００５２】再び図５を参照すれば、ＮＯＲゲート１５
６．０，１５６．１、．．．の出力は、インバータ１６
４．０，１６４．１，．．．の入力端子にされた出力端
子を有しており、これらのインバータは、それら自身の
出力でそれぞれの行にバイアス信号Ｒ＜０＞，Ｒ＜１
＞，．．．を供給する。

【００５３】図５の最終デコード回路では、すべての論
理ゲートに第一および第二電源ライン２０，２１を介し
てＶ_PCとＶ_NEGの間の電圧が供給される。

【００５４】最終デコード回路１６の機能は、次に説明
する通りである。

【００５５】読み出しおよびプログラミング期間中は、
最終デコード回路１６によってバイアスされた行のグル
ープがプリデコード信号Ｌｘ＜０＞，Ｌｙ＜０＞，Ｌｚ
＜０＞によって選択されたか否かにかかわらず、消去イ
ネーブル信号ＥＥＨがＬレベルで、ノード１６３がＬレ
ベルとなる。その結果、バイアス信号Ｒ＜０＞，Ｒ＜１
＞，．．．は、それぞれのプリデコード信号ＰＦＮ＜０
＞，ＰＦＮ＜１＞，．．．が論理値に応じて高いまたは
低い論理値をとり、それによって、そのグループ内の単
一行または複数行のアドレスを得ることができる。

【００５６】消去期間中は、プリデコード信号Ｌｘ＜０
＞，Ｌｙ＜０＞，Ｌｚ＜０＞の高い論理値によってこれ
らのプリデコード信号に関連する行のグループが選択さ
れたときのみ、消去イネーブル信号ＥＥＨがＨレベルと
なり、ノード１６３がＬレベルとなる。

【００５７】この状態で、バイアス信号Ｒ＜０＞，Ｒ＜
１＞，．．．は、それぞれのプリデコード信号ＰＦＮ＜
０＞，ＰＦＮ＜１＞，．．．が低い論理値をとるときに
は高い論理値（Ｖ_ERPに等しい）とり、また逆に、プリ
デコード信号ＰＦＮ＜０＞，ＰＦＮ＜１＞，．．．が高
い論理値のときには低い論理値（Ｖ_ERNに等しい）を取
る。

【００５８】選択されない行のグループは、プリデコー
ド信号ＰＦＮ＜ｉ＞の値にかかわらず電圧Ｖ_ERPにバイ
アスされる。

【００５９】その結果、消去ステップでも、単一の行を
アドレス指定して、それぞれのプリデコード信号ＰＦＮ
がＨ論理レベルをとるようにすることができる。ただ
し、すべてのプリデコード信号Ｌｘ，Ｌｙ，Ｌｙおよび
ＰＦＮがＨ論理レベルをとるようにして、すべてのセク
タを消去することも可能性である。

【００６０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
まず、本発明に係る行デコーダによれば、記憶装置１
は、公知の記憶装置と比較して、デコード回路が占める
面積がわずかに増大するという問題はあるものの、その
使用においては非常にフレキシビリティを有しており、
メモリの割り当て制御をより効率的に行なうことが可能
となる。プリデコード回路は、メモリ・アレーを外部に
配置することで、より多くの面積をとることができ、面
積の微増に関する問題を減少させることができる。

【００６１】また、四つの別々の経路を使用することに
よって、読み出しのアクセス時間をきわめて短縮するこ
とができる。実際、（読み出し時に使用される）ＣＭＯ
Ｓスイッチを通る直接経路によって、ほとんどのメモリ
の使用に関してフィードバック構造が用いられないた
め、きわめて迅速な伝播時間が得られる。他方、プログ
ラミングおよび消去のために必要な電圧移行が可能なシ
フタを備えた経路は遅くなるものの、直接経路と比較し
て実際の使用頻度は少ない。

【００６２】さらに、公知のフラッシュメモリ装置の行
デコーダでは、ＮＭＯＳトランジスタ４２，４４が、ス
イッチング時にクローバー電流によって電力を消費する
出力インバータを構成するが、本発明のデコーダでは、
これらのＮＭＯＳトランジスタ４２，４４の駆動が分離
して行なわれるため、こうした電力消費はなくなる。

【００６３】上記の行デコーダは、コンピュータ用のフ
レキシブルなメモリ要素（フロッピーディスク）の代わ
りに使用して効果が得られる。これは、この種メモリ要
素の内部機構をセクタに再生し、機械的駆動装置をなく
す効果があるためである。

【００６４】最後に、本発明の範囲から逸脱することな
く以上説明し図示した行デコーダを変更および修正でき
ることは明らかであろう。

【図面の簡単な説明】

【図１】本発明にもとづく行デコーダを含むフラッシュ
メモリ装置のアーキテクチャーを示す図である。

【図２】本発明の行デコーダに関するプリデコード回路
を示すブロック線図である。

【図３】本発明の行デコーダに関する第一駆動回路を示
す配線図である。

【図４】本発明の行デコーダに関する第二駆動回路を示
す配線図である。

【図５】本発明の行デコーダに関する最終デコード回路
の一部分の概要を示す配線図である。

【図６】本発明の行デコーダに関するＥＸＮＯＲゲート
を示す配線図である。

【符号の説明】

１記憶装置２メモリ・アレー４セル６電源段８論理段１０プリデコード段１２最終デコード段１４プリデコード回路１５プリデコード回路１６最終デコード回路２０第一電源ライン２１第二電源ライン２２第二駆動回路２４，３２，３４第一入力端子２６，３６第二入力端子２８，３８出力端子４０出力回路４２プルアップＰＭＯＳトランジスタ４４プルダウンＰＭＯＳトランジスタ４６出力ノード５０，１００第一経路５２，１０２第二経路５４選択回路５８，１０８ＣＭＯＳスイッチ６０インバータ６４ＰＭＯＳトランジスタ６６ＮＭＯＳトランジスタ７０，８４電圧シフタ７１電源ライン７２ＮＯＲゲート７４，７６，９０，９２，１１６ＮＭＯＳトランジスタ７８，８０，８２，９４，９６，９８，１１４ＰＭＯＳ
トランジスタ８６，１１０インバータ１２２ＮＡＮＤゲート１３４第四電源ライン

Claims

【特許請求の範囲】

【請求項１】少なくとも一つのデコード回路（１４，
１５）を有するデコード段（１０）と、第一基準電位
（Ｖ_GND）に設定された第一のライン（７１）と、前記
第一基準電位（Ｖ_GND）および前記第一基準電位（Ｖ
_GND）より低い消去電位（Ｖ_ERN）の間で切り替わる第
二基準電位に設定された第二ライン（２１）とを有する
フラッシュＥＥＰＲＯＭ記憶装置用の行デコーダにおい
て、前記デコード回路（１４，１５）は、互いに並列に
配置されてそれぞれ前記第一ライン（７１）および前記
第二ライン（２１）に接続された第一および第二経路
（１００，１０２）と、前記第一および第二経路（１０
０，１０２）を選択的に使用可能にする第一選択回路
（１０４）とを有することを特徴とする行デコーダ。
【請求項２】請求項１記載の行デコーダであって、前
記デコード段（１０）は、プリデコード段（１０）を形
成し、前記デコード回路（１４，１５）は、プリデコー
ド回路（１４，１５）を形成し、さらに前記プリデコー
ド段（１０）にカスケード式に接続されまた少なくとも
一つの最終デコード回路（１６）を有する最終デコード
段（１２）を有することを特徴とする行デコーダ。
【請求項３】請求項２記載の行デコーダであって、前
記行デコーダはさらに、第三基準電位（Ｖ_CC）に設定さ
れた第三ライン（１３４）と、前記第三基準電位
（Ｖ_CC）および前記第三基準電位（Ｖ_CC）より高電位の
少なくとも一つのプログラム電位（Ｖ_PP）の間で切り替
わる第四基準電位に設定された第四ライン（２０）とを
有し、前記プリデコード回路（１４，１５）は、第一のアドレ
ス信号（Ａ）、および第一と第二レベル（Ｖ_CC，
Ｖ_GND）間で切り替わる第一制御信号（ＥＥＨ）をそれ
ぞれ受けとる第一および第二入力端子（３４，３６）
と、前記第一および第三基準電位（Ｖ_GND，Ｖ_CC）と前記消
去電位およびプログラム電位（Ｖ_ERN，Ｖ_PP）との間で
少なくとも切り替わる第一プリデコード信号（Ｌｘ，Ｌ
ｙ，Ｌｚ，ＰＦＮ）を供給する第一出力端子（４６）と
を有し、前記プリデコード回路（１４，１５）は、前記第四およ
び第二ライン（２０，２１）の間に接続された出力回路
（４０）と、前記プリデコード回路（１４，１５）の前
記出力端子を形成する出力端子（４６）とを有し、前記第一および第二入力端子（３４，３６）に接続さ
れ、前記出力回路（４０）に接続される第一共通出力ノ
ード（３８）を形成する前記第一および第二経路（１０
０，１０２）は、前記第一アドレス信号（Ａ）および前
記第一制御信号（ＥＥＨ）を受けとり、前記第一および
第三基準電位（Ｖ_GND，Ｖ_CC）の間で切り替わる前記出
力回路（４０）用の第一駆動信号（ＤＳＤ）と、前記消
去電位（Ｖ_ERN）および前記第三基準電位（Ｖ_CC）の間
で切り替わる前記出力回路（４０）用の第二駆動信号
（ＤＳＤ）とをそれぞれ生成することを特徴とする行デ
コーダ。
【請求項４】請求項３記載の行デコーダであって、前
記第一選択回路（１０４）は、前記第二および第三ライ
ン（２１，１３４）に接続される第一電圧シフタ（１３
６）を有し、前記第一電圧シフタ（１３６）は、前記第
一制御信号（ＥＥＨ）を受けとる入力端子（３６）と、
出力端子（１４５）とを有し、前記出力端子（１４５）
は、前記第一制御信号（ＥＥＨ）の前記第一レベル（Ｖ
_CC）および前記第二レベル（Ｖ_GND）において、それぞ
れ選択的に前記消去電位（Ｖ_ER _N）および前記第三基準
電位（Ｖ_CC）を示す第一選択信号を供給することを特徴
とする行デコーダ。
【請求項５】請求項４記載の行デコーダであって、前
記第一経路は、第一制御スイッチ要素（１０８）を有
し、前記第一制御スイッチ要素（１０８）は、前記第一
アドレス信号（Ａ）を受けとる入力端子（３４）と、出
力端子（１３８）とを有し、前記出力端子（１３８）
は、前記アドレス信号（Ａ）の前記第一レベル（Ｖ_CC）
および前記第二レベル（Ｖ_GND）において、それぞれ選
択的に前記消去電位（Ｖ_ERN）および前記第三基準電位
（Ｖ_CC）を示す前記第一駆動信号（ＤＶＤ）を供給する
ことを特徴とする行デコーダ。
【請求項６】請求項５記載の行デコーダであって、前
記制御スイッチ要素（１０８）は、前記第一選択信号お
よび前記第一制御信号（ＥＥＨ）をそれぞれ受けとる第
一および第二制御端子を有するＣＭＯＳスイッチを含む
ことを特徴とする行デコーダ。
【請求項７】請求項３〜６のいずれか１項に記載の行
デコーダであって、前記第二経路（１０２）は、第二電
圧シフタ回路（１２０）を含んでおり、前記第二電圧シ
フタ回路（１２０）は、前記第二および第三ライン（２
１，１３４）に接続されて前記第一制御信号（ＥＥＨ）
を受けとる第一入力端子（３６）と、前記第一アドレス
信号（Ａ）を受けとる第二入力端子（３４）と、前記第
二駆動信号（ＤＳＤ）を供給する出力端子とを有してお
り、前記第二駆動信号（ＤＳＤ）は、それぞれ前記第一
制御信号（ＥＥＨ）の前記第一レベル（Ｖ_CC）および前
記アドレス信号（Ａ）の前記第一レベル（Ｖ_CC）の下で
は前記消去電位（Ｖ_ERN）を示し、前記第一制御信号
（ＥＥＨ）の前記第一レベル（Ｖ_CC）および前記アドレ
ス信号（Ａ＜０−ｎ１＞）の前記第二レベル（Ｖ_GND）
の下では前記第三基準電位（Ｖ_CC）を示すことを特徴と
する行デコーダ。
【請求項８】請求項３〜７のいずれか１項に記載の行
デコーダであって、前記プリデコード回路（１４，１
５）は、前記第三ライン（１３４）および前記第四ライン（２
０）にそれぞれ接続され、第二共通出力ノード（２８）
を形成する、互いに並列な第三および第四経路（５０，
５２）と、前記第三および第四経路（５０，５２）を
選択的に使用可能にする第二選択回路（５４）とを有す
ることを特徴とする行デコーダ。
【請求項９】請求項８に記載の行デコーダであって、
前記プリデコード回路（１４，１５）は、さらに、前記
第一レベルと第二レベル（Ｖ_CC，Ｖ_GND）との間で切り
替わる第二制御信号（ＥＨＮ）および前記第一アドレス
信号（Ａ）をそれぞれ受けとる第三および第四入力端子
（２４，２６）を有し、前記第三および第四経路（５０，５２）は、前記第三お
よび第四入力端子（２４，２６）と前記出力回路（４
０）との間に挿入され、前記第一アドレス信号（Ａ）お
よび前記第二制御信号（ＥＨＮ）を受けとり、前記第一
および第三基準電位（Ｖ_GND，Ｖ_CC）の間で切り替わる
前記出力回路（４０）用の第三駆動信号（ＤＳＨ）と、
前記第一基準電位（Ｖ_GND）および前記プログラム電位
（Ｖ_PP）の間で少なくとも切り替わる前記出力回路（４
０）用の第四駆動信号（ＤＳＨ）とをそれぞれ生成する
ことを特徴とする行デコーダ。
【請求項１０】請求項９記載の行デコーダであって、
前記第二選択段（５４）は、前記第一および第四ライン
（７１，２０）に接続され、前記第二制御信号（ＥＨ
Ｎ）を受けとる入力端子（２６）および前記第二制御信
号（ＥＨＮ）がそれぞれ前記第一レベル（Ｖ_CC）および
前記第二レベル（Ｖ_GND）をとるとき少なくとも前記第
一基準電位（Ｖ_GND）と前記プログラム電位（Ｖ_PP）と
の間で切り替わる第二選択信号を供給する出力端子（９
３）を有する第三電圧シフタ回路（８４）を含むことを
特徴とする行デコーダ。
【請求項１１】請求項１０記載の行デコーダであっ
て、前記第三経路は第二制御式スイッチ要素（５８）を
含んでおり、前記第二制御式スイッチ要素（５８）は、
前記第一アドレス信号（Ａ）を受けとる入力端子（２
４）と、前記第三駆動信号（ＤＳＤ）を供給する出力端
子（２８）とを有し、前記第二制御式スイッチ要素（５８）は、前記アドレス
信号（Ａ）の前記第一レベル（Ｖ_CC）および前記第二レ
ベル（Ｖ_GND）において、前記第一および第三基準電位
（Ｖ_GND，Ｖ_CC）をそれぞれ示すことを特徴とする行デ
コーダ。
【請求項１２】請求項９〜１１のいずれか１項に記載
の行デコーダであって、前記第四経路（５２）は、前記
第一および第四ライン（７１，２０）に接続される第四
電圧シフタ回路（７０）を含んでおり、前記第四電圧シフタ回路（７０）は、前記第二制御信号
（ＥＨＮ）を受けとる第一入力端子（２６）と、前記第
一アドレス信号（Ａ）を受けとる第二入力端子（２４）
と、前記第四駆動信号（ＤＳＨ）を供給する出力端子
（２８）とを有しており、前記第四駆動信号は、前記第二制御信号（ＥＨＮ）の前
記第二レベル（Ｖ_GND）および前記アドレス信号（Ａ）
の前記第一レベル（Ｖ_CC）においては、前記第一基準電
位（Ｖ_GND）を示し、前記第二制御信号（ＥＨＮ）の前記第二レベル
（Ｖ_GND）および前記アドレス信号（Ａ）の前記第二レ
ベル（Ｖ_GND）においては、前記プログラミング電位
（Ｖ_PP）をそれぞれ示すことを特徴とする行デコーダ。
【請求項１３】請求項８〜１２のいずれか１項に記載
の行デコーダであって、前記一つの出力回路（４０）
は、前記第二および第四ライン（２１，２０）の間で直
列に接続される上位トランジスタ素子（４２）および下
位トランジスタ素子（４４）を含むプッシュ−プル回路
を有しており、前記上位および下位トランジスタ素子は、第一および第
二共通出力ノード（３８，２８）の出力にそれぞれ接続
された制御端子を、それぞれ有することを特徴とする行
デコーダ。
【請求項１４】請求項３〜１３のいずれか１項に記載
の行デコーダであって、前記最終デコード回路（１６）
は、入力回路（１５０，１５２，１６２）と、前記入力
回路およびそれぞれのアレーの行に接続された複数のバ
イアス回路（１５３．０，１５３．１，．．．）とを有
し、前記入力回路およびバイアス回路は、前記第二および第
四ラインの間に接続され、前記第一および第三基準電位
（Ｖ_GND，Ｖ_CC）と前記消去およびプログラム電位（Ｖ
_ERN，Ｖ_PP）との間で少なくとも切り替わる出力信号を
それぞれ生成することを特徴とする行デコーダ。
【請求項１５】請求項１４記載の行デコーダであっ
て、前記入力回路（１５０，１５２，１６２）は、論理
手段を有しており、前記論理手段は、複数のプリデコード回路（１４，１
５）に接続された複数の入力と、前記バイアス回路（１
５３．０，１５３．１，．．．）に接続され、前記バイ
アス回路の少なくとも一つを選択的に使用可能にする出
力（１６３）とを有することを特徴とする行デコーダ。
【請求項１６】請求項１５記載の行デコーダであっ
て、前記論理手段（１５０，１５２，１６２）は、複数
のプリデコード信号（Ｌｘ，Ｌｙ，Ｌｚ，ＰＦＮ）およ
び前記制御信号（ＥＥＨ）を受けとり、前記各バイアス
回路（１５３．０，１５３．１，．．．）用のイネーブ
ル信号を生成し、前記イネーブル信号は、前記第一制御信号（ＥＥＨ）の
前記第二レベル（Ｖ_GN _D）においては、前記第一および
第三基準電位（Ｖ_GND，Ｖ_CC）と前記プログラム電位
（Ｖ_PP）とを示し、前記第一制御信号（ＥＥＨ）の前記
第一レベル（Ｖ_CC）においては、前記消去および第三基
準電位（Ｖ_ERN，Ｖ_CC）を示すことを特徴とする行デコ
ーダ。
【請求項１７】請求項３記載の行デコーダであって、
前記第四ライン（２０）は、前記第三基準電位（Ｖ_CC）
と、前記プログラム電位（Ｖ_PP）と、前記第三基準電位
（Ｖ_CC）より小さく前記第一基準電位（Ｖ_GND）より大
きい第五基準電位（Ｖ_ERP）との間で切り替わることを
特徴とする行デコーダ。