JPH11232894A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH11232894A JPH11232894A JP10028240A JP2824098A JPH11232894A JP H11232894 A JPH11232894 A JP H11232894A JP 10028240 A JP10028240 A JP 10028240A JP 2824098 A JP2824098 A JP 2824098A JP H11232894 A JPH11232894 A JP H11232894A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cell array
- bus
- output
- redundancy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000010586 diagram Methods 0.000 description 11
- 230000002159 abnormal effect Effects 0.000 description 8
- 101150110971 CIN7 gene Proteins 0.000 description 6
- 101150110298 INV1 gene Proteins 0.000 description 6
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 6
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 101150070189 CIN3 gene Proteins 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリ装置のレイアウト構成を簡単にし、か
つ装置の高速アクセスを可能にする。 【解決手段】 ノーマルセルアレイ１００及びリダンダ
ンシセルアレイ２００の双方からデータを読み出してビ
ット線ＲＷＢ０〜ＲＷＢ３へ出力する場合、ノーマルセ
ルアレイ１００とビット線ＲＷＢ０〜ＲＷＢ３間及びリ
ダンダンシセルアレイ２００とビット線ＲＷＢ０〜ＲＷ
Ｂ３間にそれぞれバスセレクタを設けるようにする。即
ち、本装置ではリダンダンシセルアレイ２００の他に、
ノーマルセルアレイ１００にもバスセレクタを付加し
て、リダンダンシセルアレイ２００の周辺とノーマルセ
ルアレイ１００の周辺とを同一パターンにする。
つ装置の高速アクセスを可能にする。 【解決手段】 ノーマルセルアレイ１００及びリダンダ
ンシセルアレイ２００の双方からデータを読み出してビ
ット線ＲＷＢ０〜ＲＷＢ３へ出力する場合、ノーマルセ
ルアレイ１００とビット線ＲＷＢ０〜ＲＷＢ３間及びリ
ダンダンシセルアレイ２００とビット線ＲＷＢ０〜ＲＷ
Ｂ３間にそれぞれバスセレクタを設けるようにする。即
ち、本装置ではリダンダンシセルアレイ２００の他に、
ノーマルセルアレイ１００にもバスセレクタを付加し
て、リダンダンシセルアレイ２００の周辺とノーマルセ
ルアレイ１００の周辺とを同一パターンにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、特にリダンダンシ（冗長）セルアレイを有する半導
体メモリ装置に関する。
し、特にリダンダンシ（冗長）セルアレイを有する半導
体メモリ装置に関する。
【０００２】
【従来の技術】図４は、この種の半導体メモリ装置の要
部構成を示すブロック図である。同図において、５１〜
５４はデータアンプ、６１，６２はリダンダンシデータ
アンプ、７１，７２はバスセレクタ、１００はノーマル
セルアレイ、２００はリダンダンシセルアレイである。
また、図５はこの半導体メモリ装置の各部のレイアウト
を示す図であり、この半導体メモリ装置はＤＲＡＭであ
る。
部構成を示すブロック図である。同図において、５１〜
５４はデータアンプ、６１，６２はリダンダンシデータ
アンプ、７１，７２はバスセレクタ、１００はノーマル
セルアレイ、２００はリダンダンシセルアレイである。
また、図５はこの半導体メモリ装置の各部のレイアウト
を示す図であり、この半導体メモリ装置はＤＲＡＭであ
る。
【０００３】図４において、各データアンプ５１〜５４
はノーマルセルアレイ１００から読み出されたデータを
各個に増幅して対応のリードライトバス（以下、バス）
ＲＷＢ０〜ＲＷＢ３に出力する。一方、リダンダンシデ
ータアンプ６１，６２は、ノーマルセルアレイ１００か
らのデータの読み出しが異常になったときに使用される
もので、この場合、リダンダンシセルアレイ２００から
読み出されたデータを増幅して各バスＲＷＢ０〜ＲＷＢ
３に出力する。
はノーマルセルアレイ１００から読み出されたデータを
各個に増幅して対応のリードライトバス（以下、バス）
ＲＷＢ０〜ＲＷＢ３に出力する。一方、リダンダンシデ
ータアンプ６１，６２は、ノーマルセルアレイ１００か
らのデータの読み出しが異常になったときに使用される
もので、この場合、リダンダンシセルアレイ２００から
読み出されたデータを増幅して各バスＲＷＢ０〜ＲＷＢ
３に出力する。
【０００４】また、バスセレクタ７１，７２は何れも、
インバータＩＮＶ１〜ＩＮＶ４，Ｐ型トランジスタＰ１
〜Ｐ４及びＮ型トランジスタＮ１〜Ｎ４から構成され、
リダンダンシデータアンプ６１，６２により増幅された
データを各バスＲＷＢ０〜ＲＷＢ３に選択出力する。
インバータＩＮＶ１〜ＩＮＶ４，Ｐ型トランジスタＰ１
〜Ｐ４及びＮ型トランジスタＮ１〜Ｎ４から構成され、
リダンダンシデータアンプ６１，６２により増幅された
データを各バスＲＷＢ０〜ＲＷＢ３に選択出力する。
【０００５】即ち、ノーマルセル１００からのデータの
読み出しが異常になると、バスセレクタ７１，７２のい
ずれか一方が、選択信号ＲＳＥＬ０−０〜ＲＳＥＬ３−
０または選択信号ＲＳＥＬ０−１〜ＲＳＥＬ３−１によ
って一括選択される。そして、このときバスセレクタ７
１が選択されたとすると、選択信号ＲＳＥＬ０−０によ
りバスセレクタ７１のトランジスタＰ１，Ｎ１が選択さ
れる。また選択信号ＲＳＥＬ１−０によりバスセレクタ
７１のトランジスタＰ２，Ｎ２が選択される。また、選
択信号ＲＳＥＬ２−０によりバスセレクタ７１のトラン
ジスタＰ３，Ｎ３が選択される。さらに、選択信号ＲＳ
ＥＬ３−０によりバスセレクタ７１のトランジスタＰ
４，Ｎ４が選択される。
読み出しが異常になると、バスセレクタ７１，７２のい
ずれか一方が、選択信号ＲＳＥＬ０−０〜ＲＳＥＬ３−
０または選択信号ＲＳＥＬ０−１〜ＲＳＥＬ３−１によ
って一括選択される。そして、このときバスセレクタ７
１が選択されたとすると、選択信号ＲＳＥＬ０−０によ
りバスセレクタ７１のトランジスタＰ１，Ｎ１が選択さ
れる。また選択信号ＲＳＥＬ１−０によりバスセレクタ
７１のトランジスタＰ２，Ｎ２が選択される。また、選
択信号ＲＳＥＬ２−０によりバスセレクタ７１のトラン
ジスタＰ３，Ｎ３が選択される。さらに、選択信号ＲＳ
ＥＬ３−０によりバスセレクタ７１のトランジスタＰ
４，Ｎ４が選択される。
【０００６】そして、リダンダンシデータアンプ６１に
より増幅されたリダンダンシセルアレイ２００のデータ
ビットＤ０は、バスセレクタ７１の選択トランジスタＰ
１，Ｎ１を介してバスＲＷＢ０へ出力され、さらにその
バスＲＷＢ０に接続される図示しない出力端子ＤＱ０か
ら出力される。また、リダンダンシセルアレイ２００の
データビットＤ１は、バスセレクタ７１の選択トランジ
スタＰ２，Ｎ２を介してバスＲＷＢ１へ出力され、さら
にそのバスＲＷＢ１に接続される図示しない出力端子Ｄ
Ｑ１から出力される。さらに、リダンダンシセルアレイ
２００のデータビットＤ２は、バスセレクタ７１の選択
トランジスタＰ３，Ｎ３を介してバスＲＷＢ２へ出力さ
れるとともに、リダンダンシセルアレイ２００のデータ
ビットＤ３は、バスセレクタ７１の選択トランジスタＰ
４，Ｎ４を介してバスＲＷＢ３へ出力され、それぞれの
バスＲＷＢ２，３に接続される図示しない出力端子ＤＱ
２，３から出力される。
より増幅されたリダンダンシセルアレイ２００のデータ
ビットＤ０は、バスセレクタ７１の選択トランジスタＰ
１，Ｎ１を介してバスＲＷＢ０へ出力され、さらにその
バスＲＷＢ０に接続される図示しない出力端子ＤＱ０か
ら出力される。また、リダンダンシセルアレイ２００の
データビットＤ１は、バスセレクタ７１の選択トランジ
スタＰ２，Ｎ２を介してバスＲＷＢ１へ出力され、さら
にそのバスＲＷＢ１に接続される図示しない出力端子Ｄ
Ｑ１から出力される。さらに、リダンダンシセルアレイ
２００のデータビットＤ２は、バスセレクタ７１の選択
トランジスタＰ３，Ｎ３を介してバスＲＷＢ２へ出力さ
れるとともに、リダンダンシセルアレイ２００のデータ
ビットＤ３は、バスセレクタ７１の選択トランジスタＰ
４，Ｎ４を介してバスＲＷＢ３へ出力され、それぞれの
バスＲＷＢ２，３に接続される図示しない出力端子ＤＱ
２，３から出力される。
【０００７】一方、バスセレクタ７２が選択信号ＲＳＥ
Ｌ０−１〜ＲＳＥＬ３−１により選択された場合は、リ
ダンダンシデータアンプ６２により増幅されたリダンダ
ンシセルアレイ２００の各データビットＤ０〜Ｄ３は同
様に、各バスＲＷＢ０〜ＲＷＢ３へ出力され、各出力端
子ＤＱ０〜ＤＱ３から各個に出力される。
Ｌ０−１〜ＲＳＥＬ３−１により選択された場合は、リ
ダンダンシデータアンプ６２により増幅されたリダンダ
ンシセルアレイ２００の各データビットＤ０〜Ｄ３は同
様に、各バスＲＷＢ０〜ＲＷＢ３へ出力され、各出力端
子ＤＱ０〜ＤＱ３から各個に出力される。
【０００８】
【発明が解決しようとする課題】このように従来装置で
は、リダンダンシセルアレイ２００にのみバスセレクタ
を設け、ノーマルセル１００のデータ読み出しが異常に
なった場合、リダンダンシセルアレイ２００の増幅デー
タをバスセレクタにより切り替えてバスＲＷＢ０〜ＲＷ
Ｂ３へ出力するようにしている。このため、回路のレイ
アウト上、リダンダンシセルアレイ２００の周辺レイア
ウトが困難になるという課題があった。また、リダンダ
ンシセルアレイ２００のデータの読み出しに時間がかか
り、装置の高速アクセスが困難になるという課題もあっ
た。したがって本発明は、メモリ装置のレイアウトが容
易に行えるようにするとともに、メモリ装置の高速アク
セスを可能にすることを目的とする。
は、リダンダンシセルアレイ２００にのみバスセレクタ
を設け、ノーマルセル１００のデータ読み出しが異常に
なった場合、リダンダンシセルアレイ２００の増幅デー
タをバスセレクタにより切り替えてバスＲＷＢ０〜ＲＷ
Ｂ３へ出力するようにしている。このため、回路のレイ
アウト上、リダンダンシセルアレイ２００の周辺レイア
ウトが困難になるという課題があった。また、リダンダ
ンシセルアレイ２００のデータの読み出しに時間がかか
り、装置の高速アクセスが困難になるという課題もあっ
た。したがって本発明は、メモリ装置のレイアウトが容
易に行えるようにするとともに、メモリ装置の高速アク
セスを可能にすることを目的とする。
【０００９】
【課題を解決するための手段】このような課題を解決す
るために本発明は、ノーマルセルアレイと、ノーマルセ
ルアレイのデータを増幅する第１のデータアンプと、リ
ダンダンシセルアレイと、リダンダンシセルアレイのデ
ータを増幅する第２のデータアンプと、複数のビット線
からなりノーマルセルアレイ及びリダンダンシセルアレ
イの各データが出力されるバスとを備え、第１及び第２
のデータアンプの増幅データを上記バスに出力する半導
体メモリ装置において、第１のデータアンプの増幅デー
タのうちの複数のビットをバスの各ビット線に選択的に
出力する第１のバスセレクタと、第２のデータアンプの
増幅データのうちの複数のビットをバスの各ビット線に
選択的に出力する第２のバスセレクタとを設けたもので
ある。また、第１のバスセレクタは、第１のデータアン
プの増幅データのうち任意の２ビットをバスの任意の２
つのビット線にそれぞれ出力する第１及び第２の回路か
ら構成され、第２のバスセレクタは、第２のデータアン
プの増幅データのうち任意の２ビットをバスの任意の２
つのビット線にそれぞれ出力する第３及び第４の回路か
ら構成されるものである。また、第１のバスセレクタの
第１及び第２の回路の何れかが接続されるビット線にデ
ータが出力されない場合は、該当ビット線に接続される
第１のバスセレクタ内の該当回路を該当ビット線から切
り離すとともに、第２のバスセレクタの対応する回路を
該当ビット線に接続するものである。
るために本発明は、ノーマルセルアレイと、ノーマルセ
ルアレイのデータを増幅する第１のデータアンプと、リ
ダンダンシセルアレイと、リダンダンシセルアレイのデ
ータを増幅する第２のデータアンプと、複数のビット線
からなりノーマルセルアレイ及びリダンダンシセルアレ
イの各データが出力されるバスとを備え、第１及び第２
のデータアンプの増幅データを上記バスに出力する半導
体メモリ装置において、第１のデータアンプの増幅デー
タのうちの複数のビットをバスの各ビット線に選択的に
出力する第１のバスセレクタと、第２のデータアンプの
増幅データのうちの複数のビットをバスの各ビット線に
選択的に出力する第２のバスセレクタとを設けたもので
ある。また、第１のバスセレクタは、第１のデータアン
プの増幅データのうち任意の２ビットをバスの任意の２
つのビット線にそれぞれ出力する第１及び第２の回路か
ら構成され、第２のバスセレクタは、第２のデータアン
プの増幅データのうち任意の２ビットをバスの任意の２
つのビット線にそれぞれ出力する第３及び第４の回路か
ら構成されるものである。また、第１のバスセレクタの
第１及び第２の回路の何れかが接続されるビット線にデ
ータが出力されない場合は、該当ビット線に接続される
第１のバスセレクタ内の該当回路を該当ビット線から切
り離すとともに、第２のバスセレクタの対応する回路を
該当ビット線に接続するものである。
【００１０】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明に係る半導体メモリ装置の
構成を示すブロック図である。同図において、１１〜１
４はデータアンプ、２１，２２はリダンダンシデータア
ンプ、３１〜３４及び４１，４２はバスセレクタ、１０
０はノーマルセルアレイ、２００はリダンダンシセルア
レイである。なお、ＲＷＢ０〜ＲＷＢ３は４つのビット
線からなるバスである。なお、各バスセレクタ３１〜３
４，４１，４２は、インバータＩＮＶ１，ＩＮＶ２、Ｐ
型トランジスタＰ１，Ｐ２及びＮ型トランジスタＮ１，
Ｎ２により構成されている。
して説明する。図１は本発明に係る半導体メモリ装置の
構成を示すブロック図である。同図において、１１〜１
４はデータアンプ、２１，２２はリダンダンシデータア
ンプ、３１〜３４及び４１，４２はバスセレクタ、１０
０はノーマルセルアレイ、２００はリダンダンシセルア
レイである。なお、ＲＷＢ０〜ＲＷＢ３は４つのビット
線からなるバスである。なお、各バスセレクタ３１〜３
４，４１，４２は、インバータＩＮＶ１，ＩＮＶ２、Ｐ
型トランジスタＰ１，Ｐ２及びＮ型トランジスタＮ１，
Ｎ２により構成されている。
【００１１】図１において、各バスセレクタ３１〜３
４，４１，４２のうち、バスセレクタ３１〜３４はノー
マルセルアレイ１００の増幅データを各ビット線ＲＷＢ
０〜ＲＷＢ３に各個に選択出力するためのバスセレクタ
である。ここで、ノーマルセルアレイ１００から読み出
されデータアンプ１１により増幅されたデータビットＤ
０，Ｄ２は、バスセレクタ３２へ選択信号ＳＥＬ０−
１，ＳＥＬ２−１が与えられ各トランジスタＰ１，Ｐ
２，Ｎ１，Ｎ２がオンして選択されることにより、ビッ
ト線ＲＷＢ０，ＲＷＢ２へそれぞれ出力され、最終的に
各ビット線ＲＷＢ０，ＲＷＢ２と接続される図示しない
データ出力端子ＤＱ０，ＤＱ２から各個に出力される。
４，４１，４２のうち、バスセレクタ３１〜３４はノー
マルセルアレイ１００の増幅データを各ビット線ＲＷＢ
０〜ＲＷＢ３に各個に選択出力するためのバスセレクタ
である。ここで、ノーマルセルアレイ１００から読み出
されデータアンプ１１により増幅されたデータビットＤ
０，Ｄ２は、バスセレクタ３２へ選択信号ＳＥＬ０−
１，ＳＥＬ２−１が与えられ各トランジスタＰ１，Ｐ
２，Ｎ１，Ｎ２がオンして選択されることにより、ビッ
ト線ＲＷＢ０，ＲＷＢ２へそれぞれ出力され、最終的に
各ビット線ＲＷＢ０，ＲＷＢ２と接続される図示しない
データ出力端子ＤＱ０，ＤＱ２から各個に出力される。
【００１２】また、ノーマルセルアレイ１００から読み
出されデータアンプ１２により増幅されたデータビット
Ｄ０，Ｄ２は、バスセレクタ３２へ選択信号ＳＥＬ０−
０，ＳＥＬ２−０が与えられて各トランジスタＰ１，Ｐ
２，Ｎ１，Ｎ２がオンすることにより、ビット線ＲＷＢ
０，ＲＷＢ２へそれぞれ出力され、これと接続されるデ
ータ出力端子ＤＱ０，ＤＱ２から各個に出力される。ま
た、ノーマルセルアレイ１００から読み出されデータア
ンプ１３により増幅されたデータビットＤ１，Ｄ３は、
バスセレクタ３３へ選択信号ＳＥＬ１−１，ＳＥＬ３−
１が与えられて各トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２
がオンすることにより、ビット線ＲＷＢ１，ＲＷＢ３へ
それぞれ出力され、これと接続されるデータ出力端子Ｄ
Ｑ１，ＤＱ３から各個に出力される。さらに、ノーマル
セルアレイ１００から読み出されデータアンプ１４によ
り増幅されたデータビットＤ１，Ｄ３は、バスセレクタ
３４へ選択信号ＳＥＬ１−０，ＳＥＬ３−０が与えられ
て各トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２がオンするこ
とにより、ビット線ＲＷＢ１，ＲＷＢ３へそれぞれ出力
され、これと接続されるデータ出力端子ＤＱ１，ＤＱ３
から各個に出力される。
出されデータアンプ１２により増幅されたデータビット
Ｄ０，Ｄ２は、バスセレクタ３２へ選択信号ＳＥＬ０−
０，ＳＥＬ２−０が与えられて各トランジスタＰ１，Ｐ
２，Ｎ１，Ｎ２がオンすることにより、ビット線ＲＷＢ
０，ＲＷＢ２へそれぞれ出力され、これと接続されるデ
ータ出力端子ＤＱ０，ＤＱ２から各個に出力される。ま
た、ノーマルセルアレイ１００から読み出されデータア
ンプ１３により増幅されたデータビットＤ１，Ｄ３は、
バスセレクタ３３へ選択信号ＳＥＬ１−１，ＳＥＬ３−
１が与えられて各トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２
がオンすることにより、ビット線ＲＷＢ１，ＲＷＢ３へ
それぞれ出力され、これと接続されるデータ出力端子Ｄ
Ｑ１，ＤＱ３から各個に出力される。さらに、ノーマル
セルアレイ１００から読み出されデータアンプ１４によ
り増幅されたデータビットＤ１，Ｄ３は、バスセレクタ
３４へ選択信号ＳＥＬ１−０，ＳＥＬ３−０が与えられ
て各トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２がオンするこ
とにより、ビット線ＲＷＢ１，ＲＷＢ３へそれぞれ出力
され、これと接続されるデータ出力端子ＤＱ１，ＤＱ３
から各個に出力される。
【００１３】一方、バスセレクタ４１，４２は、リダン
ダンシセルアレイ２００の増幅データを各ビット線ＲＷ
Ｂ０〜ＲＷＢ３に各個に切替出力するためのバスセレク
タである。ここで、ノーマルセルアレイ１００のデータ
ビットＤ０，Ｄ１の対応ビット線ＲＷＢ０，ＲＷＢ１へ
の読み出しが異常になると、リダンダンシセルアレイ２
００のデータビットＤ０，Ｄ１が対応ビット線ＲＷＢ
０，ＲＷＢ１へ出力される。この場合、リダンダンシセ
ルアレイ２００のデータビットＤ０，Ｄ１はリダンダン
シデータアンプ２１により増幅され、バスセレクタ４１
へ出力される。バスセレクタ４１では選択信号ＲＳＥＬ
０，ＲＳＥＬ１により各トランジスタＰ１，Ｐ２，Ｎ
１，Ｎ２がオンし、リダンダンシセルアレイ２００の増
幅データビットＤ０，Ｄ１をビット線ＲＷＢ０，ＲＷＢ
１へそれぞれ出力する。これにより、リダンダンシセル
アレイ２００からのデータが出力端子ＤＱ０，ＤＱ１か
ら各個に出力される。
ダンシセルアレイ２００の増幅データを各ビット線ＲＷ
Ｂ０〜ＲＷＢ３に各個に切替出力するためのバスセレク
タである。ここで、ノーマルセルアレイ１００のデータ
ビットＤ０，Ｄ１の対応ビット線ＲＷＢ０，ＲＷＢ１へ
の読み出しが異常になると、リダンダンシセルアレイ２
００のデータビットＤ０，Ｄ１が対応ビット線ＲＷＢ
０，ＲＷＢ１へ出力される。この場合、リダンダンシセ
ルアレイ２００のデータビットＤ０，Ｄ１はリダンダン
シデータアンプ２１により増幅され、バスセレクタ４１
へ出力される。バスセレクタ４１では選択信号ＲＳＥＬ
０，ＲＳＥＬ１により各トランジスタＰ１，Ｐ２，Ｎ
１，Ｎ２がオンし、リダンダンシセルアレイ２００の増
幅データビットＤ０，Ｄ１をビット線ＲＷＢ０，ＲＷＢ
１へそれぞれ出力する。これにより、リダンダンシセル
アレイ２００からのデータが出力端子ＤＱ０，ＤＱ１か
ら各個に出力される。
【００１４】また、ノーマルセルアレイ１００のデータ
ビットＤ２，Ｄ３の対応ビット線ＲＷＢ２，ＲＷＢ３へ
の読み出しが異常になると、リダンダンシセルアレイ２
００のデータビットＤ２，Ｄ３が対応ビット線ＲＷＢ
２，ＲＷＢ３へ出力される。この場合、リダンダンシセ
ルアレイ２００のデータビットＤ２，Ｄ３はリダンダン
シデータアンプ２２により増幅され、バスセレクタ４２
へ出力される。バスセレクタ４２では選択信号ＲＳＥＬ
２，ＲＳＥＬ３により各トランジスタＰ１，Ｐ２，Ｎ
１，Ｎ２がオンし、リダンダンシセルアレイ２００の増
幅データビットＤ２，Ｄ３をビット線ＲＷＢ２，ＲＷＢ
３へそれぞれ出力する。これにより、リダンダンシセル
アレイ２００からのデータが出力端子ＤＱ２，ＤＱ３か
ら各個に出力される。
ビットＤ２，Ｄ３の対応ビット線ＲＷＢ２，ＲＷＢ３へ
の読み出しが異常になると、リダンダンシセルアレイ２
００のデータビットＤ２，Ｄ３が対応ビット線ＲＷＢ
２，ＲＷＢ３へ出力される。この場合、リダンダンシセ
ルアレイ２００のデータビットＤ２，Ｄ３はリダンダン
シデータアンプ２２により増幅され、バスセレクタ４２
へ出力される。バスセレクタ４２では選択信号ＲＳＥＬ
２，ＲＳＥＬ３により各トランジスタＰ１，Ｐ２，Ｎ
１，Ｎ２がオンし、リダンダンシセルアレイ２００の増
幅データビットＤ２，Ｄ３をビット線ＲＷＢ２，ＲＷＢ
３へそれぞれ出力する。これにより、リダンダンシセル
アレイ２００からのデータが出力端子ＤＱ２，ＤＱ３か
ら各個に出力される。
【００１５】このように、ノーマルセルアレイ１００及
びリダンダンシセルアレイ２００の双方からデータを読
み出してビット線ＲＷＢ０〜ＲＷＢ３へ出力する場合、
ノーマルセルアレイ１００とビット線ＲＷＢ０〜ＲＷＢ
３間及びリダンダンシセルアレイ２００とビット線ＲＷ
Ｂ０〜ＲＷＢ３間にそれぞれバスセレクタを設けるよう
にしたものである。即ち、リダンダンシセルアレイ２０
０のみにバスセレクタを付加した図４の従来構成に対
し、本装置ではノーマルセルアレイ１００にもバスセレ
クタを付加したことにより、リダンダンシセルアレイ２
００の周辺とノーマルセルアレイ１００の周辺とが同一
パターンとなり、したがって回路のレイアウト設計が容
易になる。
びリダンダンシセルアレイ２００の双方からデータを読
み出してビット線ＲＷＢ０〜ＲＷＢ３へ出力する場合、
ノーマルセルアレイ１００とビット線ＲＷＢ０〜ＲＷＢ
３間及びリダンダンシセルアレイ２００とビット線ＲＷ
Ｂ０〜ＲＷＢ３間にそれぞれバスセレクタを設けるよう
にしたものである。即ち、リダンダンシセルアレイ２０
０のみにバスセレクタを付加した図４の従来構成に対
し、本装置ではノーマルセルアレイ１００にもバスセレ
クタを付加したことにより、リダンダンシセルアレイ２
００の周辺とノーマルセルアレイ１００の周辺とが同一
パターンとなり、したがって回路のレイアウト設計が容
易になる。
【００１６】図３（ａ）は本装置をＤＲＡＭとして構成
した場合の各部のレイアウトを示す図である。一般にＤ
ＲＡＭの場合は、メモリセルのデータをビット線ＢＬ上
に読み出し、該データをセンスアンプで増幅する。その
後、データ線ＤＬで該データをセルアレイの外部へ引き
出し、その引き出したデータを上述のデータアンプによ
り増幅する。そしてそのデータアンプによる増幅データ
をセレクタ（即ち、上述のバスセレクタ）を介しリード
ライトバスＲＷＢ（ビット線ＲＷＢ０〜３からなるリー
ドライトバス）に導き、さらに入出力バッファを介して
入出力ピンに出力する。この場合、従来では図５に示す
ように１部のセルアレイ（即ち、リダンダンシセルアレ
イ）にのみ大きなセレクタを設けているが、本実施の形
態では、図３（ａ）に示すように全てのセルアレイに均
等に小さなセレクタを付加しており、従って回路のレイ
アウト設計が容易になる。
した場合の各部のレイアウトを示す図である。一般にＤ
ＲＡＭの場合は、メモリセルのデータをビット線ＢＬ上
に読み出し、該データをセンスアンプで増幅する。その
後、データ線ＤＬで該データをセルアレイの外部へ引き
出し、その引き出したデータを上述のデータアンプによ
り増幅する。そしてそのデータアンプによる増幅データ
をセレクタ（即ち、上述のバスセレクタ）を介しリード
ライトバスＲＷＢ（ビット線ＲＷＢ０〜３からなるリー
ドライトバス）に導き、さらに入出力バッファを介して
入出力ピンに出力する。この場合、従来では図５に示す
ように１部のセルアレイ（即ち、リダンダンシセルアレ
イ）にのみ大きなセレクタを設けているが、本実施の形
態では、図３（ａ）に示すように全てのセルアレイに均
等に小さなセレクタを付加しており、従って回路のレイ
アウト設計が容易になる。
【００１７】一方、図３（ｂ）に示すＳＲＡＭの場合
は、メモリセルからビット線ＢＬを介して読み出された
データをセンスアンプで増幅した後、直接セレクタを介
してリードライトバスＲＷＢに導き、さらに入出力バッ
ファを介し入出力ピンに出力する。本発明は、このよう
なＳＲＡＭの場合にも、図３（ｂ）に示すように、全て
のセルアレイ（即ち、ノーマルセルアレイ及びリダンダ
ンシセルアレイ）に均等に小さなセレクタを付加するこ
とが可能となり、したがって本発明はＳＲＡＭに対して
も適用することができる。
は、メモリセルからビット線ＢＬを介して読み出された
データをセンスアンプで増幅した後、直接セレクタを介
してリードライトバスＲＷＢに導き、さらに入出力バッ
ファを介し入出力ピンに出力する。本発明は、このよう
なＳＲＡＭの場合にも、図３（ｂ）に示すように、全て
のセルアレイ（即ち、ノーマルセルアレイ及びリダンダ
ンシセルアレイ）に均等に小さなセレクタを付加するこ
とが可能となり、したがって本発明はＳＲＡＭに対して
も適用することができる。
【００１８】また、図１において、ノーマルセルアレイ
１００用の各バスセレクタを、インバータＩＮＶ１，ト
ランジスタＰ１，Ｎ１からなる第１の回路と、インバー
タＩＮＶ２，トランジスタＰ２，Ｎ２からなる第２の回
路とから構成し、リダンダンシセルアレイ２００用の各
バスセレクタも、同様構成の、インバータＩＮＶ１，ト
ランジスタＰ１，Ｎ１からなる第３の回路と、インバー
タＩＮＶ２，トランジスタＰ２，Ｎ２からなる第４の回
路とから構成するようにしたので、ノーマルセルアレイ
１００からのデータの読み出し速度とリダンダンシセル
アレイ２００からのデータの読み出し速度とを同一速度
にすることができる。
１００用の各バスセレクタを、インバータＩＮＶ１，ト
ランジスタＰ１，Ｎ１からなる第１の回路と、インバー
タＩＮＶ２，トランジスタＰ２，Ｎ２からなる第２の回
路とから構成し、リダンダンシセルアレイ２００用の各
バスセレクタも、同様構成の、インバータＩＮＶ１，ト
ランジスタＰ１，Ｎ１からなる第３の回路と、インバー
タＩＮＶ２，トランジスタＰ２，Ｎ２からなる第４の回
路とから構成するようにしたので、ノーマルセルアレイ
１００からのデータの読み出し速度とリダンダンシセル
アレイ２００からのデータの読み出し速度とを同一速度
にすることができる。
【００１９】また、図４に示す従来のバスセレクタの構
成（即ち、インバータＩＮＶ１，トランジスタＰ１，Ｎ
１からなる回路Ａと、インバータＩＮＶ２，トランジス
タＰ２，Ｎ２からなる回路Ｂと、インバータＩＮＶ３，
トランジスタＰ３，Ｎ３からなる回路Ｃと、インバータ
ＩＮＶ４，トランジスタＰ４，Ｎ４からなる回路Ｃとに
よる構成）に対し、本装置のリダンダンシセルアレイ２
００用のバスセレクタは、上述したように第３及び第４
の回路から構成されるため、簡略化された構成となり、
したがって従来装置に比べてリダンダンシセルアレイ２
００のアクセス速度を向上できる。
成（即ち、インバータＩＮＶ１，トランジスタＰ１，Ｎ
１からなる回路Ａと、インバータＩＮＶ２，トランジス
タＰ２，Ｎ２からなる回路Ｂと、インバータＩＮＶ３，
トランジスタＰ３，Ｎ３からなる回路Ｃと、インバータ
ＩＮＶ４，トランジスタＰ４，Ｎ４からなる回路Ｃとに
よる構成）に対し、本装置のリダンダンシセルアレイ２
００用のバスセレクタは、上述したように第３及び第４
の回路から構成されるため、簡略化された構成となり、
したがって従来装置に比べてリダンダンシセルアレイ２
００のアクセス速度を向上できる。
【００２０】図２は、ノーマルセルアレイ１００の異常
時にリダンダンシセルアレイ２００への切り替えの一例
を示す図である。図２の例えば符号ａで示す×印の部分
が障害になり、ノーマルセルアレイ１００からのデータ
読出時にノーマルデータアンプ１Ａにより増幅されたデ
ータビットＤ０がバスセレクタ３Ａを経てビット線ＲＷ
Ｂ０へ出力できなくなると、その障害部分をビット線Ｒ
ＷＢから切り離し、かつバスセレクタ４Ａへ選択信号を
出力して図２の符号ａ’で示す○印の部分を接続する。
これにより、リダンダンシセルアレイ２００から読み出
されリダンダンシデータアンプ２Ａにより増幅されたデ
ータビットＤ０がバスセレクタ４Ａを経てビット線ＲＷ
Ｂ０へ出力される。
時にリダンダンシセルアレイ２００への切り替えの一例
を示す図である。図２の例えば符号ａで示す×印の部分
が障害になり、ノーマルセルアレイ１００からのデータ
読出時にノーマルデータアンプ１Ａにより増幅されたデ
ータビットＤ０がバスセレクタ３Ａを経てビット線ＲＷ
Ｂ０へ出力できなくなると、その障害部分をビット線Ｒ
ＷＢから切り離し、かつバスセレクタ４Ａへ選択信号を
出力して図２の符号ａ’で示す○印の部分を接続する。
これにより、リダンダンシセルアレイ２００から読み出
されリダンダンシデータアンプ２Ａにより増幅されたデ
ータビットＤ０がバスセレクタ４Ａを経てビット線ＲＷ
Ｂ０へ出力される。
【００２１】また、図２の符号ｂで示す×印部分が障害
になり、ノーマルセルアレイ１００からのデータ読出時
にノーマルデータアンプ１Ｂにより増幅されたデータビ
ットＤ１がバスセレクタ３Ｂを経てビット線ＲＷＢ１へ
出力できなくなると、その障害部分をビット線ＲＷＢ１
から切り離し、かつバスセレクタ４Ｂへ選択信号を出力
して図２の符号ｂ’で示す○印部分を接続する。これに
より、リダンダンシセルアレイ２００から読み出されリ
ダンダンシデータアンプ２Ｂにより増幅されたデータビ
ットＤ１がバスセレクタ４Ｂを経てビット線ＲＷＢ１へ
出力される。
になり、ノーマルセルアレイ１００からのデータ読出時
にノーマルデータアンプ１Ｂにより増幅されたデータビ
ットＤ１がバスセレクタ３Ｂを経てビット線ＲＷＢ１へ
出力できなくなると、その障害部分をビット線ＲＷＢ１
から切り離し、かつバスセレクタ４Ｂへ選択信号を出力
して図２の符号ｂ’で示す○印部分を接続する。これに
より、リダンダンシセルアレイ２００から読み出されリ
ダンダンシデータアンプ２Ｂにより増幅されたデータビ
ットＤ１がバスセレクタ４Ｂを経てビット線ＲＷＢ１へ
出力される。
【００２２】このように、各データアンプに第１及び第
２の２つの回路系からなるバスセレクタを接続するとと
もに各回路系の出力をビット線ＲＷＢ０〜ＲＷＢ３のう
ちの２つのビット線ＲＷＢに接続し、ノーマルセルアレ
イのデータビットを選択出力するバスセレクタの一方の
回路系が異常になると、その異常回路系とビット線との
接続を切り離し、かつ他方の正常回路系の接続は維持し
たまま、リダンダンシセルアレイのバスセレクタの該当
回路系を該当ビット線に接続するようにしたものであ
る。
２の２つの回路系からなるバスセレクタを接続するとと
もに各回路系の出力をビット線ＲＷＢ０〜ＲＷＢ３のう
ちの２つのビット線ＲＷＢに接続し、ノーマルセルアレ
イのデータビットを選択出力するバスセレクタの一方の
回路系が異常になると、その異常回路系とビット線との
接続を切り離し、かつ他方の正常回路系の接続は維持し
たまま、リダンダンシセルアレイのバスセレクタの該当
回路系を該当ビット線に接続するようにしたものであ
る。
【００２３】
【発明の効果】以上説明したように本発明によれば、ノ
ーマルセルアレイと、ノーマルセルアレイのデータを増
幅する第１のデータアンプと、リダンダンシセルアレイ
と、リダンダンシセルアレイのデータを増幅する第２の
データアンプと、複数のビット線からなりノーマルセル
アレイ及びリダンダンシセルアレイのデータが出力され
るバスとを有し、第１及び第２のデータアンプの増幅デ
ータを上記バスに出力するようにした半導体メモリ装置
において、第１のデータアンプの増幅データのうちの複
数のビットをバスの各ビット線に選択的に出力する第１
のバスセレクタと、第２のデータアンプの増幅データの
うちの複数のビットをバスの各ビット線に選択的に出力
する第２のバスセレクタとを設けるようにしたので、リ
ダンダンシセルアレイの周辺とノーマルセルアレイの周
辺とを同一パターンで構成でき、したがって回路のレイ
アウト設計が容易になる。また、第１のバスセレクタ
を、第１のデータアンプの増幅データのうち任意の２ビ
ットをバスの任意の２つのビット線にそれぞれ出力する
第１及び第２の回路から構成し、第２のバスセレクタ
を、第２のデータアンプの増幅データのうち任意の２ビ
ットをバスの任意の２つのビット線にそれぞれ出力する
第３及び第４の回路から構成するようにしたので、ノー
マルセルアレイのアクセス速度とリダンダンシセルアレ
イのアクセス速度を同一速度にすることができる。ま
た、リダンダンシセルアレイにのみバスセレクタを設け
そのバスセレクタを多くの回路により構成する従来装置
に比べ、リダンダンシセルアレイのアクセス速度を向上
できる。また、第１のバスセレクタの第１及び第２の回
路の何れかが接続されるビット線にデータが出力されな
い場合は、該当ビット線に接続される第１のバスセレク
タ内の該当回路を該当ビット線から切り離すとともに、
第２のバスセレクタの対応回路を該当ビット線に接続す
るようにしたので、リダンダンシ回路系を柔軟に構成で
きる。
ーマルセルアレイと、ノーマルセルアレイのデータを増
幅する第１のデータアンプと、リダンダンシセルアレイ
と、リダンダンシセルアレイのデータを増幅する第２の
データアンプと、複数のビット線からなりノーマルセル
アレイ及びリダンダンシセルアレイのデータが出力され
るバスとを有し、第１及び第２のデータアンプの増幅デ
ータを上記バスに出力するようにした半導体メモリ装置
において、第１のデータアンプの増幅データのうちの複
数のビットをバスの各ビット線に選択的に出力する第１
のバスセレクタと、第２のデータアンプの増幅データの
うちの複数のビットをバスの各ビット線に選択的に出力
する第２のバスセレクタとを設けるようにしたので、リ
ダンダンシセルアレイの周辺とノーマルセルアレイの周
辺とを同一パターンで構成でき、したがって回路のレイ
アウト設計が容易になる。また、第１のバスセレクタ
を、第１のデータアンプの増幅データのうち任意の２ビ
ットをバスの任意の２つのビット線にそれぞれ出力する
第１及び第２の回路から構成し、第２のバスセレクタ
を、第２のデータアンプの増幅データのうち任意の２ビ
ットをバスの任意の２つのビット線にそれぞれ出力する
第３及び第４の回路から構成するようにしたので、ノー
マルセルアレイのアクセス速度とリダンダンシセルアレ
イのアクセス速度を同一速度にすることができる。ま
た、リダンダンシセルアレイにのみバスセレクタを設け
そのバスセレクタを多くの回路により構成する従来装置
に比べ、リダンダンシセルアレイのアクセス速度を向上
できる。また、第１のバスセレクタの第１及び第２の回
路の何れかが接続されるビット線にデータが出力されな
い場合は、該当ビット線に接続される第１のバスセレク
タ内の該当回路を該当ビット線から切り離すとともに、
第２のバスセレクタの対応回路を該当ビット線に接続す
るようにしたので、リダンダンシ回路系を柔軟に構成で
きる。
【図１】 本発明に係る半導体メモリ装置の構成を示す
ブロック図である。
ブロック図である。
【図２】 上記半導体メモリ装置のセルアレイの切り替
え状況を示す図である。
え状況を示す図である。
【図３】 半導体メモリ装置をＤＲＡＭとした場合のレ
イアウト構成を示す図（図３（ａ））、及び半導体メモ
リ装置をＳＲＡＭとした場合のレイアウト構成を示す図
（図３（ｂ））である。
イアウト構成を示す図（図３（ａ））、及び半導体メモ
リ装置をＳＲＡＭとした場合のレイアウト構成を示す図
（図３（ｂ））である。
【図４】 従来の半導体メモリ装置の構成を示すブロッ
ク図である。
ク図である。
【図５】 従来の半導体メモリ装置のレイアウト構成を
示す図である。
示す図である。
１Ａ，１Ｂ，１１〜１４…データアンプ（ノーマルデー
タアンプ）、２１，２２，２Ａ，２Ｂ…リダンダンシセ
ルアレイ、３１〜３４，３Ａ，３Ｂ，４１，４２，４
Ａ，４Ｂ…バスセレクタ、１００…ノーマルセルアレ
イ、２００…リダンダンシセルアレイ、ＩＮＶ１，ＩＮ
Ｖ２…インバータ、Ｐ１，Ｐ２…Ｐ型トランジスタ、Ｎ
１，Ｎ２…Ｎ型トランジスタ、ＲＷＢ０〜ＲＷＢ３…ビ
ット線（バス）。
タアンプ）、２１，２２，２Ａ，２Ｂ…リダンダンシセ
ルアレイ、３１〜３４，３Ａ，３Ｂ，４１，４２，４
Ａ，４Ｂ…バスセレクタ、１００…ノーマルセルアレ
イ、２００…リダンダンシセルアレイ、ＩＮＶ１，ＩＮ
Ｖ２…インバータ、Ｐ１，Ｐ２…Ｐ型トランジスタ、Ｎ
１，Ｎ２…Ｎ型トランジスタ、ＲＷＢ０〜ＲＷＢ３…ビ
ット線（バス）。
Claims (3)
- 【請求項１】 ノーマルセルアレイと、ノーマルセルア
レイのデータを増幅する第１のデータアンプと、リダン
ダンシセルアレイと、リダンダンシセルアレイのデータ
を増幅する第２のデータアンプと、複数のビット線から
なり前記ノーマルセルアレイ及びリダンダンシセルアレ
イの各データが出力されるバスとを備え、第１及び第２
のデータアンプの増幅データを前記バスに出力する半導
体メモリ装置において、 前記第１のデータアンプの増幅データのうちの複数のビ
ットを前記バスの各ビット線に選択的に出力する第１の
バスセレクタと、 前記第２のデータアンプの増幅データのうちの複数のビ
ットを前記バスの各ビット線に選択的に出力する第２の
バスセレクタとを有することを特徴とする半導体メモリ
装置。 - 【請求項２】 請求項１において、 前記第１のバスセレクタは、前記第１のデータアンプの
増幅データのうち任意の２ビットを前記バスの任意の２
つのビット線にそれぞれ出力する第１及び第２の回路か
らなり、 前記第２のバスセレクタは、前記第２のデータアンプの
増幅データのうち任意の２ビットを前記バスの任意の２
つのビット線にそれぞれ出力する第３及び第４の回路か
らなることを特徴とする半導体メモリ装置。 - 【請求項３】 請求項２において、 前記第１のバスセレクタの第１及び第２の回路の何れか
が接続されるビット線にデータが出力されない場合は、
該当ビット線に接続される第１のバスセレクタ内の該当
回路を前記該当ビット線から切り離すとともに、第２の
バスセレクタの対応する回路を前記該当ビット線に接続
することを特徴とする半導体メモリ装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02824098A JP3204198B2 (ja) | 1998-02-10 | 1998-02-10 | 半導体メモリ装置 |
| US09/246,801 US5973970A (en) | 1998-02-10 | 1999-02-09 | Semiconductor memory device incorporating redundancy memory cells having uniform layout |
| DE69907778T DE69907778T2 (de) | 1998-02-10 | 1999-02-09 | Halbleiterspeicherschaltung mit Redundanzspeicherzellen und uniformer Anordnung |
| EP99102468A EP0936549B1 (en) | 1998-02-10 | 1999-02-09 | Semiconductor memory device incorporating redundancy memory cells having uniform layout |
| CNB991030567A CN1192393C (zh) | 1998-02-10 | 1999-02-10 | 包含具有均匀布局的冗余存贮单元的半导体存贮装置 |
| TW088102047A TW434536B (en) | 1998-02-10 | 1999-02-10 | Semiconductor memory device incorporating redundancy memory cells having uniform layout |
| KR1019990004696A KR100295122B1 (ko) | 1998-02-10 | 1999-02-10 | 균일한 배치를 가진 리던던시 메모리셀을 채용한 반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02824098A JP3204198B2 (ja) | 1998-02-10 | 1998-02-10 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11232894A true JPH11232894A (ja) | 1999-08-27 |
| JP3204198B2 JP3204198B2 (ja) | 2001-09-04 |
Family
ID=12243076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02824098A Expired - Fee Related JP3204198B2 (ja) | 1998-02-10 | 1998-02-10 | 半導体メモリ装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5973970A (ja) |
| EP (1) | EP0936549B1 (ja) |
| JP (1) | JP3204198B2 (ja) |
| KR (1) | KR100295122B1 (ja) |
| CN (1) | CN1192393C (ja) |
| DE (1) | DE69907778T2 (ja) |
| TW (1) | TW434536B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004158162A (ja) * | 2002-09-12 | 2004-06-03 | Renesas Technology Corp | 記憶装置 |
| JP2009048770A (ja) * | 2008-10-29 | 2009-03-05 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339416B1 (ko) * | 1999-09-15 | 2002-05-31 | 박종섭 | 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0490680B1 (en) * | 1990-12-14 | 1996-10-02 | STMicroelectronics, Inc. | A semiconductor memory with multiplexed redundancy |
| JPH09147595A (ja) * | 1995-11-24 | 1997-06-06 | Nec Corp | 半導体記憶装置 |
-
1998
- 1998-02-10 JP JP02824098A patent/JP3204198B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-09 US US09/246,801 patent/US5973970A/en not_active Expired - Fee Related
- 1999-02-09 EP EP99102468A patent/EP0936549B1/en not_active Expired - Lifetime
- 1999-02-09 DE DE69907778T patent/DE69907778T2/de not_active Expired - Fee Related
- 1999-02-10 CN CNB991030567A patent/CN1192393C/zh not_active Expired - Fee Related
- 1999-02-10 KR KR1019990004696A patent/KR100295122B1/ko not_active Expired - Fee Related
- 1999-02-10 TW TW088102047A patent/TW434536B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004158162A (ja) * | 2002-09-12 | 2004-06-03 | Renesas Technology Corp | 記憶装置 |
| JP2009048770A (ja) * | 2008-10-29 | 2009-03-05 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0936549A2 (en) | 1999-08-18 |
| TW434536B (en) | 2001-05-16 |
| EP0936549A3 (en) | 2000-02-02 |
| KR19990072563A (ko) | 1999-09-27 |
| US5973970A (en) | 1999-10-26 |
| DE69907778T2 (de) | 2004-04-01 |
| DE69907778D1 (de) | 2003-06-18 |
| CN1227952A (zh) | 1999-09-08 |
| EP0936549B1 (en) | 2003-05-14 |
| KR100295122B1 (ko) | 2001-07-12 |
| CN1192393C (zh) | 2005-03-09 |
| JP3204198B2 (ja) | 2001-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4156067B2 (ja) | 冗長性半導体メモリにおける融通的ヒューズ配置構成 | |
| US6282128B1 (en) | Integrated circuit memory devices having multiple data rate mode capability and methods of operating same | |
| US6798703B2 (en) | Semiconductor memory device having improved replacement efficiency of defective word lines by redundancy word lines | |
| JP3763085B2 (ja) | 半導体メモリ装置の列冗長回路 | |
| US6490208B2 (en) | Column redundancy circuit | |
| US7580320B2 (en) | Multi-port memory device | |
| US10891986B2 (en) | Semiconductor device | |
| JP2974313B1 (ja) | Ｂｉｓｔ回路および半導体集積回路 | |
| JPH06203595A (ja) | ユニバーサル・モジューラ・メモリ | |
| JP3204198B2 (ja) | 半導体メモリ装置 | |
| JP3728554B2 (ja) | 複合データテスト回路が簡素化された半導体メモリ装置 | |
| US20020004923A1 (en) | Integrated circuit | |
| US20080084771A1 (en) | Semiconductor device | |
| JPH1173792A (ja) | 半導体記憶装置 | |
| JP2003151295A (ja) | 半導体装置 | |
| JP3253462B2 (ja) | 半導体記憶装置 | |
| JPH09213097A (ja) | ヒューズ装置及びそれを用いた半導体集積回路装置 | |
| US7193926B2 (en) | Memory device for reducing leakage current | |
| US6529419B2 (en) | Apparatus for varying data input/output path in semiconductor memory device | |
| US6442097B2 (en) | Virtual channel DRAM | |
| JPH05307896A (ja) | 半導体メモリ装置 | |
| JP3701068B2 (ja) | 半導体記憶装置 | |
| JP3708906B2 (ja) | メモリシステム | |
| KR100468671B1 (ko) | 반도체메모리장치및방법 | |
| JPH11185493A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |