JPH11233451A - 安定した低抵抗のポリ・メタル・ゲート電極を製造するためのｃｖｄに基くプロセス - Google Patents
安定した低抵抗のポリ・メタル・ゲート電極を製造するためのｃｖｄに基くプロセスInfo
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- JPH11233451A JPH11233451A JP10321238A JP32123898A JPH11233451A JP H11233451 A JPH11233451 A JP H11233451A JP 10321238 A JP10321238 A JP 10321238A JP 32123898 A JP32123898 A JP 32123898A JP H11233451 A JPH11233451 A JP H11233451A
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Chemical Vapour Deposition (AREA)
- Other Surface Treatments For Metallic Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 低抵抗ゲート電極の形成。
【解決手段】 Ｗポリ・ゲート積層（１１０）を形成す
るプロセスであって、（１）基板（１０２）を覆う薄い
誘電体層（１０８）上へのドーピングされたポリシリコ
ン（１１２）の堆積、（２）ＣＶＤに基くプロセスによ
るＷＮxの堆積、（３）ＷＮxを熱的に安定な障壁体ＷＳ
ｉＮx（１１４）に変換し、過剰な窒素を取り除くため
の熱処理、及び（４）Ｗ層（１１６）の堆積、の工程を
含む。その後、積層はエッチングされてゲート電極（１
１０）を形成する。
るプロセスであって、（１）基板（１０２）を覆う薄い
誘電体層（１０８）上へのドーピングされたポリシリコ
ン（１１２）の堆積、（２）ＣＶＤに基くプロセスによ
るＷＮxの堆積、（３）ＷＮxを熱的に安定な障壁体ＷＳ
ｉＮx（１１４）に変換し、過剰な窒素を取り除くため
の熱処理、及び（４）Ｗ層（１１６）の堆積、の工程を
含む。その後、積層はエッチングされてゲート電極（１
１０）を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に半導体処理
の分野に関連し、更に詳細には、ポリ・メタル・ゲート
電極トランジスタの形成に関する。
の分野に関連し、更に詳細には、ポリ・メタル・ゲート
電極トランジスタの形成に関する。
【０００２】
【従来の技術及びその課題】0.25μｍ以下の（sub-quar
ter-micron）超大規模集積回路（ＵＬＳＩ）において、
ゲートＲＣ遅延時間によるＭＯＳデバイスの速度に対す
る制限を減らすため、低抵抗のゲート電極が必要とされ
ている。タングステン（Ｗ）・ポリ（Ｓｉ）・ゲート構
造は、従来のポリ又はポリサイド・ゲートよりもシート
抵抗が低い。Ｗは600℃程度の低温でＳｉと反応するた
め、ＷとＳｉの間に高品質の拡散障壁体を有することが
重要である。ＷＮ及びＴｉＮは、Ｗフィルムが珪化する
（silicidation）のを避けるためのＷとポリシリコンと
の間の拡散障壁体の候補である。従来のポスト・ゲート
・ エッチングでは、ウェット／ドライ酸化を用いて、エ
ッチング・ダメージを除去し、ゲート誘電体の強度を改
善する。金属材料（Ｗ及び障壁体）を含むゲート材料は
酸化を受ける。しかし、いわゆるウェット水素酸化（Ｗ
ＨＯ）の処置（セイチ・イワタ他、IEEE Transactions
on Electron Devices, Vol. ED-31, No. 9, pp. 1174-1
179, Sept. 1984）などの選択的酸化条件下では、Ｔｉ
Ｎ障壁体は依然として酸化を受けるが、Ｗベースの材料
は酸化しない。障壁体ＴｉＮ層の酸化はＷ層のリフト・
オフを起こし得る。従って、低抵抗及びプロセス完全性
の観点からみて、ＴｉＮを含まないＷポリ・ゲート電極
が好ましい。
ter-micron）超大規模集積回路（ＵＬＳＩ）において、
ゲートＲＣ遅延時間によるＭＯＳデバイスの速度に対す
る制限を減らすため、低抵抗のゲート電極が必要とされ
ている。タングステン（Ｗ）・ポリ（Ｓｉ）・ゲート構
造は、従来のポリ又はポリサイド・ゲートよりもシート
抵抗が低い。Ｗは600℃程度の低温でＳｉと反応するた
め、ＷとＳｉの間に高品質の拡散障壁体を有することが
重要である。ＷＮ及びＴｉＮは、Ｗフィルムが珪化する
（silicidation）のを避けるためのＷとポリシリコンと
の間の拡散障壁体の候補である。従来のポスト・ゲート
・ エッチングでは、ウェット／ドライ酸化を用いて、エ
ッチング・ダメージを除去し、ゲート誘電体の強度を改
善する。金属材料（Ｗ及び障壁体）を含むゲート材料は
酸化を受ける。しかし、いわゆるウェット水素酸化（Ｗ
ＨＯ）の処置（セイチ・イワタ他、IEEE Transactions
on Electron Devices, Vol. ED-31, No. 9, pp. 1174-1
179, Sept. 1984）などの選択的酸化条件下では、Ｔｉ
Ｎ障壁体は依然として酸化を受けるが、Ｗベースの材料
は酸化しない。障壁体ＴｉＮ層の酸化はＷ層のリフト・
オフを起こし得る。従って、低抵抗及びプロセス完全性
の観点からみて、ＴｉＮを含まないＷポリ・ゲート電極
が好ましい。
【０００３】先行技術のプロセスの１つ（ヤスシ・アカ
サカ他、IEEE Transactions on Electron Devices, Vo
l. 43, No. 11, pp. 1864-1869, Nov. 1986）では、Ｐ
ＶＤプロセスを用いてＷ／ＷＮ／ポリシリコン・ゲート
電極を製造する。ＷＮxフィルムは、Ａｒ：Ｎ2＝１：１
のガス混合物でＷターゲットを反応性スパッタリングす
ることによって、ポリシリコン上に堆積される。Ｗフィ
ルムは、ＤＣマグネトロンによって継続的に堆積され
る。しかし、ＰＶＤフィルムのステップ・カバレージが
不十分なため、厳しい形状（topography）のＭＯＳデバ
イスにこのプロセスを適用することは制限される。更
に、熱処理の間、ＷＮx層の過剰な窒素を積層から抜く
必要がある。熱処理はＷフィルムの堆積の後起こるた
め、ＷＮx層から窒素を抜くと層間剥離を起こすことが
ありえる。従って、上述の問題点を克服する、ポリ及び
ゲート電極の金属との間に障壁体層を形成する方法が必
要とされている。
サカ他、IEEE Transactions on Electron Devices, Vo
l. 43, No. 11, pp. 1864-1869, Nov. 1986）では、Ｐ
ＶＤプロセスを用いてＷ／ＷＮ／ポリシリコン・ゲート
電極を製造する。ＷＮxフィルムは、Ａｒ：Ｎ2＝１：１
のガス混合物でＷターゲットを反応性スパッタリングす
ることによって、ポリシリコン上に堆積される。Ｗフィ
ルムは、ＤＣマグネトロンによって継続的に堆積され
る。しかし、ＰＶＤフィルムのステップ・カバレージが
不十分なため、厳しい形状（topography）のＭＯＳデバ
イスにこのプロセスを適用することは制限される。更
に、熱処理の間、ＷＮx層の過剰な窒素を積層から抜く
必要がある。熱処理はＷフィルムの堆積の後起こるた
め、ＷＮx層から窒素を抜くと層間剥離を起こすことが
ありえる。従って、上述の問題点を克服する、ポリ及び
ゲート電極の金属との間に障壁体層を形成する方法が必
要とされている。
【０００４】
【課題を達成するための手段及び作用】本発明はメタル
・ポリ・ゲート積層を形成するプロセスであって、
（１）基板を覆う薄い誘電体層上のシリコン（ドーパン
トと共に）の堆積、（２）ＣＶＤに基くプロセスによる
Ｎx金属の堆積、（３）Ｎx金属を熱的に安定な障壁体に
変え、過剰な窒素を取り除くための熱処理、及び（４）
金属の堆積の工程を含む。
・ポリ・ゲート積層を形成するプロセスであって、
（１）基板を覆う薄い誘電体層上のシリコン（ドーパン
トと共に）の堆積、（２）ＣＶＤに基くプロセスによる
Ｎx金属の堆積、（３）Ｎx金属を熱的に安定な障壁体に
変え、過剰な窒素を取り除くための熱処理、及び（４）
金属の堆積の工程を含む。
【０００５】本発明の利点は、先行技術のＰＶＤフィル
ムよりも良好なステップ・カバレージを有するＣＶＤフ
ィルムを用いるメタル・ポリ構造体を形成するプロセス
を提供することである。本発明の別の利点は、金属堆積
の前に過剰な窒素を取り除くことによって、後続の熱処
理に一層安定した構造体を提供することである。本発明
の別の利点は、ゲート酸化物に対するエッチング・ダメ
ージをなくすための選択的酸化と両立する構造体形成プ
ロセスを提供することである。
ムよりも良好なステップ・カバレージを有するＣＶＤフ
ィルムを用いるメタル・ポリ構造体を形成するプロセス
を提供することである。本発明の別の利点は、金属堆積
の前に過剰な窒素を取り除くことによって、後続の熱処
理に一層安定した構造体を提供することである。本発明
の別の利点は、ゲート酸化物に対するエッチング・ダメ
ージをなくすための選択的酸化と両立する構造体形成プ
ロセスを提供することである。
【０００６】
【実施例】メタル・ポリ・ゲート電極を有するトランジ
スタに関連して、本発明を以下に説明する。本発明の利
点を、シリコン層と金属層との間に障壁体が望まれる別
の構造体に適用できることは当業者であれば明らかであ
ろう。本発明に従って形成されるトランジスタ１００を
図１に示す。トランジスタ１００は基板１０２に配置さ
れ、絶縁領域１０４によって他のデバイス（図示せず）
から絶縁される。通常の絶縁領域は、フィールド酸化物
領域及び浅いトレンチ絶縁体を含む。トランジスタ１０
０は、従来の拡散されたソース／ドレイン領域１０６を
有するように示されている。本発明は、代りにレイズ
（raised）ソース／ドレイン構造体など、別のタイプの
ソース／ドレイン構造体で実行されてもよい。
スタに関連して、本発明を以下に説明する。本発明の利
点を、シリコン層と金属層との間に障壁体が望まれる別
の構造体に適用できることは当業者であれば明らかであ
ろう。本発明に従って形成されるトランジスタ１００を
図１に示す。トランジスタ１００は基板１０２に配置さ
れ、絶縁領域１０４によって他のデバイス（図示せず）
から絶縁される。通常の絶縁領域は、フィールド酸化物
領域及び浅いトレンチ絶縁体を含む。トランジスタ１０
０は、従来の拡散されたソース／ドレイン領域１０６を
有するように示されている。本発明は、代りにレイズ
（raised）ソース／ドレイン構造体など、別のタイプの
ソース／ドレイン構造体で実行されてもよい。
【０００７】ゲート誘電体１０８はゲート積層１１０と
基板１０２との間に配置される。ゲート積層１１０は、
ゲート誘電体１０８に隣接するシリコン層１１２、シリ
コン層の上の障壁体層１１４、及び障壁体層１１４上の
金属層１１６から成る。シリコン層１１２は典型的にポ
リシリコンから成るが、代りに非晶質シリコンであって
もよい。障壁体層１１４は、ＷＳｉＮxなどの金属シリ
コン窒化物から成り、ポリシリコン１１２と金属層１１
６との間の反応を起こさないようにする。ポリシリコン
１１２と金属層１１６との間の反応は、構造体のシート
抵抗を許容不可能に増大させる。障壁体層１１４の金属
窒化物に用いられる金属は、金属層１１６に用いられる
金属と同じであることが好ましい。好ましい金属はタン
グステンである。しかし、モリブデン又はタンタルなど
の他の金属を代替的に用いることもできる。
基板１０２との間に配置される。ゲート積層１１０は、
ゲート誘電体１０８に隣接するシリコン層１１２、シリ
コン層の上の障壁体層１１４、及び障壁体層１１４上の
金属層１１６から成る。シリコン層１１２は典型的にポ
リシリコンから成るが、代りに非晶質シリコンであって
もよい。障壁体層１１４は、ＷＳｉＮxなどの金属シリ
コン窒化物から成り、ポリシリコン１１２と金属層１１
６との間の反応を起こさないようにする。ポリシリコン
１１２と金属層１１６との間の反応は、構造体のシート
抵抗を許容不可能に増大させる。障壁体層１１４の金属
窒化物に用いられる金属は、金属層１１６に用いられる
金属と同じであることが好ましい。好ましい金属はタン
グステンである。しかし、モリブデン又はタンタルなど
の他の金属を代替的に用いることもできる。
【０００８】図１のメタル・ポリ・ゲート積層を形成す
るプロセスの流れを図２から図５を参照して次に説明す
る。一般的に、ゲート積層構造体の準備は、誘電体１０
８（ＳｉＯx又はＳｉＮxＯyなど）の薄い層で覆われた
基板１０２上に、ドーピングされたシリコン（通常はポ
リシリコンと呼ばれるが、堆積されるフィルムは非晶質
であってもよい）層１１２を堆積させることで開始す
る。その後、ＣＶＤに基くプロセスによってＷＮxなど
の金属窒化物の薄い層が堆積される。その後、ポリ１１
２構造体上のＷＮxは熱処理され、安定な障壁体１１４
を形成する。ＷＮx層の過剰な窒素もこの工程で取り除
かれる。その後、ＣＶＤに基くプロセスを用いてＷなど
の金属層１１６が堆積され、安定なＷ／障壁体／ポリ積
層が完成する。金属層としてＷを、障壁体層としてＷＳ
ｉＮxを、及びシリコン層としてポリシリコンを用い
て、本発明のプロセスを以下に詳細に説明する。
るプロセスの流れを図２から図５を参照して次に説明す
る。一般的に、ゲート積層構造体の準備は、誘電体１０
８（ＳｉＯx又はＳｉＮxＯyなど）の薄い層で覆われた
基板１０２上に、ドーピングされたシリコン（通常はポ
リシリコンと呼ばれるが、堆積されるフィルムは非晶質
であってもよい）層１１２を堆積させることで開始す
る。その後、ＣＶＤに基くプロセスによってＷＮxなど
の金属窒化物の薄い層が堆積される。その後、ポリ１１
２構造体上のＷＮxは熱処理され、安定な障壁体１１４
を形成する。ＷＮx層の過剰な窒素もこの工程で取り除
かれる。その後、ＣＶＤに基くプロセスを用いてＷなど
の金属層１１６が堆積され、安定なＷ／障壁体／ポリ積
層が完成する。金属層としてＷを、障壁体層としてＷＳ
ｉＮxを、及びシリコン層としてポリシリコンを用い
て、本発明のプロセスを以下に詳細に説明する。
【０００９】この構造体はゲート電極形成まで処理され
る。これは、先行技術で典型的に行われたような閾値調
整、絶縁構造体などを含み得る。図２に関し、ゲート誘
電体層１０８が基板１０２上に形成される。ゲート誘電
体層１０８は、ＳｉＯx又はＳｉＮxＯyなど当業者に周
知の誘電体材料から成る。その後、ポリシリコン層１１
２が薄いゲート誘電体層１０８上に堆積される。後続の
ＷＮx堆積工程が同じクラスタ・ツールで実行される場
合、ポリ表面のウェット・クリーニングは必要とされな
い。しかし、ポリ堆積と後続のＷＮx堆積とが２つの異
なるツールで実行される場合、ＷＮxの堆積前のウェッ
ト・クリーニング（例えば、ＲＣＡ洗浄による）及びウ
ェット・エッチング（例えば、希釈ＨＦ水溶液による）
が提案される。
る。これは、先行技術で典型的に行われたような閾値調
整、絶縁構造体などを含み得る。図２に関し、ゲート誘
電体層１０８が基板１０２上に形成される。ゲート誘電
体層１０８は、ＳｉＯx又はＳｉＮxＯyなど当業者に周
知の誘電体材料から成る。その後、ポリシリコン層１１
２が薄いゲート誘電体層１０８上に堆積される。後続の
ＷＮx堆積工程が同じクラスタ・ツールで実行される場
合、ポリ表面のウェット・クリーニングは必要とされな
い。しかし、ポリ堆積と後続のＷＮx堆積とが２つの異
なるツールで実行される場合、ＷＮxの堆積前のウェッ
ト・クリーニング（例えば、ＲＣＡ洗浄による）及びウ
ェット・エッチング（例えば、希釈ＨＦ水溶液による）
が提案される。
【００１０】図３に関し、ポリシリコン層１１２上に薄
いＷＮx層１２０が形成される。ＷＮxの堆積は、ＰＥＣ
ＶＤ、サーマルＣＶＤ、又はフォトＣＶＤなどＣＶＤに
基くプロセスによって実行される。ＣＶＤに基くプロセ
スは、先行技術のＰＶＤプロセスより良好な共形性を提
供する。１つの好ましい実施例は、ＷＦ6＋Ｈ2＋Ｎ 2＋
Ａｒ混合物でＰＥＣＶＤを用いることである。この工程
を実行する許容可能な方法は、アプライド・マテリアル
のmodel P-5000などのＲＦ電力の電極を有するＣＶＤリ
アクタにおける方法である。以下に説明する処理条件の
例はこのリアクタに基いており、実際のプロセス条件
は、用いられるＣＶＤリアクタの種類によって幾らか変
え得る。この工程に用いられる典型的な処理パラメータ
は、約2から10sccmの間の流量のＷＦ6、約100から2000s
ccmの間の流量のＨ2、約50から1000sccmの間の流量のＮ
2、約0から2000sccmの間の流量のＡｒ、約250から500℃
の間のサセプタ温度、約0.5から10torrの間のリアクタ
圧力、及び約150から500ワットの間のプラズマ電力であ
る。好ましくは、ＰＥＣＶＤ ＷＦxのための処理パラ
メータは、3sccmの流量のＷＦ6、300sccmの流量のＮ2、
500sccmの流量のＨ2、700sccmの流量のＡｒ、360℃のサ
セプタ温度、5torrのリアクタ圧力、375ワットのＲＦ電
力、及び10秒の蒸着時間である。このフィルムの厚みは
約５nmである。フィルムの均一性を改善するため、及び
ＣＶＤ中の反応性中間体（例えば、フッ素）によるシリ
コンの化学的打撃を最小限にするため、ＣＶＤプロセス
は堆積工程前に付加的な窒化工程を含んでいても良い。
この窒化工程は、ガス混合物がＷＦ6は含まないほかは
上述の堆積工程と同じその混合物を用いるプラズマ窒化
で都合よく実行され得る。ＮＨ3を含む雰囲気中の熱窒
化など、他の窒化方法を用いることもできる。
いＷＮx層１２０が形成される。ＷＮxの堆積は、ＰＥＣ
ＶＤ、サーマルＣＶＤ、又はフォトＣＶＤなどＣＶＤに
基くプロセスによって実行される。ＣＶＤに基くプロセ
スは、先行技術のＰＶＤプロセスより良好な共形性を提
供する。１つの好ましい実施例は、ＷＦ6＋Ｈ2＋Ｎ 2＋
Ａｒ混合物でＰＥＣＶＤを用いることである。この工程
を実行する許容可能な方法は、アプライド・マテリアル
のmodel P-5000などのＲＦ電力の電極を有するＣＶＤリ
アクタにおける方法である。以下に説明する処理条件の
例はこのリアクタに基いており、実際のプロセス条件
は、用いられるＣＶＤリアクタの種類によって幾らか変
え得る。この工程に用いられる典型的な処理パラメータ
は、約2から10sccmの間の流量のＷＦ6、約100から2000s
ccmの間の流量のＨ2、約50から1000sccmの間の流量のＮ
2、約0から2000sccmの間の流量のＡｒ、約250から500℃
の間のサセプタ温度、約0.5から10torrの間のリアクタ
圧力、及び約150から500ワットの間のプラズマ電力であ
る。好ましくは、ＰＥＣＶＤ ＷＦxのための処理パラ
メータは、3sccmの流量のＷＦ6、300sccmの流量のＮ2、
500sccmの流量のＨ2、700sccmの流量のＡｒ、360℃のサ
セプタ温度、5torrのリアクタ圧力、375ワットのＲＦ電
力、及び10秒の蒸着時間である。このフィルムの厚みは
約５nmである。フィルムの均一性を改善するため、及び
ＣＶＤ中の反応性中間体（例えば、フッ素）によるシリ
コンの化学的打撃を最小限にするため、ＣＶＤプロセス
は堆積工程前に付加的な窒化工程を含んでいても良い。
この窒化工程は、ガス混合物がＷＦ6は含まないほかは
上述の堆積工程と同じその混合物を用いるプラズマ窒化
で都合よく実行され得る。ＮＨ3を含む雰囲気中の熱窒
化など、他の窒化方法を用いることもできる。
【００１１】ＷＮxを堆積させた後、熱処理が行われ、
安定な障壁体１１４が形成され過剰な窒素が取り除かれ
る（図4参照）。この工程は、15から120秒間、800から9
50℃の急速熱アニールを用いて、又は5から30分間、700
から950℃の範囲の温度の、Ｎ2、Ａｒ、又は形成ガス
（５％Ｈ2／９５％Ｎ2）などの不活性雰囲気のファーネ
スにおいて実行される。熱処理の間、ＷＮx層１２０は
ポリ層１１２と反応してＷ−Ｓｉ−Ｎ障壁体１１４を形
成する。障壁体形成に用いられない過剰な窒素は取り除
かれる。ＷＮx層１２０の堆積がポリ１１２の堆積と異
なるツールで成される場合、ポリ１１２表面は、典型的
に非常に薄い自然酸化物で覆われる。この場合、界面で
形成される障壁体１１４はＷ−Ｓｉ−Ｎ−Ｏである。界
面障壁体１１５の典型的な厚みは約3nmである。
安定な障壁体１１４が形成され過剰な窒素が取り除かれ
る（図4参照）。この工程は、15から120秒間、800から9
50℃の急速熱アニールを用いて、又は5から30分間、700
から950℃の範囲の温度の、Ｎ2、Ａｒ、又は形成ガス
（５％Ｈ2／９５％Ｎ2）などの不活性雰囲気のファーネ
スにおいて実行される。熱処理の間、ＷＮx層１２０は
ポリ層１１２と反応してＷ−Ｓｉ−Ｎ障壁体１１４を形
成する。障壁体形成に用いられない過剰な窒素は取り除
かれる。ＷＮx層１２０の堆積がポリ１１２の堆積と異
なるツールで成される場合、ポリ１１２表面は、典型的
に非常に薄い自然酸化物で覆われる。この場合、界面で
形成される障壁体１１４はＷ−Ｓｉ−Ｎ−Ｏである。界
面障壁体１１５の典型的な厚みは約3nmである。
【００１２】熱処理の後、ＣＶＤに基くプロセスを用い
て、図５に示すような付加的なＷ（ＷＮxの一部は熱処
理工程中にＷに変わる）が堆積される。Ｗ堆積はサーマ
ルＣＶＤ、プラズマ・エンハンストＣＶＤ、又はフォト
ＣＶＤによって成され得、ＷＮx層１２０を堆積させる
ために用いられたのと同じチャンバで実行することがで
き、それにより所有者のコストが下がる。金属をカプセ
ル封止して後の処理から守るため、又はゲートに接する
自己整合コンタクトを可能にするため、窒化シリコン又
は酸化シリコンなどのオプショナルの誘電体層が金属の
上に置かれてもよい。
て、図５に示すような付加的なＷ（ＷＮxの一部は熱処
理工程中にＷに変わる）が堆積される。Ｗ堆積はサーマ
ルＣＶＤ、プラズマ・エンハンストＣＶＤ、又はフォト
ＣＶＤによって成され得、ＷＮx層１２０を堆積させる
ために用いられたのと同じチャンバで実行することがで
き、それにより所有者のコストが下がる。金属をカプセ
ル封止して後の処理から守るため、又はゲートに接する
自己整合コンタクトを可能にするため、窒化シリコン又
は酸化シリコンなどのオプショナルの誘電体層が金属の
上に置かれてもよい。
【００１３】本発明の方法を用いて準備されるゲート積
層構造体は熱的に安定である。30分間850℃でアニール
されたＷ／障壁体／ポリ積層ではＷとポリシリコンとの
間の反応は見られなかった。この優れた熱的安定性は、
障壁体の非晶質特性及びその高度な熱的安定性に帰す
る。
層構造体は熱的に安定である。30分間850℃でアニール
されたＷ／障壁体／ポリ積層ではＷとポリシリコンとの
間の反応は見られなかった。この優れた熱的安定性は、
障壁体の非晶質特性及びその高度な熱的安定性に帰す
る。
【００１４】上述のプロセスに続き、Ｗ層１１６、ＷＳ
ｉＮx層１１４及びポリシリコン層１１２は、パターニ
ング及びエッチングされてゲート積層１１０を形成す
る。その後、選択的酸化（例えば、800から1000℃で）
が行われて、ポリシリコン層１１２及び基板１０２の垂
直端部を酸化する。この選択的酸化は、基板のエッチン
グ・ダメージを直し、ゲート酸化物完全性（ＧＯＩ）を
改善するために用いられる。しかし、この工程中、Ｗ層
１１６又はＷＳｉＮx障壁体１１４のいずれも酸化され
ないという事実のため、ゲート積層１１０の安定性は維
持される。その後、当分野で周知の処理が続き、ソース
／ドレイン領域、相互接続（図示せず）などが形成され
る。
ｉＮx層１１４及びポリシリコン層１１２は、パターニ
ング及びエッチングされてゲート積層１１０を形成す
る。その後、選択的酸化（例えば、800から1000℃で）
が行われて、ポリシリコン層１１２及び基板１０２の垂
直端部を酸化する。この選択的酸化は、基板のエッチン
グ・ダメージを直し、ゲート酸化物完全性（ＧＯＩ）を
改善するために用いられる。しかし、この工程中、Ｗ層
１１６又はＷＳｉＮx障壁体１１４のいずれも酸化され
ないという事実のため、ゲート積層１１０の安定性は維
持される。その後、当分野で周知の処理が続き、ソース
／ドレイン領域、相互接続（図示せず）などが形成され
る。
【００１５】本発明を例示用の実施例を参照して説明し
たが、本説明が限定的な意味に解釈されることを意図し
ているのではない。この例示用の実施例の種々の変形及
び組合せばかりでなく本発明の他の実施例も、本説明を
参照すれば当業者にとって明白である。従って、添付の
特許請求の範囲はあらゆるこれらの変形及び組合せを包
含することを意図する。
たが、本説明が限定的な意味に解釈されることを意図し
ているのではない。この例示用の実施例の種々の変形及
び組合せばかりでなく本発明の他の実施例も、本説明を
参照すれば当業者にとって明白である。従って、添付の
特許請求の範囲はあらゆるこれらの変形及び組合せを包
含することを意図する。
【図１】本発明に従って形成されるメタル・ポリ・ゲー
ト・トランジスタの断面図。
ト・トランジスタの断面図。
【図２】図１のメタル・ポリ・ゲート構造体の種々な製
造段階の断面図。
造段階の断面図。
【図３】図１のメタル・ポリ・ゲート構造体の種々な製
造段階の断面図。
造段階の断面図。
【図４】図１のメタル・ポリ・ゲート構造体の種々な製
造段階の断面図。
造段階の断面図。
【図５】図１のメタル・ポリ・ゲート構造体の種々な製
造段階の断面図。
造段階の断面図。
１００ トランジスタ １０２ 基板 １０４ 絶縁領域 １０６ ソース／ドレイン領域 １０８ ゲート誘電体 １１０ ゲート電極 １１２ シリコン層 １１４ 障壁体層 １１６ 金属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダーク エヌ．アンダーソン アメリカ合衆国 テキサス州プラノ，メイ プル リーフ ドライブ 2117 (72)発明者 ジョージ エイ．キットル アメリカ合衆国 テキサス州プラノ，ウイ ッカム コート 2701 (72)発明者 フン − リアン ツァイ アメリカ合衆国 テキサス州ダラス，パン ザー リッジ 10215
Claims (10)
- 【請求項１】 集積回路を製造する方法であって、 半導体基板上に誘電体層を形成し、 誘電体層上にシリコン層を形成し、 化学的蒸着（ＣＶＤ）プロセスを用いて、シリコン層上
に金属窒化物層を堆積させ、 前記金属窒化物層を熱処理して前記金属窒化物層が前記
シリコン層と反応させ、熱的に安定な障壁体層を形成
し、 前記障壁体層上に金属層を形成する工程を含む方法。 - 【請求項２】 請求項１に記載の方法であって、前記金
属窒化物層を堆積させる工程の前に、前記シリコン層を
窒化する工程を更に含む方法。 - 【請求項３】 請求項１に記載の方法であって、前記金
属窒化物層は窒化タングステンを含む方法。 - 【請求項４】 請求項１に記載の方法であって、前記金
属窒化物層はタングステンを含む方法。 - 【請求項５】 請求項１に記載の方法であって、金属窒
化物層を堆積させる前記工程と金属層を堆積させる工程
は、同じチャンバで実行される方法。 - 【請求項６】 請求項１に記載の方法であって、 前記金属、障壁体、及びシリコン層をパターニング及び
エッチングしてゲート電極を形成し、 前記ゲート電極及び半導体基板を選択的に酸化させて、
エッチング・ダメージを軽減し、ゲート酸化物の完全性
を改善し、前記金属及び障壁体層は酸化されない工程を
更に含む方法。 - 【請求項７】 請求項１に記載の方法であって、前記金
属窒化物層を形成する前記工程は、以下のプロセス・パ
ラメータ：2から10sccmの範囲の流量でＷＦ6を流し、10
0から2000sccmの範囲の流量でＨ2を流し、50から1000sc
cmの範囲の流量でＮ2を流し、0から2000sccmの範囲の流
量でＡｒを流し、250から500℃の範囲のサセプタ温度を
用い、0.5から10torrの範囲のリアクタ圧力を用い、及
び150から500ワットの範囲のプラズマ電力を用いるこ
と、を含む方法。 - 【請求項８】 請求項１に記載の方法であって、前記金
属窒化物層を形成する前記プロセスは、以下のプロセス
・パラメータ：約3sccmの流量のＷＦ6、約30sccmの流量
のＮ2、約500sccmの流量のＨ2、約700sccmの流量のＡ
ｒ、約360℃のサセプタ温度、約5torrのリアクタ圧力、
約375ワットのＲＦ電力、及び約10秒の蒸着時間、を含
む方法。 - 【請求項９】 請求項１に記載の方法であって、前記金
属窒化物層を熱処理する前記プロセスは、15から120秒
の範囲の間、800から950℃の範囲の温度で急速熱アニー
ルする工程を含む方法。 - 【請求項１０】 請求項１に記載の方法であって、前記
金属窒化物層を熱処理する前記工程は、5から30分の範
囲の間、700から950℃の範囲の温度で不活性雰囲気中で
ファーネス・アニールする工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US6155797P | 1997-10-07 | 1997-10-07 | |
| US061557 | 1997-10-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233451A true JPH11233451A (ja) | 1999-08-27 |
Family
ID=22036537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10321238A Pending JPH11233451A (ja) | 1997-10-07 | 1998-10-07 | 安定した低抵抗のポリ・メタル・ゲート電極を製造するためのｃｖｄに基くプロセス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6187656B1 (ja) |
| EP (1) | EP0908934B1 (ja) |
| JP (1) | JPH11233451A (ja) |
| DE (1) | DE69840399D1 (ja) |
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| JP2001267551A (ja) * | 2000-03-16 | 2001-09-28 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US6303483B1 (en) | 2000-06-30 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6774442B2 (en) | 2000-07-21 | 2004-08-10 | Renesas Technology Corp. | Semiconductor device and CMOS transistor |
| US6800543B2 (en) | 2001-11-29 | 2004-10-05 | Elpida Memory, Inc. | Semiconductor device having a low-resistance gate electrode |
| US6861319B2 (en) | 2002-02-01 | 2005-03-01 | Elpida Memory, Inc. | Gate electrode and method of fabricating the same |
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| US6975007B2 (en) | 2002-12-11 | 2005-12-13 | Renesas Technology Corp. | Semiconductor device including a polysilicon, barrier structure, and tungsten layer electrode |
| US7078747B2 (en) | 2003-10-06 | 2006-07-18 | Elpida Memory, Inc. | Semiconductor device having a HMP metal gate |
| KR100631937B1 (ko) * | 2000-08-25 | 2006-10-04 | 주식회사 하이닉스반도체 | 텅스텐 게이트 형성방법 |
| KR100632618B1 (ko) * | 2000-06-30 | 2006-10-09 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| KR100844940B1 (ko) | 2006-12-27 | 2008-07-09 | 주식회사 하이닉스반도체 | 다중 확산방지막을 구비한 반도체소자 및 그의 제조 방법 |
| JP2008166770A (ja) * | 2006-12-27 | 2008-07-17 | Hynix Semiconductor Inc | 多重拡散防止膜を備える半導体素子 |
| US7504698B2 (en) | 2005-06-21 | 2009-03-17 | Elpida Memory, Inc. | Semiconductor device and manufacturing method thereof |
| US7675119B2 (en) | 2006-12-25 | 2010-03-09 | Elpida Memory, Inc. | Semiconductor device and manufacturing method thereof |
| JP2026027338A (ja) * | 2019-01-28 | 2026-02-18 | ラム リサーチ コーポレーション | 金属膜の蒸着 |
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| US7262130B1 (en) * | 2000-01-18 | 2007-08-28 | Micron Technology, Inc. | Methods for making integrated-circuit wiring from copper, silver, gold, and other metals |
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-
1998
- 1998-10-07 JP JP10321238A patent/JPH11233451A/ja active Pending
- 1998-10-07 DE DE69840399T patent/DE69840399D1/de not_active Expired - Lifetime
- 1998-10-07 US US09/167,951 patent/US6187656B1/en not_active Expired - Lifetime
- 1998-10-07 EP EP98308170A patent/EP0908934B1/en not_active Expired - Lifetime
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|---|---|
| EP0908934A3 (en) | 1999-08-04 |
| US6187656B1 (en) | 2001-02-13 |
| DE69840399D1 (de) | 2009-02-12 |
| EP0908934B1 (en) | 2008-12-31 |
| EP0908934A2 (en) | 1999-04-14 |
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