JPH11233609A

JPH11233609A - 半導体装置及びその製造方法

Info

Publication number: JPH11233609A
Application number: JP10031468A
Authority: JP
Inventors: Katsuyuki Hotta; 勝之堀田; Takashi Kuroi; 隆黒井; Maiko Sakai; 舞子酒井; Hiromichi Kobayashi; 裕通小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-02-13
Filing date: 1998-02-13
Publication date: 1999-08-27
Also published as: TW421846B; DE19843160A1; US6150233A; KR100295387B1; DE19843160B4; KR19990071384A

Abstract

(57)【要約】【課題】低コスト且つ有効な製造方法により、半導体
基板表面及び溝型素子分離の平坦化を図る。【解決手段】シリコン基板１の表面１Ｓ上に、下敷シ
リコン酸化膜２と多結晶シリコン膜５とを順次に形成す
る。異方性エッチングにより、多結晶シリコン膜５及び
下敷酸化膜２を開口し、半導体基板１の内部に至る溝２
１を形成する。ＨＤＰ−ＣＶＤ法により形成されるシリ
コン酸化膜１１を溝２１の内部に埋め込む。素子分離領
域２０のシリコン酸化膜１１の表面上にのみレジスト４
１を形成する。レジスト４１をマスクとして、ドライエ
ッチング法により、活性領域３０上のシリコン酸化膜１
１を除去する。レジスト４１を除去した後、ドライエッ
チング法により、多結晶シリコン膜５のみを除去する。
下敷酸化膜２を、フッ酸を用いるウエットエッチングに
より除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法及び当該方法により製造される半導体装置に関す
るものであり、特に、溝型の素子分離構造を有する半導
体基板上の膜の平坦化技術に関する。

【０００２】

【従来の技術】半導体集積回路は、その動作時において
個々の素子を完全に独立して制御するために、各素子間
の電気的な干渉を無くす必要がある。このため、半導体
集積回路では、素子分離領域を有する素子分離構造が採
用され、かかる素子分離構造を形成する方法の一つとし
て、トレンチ分離法が広く知られており、数々の改良法
が提案されている。

【０００３】トレンチ分離法は、基板の表面からその内
部に向けてトレンチを形成し、内部に誘電体を充填する
方法である。この方法は、ＬＯＣＯＳ法による素子分離
構造で見られるバーズビークがほとんど発生せず、ま
た、ＬＯＣＯＳ法による素子分離構造よりも形成に必要
な基板表面上の面積が小さいため、半導体集積回路の微
細化を推進する上で好適な方法として、今後更に微細化
が進む半導体集積回路において不可欠な素子分離方法で
あるといえる。

【０００４】トレンチ分離法によって素子分離を実現す
るためには開口幅の小さいトレンチ内部に隙間（シー
ム）を生じることなく、誘電体を埋込むことが必要であ
る。かかる要求に応える優れた方法の一つとして、ＨＤ
Ｐ（ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍａ）−ＣＶＤ
（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法のようなエッチングと成膜とを同時に行う成膜法
がある。以下の説明では、ＨＤＰ−ＣＶＤ法をその一例
として用いることにする。

【０００５】ＨＤＰ−ＣＶＤ法を用いてトレンチ内部へ
誘電体の埋め込みを行う方法には、従来の減圧ＣＶＤ法
等の方法と比較して、以下のような特徴がある。まず、
（ａ）素子分離領域に形成される膜は、素子分離幅、即
ち、トレンチの開口幅に依存することなく、同じ膜厚で
ほぼ平坦に埋込むことができる。一方、（ｂ）各素子が
形成される活性領域上に堆積する膜の断面形状は、活性
領域幅に依存し、三角形もしくは台形の突起部が形成さ
れる。この突起部の斜面は活性領域端より基板面に対し
て約４５゜の傾斜角で形成される。このため、成膜され
る膜厚の２倍以上の幅をもつ、活性領域などでは台形状
となる。

【０００６】さて、上述のような素子分離構造の形成を
含めて、微細化・多層化した集積回路の製造工程におい
て、写真製版工程におけるフォーカスマージンの縮小
や、エッチング工程でのオーバーエッチング量の縮小に
伴い、基板上に形成される各層の平坦性を確保が重要で
ある。このため、上述の突起部を除去して、トレンチ分
離構造が形成された後の基板の最上面を平坦にするため
に、ＣＭＰ法による平坦化が広く実施されている。

【０００７】ここで、図２２〜図２６に示す縦断面図を
用いて、上述した従来の半導体装置の製造方法について
説明する。

【０００８】まず、半導体基板１０１の一方の表面上
に、シリコン酸化膜１０２、シリコン窒化膜１０３を順
次に形成する。

【０００９】次に、写真製版パターンをマスクとして、
図２２に示すように、シリコン窒化膜１０３の表面から
基板１０１の内部に至る所定の深さの溝（トレンチ）１
２１を、ドライエッチング法により形成する。

【００１０】続いて、ＨＤＰ−ＣＶＤ法を用いて、図２
３に示すように、素子分離領域１２０であるトレンチ１
２１の内部、及び、トレンチ１２１以外の領域から成る
活性領域１３０上に、シリコン酸化膜１１１を堆積し、
トレンチ１２１の内部に該シリコン酸化物１１１を埋込
む。なお、素子分離領域１２０及び活性領域１３０につ
いて特に区別する必要がある場合は、図２２に示すよう
に、素子分離領域１２０Ａ，１２０Ｃ，１２０Ｅ及び活
性領域１３０Ｂ，１３０Ｄ，１３０Ｆのように参照符号
の後ろにアルファベットを付す。また、素子分離領域１
２０内及び活性領域１３０内の構成要素についても、そ
の構成要素が属する領域の参照符号の後ろに付したアル
ファベットを、その構成要素の参照符号の後ろに付し、
その構成要素の帰属関係を区別する。図２３以降も同様
の表記方法を採用する。

【００１１】次に、シリコン窒化膜１０３をその研磨の
ストッパ膜（ハードマスク層）とするＣＭＰ法によっ
て、シリコン窒化膜１０３上のシリコン酸化膜１１１を
除去し、その後、図２４に示すように、トレンチ１２１
の内部に、上記シリコン酸化膜１１１より成る埋込酸化
物１１１を形成する。

【００１２】次に、熱リン酸処理により、図２５に示す
ように、シリコン窒化膜１０３を除去し、続いて、フッ
酸処理によりシリコン酸化膜１０２を除去して、図２６
に示す溝型（トレンチ）素子分離構造を完成する。

【００１３】

【発明が解決しようとする課題】上述の従来の溝型素子
分離の形成方法は、以下に述べるような問題点を有して
いる。（問題点１）即ち、ＣＭＰ法は、被研磨表面の全
面に対して均一に研磨する加工方法であるため、図２３
に示すシリコン酸化膜１１１のような凹凸の差が大きい
表面層に対してＣＭＰ法により研磨する場合、シリコン
窒化膜１０３上のシリコン酸化膜１１１のうち膜厚が最
も大きい部分、例えば、図２３におけるシリコン酸化膜
１１１Ｆに応じた研磨量を設定すると、シリコン窒化膜
１０３上のシリコン酸化膜１１１のうち膜厚が最も小さ
い部分、例えば、図２３におけるシリコン酸化膜１１１
Ｂでは、図２４に示すように、本来ストッパ膜として機
能するシリコン窒化膜１０３をも研磨することになる。
従って、ＣＭＰ法を用いた平坦化方法では、研磨後の埋
込酸化物１１１の形状が、図２４に示すように、上記パ
ターンに依存することとなり、埋込酸化物１１１の高さ
（トレンチ１２１の底部から埋込酸化物１１１の最上面
までの距離）が、図２６に示すように、基板１０１の表
面内で均一にならないという問題点が生じる。

【００１４】ところで、既述したように、ＨＤＰ−ＣＶ
Ｄ法のようなエッチングと成膜とを同時に行う成膜法
は、開口幅の小さいトレンチに対しても、その内部に隙
間（シーム）を生じることなく、シリコン酸化膜１１１
を、同じ膜厚で、ほぼ平坦に埋込むことができる成膜方
法であるため、今後微細化が一層進む半導体装置の製造
には、ＨＤＰ−ＣＶＤ法のようなエッチングと成膜とを
同時に行う成膜法は不可欠な成膜技術である。このた
め、ＨＤＰ−ＣＶＤ法を用いて成膜した埋込酸化膜１１
１を上記の問題点を生じさせることなく、平坦化するこ
とが望まれる。

【００１５】上記問題点に対する解決策の一つとして、
米国特許第５４９８５６５号の明細書には、エッチング
とＣＭＰ法とを組み合わせて、ＨＤＰ−ＣＶＤ法により
形成したシリコン酸化膜を平坦化する方法を提案してい
る。この平坦化方法は、ＣＭＰ法による研磨の前に、写
真製版法とエッチング法を用いて予め研磨対象面の凹凸
をＣＭＰ法による研磨能力範囲内にまで、ある程度の平
坦化処理をしておくものである。しかしながら、この先
行技術ではエッチング法とＣＭＰ法という２つのプロセ
スを組み合わせるため、従来のＣＭＰ法だけによる平坦
化方法よりも、平坦化プロセスが複雑になるという難点
もある。

【００１６】（問題点２）また、従来の溝型素子分離の
形成方法では、ＣＭＰ法という高価なプロセスを用いて
いるため、デバイス単価が高くなるという弊害がある。

【００１７】以上の問題点１及び２を解消して、ＣＭＰ
法を用いずに、ＨＤＰ−ＣＶＤ法によって成膜した埋込
酸化膜を平坦化する方法が望まれている。

【００１８】本発明は、上記のような問題点を解消する
ためになされたものであり、ＨＤＰ−ＣＶＤ法により成
膜した膜に対して、低コストな平坦化方法を提供するこ
とにより、ウエハ（基板）の全面内で均一な形状（高
さ）を有する溝型（トレンチ）素子分離構造の形成方法
を提供することを、第１の目的とする。

【００１９】更に、本発明は、上記第１の目的の実現と
同時に、溝型（トレンチ）素子分離構造を有する半導体
装置を高い歩留まりで達成する半導体装置の製造方法を
提供することを、第２の目的とする。

【００２０】更に、本発明は、上記第１及び第２の目的
の実現と同時に、その安定動作が達成される、超微細化
・高集積化された、溝型（トレンチ）素子分離構造を有
する半導体装置を提供することを、その第３目的とす
る。

【００２１】更に、本発明は、新規なトレンチの構造を
提供することを、その第４目的とする。

【００２２】

【課題を解決するための手段】（１）請求項１記載の発
明に係る半導体装置の製造方法は、半導体基板の一方の
表面上に、少なくとも一層の膜より成るハードマスク層
を形成する第１工程と、前記ハードマスク層の表面内の
所定領域から前記半導体基板の一部をエッチングして、
素子分離領域を成す溝と、前記素子分離領域以外の領域
から成る活性領域とを前記半導体基板内部に形成する第
２工程と、前記ハードマスク層の前記表面上及び前記溝
の内部に、エッチングと成膜とを同時に行う成膜法によ
り誘電体を堆積して、前記溝の前記内部に前記ハードマ
スク層の前記表面と同じ高さまで前記誘電体を埋め込む
第３工程と、少なくとも前記素子分離領域上の前記誘電
体の表面上にレジストを形成する第４工程と、前記レジ
ストをマスクとして、前記レジストが形成されていない
前記活性領域上の前記誘電体を除去する第５工程と、前
記レジスト及び前記ハードマスク層を順次に除去する第
６工程とを備えることを特徴とする。

【００２３】（２）請求項１記載の半導体装置の製造方
法であって、前記ハードマスク層のうち少なくとも一層
は、前記誘電体のドライエッチングに対してエッチング
されにくい膜を用い、前記第５工程は、ドライエッチン
グ法によって前記誘電体の除去を行なう工程を備えるこ
とを特徴とする。

【００２４】（３）請求項３記載の発明に係る半導体装
置の製造方法は、請求項２記載の半導体装置の製造方法
であって、前記ハードマスク層のうち少なくとも一層
は、非単結晶シリコン膜であることを特徴とする。

【００２５】（４）請求項１ないし３のいずれかに記載
の半導体装置の製造方法であって、前記第４工程は、前
記活性領域上の前記誘電体上であって、アライメントマ
ージンに相当する距離で与えられる範囲内だけ張り出す
ように、前記素子分離領域端から前記活性領域側に向け
て、前記レジストを形成する工程を備え、前記第６工程
は、前記レジストを除去した後、前記ハードマスク層を
除去する前に、フッ酸によって前記誘電体をエッチング
する工程を備えることを特徴とする。

【００２６】（５）請求項４記載の半導体装置の製造方
法であって、前記ハードマスク層の膜厚は、前記アライ
メントマージンの２倍の値よりも厚いことを特徴とす
る。

【００２７】（６）請求項４記載の半導体装置の製造方
法であって、隣接する前記レジスト間の距離が該半導体
装置の最小デザイン寸法以下となる場合は、前記第４工
程は、隣接する前記レジスト間の領域上の、前記誘電体
の前記表面上にも前記レジストを形成する工程を備える
ことを特徴とする。

【００２８】（７）請求項７記載の発明に係る半導体装
置の製造方法は、請求項６記載の半導体装置の製造方法
であって、前記ハードマスク層の膜厚を、前記アライメ
ントマージンの２倍の値、又は、前記アライメントマー
ジンの値と前記最小デザイン寸法の２分の１の値との合
計の値のうち、いずれか大きい値よりも十分厚く形成す
ることを特徴とする。

【００２９】（８）請求項８記載の発明に係る半導体装
置は、請求項１ないし７のいずれかに記載の半導体装置
の製造方法により製造されることを特徴とする。

【００３０】（９）請求項９記載の発明に係る半導体装
置は、半導体基板と、それぞれが前記半導体の一方の表
面からその内部に向けて所定の深さだけ形成されて、前
記半導体基板内部に素子分離領域を形成する複数の溝
と、少なくとも前記半導体基板の前記一方の表面の高さ
まで前記複数の溝のそれぞれの内部に隙間なく埋め込ま
れた複数の誘電体とを備え、前記複数の誘電体のそれぞ
れの頂上部は平坦であり、前記複数の誘電体のそれぞれ
の前記頂上部の高さは互いに均一であることを特徴とす
る。

【００３１】

【発明の実施の形態】（着眼点）上述のＨＤＰ−ＣＶＤ
法のようなエッチングと成膜とを同時に行う成膜法によ
り堆積した膜に対して、ＣＭＰ法のみを用いて平坦化を
図る従来の技術の他に、かかる膜に対して、エッチン
グ法とＣＭＰ法とを組み合わせた平坦化方法がある。
かかる技術としては、米国特許第５４９８５６５号の
明細書に開示されている。この先行技術は、ＣＭＰ法
による研磨の前に、写真製版法とエッチング法とを用い
て予め研磨対象面の凹凸をＣＭＰ法による研磨能力範囲
内にまで、ある程度の平坦化処理をしておくものであ
る。従って、この先行技術は、ＣＭＰ法の研磨特性を
基本にして、部分的に改良しようとする思想である。し
かも、かかるドライエッチング法とＣＭＰ法とを組み合
わせた方法は、ＨＤＰ−ＣＶＤ法以外の成膜方法、例え
ば、従来の減圧ＣＶＤ法により形成されるシリコン酸化
膜の研磨に対しても用いられている技術である（特開平
３−１４８１５５号公報（米国特許第５，００６，４８
２）参照）。

【００３２】これに対して、本発明に係る半導体装置の
製造方法は、ＣＭＰを用いることなく、従来のＣＭＰ法
のみによる平坦化技術及びエッチング法とＣＭＰ法と
を組み合わせた上記平坦化技術よりも、より平坦で且
つより均一な素子分離構造を実現すべく、本願発明者の
研究の末に得られたものである。即ち、ＣＭＰ法を用い
ないという考え方を出発点として、それに代わるべき、
より有利な平坦化技術を求めて、本発明者は、以下に述
べる方法を導出しうるに至った。従って、以下に述べる
本発明は、上記両従来技術及びとは、その技術思想
の根本を異にするものである。この点において、本発明
は、平坦化の要望に応えるために昨今用いられているＣ
ＭＰ法を利用した技術の流れに、一見退行するように見
えるが、以下に述べる実施の形態１及び２の説明によ
り、本実施の形態に係る半導体の製造方法は、上記従来
技術及びのいずれと比較しても、より低コストな方
法であり平坦且つより均一な素子分離構造を得ることが
できる技術であることが、明らかとなるであろう。

【００３３】（実施の形態１）図１〜図７に示す縦断面
図は、実施の形態１に係る半導体装置の製造工程を示す
図であり、これらの図を用いて、以下に、本実施の形態
１に係る半導体装置の構造及びその製造方法についての
詳しい説明をする。

【００３４】（第１工程）まず、例えばシリコンを母材
とする、半導体基板１の一方の表面１Ｓ上に、例えば熱
酸化法により１０〜５０ｎｍ程度の膜厚のシリコン酸化
膜２（以下、「下敷酸化膜２」とも称す）を形成し、続
いて、該シリコン酸化膜２の表面上に、５０〜３００ｎ
ｍ程度の膜厚の多結晶シリコン膜５を形成する。

【００３５】ここで、下敷酸化膜２と多結晶シリコン膜
５のそれぞれは、後述する、ドライエッチングに対する
ストッパ膜（ハードマスク）として機能するため、以下
の説明において、下敷酸化膜２と多結晶シリコン膜５と
をあわせて、１つの「ハードマスク層６」と呼ぶ。

【００３６】（第２工程）次に、写真製版パターンをマ
スクとする異方性エッチングにより、図１に示すよう
に、素子分離領域２０（２０Ａ，２０Ｃ，２０Ｅ）とな
る領域の多結晶シリコン膜５及び下敷酸化膜２を開口
し、半導体基板１の表面１Ｓからその内部に向かって、
１００〜５００ｎｍ程度の深さの溝（以下、「トレン
チ」とも称す）２１（２１Ａ，２１Ｃ，２１Ｅ）を形成
する。

【００３７】これにより、図１に示すように、半導体基
板１内に複数の領域２０Ａ，２０Ｃ，２０Ｅより成る素
子分離領域２０と、複数の領域３０Ｂ，３０Ｄ，３０Ｆ
より成る活性領域３０とが形成される。

【００３８】ここで、素子分離領域２０及び活性領域３
０とは、半導体基板１の表面１Ｓ上の平面的な領域のみ
ならず、上記表面１Ｓから半導体基板１の厚み方向の
（３次元の）領域をも含む概念とする。従って、半導体
基板１は素子分離領域２０及び活性領域３０の２つ領域
に区画されることになるため、以下の説明では素子分離
領域２０以外の領域とは、活性領域を意味する。

【００３９】なお、素子分離領域２０及び活性領域３０
について特に区別する場合は、図１に示すように、素子
分離領域２０Ａ，２０Ｃ，２０Ｅ及び活性領域３０Ｂ，
３０Ｄ，３０Ｆのように、参照符号の後ろにアルファベ
ットを付す。また、素子分離領域２０内及び活性領域３
０内の構成要素も、その構成要素が属する領域の参照符
号の後ろに付されたアルファベットを、その構成要素の
参照符号の後ろに付し、その構成要素の区別を明らかに
する。図２以降においても、同様に表記する。

【００４０】（第３工程）次に、図２に示すように、例
えばＨＤＰ（ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍ
ａ）−ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐ
ｏｓｉｔｉｏｎ）法のようなエッチングと成膜とを同時
に行う成膜法により、多結晶シリコン膜５の表面上及び
トレンチ２１の内部にシリコン酸化膜１１を堆積し、こ
れにより、トレンチ２１の内部に当該シリコン酸化膜１
１（埋込酸化物１１Ａ、１１Ｃ，１１Ｅ）を埋め込む。
即ち、トレンチ２１の内部に当該シリコン酸化膜１１
Ｂ、１１Ｄ、１１Ｅを、多結晶シリコン５の表面の高さ
まで充填する。このとき、多結晶シリコン膜５上に形成
されるシリコン酸化膜１１の膜厚の最大値は、多結晶シ
リコン膜５の膜厚とシリコン酸化膜２の膜厚とトレンチ
２１の半導体基板１の表面１Ｓからの深さ（高さ）との
合計（１６０〜８５０ｎｍ程度）に相当する。なお、以
下、シリコン酸化膜１１の成膜にはＨＤＰ−ＣＶＤ法を
用いた場合を例として説明する。

【００４１】なお、トレンチ２１の内部に埋め込まれた
シリコン酸化膜１１を、以下、特に、「埋込酸化物１
１」とも称す。

【００４２】かかる埋込（シリコン）酸化膜１１は素子
分離の機能、即ち、隣接する活性領域内のそれぞれに形
成された素子間の電気的な干渉を無くする機能を果た
す。かかる機能から捉えれば、トレンチ２１の内部に
は、誘電体を埋め込めば良く、シリコン酸化膜以外に
も、例えばＨＤＰ−ＣＶＤ法により形成される、シリコ
ンオキシナイトライド（ＳｉＯＮ）膜や窒化シリコン膜
等の誘電体であってもよい。

【００４３】ここで、エッチングと成膜とを同時に行う
成膜法の一例であるＨＤＰ−ＣＶＤ法について簡単に説
明する。この成膜方法は、高密度プラズマを用いること
により、成膜とエッチングとを同時に行う成膜方法であ
る。このＨＤＰ−ＣＶＤ法によれば、高アスペクト比の
トレンチに対して、隙間（シーム）を生じることなく、
シリコン酸化物を埋め込むことができるという特徴は既
述の通りである。ＨＤＰ−ＣＶＤ法についての更に詳し
い説明は、例えば、Solid State Technology(April 199
6)の６３頁〜７３頁に見ることができる。

【００４４】（第４工程）次に、図３に示すように、シ
リコン酸化膜１１の表面全面に、レジスト４１Ｓを形成
し、続いて、写真製版法によりレジスト４１Ｓをパター
ニングし、図４に示すように、溝型素子分離領域となる
全ての埋込酸化膜１１（１１Ａ，１１Ｃ，１１Ｅ）の表
面上にのみレジスト４１（４１Ａ，４１Ｃ，４１Ｅ）を
形成する。

【００４５】（第５工程）次に、図４のレジスト４１を
マスクとして、例えばＣＦ₄ガスを用いるドライエッチ
ング法により、レジスト４１が形成されていない領域上
のすべてのシリコン酸化膜１１を除去する（図５参
照）。この際、多結晶シリコン膜５はシリコン酸化膜１
１に対するエッチング選択比が十分に高いため、それ自
身はほとんどエッチングされない。このように、多結晶
シリコン膜５は、シリコン酸化膜１１のドライエッチン
グにおけるハードマスク（ストッパ膜）として機能して
おり、多結晶シリコン５はシリコン酸化膜１１のドライ
エッチングに対してエッチングされにくい、上記ハード
マスク層６の内の少なくとも一つの層を成している。な
お、多結晶シリコン膜５以外の非単結晶シリコン膜、例
えば、アモルファス・シリコン膜を用いてもよい。

【００４６】（第６工程）次に、図５のレジスト４１を
全て除去した後、例えばＣｌ₂ガスを用いるドライエッ
チング法により、多結晶シリコン膜５のみを除去する
（図６参照）。この際、上記第５工程とは逆に、シリコ
ン酸化膜２、従って、下敷酸化膜２が多結晶シリコン５
のドライエッチング時のハードマスク（ストッパ膜）と
して機能する。

【００４７】このように、多結晶シリコン５及び下敷酸
化膜２は、それぞれ第５工程及び第６工程におけるドラ
イエッチングのハードマスク（ストッパ膜）として機能
している。以上のことから、第１工程は、活性領域３０
（図１参照）上のシリコン酸化膜１１の選択的除去にハ
ードマスクとして機能する層を含む、ハードマスク層６
の形成工程であると、考えることができる。

【００４８】さらに、図６に示す下敷酸化膜であるシリ
コン酸化膜２を、フッ酸を用いるウエットエッチングに
より除去することにより、図７に示す、シリコン酸化膜
１１より成る楔状の素子分離誘電体がトレンチ２１の内
部に形成される。なお、以下、埋込酸化膜１１を「楔型
素子分離誘電体１１」とも呼ぶ。

【００４９】以上の工程により得られる、素子分離構造
を有する半導体装置は、シリコン酸化膜１１よりなる素
子分離誘電体の頂上部及び半導体基板１の一方の表面１
Ｓはそれぞれ、従来のＣＭＰ法により平坦化される素子
分離誘電体及び半導体表面と比較して、良好な平坦性を
有している。更に、半導体基板内の複数の素子分離誘電
体について、半導体基板１の上記表面１Ｓから素子分離
誘電体（シリコン酸化膜１１）の頂上部までの高さは、
従来のＣＭＰ法により平坦化される素子分離と比較し
て、より均一である。

【００５０】（実施の形態１の効果）以上のように、本
実施の形態１に係る半導体装置の製造方法によれば、素
子分離領域２０内のシリコン酸化膜１１の表面上をレジ
スト４１で被覆した上で、活性領域３０内に露出した、
シリコン酸化膜１１のみをドライエッチングすると共
に、そのドライエッチング時に、多結晶シリコン膜５が
ストッパ膜として機能するため、従来のＣＭＰ法による
シリコン酸化膜１１１（図２参照）の研磨において、図
２４に示すように、ストッパ膜（図２４におけるシリコ
ン窒化膜１０３）までもが研磨されてしまうというよう
な事態は発生しない。従って、多結晶シリコン膜５が
消失したり、半導体基板１の一部がエッチングされるよ
うな事態を発生させることなく、必要十分な量のシリコ
ン酸化膜１１のエッチングが可能となる。

【００５１】一方、ＨＤＰ−ＣＶＤ法のようなエッチン
グと成膜とを同時に行う成膜法の成膜特性から、素子分
離領域２０内のトレンチ２１の幅に依存することなく、
且つ、隙間（シーム）を生じることなく、トレンチ２１
の内部に同じ膜厚のほぼ平坦なシリコン酸化物１１を埋
込むことができるため、トレンチ２１の内部に形成され
る埋込酸化物１１の膜厚は、活性領域３０及び素子分離
領域２０から成る、半導体基板１の表面１Ｓ上に形成さ
れる（平面的）パターンに全く依存しない。従って、図
７に示すように、半導体基板１内に埋め込まれた埋込酸
化物１１の高さ（半導体基板１の表面１Ｓから埋込酸化
膜１１の頂上部（最上面）までの距離、又は、トレンチ
２１の底部から埋込酸化膜１１の頂上部（最上面）まで
の距離）のバラツキは、従来のＣＭＰ法を用いる研磨に
より得られる埋込酸化物１１１（図２６参照）と比較し
て、十分に小さいため、素子分離領域２０の平坦性は
良好である。

【００５２】加えて、活性領域３０及び素子分離領域２
０の平坦化工程にＣＭＰ法を用いないため、ＣＭＰ法に
起因して生じていた既述の問題点は生じない。従って、
活性領域３０内の半導体基板１の表面１Ｓの平坦性も
極めて良好である。

【００５３】上記及びの効果により、活性領域３０
内の半導体基板１の表面１Ｓ上の又は素子分離誘電体で
ある埋込酸化物１１の上に形成される層間絶縁膜や電極
配線層等の平坦性も良好となるため、本実施の形態１に
係る半導体装置の製造方法は、多層化配線構造を有する
半導体装置の製造に好適であると言える。

【００５４】以上のように、ＣＭＰ法が有する平坦化の
不均一性や不安定性という問題点を回避できるため、
上記半導体装置の歩留まりの一層の向上が可能になる。
更に、高価なＣＭＰ法を用いる必要が無いので、プロ
セスのコストの低減化が可能となる。更に、エッチン
グ法とＣＭＰ法を組み合わせた方法により上記シリコン
酸化膜１１の平坦化を図る先行技術（米国特許第５４９
８５６５号）と比較して、ＣＭＰ法を用いないので、プ
ロセスが単純になり、工程管理コストの削減が可能であ
る。

【００５５】以上の効果〜により、本実施の形態１
に係る半導体装置の製造方法は、その動作が安定な、超
微細化・高集積化された半導体装置の低コストで実現で
きる製造方法である。

【００５６】（実施の形態２）以下に述べる実施の形態
２に係る半導体装置の製造方法は、基本的には、実施の
形態１に係る半導体装置の製造方法と同様の考え方に基
づくものであるが、本実施の形態２に係る製造方法は、
後述するように、レジストの写真製版工程における位置
合わせ精度に応じた製造方法である点において、より好
ましい形態である。

【００５７】以下、図８〜図１４に示す製造工程の縦断
面図を用いて、本実施の形態２に係る半導体装置の構造
及びその製造方法について、実施の形態１に係る製造方
法との相違点を中心に説明する。なお、実施の形態１に
係る構成要素と同一の要素には、同一の参照符号を付し
ている。

【００５８】また、実施の形態１と同様に、図８に示
す、素子分離領域２０及び活性領域３０に対して、素子
分離領域２０Ａ，２０Ｃ，２０Ｅ及び活性領域３０Ｂ，
３０Ｄ，３０Ｆのように表記する。更に、素子分離領域
２０内及び活性領域３０内の構成要素についても、同様
の表記方法を用い、この点は、図９以降においても同様
である。

【００５９】（第１工程）まず、例えばシリコンを母材
とする、半導体基板１の一方の表面１Ｓ上に、例えば熱
酸化法により１０〜５０ｎｍ程度の膜厚のシリコン酸化
膜２（以下、「下敷酸化膜２」とも呼ぶ）を形成し、続
いて、このシリコン酸化膜２の表面上に、所定の値より
も大きい膜厚の多結晶シリコン膜１５を形成する。ここ
で、所定の値とは、「当該半導体装置のアライメントマ
ージン（考えられるアライメントずれの最大値に相当す
る量。以下、その値をａとする）の２倍の値（２ａ）」
と「アライメントマージンａと最小デザイン寸法（以
下、その値をｒとする）の２分の１との合計の値（ａ＋
ｒ／２）」のうち、いずれか大きい方の値に相当する膜
厚である。多結晶シリコン膜５の膜厚を、上記のように
規定する理由及びその効果は、後述する。

【００６０】（第２工程）次に、写真製版パターンをマ
スクとする異方性エッチングにより、図８に示すよう
に、素子分離領域２０となる領域の多結晶シリコン膜１
５及び下敷酸化膜２を開口し、半導体基板１の表面１Ｓ
からその内部に向かって、１００〜５００ｎｍ程度の深
さの溝（以下、「トレンチ」とも称す）２１を形成す
る。

【００６１】なお、実施の形態１又は２の半導体装置の
製造方法において、上記トレンチを形成するための異方
性エッチングに対するマスクは、多結晶シリコン５，１
５の表面上に熱酸化法又はＣＶＤ法により形成する、シ
リコン酸化膜を用いても良い。但し、かかる場合には、
以下の点に留意する。まず、マスクとして用いる上記シ
リコン酸化膜のパターニングのために、更に写真製版法
を用いなければならない点である。次に、本実施の形態
２に係る半導体装置の製造方法においては、当該シリコ
ン酸化膜はＨＤＰ−ＣＶＤ法により形成するシリコン酸
化膜１１Ｆ（図９参照）と一体となり、後述のウエット
エッチング工程で、一体のシリコン酸化膜として除去す
る。この時、突起部（図１１における突起部１１Ｔに相
当）の形状が、後述する突起部１１Ｔの形状と異なるた
め、後述するウエットエッチング工程のエッチング量の
規定に変更を加えなければならない点である。

【００６２】（第３工程）次に、図９に示すように、例
えばＨＤＰ−ＣＶＤ法により、多結晶シリコン膜１５の
表面上及びトレンチ２１の内部にシリコン酸化膜１１を
堆積し、当該シリコン酸化膜１１（埋込酸化物１１Ａ，
１１Ｃ，１１Ｅ）を埋め込む。即ち、トレンチ２１の内
部にシリコン酸化膜１１を、多結晶シリコン膜１５の表
面の高さまで充填する。このとき、多結晶シリコン膜１
５上に形成されるシリコン酸化膜１１Ｂ，１１Ｄ，１１
Ｅの膜厚の最大値は、ＨＤＰ−ＣＶＤ法の成膜特性か
ら、多結晶シリコン膜１５の膜厚とシリコン酸化膜２の
膜厚とトレンチ２１の半導体基板１の表面１Ｓからの深
さ（高さ）との合計に相当する。なお、以下、シリコン
酸化膜１１の成膜にはＨＤＰ−ＣＶＤ法を用いた場合を
例として説明する。

【００６３】（第４工程）次に、シリコン酸化膜１１の
表面全面に亘ってレジスト４１Ｓ（図３参照）を形成
し、続いて、写真製版法によりレジスト４１Ｓをパター
ニングし、図１０に示す所定のレジスト４１を形成す
る。ここで、所定の形状のレジスト４１は、図１０に示
すように、アライメントマージンａに相当する距離で与
えられる範囲内だけ、素子分離領域２０の端部から活性
領域３０の側へ張り出した形状として、パターン形成す
る。以下、レジスト４１のうち素子分離領域２０の端部
から活性領域３０側へ張り出した部分を、特に区別する
必要がある場合には、「第２レジスト部分４２」（図１
０参照）と呼ぶ。

【００６４】ただし、微細な活性領域３０、例えば、図
１０の活性領域３０Ｂにおいて、活性領域３０Ｂに隣接
する素子分離領域２０Ａ，２０Ｃの端部から活性領域３
０Ｂの側へ張り出すことにより、活性領域３０Ｂ上に第
２レジスト部分４２が存在することになった結果、活性
領域３０Ｂ内の残った領域の幅ｔが半導体装置の最小デ
ザイン寸法ｒ以下となった場合は、図１０に示すよう
に、活性領域３０Ｂ上の全面にレジスト４１を形成す
る。この時、活性領域３０Ｂ上に第２レジスト部分４２
が存在することになった結果、活性領域３０Ｂ内の残っ
た領域の幅ｔが最小デザイン寸法ｒ以下になった部分
を、特に区別の必要がある場合には、「第３レジスト部
分４３」（図１０参照）と呼ぶことにする。上記第２及
び第３レジスト部分の形成理由及びその効果について
は、後に詳述する。

【００６５】（第５工程）次に、図１０のレジスト４１
をマスクとして、例えばＣＦ₄ガスを用いるドライエッ
チング法により、図１１に示すように、シリコン酸化膜
１１のうちレジスト４１で覆われない部分のシリコン酸
化膜１１を除去し、多結晶シリコン膜１５の表面を露出
させる。この際、多結晶シリコン膜１５自身は、ほとん
どエッチングされないため、実施の形態１と同様に、シ
リコン酸化膜１１のドライエッチングにおけるハードマ
スク（ストッパ膜）として機能し、多結晶シリコン１５
はシリコン酸化膜１１のドライエッチングに対してエッ
チングされにくい、上記ハードマスク層１６の内の一つ
の層を成している。

【００６６】（第６工程）次に、図１１のレジスト４１
を除去した後、図１２に示すようにフッ酸によるウェッ
トエッチング法により、シリコン酸化膜１１Ｂ及び多結
晶シリコン膜１５上の端部に残留するシリコン酸化膜１
１より成る突起部１１Ｔを除去する。このときのエッチ
ング量は、後述するように、半導体装置のアライメント
マージンａの２倍の値（２ａ）、又は、アライメントマ
ージンａと最小デザイン寸法ｒの２分の１との合計の値
（ａ＋ｒ／２）のうち、いずれか大きい方に相当する膜
厚のシリコン酸化膜が十分除去できるように設定する。

【００６７】その後、図１３に示すように例えばＣｌ₂
ガスを用いるドライエッチング法により、多結晶シリコ
ン膜１５を除去する。この際、下敷酸化膜２が多結晶シ
リコン１５のドライエッチング時のハードマスク（スト
ッパ膜）として機能する点は、実施の形態１と同様であ
る。従って、実施の形態１と同様に、上述の本実施の形
態１における第１工程は、活性領域３０上のシリコン酸
化膜１１の選択的除去にハードマスクとして機能する層
を含む、ハードマスク層１６の形成工程であるというこ
とができる。

【００６８】さらに、図１３に示すように下敷酸化膜２
を、フッ酸を用いるウエットエッチングにより除去し
て、シリコン酸化物１１の楔型素子分離誘電体をトレン
チ２１の内部に形成する。

【００６９】（実施の形態２の本質）ここで、図１５〜
図１７を用いて、本発明の実施の形態２に係る半導体装
置の製造方法について、詳細な説明を加えることにす
る。

【００７０】まず、ＨＤＰ−ＣＶＤ法によりシリコン酸
化膜を堆積すると、例えば、図９に示すように、多結晶
シリコン１５の表面上（即ち、図８に示す活性領域３０
上）のシリコン酸化膜１１の断面形状は、既述のよう
に、三角形となる。この突起部１１Ｂ，１１Ｄの断面に
おける斜辺は、活性領域端、即ちハードマスク層１６の
表面（即ち、多結晶シリコン１５の表面）端部より、半
導体基板１の表面１Ｓに対して約４５゜の傾斜角をも
つ。この突起部１１Ｂ，１１Ｄを模式的に示した図１５
において、活性領域幅をｘとすると、その高さはｘ／２
になる。なお、活性領域幅が、成膜されるシリコン酸化
膜１１の膜厚の２倍よりも大きい場合には、例えば、図
９のシリコン酸化膜１１Ｆのように、突起部の断面形状
は台形状となる。

【００７１】次に、図１６は、実施の形態２に係る第５
工程後の半導体装置を示す縦断面図であり、実施の形態
２に係る第５工程の説明図である図１１とは、多結晶シ
リコン１５の幅（つまり、活性領域の幅）が相違する。
図１６においては、活性領域３０Ｄの幅はアライメント
マージン（ａ）の２倍（２ａ）と最小デザイン寸法ｒと
の合計（２ａ＋ｒ）、活性領域３０Ｆの幅は上記（２ａ
＋ｒ）以上である。

【００７２】このとき、活性領域３０上に形成される、
シリコン酸化膜の突起部１１Ｂ，１１Ｄの高さはそれぞ
れ、ｒ／２，（ａ＋ｒ／２）である。従って、かかる突
起部１１のうち、最大の高さを有する突起部１１Ｄは、
その幅がアライメントマージンの２倍（２ａ）と最小デ
ザイン寸法（ｒ）との合計（２ａ＋ｒ）に相当する活性
領域３０Ｄ上に存在することになる。

【００７３】この時、上述の第４工程に従って、図１６
に示すように、かかる活性領域３０Ｂ及び３０Ｄ上全面
を被覆するように、第２及び第３レジスト部分４２，４
３より成るレジスト４１を形成するため、突起部１１
Ｂ，１１Ｄが第５工程でのドライエッチングにより除去
されることはない。

【００７４】一方、（２ａ＋ｒ）以上の幅をもつ活性領
域３０上、例えば、図１６の活性領域３０Ｆ上のシリコ
ン酸化膜１１Ｆ（図９参照）は、上記第５工程でのドラ
イエッチングにより除去されるため、図１６に示す段階
では、露出している多結晶シリコン１５Ｆの表面には、
シリコン酸化膜の突起部は存在しない。しかし、多結晶
シリコン膜１５Ｆの表面上の端部（各周辺から幅ａで与
えられる領域）には、第２レジスト部分４２によりマス
クされた突起部１１Ｔ（高さａ）が残る。

【００７５】このように、図１６に示すレジスト４１を
マスクとした場合は、ドライエッチング後に残る突起部
のうちで、最大の高さを有する突起部は、活性領域３０
Ｄ（幅：２ａ＋ｒ）上に形成される突起部１１Ｄ（高
さ：ａ＋ｒ／２）である。従って、第６工程において、
レジスト４１を除去した後のウエットエッチングでは、
この突起部１１Ｄを除去できるように、エッチング時間
等のプロセスパラメータを設定すればよい。

【００７６】次に、図１７に示すように写真製版工程
（第４工程）において、アライメントが、最大量（アラ
イメントマージンａ）ずれた場合を考える。なお、図１
７では、レジスト４１のパターニングが、図１６に示す
場合に対して、紙面に向かって右側へずれた場合を示し
ている。

【００７７】かかる場合、図１６の場合と同様に、両突
起部１１Ｂ（高さ：ｒ／２），１１Ｄ（高さ：ａ＋ｒ／
２）は、上記の第５工程ではエッチングされない。これ
に対し、多結晶シリコン膜１５Ｆ上のシリコン酸化膜１
１Ｆ（図９参照）のうち、多結晶シリコン膜１５Ｆの表
面上であって、素子分離領域２０Ｅ側の（幅２ａで与え
られる）端部のシリコン酸化膜は第２レジスト部分４２
に被覆されているため、エッチングされずに、突起部１
１Ｔ（高さ：２ａ）として残る。

【００７８】かかる場合には、突起部１１Ｄ（高さ：ａ
＋ｒ／２）と突起部１１Ｔ（高さ：２ａ）とのうち、い
ずれか高い方の突起部を除去できるように、第６工程に
おけるフッ酸によるウェットエッチングのエッチング・
パラメータ（エッチング時間等）を設定する。

【００７９】なお、ＨＤＰ−ＣＶＤ法において、突起部
斜辺の傾斜４５゜とは異なるような成膜条件を用いる場
合でも、同様な幾何学的考察によりウエットエッチング
・パラメータを設定すればよい。

【００８０】一方、第６工程における２回のフッ酸によ
るウエットエッチングにより、素子分離誘電体である埋
込酸化物１１の頂上部もエッチングされるため、これら
２つのエッチング工程後においても、埋込酸化物１１の
頂上部が半導体基板１の表面１Ｓよりも高い位置になる
ように設定する必要がある。このため、本実施の形態２
に係る半導体装置の製造方法の第１工程では、図８に示
す多結晶シリコン膜１５の膜厚を、上記第６工程中の１
回目のエッチング量以上に、即ち、最大突起部の高さ以
上の値に設定する。但し、多結晶シリコン膜１５の膜厚
を最大突起部の高さ以上の値に設定した場合には、トレ
ンチ２１のアスペクト比が高くなり、シリコン酸化膜１
１の成膜に注意する必要があるため、上記多結晶シリコ
ン膜１５の膜厚は、最大突起部の高さに相当する値とす
るのがよい。

【００８１】なお、例えば図１６に示すレジスト４１に
代えて、第２レジスト部分４２を有し、第３レジスト部
分４３のないレジストをマスクとして、シリコン酸化膜
１１をドライエッチング法により除去する場合には、上
記多結晶シリコン膜１５の膜厚は、アライメントマージ
ンａの２倍（２ａ）以上であれば良い（但し、上記多結
晶シリコン膜１５の膜厚をアライメントマージンａの２
倍（２ａ）とするのが最もよい。）。

【００８２】（実施の形態２の効果）以上のように、本
実施の形態２に係る半導体装置の製造方法によれば、実
施の形態１に係る半導体装置の製造方法と同様の効果
〜を得られると同時に、以下のような顕著な効果が得
られる。

【００８３】（ｉ）まず、本実施の形態２に係る半導体
装置の製造方法によれば、レジスト４１が第２レジスト
部分４２を有するため、図１７に示すように、たとえア
ライメントのずれが生じても、かかるずれの最大値はａ
であることから、埋込酸化物１１は常にレジスト４１に
より被覆される。このため、埋込酸化物１１は、第５工
程におけるドライエッチングによって除去されることは
無い。従って、埋込酸化物１１の頂上部の平坦性が確保
され、且つ、その高さが半導体基板１の全面で均一にな
る、素子分離誘電体を成すシリコン酸化物１１が得られ
るという効果を生じる。

【００８４】なお、第２レジスト部分４２の幅は、アラ
イメントマージンの値ａとしているが、かかる幅がａよ
り小さい場合には、上記（ｉ）の効果が得られないこと
は明らかである。また、上記幅がａより大きい場合に
は、上記（ｉ）の効果は得られるが、図１７における突
起部１１Ｔの高さが、より高くなってしまう。これによ
り、当該突起部１１Ｔが最も高い突起部となる場合に
は、ウエットエッチングによるシリコン酸化膜１１のエ
ッチング量を、より増加させなければならず、かかる増
加により、埋込酸化物１１の頂上部が設定値以上にエッ
チングされる状態になる。これを回避するために、多結
晶シリコン膜１５の膜厚を増加するとトレンチ２１のア
スペクト比がより大きくなる。以上のことから、第２レ
ジスト部分４２の幅をアライメントマージンの値ａとす
るのがよい。

【００８５】（ｉｉ）また、レジスト４２が第２及び第
３レジスト部分を有する場合であっても、シリコン酸化
膜１１をドライエッチングにより除去した後に残る突起
部（例えば、図１７における突起部１１Ｂ，１１Ｄ，１
１Ｔ）の高さはデバイスのアライメントマージンａの２
倍（２ａ）、又は、アライメントマージンａと最小デザ
イン寸法ｒの２分の１との合計（ａ＋ｒ／２）のいずれ
をも超えないので、上述のウエットエッチングに対する
エッチングパラメータの規定により、これら全ての突起
部は除去され、後工程には残留しない。

【００８６】（ｉｉｉ）更に、図８の多結晶シリコン膜
１５の膜厚を、半導体装置のアライメントマージンａの
２倍（２ａ）、又は、アライメントマージンａと最小デ
ザイン寸法ｒの２分の１との合計（ａ＋ｒ／２）のう
ち、いずれか大きい方以上に設定しているので、上記突
起部の除去時及び下敷酸化膜２の除去時のフッ酸による
ウエットエッチング後も、素子分離誘電体である埋込酸
化物１１の頂上部が、半導体基板１の表面１Ｓの高さよ
りも低くなることは無く、上記（ｉ）と同様の効果を得
ることができる。

【００８７】（ｉｖ）加えて、本実施の形態２に係る製
造方法によれば、微細な活性領域において、活性領域３
０上に第２レジスト部分４２が存在するので、活性領域
３０内の残る領域の幅が最小デザイン寸法以下となる部
分に対して、全面にレジスト４１が形成される。このた
め、最小デザイン寸法以下のパターンが生じることはな
く、本実施の形態２に係る半導体装置の製造方法によれ
ば、デザインルールを縮小する必要は無い。従って、本
実施の形態２に係る半導体装置の製造方法は、簡便な方
法により、上記（ｉ）の効果を得ることができる。

【００８８】（実施の形態１及び２の応用例）図１８〜
図２１は、上述の実施の形態１又は２に係る半導体装置
の製造方法の内いずれか一方の製造方法を用いて形成さ
れた素子分離領域で分離される活性領域上に、例えば、
ＤＲＡＭメモリセルを製造するときの工程を示す縦断面
である。以下では、図１８〜図２１に従い、ＤＲＡＭメ
モリセルの製造工程の詳しい説明をすることにより、本
製造工程によって得られる溝型素子分離構造が、半導体
装置にもたらす利点を示す。

【００８９】まず、上述の実施の形態１又は２に係る半
導体装置の製造方法のいずれかの製造方法を用いて、図
１８に示すように、ｐ型シリコン基板１の内部に楔型素
子分離誘導体５１を形成することにより、シリコン基板
１内に素子分離領域８０及び活性領域９０を形成する。

【００９０】その後、図１８に示すように、ｐ型のウェ
ル（図示せず）を形成し、シリコン基板１の活性領域９
０内の表面上に、熱酸化法により１００オングストロー
ム程度の膜厚の、ゲート酸化膜となるシリコン酸化膜を
成膜する。続いて、上記シリコン酸化膜の表面上に、Ｃ
ＶＤ法により、ゲート電極材である、１０００オングス
トローム程度の膜厚の多結晶シリコン膜を成膜する。

【００９１】次に、写真製版法により所定の領域に形成
されたレジスト（図示せず）をマスクとして用いて、異
方性エッチングにより多結晶シリコン膜をパターニング
し、図１８に示すように、多結晶シリコン膜のゲート電
極６２、ゲート酸化膜のゲート酸化膜６０が形成され
る。その後、上記レジストを除去する。

【００９２】次に、溝型素子分離５１と、ゲート電極６
２及びゲート酸化膜６０をマスクとして、Ａｓを５０ｋ
ｅＶ，５×１０¹³／ｃｍ²の条件でイオン注入し、図１
８に示すように、ソース領域又はドレイン領域のｎ型層
６１を形成する。

【００９３】次に、ＣＶＤ法によりシリコン基板１の全
表面を覆うように、１０００オングストローム程度のシ
リコン酸化膜（図示せず）を堆積する。そして、図１８
に示すように前記シリコン酸化膜を異方性エッチングし
て、サイドウォール絶縁膜６３を形成する。

【００９４】その後、ＣＶＤ法により層間絶縁膜７１と
して、シリコン酸化膜をシリコン基板１上の全面に、７
０００オングストローム程度堆積する。さらに、ビット
ラインコンタクトホールを所定の位置に開口し、ビット
ライン配線となる不純物を含有した１０００オングスト
ローム程度の多結晶シリコンと、１０００オングストロ
ーム程度の膜厚のタングステンシリサイド（ＷＳｉ）と
を、ビットラインコンタクトホールの内部及び層間絶縁
膜上全面に堆積する。次に、図１９に示すように上記多
結晶シリコン及び上記タングステンシリサイド（ＷＳ
ｉ）をパターニングして、所定の領域にのみビットライ
ン配線７２を形成する。

【００９５】次に、ＣＶＤ法により上記層間絶縁膜７１
及び上記配線７２の全面を被覆するように、層間絶縁膜
である、７０００オングストローム程度のシリコン酸化
膜を、再度堆積する。シリコン酸化膜はシリコン酸化膜
７１と一体となり、層間絶縁膜９１を形成する。そし
て、当該層間絶縁膜９１内の所定の位置にストレージノ
ードコンタクトホールを開口し、続いて、８０００オン
グストローム程度の不純物を含有した多結晶シリコン
（キャパシタ下部電極材料）を、層間絶縁膜９１上及び
ストレージノードコンタクトホール内部全面に堆積す
る。多結晶シリコンをパターニングすることにより、図
２０に示すように、所定の領域にのみストレージノード
８１を形成する。

【００９６】次に、図２１に示すようにＣＶＤ法により
層間絶縁膜９１上及びストレージノード８１上全面を覆
うように、キャパシタ誘電膜となるシリコンオキシナイ
トライド（ＳｉＯＮ）膜８２を７０オングストローム程
度堆積する。続いて、図２１に示すようにＣＶＤ法によ
り、キャパシタ上部電極となる、不純物を含有した多結
晶シリコンを５００オングストローム程度堆積する。当
該多結晶シリコンをパターニングすることにより、所定
の領域にのみセルプレート８３を形成する。

【００９７】以上の工程により、ＤＲＡＭデバイスのセ
ル部が完成する。その後、ＤＲＡＭデバイスは、配線に
より周辺回路と接続されるが、本応用例においては本質
的な工程ではないので、その説明を省略する。

【００９８】以上のような工程により製造されるＤＲＡ
Ｍデバイスは、次の利点を有する。即ち、上述の実施の
形態１又は２に係る半導体装置の製造方法を用いて楔型
素子分離誘電体５１が製造されていため、楔型素子分離
誘電体５１は、トレンチ内部に隙間（シーム）が存在せ
ず、また、その頂上部が良好な平坦度と、基板１の表面
内において均一な高さとを有する。更に、活性領域９０
内におけるシリコン基板１の表面も平坦性が高い。従っ
て、各活性領域間の電気的な干渉が発生せず、個々の素
子が独立して動作するため、ＤＲＡＭデバイスは非常に
安定な動作を実現できるデバイスである。

【００９９】更に、ＤＲＡＭデバイスでは、上述の実施
の形態１又は２に係る半導体装置の製造方法を用いて製
造されているため、ＣＭＰ法、又は、ドライエッチング
法とＣＭＰ法とを組み合わせた方法を用いて形成され
る、従来のトレンチ（溝型）分離を利用して形成される
ＤＲＡＭデバイスと比較して、より低コスト、且つ、よ
り高い歩留まりで以てＤＲＡＭデバイスを製造できると
いう利点がある。特に、ドライエッチング法とＣＭＰ法
とを組み合わせた従来方法を用いるよりも、本プロセス
の方が単純かつ簡単であるため、ＤＲＡＭデバイスの一
層の低価格化が実現できる。

【０１００】

【発明の効果】（１）請求項１に係る発明によれば、素
子分離領域が誘電体より成る溝型素子分離を有する半導
体装置の製造が可能となるため、超微細化且つ高集積化
された半導体装置の動作時において、各活性領域間の電
気的な干渉が無く、安定な動作を実現しうる半導体装置
を製造することができるという効果を有する。

【０１０１】しかも、請求項１に係る発明によれば、上
記誘電体は、エッチングと成膜とを同時に行う成膜法に
より形成されるため、溝の開口幅に依存することなく、
同じ膜厚の誘電体を、全ての溝の内部において、ほぼ平
坦に埋込むことが可能となり、しかも、その開口幅の小
さい溝であっても、隙間（シーム）を生じさせることな
く、誘電体を当該溝の内部に埋め込むことが可能であ
る。

【０１０２】更に、請求項１に係る発明によれば、写真
製版技術を用いて、ハードマスク層の表面上の上記誘電
体を除去するため、従来のＣＭＰ法による基板表面の平
坦化により形成される溝型素子分離と比較して、その高
さ（半導体基板の表面又は溝の底部から当該素子分離の
頂上部（最上面）までの距離）が基板表面の全面に亘っ
て均一な溝型素子分離を有する半導体装置を製造できる
という顕著な効果が得られる。

【０１０３】加えて、請求項１に係る発明によれば、従
来のＣＭＰ法を用いる半導体装置の製造方法と比較して
プロセスが非常に単純であるため、上記半導体装置の歩
留まりの一層の向上を可能とする製造方法であると言え
る。更に、従来のＣＭＰ法を用いる半導体装置の製造方
法と比較して、プロセスが非常に単純且つ安価であるこ
とは、工程管理コストの大幅削減ができ、半導体装置の
低価格化が実現しうると言える。

【０１０４】（２）請求項２に係る発明によれば、ハー
ドマスク層のうち少なくとも一層は、誘電体のドライエ
ッチングに対してエッチングされにくい膜を用い、上記
誘電体の除去工程（第５工程）はドライエッチング法に
よるため、かかるドライエッチング時において、ハード
マスク層がドライエッチングのストッパ膜として確実に
機能するため、従来のＣＭＰ法による誘電体の研磨にお
いてストッパ膜（ハードマスク層）までもが研磨されて
しまうというような事態は全く発生しない。従って、請
求項２に係る発明によれば、上記（１）の効果を有する
とともに、ハードマスク層が消失したり、基板の一部が
エッチングされることなく、必要十分な量の誘電体の確
実にエッチングできるという効果をも有する。

【０１０５】（３）請求項３に係る発明によれば、上記
（２）と同様の効果を得ることができる。

【０１０６】（４）請求項４に係る発明によれば、前記
活性領域内の前記誘電体上であって、前記素子分離領域
端から前記活性領域内に向けてアライメントマージンに
相当する距離の範囲内の領域にも、所定の膜厚を有する
第２レジストが形成されるため、上記（１）〜（３）の
効果に加えて、たとえアライメントのずれが生じても、
第５工程において素子分離領域上の誘電体がエッチング
されることはないという効果を発揮する。

【０１０７】しかも、請求項４記載の発明によれば、上
記ハードマスク層の表面上に形成される上記誘電体より
成る突起部の高さは、該デバイスのアライメントマージ
ンの２倍の値、又は、アライメントマージンの値と最小
デザイン寸法の２分の１の値との合計のうちのいずれか
大きい方の値以上になることはないので、フッ酸による
誘電体除去工程より上記突起部は完全に除去可能である
という効果をも有する。

【０１０８】（５）請求項５に係る発明によれば、上記
（１）〜（４）の効果に加えて、前記ハードマスク層の
膜厚は、前記アライメントマージンの２倍の値よりも十
分厚いため、フッ酸による誘電体除去工程において、溝
の内部の誘電体、即ち、素子分離の最上面が基板の表面
位置よりも沈み込むことはないという効果が得られる。

【０１０９】（６）請求項６に係る発明によれば、隣接
する上記第２レジスト間の距離が該半導体装置の最小デ
ザイン寸法以下となる場合は、上記隣接する第２レジス
ト間の領域上の誘電体の表面上に第３レジストが形成さ
れるため、当該半導体装置の製造において、最小デザイ
ン寸法以下のパターン形状が生じることは無い。従っ
て、上記（１）〜（４）の効果に加えて、デザインルー
ルを縮小する必要は全くないという効果を有する。

【０１１０】（７）請求項７に係る発明によれば、上記
（１）〜（６）と同様の効果を得ることができる。

【０１１１】（８）請求項８に係る発明によれば、上記
（１）〜（７）と同様の効果を得ることができる。

【０１１２】（９）請求項９に係る発明によれば、半導
体基板内に形成された複数の溝の内部に埋め込まれてい
る誘電体の頂上部はいずれも平坦であり、且つ、上記誘
電体の頂上部までの高さは互いに均一であるため、半導
体基板の上記表面上及び誘電体の上記頂上部の上に、極
めて平坦性の良好な層間絶縁膜や電極配線層等の膜を形
成することが可能となる。更に、その動作時において
も、上記誘電体の存在によって、上記半導体の一方の表
面上に形成される素子間に電気的な干渉が無く、安定な
動作を実現しうる、超微細化且つ高集積化された半導体
装置が実現可能であるという効果をも有する。

【図面の簡単な説明】

【図１】実施の形態１に係る、半導体装置の製造工程
を示す縦断面図である。

【図２】実施の形態１に係る、半導体装置の製造工程
を示す縦断面図である。

【図３】実施の形態１に係る、半導体装置の製造工程
を示す縦断面図である。

【図４】実施の形態１に係る、半導体装置の製造工程
を示す縦断面図である。

【図５】実施の形態１に係る、半導体装置の製造工程
を示す縦断面図である。

【図６】実施の形態１に係る、半導体装置の製造工程
を示す縦断面図である。

【図７】実施の形態１に係る、半導体装置の製造工程
を示す縦断面図である。

【図８】実施の形態２に係る、半導体装置の製造工程
を示す縦断面図である。

【図９】実施の形態２に係る、半導体装置の製造工程
を示す縦断面図である。

【図１０】実施の形態２に係る、半導体装置の製造工
程を示す縦断面図である。

【図１１】実施の形態２に係る、半導体装置の製造工
程を示す縦断面図である。

【図１２】実施の形態２に係る、半導体装置の製造工
程を示す縦断面図である。

【図１３】実施の形態２に係る、半導体装置の製造工
程を示す縦断面図である。

【図１４】実施の形態２に係る、半導体装置の製造工
程を示す縦断面図である。

【図１５】実施の形態２に係る、半導体装置の製造工
程の説明図である。

【図１６】実施の形態２に係る、半導体装置の製造工
程の説明図である。

【図１７】実施の形態２に係る、半導体装置の製造工
程の説明図である。

【図１８】実施の形態１及び２の応用例に係る、半導
体装置の製造工程を示す縦断面図である。

【図１９】実施の形態１及び２の応用例に係る、半導
体装置の製造工程を示す縦断面図である。

【図２０】実施の形態１及び２の応用例に係る、半導
体装置の製造工程を示す縦断面図である。

【図２１】実施の形態１及び２の応用例に係る、半導
体装置の製造工程を示す縦断面図である。

【図２２】従来の半導体装置の製造工程を示す縦断面
図である。

【図２３】従来の半導体装置の製造工程を示す縦断面
図である。

【図２４】従来の半導体装置の製造工程を示す縦断面
図である。

【図２５】従来の半導体装置の製造工程を示す縦断面
図である。

【図２６】従来の半導体装置の製造工程を示す縦断面
図である。

【符号の説明】

１半導体基板、２下敷酸化膜（シリコン酸化膜）、
５多結晶シリコン膜、６ハードマスク層、１１シ
リコン酸化膜（埋込酸化膜）、１５多結晶シリコン
膜、１６ハードマスク層、２０素子分離領域、２１
溝（トレンチ）、３０活性領域、４１レジスト、
４２第２レジスト部分、４３第３レジスト部分、８
０素子分離領域、９０活性領域、ａアライメント
マージン、ｒ最小デザイン寸法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小林裕通東京都千代田区丸の内二丁目２番３号三菱電機株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板の一方の表面上に、少なくと
も一層の膜より成るハードマスク層を形成する第１工程
と、前記ハードマスク層の表面内の所定領域から前記半導体
基板の一部をエッチングして、素子分離領域を成す溝
と、前記素子分離領域以外の領域から成る活性領域とを
前記半導体基板内部に形成する第２工程と、前記ハードマスク層の前記表面上及び前記溝の内部に、
エッチングと成膜とを同時に行う成膜法により誘電体を
堆積して、前記溝の前記内部に前記ハードマスク層の前
記表面と同じ高さまで前記誘電体を埋め込む第３工程
と、少なくとも前記素子分離領域上の前記誘電体の表面上に
レジストを形成する第４工程と、前記レジストをマスクとして、前記レジストが形成され
ていない前記活性領域上の前記誘電体を除去する第５工
程と、前記レジスト及び前記ハードマスク層を順次に除去する
第６工程とを備えることを特徴とする、半導体装置の製
造方法。
【請求項２】請求項１記載の半導体装置の製造方法で
あって、前記ハードマスク層のうち少なくとも一層は、前記誘電
体のドライエッチングに対してエッチングされにくい膜
を用い、前記第５工程は、ドライエッチング法によって前記誘電体の除去を行なう
工程を備えることを特徴とする、半導体装置の製造方
法。
【請求項３】請求項２記載の半導体装置の製造方法で
あって、前記ハードマスク層のうち少なくとも一層は、非単結晶
シリコン膜であることを特徴とする、半導体装置の製造
方法。
【請求項４】請求項１ないし３のいずれかに記載の半
導体装置の製造方法であって、前記第４工程は、前記活性領域上の前記誘電体上であって、アライメント
マージンに相当する距離で与えられる範囲内だけ張り出
すように、前記素子分離領域端から前記活性領域側に向
けて、前記レジストを形成する工程を備え、前記第６工程は、前記レジストを除去した後、前記ハードマスク層を除去
する前に、フッ酸によって前記誘電体をエッチングする
工程を備えることを特徴とする、半導体装置の製造方
法。
【請求項５】請求項４記載の半導体装置の製造方法で
あって、前記ハードマスク層の膜厚は、前記アライメントマージ
ンの２倍の値よりも厚いことを特徴とする、半導体装置
の製造方法。
【請求項６】請求項４記載の半導体装置の製造方法で
あって、隣接する前記レジスト間の距離が該半導体装置の最小デ
ザイン寸法以下となる場合は、前記第４工程は、隣接する前記レジスト間の領域上の、前記誘電体の前記
表面上にも前記レジストを形成する工程を備えることを
特徴とする、半導体装置の製造方法。
【請求項７】請求項６記載の半導体装置の製造方法で
あって、前記ハードマスク層の膜厚を、前記アライメントマージ
ンの２倍の値、又は、前記アライメントマージンの値と
前記最小デザイン寸法の２分の１の値との合計の値のう
ち、いずれか大きい方の値よりも厚く形成することを特
徴とする、半導体装置の製造方法。
【請求項８】請求項１ないし７のいずれかに記載の半
導体装置の製造方法により製造されることを特徴とす
る、半導体装置。
【請求項９】半導体基板と、それぞれが前記半導体の一方の表面からその内部に向け
て所定の深さだけ形成されて、前記半導体基板内部に素
子分離領域を形成する複数の溝と、少なくとも前記半導体基板の前記一方の表面の高さまで
前記複数の溝のそれぞれの内部に隙間なく埋め込まれた
複数の誘電体とを備え、前記複数の誘電体のそれぞれの頂上部は平坦であり、前記複数の誘電体のそれぞれの前記頂上部の高さは互い
に均一であることを特徴とする、半導体装置。