JPH11233636A

JPH11233636A - 半導体集積回路装置及びそのレイアウト設計方法

Info

Publication number: JPH11233636A
Application number: JP10030744A
Authority: JP
Inventors: Nobuyuki Ui; 伸之宇井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-02-13
Filing date: 1998-02-13
Publication date: 1999-08-27

Abstract

(57)【要約】【課題】本発明は、ＣＡＤシステムを使用した自動レ
イアウト設計における制約を削減し、ＩＣチップ全体の
集積密度の向上を図ることができる半導体集積回路装置
及びそのレイアウト設計方法を提供することを課題とす
る。【解決手段】パッケージ２０内に搭載されるＩＣチッ
プ１０は、パッケージ２０の内部と外部を電気的に接続
するパッケージピン２１ａ〜２１ｇにボンディングワイ
ヤを介して接続されるパッド部１１ａ〜１１ｊと、パッ
ド部１１ａ〜１１ｊが設けられたチップ周辺領域を除く
ＩＣチップ１０の内部領域に設けられた機能領域１３
と、機能領域１３の内部の任意の位置に設けられたＩ／
Ｏセル１２ａ、１２ｃ、１２ｇ、１２ｈと、ＲＡＭ、Ｒ
ＯＭ等のマクロセル１３ａと、機能セル領域１３ｂと、
を有して構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置及びそのレイアウト設計方法に関し、特に、特定用途
向けＩＣ、すなわちＡＳＩＣ（Application Specific I
C）における入出力部の配置構造及び方法に関する。

【０００２】

【従来の技術】近年の情報通信機器等の急速な発達と普
及により、それらの機器に搭載されるＬＳＩに対する高
集積化及び高機能化の要望は極めて強い。特に、ユーザ
ーのニーズに合わせて機能設計を行うことができるＡＳ
ＩＣにおいては、実現される機能に応じた種々の入出力
インターフェースを１チップ中に設定する必要がある。

【０００３】従来のマクロ埋込み型セルアレイ方式のＬ
ＳＩについて、図５、図６を参照して説明する。図５に
おいて、ＩＣチップ１０の周辺領域、すなわち四辺部分
には、ＩＣチップ１０外との信号の入出力を行う入出力
領域１１が設けられ、この入出力領域１１を除くＩＣチ
ップ１０内部の全域に機能領域１３が設けられている。
機能領域１３には、例えば、ＲＡＭ、ＲＯＭ、乗算器等
のマクロセル１３ａと、均一な基本セルが多数配列さ
れ、基本セル相互を配線接続することにより、ユーザー
のニーズに応じた所望の機能を実現する基本セル領域１
３ｂが設けられている。

【０００４】このように、機能領域中に、予め所定の機
能を有するように構成されたマクロセルが任意の位置に
配置されたＬＳＩを、一般に、マクロ埋込み型セルアレ
イ方式、或いは、エンベルトアレイ方式のＬＳＩと称
し、機能領域が基本セルのみの配列からなるゲートアレ
イ方式のＬＳＩとは構成及びレイアウト設計方法を異に
している。

【０００５】ＩＣチップ１０の周辺領域に設けられた入
出力領域１１は、具体的には、図６に示すように、ＩＣ
チップ１０が搭載されるパッケージ２０に設けられたパ
ッケージピン２１ａ〜２１ｄにボンディングワイヤを介
して接続されるパッド部１１ａ〜１１ｆと、これらのパ
ッド部１１ａ〜１１ｆに隣接して入出力バッファーセル
（以下、Ｉ／Ｏセルと記す）が配置されるＩ／Ｏセル配
置領域１２が設けられている。

【０００６】次に、上述したＬＳＩのレイアウト設計方
法について、図７のフローチャートを参照して説明す
る。まず、ユーザーが所望する論理機能の情報に基づい
てレイアウト設計用のデータベースが作成される（Ｓ２
１、Ｓ２２）。ここで、データベース作成のために使用
される論理機能情報は、パッケージピン２１ａ〜２１ｆ
への論理機能の割り振りや配置等の情報を含んでいる。

【０００７】次いで、ＩＣチップに搭載される基本セル
数、ＲＡＭやＲＯＭ等のマクロセルの仕様、パッケージ
の仕様に関する情報に基づいて、チップサイズをライブ
ラリーから選択し、そのチップサイズ内で全体の配置領
域及び配線領域が決定される（Ｓ２３）。さらに、チッ
プ周辺領域のパッド部に隣接する領域をＩ／Ｏセル配置
領域として、配置領域及び配線領域から画定し（Ｓ２
４）、Ｉ／Ｏセル配置領域以外の配置領域内にマクロセ
ルや基本セル領域を配置する（Ｓ２５）。

【０００８】そして、Ｉ／Ｏセル配置領域においては、
パッケージピンに割り振られた論理機能（ピン情報）に
基づいて、対応するＩ／Ｏセルの配置が決定される。こ
のとき、論理機能情報に基づいてＩ／Ｏセルの種類が認
識され、その種類に応じたレイアウトパターンがレイア
ウトライブラリーの中から選択される。すなわち、ＬＳ
Ｉの高機能化に伴い、機能領域において必要とされる駆
動能力は多種多様になってきているため、各機能セルに
応じたＩ／Ｏセルを設ける必要がある。

【０００９】なお、機能領域へのマクロセルや基本セル
等の機能セルの配置処理は、ユーザーの所望する論理機
能を実現するように、レイアウトライブラリーからＲＡ
Ｍ、ＲＯＭ等のマクロセルを選択して配置するととも
に、基本セル相互を配線接続して行われる。以上の各処
理は、ＣＡＤ（Computer Aided Design）システム上で
のレイアウト設計作業において、論理機能情報やその他
の諸条件を設定することにより自動的に設計処理が実行
される。

【００１０】ところで、上述したようなセルアレイ型の
ＬＳＩにおいては、通常、１つのＩＣチップで実現でき
るピン数及び論理機能に幅を持たせている。例えば、ユ
ーザーが希望するパッケージピン数が１００〜３００ピ
ンのように幅がある場合、パッド部の数が３００のＩＣ
チップを使用して、仮にパッケージピン数が３００より
も少ない場合には、パッド部を未使用の状態にして対応
している。そのため、異なるピン数を有するパッケージ
に、同一のＩＣチップを搭載することができる。

【００１１】

【発明が解決しようとする課題】上述したようなＬＳＩ
においては、所望の論理機能を有するＬＳＩを、少ない
種類のＩＣチップで実現することができるが、Ｉ／Ｏセ
ル配置領域は、そのチップサイズにおける最大のパッケ
ージピン数（例えば、３００ピン）に対応させて予め設
けられているため、実際に設定されるパッケージピン数
が小さいほど、Ｉ／Ｏセル配置領域における未使用領域
が広くなり、機能領域に比較して著しく集積密度の低下
を招くという問題があった。

【００１２】従来、このような問題を改善するために、
次のような方法が採用されていた。パッケージピン数に対応して、Ｉ／Ｏセル配置領域を
再レイアウトし、その占有面積を縮小化する方法。具体的には、特定のチップサイズを有するＩＣチップに
おいて、設定されるパッケージピン数を監視し、例え
ば、ピン数が最大ピン数の半分以下の場合には、図８
（ａ）に示すような最大ピン数を想定して設定された基
本単位領域のレイアウトパターン（縦方向Ｌ、横方向
Ｗ）１２ｐに代えて、図８（ｂ）に示すように、縦方向
を１／２倍、横方向を２倍にしたパターン１２ｐ´を採
用して、Ｉ／Ｏセル配置領域１２を縮小するものであ
る。

【００１３】これは、上述したように、所定のＩ／Ｏセ
ルが必要とする素子の数、すなわち面積は決まっている
ため、一定の面積を保つように形状の縦横寸法比を変更
することができるからである。基本単位となるＩ／Ｏセルの仕様を標準的な駆動能力
に対応したものに設定して、各Ｉ／Ｏセルの占有面積を
小さくし、Ｉ／Ｏセル配置領域全体の占有面積を縮小化
する方法。

【００１４】一般に、Ｉ／Ｏセルは駆動能力に応じて種
々の仕様が用意される。その駆動能力はＩ／Ｏセルが必
要とする素子の数、すなわちＩ／Ｏセルの面積に相関す
るため、図６に示すように、最も使用頻度が高いパワー
タイプ、例えば、２ｍＡのＩ／Ｏセル１２ａ相当の領域
を基本単位領域１２ｘとして、Ｉ／Ｏセル配置領域１２
を画定することにより、Ｉ／Ｏセル配置領域全体を縮小
するものである。

【００１５】この場合、そのチップサイズの最大ピン数
でＩＣチップを使用する場合には、２ｍＡ以下の駆動能
力を有するＩ／Ｏセル１２ａが利用でき、最大ピン数よ
りも少ないピン数で使用する場合には、隣接する未使用
領域を利用して、例えば、基本単位領域１２ｘの２倍の
面積を占有する４ｍＡのＩ／Ｏセル１２ｂが利用でき
る。

【００１６】上述したの方法によれば、設定されるパ
ッケージピン数に応じて、Ｉ／Ｏセル配置領域を再レイ
アウトする必要があるため、一つのチップサイズに対し
て、複数のパターンバージョンを用意しなければなら
ず、ソフト、ハードの両面において負担が大きくなる問
題があった。また、の方法によれば、設定されるパッ
ケージピン数に応じて、Ｉ／Ｏセル配置領域内の未使用
領域を監視する必要があり、ソフト面での負担が増大す
ることに加え、実質的に使用可能なパワータイプの種類
が制限されてしまうという問題があった。

【００１７】本発明は、上記問題点を解決し、ＣＡＤシ
ステムを使用した自動レイアウト設計における制約を削
減し、ＩＣチップ全体の集積密度の向上を図ることがで
きる半導体集積回路装置及びそのレイアウト設計方法を
提供することを目的とする。

【００１８】

【課題を解決するための手段】上記問題点を解決するた
めに、請求項１記載の発明は、チップの周辺領域に設け
られ、該チップ外部との信号を入出力するパッド部と、
該パッド部を除く前記チップの内部全域に設けられた機
能領域と、を有し、少なくとも予め所望の機能を有する
ように構成されたマクロセルと、前記パッド部を介して
前記チップ外部から入出力される信号を前記機能領域に
伝達する入出力バッファーセルが、前記機能領域内の任
意の位置に配置されていることを特徴としている。

【００１９】また、請求項２記載の発明は、請求項１記
載の半導体集積回路装置において、前記機能領域内に、
多数の均一な基本素子が配列され、該基本素子相互を配
線接続して任意の機能を実現するように構成されている
ことを特徴としている。請求項１又は２記載の発明によ
れば、パッド部が設けられるチップ周辺領域より内側の
全域を機能領域とし、この機能領域内の任意の位置に、
ＲＡＭ、ＲＯＭ等のマクロセル、及び、Ｉ／Ｏセルが配
置されているため、従来のＩ／Ｏセル配置領域内でのみ
Ｉ／Ｏセルを配置する場合に比較して、未使用領域の発
生を防止してチップ全体の集積密度の向上を図ることが
できるとともに、対応する機能セルの近傍にＩ／Ｏセル
を配置することができるため、所望の論理機能を良好に
実現することができる。

【００２０】そして、請求項３記載の発明は、チップの
周辺領域に設けられ、該チップ外部との信号を入出力す
るパッド部と、該パッド部に隣接して前記チップ内部に
設けられ、該パッド部を介して前記チップ外部からの信
号が入出力される入出力バッファーセルが配置される入
出力部配置領域と、前記パッド部及び前記入出力部配置
領域を除く前記チップの内部に設けられた機能領域と、
を有する半導体集積回路装置において、前記入出力部配
置領域のうち、前記入出力バッファーセルが配置されて
いない未使用領域に、任意の機能を実現するためのマク
ロセル、又は、多数の均一な機能素子が配置されている
ことを特徴としている。

【００２１】また、請求項４記載の発明は、請求項３記
載の半導体集積回路装置において、前記半導体集積回路
装置は、マクロ埋込み型セルアレイ方式の集積回路装置
であって、前記機能領域は、予め所望の機能を有するよ
うに構成されたマクロセルと、予め配列された多数の均
一な基本素子相互を配線接続して任意の機能を実現する
ように構成された素子領域と、を有することを特徴とし
ている。

【００２２】請求項３又は４記載の発明によれば、Ｉ／
Ｏセル配置領域のうち、Ｉ／Ｏセルが配置されていない
未使用領域に、マクロセルや基本セル等の機能セルを配
置して機能領域として使用することができるため、機能
領域として使用できる面積を増大し、チップの集積密度
を向上させることができる。すなわち、上述した請求項
１又は２記載の発明と同様に、パッド部が設けられるチ
ップ周辺領域より内側の全域を機能領域として取り扱
い、パッド部に隣接して便宜的にＩ／Ｏセル配置領域を
画定してＩ／Ｏセルを配置し、Ｉ／Ｏセルが配置されて
いない領域（未使用領域）を機能領域として使用するこ
とにより、集積密度の向上を図るものである。

【００２３】さらに、請求項５記載の発明は、所定の数
のパッド部がチップ周辺領域に予め設けられた半導体集
積回路装置のレイアウト設計方法において、前記半導体
集積回路装置に求められる所望の論理機能に基づいて、
入出力ピン数を決定するとともに、前記周辺領域を除く
前記チップ内部全域に機能領域を画定する処理と、予め
所望の機能を有するように構成された機能セルとしての
マクロセルと、前記入出力ピンの各々に設定された論理
機能に対応して、前記パッド部を介して前記チップ外部
から入出力される信号を伝達する任意の形状の入出力バ
ッファーセルと、を前記機能領域内の任意の位置に配置
する処理と、を含むことを特徴としている。

【００２４】また、請求項６記載の発明は、請求項５記
載の半導体集積回路装置のレイアウト設計方法におい
て、前記入出力バッファーセルを、前記機能セルの一種
として取り扱い、前記機能領域内に他の機能セルと混在
させて配置することを特徴としている。請求項５又は６
記載の発明によれば、パッド部が設けられるチップ周辺
領域より内側の全域を機能領域として取り扱い、この機
能領域内の任意の位置に、ＲＡＭ、ＲＯＭ等のマクロセ
ル、及び、Ｉ／Ｏセルを配置することができるため、従
来のＩ／Ｏセル配置領域というレイアウト上の制約を受
けることなく、Ｉ／Ｏセルの配置位置を自由、かつ、迅
速に決定することができ、レイアウト設計上の自由度を
向上させることができる。

【００２５】また、Ｉ／Ｏセルを他の機能セルと同様に
取り扱うことにより、ＣＡＤシステム上でのレイアウト
設計を容易に行うことができる。

【００２６】

【本発明の実施態様】まず、本発明の基本概念につい
て、図１を参照して説明する。上述したように、本発明
に係る半導体集積回路装置（以下、ＬＳＩと記す）は、
図１に示すように、ＩＣチップ１０の周辺領域に所定の
ピッチで配列されたパッド領域１１ｘより内側の斜線を
付した全領域を、機能領域１３として取り扱い、その機
能領域１３内に、ＲＡＭ、ＲＯＭ等のマクロセルや基本
セルとともに、Ｉ／Ｏセルを配置したことを特徴として
いる。

【００２７】すなわち、従来、予め設けていたＩ／Ｏセ
ル配置領域を設けることなく、ＩＣチップ内部のパッド
部を除く全域を機能領域とし、かつ、Ｉ／Ｏセルを機能
セルの一つとして取り扱い、機能領域内の任意の位置に
他の機能セル、すなわちマクロセルや基本セルとともに
混在させるように配置するものである。このような構成
によれば、ＩＣチップ内部のパッド部を除く全域を機能
領域として、この機能領域内の任意の位置にＩ／Ｏセル
を配置することができるため、従来構成におけるＩ／Ｏ
セル配置領域内に未使用領域が発生することがなく、チ
ップ全体の集積密度を向上させたＬＳＩが実現される。

【００２８】また、従来技術に示したようにパッド部に
隣接して設けられたＩ／Ｏセル配置領域内に制約される
ことがなく、また、Ｉ／Ｏセルに求められる所定の能力
を隣接する他のＩ／Ｏセルに影響されることもないた
め、Ｉ／Ｏセルの配置処理における制約が削減されて、
迅速かつ自由度の高いレイアウト設計方法が実現され
る。

【００２９】

【実施例】次に、本発明に係るＬＳＩの第１の実施例に
ついて、図２を参照して説明する。図２において、パッ
ケージ２０内に搭載されるＩＣチップ１０は、パッケー
ジ２０の内部と外部を電気的に接続するパッケージピン
２１ａ〜２１ｇにボンディングワイヤを介して接続され
るパッド部１１ａ〜１１ｊと、パッド部１１ａ〜１１ｊ
が設けられたチップ周辺領域を除くＩＣチップ１０の内
部領域に設けられた機能領域１３と、機能領域１３の内
部に設けられたＩ／Ｏセル１２ａ、１２ｃ、１２ｇ、１
２ｈと、ＲＡＭ、ＲＯＭ等のマクロセル１３ａと、機能
セル領域１３ｂと、を有して構成されている。なお、機
能領域１３内に形成される配線については図示を省略し
た。

【００３０】Ｉ／Ｏセル１２ａ、１２ｃ、１２ｇ、１２
ｈは、パッケージピン２１ａ、２１ｂ、２１ｅ、２１ｆ
に接続されたパッド部１１ａ、１１ｃ、１１ｇ、１１ｈ
に配線接続され、機能領域１３の内部に任意の形状、か
つ、任意の位置に配置される。ここで、Ｉ／Ｏセル１２
ａ、１２ｃ、１２ｇ、１２ｈの形状は、ＬＳＩに要求さ
れる論理機能に基づいて設定される駆動能力に応じた所
定の面積を有するように設定される。一方、配置位置
は、機能領域１３内の任意の位置に設定されるが、例え
ば、マクロセルへの信号の伝達を行うＩ／Ｏセルの場合
には、その近傍に配置することにより良好な論理動作が
実現される。

【００３１】次に、上述した第１の実施例のＬＳＩを実
現するためのレイアウト設計方法について、図３のフロ
ーチャートを参照して説明する。まず、従来技術として
図７に示した場合と同様に、ユーザーが所望する論理機
能の情報に基づいてレイアウト設計用のデータベースが
作成される（Ｓ１１、Ｓ１２）。

【００３２】次いで、ＩＣチップに搭載される基本セル
数、ＲＡＭやＲＯＭ等のマクロセルの仕様、パッケージ
の仕様に関する情報に基づいて、チップサイズをライブ
ラリーから選択し、そのチップサイズ内で全体の配置領
域及び配線領域が決定される（Ｓ１３）。そして、配置
領域内にマクロセルや基本セル領域とともに、Ｉ／Ｏセ
ルを配置する（Ｓ２５）。

【００３３】このとき、Ｉ／Ｏセルは、パッケージピン
に割り振られた論理機能情報に基づいてＩ／Ｏセルの種
類が認識され、その種類に応じたレイアウトパターンが
レイアウトライブラリーの中から選択され、信号を伝達
する機能セルに応じた駆動能力のものが配置される。特
に、Ｉ／Ｏセルを機能領域に設けられるマクロセルや基
本セル等の機能セルの一つとして取り扱うことにより、
レイアウトライブラリーからＲＡＭ、ＲＯＭ等のマクロ
セルを選択して配置するとともに、基本セル相互を配線
接続する場合と同様の処理でＩ／Ｏセルが配置される。

【００３４】また、以上の各処理は、ＣＡＤシステム上
でのレイアウト設計作業において、論理機能情報やその
他の諸条件を設定することにより自動的に設計処理が実
行される。次に、本発明に係るＬＳＩの第２の実施例に
ついて、図４を参照して説明する。

【００３５】図４において、パッケージ２０内に搭載さ
れるＩＣチップ１０は、従来構成と同様に、パッケージ
２０の内部と外部を電気的に接続するパッケージピン２
１ａ〜２１ｄに接続されるパッド部１１ａ〜１１ｆと、
パッド部１１ａ〜１１ｆが設けられたチップ周辺領域を
除くＩＣチップ１０の内部領域に設けられた機能領域１
３と、機能領域１３の内部に便宜的に設けられたＩ／Ｏ
セル配置領域１２と、を有して構成されている。なお、
機能領域１３内にＩ／Ｏセルとともに配置されるマクロ
セル及び基本セルについては図示を省略した。

【００３６】便宜的に設けられたＩ／Ｏセル配置領域１
２には、パッケージピン２１ａ〜２１ｄに接続されたパ
ッド部１１ａ、１１ｃ、１１ｄ、１１ｅに配線接続され
たＩ／Ｏセル１２ａ、１２ｃ、１２ｄ、１２ｅが配置さ
れている。この場合、Ｉ／Ｏセル配置領域１２のうち、
Ｉ／Ｏセル１２ａまたは１２ｃ、１２ｅに隣接してＩ／
Ｏセルが配置されていない未使用領域１２ｙ、１２ｚが
生じるが、本実施例のＩ／Ｏセル配置領域１２は、機能
領域１３内に便宜的に設けたものであるため、未使用領
域に基本セルまたはマクロセル等の機能セルを配置する
ことにより、未使用領域の発生を防止するとともに、搭
載される素子数を増加して、ＩＣチップ全体の集積密度
が高められる。

【００３７】また、このようなＬＳＩのレイアウト設計
方法は、Ｉ／Ｏセル配置領域を含むパッド部より内側の
ＩＣチップ内部の全域を機能領域として取り扱うもので
あるため、図３に示したフローチャートと同様の手順を
有する。ここで、Ｉ／Ｏセル配置領域は便宜的に画定さ
れるものであるので、手順としてＩ／Ｏセル配置領域を
作成する必要はなく、第１の実施例として示したＩ／Ｏ
セルが配置される任意の位置が、機能領域１３の縁辺部
である場合と同等に考えることができる。

【００３８】次に、本発明に係るＬＳＩと従来構成にお
ける集積密度について、図４及び図６を参照して説明す
る。集積密度の比較、検証を簡単にするために、図６に
おいて、Ｉ／Ｏセル配置領域１２に画定される単位領域
１２ｘ内の基本セル１個当たりの占有面積を１とし、Ｉ
／Ｏセルの占有面積を概ねその５０倍に相当するものと
仮定する。

【００３９】図４に示すように、パッケージピン２１ａ
〜２１ｄの数が、ＩＣチップ１０に予め設けられたパッ
ド部１１ａ〜１１ｆの数より少ない場合には、例えば、
４本のパッケージピン２１ａ〜２１ｄを４個のパッド部
１１ａ、１１ｃ、１１ｄ、１１ｅに接続すると、パッド
部１１ｂ、１１ｆは未使用状態となり、４本のパッケー
ジピンに対応するパッド部の数は６個となる。１００本
のパッケージピンを有するＬＳＩの場合、搭載されるＩ
Ｃチップに必要とされるパッド部の数は、１００／４ × ６＝１５０・・・（１）となる。

【００４０】パッド部が、Ｉ／Ｏセルを配置するための
単位領域と１対１で対応して設けられている場合には、
パッド部と同数の単位領域を有するＩ／Ｏセル配置領域
を必要とする。ところが、単位領域６個のうち、２個が
未使用領域となるため、１５０個分のＩ／Ｏセル配置領
域の内、１／３の５０個分相当の領域が未使用状態とな
る。

【００４１】これを、基本セルの数に換算すると、１個
のＩ／Ｏセルの占有面積は、基本セル５０個分に相当す
るため、未使用領域を基本セルに置き換えた場合、５０ × ５０＝２５００・・・（２）となり、未使用領域を基本セル２５００個分の新たな機
能領域として使用することができる。

【００４２】本発明は、この未使用領域が機能領域に含
まれるため、レイアウト設計時に基本セルまたはマクロ
セル等の機能セルを配置することができ、従来構成に比
較して大幅な集積密度の向上を実現することができる。
なお、上述した検証においては、集積密度の比較、検証
を簡単にするため、第２の実施例として示したＬＳＩと
従来構成とを比較したが、上述した第１の実施例のよう
に、機能領域の任意の位置にＩ／Ｏセルを配置した場合
であっても、新たに使用可能となる基本セル数、あるい
は機能領域の面積に実質的な差はない。

【００４３】このように、本発明によれば、Ｉ／Ｏセル
配置領域を画定することなく、かつ、Ｉ／Ｏセルを機能
セルの一つとして機能領域内の任意の位置に配置するこ
とができるため、Ｉ／Ｏセルのレイアウト設計上の制約
を削減して開発期間の短縮や共有化を図ることができる
とともに、チップ全体の集積密度の向上を図ることがで
きる。

【００４４】また、レイアウト設計における言語記述、
すなわち、トランジスタレベルの記述においても、設計
対象となっているＬＳＩ中に設けられるＩ／Ｏセルを機
能セルの一つとして取り扱うことができるため、言語記
述を簡略化することができ、ユーザーによるＩ／Ｏセル
のレイアウト設計を可能とすることができる。なお、上
述したＬＳＩのレイアウト設計方法は、フロッピィディ
スクやＣＤ−ＲＯＭ等の記憶媒体に格納して提供するこ
とができるため、ＣＡＤシステムにおける統一した設計
手法として利用することができる。

【００４５】

【発明の効果】以上説明したように、請求項１又は２記
載の半導体集積回路装置によれば、パッド部が設けられ
るチップ周辺領域より内側の全域を機能領域とし、この
機能領域内の任意の位置に、ＲＡＭ、ＲＯＭ等のマクロ
セル、及び、Ｉ／Ｏセルが配置されているため、従来の
Ｉ／Ｏセル配置領域内でのみＩ／Ｏセルを配置する場合
に比較して、未使用領域の発生を防止してチップ全体の
集積密度の向上を図ることができるとともに、対応する
機能セルの近傍にＩ／Ｏセルを配置することができるた
め、所望の論理機能を良好に実現することができる。

【００４６】また、請求項３又は４記載の半導体集積回
路装置によれば、Ｉ／Ｏセル配置領域のうち、Ｉ／Ｏセ
ルが配置されていない未使用領域に、マクロセルや基本
セル等の機能セルを配置して機能領域として使用するこ
とができるため、機能領域として使用できる面積を増大
し、チップの集積密度を向上させることができる。すな
わち、上述した請求項１又は２記載の発明と同様に、パ
ッド部が設けられるチップ周辺領域より内側の全域を機
能領域として取り扱い、パッド部に隣接して便宜的にＩ
／Ｏセル配置領域を画定してＩ／Ｏセルを配置し、Ｉ／
Ｏセルが配置されていない領域（未使用領域）を機能領
域として使用することにより、集積密度の向上を図るも
のである。

【００４７】さらに、請求項５又は６記載の半導体集積
回路装置のレイアウト設計方法によれば、パッド部が設
けられるチップ周辺領域より内側の全域を機能領域とし
て取り扱い、この機能領域内の任意の位置に、ＲＡＭ、
ＲＯＭ等のマクロセル、及び、Ｉ／Ｏセルを配置するこ
とができるため、従来のＩ／Ｏセル配置領域というレイ
アウト上の制約を受けることなく、Ｉ／Ｏセルの配置位
置を自由、かつ、迅速に決定することができ、レイアウ
ト設計上の自由度を向上させることができる。

【００４８】また、Ｉ／Ｏセルを他の機能セルと同様に
取り扱うことにより、ＣＡＤシステム上でのレイアウト
設計を容易に行うことができる。

【図面の簡単な説明】

【図１】本発明に係るＬＳＩの基本概念を示す図であ
る。

【図２】本発明に係るＬＳＩの第１の実施例を示す図で
ある。

【図３】本発明に係るＬＳＩのレイアウト設計方法を示
すフローチャートである。

【図４】本発明に係るＬＳＩの第２の実施例を示す図で
ある。

【図５】従来のマクロ埋込み型セルアレイ方式のＬＳＩ
を示す図である。

【図６】従来のＬＳＩにおけるＩ／Ｏ領域を示す要部詳
細図である。

【図７】従来のマクロ埋込み型セルアレイ方式のＬＳＩ
のレイアウト設計方法を示すフローチャートである。

【図８】従来のＬＳＩにおけるＩ／Ｏセル配置領域の再
レイアウト方法を示す図である。

【符号の説明】

１０ＩＣチップ１１入出力領域１１ａ〜１１ｊパッド部１１ｘパッド領域１２Ｉ／Ｏセル配置領域１２ａ〜１２ｈＩ／Ｏセル１２ｐ、１２ｐ´ レイアウトパターン１２ｘ単位領域１２ｙ、１２ｚ未使用領域１３機能領域１３ａマクロセル１３ｂ基本セル領域２０パッケージ２１ａ〜２１ｇパッケージピン

Claims

【特許請求の範囲】

【請求項１】チップの周辺領域に設けられ、該チップ外
部との信号を入出力するパッド部と、該パッド部を除く前記チップの内部全域に設けられた機
能領域と、を有し、少なくとも予め所望の機能を有するように構成されたマ
クロセルと、前記パッド部を介して前記チップ外部から
入出力される信号を前記機能領域に伝達する入出力バッ
ファーセルが、前記機能領域内の任意の位置に配置され
ていることを特徴とする半導体集積回路装置。
【請求項２】前記機能領域内に、多数の均一な基本素子
が配列され、該基本素子相互を配線接続して任意の機能
を実現するように構成されていることを特徴とする請求
項１記載の半導体集積回路装置。
【請求項３】チップの周辺領域に設けられ、該チップ外
部との信号を入出力するパッド部と、該パッド部に隣接
して前記チップ内部に設けられ、該パッド部を介して前
記チップ外部からの信号が入出力される入出力バッファ
ーセルが配置される入出力部配置領域と、前記パッド部
及び前記入出力部配置領域を除く前記チップの内部に設
けられた機能領域と、を有する半導体集積回路装置にお
いて、前記入出力部配置領域のうち、前記入出力バッファーセ
ルが配置されていない未使用領域に、任意の機能を実現
するためのマクロセル、又は、多数の均一な機能素子が
配置されていることを特徴とする半導体集積回路装置。
【請求項４】前記半導体集積回路装置は、マクロ埋込み
型セルアレイ方式の集積回路装置であって、前記機能領域は、予め所望の機能を有するように構成さ
れたマクロセルと、予め配列された多数の均一な基本素
子相互を配線接続して任意の機能を実現するように構成
された素子領域と、を有することを特徴とする請求項３
記載の半導体集積回路装置。
【請求項５】所定の数のパッド部がチップ周辺領域に予
め設けられた半導体集積回路装置のレイアウト設計方法
において、前記半導体集積回路装置に求められる所望の論理機能に
基づいて、入出力ピン数を決定するとともに、前記周辺
領域を除く前記チップ内部全域に機能領域を画定する処
理と、予め所望の機能を有するように構成された機能セルとし
てのマクロセルと、前記入出力ピンの各々に設定された
論理機能に対応して、前記パッド部を介して前記チップ
外部から入出力される信号を伝達する任意の形状の入出
力バッファーセルと、を前記機能領域内の任意の位置に
配置する処理と、を含むことを特徴とする半導体集積回
路装置のレイアウト設計方法。
【請求項６】前記入出力バッファーセルを、前記機能セ
ルの一種として取り扱い、前記機能領域内に他の機能セ
ルと混在させて配置することを特徴とする請求項５記載
の半導体集積回路装置のレイアウト設計方法。