JPH11233643A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】いわゆるｗｅｌｌ−ｉｎ−ｗｅｌｌ構造を実現
しつつ、基板表面濃度に影響を与えず、かつ、マスク工
程も追加することなく、所望のＮウェル−Ｎウェル分離
特性を実現できる半導体装置の製造方法を提供する。 【解決手段】半導体基板上の所定の領域に第１の導電型
不純物を注入する工程と、その第１の導電型の不純物を
注入した領域の所定の領域を素子分離領域として規定す
るマスク材のパターンを形成する工程と、前記マスク材
をマスクとして、半導体基板をエッチングする工程と、
前記半導体基板をエッチングした領域に、前記第１の導
電型不純物と同じ導電型の不純物を注入することによ
り、第２の不純物領域を形成する工程とを有する半導体
装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にいわゆるウェルインウェル（ｗｅｌｌ−ｉｎ
−ｗｅｌｌ）構造を有する半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】いわゆるｗｅｌｌ−ｉｎ−ｗｅｌｌ構造
を有する半導体メモリセルの製造においては、例えば、
ｐ型半導体基板に形成されたＮウェル（大部分がＮ型不
純物からなる領域、ｐ−チャネル トランジスタなどが
形成される領域）同士は、電気的には、ｐ型半導体基板
によってＮＰＮ構造を形成して分離されるが、ｐ型半導
体基板の不純物濃度だけでは、Ｎウェル−Ｎウェル間の
所望の分離特性を満足する事ができない場合が多い。

【０００３】特に、（１）トランジスタ特性等に影響を
与えない等の理由から低濃度基板を使用した場合、
（２）Ｎウェル同士が異電位になって電位差が生じる場
合（内部降圧・昇圧、Source-Sub共通接続など）、
（３）半導体チップの集積度を上げるためにＮウェル−
Ｎウェル距離を縮めたい場合、等の場合には、分離特性
の確保が困難となる。

【０００４】これらの場合に、Ｎウェル−Ｎウェル間
に、最終ステップでＰウェルを形成する方法が考えられ
る。即ち、例えば、図８（ｆ）に示すようなｗｅｌｌ−
ｉｎ−ｗｅｌｌ構造の場合には、３０９からなるＰウェ
ル下に、３１３（Ｐウェル底）と３１０（Ｐウェル側
面）からなるＮウェルを分離する為に、不純物領域３１
２を形成する方法である。以下、この方法について、ウ
ェルインウェル構造を有する従来のＣＭＯＳ集積回路の
製造方法を例にとり説明を加える。

【０００５】即ち、先ず、ｐ型半導体基板上に酸化シリ
コン膜３０２、窒化シリコン膜３０３を順次積層したの
ち、レジスト膜３０４を全面に成膜し、所定のパターニ
ングを行い、前記レジストをマスクとして、酸化シリコ
ン膜、窒化シリコン膜及びシリコン半導体基板をＲＩＥ
によりエッチングを行う（図７（ａ））。

【０００６】次いで、レジスト膜３０４を剥離後、Ｓｉ
トレンチ部が埋まるように酸化シリコン膜３０５を形成
し、ＣＭＰ（Chemical Mechanical Polishing ）法によ
り研磨することにより、いわゆるＳＴＩ（Shallow Tren
ch Isolation）を形成する（図７（ｂ））。続いて、レ
ジスト膜３０６を成膜、所定のパターニングを行い（図
７（ｃ））、ＮＭＯＳ領域にｎ型の不純物を深くイオン
注入して、ｎ型の不純物領域３０８を形成し、該領域上
にｐ型不純物をイオン注入してｐ型の不純物領域３０９
を形成する（図８（ｄ））。

【０００７】次に、図８（ｅ）に示すように、レジスト
膜３０６を剥離後、レジスト膜３１１を成膜、所定のパ
ターニングを行い、前記ＮＭＯＳ領域とＮウェル−Ｎウ
ェルを分離する領域以外の部位にｎ型の不純物をイオン
注入して、ｎ型の不純物領域３１０を形成する。さら
に、図８（ｅ）に示すように、レジスト膜３１１を剥離
後、レジスト膜３１３を成膜、所定のパターニングを行
い、前記Ｎウェル−Ｎウェルを分離する領域にｐ型の不
純物をイオン注入して、ｐ型の不純物領域３１２を形成
する方法である。

【０００８】しかしながら、上記方法では、付加的なレ
ジスト３１３を形成する工程（図８（ｅ））を経て、ｐ
型の不純物をイオン注入する必要がある。また、最後に
Ｎウェル−Ｎウェルを分離する領域にｐ型の不純物領域
を形成するため、特に、Ｎウェル−Ｎウェルの距離を縮
めた場合などにおいては、Ｎウェル−Ｎウェル間のｎ型
不純物領域が互いに接近して、Ｎウェル−Ｎウェルの分
離特性が不十分となるおそれがある。

【０００９】従って、半導体装置、特にウェルインウェ
ル構造を有する半導体装置においては、Ｎウェル−Ｎウ
ェル間の所望の分離特性を満足させることができる、半
導体装置を製造する方法の開発が求められいる。

【００１０】

【発明が解決しようとする課題】ところで、前記図８
（ｆ）に示すｗｅｌｌ−ｉｎ−ｗｅｌｌ構造は、Ｎウェ
ル、Ｐウェルともに分離できる為、異電位Ｎウェル、異
電位Ｐウェルを使用するＤＲＡＭ（Dynamic Random Acc
ess Memory）混載Ｌｏｇｉｃプロセス等で多用されてい
る。また、ＮウェルをＰウェルの側面と底に分けて形成
するので、Ｐウェル領域には、Ｎ型不純物が導入され
ず、Ｎウェルの中に単純にＰウェルを形成する方法に比
べて、Ｐウエルの全不純物濃度（トータル不純物濃度）
を減少させ、接合リーク電流を下げることが出来る為、
ＤＲＡＭ等のメモリセルを形成するのに適した方法であ
る。

【００１１】そこで、本発明は、図８（ｆ）に示すよう
なｗｅｌｌ−ｉｎ−ｗｅｌｌ構造を実現しつつ、基板表
面濃度に影響を与えず、かつ、マスク工程も追加するこ
となく、所望のＮウェル−Ｎウェル分離特性を実現でき
る半導体装置の製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成すべく、
本発明は、半導体基板上の所定の領域に第１の導電型不
純物を注入する工程と、その第１の導電型の不純物を注
入した領域の所定の領域を素子分離領域として規定する
マスク材のパターンを形成する工程と、前記マスク材を
マスクとして、半導体基板をエッチングする工程と、前
記半導体基板をエッチングした領域に、前記第１の導電
型不純物と同じ導電型の第２の不純物領域を形成する工
程とを有する半導体装置の製造方法を提供する。

【００１３】また、本発明は、半導体基板上の所定の領
域に第１の導電型不純物を注入する工程と、その第１の
導電型の不純物を注入した領域の所定の領域を素子分離
領域として規定するマスク材のパターンを形成する工程
と、その第１の導電型の不純物を注入した領域の所定の
領域を素子分離領域として規定するレジストパターンを
形成する工程と、前記素子分離領域として規定する所定
の領域に、前記第１の導電型不純物と同じ導電型の第２
の不純物領域を形成する工程と、前記レジストを除去し
たのち、前記マスク材をマスクとして、半導体基板をエ
ッチングする工程を有する半導体装置の製造方法を提供
する。

【００１４】前記本発明の半導体装置の製造方法におい
て、前記第２の不純物領域を形成したのち、素子分離と
して、ＳＴＩ（Shallow Trench Isolation）を形成する
工程と、前記ＳＴＩの所定の領域に、第１の導電型と反
対の導電型の不純物を注入して第３の不純物領域を形成
する工程と、前記第３の不純物領域上層に、第１の導電
型と同じ導電型の不純物を注入して、第４の不純物領域
を形成する工程を有するのが好ましい。

【００１５】また、前記第３の不純物濃度を形成する工
程は、第１の導電型と同じ導電型の不純物を、前記第２
の不純物領域の不純物濃度よりも高く濃度で注入する工
程であり、前記第２の不純物を形成する工程は、それぞ
れが分離した第３の不純物領域の間に前記第２の不純物
領域を形成する工程であるのが好ましい。

【００１６】また、本発明において、前記第４の不純物
領域を形成する工程は、前記第３の不純物領域により囲
まれる領域に前記第４の不純物領域を形成して、前記第
１の不純物領域と電気的に分離する工程であるであるの
がより好ましい。

【００１７】さらに、本発明においては、好ましくは、
前記第４の不純物領域の形成後、前記第２及び前記第４
の不純物領域に前記第１の不純物と反対の導電型の不純
物を注入して、第５の不純物領域を形成する工程を有す
る。

【００１８】さらにまた、本発明においては、好ましく
は、前記第４の不純物領域の形成後、更に前記第４の不
純物領域に前記第４の不純物と同じ導電型の不純物を注
入する工程を有する。

【００１９】本発明は、トレンチ法により素子分離領域
を形成した多電源ＩＣにおいて、電源電圧の異なるＮウ
ェル間に、予めトレンチの底部にチャネルストッパ用の
不純物をドープすることを特徴とする、半導体装置の製
造方法である。

【００２０】本発明によれば、以下の特質をもつウェル
インウェル構造の半導体装置を製造することができる。 （１）電源電圧の異なるＮウェル間に、予めトレンチの
底部にチャネルストッパ用の不純物がドープされるの
で、アクティブ領域に余計な不純物を導入することがな
い。従って、素子特性のばらつきを抑え、リーク電流の
少ない接合を形成することができる。

【００２１】（２）また、例えば、比較的低濃度の不純
物がドープされたｐ型半導体基板を使用して、所望のＮ
ウェル−Ｎウェル間の分離が確保されるので、高集積化
を実現しながら、異電位Ｎウェルを形成することができ
る。さらに、異電位Ｎウェルを形成することによって、
内部降圧やトランジスタのＳｏｕｒｃｅ−Ｓｕｂ．共通
接続等の使用が実現でき、デバイスパフォーマンスを向
上することができる。

【００２２】（３）ＰウェルをＰ型半導体基板と分離で
きるので、ＤＲＡＭメモリセルと周辺Ｌｏｇｉｃ部等の
ｗｅｌｌを完全に分離することができる。従って、メモ
リセルに基板バイアスを印加することができ、セル内へ
のキャリアの注入を抑制して、良好な保持特性を得るこ
とができる。

【００２３】

【発明の実施の形態】次に、本発明の半導体装置の製造
方法を図面を参照しながら詳細に説明する。なお、以下
に示す発明の実施形態は、本発明の半導体製造法を適用
する一例であり、本発明の要旨を逸脱しない範囲で、他
の半導体装置の製造にも応用することができる。

【００２４】第１実施形態 図３（ｉ）に示すのは、本発明の半導体装置の製造方法
により製造される、ウェルインウェル構造を有するＣＭ
ＯＳ集積回路の製造中間体の断面図である。図３（ｉ）
中、１０１はｐ型半導体基板、１１０は第５の不純物領
域（ｎ型不純物領域）、１０５は、Ｎウェル−Ｎウェル
間を分離する第２の不純物領域（ｐ型不純物領域）、１
０６は、トレンチ法で形成する酸化シリコン膜、１０９
は、第４の不純物領域（ｐ型不純物領域）をそれぞれ示
す。

【００２５】次に、図３（ｉ）に至るまでの製造ルート
を図面を参照しながら説明する。先ず、例えば、５×１
０¹⁴／ｃｍ³ 程度の濃度のｐ型不純物を含有させたｐ型
シリコン半導体基板１０１を作製する。この場合におい
て、比較的低い不純物濃度のｐ型又はｎ型の半導体基板
を用いることにより、ボディー効果（Ｂｏｄｙｅｆｆｅ
ｃｔ）特性を改善することができる。

【００２６】なお、本発明において、ｐ型不純物とし
て、ホウ素化合物等を、ｎ型不純物として、周期律表の
５Ｂ族元素であるリン、砒素等の化合物を用いることが
できる。また、不純物注入は、加速エネルギーの異なる
複数回のイオン注入によることもできる。複数回のイオ
ン注入によれば、微妙な不純物濃度のコントロールが可
能となる。

【００２７】次いで、図１（ａ）に示すように、前記ｐ
型半導体基板上に、酸化シリコン膜１０２を例えば、１
５ｎｍ程度の膜厚で形成した後、該酸化シリコン膜１０
２上に窒化シリコン膜１０３を、例えば、２００ｎｍの
膜厚で形成する。前記酸化シリコン膜は、熱酸化法、Ｃ
ＶＤ（Chemical Vapor Deposition ）法等により、前記
窒化シリコン膜は減圧ＣＶＤ法により形成することがで
きる。窒化シリコン膜はＣＭＰのストッパーとしての役
割を果たす。

【００２８】次に、図１（ｂ）に示すように、全面にレ
ジスト膜１０４を成膜し、所定のパターニングを行う。
次いで、図１（ｃ）に示すように、前記レジストパター
ンをマスクとして、酸化シリコン膜１０２、窒化シリコ
ン膜１０３及びｐ型半導体基板１０１を順次、例えば、
ＲＩＥ（Reactive Ion Etching）法によりエッチングを
行う。

【００２９】次いで、図２（ｄ）に示すように、前記レ
ジストパターンをマスクとして、ｐ型不純物（ホウ素
等）をイオン注入することにより、第２の不純物領域１
０５を形成する。不純物濃度は、１０¹⁵〜１０¹⁸／ｃｍ
³ 程度が好ましい。第２の導電型不純物領域を予め形成
しておくことにより、後の工程でトランジスタや接合が
形成されるシリコン表面付近には何ら影響を与えること
なく、基板中の不純物濃度を上げたのと同じ効果を得る
ことができる。すなわち、表面付近の不純物濃度のばら
つきに起因する、トランジスタ特性のばらつきを減少さ
せることができる。また、接合付近の不純物濃度が減少
する為、接合リークを減らすことができる。

【００３０】次に、図２（ｅ）に示すように、レジスト
１０４を剥離後、Ｓｉトレンチが埋まるように酸化シリ
コン膜１０６を、例えば、熱酸化法、ＣＶＤ法等により
堆積させ、ＣＭＰ法により研磨し、窒化シリコン膜１０
３を除去して、いわゆるＳＴＩ（Shallow Trench Isola
tion）を形成する。この方法は、隣り合うメモリセル間
の素子分離として浅いトレンチ分離であり、分離幅０．
４μｍ以下の高耐圧素子分離法である。

【００３１】さらに、図２（ｆ）に示すように、レジス
ト膜１０７を全面に成膜し、所定のパターニングを行
い、図３（ｇ）に示すように、ＮＭＯＳが形成される領
域に、ｎ型不純物を深くイオン注入して第３の導電型不
純物領域１０８を形成し、該領域の上層にｐ型不純物を
イオン注入して、第４の導電型不純物領域１０９を形成
する。第３の導電型不純物領域の不純物の濃度は、１０
¹⁶〜１０¹⁸／ｃｍ³ 程度である。また、前記第３の導電
型不純物領域の不純物の濃度は、少なくとも、前記第２
の不純物濃度よりも高いのが好ましい。第３の導電型不
純物領域は第２の導電型不純物領域にイオン注入して形
成されるため、完全なｎ型不純物領域とするためである
（図３（ｇ）等参照）。

【００３２】なお、前記第４の不純物領域は、トランジ
スタのしきい値を設定したり、ＳＴＩ下のチャネルスト
ッパを必要濃度とするために、深さ方向に対して不純物
濃度が変化してもよく、Ｎウェル中に埋め込み型のトラ
ンジスタを形成するために部分的に反対の導電型（ｎ
型）の不純物領域になっていてもよい。

【００３３】また、ここで、イオン注入によって前記第
４の不純物領域を形成した後、チャネルストッパーとし
て、前記第４の不純物と同じ導電型の不純物を第４の不
純物領域に、追加注入することも好ましい。このときの
イオン注入のエネルギーは、イオンが酸化シリコン膜１
０６を通過し、第４の不純物領域１０９の表層に到達で
きる程度であれば足りる。不純物濃度は、例えば、１×
１０¹⁶〜１×１０¹⁸／ｃｍ³ 程度である。

【００３４】次いで、所定のパターニングを行い、該レ
ジストパターンをマスクとして、第５の導電型不純物領
域１１０を形成する。このとき、チャネルストッパーと
して、第５の導電型不純物領域に第５の不純物と同じ導
電型の不純物を追加注入することも好ましい。このとき
のイオン注入のエネルギーは、イオンが酸化シリコン膜
１０６を通過し、第５の不純物領域１１０の表層に到達
できる程度であれば足りる。不純物濃度は、例えば、１
×１０¹⁶〜１×１０¹⁸／ｃｍ³ 程度である。

【００３５】その後、レジスト１１１を剥離して、図３
（ｉ）に示す状態を得る。図３（ｉ）に示す状態から
は、Ａ上にＮＭＯＳトランジスタ、Ｂ及びＣにＰＭＯＳ
トランジスタを形成し、層間絶縁膜、コンタクトホー
ル、配線層等を順次形成することによって、ＣＭＯＳタ
イプのＤＲＡＭ等の所望の半導体装置を製造することが
できる。

【００３６】以上の様にして得られた半導体装置（製造
中間体）は、図３（ｉ）に示すように、Ｐウェル（第４
の導電型不純物領域）は、Ｎウェル（第５の導電型不純
物領域）により、取り囲まれた構造を有している。また
このとき、Ｎウェル−Ｎウェルの間には、ｐ型不純物領
域が予め形成されているため、優れた分離特性を有する
半導体装置を製造することができる。

【００３７】第２実施形態 図６（ｈ）に示すのは、第１実施形態と同様の本発明の
半導体装置の製造方法により製造されるウェルインウェ
ル構造を有するＣＭＯＳ集積回路の製造中間体の断面図
である。図６（ｈ）中、２０１はｐ型半導体基板、２１
０は第５の導電型不純物領域（ｎ型不純物領域）、２０
５は、Ｎウェル−Ｎウェル間を分離する第２の導電型不
純物領域（ｐ型不純物領域）、トレンチ法で形成する２
０５は酸化シリコン膜、２０９は第４の導電型不純物領
域（ｐ型不純物領域）をそれぞれ示す。

【００３８】次に、図６（ｈ）に至までの製造ルートを
図面を参照しながら説明する。先ず、例えば、５×１０
¹⁴／ｃｍ³ 程度の濃度のｎ型不純物を含有するｐ型シリ
コン半導体基板２０１を作製する。この場合において、
比較的低い不純物濃度のｐ型又はｎ型の半導体基板を用
いることにより、ボディー効果（Ｂｏｄｙ ｅｆｆｅｃ
ｔ）特性を改善することができる。なお、本実施形態に
おいても、ｐ型不純物として、ホウ素化合物等を、ｎ型
不純物として、周期律表の５Ｂ族元素であるリン、砒素
等の化合物を用いることができる。

【００３９】次いで、図４（ａ）に示すように、前記ｐ
型半導体基板上に、酸化シリコン膜２０２を例えば、１
５ｎｍ程度の膜厚で形成した後、該酸化シリコン膜２０
２上に窒化シリコン膜２０３を、例えば、２００ｎｍの
膜厚で形成する。前記酸化シリコン膜は、熱酸化法、Ｃ
ＶＤ（Chemical Vapor Deposition ）法等により、前記
窒化シリコン膜は減圧ＣＶＤ法により形成することがで
きる。窒化シリコン膜はＣＭＰのストッパーとしての役
割を果たすのは、第１実施形態の場合と同様である。

【００４０】次に、図４（ｂ）に示すように、全面にレ
ジスト膜２０４を成膜し、所定のパターニングを行う。
次いで、図４（ｃ）に示すように、前記レジストパター
ンをマスクとして、酸化シリコン膜２０２、窒化シリコ
ン膜２０３及びｐ型半導体基板２０１を順次、例えば、
ＲＩＥ（Reactive Ion Etching）法によりエッチングを
行う。

【００４１】次いで、前記レジストパターンをマスクと
して、ｐ型不純物（ホウ素等）をイオン注入することに
より、第２の導電型不純物領域２０５を形成する。不純
物濃度は、１０¹⁵〜１０¹⁸／ｃｍ³ 程度が好ましい。第
２の導電型不純物領域をこの段階で形成する効果は、第
１の実施形態で説明したとおりである。

【００４２】次に、レジスト２０４を剥離後、窒化シリ
コン膜２０３をマスクとして、Ｓｉトレンチが埋まるよ
うに酸化シリコン膜２０６を、例えば、熱酸化法、ＣＶ
Ｄ法等により形成する。次いで、ＣＭＰ法により研磨し
て、窒化シリコン膜２０３を除去して、いわゆるＳＴＩ
（Shallow Trench Isolation）を形成して、図５（ｅ）
に示す状態を得る。以下の工程は、第１実施形態で説明
した図２（ｆ）以降と同様にして、所望の半導体装置を
製造することができる（図５（ｆ）〜図６（ｈ））。

【００４３】なお、第１の実施形態と同様、前記第４の
不純物領域を形成した後、チャネルストッパーとして、
前記第４の不純物と同じ導電型の不純物を第４の不純物
領域に、第５の導電型不純物領域に第５の不純物と同じ
導電型の不純物を、それぞれ追加注入することも好まし
い。このときのイオン注入のエネルギーは、イオンが酸
化シリコン膜１０６（２０６）を通過し、第５の不純物
領域１１０（２１０）の表層に到達できる程度であれば
足りる。不純物濃度は、例えば、１×１０¹⁶〜１×１０
¹⁸／ｃｍ³ 程度である。

【００４４】本実施形態では、窒化シリコンをマスク
（ストッパー）として、Ｓｉ基板にトレンチを形成する
ものであり、この方法によれば、レジスト中に含まれる
カーボンの影響をなくすことができ、窒化シリコン／Ｎ
ＳＧ（Non-doped Silicate Glass）エッチング時に生じ
るレジスト側面のッチング堆積物によるＳｉエッチング
時のエッチング変換差をなくすことができる。

【００４５】本発明の半導体装置の製造方法は、特に、
ウェルインウェル構造の半導体装置、例えば、ＣＭＯＳ
タイプのＤＲＡＭ等に製造に好適に適用することができ
る。

【００４６】

【発明の効果】以上説明したように、本発明は、特に、
ウェルインウェル構造を有する半導体装置の製造方法で
あって、電源電圧の異なるＮウェル間に、予めトレンチ
の底部にチャネルストッパ用の不純物をドープすること
を特徴とする。本発明によれば、以下のような特質をも
つ半導体装置を製造することができる。

【００４７】（１）電源電圧の異なるＮウェル（基板が
ｐ型の場合）間に、予めトレンチの底部にチャネルスト
ッパ用の不純物がドープされるので、アクティブ領域に
余計な不純物を導入することがない。従って、素子特性
のばらつきを抑え、リーク電流の少ない接合を形成する
ことができる。

【００４８】（２）また、例えば、比較的低濃度の不純
物がドープされたｐ型半導体基板を使用して、所望のＮ
ウェル−Ｎウェル間の分離が確保されるので、高集積化
を実現しながら、異電位Ｎウェルを形成することができ
る。さらに、異電位Ｎウェルを形成によって、内部降圧
やトランジスタのＳｏｕｒｃｅ−Ｓｕｂ．共通接続等の
使用が実現でき、デバイスパフォーマンスを向上するこ
とができる。

【００４９】（３）ＰウェルがＰ型半導体基板と分離で
きるので、ＤＲＡＭメモリセルと周辺Ｌｏｇｉｃ部等の
ｗｅｌｌを完全に分離することができる。従って、メモ
リセルに基板バイアスを印加することができ、セル内へ
のキャリアの注入を抑制して、良好な保持特性を得るこ
とができる。

【図面の簡単な説明】

【図１】図１は、第１実施形態の半導体装置の製造方法
の主な工程の状態図であり、（ａ）は、ｐ型半導体基板
に酸化シリコン膜と窒化シリコン膜を形成した図であ
り、（ｂ）は、レジスト膜を成膜後、所定のパターニン
グを行った図であり、（ｃ）は、レジストをマスクに酸
化シリコン膜、窒化シリコン膜及びシリコン基板のエッ
チングを行った図である。

【図２】図２は、第１実施形態の半導体装置の製造方法
の主な工程の状態図であり、（ｄ）は図１（ｃ）に示す
状態から、ｐ型不純物をドープした図であり、（ｅ）
は、ＳＴＩを形成した図であり、（ｆ）は、（ｅ）に示
す状態から、レジスト膜を成膜後、所定のパターニング
を行った図である。

【図３】図３は、第１実施形態の半導体装置の製造方法
の主な工程の状態図であり、（ｇ）は、ＮＭＯＳ領域に
第３の導電型不純物領域と第４の導電型不純物領域を形
成した図であり、（ｈ）は、（ｇ）に示す状態から、レ
ジストを剥離後、再度レジスト膜を成膜後、所定のパタ
ーニングを行った後、レジストパターンをマスクにｎ型
不純物をドープして第５導電型不純物領域を形成した図
であり、（ｉ）は、（ｈ）に示す状態から、レジスト膜
を除去した図である。

【図４】図４は、第２実施形態の半導体装置の製造方法
の主な工程の状態図であり、（ａ）は、ｐ型半導体基板
に酸化シリコン膜と窒化シリコン膜を形成した図であ
り、（ｂ）は、レジスト膜を成膜後、所定のパターニン
グを行った図であり、（ｃ）は、前記レジスト膜をマス
クに酸化シリコン膜、窒化シリコン膜及びシリコン基板
のエッチングを行いスクにエッチングを行った図であ
る。

【図５】図５は、第２実施形態の半導体装置の製造方法
の主な工程の状態図であり、（ｄ）は、を行った後、ｐ
型不純物をドープした図であり、（ｅ）は、レジスト膜
を除去した後、窒化シリコン膜をマスクにシリコン基板
にトレンチを形成して、ＳＴＩを形成した図であり、
（ｆ）は、レジスト膜を成膜後、所定のパターニングを
行い、ＮＭＯＳを形成する領域に第３の導電型不純物領
域と第４の導電型不純物領域を形成した図である。

【図６】図６は、第２実施形態の半導体装置の製造方法
の主な工程の状態図であり、（ｇ）は、前記レジスト膜
を剥離後、レジスト膜を再度成膜し、所定のパターニン
グを行った後、レジストパターンをマスクにｎ型不純物
をドープして第５導電型不純物領域を形成した図であ
り、（ｈ）は、（ｇ）に示す状態からレジスト膜を除去
した図である。

【図７】図７は、従来のウェルインウェル構造のＣＭＯ
Ｓ集積回路の製造方法の主な工程図であり、（ａ）は、
ｐ型半導体基板に酸化シリコン膜と窒化シリコン膜を形
成した後、レジスト膜を成膜後、所定のパターニングを
行った図であり、（ｂ）は、レジスト膜を除去後、酸化
シリコン膜を形成し、ＳＴＩを形成した図であり、
（ｃ）は、レジスト膜を成膜後、所定のパターニングを
行ったのち、ＮＭＯＳが形成される領域にｎ型不純物領
域とｐ型不純物領域を形成した図である。

【図８】図８は、従来のウェルインウェル構造のＣＭＯ
Ｓ集積回路の製造方法の主な工程図であり、（ｄ）は、
レジスト膜を成膜後、所定のパターニングを行ったの
ち、ｎ型不純物をドープした図であり、（ｅ）は、レジ
スト膜を成膜後、所定のパターニングを行ったのち、第
１Ｎ−ウェルと第２Ｎウェル間の領域にｐ型の不純物を
ドープした図であり、（ｆ）は、（ｅ）に示す状態か
ら、レジスト膜を除去した図である。

【符号の説明】

１０１，２０１，３０１…ｐ型シリコン半導体基板、１
０２，２０２，３０２，１０６，２０６，３０５…酸化
シリコン膜、１０３，２０３，３０３…窒化シリコン
膜、１０４，１０７，２０４，２０７，３０４，３０
６，３１３…レジスト膜、１０５，２０５…第２の導電
型不純物領域、１０８，３０８…第３の導電型不純物領
域、１０９，３０９…第４の導電型不純物領域、１１
０，３１０，３１４…第５の導電型不純物領域、３１２
…ｐ型不純物領域、Ａ，Ｂ，Ｃ…ＭＯＳＦＥＴ形成部位

Claims (18)

【特許請求の範囲】
1. 【請求項１】半導体基板上の所定の領域に第１の導電型
   不純物を注入する工程と、 その第１の導電型の不純物を注入した領域の所定の領域
   を素子分離領域として規定するマスク材のパターンを形
   成する工程と、 前記マスク材をマスクとして、半導体基板をエッチング
   する工程と、 前記半導体基板をエッチングした領域に、前記第１の導
   電型不純物と同じ導電型の不純物を注入することによ
   り、第２の不純物領域を形成する工程とを有する、 半導体装置の製造方法。
2. 【請求項２】半導体基板上の所定の領域に第１の導電型
   不純物を注入する工程と、 その第１の導電型の不純物を注入した領域の所定の領域
   を素子分離領域として規定するマスク材のパターンを形
   成する工程と、 その第１の導電型の不純物を注入した領域の所定の領域
   を素子分離領域として規定するレジストパターンを形成
   する工程と、 前記素子分離領域として規定する所定の領域に、前記第
   １の導電型不純物と同じ導電型の不純物を注入すること
   により、第２の不純物領域を形成する工程と、 前記レジストを除去したのち、前記マスク材をマスクと
   して、半導体基板をエッチングする工程とを有する、 半導体装置の製造方法。
3. 【請求項３】前記第２の不純物領域を形成したのち、素
   子分離として、ＳＴＩ（Shallow Trench Isolation）を
   形成する工程と、 前記ＳＴＩの所定の領域に、第１の導電型と反対の導電
   型の不純物を注入して第３の不純物領域を形成する工程
   と、 前記第３の不純物領域上層に、第１の導電型と同じ導電
   型の不純物を注入して、第４の不純物領域を形成する工
   程とを有する、 請求項１記載の半導体装置の製造方法。
4. 【請求項４】前記第３の不純物濃度を形成する工程は、
   第１の導電型と同じ導電型の不純物を、前記第２の不純
   物領域の不純物濃度よりも高く濃度で注入する工程であ
   る、 請求項３記載の半導体装置の製造方法。
5. 【請求項５】前記第２の不純物を形成する工程は、それ
   ぞれが分離した第３の不純物領域の間に前記第２の不純
   物領域を形成する工程である、 請求項１記載の半導体装置の製造方法。
6. 【請求項６】前記第４の不純物領域を形成する工程は、
   前記第３の不純物領域により囲まれる領域に前記第４の
   不純物領域を形成して、前記第１の不純物領域と電気的
   に分離する工程である、 請求項３記載の半導体装置の製造方法。
7. 【請求項７】前記第４の不純物領域の形成後、前記第２
   及び前記第４の不純物領域に前記第１の不純物と反対の
   導電型の不純物を注入して、第５の不純物領域を形成す
   る工程を有する、 請求項３記載の半導体装置の製造方法。
8. 【請求項８】前記第４の不純物領域の形成後、更に前記
   第４の不純物領域に前記第４の不純物と同じ導電型の不
   純物を注入する工程を有する、 請求項３記載の半導体装置の製造方法。
9. 【請求項９】前記第５の不純物領域の形成後、更に前記
   第５の不純物領域に前記第５の不純物と同じ導電型の不
   純物を注入する工程を有する、 請求項３記載の半導体装置の製造方法。
10. 【請求項１０】前記第２の不純物領域を形成したのち、
    素子分離として、ＳＴＩ（Shallow Trench Isolation）
    を形成する工程と、 前記ＳＴＩの所定の領域に、第１の導電型と反対の導電
    型の不純物を注入して第３の不純物領域を形成する工程
    と、 前記第３の不純物領域上層に、第１の導電型と同じ導電
    型の不純物を注入して、第４の不純物領域を形成する工
    程とを有する、 請求項２記載の半導体装置の製造方法。
11. 【請求項１１】前記第３の不純物濃度を形成する工程
    は、第１の導電型と同じ導電型の不純物を、前記第２の
    不純物領域の不純物濃度よりも高い濃度で注入する工程
    である、 請求項１０記載の半導体装置の製造方法。
12. 【請求項１２】前記第２の不純物を形成する工程は、そ
    れぞれが分離した第３の不純物領域の間に前記第２の不
    純物領域を形成する工程である、 請求項２記載の半導体装置の製造方法。
13. 【請求項１３】前記第４の不純物領域を形成する工程
    は、前記第３の不純物領域により囲まれる領域に前記第
    ４の不純物領域を形成して、前記第１の不純物領域と電
    気的に分離する工程である、 請求項１０記載の半導体装置の製造方法。
14. 【請求項１４】前記第４の不純物領域の形成後、前記第
    ２及び前記第４の不純物領域に前記第１の不純物と反対
    の導電型の不純物を注入して、第５の不純物領域を形成
    する工程を有する、 請求項１０記載の半導体装置の製造方法。
15. 【請求項１５】前記第４の不純物領域の形成後、更に前
    記第４の不純物領域に前記第４の不純物と同じ導電型の
    不純物を注入する工程を有する、 請求項１０記載の半導体装置の製造方法。
16. 【請求項１６】前記第５の不純物領域の形成後、更に前
    記第５の不純物領域に前記第５の不純物と同じ導電型の
    不純物を注入する工程を有する、 請求項１０記載の半導体装置の製造方法。
17. 【請求項１７】前記半導体装置は、ウェルインウェル
    （ｗｅｌｌ−ｉｎ−ｗｅｌｌ）構造を有する半導体装置
    である、 請求項１記載の半導体装置の製造方法。
18. 【請求項１８】前記半導体装置は、ウェルインウェル
    （ｗｅｌｌ−ｉｎ−ｗｅｌｌ）構造を有する半導体装置
    である、 請求項２記載の半導体装置の製造方法。