JPH11233653A - 不揮発性半導体記憶装置の消去方法 - Google Patents
不揮発性半導体記憶装置の消去方法Info
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- JPH11233653A JPH11233653A JP10031278A JP3127898A JPH11233653A JP H11233653 A JPH11233653 A JP H11233653A JP 10031278 A JP10031278 A JP 10031278A JP 3127898 A JP3127898 A JP 3127898A JP H11233653 A JPH11233653 A JP H11233653A
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- diffusion region
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Abstract
(57)【要約】
【課題】ＳＡＨ消去方式においてゲート絶縁膜を劣化さ
せることなく、即ちデータ保持特性を高いレベルで維持
したまま消去後のしきい値分布の縮小を図る。 【解決手段】半導体基板等にソース及びドレイン不純物
拡散領域が互いに離間して形成され、両不純物拡散領域
に挟まれた半導体領域上にゲート絶縁膜と浮遊ゲートが
積層され、ソース不純物拡散領域の少なくとも浮遊ゲー
ト側端の耐圧が、ゲート絶縁膜にトンネリングが起こる
前にアバランシェブレークダウンを起こすほど小さい。
本消去方法では、ソース不純物拡散領域のアバランシェ
ブレークダウンにより生じたホットキャリアのうち、ホ
ットホールを浮遊ゲートに注入する第１段階の消去と、
ホットエレクトロンを浮遊ゲートに（ＣＨＥ又はアバラ
ンシェホットエレクトロンとして）注入する第２段階の
弱い書き込みとによって、メモリトランジスタのしきい
値を所定の消去状態に自己収束させる。
せることなく、即ちデータ保持特性を高いレベルで維持
したまま消去後のしきい値分布の縮小を図る。 【解決手段】半導体基板等にソース及びドレイン不純物
拡散領域が互いに離間して形成され、両不純物拡散領域
に挟まれた半導体領域上にゲート絶縁膜と浮遊ゲートが
積層され、ソース不純物拡散領域の少なくとも浮遊ゲー
ト側端の耐圧が、ゲート絶縁膜にトンネリングが起こる
前にアバランシェブレークダウンを起こすほど小さい。
本消去方法では、ソース不純物拡散領域のアバランシェ
ブレークダウンにより生じたホットキャリアのうち、ホ
ットホールを浮遊ゲートに注入する第１段階の消去と、
ホットエレクトロンを浮遊ゲートに（ＣＨＥ又はアバラ
ンシェホットエレクトロンとして）注入する第２段階の
弱い書き込みとによって、メモリトランジスタのしきい
値を所定の消去状態に自己収束させる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばフラッシュ
ＥＥＰＲＯＭ等において、アバランシェブレークダウン
により発生させたホットホールを浮遊ゲートに注入して
しきい値を変化させる方式の不揮発性半導体記憶装置の
消去方法に関する。
ＥＥＰＲＯＭ等において、アバランシェブレークダウン
により発生させたホットホールを浮遊ゲートに注入して
しきい値を変化させる方式の不揮発性半導体記憶装置の
消去方法に関する。
【０００２】
【従来の技術】現在、一括消去型のＥＥＰＲＯＭ（フラ
ッシュメモリ）をマイクロコンピュータ（マイコン）等
に搭載させたEmbedded Flash型デバイスの要求が高ま
り、開発が盛んに行われている。これは、従来のＯＴＰ
(One Time Programmable ROM) マイコンではプログラム
を開発後にＲＯＭライタ(ROM Writer)でプログラムを書
き込みボードに組み込んでいたのに対し、Embedded Fla
shマイコンでは、ボードに組み込んだ後に電気的にデー
タの書き込み・消去が可能であり、ボードに組み込んだ
状態でプログラム開発ができることから、メモリ搭載マ
イコン等の開発においてＴＡＴ(Turn Around Time)を短
縮できるという優位性があるためである。
ッシュメモリ）をマイクロコンピュータ（マイコン）等
に搭載させたEmbedded Flash型デバイスの要求が高ま
り、開発が盛んに行われている。これは、従来のＯＴＰ
(One Time Programmable ROM) マイコンではプログラム
を開発後にＲＯＭライタ(ROM Writer)でプログラムを書
き込みボードに組み込んでいたのに対し、Embedded Fla
shマイコンでは、ボードに組み込んだ後に電気的にデー
タの書き込み・消去が可能であり、ボードに組み込んだ
状態でプログラム開発ができることから、メモリ搭載マ
イコン等の開発においてＴＡＴ(Turn Around Time)を短
縮できるという優位性があるためである。
【０００３】その結果として、マイコンでは、その開発
から量産に移行する際、プログラム開発時と生産初期は
ＯＴＰマイコン、量産時はマスクＲＯＭマイコンという
形態から、プログラム開発時と生産初期はFlash マイコ
ン、量産時はマスクＲＯＭマイコンという形態が採用さ
れるようになってきた。さらに最近では、マイコンの世
代交代のサイクルが短くなってきていることによって、
量産用のマスクＲＯＭ版に移行する余裕がなくなりつつ
あり、上述の形態から更にプログラム開発時、生産初期
および量産時全てをFlash マイコンで行うことの要求も
高まってきている。
から量産に移行する際、プログラム開発時と生産初期は
ＯＴＰマイコン、量産時はマスクＲＯＭマイコンという
形態から、プログラム開発時と生産初期はFlash マイコ
ン、量産時はマスクＲＯＭマイコンという形態が採用さ
れるようになってきた。さらに最近では、マイコンの世
代交代のサイクルが短くなってきていることによって、
量産用のマスクＲＯＭ版に移行する余裕がなくなりつつ
あり、上述の形態から更にプログラム開発時、生産初期
および量産時全てをFlash マイコンで行うことの要求も
高まってきている。
【０００４】しかしながら、Flash マイコンは電気的に
書き込みと消去を行うことから、昇圧回路が組み込まれ
ており、そのぶんチップ面積が大きい。また、書き込み
・消去時に高電圧を使用するために周辺ロジックで使用
されるトランジスタとは別に高耐圧トランジスタを形成
する必要がありプロセスコストが高く、このため通常の
マスクＲＯＭと比較してチップコストが高いといった不
利益がある。よって、上述したFlash マイコンを量産時
にも用いるという要求に応えるためには、Flash マイコ
ンのチップコストを出来るだけマスクＲＯＭに近づける
必要がある。
書き込みと消去を行うことから、昇圧回路が組み込まれ
ており、そのぶんチップ面積が大きい。また、書き込み
・消去時に高電圧を使用するために周辺ロジックで使用
されるトランジスタとは別に高耐圧トランジスタを形成
する必要がありプロセスコストが高く、このため通常の
マスクＲＯＭと比較してチップコストが高いといった不
利益がある。よって、上述したFlash マイコンを量産時
にも用いるという要求に応えるためには、Flash マイコ
ンのチップコストを出来るだけマスクＲＯＭに近づける
必要がある。
【０００５】このコスト削減を目的として、フラッシュ
メモリ部においてデータ記憶を担う、メモリトランジス
タの書き込み・消去で必要とされる電圧は、全て外部電
源によってまかなうことで昇圧回路を削除し、さらに、
メモリトランジスタの書き込みはＣＨＥ(Channel Hot E
lectron)注入方式、消去はＳＡＨ(Source AvalancheHot
Hole) 注入方式としたFlash マイコンが提案されてい
る。
メモリ部においてデータ記憶を担う、メモリトランジス
タの書き込み・消去で必要とされる電圧は、全て外部電
源によってまかなうことで昇圧回路を削除し、さらに、
メモリトランジスタの書き込みはＣＨＥ(Channel Hot E
lectron)注入方式、消去はＳＡＨ(Source AvalancheHot
Hole) 注入方式としたFlash マイコンが提案されてい
る。
【０００６】図１０は、このメモリトランジスタにおい
て、ＣＨＥ注入による書き込み方式を説明するための概
念図、図１１はＳＡＨ注入による消去方式を説明するた
めの概念図である。図１０及び図１１において、符号Ｓ
とＤは、それぞれ半導体基板又はウェル等（以下、単に
基板という）の半導体領域に、例えばｎ型不純物が高濃
度に導入されて形成されたソース不純物拡散領域とドレ
イン不純物拡散領域を示す。また、符号ＦＧとＣＧは、
それぞれソース不純物拡散領域Ｓとドレイン不純物拡散
領域Ｄ間の半導体領域上に、当該半導体領域との間およ
びゲート間に絶縁膜を介在させて積層されたフローティ
ングゲートとコントロールゲートを示す。
て、ＣＨＥ注入による書き込み方式を説明するための概
念図、図１１はＳＡＨ注入による消去方式を説明するた
めの概念図である。図１０及び図１１において、符号Ｓ
とＤは、それぞれ半導体基板又はウェル等（以下、単に
基板という）の半導体領域に、例えばｎ型不純物が高濃
度に導入されて形成されたソース不純物拡散領域とドレ
イン不純物拡散領域を示す。また、符号ＦＧとＣＧは、
それぞれソース不純物拡散領域Ｓとドレイン不純物拡散
領域Ｄ間の半導体領域上に、当該半導体領域との間およ
びゲート間に絶縁膜を介在させて積層されたフローティ
ングゲートとコントロールゲートを示す。
【０００７】ＣＨＥ注入による書き込み方式では、図１
０に示すように、通常ワード線を兼用したコントロール
ゲートＣＧに例えば１０Ｖ、通常ビット線に接続される
ドレイン不純物拡散領域Ｄに例えば６Ｖ程度の電圧を印
加し、基板と、通常ソース線に接続されるソース不純物
拡散領域Ｓとに０Ｖで保持する。これにより、チャネル
形成後に、当該チャネル内で電界加速されたキャリア
（電子）によってドレイン端においてホットエレクトロ
ンを発生させ、このホットエレクトロンをゲート絶縁膜
障壁を越えてフローティングゲートＦＧに注入させるこ
とによって、メモリトランジスタのしきい値（一般に
は、ゲート閾値電圧Ｖth）を上昇させて書き込みを行
う。また、ＳＡＨ注入による消去方式では、図１１に示
すように、コントロールゲート（ワード線）に例えば
２．５Ｖ、ソースに例えば１０Ｖ程度の電圧をそれぞれ
印加し、このときドレイン（ビット線）をオープン、基
板を０Ｖ保持とすることで、ソース端でアバランシェブ
レークダウンを起こさせて、これにより発生したホット
ホールをゲート絶縁膜障壁を越えてフローティングゲー
トＦＧに注入させることによって、メモリトランジスタ
のＶthを充分に低下させて消去状態に移行させる。
０に示すように、通常ワード線を兼用したコントロール
ゲートＣＧに例えば１０Ｖ、通常ビット線に接続される
ドレイン不純物拡散領域Ｄに例えば６Ｖ程度の電圧を印
加し、基板と、通常ソース線に接続されるソース不純物
拡散領域Ｓとに０Ｖで保持する。これにより、チャネル
形成後に、当該チャネル内で電界加速されたキャリア
（電子）によってドレイン端においてホットエレクトロ
ンを発生させ、このホットエレクトロンをゲート絶縁膜
障壁を越えてフローティングゲートＦＧに注入させるこ
とによって、メモリトランジスタのしきい値（一般に
は、ゲート閾値電圧Ｖth）を上昇させて書き込みを行
う。また、ＳＡＨ注入による消去方式では、図１１に示
すように、コントロールゲート（ワード線）に例えば
２．５Ｖ、ソースに例えば１０Ｖ程度の電圧をそれぞれ
印加し、このときドレイン（ビット線）をオープン、基
板を０Ｖ保持とすることで、ソース端でアバランシェブ
レークダウンを起こさせて、これにより発生したホット
ホールをゲート絶縁膜障壁を越えてフローティングゲー
トＦＧに注入させることによって、メモリトランジスタ
のＶthを充分に低下させて消去状態に移行させる。
【０００８】この方式では、上記の如き書き込み・消去
時の注入方式が採用され、書き込み，消去ともに使用電
源電圧を最大で１０Ｖ程度と低くできる。
時の注入方式が採用され、書き込み，消去ともに使用電
源電圧を最大で１０Ｖ程度と低くできる。
【０００９】図１２は、周辺回路の基本構成例として、
例えば１０Ｖ程度の電源電圧Ｖｐｐを用いたインバータ
を示す回路図である。このインバータでは、ＰＭＯＳ側
を２つのｐＭＯＳトランジスタＭｐ１，Ｍｐ２の直列接
続、ＮＭＯＳ側も同様に２つのｎＭＯＳトランジスタＭ
ｎ１，Ｍｎ２の直列接続として、これら４つのトランジ
スタを電源電圧Ｖｐｐと接地電位との間に直列接続させ
ている。入力端子Ｔinは最も接地電位に近いｎＭＯＳト
ランジスタＭｎ２のゲートに設け、他の３トランジスタ
のゲートを共通接続して、この共通接続点を抵抗の分圧
によりＶｐｐ／２等の電位で保持している。このような
構成では、入力端子Ｔinに例えば３〜５Ｖ程度のＶｄｄ
の振幅で入力電圧を印加すると、その反転信号を振幅Ｖ
ｐｐで出力端子Ｔout から取り出すことができる。しか
も、各ＭＯＳトランジスタのソースとドレイン間には平
均でＶｐｐ／２程度の電圧が印加され、またゲートと、
ソース又はドレイン間も最大でもＶｐｐ／２程度の電圧
しかかからないことから、ロジック部と同じ構成の通常
の耐圧を有するトランジスタで構成できる。
例えば１０Ｖ程度の電源電圧Ｖｐｐを用いたインバータ
を示す回路図である。このインバータでは、ＰＭＯＳ側
を２つのｐＭＯＳトランジスタＭｐ１，Ｍｐ２の直列接
続、ＮＭＯＳ側も同様に２つのｎＭＯＳトランジスタＭ
ｎ１，Ｍｎ２の直列接続として、これら４つのトランジ
スタを電源電圧Ｖｐｐと接地電位との間に直列接続させ
ている。入力端子Ｔinは最も接地電位に近いｎＭＯＳト
ランジスタＭｎ２のゲートに設け、他の３トランジスタ
のゲートを共通接続して、この共通接続点を抵抗の分圧
によりＶｐｐ／２等の電位で保持している。このような
構成では、入力端子Ｔinに例えば３〜５Ｖ程度のＶｄｄ
の振幅で入力電圧を印加すると、その反転信号を振幅Ｖ
ｐｐで出力端子Ｔout から取り出すことができる。しか
も、各ＭＯＳトランジスタのソースとドレイン間には平
均でＶｐｐ／２程度の電圧が印加され、またゲートと、
ソース又はドレイン間も最大でもＶｐｐ／２程度の電圧
しかかからないことから、ロジック部と同じ構成の通常
の耐圧を有するトランジスタで構成できる。
【００１０】このインバータ構成で例示される如く、電
源電圧が１０Ｖ程度で済むことによってフラッシュメモ
リ部の周辺回路をごく簡単な基本回路で構成できる。こ
のため、メモリ部の周辺回路部分で高耐圧トランジスタ
を別途形成する必要がなく、この方式のFlash マイコン
では、メモリ部以外のロジック部で使用されている通常
の耐圧を有したトランジスタを使ってメモリ部の周辺回
路（例えば、デコーダ, センスアンプ等）が構成されて
おり、チップコスト削減を目的としてメモリ周辺回路と
ロジック部のプロセスの共通化が図り易い利点がある。
源電圧が１０Ｖ程度で済むことによってフラッシュメモ
リ部の周辺回路をごく簡単な基本回路で構成できる。こ
のため、メモリ部の周辺回路部分で高耐圧トランジスタ
を別途形成する必要がなく、この方式のFlash マイコン
では、メモリ部以外のロジック部で使用されている通常
の耐圧を有したトランジスタを使ってメモリ部の周辺回
路（例えば、デコーダ, センスアンプ等）が構成されて
おり、チップコスト削減を目的としてメモリ周辺回路と
ロジック部のプロセスの共通化が図り易い利点がある。
【００１１】
【発明が解決しようとする課題】しかし、上述したホッ
トホールを注入する消去方式では、ホールのゲート酸化
膜中でのトラップが起こるため、書き込みと消去を何度
も繰り返しているうちにゲート絶縁膜の劣化が進み、当
該メモリトランジスタのデータ保持特性が悪くなるとい
った欠点がある。
トホールを注入する消去方式では、ホールのゲート酸化
膜中でのトラップが起こるため、書き込みと消去を何度
も繰り返しているうちにゲート絶縁膜の劣化が進み、当
該メモリトランジスタのデータ保持特性が悪くなるとい
った欠点がある。
【００１２】もともと、このＳＡＨ消去方式において、
図１３で消去過程を模式的に示すように、初期段階で
は、ソース端のアバランシェブレークダウンによって生
じたホットホールとホットエレクトロンのうち、基板に
逃げるホットホールの一部が未だ比較的に低い電位のフ
ローティングゲートＦＧに注入される。これにより、注
入電流値｜Ｉｆｇ｜が最初大きく、ＦＧ電位が上がるに
つれて小さくなっていく。また、ＦＧ電位が上がると、
その電位に引きつけられて今までソースに逃げていたホ
ットエレクトロンの一部がフローティングゲートＦＧ中
に注入されるようになる。エレクトロン注入は電位を下
げる方向に働くので、最終的には、Ｉｆｇ＝０となると
ころでホットホール注入とホットエレクトロン注入が釣
り合い、このときフローティングゲートＦＧの電位が自
己収束することとなる。
図１３で消去過程を模式的に示すように、初期段階で
は、ソース端のアバランシェブレークダウンによって生
じたホットホールとホットエレクトロンのうち、基板に
逃げるホットホールの一部が未だ比較的に低い電位のフ
ローティングゲートＦＧに注入される。これにより、注
入電流値｜Ｉｆｇ｜が最初大きく、ＦＧ電位が上がるに
つれて小さくなっていく。また、ＦＧ電位が上がると、
その電位に引きつけられて今までソースに逃げていたホ
ットエレクトロンの一部がフローティングゲートＦＧ中
に注入されるようになる。エレクトロン注入は電位を下
げる方向に働くので、最終的には、Ｉｆｇ＝０となると
ころでホットホール注入とホットエレクトロン注入が釣
り合い、このときフローティングゲートＦＧの電位が自
己収束することとなる。
【００１３】一般に、メモリアレイを構成するメモリセ
ルは、そのトランジスタが形成された基板特性等の材料
やプロセス上のバラツキを反映して、程度の差こそあれ
必ず消去が速いビットと遅いビットが存在する。つま
り、図１４に示すように、フローティングゲートＦＧの
電位収束の速度にメモリアレイ内でバラツキがあるの
で、メモリアレイ内或いは消去単位ブロック内の全ビッ
トを、例えば０．６程度のＶth分布に収束させるのも可
能であるが、そのためには、かなり時間がかかってしま
う。この１回の消去におけるホットホール注入時間が長
くなることは、これにより消去サイクルが長くなること
もあるが、それ以上に、前述したゲート絶縁膜のホール
注入ストレスによるトラップ生成でデータ保持特性が劣
化するという大きな不利益を伴う。
ルは、そのトランジスタが形成された基板特性等の材料
やプロセス上のバラツキを反映して、程度の差こそあれ
必ず消去が速いビットと遅いビットが存在する。つま
り、図１４に示すように、フローティングゲートＦＧの
電位収束の速度にメモリアレイ内でバラツキがあるの
で、メモリアレイ内或いは消去単位ブロック内の全ビッ
トを、例えば０．６程度のＶth分布に収束させるのも可
能であるが、そのためには、かなり時間がかかってしま
う。この１回の消去におけるホットホール注入時間が長
くなることは、これにより消去サイクルが長くなること
もあるが、それ以上に、前述したゲート絶縁膜のホール
注入ストレスによるトラップ生成でデータ保持特性が劣
化するという大きな不利益を伴う。
【００１４】現行のFlash マイコンでは、データ保持特
性の劣化によってメガビット（Ｍｂ）中に数ビットの不
良が発生し、これはチップ全体が不良となる致命欠陥で
ある。したがって、この不良発生を回避するために、消
去時のＶth分布を実力的には０．６Ｖ程度まで収束でき
るにもかかわらず、この分布幅を実際のデバイスでは２
Ｖ程度にしたところで妥協して使っている。
性の劣化によってメガビット（Ｍｂ）中に数ビットの不
良が発生し、これはチップ全体が不良となる致命欠陥で
ある。したがって、この不良発生を回避するために、消
去時のＶth分布を実力的には０．６Ｖ程度まで収束でき
るにもかかわらず、この分布幅を実際のデバイスでは２
Ｖ程度にしたところで妥協して使っている。
【００１５】しかし、このデータ保持特性上の制限を受
けて分布を狭くできないことによって、ゲート閾値電圧
Ｖthの分布が大きい状態では読み出し時のゲート電圧を
下げることができず、これは動作電圧の低電圧化、多値
化に不利な制約となる。また、図１５に示すように、消
去状態のＶth分布がばらついていると、２Ｖ程度と比較
的に大きなＶth分布では、Ｖth分布を狭くできるときと
比較して書き込みの狙い目のＶthを高く設定する必要が
あり、これら書き込みとの消去の状態を同じ読み出しゲ
ート電圧を印加して読み出すと、一方のバラツキ端部に
あたるセルの読み出しでは読み出し電流が減ってしま
い、一般的な電流センス形のセンスアンプを用いたとき
に高速読み出しができないといった弊害が生じてしま
う。つまり、この遅い読み出しセルを考慮してセンスア
ンプ能力設計、読み出しサイクル設定をしなけらばなら
ないこととなる。
けて分布を狭くできないことによって、ゲート閾値電圧
Ｖthの分布が大きい状態では読み出し時のゲート電圧を
下げることができず、これは動作電圧の低電圧化、多値
化に不利な制約となる。また、図１５に示すように、消
去状態のＶth分布がばらついていると、２Ｖ程度と比較
的に大きなＶth分布では、Ｖth分布を狭くできるときと
比較して書き込みの狙い目のＶthを高く設定する必要が
あり、これら書き込みとの消去の状態を同じ読み出しゲ
ート電圧を印加して読み出すと、一方のバラツキ端部に
あたるセルの読み出しでは読み出し電流が減ってしま
い、一般的な電流センス形のセンスアンプを用いたとき
に高速読み出しができないといった弊害が生じてしま
う。つまり、この遅い読み出しセルを考慮してセンスア
ンプ能力設計、読み出しサイクル設定をしなけらばなら
ないこととなる。
【００１６】本発明は、このような実情に鑑みてなさ
れ、ＳＡＨ消去方式においてゲート絶縁膜を劣化させる
ことなく、即ちデータ保持特性を高いレベルで維持した
まま消去後のしきい値分布の縮小を図ることができる不
揮発性半導体記憶装置の消去方法を提供することを目的
とする。
れ、ＳＡＨ消去方式においてゲート絶縁膜を劣化させる
ことなく、即ちデータ保持特性を高いレベルで維持した
まま消去後のしきい値分布の縮小を図ることができる不
揮発性半導体記憶装置の消去方法を提供することを目的
とする。
【００１７】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の不揮
発性半導体記憶装置の消去方法では、半導体基板又は基
板に支持された半導体層に、ソース不純物拡散領域およ
びドレイン不純物拡散領域が互いに離間して形成され、
当該両不純物領域に挟まれた半導体領域上に、ゲート絶
縁膜，浮遊ゲート，ゲート間絶縁膜および制御ゲートが
順に積層され、前記ソース不純物拡散領域の少なくとも
浮遊ゲート側端の耐圧が、前記ゲート絶縁膜においてト
ンネリングが起こる前にアバランシェブレークダウンを
起こすほど小さいメモリトランジスタを有する不揮発性
半導体記憶装置の消去方法であって、前記ソース不純物
拡散領域のアバランシェブレークダウンにより生じたホ
ットキャリアのうち、ホットホールを前記浮遊ゲートに
注入する第１段階の消去と、ホットエレクトロンを前記
浮遊ゲートに注入する第２段階の弱い書き込みとによっ
て前記メモリトランジスタのしきい値を所定の消去状態
に自己収束させる。
点を解決し、上記目的を達成するために、本発明の不揮
発性半導体記憶装置の消去方法では、半導体基板又は基
板に支持された半導体層に、ソース不純物拡散領域およ
びドレイン不純物拡散領域が互いに離間して形成され、
当該両不純物領域に挟まれた半導体領域上に、ゲート絶
縁膜，浮遊ゲート，ゲート間絶縁膜および制御ゲートが
順に積層され、前記ソース不純物拡散領域の少なくとも
浮遊ゲート側端の耐圧が、前記ゲート絶縁膜においてト
ンネリングが起こる前にアバランシェブレークダウンを
起こすほど小さいメモリトランジスタを有する不揮発性
半導体記憶装置の消去方法であって、前記ソース不純物
拡散領域のアバランシェブレークダウンにより生じたホ
ットキャリアのうち、ホットホールを前記浮遊ゲートに
注入する第１段階の消去と、ホットエレクトロンを前記
浮遊ゲートに注入する第２段階の弱い書き込みとによっ
て前記メモリトランジスタのしきい値を所定の消去状態
に自己収束させる。
【００１８】前記第２段階の弱い書き込みは、ＣＨＥ注
入、或いはＳＡＨ注入の何れの方式でもよい。すなわ
ち、前者のＣＨＥ注入の場合、前記ソース不純物拡散領
域とドレイン不純物拡散領域間に形成されたチャネル内
で、エレクトロンを電界加速させることによってドレイ
ン不純物拡散領域端部付近でチャネルホットエレクトロ
ンを発生させ、当該チャネルホットエレクトロンをドレ
イン不純物拡散領域側から前記浮遊ゲートに注入する。
また、後者のＳＡＨ注入の場合、アバランシェブレーク
ダウンにより生じたホットキャリアのうち、ホットホッ
トエレクトロンを前記浮遊ゲートに注入する。
入、或いはＳＡＨ注入の何れの方式でもよい。すなわ
ち、前者のＣＨＥ注入の場合、前記ソース不純物拡散領
域とドレイン不純物拡散領域間に形成されたチャネル内
で、エレクトロンを電界加速させることによってドレイ
ン不純物拡散領域端部付近でチャネルホットエレクトロ
ンを発生させ、当該チャネルホットエレクトロンをドレ
イン不純物拡散領域側から前記浮遊ゲートに注入する。
また、後者のＳＡＨ注入の場合、アバランシェブレーク
ダウンにより生じたホットキャリアのうち、ホットホッ
トエレクトロンを前記浮遊ゲートに注入する。
【００１９】また、アバランシェブレークダウンを生じ
させる上で好ましい構成としては、少なくとも前記ソー
ス不純物拡散領域のドレイン対向端部に設けられ、前記
ソース不純物拡散領域と異なり前記半導体基板又は半導
体層と同じ導電型を有し、当該半導体基板又は半導体層
より高い濃度の低耐圧領域を設け、その低耐圧領域でア
バランシェブレークダウンを発生させるとよい。
させる上で好ましい構成としては、少なくとも前記ソー
ス不純物拡散領域のドレイン対向端部に設けられ、前記
ソース不純物拡散領域と異なり前記半導体基板又は半導
体層と同じ導電型を有し、当該半導体基板又は半導体層
より高い濃度の低耐圧領域を設け、その低耐圧領域でア
バランシェブレークダウンを発生させるとよい。
【００２０】このような不揮発性半導体記憶装置の消去
方法では、第１段階で短い時間で一挙に低い電圧値まで
しきい値を低下させ、第２段階で弱い書き込み調整をし
て、所望の消去状態のしきい値が得られる浮遊ゲートの
電位を比較的小さな分布幅で自己収束させる。この方法
では、ゲート絶縁膜中をホールが通過する時間が短くて
すむ。
方法では、第１段階で短い時間で一挙に低い電圧値まで
しきい値を低下させ、第２段階で弱い書き込み調整をし
て、所望の消去状態のしきい値が得られる浮遊ゲートの
電位を比較的小さな分布幅で自己収束させる。この方法
では、ゲート絶縁膜中をホールが通過する時間が短くて
すむ。
【００２１】
【発明の実施の形態】以下、本発明に係る不揮発性半導
体記憶装置の消去方法の実施形態を、図面を参照しなが
ら詳細に説明する。図１は、本発明の消去方法が好適に
実施可能な不揮発性半導体記憶装置内のメモリトランジ
スタの概略構成を示す断面図である。図１において、符
号１はメモリトランジスタ、２はｐ型シリコンウェーハ
又はｐ型ウェル等の半導体領域（以下、単に基板とい
う）、４と６はｎ型不純物が高濃度に導入されたソース
不純物拡散領域とドレイン不純物拡散領域、８は例えば
熱酸化シリコン等からなるゲート絶縁膜、１０は例えば
ＯＮＯ(Oxide-Nitride-Oxide) 膜等からなるゲート間絶
縁膜、ＦＧはｎ型不純物を導入して導電化されたポリシ
リコン(doped Poly-Si) からなるフローティングゲー
ト、ＣＧはdoped Poly-Si 又はポリサイドからなりワー
ド線を兼用するコントロールゲートを示す。これらの構
成は、一般的なＦＧ型メモリトランジスタと同様であ
る。
体記憶装置の消去方法の実施形態を、図面を参照しなが
ら詳細に説明する。図１は、本発明の消去方法が好適に
実施可能な不揮発性半導体記憶装置内のメモリトランジ
スタの概略構成を示す断面図である。図１において、符
号１はメモリトランジスタ、２はｐ型シリコンウェーハ
又はｐ型ウェル等の半導体領域（以下、単に基板とい
う）、４と６はｎ型不純物が高濃度に導入されたソース
不純物拡散領域とドレイン不純物拡散領域、８は例えば
熱酸化シリコン等からなるゲート絶縁膜、１０は例えば
ＯＮＯ(Oxide-Nitride-Oxide) 膜等からなるゲート間絶
縁膜、ＦＧはｎ型不純物を導入して導電化されたポリシ
リコン(doped Poly-Si) からなるフローティングゲー
ト、ＣＧはdoped Poly-Si 又はポリサイドからなりワー
ド線を兼用するコントロールゲートを示す。これらの構
成は、一般的なＦＧ型メモリトランジスタと同様であ
る。
【００２２】本実施形態のメモリトランジスタ１では、
本発明における“低耐圧領域”として、少なくともソー
ス側にｐ- ポケット領域が設けられている。本例では、
ソース不純物拡散領域４のドレイン対向端部に接してｐ
- ポケット領域４ａが、またドレイン不純物拡散領域６
のソース対向端部に接してｐ- ポケット領域６ａが設け
られている。これらのｐ型不純物領域４ａ，６ａは、そ
の濃度が基板２の濃度より高く設定され、この部分で基
板２との耐圧が小さく設定されてる。したがって、本例
のメモリトランジスタ１は、そのソース不純物拡散領域
４又はドレイン不純物拡散領域６と基板２間の印加電圧
に応じて、このｐ- ポケット領域４ａ，６ａでアバラン
シェブレークダウンが起き易い構成となっている。
本発明における“低耐圧領域”として、少なくともソー
ス側にｐ- ポケット領域が設けられている。本例では、
ソース不純物拡散領域４のドレイン対向端部に接してｐ
- ポケット領域４ａが、またドレイン不純物拡散領域６
のソース対向端部に接してｐ- ポケット領域６ａが設け
られている。これらのｐ型不純物領域４ａ，６ａは、そ
の濃度が基板２の濃度より高く設定され、この部分で基
板２との耐圧が小さく設定されてる。したがって、本例
のメモリトランジスタ１は、そのソース不純物拡散領域
４又はドレイン不純物拡散領域６と基板２間の印加電圧
に応じて、このｐ- ポケット領域４ａ，６ａでアバラン
シェブレークダウンが起き易い構成となっている。
【００２３】第１実施形態 本実施形態は、第１段階の急速消去をＳＡＨ注入で行
い、第２段階の弱い書き込みをＣＨＥ注入で行う場合で
ある。図２と図３は、第１段階のＳＡＨ注入の概念図と
特性変化図、図４と図６は第２段階のＣＨＥ注入の概念
図と特性変化図、図５は本実施形態の消去方法によるコ
ントロールゲート電位の自己収束の過程を説明する図で
ある。以下、具体的なバイアス電圧設定例を示して、本
実施形態の消去方法について説明する。なお、ここで示
すバイアス電圧値は、あくまでも具体例に過ぎず、本発
明はこれに限定されない。
い、第２段階の弱い書き込みをＣＨＥ注入で行う場合で
ある。図２と図３は、第１段階のＳＡＨ注入の概念図と
特性変化図、図４と図６は第２段階のＣＨＥ注入の概念
図と特性変化図、図５は本実施形態の消去方法によるコ
ントロールゲート電位の自己収束の過程を説明する図で
ある。以下、具体的なバイアス電圧設定例を示して、本
実施形態の消去方法について説明する。なお、ここで示
すバイアス電圧値は、あくまでも具体例に過ぎず、本発
明はこれに限定されない。
【００２４】本実施形態では、コントロールゲート電圧
Ｖｇ及び基板電圧Ｖsub を接地電位（０Ｖ）、ドレイン
端子をオープンの状態で、ソース電圧Ｖｓを例えば１０
Ｖ程度に設定する。先の図１に示すｐ- ポケット領域４
ａの濃度は、このソース電圧Ｖｓと基板電位（０Ｖ）差
で基板２とソース間がアバランシェブレークダウンする
ような濃度設定となっている。アバランシェブレークダ
ウンにより発生したキャリアのうち、基板２およびコン
トロールゲートＣＧが接地されているので、まず基板に
逃げるホットホール（ＳＡＨ）の一部が、ゲート絶縁膜
障壁を越えてフローティングゲートＦＧに注入される。
この時のソースとゲート間印加電圧が１０Ｖと比較的に
高いので、図３に示すように、ＳＡＨ注入は従来よりも
急速に行われ、最も遅いビットが自己収束させたい所望
のしきい値（ゲート閾値電圧Ｖtho ）を充分に下回った
ところで、当該第１段階の消去は終了する。
Ｖｇ及び基板電圧Ｖsub を接地電位（０Ｖ）、ドレイン
端子をオープンの状態で、ソース電圧Ｖｓを例えば１０
Ｖ程度に設定する。先の図１に示すｐ- ポケット領域４
ａの濃度は、このソース電圧Ｖｓと基板電位（０Ｖ）差
で基板２とソース間がアバランシェブレークダウンする
ような濃度設定となっている。アバランシェブレークダ
ウンにより発生したキャリアのうち、基板２およびコン
トロールゲートＣＧが接地されているので、まず基板に
逃げるホットホール（ＳＡＨ）の一部が、ゲート絶縁膜
障壁を越えてフローティングゲートＦＧに注入される。
この時のソースとゲート間印加電圧が１０Ｖと比較的に
高いので、図３に示すように、ＳＡＨ注入は従来よりも
急速に行われ、最も遅いビットが自己収束させたい所望
のしきい値（ゲート閾値電圧Ｖtho ）を充分に下回った
ところで、当該第１段階の消去は終了する。
【００２５】次に、第２段階として、本実施形態ではＣ
ＨＥ注入による弱い書き込みを行う。この時のバイアス
条件は、図４に示すように、例えば、ドレイン及び基板
を接地電位にした状態で、ソースにＣＨＥが発生するの
に十分な正の電圧、例えば６Ｖ程度を印加し、またゲー
トに対し、発生したＣＨＥをフローティングゲートＦＧ
に導くのに十分な正の電圧、例えば５Ｖ程度を印加す
る。なお、本例では第１段階との関係で、正の電圧印加
箇所をソース側に揃えるためにソースに正電圧を印加す
るが、もちろん、通常の場合と同様にドレイン側に正電
圧を印加してもよい。かかるバイアス条件下、多数キャ
リア（エレクトロン）は形成チャネル内を電界加速さ
れ、そのドレイン端のピンチオフ領域でＳｉ−ＳｉＯ2
界面の電位障壁より大きなエネルギーを持つに至り、チ
ャネルホットエレクトロン（ＣＨＥ）が発生する。この
ＣＨＥは、ホール注入後のフローティングゲートＦＧの
電位がある程度高い上、コントロールゲートに印加され
た正の印加電圧に引き寄せられるようにしてフローティ
ングゲートＦＧ内に注入され、その分第１段階とは逆に
ＦＧ電位Ｖｆｇが下がってゆき（図５）、ゲート閾値電
圧Ｖthは上昇する（図６）。
ＨＥ注入による弱い書き込みを行う。この時のバイアス
条件は、図４に示すように、例えば、ドレイン及び基板
を接地電位にした状態で、ソースにＣＨＥが発生するの
に十分な正の電圧、例えば６Ｖ程度を印加し、またゲー
トに対し、発生したＣＨＥをフローティングゲートＦＧ
に導くのに十分な正の電圧、例えば５Ｖ程度を印加す
る。なお、本例では第１段階との関係で、正の電圧印加
箇所をソース側に揃えるためにソースに正電圧を印加す
るが、もちろん、通常の場合と同様にドレイン側に正電
圧を印加してもよい。かかるバイアス条件下、多数キャ
リア（エレクトロン）は形成チャネル内を電界加速さ
れ、そのドレイン端のピンチオフ領域でＳｉ−ＳｉＯ2
界面の電位障壁より大きなエネルギーを持つに至り、チ
ャネルホットエレクトロン（ＣＨＥ）が発生する。この
ＣＨＥは、ホール注入後のフローティングゲートＦＧの
電位がある程度高い上、コントロールゲートに印加され
た正の印加電圧に引き寄せられるようにしてフローティ
ングゲートＦＧ内に注入され、その分第１段階とは逆に
ＦＧ電位Ｖｆｇが下がってゆき（図５）、ゲート閾値電
圧Ｖthは上昇する（図６）。
【００２６】このような２段階の消去動作を、図５で総
括すると、第１段階では、その初期にはＳＡＨが急速に
注入され、ＦＧ電位Ｖｆｇが上昇するにしたがってアバ
ランシェホットエレクトロン（ＳＡＥ）が注入されるよ
うになり、これがＦＧ電位Ｖｆｇを自己収束に向かわせ
るように働くが、第１段階はゲート閾値電圧Ｖthが所望
の値を下回ったところで終了するので、その時点での収
束性は未だ余りよくない。直ぐに続く第２段階では、上
述したＣＨＥ注入により電子が急速にフローティングゲ
ートＦＧに注入され、その注入量は、注入が進んでＦＧ
電位Ｖｆｇが低下すると飽和してくるので、第１段階の
終了時点のＦＧ電位、第２段階の制御ゲート電圧等で決
まる所望のＶthにまで上昇していく。また、個々のセル
で見た時のＣＨＥ注入量は、個々のセルのＦＧ電位初期
値で決まり、先の第１段階で速く消去されたセルではよ
り多くのＣＨＥが注入され、第１段階で消去が遅かった
セルは余りＣＨＥが注入されない。この結果、ゲート閾
値電圧Ｖthは、この第２段階の弱い書き込みによって所
望の値Ｖtho に収束することとなる。ここで、狙いのゲ
ート閾値電圧Ｖtho を得るために、最終的にこれに対応
するＦＧ電位になるように、第１及び第２段階の各電圧
と電圧印加時間が予め設定されている。
括すると、第１段階では、その初期にはＳＡＨが急速に
注入され、ＦＧ電位Ｖｆｇが上昇するにしたがってアバ
ランシェホットエレクトロン（ＳＡＥ）が注入されるよ
うになり、これがＦＧ電位Ｖｆｇを自己収束に向かわせ
るように働くが、第１段階はゲート閾値電圧Ｖthが所望
の値を下回ったところで終了するので、その時点での収
束性は未だ余りよくない。直ぐに続く第２段階では、上
述したＣＨＥ注入により電子が急速にフローティングゲ
ートＦＧに注入され、その注入量は、注入が進んでＦＧ
電位Ｖｆｇが低下すると飽和してくるので、第１段階の
終了時点のＦＧ電位、第２段階の制御ゲート電圧等で決
まる所望のＶthにまで上昇していく。また、個々のセル
で見た時のＣＨＥ注入量は、個々のセルのＦＧ電位初期
値で決まり、先の第１段階で速く消去されたセルではよ
り多くのＣＨＥが注入され、第１段階で消去が遅かった
セルは余りＣＨＥが注入されない。この結果、ゲート閾
値電圧Ｖthは、この第２段階の弱い書き込みによって所
望の値Ｖtho に収束することとなる。ここで、狙いのゲ
ート閾値電圧Ｖtho を得るために、最終的にこれに対応
するＦＧ電位になるように、第１及び第２段階の各電圧
と電圧印加時間が予め設定されている。
【００２７】この第１実施形態に係る消去方法では、ゲ
ート絶縁膜劣化に結びつく第１段階のホットホール注入
を短い時間で急速に行い、第２段階では、ＣＨＥ注入を
利用することでゲート絶縁膜劣化を引き起し或いは進行
させることなく、ゲート閾値電圧分布を狭く（例えば、
０．６Ｖ程度の分布幅に）することができる。
ート絶縁膜劣化に結びつく第１段階のホットホール注入
を短い時間で急速に行い、第２段階では、ＣＨＥ注入を
利用することでゲート絶縁膜劣化を引き起し或いは進行
させることなく、ゲート閾値電圧分布を狭く（例えば、
０．６Ｖ程度の分布幅に）することができる。
【００２８】第２実施形態 本実施形態は、第１段階は先の第１実施形態と同様に急
速消去をＳＡＨ注入で行い、第２段階の弱い書き込みを
ＣＨＥ注入ではなく、アバランシェホットエレクトロン
（ＳＡＥ）で行う場合である。したがって、図２と図３
は、本実施形態の第１段階でもそのまま適用される。図
７と図９は本実施形態における第２段階のＳＨＥ注入の
概念図と特性変化図、図８は本実施形態の消去方法によ
るコントロールゲート電位の自己収束の過程を説明する
図である。
速消去をＳＡＨ注入で行い、第２段階の弱い書き込みを
ＣＨＥ注入ではなく、アバランシェホットエレクトロン
（ＳＡＥ）で行う場合である。したがって、図２と図３
は、本実施形態の第１段階でもそのまま適用される。図
７と図９は本実施形態における第２段階のＳＨＥ注入の
概念図と特性変化図、図８は本実施形態の消去方法によ
るコントロールゲート電位の自己収束の過程を説明する
図である。
【００２９】本実施形態の第２段階では、ＳＡＥ注入に
よる弱い書き込みを行う。このときのバイアス条件は、
ソースとゲートおよび基板との間の印加電圧を先の第１
段階の時より緩和する。すなわち、例えば図７に示すよ
うに、ドレイン端子をオープンの状態で、ソース電圧Ｖ
ｓを例えば１０Ｖ程度に設定することは第１段階と同じ
であるが、ここではコントロールゲート電圧Ｖｇ及び基
板電圧Ｖsub を、先の第１段階の時より高い正の電圧、
例えば２．５Ｖ程度に設定する。この条件でもアバラン
シェブレークダウンが発生するように、前記ｐ- ポケッ
ト領域４ａ，６ａの濃度等が設定されており、このとき
もＳＡＨ及びＳＡＥ(Source Avalanche hot Electron)
が発生する。この２回目のアバランシェブレークダウン
開始時点では、先の第１段階の場合と異なり、フローテ
ィングゲートＦＧには十分なホットホールが注入されて
電位Ｖｆｇが高くなっている上、制御ゲートＣＧの印加
電圧も先程より高いので、アバランシェブレークダウン
により発生したホットキャリアのうち、ホットエレクト
ロンがフローティングゲートＦＧに注入される。これに
よって、第１実施形態のＣＨＥと同様に、ＦＧ電位Ｖｆ
ｇが下がってゆき（図８）、ゲート閾値電圧Ｖthが収束
性を高めながら所望値Ｖthoまで上昇することとなる
（図９）。ここで、狙いのゲート閾値電圧Ｖtho を得る
ために、最終的にこれに対応するＦＧ電位になるよう
に、第１及び第２段階の各電圧と電圧印加時間が予め設
定されている。
よる弱い書き込みを行う。このときのバイアス条件は、
ソースとゲートおよび基板との間の印加電圧を先の第１
段階の時より緩和する。すなわち、例えば図７に示すよ
うに、ドレイン端子をオープンの状態で、ソース電圧Ｖ
ｓを例えば１０Ｖ程度に設定することは第１段階と同じ
であるが、ここではコントロールゲート電圧Ｖｇ及び基
板電圧Ｖsub を、先の第１段階の時より高い正の電圧、
例えば２．５Ｖ程度に設定する。この条件でもアバラン
シェブレークダウンが発生するように、前記ｐ- ポケッ
ト領域４ａ，６ａの濃度等が設定されており、このとき
もＳＡＨ及びＳＡＥ(Source Avalanche hot Electron)
が発生する。この２回目のアバランシェブレークダウン
開始時点では、先の第１段階の場合と異なり、フローテ
ィングゲートＦＧには十分なホットホールが注入されて
電位Ｖｆｇが高くなっている上、制御ゲートＣＧの印加
電圧も先程より高いので、アバランシェブレークダウン
により発生したホットキャリアのうち、ホットエレクト
ロンがフローティングゲートＦＧに注入される。これに
よって、第１実施形態のＣＨＥと同様に、ＦＧ電位Ｖｆ
ｇが下がってゆき（図８）、ゲート閾値電圧Ｖthが収束
性を高めながら所望値Ｖthoまで上昇することとなる
（図９）。ここで、狙いのゲート閾値電圧Ｖtho を得る
ために、最終的にこれに対応するＦＧ電位になるよう
に、第１及び第２段階の各電圧と電圧印加時間が予め設
定されている。
【００３０】この第２実施形態に係る消去方法において
も、先の第１実施形態と同様な効果、即ちゲート絶縁膜
劣化に結びつく第１段階のホットホール注入を短い時間
で急速に行い、第２段階では、ＳＡＥ注入を利用するこ
とでゲート絶縁膜劣化を引き起し或いは進行させること
なく、ゲート閾値電圧分布を狭く（例えば、０．６Ｖ程
度の分布幅に）することができる。
も、先の第１実施形態と同様な効果、即ちゲート絶縁膜
劣化に結びつく第１段階のホットホール注入を短い時間
で急速に行い、第２段階では、ＳＡＥ注入を利用するこ
とでゲート絶縁膜劣化を引き起し或いは進行させること
なく、ゲート閾値電圧分布を狭く（例えば、０．６Ｖ程
度の分布幅に）することができる。
【００３１】
【発明の効果】本発明に係る不揮発性半導体記憶装置の
消去方法によれば、ＳＡＨ消去方式であっても、ゲート
絶縁膜を劣化させることなく、即ちデータ保持特性を高
いレベルで維持したまま消去後のしきい値分布の縮小を
図ることができる。これにより、低電圧で高速読み出し
が可能となる。また、ゲート絶縁膜中にトラップされる
ホール量を低減できることから、書き込み消去の繰り返
し特性（エンデュランス特性）を向上させることができ
る。
消去方法によれば、ＳＡＨ消去方式であっても、ゲート
絶縁膜を劣化させることなく、即ちデータ保持特性を高
いレベルで維持したまま消去後のしきい値分布の縮小を
図ることができる。これにより、低電圧で高速読み出し
が可能となる。また、ゲート絶縁膜中にトラップされる
ホール量を低減できることから、書き込み消去の繰り返
し特性（エンデュランス特性）を向上させることができ
る。
【図面の簡単な説明】
【図１】本発明の実施形態に係り、本発明の消去方法が
好適に実施可能な不揮発性半導体記憶装置内のメモリト
ランジスタの概略構成を示す断面図である。
好適に実施可能な不揮発性半導体記憶装置内のメモリト
ランジスタの概略構成を示す断面図である。
【図２】本発明の第１実施形態の消去方法において、第
１段階のＳＡＨ注入の概念を素子断面で示す図である。
１段階のＳＡＨ注入の概念を素子断面で示す図である。
【図３】図２の第１段階のＳＡＨ注入によるゲート閾値
電圧の消去時間依存性を示す消去特性図である。
電圧の消去時間依存性を示す消去特性図である。
【図４】本発明の第１実施形態の消去方法において、第
２段階のＣＨＥ注入の概念を素子断面で示す図である。
２段階のＣＨＥ注入の概念を素子断面で示す図である。
【図５】第１実施形態の消去方法によるコントロールゲ
ート電位の自己収束の過程を説明する図である。
ート電位の自己収束の過程を説明する図である。
【図６】第１実施形態の第１及び第２段階におけるゲー
ト閾値電圧の消去時間依存性を示す消去特性図である。
ト閾値電圧の消去時間依存性を示す消去特性図である。
【図７】本発明の第２実施形態の消去方法において、第
２段階のＳＡＥ注入の概念を素子断面で示す図である。
２段階のＳＡＥ注入の概念を素子断面で示す図である。
【図８】第２実施形態の消去方法によるコントロールゲ
ート電位の自己収束の過程を説明する図である。
ート電位の自己収束の過程を説明する図である。
【図９】第２実施形態の第１及び第２段階におけるゲー
ト閾値電圧の消去時間依存性を示す消去特性図である。
ト閾値電圧の消去時間依存性を示す消去特性図である。
【図１０】メモリトランジスタにおいて、ＣＨＥ注入に
よる書き込み方式の概念を素子断面で示す図である。
よる書き込み方式の概念を素子断面で示す図である。
【図１１】従来のＳＡＨ注入による消去方式の概念を素
子断面で示す図である。
子断面で示す図である。
【図１２】従来の、また本発明の不揮発性半導体記憶装
置に適用可能な、メモリ周辺回路の基本構成例として、
例えば１０Ｖ程度の電源電圧Ｖｐｐを用いたインバータ
を示す回路図である。
置に適用可能な、メモリ周辺回路の基本構成例として、
例えば１０Ｖ程度の電源電圧Ｖｐｐを用いたインバータ
を示す回路図である。
【図１３】従来のＳＡＨ消去方式の消去過程を模式的に
示す図である。
示す図である。
【図１４】従来のＳＡＨ消去方式においてゲート閾値電
圧の消去時間依存性を示す消去特性図である。
圧の消去時間依存性を示す消去特性図である。
【図１５】従来方式で消去状態のＶth分布を収束性のよ
い理想的なＶth分布と比較して示す図である。
い理想的なＶth分布と比較して示す図である。
１…メモリトランジスタ、２…半導体基板又はウェル等
（半導体基板又は基板に支持された半導体層）、４…ソ
ース不純物拡散領域、４ａ，６ａ…ｐ- ポケット領域
（低耐圧領域）、８…ゲート絶縁膜、１０…ゲート間絶
縁膜、ＦＧ…コントロールゲート、ＣＧ…コントロール
ゲート。
（半導体基板又は基板に支持された半導体層）、４…ソ
ース不純物拡散領域、４ａ，６ａ…ｐ- ポケット領域
（低耐圧領域）、８…ゲート絶縁膜、１０…ゲート間絶
縁膜、ＦＧ…コントロールゲート、ＣＧ…コントロール
ゲート。
Claims (6)
- 【請求項１】半導体基板又は基板に支持された半導体層
に、ソース不純物拡散領域およびドレイン不純物拡散領
域が互いに離間して形成され、 当該両不純物拡散領域に挟まれた半導体領域上に、ゲー
ト絶縁膜，浮遊ゲート，ゲート間絶縁膜および制御ゲー
トが順に積層され、 前記ソース不純物拡散領域の少なくとも浮遊ゲート側端
の耐圧が、前記ゲート絶縁膜においてトンネリングが起
こる前にアバランシェブレークダウンを起こすほど小さ
いメモリトランジスタを有する不揮発性半導体記憶装置
の消去方法であって、 前記ソース不純物拡散領域のアバランシェブレークダウ
ンにより生じたホットキャリアのうち、ホットホールを
前記浮遊ゲートに注入する第１段階の消去と、 ホットエレクトロンを前記浮遊ゲートに注入する第２段
階の弱い書き込みとによって前記メモリトランジスタの
しきい値を所定の消去状態に自己収束させる不揮発性半
導体記憶装置の消去方法。 - 【請求項２】前記第２段階の弱い書き込みでは、前記ソ
ース不純物拡散領域とドレイン不純物拡散領域間に形成
されたチャネル内で、エレクトロンを電界加速させるこ
とによってドレイン不純物拡散領域端部付近でチャネル
ホットエレクトロンを発生させ、 当該チャネルホットエレクトロンをドレイン不純物拡散
領域側から前記浮遊ゲートに注入する請求項１に記載の
不揮発性半導体記憶装置の消去方法。 - 【請求項３】前記第２段階の弱い書き込みでは、アバラ
ンシェブレークダウンにより生じたホットキャリアのう
ち、ホットエレクトロンを前記浮遊ゲートに注入する請
求項１に記載の不揮発性半導体記憶装置の消去方法。 - 【請求項４】前記アバランシェブレークダウンを、少な
くとも前記ソース不純物拡散領域のドレイン対向端部に
設けられ、前記ソース不純物拡散領域と異なり前記半導
体基板又は半導体層と同じ導電型を有し、当該半導体基
板又は半導体層より高い濃度の低耐圧領域で発生させる
請求項１に記載の不揮発性半導体記憶装置の消去方法。 - 【請求項５】前記第１段階の消去では、前記制御ゲート
を接地し、前記ドレイン不純物拡散領域を電気的にオー
プンとした状態で、前記ソース不純物拡散領域に正の電
圧を印加し、 前記第２段階の弱い書き込みでは、前記ソース不純物拡
散領域とドレイン不純物拡散領域の何れか一方を接地し
た状態で、他方の不純物拡散領域と前記制御ゲートにそ
れぞれ正の電圧を印加する請求項２に記載の不揮発性半
導体記憶装置の消去方法。 - 【請求項６】前記第１段階の消去では、前記制御ゲート
を接地し、前記ドレイン不純物拡散領域を電気的にオー
プンとした状態で、前記ソース不純物拡散領域に正の電
圧を印加し、 前記第２段階の弱い書き込みでは、前記ソース不純物拡
散領域と前記制御ゲート間の印加電圧を前記第１段階の
消去時より小さくする方向に、制御ゲートまたはソース
不純物拡散領域の電圧値を変化させる請求項２に記載の
不揮発性半導体記憶装置の消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10031278A JPH11233653A (ja) | 1998-02-13 | 1998-02-13 | 不揮発性半導体記憶装置の消去方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10031278A JPH11233653A (ja) | 1998-02-13 | 1998-02-13 | 不揮発性半導体記憶装置の消去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233653A true JPH11233653A (ja) | 1999-08-27 |
Family
ID=12326863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10031278A Pending JPH11233653A (ja) | 1998-02-13 | 1998-02-13 | 不揮発性半導体記憶装置の消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233653A (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445617B1 (en) | 1999-02-19 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory and methods of driving, operating, and manufacturing this memory |
| US7075828B2 (en) | 2004-04-26 | 2006-07-11 | Macronix International Co., Intl. | Operation scheme with charge balancing erase for charge trapping non-volatile memory |
| US7106625B2 (en) | 2004-07-06 | 2006-09-12 | Macronix International Co, Td | Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same |
| US7133313B2 (en) | 2004-04-26 | 2006-11-07 | Macronix International Co., Ltd. | Operation scheme with charge balancing for charge trapping non-volatile memory |
| US7133317B2 (en) | 2004-11-19 | 2006-11-07 | Macronix International Co., Ltd. | Method and apparatus for programming nonvolatile memory |
| US7151692B2 (en) | 2004-01-27 | 2006-12-19 | Macronix International Co., Ltd. | Operation scheme for programming charge trapping non-volatile memory |
| US7158411B2 (en) | 2004-04-01 | 2007-01-02 | Macronix International Co., Ltd. | Integrated code and data flash memory |
| US7158420B2 (en) | 2005-04-29 | 2007-01-02 | Macronix International Co., Ltd. | Inversion bit line, charge trapping non-volatile memory and method of operating same |
| US7164603B2 (en) | 2004-04-26 | 2007-01-16 | Yen-Hao Shih | Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory |
| US7187590B2 (en) | 2004-04-26 | 2007-03-06 | Macronix International Co., Ltd. | Method and system for self-convergent erase in charge trapping memory cells |
| US7190614B2 (en) | 2004-06-17 | 2007-03-13 | Macronix International Co., Ltd. | Operation scheme for programming charge trapping non-volatile memory |
| US7209390B2 (en) | 2004-04-26 | 2007-04-24 | Macronix International Co., Ltd. | Operation scheme for spectrum shift in charge trapping non-volatile memory |
| US7242622B2 (en) | 2005-12-06 | 2007-07-10 | Macronix International Co., Ltd. | Methods to resolve hard-to-erase condition in charge trapping non-volatile memory |
| US7426140B2 (en) | 2005-01-03 | 2008-09-16 | Macronix International Co., Ltd. | Bandgap engineered split gate memory |
| US7473589B2 (en) | 2005-12-09 | 2009-01-06 | Macronix International Co., Ltd. | Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same |
| US7879738B2 (en) | 2004-11-29 | 2011-02-01 | Macronix International Co., Ltd. | Charge trapping dielectric structure for non-volatile memory |
| US7881123B2 (en) | 2005-09-23 | 2011-02-01 | Macronix International Co., Ltd. | Multi-operation mode nonvolatile memory |
| US8223540B2 (en) | 2007-02-02 | 2012-07-17 | Macronix International Co., Ltd. | Method and apparatus for double-sided biasing of nonvolatile memory |
| US9240405B2 (en) | 2011-04-19 | 2016-01-19 | Macronix International Co., Ltd. | Memory with off-chip controller |
| US9246015B2 (en) | 2006-10-11 | 2016-01-26 | Macronix International Co., Ltd. | Vertical channel transistor structure and manufacturing method thereof |
| USRE47311E1 (en) | 2005-01-03 | 2019-03-19 | Macronix International Co., Ltd. | Silicon on insulator and thin film transistor bandgap engineered split gate memory |
-
1998
- 1998-02-13 JP JP10031278A patent/JPH11233653A/ja active Pending
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711060B2 (en) | 1999-02-19 | 2004-03-23 | Renesas Technology Corp. | Non-volatile semiconductor memory and methods of driving, operating, and manufacturing this memory |
| US6445617B1 (en) | 1999-02-19 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory and methods of driving, operating, and manufacturing this memory |
| US7151692B2 (en) | 2004-01-27 | 2006-12-19 | Macronix International Co., Ltd. | Operation scheme for programming charge trapping non-volatile memory |
| US7158411B2 (en) | 2004-04-01 | 2007-01-02 | Macronix International Co., Ltd. | Integrated code and data flash memory |
| US7209390B2 (en) | 2004-04-26 | 2007-04-24 | Macronix International Co., Ltd. | Operation scheme for spectrum shift in charge trapping non-volatile memory |
| US7075828B2 (en) | 2004-04-26 | 2006-07-11 | Macronix International Co., Intl. | Operation scheme with charge balancing erase for charge trapping non-volatile memory |
| US7133313B2 (en) | 2004-04-26 | 2006-11-07 | Macronix International Co., Ltd. | Operation scheme with charge balancing for charge trapping non-volatile memory |
| US7164603B2 (en) | 2004-04-26 | 2007-01-16 | Yen-Hao Shih | Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory |
| US7187590B2 (en) | 2004-04-26 | 2007-03-06 | Macronix International Co., Ltd. | Method and system for self-convergent erase in charge trapping memory cells |
| US7190614B2 (en) | 2004-06-17 | 2007-03-13 | Macronix International Co., Ltd. | Operation scheme for programming charge trapping non-volatile memory |
| US7106625B2 (en) | 2004-07-06 | 2006-09-12 | Macronix International Co, Td | Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same |
| US7133317B2 (en) | 2004-11-19 | 2006-11-07 | Macronix International Co., Ltd. | Method and apparatus for programming nonvolatile memory |
| US7879738B2 (en) | 2004-11-29 | 2011-02-01 | Macronix International Co., Ltd. | Charge trapping dielectric structure for non-volatile memory |
| US7426140B2 (en) | 2005-01-03 | 2008-09-16 | Macronix International Co., Ltd. | Bandgap engineered split gate memory |
| US8315095B2 (en) | 2005-01-03 | 2012-11-20 | Macronix International Co., Ltd. | Multi-gate bandgap engineered memory |
| USRE47311E1 (en) | 2005-01-03 | 2019-03-19 | Macronix International Co., Ltd. | Silicon on insulator and thin film transistor bandgap engineered split gate memory |
| US7158420B2 (en) | 2005-04-29 | 2007-01-02 | Macronix International Co., Ltd. | Inversion bit line, charge trapping non-volatile memory and method of operating same |
| US7881123B2 (en) | 2005-09-23 | 2011-02-01 | Macronix International Co., Ltd. | Multi-operation mode nonvolatile memory |
| US7242622B2 (en) | 2005-12-06 | 2007-07-10 | Macronix International Co., Ltd. | Methods to resolve hard-to-erase condition in charge trapping non-volatile memory |
| US7355897B2 (en) | 2005-12-06 | 2008-04-08 | Macronix International Co., Ltd. | Methods to resolve hard-to-erase condition in charge trapping non-volatile memory |
| US7473589B2 (en) | 2005-12-09 | 2009-01-06 | Macronix International Co., Ltd. | Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same |
| US9246015B2 (en) | 2006-10-11 | 2016-01-26 | Macronix International Co., Ltd. | Vertical channel transistor structure and manufacturing method thereof |
| US8223540B2 (en) | 2007-02-02 | 2012-07-17 | Macronix International Co., Ltd. | Method and apparatus for double-sided biasing of nonvolatile memory |
| US9240405B2 (en) | 2011-04-19 | 2016-01-19 | Macronix International Co., Ltd. | Memory with off-chip controller |
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