JPH11233730A - 整流回路及びバイアス供給回路付きｍｏｓｆｅｔ - Google Patents
整流回路及びバイアス供給回路付きｍｏｓｆｅｔInfo
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- JPH11233730A JPH11233730A JP10051535A JP5153598A JPH11233730A JP H11233730 A JPH11233730 A JP H11233730A JP 10051535 A JP10051535 A JP 10051535A JP 5153598 A JP5153598 A JP 5153598A JP H11233730 A JPH11233730 A JP H11233730A
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Abstract
(57)【要約】
【課題】 整流素子としてＭＯＳＦＥＴを用いた場合に
もＭＯＳＦＥＴでの電圧降下を抑制し、整流効率の低下
を防止した整流回路を提供する。 【解決手段】 整流素子である第１のｐチャネルＭＯＳ
トランジスタＴｒ１へのバックバイアス電圧供給用とし
て、ソースを入力端子Ｐ１に接続し、ゲートを出力端子
Ｏ１に接続した第２のｐチャネルＭＯＳトランジスタＴ
ｒ２と、ソースを出力端子Ｏ１に接続し、ゲートを入力
端子Ｐ１に接続した第３のｐチャネルＭＯＳトランジス
タＴｒ３とを設け、両者のドレインを第１のｐチャネル
ＭＯＳトランジスタＴｒ１のＮウェルへ共通に接続する
ことで、Ｎウェルの電位を常に入出力端子Ｐ１、Ｏ１以
上に保ち、しきい値電圧の上昇及びＭＯＳトランジスタ
Ｔｒ１〜Ｔｒ３の寄生ダイオードＤ１、Ｄ２、Ｄ３、Ｄ
４によるリーク電流を防止する。
もＭＯＳＦＥＴでの電圧降下を抑制し、整流効率の低下
を防止した整流回路を提供する。 【解決手段】 整流素子である第１のｐチャネルＭＯＳ
トランジスタＴｒ１へのバックバイアス電圧供給用とし
て、ソースを入力端子Ｐ１に接続し、ゲートを出力端子
Ｏ１に接続した第２のｐチャネルＭＯＳトランジスタＴ
ｒ２と、ソースを出力端子Ｏ１に接続し、ゲートを入力
端子Ｐ１に接続した第３のｐチャネルＭＯＳトランジス
タＴｒ３とを設け、両者のドレインを第１のｐチャネル
ＭＯＳトランジスタＴｒ１のＮウェルへ共通に接続する
ことで、Ｎウェルの電位を常に入出力端子Ｐ１、Ｏ１以
上に保ち、しきい値電圧の上昇及びＭＯＳトランジスタ
Ｔｒ１〜Ｔｒ３の寄生ダイオードＤ１、Ｄ２、Ｄ３、Ｄ
４によるリーク電流を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は交流信号を直流信号
に変換する整流回路及びバイアス供給回路付きＭＯＳＦ
ＥＴに関し、特に、整流素子としてＭＯＳＦＥＴを用い
た整流回路に関する。
に変換する整流回路及びバイアス供給回路付きＭＯＳＦ
ＥＴに関し、特に、整流素子としてＭＯＳＦＥＴを用い
た整流回路に関する。
【０００２】
【従来の技術】一般的な整流回路に用いる整流素子とし
てはダイオードが知られている。しかしながら、整流回
路を他の半導体回路と同一基板内に形成する場合には、
作り込みの容易さから同時に形成されるトランジスタを
整流素子として用いることがある。
てはダイオードが知られている。しかしながら、整流回
路を他の半導体回路と同一基板内に形成する場合には、
作り込みの容易さから同時に形成されるトランジスタを
整流素子として用いることがある。
【０００３】特に、近年急速に発達してきた非接触型の
ＩＣカードでは、内部電力を賄うために、アンテナコイ
ルで受信した電磁波を整流するための整流素子として、
ＭＯＳＦＥＴをダイオード接続して用いている。図９に
このＭＯＳＦＥＴをダイオード接続して構成した整流回
路の例を示す。
ＩＣカードでは、内部電力を賄うために、アンテナコイ
ルで受信した電磁波を整流するための整流素子として、
ＭＯＳＦＥＴをダイオード接続して用いている。図９に
このＭＯＳＦＥＴをダイオード接続して構成した整流回
路の例を示す。
【０００４】図９において、整流素子である４個のｎチ
ャネルトランジスタＴｒ４１〜４４のうち、トランジス
タＴｒ４１及びＴｒ４４は、そのドレインが入力端子Ｐ
１に接続されており、トランジスタＴｒ４１のソースは
出力端子Ｏ１に、トランジスタＴｒ４４のソースは出力
端子Ｏ２に夫々接続されている。また、トランジスタＴ
ｒ４１のゲートはドレインに接続され、トランジスタＴ
ｒ４４のゲートはソースに接続されている。
ャネルトランジスタＴｒ４１〜４４のうち、トランジス
タＴｒ４１及びＴｒ４４は、そのドレインが入力端子Ｐ
１に接続されており、トランジスタＴｒ４１のソースは
出力端子Ｏ１に、トランジスタＴｒ４４のソースは出力
端子Ｏ２に夫々接続されている。また、トランジスタＴ
ｒ４１のゲートはドレインに接続され、トランジスタＴ
ｒ４４のゲートはソースに接続されている。
【０００５】一方、トランジスタＴｒ４２及びＴｒ４３
は、そのソースが共に入力端子Ｐ２に接続され、トラン
ジスタＴｒ４２のドレインが出力端子Ｏ１に、トランジ
スタＴｒ４３のドレインが出力端子Ｏ２に夫々接続され
ている。また、出力端子Ｏ１とＯ２との間には平滑回路
を構成するコンデンサーＣが接続されている。また、ト
ランジスタＴｒ４２のゲートはソースに接続され、トラ
ンジスタＴｒ４４のゲートはドレインに接続されてい
る。
は、そのソースが共に入力端子Ｐ２に接続され、トラン
ジスタＴｒ４２のドレインが出力端子Ｏ１に、トランジ
スタＴｒ４３のドレインが出力端子Ｏ２に夫々接続され
ている。また、出力端子Ｏ１とＯ２との間には平滑回路
を構成するコンデンサーＣが接続されている。また、ト
ランジスタＴｒ４２のゲートはソースに接続され、トラ
ンジスタＴｒ４４のゲートはドレインに接続されてい
る。
【０００６】上記整流回路は、入力端子Ｐ１のほうが入
力端子Ｐ２より高電位の場合、入力端子Ｐ１からトラン
ジスタＴｒ４１、コンデンサーＣ及びトランジスタＴｒ
４３を通って入力端子Ｐ２に戻るルートで電流が流れ、
コンデンサーＣに蓄積された電荷に対応した電圧が出力
端子Ｏ１、Ｏ２より整流電圧として取り出される。
力端子Ｐ２より高電位の場合、入力端子Ｐ１からトラン
ジスタＴｒ４１、コンデンサーＣ及びトランジスタＴｒ
４３を通って入力端子Ｐ２に戻るルートで電流が流れ、
コンデンサーＣに蓄積された電荷に対応した電圧が出力
端子Ｏ１、Ｏ２より整流電圧として取り出される。
【０００７】一方、入力端子Ｐ２のほうが入力端子Ｐ１
より高電位の場合、入力端子Ｐ２からトランジスタＴｒ
４２、コンデンサーＣ及びトランジスタＴｒ４４を通っ
て入力端子Ｐ１に戻るルートで電流が流れ、出力端子Ｏ
１、Ｏ２より整流電圧が取り出される。上記整流回路で
の整流効率は、主として、トランジスタＴｒ４１〜Ｔｒ
４４での電圧降下に依存している。
より高電位の場合、入力端子Ｐ２からトランジスタＴｒ
４２、コンデンサーＣ及びトランジスタＴｒ４４を通っ
て入力端子Ｐ１に戻るルートで電流が流れ、出力端子Ｏ
１、Ｏ２より整流電圧が取り出される。上記整流回路で
の整流効率は、主として、トランジスタＴｒ４１〜Ｔｒ
４４での電圧降下に依存している。
【０００８】したがって、トランジスタＴｒ４１〜Ｔｒ
４４の駆動能力が十分あり、且つ線形領域で動作させて
いる場合においては、トランジスタＴｒ４１〜Ｔｒ４４
での電圧降下はしきい値電圧に近似できるため、しきい
値電圧が小さい程整流効率よく電圧を取り出せることに
なる。
４４の駆動能力が十分あり、且つ線形領域で動作させて
いる場合においては、トランジスタＴｒ４１〜Ｔｒ４４
での電圧降下はしきい値電圧に近似できるため、しきい
値電圧が小さい程整流効率よく電圧を取り出せることに
なる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
整流回路では、例えば整流素子としてトランジスタＴｒ
４１に着目すると、そのソースが出力端子Ｏ１に接続さ
れているのでソース電位が基準電位（Ｐウェル電位）よ
り高くなり、バックバイアス効果が生じてトランジスタ
Ｔｒ４１のしきい値電圧が上昇し、整流効率が悪化して
しまう。
整流回路では、例えば整流素子としてトランジスタＴｒ
４１に着目すると、そのソースが出力端子Ｏ１に接続さ
れているのでソース電位が基準電位（Ｐウェル電位）よ
り高くなり、バックバイアス効果が生じてトランジスタ
Ｔｒ４１のしきい値電圧が上昇し、整流効率が悪化して
しまう。
【００１０】また、バックバイアス効果を防ぐために、
トランジスタＴｒ４１の代わりに図１０に示すような、
ソースからＰウェルにバックバイアス電圧を供給するよ
うに構成されたトランジスタＴｒ４５を整流素子として
用いた場合、入力端子Ｐ１の電位が出力端子Ｏ１の電位
を下回ると、Ｐウェルの電位がドレイン電位より上回る
ためにＰウェルとドレインの間の寄生ダイオードＤ５が
ＯＮし、平滑コンデンサーＣに蓄積されていた電荷がこ
のダイオードＤ５を通じてリークする。この結果、リー
ク分の電圧降下が生じて出力電圧が低下し、結果として
整流効率が悪くなってしまう。
トランジスタＴｒ４１の代わりに図１０に示すような、
ソースからＰウェルにバックバイアス電圧を供給するよ
うに構成されたトランジスタＴｒ４５を整流素子として
用いた場合、入力端子Ｐ１の電位が出力端子Ｏ１の電位
を下回ると、Ｐウェルの電位がドレイン電位より上回る
ためにＰウェルとドレインの間の寄生ダイオードＤ５が
ＯＮし、平滑コンデンサーＣに蓄積されていた電荷がこ
のダイオードＤ５を通じてリークする。この結果、リー
ク分の電圧降下が生じて出力電圧が低下し、結果として
整流効率が悪くなってしまう。
【００１１】一方、ＩＣカードの内蔵ＩＣに電力を供給
する場合、非常に微少な交流電流を整流する必要がある
ために、高い整流効率が要求される。よって、このよう
な整流方法をＩＣカードの内蔵ＩＣに電力を供給する方
法として用いた場合、上記しきい値電圧の上昇や寄生ダ
イオードからのリークによる電圧降下が整流効率を悪化
させ、内蔵ＩＣに十分な電力を供給できないという問題
点があった。
する場合、非常に微少な交流電流を整流する必要がある
ために、高い整流効率が要求される。よって、このよう
な整流方法をＩＣカードの内蔵ＩＣに電力を供給する方
法として用いた場合、上記しきい値電圧の上昇や寄生ダ
イオードからのリークによる電圧降下が整流効率を悪化
させ、内蔵ＩＣに十分な電力を供給できないという問題
点があった。
【００１２】そこで、本発明の目的は、整流素子として
ＭＯＳＦＥＴを用いた場合にもトランジスタでの電圧降
下を抑制し、整流効率の低下を防止する整流回路を提供
することである。
ＭＯＳＦＥＴを用いた場合にもトランジスタでの電圧降
下を抑制し、整流効率の低下を防止する整流回路を提供
することである。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明の整流回路は、ソースが入力端子に接続さ
れ、ドレイン及びゲートが出力端子に接続された第１の
ｐチャネルＭＯＳＦＥＴと、出力端子に接続された平滑
コンデンサーとを備え、入力端子と出力端子の電圧のう
ち高電位の端子から前記第１のｐチャネルＭＯＳＦＥＴ
へバックバイアス電圧を供給するバイアス手段を具備し
ている。
に、本発明の整流回路は、ソースが入力端子に接続さ
れ、ドレイン及びゲートが出力端子に接続された第１の
ｐチャネルＭＯＳＦＥＴと、出力端子に接続された平滑
コンデンサーとを備え、入力端子と出力端子の電圧のう
ち高電位の端子から前記第１のｐチャネルＭＯＳＦＥＴ
へバックバイアス電圧を供給するバイアス手段を具備し
ている。
【００１４】そのバイアス手段としては、ソースが入力
端子に接続され、ゲートが出力端子に接続された第２の
ｐチャネルＭＯＳＦＥＴと、ゲートが入力端子に接続さ
れ、ソースが出力端子に接続され、ドレインが第２のＭ
ＯＳＦＥＴのドレインに接続された第３のｐチャネルＭ
ＯＳＦＥＴとを備え、第２のＭＯＳＦＥＴのドレインと
第３のＭＯＳＦＥＴのドレインとの接続点から第１から
第３のＭＯＳＦＥＴへバックバイアス電圧が供給される
手段を用いることができる。この第１から第３のｐチャ
ネルＭＯＳＦＥＴは共通のＮウェルに形成することもで
きる。
端子に接続され、ゲートが出力端子に接続された第２の
ｐチャネルＭＯＳＦＥＴと、ゲートが入力端子に接続さ
れ、ソースが出力端子に接続され、ドレインが第２のＭ
ＯＳＦＥＴのドレインに接続された第３のｐチャネルＭ
ＯＳＦＥＴとを備え、第２のＭＯＳＦＥＴのドレインと
第３のＭＯＳＦＥＴのドレインとの接続点から第１から
第３のＭＯＳＦＥＴへバックバイアス電圧が供給される
手段を用いることができる。この第１から第３のｐチャ
ネルＭＯＳＦＥＴは共通のＮウェルに形成することもで
きる。
【００１５】バイアス手段の別の例としては、アノード
端子が入力端子に接続された第１のショットキーダイオ
ードと、アノード端子が出力端子に接続され、カソード
端子が第１のショットキーダイオードのカソード端子に
接続された第２のショットキーダイオードとを備え、第
１のショットキーダイオードのカソードと第２のショッ
トキーダイオードのカソードとの接続点から前記ＭＯＳ
ＦＥＴへバックバイアス電圧が供給される手段を用いる
ことができる。この第１のｐチャネルＭＯＳＦＥＴと第
１及び第２のショットキーダイオードのカソードは共通
のＮウェルに形成することもできる。
端子が入力端子に接続された第１のショットキーダイオ
ードと、アノード端子が出力端子に接続され、カソード
端子が第１のショットキーダイオードのカソード端子に
接続された第２のショットキーダイオードとを備え、第
１のショットキーダイオードのカソードと第２のショッ
トキーダイオードのカソードとの接続点から前記ＭＯＳ
ＦＥＴへバックバイアス電圧が供給される手段を用いる
ことができる。この第１のｐチャネルＭＯＳＦＥＴと第
１及び第２のショットキーダイオードのカソードは共通
のＮウェルに形成することもできる。
【００１６】更に、これらのバイアス手段を用いなくと
も、この第１のｐチャネルＭＯＳＦＥＴのＮウェルの電
位が、ソースまたはドレインの電位以上になるような手
段を用いてもよい。
も、この第１のｐチャネルＭＯＳＦＥＴのＮウェルの電
位が、ソースまたはドレインの電位以上になるような手
段を用いてもよい。
【００１７】整流素子にｎチャネルＭＯＳＦＥＴを用い
た場合も同様の手段を用いることができる。すなわち、
整流素子にｎチャネルＭＯＳＦＥＴを用いた場合の整流
回路は、ソースが入力端子に接続され、ドレイン及びゲ
ートが出力端子に接続された第１のｎチャネルＭＯＳＦ
ＥＴと、出力端子に接続された平滑コンデンサーとを備
え、入力端子と出力端子の電圧のうち低電位の端子から
第１のｎチャネルＭＯＳＦＥＴへバックバイアス電圧を
供給するバイアス手段を具備している。
た場合も同様の手段を用いることができる。すなわち、
整流素子にｎチャネルＭＯＳＦＥＴを用いた場合の整流
回路は、ソースが入力端子に接続され、ドレイン及びゲ
ートが出力端子に接続された第１のｎチャネルＭＯＳＦ
ＥＴと、出力端子に接続された平滑コンデンサーとを備
え、入力端子と出力端子の電圧のうち低電位の端子から
第１のｎチャネルＭＯＳＦＥＴへバックバイアス電圧を
供給するバイアス手段を具備している。
【００１８】そのバイアス手段として、ソースが入力端
子に接続され、ゲートが出力端子に接続された第２のｎ
チャネルＭＯＳＦＥＴと、ゲートが入力端子に接続さ
れ、ソースが出力端子に接続され、ドレインが第２のＭ
ＯＳＦＥＴのドレインに接続された第３のｎチャネルＭ
ＯＳＦＥＴとを備え、第２のＭＯＳＦＥＴのドレインと
第３のＭＯＳＦＥＴのドレインとの接続点から第１から
第３のＭＯＳＦＥＴへバックバイアス電圧が供給される
手段を用いることができる。この第１から第３のｎチャ
ネルＭＯＳＦＥＴは共通のＰウェルに形成することもで
きる。
子に接続され、ゲートが出力端子に接続された第２のｎ
チャネルＭＯＳＦＥＴと、ゲートが入力端子に接続さ
れ、ソースが出力端子に接続され、ドレインが第２のＭ
ＯＳＦＥＴのドレインに接続された第３のｎチャネルＭ
ＯＳＦＥＴとを備え、第２のＭＯＳＦＥＴのドレインと
第３のＭＯＳＦＥＴのドレインとの接続点から第１から
第３のＭＯＳＦＥＴへバックバイアス電圧が供給される
手段を用いることができる。この第１から第３のｎチャ
ネルＭＯＳＦＥＴは共通のＰウェルに形成することもで
きる。
【００１９】バイアス手段の別の例としては、カソード
端子が入力端子に接続された第１のショットキーダイオ
ードと、カソード端子が出力端子に接続され、アノード
端子が第１のショットキーダイオードのアノード端子に
接続された第２のショットキーダイオードとを備え、第
１のショットキーダイオードのアノードと前記第２のシ
ョットキーダイオードのアノードとの接続点から前記Ｍ
ＯＳＦＥＴへバックバイアス電圧が供給される手段を用
いることができる。
端子が入力端子に接続された第１のショットキーダイオ
ードと、カソード端子が出力端子に接続され、アノード
端子が第１のショットキーダイオードのアノード端子に
接続された第２のショットキーダイオードとを備え、第
１のショットキーダイオードのアノードと前記第２のシ
ョットキーダイオードのアノードとの接続点から前記Ｍ
ＯＳＦＥＴへバックバイアス電圧が供給される手段を用
いることができる。
【００２０】更に、これらのバイアス手段を用いなくと
も、この第１のｎチャネルＭＯＳＦＥＴのＰウェルの電
位が、ソース及びドレインの電位以下になるような手段
を用いてもよい。
も、この第１のｎチャネルＭＯＳＦＥＴのＰウェルの電
位が、ソース及びドレインの電位以下になるような手段
を用いてもよい。
【００２１】本発明によると、整流用素子であるＭＯＳ
ＦＥＴへバックバイアス電圧を供給する手段を具備し、
ＭＯＳＦＥＴがｐチャネルＭＯＳＦＥＴである場合はＮ
ウェルの電位が２つの端子の電位以上、ＭＯＳＦＥＴが
ｎチャネルＭＯＳＦＥＴである場合はＰウェルの電位が
２つの端子の電位以下となるようにバックバイアス電圧
を供給することで、ＭＯＳＦＥＴのしきい値電圧の上昇
を防止でき、更に、ＭＯＳＦＥＴのソース及びドレイン
とウェルとの間に夫々形成される寄生ダイオードが順方
向にバイアスされることを防ぎ、寄生ダイオードを通じ
てのリークを防止できる。これにより、ＭＯＳＦＥＴで
の電圧降下が防げるため、整流効率が向上する。
ＦＥＴへバックバイアス電圧を供給する手段を具備し、
ＭＯＳＦＥＴがｐチャネルＭＯＳＦＥＴである場合はＮ
ウェルの電位が２つの端子の電位以上、ＭＯＳＦＥＴが
ｎチャネルＭＯＳＦＥＴである場合はＰウェルの電位が
２つの端子の電位以下となるようにバックバイアス電圧
を供給することで、ＭＯＳＦＥＴのしきい値電圧の上昇
を防止でき、更に、ＭＯＳＦＥＴのソース及びドレイン
とウェルとの間に夫々形成される寄生ダイオードが順方
向にバイアスされることを防ぎ、寄生ダイオードを通じ
てのリークを防止できる。これにより、ＭＯＳＦＥＴで
の電圧降下が防げるため、整流効率が向上する。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の第１の実施の形
態による整流回路の回路構成を示す回路図であり、図２
はそのＭＯＳトランジスタ部分の素子構造を示す図であ
る。図１に示すように、整流素子であるｐチャネルＭＯ
ＳトランジスタＴｒ１は、そのソースが入力端子Ｐ１
に、ドレイン及びゲートが出力端子Ｏ１に夫々接続され
ている。出力端子Ｏ１には、平滑コンデンサーＣが接続
されている。
を参照して説明する。図１は、本発明の第１の実施の形
態による整流回路の回路構成を示す回路図であり、図２
はそのＭＯＳトランジスタ部分の素子構造を示す図であ
る。図１に示すように、整流素子であるｐチャネルＭＯ
ＳトランジスタＴｒ１は、そのソースが入力端子Ｐ１
に、ドレイン及びゲートが出力端子Ｏ１に夫々接続され
ている。出力端子Ｏ１には、平滑コンデンサーＣが接続
されている。
【００２３】一方、ＭＯＳトランジスタＴｒ１へのバッ
クバイアス電圧供給用の２つのショットキーダイオード
ＳＤ１、ＳＤ２はアノード端子が入力端子Ｐ１と出力端
子Ｏ１に夫々接続され、カソード端子が共通にＭＯＳト
ランジスタＴｒ１の基板に接続されている。
クバイアス電圧供給用の２つのショットキーダイオード
ＳＤ１、ＳＤ２はアノード端子が入力端子Ｐ１と出力端
子Ｏ１に夫々接続され、カソード端子が共通にＭＯＳト
ランジスタＴｒ１の基板に接続されている。
【００２４】図２に示すように、ｐ型のシリコン基板に
設けられたＮウェル内にＭＯＳトランジスタＴｒ１のソ
ース及びドレインであるｐ+ 層が形成されており、基板
上にはＭＯＳトランジスタのゲートとショットキーダイ
オードＳＤ１、ＳＤ２のアノードである金属配線が形成
されている。
設けられたＮウェル内にＭＯＳトランジスタＴｒ１のソ
ース及びドレインであるｐ+ 層が形成されており、基板
上にはＭＯＳトランジスタのゲートとショットキーダイ
オードＳＤ１、ＳＤ２のアノードである金属配線が形成
されている。
【００２５】また、ＭＯＳトランジスタＴｒ１のソース
及びドレイン（ｐ+ ）とＮウェルとの間に夫々生じるｐ
ｎ接合ダイオード（寄生ダイオード）を図１及び図２に
おいてＤ１及びＤ２と示す。尚、図１及び図２におい
て、出力端子に接続されるべき平滑コンデンサーは図示
を省略している。
及びドレイン（ｐ+ ）とＮウェルとの間に夫々生じるｐ
ｎ接合ダイオード（寄生ダイオード）を図１及び図２に
おいてＤ１及びＤ２と示す。尚、図１及び図２におい
て、出力端子に接続されるべき平滑コンデンサーは図示
を省略している。
【００２６】次に、本実施の形態の整流回路の動作を説
明する。図２において、入力端子Ｐ１の電位が出力端子
Ｏ１の電位より高い場合、ＭＯＳトランジスタＴｒ１が
ＯＮしてソースからドレイン方向に電流が流れ、出力端
子Ｏ１に接続される平滑コンデンサーＣ（図１参照）に
電荷が蓄積される。
明する。図２において、入力端子Ｐ１の電位が出力端子
Ｏ１の電位より高い場合、ＭＯＳトランジスタＴｒ１が
ＯＮしてソースからドレイン方向に電流が流れ、出力端
子Ｏ１に接続される平滑コンデンサーＣ（図１参照）に
電荷が蓄積される。
【００２７】この場合、入力端子Ｐ１にアノードが接続
され、Ｎウェルをカソードとするショットキーダイオー
ドＳＤ１が動作し、ソースとＮウェルとの電位が等しく
なる。よって、バックバイアス効果によるしきい値電圧
の上昇及びソースとＮウェルとの間の寄生ダイオードＤ
１を通じてのリークを防止できる。
され、Ｎウェルをカソードとするショットキーダイオー
ドＳＤ１が動作し、ソースとＮウェルとの電位が等しく
なる。よって、バックバイアス効果によるしきい値電圧
の上昇及びソースとＮウェルとの間の寄生ダイオードＤ
１を通じてのリークを防止できる。
【００２８】一方、入力端子Ｐ１の電位が出力端子Ｏ１
の電位より低くなると、ＭＯＳトランジスタＴｒ１がＯ
ＦＦする。この場合、出力端子Ｏ１にアノードを接続
し、Ｎウェルをカソードとするショットキーダイオード
ＳＤ２が動作してＮウェルの電位をドレインの電位と等
しく保つことができる。これにより、寄生ダイオードＤ
２でのリーク電流を防止できる。
の電位より低くなると、ＭＯＳトランジスタＴｒ１がＯ
ＦＦする。この場合、出力端子Ｏ１にアノードを接続
し、Ｎウェルをカソードとするショットキーダイオード
ＳＤ２が動作してＮウェルの電位をドレインの電位と等
しく保つことができる。これにより、寄生ダイオードＤ
２でのリーク電流を防止できる。
【００２９】要するに、本実施の形態では、入力端子Ｐ
１及び出力端子Ｏ１をそれぞれアノードとし、Ｎウェル
をカソードとするショットキーダイオードＳＤ１、ＳＤ
２を設けることで、この２つのダイオードのうち、ソー
ス及びドレインのうち電位の高いほうと接続されている
ショットキーダイオードのみが動作し、Ｎウェルの電位
を常にソース及びドレインの電位以上に保つことができ
る。
１及び出力端子Ｏ１をそれぞれアノードとし、Ｎウェル
をカソードとするショットキーダイオードＳＤ１、ＳＤ
２を設けることで、この２つのダイオードのうち、ソー
ス及びドレインのうち電位の高いほうと接続されている
ショットキーダイオードのみが動作し、Ｎウェルの電位
を常にソース及びドレインの電位以上に保つことができ
る。
【００３０】よって、ＭＯＳトランジスタＴｒ１のしき
い値電圧の上昇を防止し、また、寄生ダイオードＤ１、
Ｄ２によるリーク電流を防止して出力電圧の低下を防ぐ
ことができるため、整流効率が向上される。なお、従来
に比べ、整流素子にショットキーダイオードＳＤ１、Ｓ
Ｄ２が追加されることで整流回路に必要な面積は増加す
る。しかし、ショットキーダイオードＳＤ１、ＳＤ２の
駆動能力は低くてよいので、ショットキーダイオードＳ
Ｄ１、ＳＤ２の面積を小さくすることが可能である。
い値電圧の上昇を防止し、また、寄生ダイオードＤ１、
Ｄ２によるリーク電流を防止して出力電圧の低下を防ぐ
ことができるため、整流効率が向上される。なお、従来
に比べ、整流素子にショットキーダイオードＳＤ１、Ｓ
Ｄ２が追加されることで整流回路に必要な面積は増加す
る。しかし、ショットキーダイオードＳＤ１、ＳＤ２の
駆動能力は低くてよいので、ショットキーダイオードＳ
Ｄ１、ＳＤ２の面積を小さくすることが可能である。
【００３１】次に、図３に、本発明の第２の実施の形態
による整流回路の回路構成を示し、図４に、そのＭＯＳ
トランジスタ部分の素子構造を示す。図３に示すよう
に、整流素子である第１のｐチャネルＭＯＳトランジス
タＴｒ１は、そのソースが入力端子Ｐ１に、ドレイン及
びゲートが出力端子Ｏ１に夫々接続されている。出力端
子Ｏ１には、平滑コンデンサーＣが接続されている。
による整流回路の回路構成を示し、図４に、そのＭＯＳ
トランジスタ部分の素子構造を示す。図３に示すよう
に、整流素子である第１のｐチャネルＭＯＳトランジス
タＴｒ１は、そのソースが入力端子Ｐ１に、ドレイン及
びゲートが出力端子Ｏ１に夫々接続されている。出力端
子Ｏ１には、平滑コンデンサーＣが接続されている。
【００３２】一方、第１のＭＯＳトランジスタＴｒ１へ
のバックバイアス電圧供給用の第２のｐチャネルＭＯＳ
トランジスタＴｒ２は、そのソースが入力端子Ｐ１に接
続され、ゲートが出力端子Ｏ１に接続されている。ま
た、同じく第１のＭＯＳトランジスタＴｒ１へのバック
バイアス電圧供給用の第３のｐチャネルＭＯＳトランジ
スタＴｒ３は、そのソースが出力端子Ｏ１に接続され、
ゲートが入力端子Ｐ１に接続されている。また、両者の
ドレインは共通に接続され、前記第１のｐチャネルＭＯ
ＳトランジスタＴｒ１の基板へ接続されている。
のバックバイアス電圧供給用の第２のｐチャネルＭＯＳ
トランジスタＴｒ２は、そのソースが入力端子Ｐ１に接
続され、ゲートが出力端子Ｏ１に接続されている。ま
た、同じく第１のＭＯＳトランジスタＴｒ１へのバック
バイアス電圧供給用の第３のｐチャネルＭＯＳトランジ
スタＴｒ３は、そのソースが出力端子Ｏ１に接続され、
ゲートが入力端子Ｐ１に接続されている。また、両者の
ドレインは共通に接続され、前記第１のｐチャネルＭＯ
ＳトランジスタＴｒ１の基板へ接続されている。
【００３３】図４に示すように、ｐ型のシリコン基板に
設けられたＮウェルに第１から第３のＭＯＳトランジス
タＴｒ１〜Ｔｒ３のソース及びドレインであるｐ+ 層と
バックバイアス供給用のｎ+ 層が形成されている。
設けられたＮウェルに第１から第３のＭＯＳトランジス
タＴｒ１〜Ｔｒ３のソース及びドレインであるｐ+ 層と
バックバイアス供給用のｎ+ 層が形成されている。
【００３４】第１のＭＯＳトランジスタＴｒ１のドレイ
ンと第３のＭＯＳトランジスタＴｒ３のソース、及び、
第１及び第２のＭＯＳトランジスタＴｒ１、Ｔｒ２のソ
ースは夫々共通のｐ+ 層を使用しているため、３つのＭ
ＯＳトランジスタに対してｐ+ 層は４つ形成すればよ
い。第２及び第３のＭＯＳトランジスタＴｒ２、Ｔｒ３
のドレインであるｐ+ 層と、これに隣接するバックバイ
アス供給用のｎ+ 層とは配線で共通に接続されている。
また、第２及び基板上には第１から第３のＭＯＳトラン
ジスタＴｒ１〜Ｔｒ３のゲートが形成されている。
ンと第３のＭＯＳトランジスタＴｒ３のソース、及び、
第１及び第２のＭＯＳトランジスタＴｒ１、Ｔｒ２のソ
ースは夫々共通のｐ+ 層を使用しているため、３つのＭ
ＯＳトランジスタに対してｐ+ 層は４つ形成すればよ
い。第２及び第３のＭＯＳトランジスタＴｒ２、Ｔｒ３
のドレインであるｐ+ 層と、これに隣接するバックバイ
アス供給用のｎ+ 層とは配線で共通に接続されている。
また、第２及び基板上には第１から第３のＭＯＳトラン
ジスタＴｒ１〜Ｔｒ３のゲートが形成されている。
【００３５】また、ＭＯＳトランジスタＴｒ１〜Ｔｒ３
のソース及びドレイン（ｐ+ ）とＮウェルとの間に夫々
生じるｐｎ接合ダイオード（寄生ダイオード）を、図３
及び図４において、夫々Ｄ１、Ｄ２、Ｄ３、Ｄ４と示
す。尚、図４において、出力端子Ｏ１に接続されるべき
平滑コンデンサーＣは図示を省略している。
のソース及びドレイン（ｐ+ ）とＮウェルとの間に夫々
生じるｐｎ接合ダイオード（寄生ダイオード）を、図３
及び図４において、夫々Ｄ１、Ｄ２、Ｄ３、Ｄ４と示
す。尚、図４において、出力端子Ｏ１に接続されるべき
平滑コンデンサーＣは図示を省略している。
【００３６】本実施の形態における整流回路の動作は、
図２を用いて説明した第１の実施の形態において、ショ
ットキーダイオードＳＤ１を第２のＭＯＳトランジスタ
Ｔｒ２に、ショットキーダイオードＳＤ２を第３のＭＯ
ＳトランジスタＴｒ３に置き換えたものとして考えれば
よい。
図２を用いて説明した第１の実施の形態において、ショ
ットキーダイオードＳＤ１を第２のＭＯＳトランジスタ
Ｔｒ２に、ショットキーダイオードＳＤ２を第３のＭＯ
ＳトランジスタＴｒ３に置き換えたものとして考えれば
よい。
【００３７】つまり、入力端子Ｐ１の電位が出力端子Ｏ
１の電位より高い場合、第１のＭＯＳトランジスタＴｒ
１と第２のＭＯＳトランジスタＴｒ２がＯＮし、Ｎウェ
ルの電位を第１のＭＯＳトランジスタＴｒ１のソース電
位と等しく保つため、バックバイアス効果によるしきい
値電圧の上昇及び寄生ダイオードＤ１でのリーク電流を
防止でき、整流効率を損なわずに高い出力電圧が得られ
る。
１の電位より高い場合、第１のＭＯＳトランジスタＴｒ
１と第２のＭＯＳトランジスタＴｒ２がＯＮし、Ｎウェ
ルの電位を第１のＭＯＳトランジスタＴｒ１のソース電
位と等しく保つため、バックバイアス効果によるしきい
値電圧の上昇及び寄生ダイオードＤ１でのリーク電流を
防止でき、整流効率を損なわずに高い出力電圧が得られ
る。
【００３８】また、入力端子Ｐ１の電位が出力端子Ｏ１
の電位より低い場合、第１のＭＯＳトランジスタＴｒ１
がＯＦＦする。この時、第３のＭＯＳトランジスタＴｒ
３がＯＮし、Ｎウェルの電位を第１のＭＯＳトランジス
タＴｒ１のドレイン電位と等しく保つため、寄生ダイオ
ードＤ２でのリーク電流を防止でき、整流効率を損なわ
ずに高い出力電圧が得られる。
の電位より低い場合、第１のＭＯＳトランジスタＴｒ１
がＯＦＦする。この時、第３のＭＯＳトランジスタＴｒ
３がＯＮし、Ｎウェルの電位を第１のＭＯＳトランジス
タＴｒ１のドレイン電位と等しく保つため、寄生ダイオ
ードＤ２でのリーク電流を防止でき、整流効率を損なわ
ずに高い出力電圧が得られる。
【００３９】尚、第２及び第３のＭＯＳトランジスタＴ
ｒ２、Ｔｒ３のドレイン電位は常にＮウェル電位と等し
いため、寄生ダイオードＤ３及びＤ４からのリークがな
いことは明らかである。
ｒ２、Ｔｒ３のドレイン電位は常にＮウェル電位と等し
いため、寄生ダイオードＤ３及びＤ４からのリークがな
いことは明らかである。
【００４０】要するに、本実施の形態では、ソースが入
力端子Ｐ１に接続され、ゲートが出力端子Ｏ１に接続さ
れた第２のｐチャネルＭＯＳトランジスタＴｒ２と、ソ
ースが出力端子Ｏ１に接続され、ゲートが入力端子Ｐ１
に接続されたｐチャネル第３のＭＯＳトランジスタＴｒ
３とを設け、両者のドレインを第１のｐチャネルＭＯＳ
トランジスタＴｒ１のＮウェルへ接続することで、この
第２、第３のトランジスタのうち、そのゲートが入力端
子及び出力端子のうち電位の低いほうと接続されている
トランジスタのみが動作して、Ｎウェルの電位を常にソ
ース及びドレインの電位以上に保つことができる。
力端子Ｐ１に接続され、ゲートが出力端子Ｏ１に接続さ
れた第２のｐチャネルＭＯＳトランジスタＴｒ２と、ソ
ースが出力端子Ｏ１に接続され、ゲートが入力端子Ｐ１
に接続されたｐチャネル第３のＭＯＳトランジスタＴｒ
３とを設け、両者のドレインを第１のｐチャネルＭＯＳ
トランジスタＴｒ１のＮウェルへ接続することで、この
第２、第３のトランジスタのうち、そのゲートが入力端
子及び出力端子のうち電位の低いほうと接続されている
トランジスタのみが動作して、Ｎウェルの電位を常にソ
ース及びドレインの電位以上に保つことができる。
【００４１】これにより、ＭＯＳトランジスタＴｒ１の
しきい値電圧の上昇を防止し、また、ＭＯＳトランジス
タＴｒ１〜Ｔｒ３の寄生ダイオードＤ１、Ｄ２、Ｄ３、
Ｄ４によるリーク電流を防止し、出力電圧の低下を防ぐ
ことができるため、整流効率が向上される。なお、従来
に比べ、整流素子に第２、第３のＭＯＳトランジスタＴ
ｒ２、Ｔｒ３が追加されることで整流回路に必要な面積
は増加する。
しきい値電圧の上昇を防止し、また、ＭＯＳトランジス
タＴｒ１〜Ｔｒ３の寄生ダイオードＤ１、Ｄ２、Ｄ３、
Ｄ４によるリーク電流を防止し、出力電圧の低下を防ぐ
ことができるため、整流効率が向上される。なお、従来
に比べ、整流素子に第２、第３のＭＯＳトランジスタＴ
ｒ２、Ｔｒ３が追加されることで整流回路に必要な面積
は増加する。
【００４２】しかし、第２、第３のＭＯＳトランジスタ
Ｔｒ２、Ｔｒ３の駆動能力は低くてよいので、これらの
面積は第１のＭＯＳトランジスタＴｒ１に比べて小さく
することが可能である。また、第１から第３のＭＯＳト
ランジスタＴｒ１〜Ｔｒ３は、Ｎウェルやソース、ドレ
インを共有できるため、大幅な工程の増加もなく、本実
施の形態の整流回路の製造が可能である。
Ｔｒ２、Ｔｒ３の駆動能力は低くてよいので、これらの
面積は第１のＭＯＳトランジスタＴｒ１に比べて小さく
することが可能である。また、第１から第３のＭＯＳト
ランジスタＴｒ１〜Ｔｒ３は、Ｎウェルやソース、ドレ
インを共有できるため、大幅な工程の増加もなく、本実
施の形態の整流回路の製造が可能である。
【００４３】次に、図５に本発明の第３の実施の形態に
よる整流回路のＭＯＳトランジスタ部分の素子構造を示
す。本実施の形態における整流回路の回路構成は、図１
を用いて説明した第１の実施の形態において、ショット
キーダイオードＳＤ１及びＳＤ２のアノード端子をカソ
ード端子に、カソード端子をアノード端子に夫々置き換
え、ｐチャネルＭＯＳトランジスタＴｒ１をｎチャネル
ＭＯＳトランジスタＴｒ４に置き換えたものであるの
で、図示を省略する。
よる整流回路のＭＯＳトランジスタ部分の素子構造を示
す。本実施の形態における整流回路の回路構成は、図１
を用いて説明した第１の実施の形態において、ショット
キーダイオードＳＤ１及びＳＤ２のアノード端子をカソ
ード端子に、カソード端子をアノード端子に夫々置き換
え、ｐチャネルＭＯＳトランジスタＴｒ１をｎチャネル
ＭＯＳトランジスタＴｒ４に置き換えたものであるの
で、図示を省略する。
【００４４】図５に示すように、ｎ型のシリコン基板に
設けられたＰウェルにＭＯＳトランジスタＴｒ４のソー
ス及びドレインであるｎ+ 層とバックバイアス供給用の
ｐ+層が形成されており、基板上にはゲートが形成され
ている。前記Ｐウェル以外の領域にショットキーダイオ
ードＳＤ３、ＳＤ４のカソードとなるｎ- 層が形成さ
れ、基板上にはアノードである金属配線が形成されてい
る。尚、基板を通じて前記ショットキーダイオードＳＤ
３、ＳＤ４の両カソードが接続されないように、カソー
ドとなるｎ+ 層を囲むようにｐ- 層が形成されている。
設けられたＰウェルにＭＯＳトランジスタＴｒ４のソー
ス及びドレインであるｎ+ 層とバックバイアス供給用の
ｐ+層が形成されており、基板上にはゲートが形成され
ている。前記Ｐウェル以外の領域にショットキーダイオ
ードＳＤ３、ＳＤ４のカソードとなるｎ- 層が形成さ
れ、基板上にはアノードである金属配線が形成されてい
る。尚、基板を通じて前記ショットキーダイオードＳＤ
３、ＳＤ４の両カソードが接続されないように、カソー
ドとなるｎ+ 層を囲むようにｐ- 層が形成されている。
【００４５】また、ＭＯＳトランジスタＴｒ４のソース
及びドレイン（ｎ+ ）とＰウェルとの間に夫々生じるｐ
ｎ接合ダイオード（寄生ダイオード）を図５において、
夫々Ｄ５及びＤ６と示す。尚、本図において、出力端子
Ｏ１に接続されるべき平滑コンデンサーＣは図示を省略
している。
及びドレイン（ｎ+ ）とＰウェルとの間に夫々生じるｐ
ｎ接合ダイオード（寄生ダイオード）を図５において、
夫々Ｄ５及びＤ６と示す。尚、本図において、出力端子
Ｏ１に接続されるべき平滑コンデンサーＣは図示を省略
している。
【００４６】本実施の形態における整流回路の動作は、
図２に示した第１の実施の形態において、ｐチャネルＭ
ＯＳトランジスタＴｒ１をｎチャネルＭＯＳトランジス
タＴｒ４に置き換え、ショットキーダイオードＳＤ１、
ＳＤ２の接続をそれぞれ逆方向に置換したものとして考
えればよい。
図２に示した第１の実施の形態において、ｐチャネルＭ
ＯＳトランジスタＴｒ１をｎチャネルＭＯＳトランジス
タＴｒ４に置き換え、ショットキーダイオードＳＤ１、
ＳＤ２の接続をそれぞれ逆方向に置換したものとして考
えればよい。
【００４７】つまり、入力端子Ｐ１の電位が出力端子Ｏ
１の電位より高い場合、すなわち、ＭＯＳトランジスタ
Ｔｒ４がＯＦＦである場合、第２のショットキーダイオ
ードＳＤ４が動作し、Ｐウェルの電位をＭＯＳトランジ
スタＴｒ４のドレイン電位と等しく保つため、寄生ダイ
オードＤ６でのリーク電流を防止できる。
１の電位より高い場合、すなわち、ＭＯＳトランジスタ
Ｔｒ４がＯＦＦである場合、第２のショットキーダイオ
ードＳＤ４が動作し、Ｐウェルの電位をＭＯＳトランジ
スタＴｒ４のドレイン電位と等しく保つため、寄生ダイ
オードＤ６でのリーク電流を防止できる。
【００４８】また、入力端子Ｐ１の電位が出力端子Ｏ１
の電位より低い場合、すなわち、ＭＯＳトランジスタＴ
ｒ４がＯＮしている場合、第１のショットキーダイオー
ドＳＤ３が動作し、Ｐウェルの電位をＭＯＳトランジス
タＴｒ４のソース電位と等しく保つため、バックバイア
ス効果によるしきい値電圧の上昇及び寄生ダイオードＤ
５でのリーク電流を防止できる。よって、整流効率を損
なわずに高い出力電圧が得られる。
の電位より低い場合、すなわち、ＭＯＳトランジスタＴ
ｒ４がＯＮしている場合、第１のショットキーダイオー
ドＳＤ３が動作し、Ｐウェルの電位をＭＯＳトランジス
タＴｒ４のソース電位と等しく保つため、バックバイア
ス効果によるしきい値電圧の上昇及び寄生ダイオードＤ
５でのリーク電流を防止できる。よって、整流効率を損
なわずに高い出力電圧が得られる。
【００４９】要するに、本実施の形態では、入力端子Ｐ
１及び出力端子Ｏ１をそれぞれカソードとし、Ｐウェル
に共通接続されたアノードを有するショットキーダイオ
ードＳＤ３、ＳＤ４を設けることで、この２つのダイオ
ードのうち、ソース及びドレインのうち電位の低いほう
と接続されているショットキーダイオードのみが動作
し、Ｐウェルの電位を常にソース及びドレインの電位以
下に保つことができる。
１及び出力端子Ｏ１をそれぞれカソードとし、Ｐウェル
に共通接続されたアノードを有するショットキーダイオ
ードＳＤ３、ＳＤ４を設けることで、この２つのダイオ
ードのうち、ソース及びドレインのうち電位の低いほう
と接続されているショットキーダイオードのみが動作
し、Ｐウェルの電位を常にソース及びドレインの電位以
下に保つことができる。
【００５０】これにより、ＭＯＳトランジスタＴｒ４の
しきい値電圧の上昇を防止し、また、ＭＯＳトランジス
タＴｒ４の寄生ダイオードＤ５、Ｄ６によるリーク電流
を防止し、出力電圧の低下を防ぐことができるため、整
流効率が向上される。なお、従来に比べ、整流素子にシ
ョットキーダイオードＳＤ３、ＳＤ４が追加されること
で整流回路に必要な面積は増加する。しかし、ショット
キーダイオードＳＤ３、ＳＤ４の駆動能力は低くてよい
ので、ショットキーダイオードＳＤ３、ＳＤ４の面積を
小さくすることが可能である。
しきい値電圧の上昇を防止し、また、ＭＯＳトランジス
タＴｒ４の寄生ダイオードＤ５、Ｄ６によるリーク電流
を防止し、出力電圧の低下を防ぐことができるため、整
流効率が向上される。なお、従来に比べ、整流素子にシ
ョットキーダイオードＳＤ３、ＳＤ４が追加されること
で整流回路に必要な面積は増加する。しかし、ショット
キーダイオードＳＤ３、ＳＤ４の駆動能力は低くてよい
ので、ショットキーダイオードＳＤ３、ＳＤ４の面積を
小さくすることが可能である。
【００５１】次に、図６に本発明の第４の実施の形態に
よる整流回路のＭＯＳトランジスタ部分の素子構造を示
す。本実施の形態における整流回路の回路構成は、図３
を用いて説明した第２の実施の形態において、第１から
第３のｐチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ３を
ｎチャネルＭＯＳトランジスタＴｒ４〜Ｔｒ６に夫々置
き換えたものであるので、図示を省略する。
よる整流回路のＭＯＳトランジスタ部分の素子構造を示
す。本実施の形態における整流回路の回路構成は、図３
を用いて説明した第２の実施の形態において、第１から
第３のｐチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ３を
ｎチャネルＭＯＳトランジスタＴｒ４〜Ｔｒ６に夫々置
き換えたものであるので、図示を省略する。
【００５２】図６に示すように、ｎ型のシリコン基板に
設けられたＰウェルに第１から第３のＭＯＳトランジス
タＴｒ４〜Ｔｒ６のソース及びドレインであるｎ+ 層と
バックバイアス供給用のｐ+ 層が形成されている。第１
と第２ののＭＯＳトランジスタＴｒ４、Ｔｒ５のソー
ス、及び、第１のＭＯＳトランジスタＴｒ４のドレイン
と第３のＭＯＳトランジスタＴｒ６のソースは夫々共通
のｎ+ 層を使用しているため、３つのＭＯＳトランジス
タに対してｎ+ 層は４つ形成すればよい。
設けられたＰウェルに第１から第３のＭＯＳトランジス
タＴｒ４〜Ｔｒ６のソース及びドレインであるｎ+ 層と
バックバイアス供給用のｐ+ 層が形成されている。第１
と第２ののＭＯＳトランジスタＴｒ４、Ｔｒ５のソー
ス、及び、第１のＭＯＳトランジスタＴｒ４のドレイン
と第３のＭＯＳトランジスタＴｒ６のソースは夫々共通
のｎ+ 層を使用しているため、３つのＭＯＳトランジス
タに対してｎ+ 層は４つ形成すればよい。
【００５３】第２及び第３のＭＯＳトランジスタＴｒ
２、Ｔｒ３のドレインであるｎ+ 層と、これに隣接する
バックバイアス供給用のｐ+ 層とは配線で共通に接続さ
れている。基板上には第１から第３のＭＯＳトランジス
タＴｒ４〜Ｔｒ６のゲートが形成されている。
２、Ｔｒ３のドレインであるｎ+ 層と、これに隣接する
バックバイアス供給用のｐ+ 層とは配線で共通に接続さ
れている。基板上には第１から第３のＭＯＳトランジス
タＴｒ４〜Ｔｒ６のゲートが形成されている。
【００５４】また、ＭＯＳトランジスタＴｒ４〜Ｔｒ６
のソース及びドレイン（ｎ+ ）とＰウェルとの間に夫々
生じるｐｎ接合ダイオード（寄生ダイオード）を図６に
おいて、夫々Ｄ５、Ｄ６、Ｄ７、Ｄ８と示す。尚、本図
において、出力端子Ｏ１に接続されるべき平滑コンデン
サーＣは図示を省略している。
のソース及びドレイン（ｎ+ ）とＰウェルとの間に夫々
生じるｐｎ接合ダイオード（寄生ダイオード）を図６に
おいて、夫々Ｄ５、Ｄ６、Ｄ７、Ｄ８と示す。尚、本図
において、出力端子Ｏ１に接続されるべき平滑コンデン
サーＣは図示を省略している。
【００５５】本実施の形態における整流回路の動作は、
図３を用いて説明した第２の実施の形態において、第１
から第３のｐチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ
３をｎチャネルＭＯＳトランジスタＴｒ４〜Ｔｒ６に置
き換えたものとして考えればよい。
図３を用いて説明した第２の実施の形態において、第１
から第３のｐチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ
３をｎチャネルＭＯＳトランジスタＴｒ４〜Ｔｒ６に置
き換えたものとして考えればよい。
【００５６】つまり、入力端子Ｐ１の電位が出力端子Ｏ
１の電位より高い場合、すなわち、第１のｎチャネルＭ
ＯＳトランジスタＴｒ４がＯＦＦである場合、第３のＭ
ＯＳトランジスタＴｒ６がＯＮし、Ｐウェルの電位を第
１のＭＯＳトランジスタＴｒ４のドレイン電位と等しく
保つため、寄生ダイオードＤ６でのリーク電流を防止で
きる。
１の電位より高い場合、すなわち、第１のｎチャネルＭ
ＯＳトランジスタＴｒ４がＯＦＦである場合、第３のＭ
ＯＳトランジスタＴｒ６がＯＮし、Ｐウェルの電位を第
１のＭＯＳトランジスタＴｒ４のドレイン電位と等しく
保つため、寄生ダイオードＤ６でのリーク電流を防止で
きる。
【００５７】また、入力端子Ｐ１の電位が出力端子Ｏ１
の電位より低い場合、すなわち、第１のｎチャネルＭＯ
ＳトランジスタがＯＮしている場合、第２のＭＯＳトラ
ンジスタＴｒ５がＯＮし、Ｐウェルの電位を第１のＭＯ
ＳトランジスタＴｒ４のソース電位と等しく保つため、
バックバイアス効果によるしきい値電圧の上昇及び寄生
ダイオードＤ５でのリーク電流を防止できる。
の電位より低い場合、すなわち、第１のｎチャネルＭＯ
ＳトランジスタがＯＮしている場合、第２のＭＯＳトラ
ンジスタＴｒ５がＯＮし、Ｐウェルの電位を第１のＭＯ
ＳトランジスタＴｒ４のソース電位と等しく保つため、
バックバイアス効果によるしきい値電圧の上昇及び寄生
ダイオードＤ５でのリーク電流を防止できる。
【００５８】よって、整流効率を損なわずに高い出力電
圧が得られる。尚、第２及び第３のＭＯＳトランジスタ
Ｔｒ５、Ｔｒ６のドレイン電位は常にＰウェル電位と等
しいため、寄生ダイオードＤ７及びＤ８からのリークが
ないことは明らかである。
圧が得られる。尚、第２及び第３のＭＯＳトランジスタ
Ｔｒ５、Ｔｒ６のドレイン電位は常にＰウェル電位と等
しいため、寄生ダイオードＤ７及びＤ８からのリークが
ないことは明らかである。
【００５９】要するに、本実施の形態では、ソースが入
力端子Ｐ１に接続され、ゲートが出力端子Ｏ１に接続さ
れた第２のｎチャネルＭＯＳトランジスタＴｒ５と、ソ
ースが出力端子Ｏ１に接続され、ゲートが入力端子Ｐ１
に接続された第３のｎチャネルＭＯＳトランジスタＴｒ
６とを設け、両者のドレインを第１のｎチャネルＭＯＳ
トランジスタＴｒ４のＰウェルへ接続することで、この
第２、第３のトランジスタのうち、そのゲートが入力端
子及び出力端子のうち電位の高い方と接続されているト
ランジスタのみが動作して、Ｐウェルの電位を常にソー
ス及びドレインの電位以下に保つことができる。
力端子Ｐ１に接続され、ゲートが出力端子Ｏ１に接続さ
れた第２のｎチャネルＭＯＳトランジスタＴｒ５と、ソ
ースが出力端子Ｏ１に接続され、ゲートが入力端子Ｐ１
に接続された第３のｎチャネルＭＯＳトランジスタＴｒ
６とを設け、両者のドレインを第１のｎチャネルＭＯＳ
トランジスタＴｒ４のＰウェルへ接続することで、この
第２、第３のトランジスタのうち、そのゲートが入力端
子及び出力端子のうち電位の高い方と接続されているト
ランジスタのみが動作して、Ｐウェルの電位を常にソー
ス及びドレインの電位以下に保つことができる。
【００６０】これにより、ＭＯＳトランジスタＴｒ４の
しきい値電圧の上昇を防止し、また、ＭＯＳトランジス
タＴｒ４〜Ｔｒ６の寄生ダイオードＤ５、Ｄ６、Ｄ７、
Ｄ８によるリーク電流を防止し、出力電圧の低下を防ぐ
ことができるため、整流効率が向上される。
しきい値電圧の上昇を防止し、また、ＭＯＳトランジス
タＴｒ４〜Ｔｒ６の寄生ダイオードＤ５、Ｄ６、Ｄ７、
Ｄ８によるリーク電流を防止し、出力電圧の低下を防ぐ
ことができるため、整流効率が向上される。
【００６１】なお、従来に比べ、整流素子に第２、第３
のＭＯＳトランジスタＴｒ５、Ｔｒ６が追加されること
で整流回路に必要な面積は増加する。しかし、第２、第
３のＭＯＳトランジスタＴｒ５、Ｔｒ６の駆動能力は低
くてよいので、これらの面積は第１のＭＯＳトランジス
タＴｒ４に比べて小さくすることが可能である。また、
第１から第３のＭＯＳトランジスタＴｒ４〜Ｔｒ６は、
Ｎウェルやソース、ドレインを共有できるため、大幅な
工程の増加もなく、本実施の形態の整流回路の製造が可
能である。
のＭＯＳトランジスタＴｒ５、Ｔｒ６が追加されること
で整流回路に必要な面積は増加する。しかし、第２、第
３のＭＯＳトランジスタＴｒ５、Ｔｒ６の駆動能力は低
くてよいので、これらの面積は第１のＭＯＳトランジス
タＴｒ４に比べて小さくすることが可能である。また、
第１から第３のＭＯＳトランジスタＴｒ４〜Ｔｒ６は、
Ｎウェルやソース、ドレインを共有できるため、大幅な
工程の増加もなく、本実施の形態の整流回路の製造が可
能である。
【００６２】また、本発明の第５の実施の形態として、
図７に示すように、本発明の第２の実施の形態に記載し
た整流回路から平滑コンデンサーＣを除いたバイアス供
給回路付きトランジスタＢＴｒ１、２及び本発明の第４
の実施の形態に記載した整流回路から平滑コンデンサー
Ｃを除いたバイアス供給回路付きトランジスタＢＴｒ
３、４とを用い、これらをダイオードとしてブリッジ型
に接続することにより、全波整流回路を構成することも
可能である。
図７に示すように、本発明の第２の実施の形態に記載し
た整流回路から平滑コンデンサーＣを除いたバイアス供
給回路付きトランジスタＢＴｒ１、２及び本発明の第４
の実施の形態に記載した整流回路から平滑コンデンサー
Ｃを除いたバイアス供給回路付きトランジスタＢＴｒ
３、４とを用い、これらをダイオードとしてブリッジ型
に接続することにより、全波整流回路を構成することも
可能である。
【００６３】図７には、第２の実施の形態の整流回路と
第３の実施の形態の整流回路とを組み合わせて用いてい
るが、第１から第４の実施の形態に示した整流回路のう
ち、任意の４つを組み合わせることも可能である。
第３の実施の形態の整流回路とを組み合わせて用いてい
るが、第１から第４の実施の形態に示した整流回路のう
ち、任意の４つを組み合わせることも可能である。
【００６４】更に、上記バイアス供給回路付きトランジ
スタＢＴｒ１は、整流回路のみならず、バックバイアス
効果によるトランジスタのしきい値変調を極力さけなけ
ればならないような部位に使用することもできる。例え
ば、本発明の第６の実施の形態として図８に示すよう
に、第１のｐチャネルＭＯＳトランジスタＴｒ１のゲー
トをドライバ１の出力に、ソースをＶＤＤに接続し、ド
レインを出力端子Ｏ１及び接地接続することにより、ド
ライバ１の出力を効率よく取り出すことが可能である。
スタＢＴｒ１は、整流回路のみならず、バックバイアス
効果によるトランジスタのしきい値変調を極力さけなけ
ればならないような部位に使用することもできる。例え
ば、本発明の第６の実施の形態として図８に示すよう
に、第１のｐチャネルＭＯＳトランジスタＴｒ１のゲー
トをドライバ１の出力に、ソースをＶＤＤに接続し、ド
レインを出力端子Ｏ１及び接地接続することにより、ド
ライバ１の出力を効率よく取り出すことが可能である。
【００６５】尚、本発明は上記実施の形態に限定される
主旨のものではなく、例えば実施の形態４において、ｎ
型基板でなくｐ型基板を用い、ｐウェルを取り囲む様に
ｎウェルを形成する、いわゆるトリプルウェル構造を用
いるなど、本発明の主旨において様々な設計変更が可能
である。
主旨のものではなく、例えば実施の形態４において、ｎ
型基板でなくｐ型基板を用い、ｐウェルを取り囲む様に
ｎウェルを形成する、いわゆるトリプルウェル構造を用
いるなど、本発明の主旨において様々な設計変更が可能
である。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
整流素子としてＭＯＳＦＥＴを用いた場合にもしきい値
電圧の上昇及び寄生ダイオードによるリークを抑制して
ＭＯＳＦＥＴでの電圧降下を防止し、整流効率の低下を
防止した整流回路が得られる。
整流素子としてＭＯＳＦＥＴを用いた場合にもしきい値
電圧の上昇及び寄生ダイオードによるリークを抑制して
ＭＯＳＦＥＴでの電圧降下を防止し、整流効率の低下を
防止した整流回路が得られる。
【図１】本発明の第１の実施の形態による整流回路の構
成を示す回路図である。
成を示す回路図である。
【図２】図１の整流回路の素子構造を示す断面図であ
る。
る。
【図３】本発明の第２の実施の形態による整流回路の構
成を示す回路図である。
成を示す回路図である。
【図４】図３の整流回路の素子構造を示す断面図であ
る。
る。
【図５】本発明の第３の実施の形態による整流回路の素
子構造を示す断面図である。
子構造を示す断面図である。
【図６】本発明の第４の実施の形態による整流回路の素
子構造を示す断面図である。
子構造を示す断面図である。
【図７】本発明の第５の実施の形態による整流回路の構
成を示す回路図である。
成を示す回路図である。
【図８】本発明の第６の実施の形態による整流回路の構
成を示す回路図である。
成を示す回路図である。
【図９】従来の整流回路の回路図である。
【図１０】従来の整流素子の構成を示す回路図である。
【符号の説明】 Ｐ１、Ｐ２ 入力端子 Ｏ１、Ｏ２ 出力端子 Ｔｒ１〜Ｔｒ４ ｐチャネルＭＯＳトランジスタ Ｔｒ５〜Ｔｒ８ ｎチャネルＭＯＳトランジスタ Ｄ１〜Ｄ８ 寄生ダイオード ＳＤ１〜ＳＤ４ ショットキーダイオード Ｃ 平滑コンデンサー
Claims (13)
- 【請求項１】 ソースが入力端子に接続され、ドレイン
及びゲートが出力端子に接続されたｐチャネルＭＯＳＦ
ＥＴと、出力端子に接続された平滑コンデンサーとを備
え、 前記入力端子と前記出力端子のうち高電位の端子から前
記ｐチャネルＭＯＳＦＥＴへバックバイアス電圧を供給
する手段を具備していることを特徴とする整流回路。 - 【請求項２】 ソースが入力端子に接続され、ドレイン
及びゲートが出力端子に接続された第１のｐチャネルＭ
ＯＳＦＥＴと、ソースが前記入力端子に接続され、ゲー
トが前記出力端子に接続された第２のｐチャネルＭＯＳ
ＦＥＴと、ゲートが前記入力端子に接続され、ソースが
前記出力端子に接続され、ドレインが前記第２のＭＯＳ
ＦＥＴのドレインに接続された第３のｐチャネルＭＯＳ
ＦＥＴと、前記出力端子に接続された平滑コンデンサー
とを備え、 前記第２のｐチャネルＭＯＳＦＥＴのドレインと前記第
３のｐチャネルＭＯＳＦＥＴのドレインとの接続点から
前記第１から第３のＭＯＳＦＥＴへバックバイアス電圧
が供給されていることを特徴とする整流回路。 - 【請求項３】 前記第１から第３のｐチャネルＭＯＳＦ
ＥＴは共通のＮウェル内に形成されていることを特徴と
する請求項２に記載の整流回路。 - 【請求項４】 ソースが入力端子に接続され、ドレイン
及びゲートが出力端子に接続されたｐチャネルＭＯＳＦ
ＥＴと、アノード端子が前記入力端子に接続された第１
のショットキーダイオードと、アノード端子が前記出力
端子に接続され、カソード端子が前記第１のショットキ
ーダイオードのカソード端子に接続された第２のショッ
トキーダイオードと、前記出力端子に接続された平滑コ
ンデンサーとを備え、 前記第１のショットキーダイオードのカソードと前記第
２のショットキーダイオードのカソードとの接続点から
前記ｐチャネルＭＯＳＦＥＴへバックバイアス電圧が供
給されていることを特徴とする整流回路。 - 【請求項５】 前記ｐチャネルＭＯＳＦＥＴと前記第１
と第２のショットキーダイオードのカソードが共通のＮ
ウェル内に形成されていることを特徴とする請求項４に
記載の整流回路。 - 【請求項６】 ソースが入力端子に接続され、ドレイン
及びゲートが出力端子に接続されたｎチャネルＭＯＳＦ
ＥＴと、前記出力端子に接続された平滑コンデンサーと
を備え、 前記入力端子と前記出力端子のうち低電位の端子から前
記ｎチャネルＭＯＳＦＥＴへバックバイアス電圧を供給
する手段を具備していることを特徴とする整流回路。 - 【請求項７】 ソースが入力端子に接続され、ドレイン
及びゲートが出力端子に接続された第１のｎチャネルＭ
ＯＳＦＥＴと、ソースが前記入力端子に接続され、ゲー
トが前記出力端子に接続された第２のｎチャネルＭＯＳ
ＦＥＴと、ゲートが前記入力端子に接続され、ソースが
前記出力端子に接続され、ドレインが前記第２のｎチャ
ネルＭＯＳＦＥＴのドレインに接続された第３のｎチャ
ネルＭＯＳＦＥＴと、前記出力端子に接続された平滑コ
ンデンサーとを備え、 前記第２のｎチャネルＭＯＳＦＥＴのドレインと前記第
３のｎチャネルＭＯＳＦＥＴのドレインから前記第１か
ら第３のｎチャネルＭＯＳＦＥＴへバックバイアス電圧
が供給されていることを特徴とする整流回路。 - 【請求項８】 前記第１から第３のｎチャネルＭＯＳＦ
ＥＴは共通のＰウェル内に形成されていることを特徴と
する請求項７に記載の整流回路。 - 【請求項９】 ソースが入力端子に接続され、ドレイン
及びゲートが出力端子に接続されたｎチャネルＭＯＳＦ
ＥＴと、カソード端子が前記入力端子に接続された第１
のショットキーダイオードと、カソード端子が前記出力
端子に接続され、アノード端子が前記第１のショットキ
ーダイオードのアノード端子に接続された第２のショッ
トキーダイオードと、前記出力端子に接続された平滑コ
ンデンサーとを備え、 前記第１のショットキーダイオードのアノードと前記第
２のショットキーダイオードのアノードとの接続点から
前記ＭＯＳＦＥＴへバックバイアス電圧が供給されてい
ることを特徴とする整流回路。 - 【請求項１０】 ソースが入力端子に接続され、ドレイ
ン及びゲートが出力端子に接続されたｐチャネルＭＯＳ
ＦＥＴと、出力端子に接続された平滑コンデンサーとを
備え、 前記ｐチャネルＭＯＳＦＥＴのＮウェル電位が前記ソー
ス及び前記ドレインの電位以上になるようなバイアス電
圧供給手段を具備していることを特徴とする整流回路。 - 【請求項１１】 ソースが入力端子に接続され、ドレイ
ン及びゲートが出力端子に接続されたｎチャネルＭＯＳ
ＦＥＴと、出力端子に接続された平滑コンデンサーとを
備え、 前記ｎチャネルＭＯＳＦＥＴのＰウェル電位が前記ソー
ス及び前記ドレインの電位以下になるようなバイアス電
圧供給手段を具備していることを特徴とする整流回路。 - 【請求項１２】 ｐチャネルＭＯＳＦＥＴのソースとド
レインのうち高電位の領域から前記ｐチャネルＭＯＳＦ
ＥＴのＮウェルへバイアス電圧を供給する手段を具備し
ていることを特徴とするバイアス供給回路付きＭＯＳＦ
ＥＴ。 - 【請求項１３】 ｎチャネルＭＯＳＦＥＴのソースとド
レインのうち低電位の領域から前記ＭＯＳＦＥＴのＰウ
ェルへバイアス電圧を供給する手段を具備していること
を特徴とするバイアス供給回路付きＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05153598A JP3505380B2 (ja) | 1998-02-17 | 1998-02-17 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05153598A JP3505380B2 (ja) | 1998-02-17 | 1998-02-17 | 整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233730A true JPH11233730A (ja) | 1999-08-27 |
| JP3505380B2 JP3505380B2 (ja) | 2004-03-08 |
Family
ID=12889728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05153598A Expired - Fee Related JP3505380B2 (ja) | 1998-02-17 | 1998-02-17 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3505380B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047274A1 (ja) * | 2002-11-18 | 2004-06-03 | Renesas Technology Corp. | 昇圧回路 |
| WO2006013626A1 (ja) * | 2004-08-04 | 2006-02-09 | Fujitsu Limited | Ｉｃカードおよび半導体装置 |
| JP2006191781A (ja) * | 2004-07-16 | 2006-07-20 | Seiko Instruments Inc | チャージポンプ回路 |
| JP2009055769A (ja) * | 2007-08-29 | 2009-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 蓄電回路 |
| JP2009519606A (ja) * | 2005-12-15 | 2009-05-14 | ソウル セミコンダクター カンパニー リミテッド | 発光装置 |
| JP2010085328A (ja) * | 2008-10-01 | 2010-04-15 | Toyota Central R&D Labs Inc | ホールド回路 |
| US7750609B2 (en) | 2005-04-21 | 2010-07-06 | Rohm Co., Ltd. | Output device and electronic device provided with same |
| JP2012013518A (ja) * | 2010-06-30 | 2012-01-19 | Panasonic Electric Works Co Ltd | 温度センサ |
| JP2013055813A (ja) * | 2011-09-05 | 2013-03-21 | Rohm Co Ltd | 逆流防止回路ならびにそれを用いた降圧型ｄｃ／ｄｃコンバータ、その制御回路、充電回路、電子機器 |
| WO2015170479A1 (ja) * | 2014-05-09 | 2015-11-12 | パナソニックＩｐマネジメント株式会社 | 整流回路および、これを備えた整流器および非接触給電装置 |
| US9312246B2 (en) | 2006-03-31 | 2016-04-12 | Seoul Semiconductor Co., Ltd. | Light emitting device and lighting system having the same |
| CN105679758A (zh) * | 2016-03-25 | 2016-06-15 | 南京微盟电子有限公司 | 一种具有防电流倒灌的p型金属氧化物半导体场效应管 |
-
1998
- 1998-02-17 JP JP05153598A patent/JP3505380B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| US9312246B2 (en) | 2006-03-31 | 2016-04-12 | Seoul Semiconductor Co., Ltd. | Light emitting device and lighting system having the same |
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| WO2015170479A1 (ja) * | 2014-05-09 | 2015-11-12 | パナソニックＩｐマネジメント株式会社 | 整流回路および、これを備えた整流器および非接触給電装置 |
| CN106464152A (zh) * | 2014-05-09 | 2017-02-22 | 松下知识产权经营株式会社 | 整流电路以及具备该整流电路的整流器及非接触供电装置 |
| JPWO2015170479A1 (ja) * | 2014-05-09 | 2017-04-20 | パナソニックＩｐマネジメント株式会社 | 整流回路および、これを備えた整流器および非接触給電装置 |
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| CN106464152B (zh) * | 2014-05-09 | 2019-07-26 | 松下知识产权经营株式会社 | 整流电路以及非接触供电装置 |
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| JP3505380B2 (ja) | 2004-03-08 |
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