JPH11233731A - ショットキーゲートｆｅｔおよびモノリシック型マイクロ波集積回路装置ならびにその製造方法 - Google Patents
ショットキーゲートｆｅｔおよびモノリシック型マイクロ波集積回路装置ならびにその製造方法Info
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- JPH11233731A JPH11233731A JP10030099A JP3009998A JPH11233731A JP H11233731 A JPH11233731 A JP H11233731A JP 10030099 A JP10030099 A JP 10030099A JP 3009998 A JP3009998 A JP 3009998A JP H11233731 A JPH11233731 A JP H11233731A
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Abstract
(57)【要約】
【課題】 同一基板上に高出力用ＭＥＳＦＥＴと低雑音
用ＭＥＳＦＥＴとを集積化したモノリシック型マイクロ
波集積回路を提供する。 【解決手段】 ポーラスな膜２０４は、レジストマスク
２１４に対して、逆テーパ状にエッチングされ、アンポ
ーラスな膜２０２は、レジストマスク２１４に対して順
テーパ状にエッチングされる。２段リセス型ＭＥＳＦＥ
Ｔのリセスエッチングにおいて、１回目のリセスエッチ
ングを、アンポーラスな膜とポーラスな膜の積層構造を
レジストマスクによりエッチングしたパターン２１６
と、アンポーラスな膜のみをレジストマスクによりエッ
チング開口したパターン２１８の２つを用いて行なう。
用ＭＥＳＦＥＴとを集積化したモノリシック型マイクロ
波集積回路を提供する。 【解決手段】 ポーラスな膜２０４は、レジストマスク
２１４に対して、逆テーパ状にエッチングされ、アンポ
ーラスな膜２０２は、レジストマスク２１４に対して順
テーパ状にエッチングされる。２段リセス型ＭＥＳＦＥ
Ｔのリセスエッチングにおいて、１回目のリセスエッチ
ングを、アンポーラスな膜とポーラスな膜の積層構造を
レジストマスクによりエッチングしたパターン２１６
と、アンポーラスな膜のみをレジストマスクによりエッ
チング開口したパターン２１８の２つを用いて行なう。
Description
【０００１】
【発明の属する技術分野】この発明は、化合物半導体基
板上に形成されるショットキーゲート電界効果型トラン
ジスタ（ゲート電極が半導体表面上に形成されたＭＥＳ
ＦＥＴ等を総称する。以下、同様）およびそれを１チッ
プ上に集積化したモノリシック型マイクロ波集積回路装
置ならびにそれらの製造方法に関する。
板上に形成されるショットキーゲート電界効果型トラン
ジスタ（ゲート電極が半導体表面上に形成されたＭＥＳ
ＦＥＴ等を総称する。以下、同様）およびそれを１チッ
プ上に集積化したモノリシック型マイクロ波集積回路装
置ならびにそれらの製造方法に関する。
【０００２】
【従来の技術】化合物半導体、たとえば、ガリウムヒ素
（以下、ＧａＡｓで表わす）は、シリコン（Ｓｉ）半導
体に比べて、電子移動度が高い等の特性を有することか
ら、高周波回路、特にマイクロ波帯以上の高周波の信号
を処理する際のキーデバイスとして用いられている。こ
の場合、たとえば、化合物半導体を用いたマイクロ波デ
バイスを携帯電話等のマイクロ波帯で動作する通信機器
に用いる場合、大きくは以下の２つの用途がある。
（以下、ＧａＡｓで表わす）は、シリコン（Ｓｉ）半導
体に比べて、電子移動度が高い等の特性を有することか
ら、高周波回路、特にマイクロ波帯以上の高周波の信号
を処理する際のキーデバイスとして用いられている。こ
の場合、たとえば、化合物半導体を用いたマイクロ波デ
バイスを携帯電話等のマイクロ波帯で動作する通信機器
に用いる場合、大きくは以下の２つの用途がある。
【０００３】すなわち、第１には、マイクロ波帯におい
て送信されてくる信号を受信して増幅するための低雑音
増幅器に用いられる場合であり、第２には、逆にマイク
ロ波帯の信号を発信する際に用いられる高出力増幅器と
して用いられる場合である。
て送信されてくる信号を受信して増幅するための低雑音
増幅器に用いられる場合であり、第２には、逆にマイク
ロ波帯の信号を発信する際に用いられる高出力増幅器と
して用いられる場合である。
【０００４】この場合、低雑音増幅器または高出力増幅
器を構成するトランジスタは、化合物半導体では、Ｓｉ
半導体のように半導体表面に良好な半導体／酸化膜界面
特性を有する酸化膜を形成することが困難であるため、
一般にはショットキ型電極をゲート電極としたいわゆる
ＭＥＳＦＥＴ（Metal Semiconductor ＦＥＴ）が用いら
れる。さらに、上述したような良好な表面酸化膜を形成
することが困難であることと関連して、化合物半導体表
面には表面空乏層が存在し、この影響を避けるために、
一般には化合物半導体表面に所定深さの溝（以下、リセ
スと呼ぶ）を形成し、この溝中にショットキゲート電極
を設けるいわゆるリセス型ＭＥＳＦＥＴが用いられるこ
とが多い。
器を構成するトランジスタは、化合物半導体では、Ｓｉ
半導体のように半導体表面に良好な半導体／酸化膜界面
特性を有する酸化膜を形成することが困難であるため、
一般にはショットキ型電極をゲート電極としたいわゆる
ＭＥＳＦＥＴ（Metal Semiconductor ＦＥＴ）が用いら
れる。さらに、上述したような良好な表面酸化膜を形成
することが困難であることと関連して、化合物半導体表
面には表面空乏層が存在し、この影響を避けるために、
一般には化合物半導体表面に所定深さの溝（以下、リセ
スと呼ぶ）を形成し、この溝中にショットキゲート電極
を設けるいわゆるリセス型ＭＥＳＦＥＴが用いられるこ
とが多い。
【０００５】図４９は、このような従来のリセス型ＭＥ
ＳＦＥＴの構成を示す断面図である。
ＳＦＥＴの構成を示す断面図である。
【０００６】化合物半導体基板１００２上にたとえば、
ＭＢＥ（Molecular Beam Epitaxy）法またはＭＯＣＶＤ
（Metal Organic Chemical Vapor Deposition ）法によ
り、所定の厚さのバッファ層１００４が成長され、さら
にこのバッファ層１００４上に所定濃度の不純物（たと
えば、Ｓｉ）がドーピングされた活性層１００６および
オーミックコンタクトを形成するため高濃度に不純物が
ドーピングされたコンタクト層１００７が成長されてい
る。
ＭＢＥ（Molecular Beam Epitaxy）法またはＭＯＣＶＤ
（Metal Organic Chemical Vapor Deposition ）法によ
り、所定の厚さのバッファ層１００４が成長され、さら
にこのバッファ層１００４上に所定濃度の不純物（たと
えば、Ｓｉ）がドーピングされた活性層１００６および
オーミックコンタクトを形成するため高濃度に不純物が
ドーピングされたコンタクト層１００７が成長されてい
る。
【０００７】コンタクト形成層１００７上には、たとえ
ば、ＡｕＧｅ合金によるソース電極１００８およびドレ
イン電極１０１０が形成されている。
ば、ＡｕＧｅ合金によるソース電極１００８およびドレ
イン電極１０１０が形成されている。
【０００８】ソース電極１００８およびドレイン電極１
０１０とに挟まれたコンタクト形成層１００７の表面側
から、ソースドレイン間に流れる電流値が所定の値とな
るようにエッチングされたリセス１０１２が形成され、
リセス１０１２内には、活性層１００６の側から順に、
たとえばＴｉ、Ｐｔ、Ａｌ等の金属が順次積層された構
成を有するゲート電極１０１４が形成されている。
０１０とに挟まれたコンタクト形成層１００７の表面側
から、ソースドレイン間に流れる電流値が所定の値とな
るようにエッチングされたリセス１０１２が形成され、
リセス１０１２内には、活性層１００６の側から順に、
たとえばＴｉ、Ｐｔ、Ａｌ等の金属が順次積層された構
成を有するゲート電極１０１４が形成されている。
【０００９】このゲート電極に印加される電流値によっ
て、ソースドレイン間に流れる電流を制御することでト
ランジスタ動作が実現される。
て、ソースドレイン間に流れる電流を制御することでト
ランジスタ動作が実現される。
【００１０】図４９に示したようなＭＥＳＦＥＴ１００
０の構成を、シングルリセス型ＭＥＳＦＥＴと呼ぶこと
にする。
０の構成を、シングルリセス型ＭＥＳＦＥＴと呼ぶこと
にする。
【００１１】なお、活性層１００６としては、化合物半
導体基板に対して直接イオン注入法等により不純物をイ
オン注入した後、アニールすることによって形成するこ
とも可能であるが、この場合、不純物がドーピングされ
ていない領域と不純物がドーピングされている活性領域
との界面領域における不純物の濃度プロファイルがエピ
タキシャル成長の場合に比べて急峻にすることが困難で
あるため、トランジスタ特性としては一般にはエピタキ
シャル成長により形成した活性層１００６を有する構成
の方が良好なものとなる。
導体基板に対して直接イオン注入法等により不純物をイ
オン注入した後、アニールすることによって形成するこ
とも可能であるが、この場合、不純物がドーピングされ
ていない領域と不純物がドーピングされている活性領域
との界面領域における不純物の濃度プロファイルがエピ
タキシャル成長の場合に比べて急峻にすることが困難で
あるため、トランジスタ特性としては一般にはエピタキ
シャル成長により形成した活性層１００６を有する構成
の方が良好なものとなる。
【００１２】図４９に示したシングルリセス型ＭＥＳＦ
ＥＴ１０００は、上述したとおり表面空乏層の影響を抑
えて良好なトランジスタ動作を実現することができるも
のの、たとえば高出力トランジスタに用いる場合、十分
なゲート・ドレイン間耐圧を保持させることが困難であ
るという問題がある。
ＥＴ１０００は、上述したとおり表面空乏層の影響を抑
えて良好なトランジスタ動作を実現することができるも
のの、たとえば高出力トランジスタに用いる場合、十分
なゲート・ドレイン間耐圧を保持させることが困難であ
るという問題がある。
【００１３】したがって、図４９に示したようなシング
ルリセス型トランジスタは、一般には大きな耐圧の必要
のない低雑音増幅器等に用いられることが多い。
ルリセス型トランジスタは、一般には大きな耐圧の必要
のない低雑音増幅器等に用いられることが多い。
【００１４】このようなシングルリセス型ＭＥＳＦＥＴ
の耐圧を向上させ得る構造として、２段リセス型ＭＥＳ
ＦＥＴがJpn. J. Appl. Phys. Vol.31（1992）pp.2374-
2381. Part 1, No. 8, August 1992 「High-Efficienc
y and High Reliable 20W GaAs Power Field Effect Tr
ansistor in C Band」に開示されている。
の耐圧を向上させ得る構造として、２段リセス型ＭＥＳ
ＦＥＴがJpn. J. Appl. Phys. Vol.31（1992）pp.2374-
2381. Part 1, No. 8, August 1992 「High-Efficienc
y and High Reliable 20W GaAs Power Field Effect Tr
ansistor in C Band」に開示されている。
【００１５】図５０〜図５４は、このような２段リセス
型ＭＥＳＦＥＴの製造工程を説明するための断面図によ
るフロー図である。
型ＭＥＳＦＥＴの製造工程を説明するための断面図によ
るフロー図である。
【００１６】まず、図５０を参照して、半絶縁性ＧａＡ
ｓ基板上にＭＢＥ法等によりＧａＡｓエピタキシャルバ
ッファ層１００４が成長され、続いて、所定濃度の不純
物がドープされたＧａＡｓチャネル層１００６が成長さ
れる。さらに、チャネル層１００６上には、ソース電極
１００８またはドレイン電極１０１０とのコンタクト抵
抗を下げるために、チャネル層１００６よりもより高濃
度に不純物がドーピングされたＧａＡｓコンタクト層１
００７が成長されている。コンタクト層１００７上には
プラズマＣＶＤ法等により、シリコンオキシナイトライ
ド膜（以下、ＳｉＯＮ膜と呼ぶ）１２００が成長され
る。続いて、写真製版工程により所望のゲート長に対応
する幅で開口したレジストパターン１２０２が形成され
る。レジストパターン１２０２をマスクとして、絶縁膜
（ＳｉＯＮ膜）がＲＩＥ法等により異方性エッチングさ
れる。
ｓ基板上にＭＢＥ法等によりＧａＡｓエピタキシャルバ
ッファ層１００４が成長され、続いて、所定濃度の不純
物がドープされたＧａＡｓチャネル層１００６が成長さ
れる。さらに、チャネル層１００６上には、ソース電極
１００８またはドレイン電極１０１０とのコンタクト抵
抗を下げるために、チャネル層１００６よりもより高濃
度に不純物がドーピングされたＧａＡｓコンタクト層１
００７が成長されている。コンタクト層１００７上には
プラズマＣＶＤ法等により、シリコンオキシナイトライ
ド膜（以下、ＳｉＯＮ膜と呼ぶ）１２００が成長され
る。続いて、写真製版工程により所望のゲート長に対応
する幅で開口したレジストパターン１２０２が形成され
る。レジストパターン１２０２をマスクとして、絶縁膜
（ＳｉＯＮ膜）がＲＩＥ法等により異方性エッチングさ
れる。
【００１７】次に、図５１を参照して、このＲＩＥ法に
より異方的にエッチングされた絶縁膜１２００をマスク
として、ソースドレイン電極（図示せず）間を流れる電
流が所定の値となるまで、たとえば、酒石酸系のエッチ
ャントによるウエットエッチングにより第１段目のリセ
スエッチングが行なわれる。
より異方的にエッチングされた絶縁膜１２００をマスク
として、ソースドレイン電極（図示せず）間を流れる電
流が所定の値となるまで、たとえば、酒石酸系のエッチ
ャントによるウエットエッチングにより第１段目のリセ
スエッチングが行なわれる。
【００１８】このとき、ＧａＡｓエピ層のエッチング
は、絶縁膜１２００の幅ＭＷ１の開口部から開始される
ことになる。
は、絶縁膜１２００の幅ＭＷ１の開口部から開始される
ことになる。
【００１９】続いて、図５２を参照して、緩衝フッ酸等
を用いたウエットエッチングにより、絶縁膜１２００の
エッチングを行なう。
を用いたウエットエッチングにより、絶縁膜１２００の
エッチングを行なう。
【００２０】次に図５３を参照して、ウエットエッチン
グにより、レジストパターン１２０２の開口幅よりもよ
り大きく開口した絶縁膜１２００のパターンを用いてソ
ース・ドレイン電極間に流れる電流が所定の値となるま
で、たとえば、酒石酸系エッチャントにより第２段目の
リセスエッチングが行なわれる。
グにより、レジストパターン１２０２の開口幅よりもよ
り大きく開口した絶縁膜１２００のパターンを用いてソ
ース・ドレイン電極間に流れる電流が所定の値となるま
で、たとえば、酒石酸系エッチャントにより第２段目の
リセスエッチングが行なわれる。
【００２１】このとき、１段めのリセスエッチングによ
り形成された溝もさらにエッチングが進行し、１段目の
リセスの幅は絶縁膜１２００の開口幅に対応する幅まで
広がることになる。
り形成された溝もさらにエッチングが進行し、１段目の
リセスの幅は絶縁膜１２００の開口幅に対応する幅まで
広がることになる。
【００２２】続いて、図５４を参照して、レジストパタ
ーン１２０２をマスクとして、ゲート電極を真空蒸着法
等により蒸着した後、リフトオフすることで２段リセス
型ＭＥＳＦＥＴが形成される。
ーン１２０２をマスクとして、ゲート電極を真空蒸着法
等により蒸着した後、リフトオフすることで２段リセス
型ＭＥＳＦＥＴが形成される。
【００２３】ここで、ゲート電極側面と２段目のリセス
の側面までの距離をｄｗ１で表わし、ゲート電極側面か
ら１段目のリセスの側面（１段目のリセスのコンタクト
層表面のエッジ）までの距離をｄｗ２で表わすことにす
る。
の側面までの距離をｄｗ１で表わし、ゲート電極側面か
ら１段目のリセスの側面（１段目のリセスのコンタクト
層表面のエッジ）までの距離をｄｗ２で表わすことにす
る。
【００２４】上述したプロセスフローからわかるよう
に、この距離ｄｗ１は、１回目のリセスエッチングを行
う際の絶縁膜の開口幅ＭＷ１により決定される。
に、この距離ｄｗ１は、１回目のリセスエッチングを行
う際の絶縁膜の開口幅ＭＷ１により決定される。
【００２５】
【発明が解決しようとする課題】以上のようにして、２
段リセス型ＭＥＳＦＥＴを形成することが可能である
が、この２段リセス型ＭＥＳＦＥＴにおいては、耐圧を
向上させるためには、１段目および２段目のリセス幅、
すなわち距離ｄｗ１および距離ｄｗ２の値を最適化する
ことが必要である。
段リセス型ＭＥＳＦＥＴを形成することが可能である
が、この２段リセス型ＭＥＳＦＥＴにおいては、耐圧を
向上させるためには、１段目および２段目のリセス幅、
すなわち距離ｄｗ１および距離ｄｗ２の値を最適化する
ことが必要である。
【００２６】特に、距離ｄｗ１については、耐圧を向上
させるためにはこの値を大きくすることが必要である
が、この値を大きくしすぎるとトランジスタのソース抵
抗が増大してしまい、その高周波特性が劣化してしまう
という問題がある。
させるためにはこの値を大きくすることが必要である
が、この値を大きくしすぎるとトランジスタのソース抵
抗が増大してしまい、その高周波特性が劣化してしまう
という問題がある。
【００２７】すなわち、２段リセス型トランジスタにお
いては、耐圧の向上と寄生抵抗の低減との間にはトレー
ドオフの関係が成立する。
いては、耐圧の向上と寄生抵抗の低減との間にはトレー
ドオフの関係が成立する。
【００２８】したがって、耐圧がそれほど必要でない低
雑音増幅器のＭＥＳＦＥＴに対しては、図４９で示した
シングルリセス型ＭＥＳＦＥＴとすることが望ましい。
または、仮に図５４に示した２段リセス型ＭＥＳＦＥＴ
の構造を低雑音増幅器に用いるとしても、高出力増幅器
に用いられる高耐圧型ＭＥＳＦＥＴのリセス幅と、低雑
音増幅器に用いられるＭＥＳＦＥＴのリセス幅とはその
最適値が異なることになる。
雑音増幅器のＭＥＳＦＥＴに対しては、図４９で示した
シングルリセス型ＭＥＳＦＥＴとすることが望ましい。
または、仮に図５４に示した２段リセス型ＭＥＳＦＥＴ
の構造を低雑音増幅器に用いるとしても、高出力増幅器
に用いられる高耐圧型ＭＥＳＦＥＴのリセス幅と、低雑
音増幅器に用いられるＭＥＳＦＥＴのリセス幅とはその
最適値が異なることになる。
【００２９】したがって、たとえば低雑音増幅器と高出
力増幅器ならびにこれらのトランジスタに対してバイア
ス電位を与えるためのバイアスネットワーク回路や、外
部との間で入出力信号のインピーダンス整合をとるため
の整合回路等を１チップ上に集積化したモノリシック型
マイクロ波集積回路装置を構成することは、上述したと
おり、低雑音用ＭＥＳＦＥＴと高耐圧ＭＥＳＦＥＴに要
求されるリセス形状が異なるために、困難である。
力増幅器ならびにこれらのトランジスタに対してバイア
ス電位を与えるためのバイアスネットワーク回路や、外
部との間で入出力信号のインピーダンス整合をとるため
の整合回路等を１チップ上に集積化したモノリシック型
マイクロ波集積回路装置を構成することは、上述したと
おり、低雑音用ＭＥＳＦＥＴと高耐圧ＭＥＳＦＥＴに要
求されるリセス形状が異なるために、困難である。
【００３０】たとえば、低雑音増幅器用のＭＥＳＦＥＴ
のゲート形成工程と、高出力増幅器用のＭＥＳＦＥＴの
ゲート形成工程とを別々に行なうことも可能ではある
が、写真製版工程、特に全工程中最高の解像度が要求さ
れるゲート形成工程における写真製版工程を２回繰返す
ことは、製造コストの上昇をもたらす。
のゲート形成工程と、高出力増幅器用のＭＥＳＦＥＴの
ゲート形成工程とを別々に行なうことも可能ではある
が、写真製版工程、特に全工程中最高の解像度が要求さ
れるゲート形成工程における写真製版工程を２回繰返す
ことは、製造コストの上昇をもたらす。
【００３１】さらに、一般にはゲート電極蒸着工程終了
後は、半導体表面、特にトランジスタ周辺の半導体表面
状態を安定化させるために、プラズマＣＶＤ法等によっ
て絶縁膜を形成することが一般的である。つまり、ゲー
ト形成工程を２回繰返して行なうことは、単に写真製版
工程、エッチング工程およびゲート蒸着工程を繰返すの
みにとどまらず、絶縁膜の形成工程および２回目のゲー
ト形成プロセスでトランジスタを形成する領域について
の絶縁膜のエッチング工程等をも必要となることを意味
し、さらにコストの上昇を招いてしまう。
後は、半導体表面、特にトランジスタ周辺の半導体表面
状態を安定化させるために、プラズマＣＶＤ法等によっ
て絶縁膜を形成することが一般的である。つまり、ゲー
ト形成工程を２回繰返して行なうことは、単に写真製版
工程、エッチング工程およびゲート蒸着工程を繰返すの
みにとどまらず、絶縁膜の形成工程および２回目のゲー
ト形成プロセスでトランジスタを形成する領域について
の絶縁膜のエッチング工程等をも必要となることを意味
し、さらにコストの上昇を招いてしまう。
【００３２】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、１チップ
上に集積化されたモノリシック型マイクロ波集積回路装
置において、リセス形状の異なるＭＥＳＦＥＴを１チッ
プ上に集積化したモノリシック型マイクロ波集積回路装
置を提供することである。
るためになされたものであって、その目的は、１チップ
上に集積化されたモノリシック型マイクロ波集積回路装
置において、リセス形状の異なるＭＥＳＦＥＴを１チッ
プ上に集積化したモノリシック型マイクロ波集積回路装
置を提供することである。
【００３３】この発明のさらに他の目的は、工程数の増
加あるいは製造コストの増加を抑制しつつ、１チップ上
にリセス形状の異なる２種類以上のＭＥＳＦＥＴを集積
化することが可能なモノリシック型マイクロ波集積回路
装置の製造方法を提供することである。
加あるいは製造コストの増加を抑制しつつ、１チップ上
にリセス形状の異なる２種類以上のＭＥＳＦＥＴを集積
化することが可能なモノリシック型マイクロ波集積回路
装置の製造方法を提供することである。
【００３４】
【課題を解決するための手段】請求項１記載のモノリシ
ック型マイクロ波集積回路装置は、チップ形状に分離さ
れた半導体基板上に形成されるモノリシック型マイクロ
波集積回路装置であって、半導体基板の主表面上に成長
されたエピタキシャル層と、エピタキシャル層上に形成
される少なくとも１つの第１のショットキーゲートＦＥ
Ｔとを備え、第１のショットキーゲートＦＥＴは、半導
体主表面に形成された第１のリセスと、第１のリセス内
に形成される第１のゲート電極と、第１のリセスを挟ん
で互いに対向するソース領域およびドレイン領域とを含
み、エピタキシャル層上に形成される少なくとも１つの
第２のショットキーゲートＦＥＴをさらに備え、第２の
ショットキーゲートＦＥＴは、半導体主表面に形成され
た第２のリセスと、第２のリセス内に形成される第３の
リセスと、第３のリセス内に形成される第２のゲート電
極と、第２のリセスを挟んで互いに対向するソース領域
およびドレイン領域とを含み、第２のゲート電極は、第
３のリセスのエッジからゲート電極側面までの距離とし
て、第１の距離を有する。
ック型マイクロ波集積回路装置は、チップ形状に分離さ
れた半導体基板上に形成されるモノリシック型マイクロ
波集積回路装置であって、半導体基板の主表面上に成長
されたエピタキシャル層と、エピタキシャル層上に形成
される少なくとも１つの第１のショットキーゲートＦＥ
Ｔとを備え、第１のショットキーゲートＦＥＴは、半導
体主表面に形成された第１のリセスと、第１のリセス内
に形成される第１のゲート電極と、第１のリセスを挟ん
で互いに対向するソース領域およびドレイン領域とを含
み、エピタキシャル層上に形成される少なくとも１つの
第２のショットキーゲートＦＥＴをさらに備え、第２の
ショットキーゲートＦＥＴは、半導体主表面に形成され
た第２のリセスと、第２のリセス内に形成される第３の
リセスと、第３のリセス内に形成される第２のゲート電
極と、第２のリセスを挟んで互いに対向するソース領域
およびドレイン領域とを含み、第２のゲート電極は、第
３のリセスのエッジからゲート電極側面までの距離とし
て、第１の距離を有する。
【００３５】請求項２記載のモノリシック型マイクロ波
集積回路装置は、請求項１記載のモノリシック型マイク
ロ波集積回路装置の構成に加えて、第１のリセス内に設
けられ、第１のゲート電極が形成される第４のリセスを
さらに備え、第１のゲート電極は、第４のリセスのエッ
ジからゲート電極側面までの距離として、第１の距離よ
りも小さな第２の距離を有する。
集積回路装置は、請求項１記載のモノリシック型マイク
ロ波集積回路装置の構成に加えて、第１のリセス内に設
けられ、第１のゲート電極が形成される第４のリセスを
さらに備え、第１のゲート電極は、第４のリセスのエッ
ジからゲート電極側面までの距離として、第１の距離よ
りも小さな第２の距離を有する。
【００３６】請求項３記載のモノリシック型マイクロ波
集積回路装置は、請求項１記載のモノリシック型マイク
ロ波集積回路装置の構成において、第２のゲート電極お
よび第３のリセスの中心線は、第２のリセスの中心線に
対して、所定量のオフセットを有する。
集積回路装置は、請求項１記載のモノリシック型マイク
ロ波集積回路装置の構成において、第２のゲート電極お
よび第３のリセスの中心線は、第２のリセスの中心線に
対して、所定量のオフセットを有する。
【００３７】請求項４記載のモノリシック型マイクロ波
集積回路装置は、請求項１記載のモノリシック型マイク
ロ波集積回路装置の構成において、エピタキシャル層
は、少なくともひとつのヘテロ接合を含む。
集積回路装置は、請求項１記載のモノリシック型マイク
ロ波集積回路装置の構成において、エピタキシャル層
は、少なくともひとつのヘテロ接合を含む。
【００３８】請求項５記載のモノリシック型マイクロ波
集積回路装置は、請求項４記載のモノリシック型マイク
ロ波集積回路装置の構成に加えて、第１のショットキー
ゲートＦＥＴおよび第２のショットキーゲートＦＥＴ
は、ＨＥＭＴを含む。
集積回路装置は、請求項４記載のモノリシック型マイク
ロ波集積回路装置の構成に加えて、第１のショットキー
ゲートＦＥＴおよび第２のショットキーゲートＦＥＴ
は、ＨＥＭＴを含む。
【００３９】請求項６記載のモノリシック型マイクロ波
集積回路装置は、請求項１記載のモノリシック型マイク
ロ波集積回路装置の構成において、第１のリセスおよび
第２のリセスは、第１のリセスが形成されべき領域を被
覆する第１の絶縁層と、第２のリセスが形成されべき領
域を被覆する第２の絶縁層とを形成するステップと、レ
ジストパターンをマスクとして、第１の絶縁膜層を順テ
ーパ形状に、第２の絶縁膜層を逆テーパ形状にエッチン
グするステップと、第１の絶縁層の開口部を含むマスク
パターンおよび第２の絶縁層の開口部を含むマスクパタ
ーンをそれぞれマスクとして、第１および第２のリセス
をエッチングするステップとを備えるエッチング方法に
より形成される。
集積回路装置は、請求項１記載のモノリシック型マイク
ロ波集積回路装置の構成において、第１のリセスおよび
第２のリセスは、第１のリセスが形成されべき領域を被
覆する第１の絶縁層と、第２のリセスが形成されべき領
域を被覆する第２の絶縁層とを形成するステップと、レ
ジストパターンをマスクとして、第１の絶縁膜層を順テ
ーパ形状に、第２の絶縁膜層を逆テーパ形状にエッチン
グするステップと、第１の絶縁層の開口部を含むマスク
パターンおよび第２の絶縁層の開口部を含むマスクパタ
ーンをそれぞれマスクとして、第１および第２のリセス
をエッチングするステップとを備えるエッチング方法に
より形成される。
【００４０】請求項７記載のショットキーゲートＦＥＴ
は、チップ形状に分離された半導体基板上に形成される
ショットキーゲートＦＥＴであって、半導体主表面に形
成された第１のリセスと、第１のリセス内に形成される
第２のリセスと、第２のリセス内に形成されるゲート電
極とを備え、第２のリセスは、第２のリセスのエッジか
らゲート電極側面までの距離として第１の距離を有する
第１の領域と、第２のリセスのエッジからゲート電極側
面までの距離として第１の距離より大きな第２の距離を
有する第２の領域とを含み、ゲート電極と電気的に結合
し、第１の領域から第２の領域に向かうゲート電極の延
長上に延在するゲート電極パッドと、第１のリセスを挟
んで互いに対向するソース領域およびドレイン領域とを
さらに備える。
は、チップ形状に分離された半導体基板上に形成される
ショットキーゲートＦＥＴであって、半導体主表面に形
成された第１のリセスと、第１のリセス内に形成される
第２のリセスと、第２のリセス内に形成されるゲート電
極とを備え、第２のリセスは、第２のリセスのエッジか
らゲート電極側面までの距離として第１の距離を有する
第１の領域と、第２のリセスのエッジからゲート電極側
面までの距離として第１の距離より大きな第２の距離を
有する第２の領域とを含み、ゲート電極と電気的に結合
し、第１の領域から第２の領域に向かうゲート電極の延
長上に延在するゲート電極パッドと、第１のリセスを挟
んで互いに対向するソース領域およびドレイン領域とを
さらに備える。
【００４１】請求項８記載のモノリシック型マイクロ波
集積回路装置の製造方法は、半導体基板上に形成される
２段リセス型ショットキーゲートＦＥＴを備えるモノリ
シック型マイクロ波集積回路の製造方法であって、２段
リセス型ショットキーゲートＦＥＴの第１段目のリセス
が形成されべき領域を被覆する絶縁層を形成するステッ
プと、レジストパターンをマスクとして、絶縁膜層を、
絶縁層の成膜条件に応じて順テーパ形状および逆テーパ
形状のいずれかにエッチングするステップと、絶縁層の
開口部を含むマスクパターンをマスクとして、第１段目
のリセスをエッチングするステップとを備える。
集積回路装置の製造方法は、半導体基板上に形成される
２段リセス型ショットキーゲートＦＥＴを備えるモノリ
シック型マイクロ波集積回路の製造方法であって、２段
リセス型ショットキーゲートＦＥＴの第１段目のリセス
が形成されべき領域を被覆する絶縁層を形成するステッ
プと、レジストパターンをマスクとして、絶縁膜層を、
絶縁層の成膜条件に応じて順テーパ形状および逆テーパ
形状のいずれかにエッチングするステップと、絶縁層の
開口部を含むマスクパターンをマスクとして、第１段目
のリセスをエッチングするステップとを備える。
【００４２】請求項９記載のモノリシック型マイクロ波
集積回路装置の製造方法は、請求項８記載のモノリシッ
ク型マイクロ波集積回路装置の製造方法において、絶縁
層は、シラン（ＳｉＨ４）ガスとアンモニアガス（ＮＨ
３）とを主成分とする混合ガスを用いたプラズマＣＶＤ
法により形成されるシリコン窒化膜であり、成膜条件
は、シランガスとアンモニアガスとの成分比である。
集積回路装置の製造方法は、請求項８記載のモノリシッ
ク型マイクロ波集積回路装置の製造方法において、絶縁
層は、シラン（ＳｉＨ４）ガスとアンモニアガス（ＮＨ
３）とを主成分とする混合ガスを用いたプラズマＣＶＤ
法により形成されるシリコン窒化膜であり、成膜条件
は、シランガスとアンモニアガスとの成分比である。
【００４３】請求項１０記載のモノリシック型マイクロ
波集積回路装置の製造方法は、半導体基板上に形成さ
れ、互いにゲート電極側面から２段目のリセスエッジま
での距離が異なる第１の２段リセス型ショットキーゲー
トＦＥＴと第２の２段リセス型ショットキーゲートＦＥ
Ｔとを備えるモノリシック型マイクロ波集積回路の製造
方法であって、第１の２段リセス型ショットキーゲート
ＦＥＴの第１段目の第１のリセスが形成されべき第１の
領域を被覆する第１の絶縁層と、第２の２段リセス型シ
ョットキーゲートＦＥＴの第１段目の第２のリセスが形
成されべき第２の領域を被覆する第２の絶縁層とを形成
するステップと、レジストパターンをマスクとして、第
１の絶縁膜層を順テーパ形状に、第２の絶縁膜層を逆テ
ーパ形状にエッチングするステップと、第１の絶縁層の
開口部を含むマスクパターンおよび第２の絶縁層の開口
部を含むマスクパターンをそれぞれマスクとして、第１
および第２のリセスをエッチングするステップとを備え
る。
波集積回路装置の製造方法は、半導体基板上に形成さ
れ、互いにゲート電極側面から２段目のリセスエッジま
での距離が異なる第１の２段リセス型ショットキーゲー
トＦＥＴと第２の２段リセス型ショットキーゲートＦＥ
Ｔとを備えるモノリシック型マイクロ波集積回路の製造
方法であって、第１の２段リセス型ショットキーゲート
ＦＥＴの第１段目の第１のリセスが形成されべき第１の
領域を被覆する第１の絶縁層と、第２の２段リセス型シ
ョットキーゲートＦＥＴの第１段目の第２のリセスが形
成されべき第２の領域を被覆する第２の絶縁層とを形成
するステップと、レジストパターンをマスクとして、第
１の絶縁膜層を順テーパ形状に、第２の絶縁膜層を逆テ
ーパ形状にエッチングするステップと、第１の絶縁層の
開口部を含むマスクパターンおよび第２の絶縁層の開口
部を含むマスクパターンをそれぞれマスクとして、第１
および第２のリセスをエッチングするステップとを備え
る。
【００４４】請求項１１記載のモノリシック型マイクロ
波集積回路装置の製造方法は、請求項１０記載のモノリ
シック型マイクロ波集積回路装置の製造方法において、
第１の絶縁層および第２の絶縁層は、シラン（ＳｉＨ
４）ガスとアンモニアガス（ＮＨ３）とを主成分とする
混合ガスを用いたプラズマＣＶＤ法により形成されるシ
リコン窒化膜であり、第１の絶縁層の成膜条件は、第２
の絶縁層の成膜条件に比べて、アンモニアガスに対する
シランガスの成分比が大きい条件である。
波集積回路装置の製造方法は、請求項１０記載のモノリ
シック型マイクロ波集積回路装置の製造方法において、
第１の絶縁層および第２の絶縁層は、シラン（ＳｉＨ
４）ガスとアンモニアガス（ＮＨ３）とを主成分とする
混合ガスを用いたプラズマＣＶＤ法により形成されるシ
リコン窒化膜であり、第１の絶縁層の成膜条件は、第２
の絶縁層の成膜条件に比べて、アンモニアガスに対する
シランガスの成分比が大きい条件である。
【００４５】請求項１２記載のモノリシック型マイクロ
波集積回路装置の製造方法は、請求項１０記載のモノリ
シック型マイクロ波集積回路装置の製造方法において、
第２の絶縁層は、半導体基板主表面全面に形成された第
１の絶縁層上に堆積された後、第２の領域以外をエッチ
ング除去することにより形成され、第２の絶縁膜層を逆
テーパ形状にエッチングした後に、第１の絶縁層を、第
２の絶縁層の開口部をマスクとして順テーパ形状にエッ
チングして開口させるステップとをさらに備える。
波集積回路装置の製造方法は、請求項１０記載のモノリ
シック型マイクロ波集積回路装置の製造方法において、
第２の絶縁層は、半導体基板主表面全面に形成された第
１の絶縁層上に堆積された後、第２の領域以外をエッチ
ング除去することにより形成され、第２の絶縁膜層を逆
テーパ形状にエッチングした後に、第１の絶縁層を、第
２の絶縁層の開口部をマスクとして順テーパ形状にエッ
チングして開口させるステップとをさらに備える。
【００４６】請求項１３記載のモノリシック型マイクロ
波集積回路装置の製造方法は、請求項１０記載のモノリ
シック型マイクロ波集積回路装置の製造方法において、
第２の領域を被覆する第２の絶縁層は、半導体基板主表
面の全面に形成された第１の絶縁層に対して、第２の領
域に選択的にイオン注入を行うことにより第１の絶縁層
を改質することにより形成される。
波集積回路装置の製造方法は、請求項１０記載のモノリ
シック型マイクロ波集積回路装置の製造方法において、
第２の領域を被覆する第２の絶縁層は、半導体基板主表
面の全面に形成された第１の絶縁層に対して、第２の領
域に選択的にイオン注入を行うことにより第１の絶縁層
を改質することにより形成される。
【００４７】請求項１４記載のモノリシック型マイクロ
波集積回路装置の製造方法は、請求項１０記載のモノリ
シック型マイクロ波集積回路装置の製造方法において、
第１の領域を被覆する第１の絶縁層は、半導体基板上の
全面に第１の絶縁層を堆積した後、第１の領域以外の第
１の絶縁層を除去することにより形成され、第２の領域
を被覆する第２の絶縁層は、第１の領域を被覆する第１
の絶縁層が形成された後に、半導体基板上に第２の絶縁
層を堆積することにより形成される。
波集積回路装置の製造方法は、請求項１０記載のモノリ
シック型マイクロ波集積回路装置の製造方法において、
第１の領域を被覆する第１の絶縁層は、半導体基板上の
全面に第１の絶縁層を堆積した後、第１の領域以外の第
１の絶縁層を除去することにより形成され、第２の領域
を被覆する第２の絶縁層は、第１の領域を被覆する第１
の絶縁層が形成された後に、半導体基板上に第２の絶縁
層を堆積することにより形成される。
【００４８】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１のモノリシック型マイクロ波集積回路装
置１００の構成を示す概略ブロック図である。
の実施の形態１のモノリシック型マイクロ波集積回路装
置１００の構成を示す概略ブロック図である。
【００４９】モノリシック型マイクロ波集積回路装置
（以下、ＭＭＩＣと呼ぶ）１００は、外部に対して、マ
イクロ波として出力すべき信号を入力として受ける入力
パッド１０２と、基板を貫通するバイヤホール（以下、
Ｖ／Ｈホールと呼ぶ）等によって、接地電位が供給され
る接地電極１０４と、外部から供給される電源電位を受
ける電源電位パッド１０６、１０８と、入力パッド１０
２から与えられる信号を受けて、マイクロ波帯の高出力
増幅を行なう高出力増幅部１２２と、高出力増幅部１２
２に対して、接地電位や電源電位を供給するためのバイ
アスネットワーク１２０と、高出力増幅部１２２から出
力される信号を受けて、外部アンテナとの間でインピー
ダンス整合をとるための整合回路１２４と、整合回路１
２４からの出力を受けて、発信動作モードにおいては、
外部アンテナ１６０に対して、マイクロ波出力を供給す
るパッド１３２に対してマイクロ波出力を与える切換ス
イッチ１３０とを備える。
（以下、ＭＭＩＣと呼ぶ）１００は、外部に対して、マ
イクロ波として出力すべき信号を入力として受ける入力
パッド１０２と、基板を貫通するバイヤホール（以下、
Ｖ／Ｈホールと呼ぶ）等によって、接地電位が供給され
る接地電極１０４と、外部から供給される電源電位を受
ける電源電位パッド１０６、１０８と、入力パッド１０
２から与えられる信号を受けて、マイクロ波帯の高出力
増幅を行なう高出力増幅部１２２と、高出力増幅部１２
２に対して、接地電位や電源電位を供給するためのバイ
アスネットワーク１２０と、高出力増幅部１２２から出
力される信号を受けて、外部アンテナとの間でインピー
ダンス整合をとるための整合回路１２４と、整合回路１
２４からの出力を受けて、発信動作モードにおいては、
外部アンテナ１６０に対して、マイクロ波出力を供給す
るパッド１３２に対してマイクロ波出力を与える切換ス
イッチ１３０とを備える。
【００５０】ここで、高出力増幅部１２２は、２段リセ
ス型ＭＥＳＦＥＴを含む。切換スイッチ１３０は、受信
動作モードにおいては、パッド１３２に与えられるアン
テナ１６０からの受信信号を受けて、出力する動作モー
ドに切換わる。
ス型ＭＥＳＦＥＴを含む。切換スイッチ１３０は、受信
動作モードにおいては、パッド１３２に与えられるアン
テナ１６０からの受信信号を受けて、出力する動作モー
ドに切換わる。
【００５１】ＭＭＩＣ１００は、さらに、受信動作モー
ドにおいて、切換スイッチ１３０からの出力を受ける整
合回路１４４と、整合回路１４４からの出力を受けて増
幅する低雑音増幅部１４２と、外部からの電源電位を受
ける電源パッド１５６および１５８と、Ｖ／Ｈホール等
により接地電位が供給される接地電位パッド１５４と、
接地電位および電源電位を受けて、低雑音増幅部１４２
に対してバイアス電位を供給するバイアスネットワーク
１４０と、低雑音増幅部１４２からの出力を受けて、チ
ップ外部へ出力する出力パッド１５２とを含む。
ドにおいて、切換スイッチ１３０からの出力を受ける整
合回路１４４と、整合回路１４４からの出力を受けて増
幅する低雑音増幅部１４２と、外部からの電源電位を受
ける電源パッド１５６および１５８と、Ｖ／Ｈホール等
により接地電位が供給される接地電位パッド１５４と、
接地電位および電源電位を受けて、低雑音増幅部１４２
に対してバイアス電位を供給するバイアスネットワーク
１４０と、低雑音増幅部１４２からの出力を受けて、チ
ップ外部へ出力する出力パッド１５２とを含む。
【００５２】低雑音増幅部１４２は、たとえば、シング
ルリセス型ＭＥＳＦＥＴまたは２段リセス型ＦＥＴを含
む。
ルリセス型ＭＥＳＦＥＴまたは２段リセス型ＦＥＴを含
む。
【００５３】上述したとおり、低雑音増幅部１４２に含
まれるＭＥＳＦＥＴにおいては、ソース抵抗等の寄生抵
抗を低減させるために、そのリセス形状は、たとえば２
段リセス構造である場合、距離ｄｗ１が所定の耐圧を維
持する範囲でなるべく小さな値となることが望ましく、
一方で、高出力増幅部１２２においては、十分な耐圧を
得るために距離ｄｗ１が十分大きな値となることが必要
である。
まれるＭＥＳＦＥＴにおいては、ソース抵抗等の寄生抵
抗を低減させるために、そのリセス形状は、たとえば２
段リセス構造である場合、距離ｄｗ１が所定の耐圧を維
持する範囲でなるべく小さな値となることが望ましく、
一方で、高出力増幅部１２２においては、十分な耐圧を
得るために距離ｄｗ１が十分大きな値となることが必要
である。
【００５４】以下では、このような１チップ上に異なっ
たリセス形状を有するＭＥＳＦＥＴを製造する方法につ
いてさらに詳しく説明する。
たリセス形状を有するＭＥＳＦＥＴを製造する方法につ
いてさらに詳しく説明する。
【００５５】［絶縁膜の成膜条件によるエッチング形状
の変化］図２は、ＧａＡｓ基板１００２上に成長された
エピ層１００３上に異なった成膜条件で形成した絶縁膜
２００４のＲＩＥエッチング形状の変化を示す断面図で
ある。
の変化］図２は、ＧａＡｓ基板１００２上に成長された
エピ層１００３上に異なった成膜条件で形成した絶縁膜
２００４のＲＩＥエッチング形状の変化を示す断面図で
ある。
【００５６】ここで、エピ層１００３は、バッファ層１
００４、チャネル層１００６、コンタクト形成層１００
７を総称しているものとする。
００４、チャネル層１００６、コンタクト形成層１００
７を総称しているものとする。
【００５７】絶縁膜２００４としては、たとえばシリコ
ン窒化膜ＳｉＮを用いることが可能である。
ン窒化膜ＳｉＮを用いることが可能である。
【００５８】この場合、ＣＶＤの条件としては、成長ガ
スとして、窒素（Ｎ2 ）をベースガスとした２０％濃度
のシラン（ＳｉＨ4 ）ガスと、アンモニアガス（Ｈ
Ｎ3 ）との混合ガスを用いることができる。この場合、
ＣＶＤの成長圧力としては、０．５〜２Ｔｏｒｒを用
い、プラズマＣＶＤ成長において、対向電極間に印加さ
れるマイクロ波パワー（ＲＦパワー）を０．５Ｗ／ｃｍ
2 の値とする。
スとして、窒素（Ｎ2 ）をベースガスとした２０％濃度
のシラン（ＳｉＨ4 ）ガスと、アンモニアガス（Ｈ
Ｎ3 ）との混合ガスを用いることができる。この場合、
ＣＶＤの成長圧力としては、０．５〜２Ｔｏｒｒを用
い、プラズマＣＶＤ成長において、対向電極間に印加さ
れるマイクロ波パワー（ＲＦパワー）を０．５Ｗ／ｃｍ
2 の値とする。
【００５９】このときたとえば、２０％シランガスとア
ンモニアガスとの流量比を２０％シラン／アンモニア＝
４とした場合、たとえば屈折率ｎ＝１．９７であり、ア
ンポーラスな膜が形成される。
ンモニアガスとの流量比を２０％シラン／アンモニア＝
４とした場合、たとえば屈折率ｎ＝１．９７であり、ア
ンポーラスな膜が形成される。
【００６０】これに対して、２０％シラン／アンモニア
＝０．５のガス混合比においては、屈折率ｎ＝１．８で
ポーラスな膜が形成される。
＝０．５のガス混合比においては、屈折率ｎ＝１．８で
ポーラスな膜が形成される。
【００６１】流量比を上述したような範囲で連続的に変
化させることで、連続的にアンポーラスな膜からポーラ
スな膜へと膜質を変化させることが可能である。
化させることで、連続的にアンポーラスな膜からポーラ
スな膜へと膜質を変化させることが可能である。
【００６２】ここで、アンポーラスな膜とは、シリコン
原子がリッチな膜であり、その膜質は密となり屈折率が
高い。一方、ポーラスな絶縁膜は、窒素原子がリッチな
膜であり、膜質が疎であって、膜中がボイド状になって
いる。
原子がリッチな膜であり、その膜質は密となり屈折率が
高い。一方、ポーラスな絶縁膜は、窒素原子がリッチな
膜であり、膜質が疎であって、膜中がボイド状になって
いる。
【００６３】このため、アンポーラスな絶縁膜は、ポー
ラスな絶縁膜に比べて、緩衝フッ酸によるエッチングレ
ートや、後に説明するようなＲＩＥでのエッチングレー
トがより低い値となっている。
ラスな絶縁膜に比べて、緩衝フッ酸によるエッチングレ
ートや、後に説明するようなＲＩＥでのエッチングレー
トがより低い値となっている。
【００６４】図２では、上述のようにして成長させたポ
ーラスな膜およびアンポーラスな膜を以下の条件で示す
ようなＲＩＥでエッチングした場合のエッチング形状を
示している。
ーラスな膜およびアンポーラスな膜を以下の条件で示す
ようなＲＩＥでエッチングした場合のエッチング形状を
示している。
【００６５】ＲＩＥの条件としては、ガス圧力が１０Ｐ
ａであり、ＲＦパワーとしては２００〜３００ワット程
度の値であり、エッチングガスは、酸素（Ｏ2 ）とテト
ラフロロカーボン（ＣＦ4 ）との混合ガスであって、酸
素濃度が８％である。このガスを流量５０ｓｃｃｍで流
すという条件であるものとする。
ａであり、ＲＦパワーとしては２００〜３００ワット程
度の値であり、エッチングガスは、酸素（Ｏ2 ）とテト
ラフロロカーボン（ＣＦ4 ）との混合ガスであって、酸
素濃度が８％である。このガスを流量５０ｓｃｃｍで流
すという条件であるものとする。
【００６６】このような条件でエッチングした場合、膜
がアンポーラスな場合は、レジストパターン２００２に
対して、絶縁膜のエッチング形状はいわゆる順テーパ形
状となり、膜がアンポーラスな場合は、逆テーパ形状と
なる。
がアンポーラスな場合は、レジストパターン２００２に
対して、絶縁膜のエッチング形状はいわゆる順テーパ形
状となり、膜がアンポーラスな場合は、逆テーパ形状と
なる。
【００６７】すなわち、アンポーラスな膜のエッチング
の終点は、エピ層１００３上の点ＳＰ１となるのに対
し、ポーラスな膜のエッチングの終点は、エピ層１００
３上の点ＳＰ２となる。
の終点は、エピ層１００３上の点ＳＰ１となるのに対
し、ポーラスな膜のエッチングの終点は、エピ層１００
３上の点ＳＰ２となる。
【００６８】このとき、シランとアンモニアの混合比を
連続的に変化させることで、このエッチング形状も連続
的に変化する。
連続的に変化させることで、このエッチング形状も連続
的に変化する。
【００６９】図３は、ＧａＡｓ基板上に成長条件を変え
て絶縁膜（ＳｉＮ膜）２００４を成長させて、ゲートパ
ターンとなるレジストパターン２００２を形成した後、
このレジストパターン２００２により絶縁膜２００４を
エッチングした場合の断面形状を示す断面図である。
て絶縁膜（ＳｉＮ膜）２００４を成長させて、ゲートパ
ターンとなるレジストパターン２００２を形成した後、
このレジストパターン２００２により絶縁膜２００４を
エッチングした場合の断面形状を示す断面図である。
【００７０】なお、以下では説明の簡単のために、Ｇａ
Ａｓ基板１００２上のエピ層１００３は、適宜省略して
説明するものとする。
Ａｓ基板１００２上のエピ層１００３は、適宜省略して
説明するものとする。
【００７１】図２において説明したとおり、絶縁膜２０
０４として、アンポーラスな絶縁膜を堆積した場合、レ
ジスト２００２をマスクとしてこの絶縁膜２００４をＲ
ＩＥによりエッチングすると、その絶縁膜形状は順テー
パ形状となるため、レジスト２００２の開口パターンよ
りもＧａＡｓ基板１００２上においてはより狭い開口幅
ＳＡ−ＳＡ′を有する絶縁膜パターンが形成される。
０４として、アンポーラスな絶縁膜を堆積した場合、レ
ジスト２００２をマスクとしてこの絶縁膜２００４をＲ
ＩＥによりエッチングすると、その絶縁膜形状は順テー
パ形状となるため、レジスト２００２の開口パターンよ
りもＧａＡｓ基板１００２上においてはより狭い開口幅
ＳＡ−ＳＡ′を有する絶縁膜パターンが形成される。
【００７２】これに対して、絶縁膜２００４がポーラス
な膜の場合、エッチングが逆テーパ形状となるため、Ｇ
ａＡｓ基板上における絶縁膜２００４のエッチング後の
開口幅ＳＢ−ＳＢ′は、レジストパターン２００２の開
口幅よりも大きなものとなる。
な膜の場合、エッチングが逆テーパ形状となるため、Ｇ
ａＡｓ基板上における絶縁膜２００４のエッチング後の
開口幅ＳＢ−ＳＢ′は、レジストパターン２００２の開
口幅よりも大きなものとなる。
【００７３】図４は、図３に示したような絶縁膜パター
ンを用いて、１段目の（１回目の）リセスエッチングを
行なった際のリセス形状を説明するための断面図であ
る。
ンを用いて、１段目の（１回目の）リセスエッチングを
行なった際のリセス形状を説明するための断面図であ
る。
【００７４】膜がアンポーラスな場合の１回目のリセス
幅は、絶縁膜パターン２００４の開口幅ＳＡ−ＳＡ′が
レジストパターン２００２の開口幅よりも狭いことに対
応して、より狭い幅を持つリセスとなる。
幅は、絶縁膜パターン２００４の開口幅ＳＡ−ＳＡ′が
レジストパターン２００２の開口幅よりも狭いことに対
応して、より狭い幅を持つリセスとなる。
【００７５】これに対して、絶縁膜２００４がポーラス
な膜の場合、レジストパターン２００２の開口幅よも大
きな開口幅ＳＢ−ＳＢ′を絶縁膜が有することにより、
アンポーラスな絶縁膜の場合に比べて、より広いリセス
幅を有するリセスが形成されることになる。
な膜の場合、レジストパターン２００２の開口幅よも大
きな開口幅ＳＢ−ＳＢ′を絶縁膜が有することにより、
アンポーラスな絶縁膜の場合に比べて、より広いリセス
幅を有するリセスが形成されることになる。
【００７６】図５および図６は、絶縁膜２００４の厚さ
を厚くした場合と、薄くした場合における１回目のリセ
ス幅を比較するための図であり、図５は、絶縁膜２００
４の膜厚が厚い場合の、図６は、絶縁膜２００４の膜厚
が薄い場合の１回目のリセス形状をそれぞれ示す。
を厚くした場合と、薄くした場合における１回目のリセ
ス幅を比較するための図であり、図５は、絶縁膜２００
４の膜厚が厚い場合の、図６は、絶縁膜２００４の膜厚
が薄い場合の１回目のリセス形状をそれぞれ示す。
【００７７】まず、図５を参照して、絶縁膜２００４の
膜厚が厚い場合、膜がアンポーラスである場合は、順テ
ーパ形状でエッチングされる結果、絶縁膜２００４のＲ
ＩＥ後の開口幅は、図５中Ｓａ−Ｓａ′で表わした幅と
なる。
膜厚が厚い場合、膜がアンポーラスである場合は、順テ
ーパ形状でエッチングされる結果、絶縁膜２００４のＲ
ＩＥ後の開口幅は、図５中Ｓａ−Ｓａ′で表わした幅と
なる。
【００７８】これに対して、図６を参照して、絶縁膜２
００４の膜厚が薄い場合、膜がアンポーラスである場合
は、絶縁膜のＲＩＥ後の開口幅は、図６に示したＳＡ−
ＳＡ′の幅となる。
００４の膜厚が薄い場合、膜がアンポーラスである場合
は、絶縁膜のＲＩＥ後の開口幅は、図６に示したＳＡ−
ＳＡ′の幅となる。
【００７９】絶縁膜２００４の膜厚が図５に示した場合
の方が厚いことに応じて、開口幅Ｓａ−Ｓａ′は、開口
幅ＳＡ−ＳＡ′に比べて小さな値となっている。
の方が厚いことに応じて、開口幅Ｓａ−Ｓａ′は、開口
幅ＳＡ−ＳＡ′に比べて小さな値となっている。
【００８０】一方、膜がポーラスな場合、まず図５を参
照して、膜厚が厚い場合は、開口幅は、図５に示したＳ
Ｂ−ＳＢ′の幅となる。
照して、膜厚が厚い場合は、開口幅は、図５に示したＳ
Ｂ−ＳＢ′の幅となる。
【００８１】これに対して、膜厚が薄く膜がポーラスな
場合は、その開口幅は図６に示したＳｂ−Ｓｂ′の幅と
なる。
場合は、その開口幅は図６に示したＳｂ−Ｓｂ′の幅と
なる。
【００８２】したがって、膜がポーラスな場合、絶縁膜
厚２００４が厚い場合の開口幅ＳＢ−ＳＢ′の方が、絶
縁膜が薄い場合の開口幅Ｓｂ−Ｓｂ′よりも大きなもの
となる。
厚２００４が厚い場合の開口幅ＳＢ−ＳＢ′の方が、絶
縁膜が薄い場合の開口幅Ｓｂ−Ｓｂ′よりも大きなもの
となる。
【００８３】このため、膜がアンポーラスな場合、１回
目のリセスエッチングによって形成されるリセス幅は、
図５に示したような絶縁膜が厚い場合はリセス幅ＲＷＵ
１が狭くなり、絶縁膜が薄い場合はリセス幅ＲＷＵ２が
広くなることになる。
目のリセスエッチングによって形成されるリセス幅は、
図５に示したような絶縁膜が厚い場合はリセス幅ＲＷＵ
１が狭くなり、絶縁膜が薄い場合はリセス幅ＲＷＵ２が
広くなることになる。
【００８４】これに対して、膜がポーラスな場合、図５
に示したような絶縁膜が厚い場合は１回目のリセス幅Ｒ
ＷＰ１が広くなり、図６に示したような絶縁膜が薄い場
合は１回目のリセス幅ＲＷＰ２が狭くなることになる。
に示したような絶縁膜が厚い場合は１回目のリセス幅Ｒ
ＷＰ１が広くなり、図６に示したような絶縁膜が薄い場
合は１回目のリセス幅ＲＷＰ２が狭くなることになる。
【００８５】以上説明したとおり、絶縁膜の成膜条件に
よる膜質の相違によってＲＩＥ後のエッチング形状が異
なること、ならびに絶縁膜の厚さに応じてＲＩＥ後の開
口幅が異なることの２点を利用することで、２段リセス
型ＦＥＴを形成する場合に、１回目のリセスの幅をレジ
ストの開口幅に対して一定の範囲内で所望の大きさに制
御することが可能である。
よる膜質の相違によってＲＩＥ後のエッチング形状が異
なること、ならびに絶縁膜の厚さに応じてＲＩＥ後の開
口幅が異なることの２点を利用することで、２段リセス
型ＦＥＴを形成する場合に、１回目のリセスの幅をレジ
ストの開口幅に対して一定の範囲内で所望の大きさに制
御することが可能である。
【００８６】実際に、上述したような成膜条件およびエ
ッチング条件において、絶縁膜の膜厚を５００Åとした
場合、図６に示した点ＳＡおよび点Ｓｂの間の距離ＳＡ
−Ｓｂ間隔を０．０９μｍの大きさ、したがって、両サ
イドにわたっては０．１８μｍの間隔にわたって変化さ
せることが可能であることを確認している。さらに、膜
厚を１０００Åとした場合には、その４倍程度の間隔を
絶縁膜の膜質を変更することで可変とすることが可能と
なる。
ッチング条件において、絶縁膜の膜厚を５００Åとした
場合、図６に示した点ＳＡおよび点Ｓｂの間の距離ＳＡ
−Ｓｂ間隔を０．０９μｍの大きさ、したがって、両サ
イドにわたっては０．１８μｍの間隔にわたって変化さ
せることが可能であることを確認している。さらに、膜
厚を１０００Åとした場合には、その４倍程度の間隔を
絶縁膜の膜質を変更することで可変とすることが可能と
なる。
【００８７】［１チップ上への２種類のリセス幅（２種
類の距離ｄｗ１）を有するＭＥＳＦＥＴの作成］図７〜
図１３は、アンポーラスな膜およびポーラスな膜を用い
ることで、１チップ内において、２段リセス形状の異な
るＭＥＳＦＥＴを集積化することが可能なＭＥＳＦＥＴ
の製造方法を断面図によって示したフロー図である。
類の距離ｄｗ１）を有するＭＥＳＦＥＴの作成］図７〜
図１３は、アンポーラスな膜およびポーラスな膜を用い
ることで、１チップ内において、２段リセス形状の異な
るＭＥＳＦＥＴを集積化することが可能なＭＥＳＦＥＴ
の製造方法を断面図によって示したフロー図である。
【００８８】まず、図７を参照して、ＧａＡｓ基板２０
０上に、アンポーラスな膜２０２およびポーラスな膜２
０４を連続して積層する。続いて、ポーラスな膜２０４
上に、第１のＦＥＴを形成する領域において、第１のＦ
ＥＴのゲート長に相当する幅の開口パターン２０８を有
するレジストパターン２０６を形成する。
０上に、アンポーラスな膜２０２およびポーラスな膜２
０４を連続して積層する。続いて、ポーラスな膜２０４
上に、第１のＦＥＴを形成する領域において、第１のＦ
ＥＴのゲート長に相当する幅の開口パターン２０８を有
するレジストパターン２０６を形成する。
【００８９】続いて、このレジストパターン２０６をマ
スクとして、たとえば、ＲＩＥによるエッチングによ
り、ポーラスな膜２０４をエッチング除去する。
スクとして、たとえば、ＲＩＥによるエッチングによ
り、ポーラスな膜２０４をエッチング除去する。
【００９０】このとき、開口部２０８においては、ポー
ラス２０４は、レジストパターンに対して逆テーパ形状
にエッチングされる。
ラス２０４は、レジストパターンに対して逆テーパ形状
にエッチングされる。
【００９１】続いて、図９を参照して、このレジストパ
ターン２０６を残したまま、さらにレジスト塗布を行な
った後、この開口パターン２１０上およびアンポーラス
な膜上において開口する開口パターン２１２を有するよ
うにレジストの露光を行なうことで、図９に示すよう
に、開口パターン２１０上およびアンポーラスな膜上に
おいて開口パターン２１２を有するレジストパターン２
１４が形成される。
ターン２０６を残したまま、さらにレジスト塗布を行な
った後、この開口パターン２１０上およびアンポーラス
な膜上において開口する開口パターン２１２を有するよ
うにレジストの露光を行なうことで、図９に示すよう
に、開口パターン２１０上およびアンポーラスな膜上に
おいて開口パターン２１２を有するレジストパターン２
１４が形成される。
【００９２】図１０を参照して、このレジストパターン
２１４をマスクとして、アンポーラスな膜をさらにＲＩ
Ｅによりエッチングする。
２１４をマスクとして、アンポーラスな膜をさらにＲＩ
Ｅによりエッチングする。
【００９３】これにより、開口部２１０においては、レ
ジストパターンよりもより大きな開口寸法を有するアン
ポーラスな膜２０２の開口部２１６が形成されるの対
し、レジストパターン２１４の開口部２１２に対して
は、レジストパターンの開口幅よりも狭い幅を有するア
ンポーラスな膜２０２の開口部２１８が形成される。
ジストパターンよりもより大きな開口寸法を有するアン
ポーラスな膜２０２の開口部２１６が形成されるの対
し、レジストパターン２１４の開口部２１２に対して
は、レジストパターンの開口幅よりも狭い幅を有するア
ンポーラスな膜２０２の開口部２１８が形成される。
【００９４】続いて図１１を参照して、開口部２１６お
よび２１８を有するアンポーラスな膜２０２をマスクと
して、第１回目のリセスエッチングが行なわれる。さら
に、緩衝フッ酸等によるエッチャントによるウエットエ
ッチングにより、ポーラスな膜２０４およびアンポーラ
スな膜２０２がエッチングされる。
よび２１８を有するアンポーラスな膜２０２をマスクと
して、第１回目のリセスエッチングが行なわれる。さら
に、緩衝フッ酸等によるエッチャントによるウエットエ
ッチングにより、ポーラスな膜２０４およびアンポーラ
スな膜２０２がエッチングされる。
【００９５】図１２を参照して、このウエットエッチン
グされたうちのアンポーラスな膜２０２をマスクとし
て、２回目のリセスエッチングが行なわれる。
グされたうちのアンポーラスな膜２０２をマスクとし
て、２回目のリセスエッチングが行なわれる。
【００９６】図１３を参照して、レジスト２１４をマス
クとして、ゲート電極が蒸着およびリフトオフにより形
成される。
クとして、ゲート電極が蒸着およびリフトオフにより形
成される。
【００９７】これによりゲート電極２５０およびゲート
電極２５２が形成される。ゲート電極２５０のリセス
は、その第１段目のリセス幅Ｗ１は、ゲート電極２５２
に対する第１段目のリセス幅Ｗ２よりも大きな値とな
り、かつ、ゲート電極２５２に対する２段目のリセスに
ついての距離ｄｗ１は、ゲート電極２５２に対する距離
ｄｗ２よりも大きなものとなる。
電極２５２が形成される。ゲート電極２５０のリセス
は、その第１段目のリセス幅Ｗ１は、ゲート電極２５２
に対する第１段目のリセス幅Ｗ２よりも大きな値とな
り、かつ、ゲート電極２５２に対する２段目のリセスに
ついての距離ｄｗ１は、ゲート電極２５２に対する距離
ｄｗ２よりも大きなものとなる。
【００９８】すなわち、たとえばゲート電極２５０を有
するＭＥＳＦＥＴは、より耐圧の要求される高出力増幅
器用のトランジスタとして用いることができ、ゲート電
極２５２を有するＭＥＳＦＥＴは、よりソース抵抗が小
さく低雑音特性に優れた低雑音増幅器用ＭＥＳＦＥＴと
して用いることが可能となる。
するＭＥＳＦＥＴは、より耐圧の要求される高出力増幅
器用のトランジスタとして用いることができ、ゲート電
極２５２を有するＭＥＳＦＥＴは、よりソース抵抗が小
さく低雑音特性に優れた低雑音増幅器用ＭＥＳＦＥＴと
して用いることが可能となる。
【００９９】以上のプロセスにより、同一のＧａＡｓ基
板上に、リセス形状の異なるＭＥＳＦＥＴを同時に形成
することが可能となる。
板上に、リセス形状の異なるＭＥＳＦＥＴを同時に形成
することが可能となる。
【０１００】しかも、ゲート長としては、写真製版工程
における最小解像度のゲート長をいずれのＭＥＳＦＥＴ
に対しても形成することが可能となる。
における最小解像度のゲート長をいずれのＭＥＳＦＥＴ
に対しても形成することが可能となる。
【０１０１】なお、以上の説明においては、同一のＧａ
Ａｓ基板上には、２種類の異なったゲート側端部から２
段目のリセスエッジまでの距離を持つＭＥＳＦＥＴを形
成する場合について述べたが、本発明はこのような場合
に限定されることなく、たとえば、絶縁膜厚等を調整す
ることで、同一のＧａＡｓ基板上に３種類以上の異なっ
たリセス形状を有するＭＥＳＦＥＴを形成することも可
能である。
Ａｓ基板上には、２種類の異なったゲート側端部から２
段目のリセスエッジまでの距離を持つＭＥＳＦＥＴを形
成する場合について述べたが、本発明はこのような場合
に限定されることなく、たとえば、絶縁膜厚等を調整す
ることで、同一のＧａＡｓ基板上に３種類以上の異なっ
たリセス形状を有するＭＥＳＦＥＴを形成することも可
能である。
【０１０２】さらに、実施の形態１の説明においては、
形成されるショットキーゲートＦＥＴとしては、活性層
がＧａＡｓ単層からなるＭＥＳＦＥＴについて説明した
が、本発明はこのような場合に限定されることなく、た
とえばショットキーゲートＦＥＴとして、ＧａＡｓ／Ａ
ｌＧａＡｓ界面を有するいわゆるＨＥＭＴを用いる構成
とすることも可能である。
形成されるショットキーゲートＦＥＴとしては、活性層
がＧａＡｓ単層からなるＭＥＳＦＥＴについて説明した
が、本発明はこのような場合に限定されることなく、た
とえばショットキーゲートＦＥＴとして、ＧａＡｓ／Ａ
ｌＧａＡｓ界面を有するいわゆるＨＥＭＴを用いる構成
とすることも可能である。
【０１０３】さらには、より一般的には、このような異
種半導体によるヘテロ接合を有するＭＥＳＦＥＴについ
て適用することが可能である。
種半導体によるヘテロ接合を有するＭＥＳＦＥＴについ
て適用することが可能である。
【０１０４】ヘテロ接合を有するＭＥＳＦＥＴを用いて
いることで、利得や雑音指数等の高周波特性を向上させ
ることが可能である。
いることで、利得や雑音指数等の高周波特性を向上させ
ることが可能である。
【０１０５】また、以上の説明では、化合物半導体基板
として、ＧａＡｓ基板を例にとって説明したが、本発明
はこのような場合に限定されることなく、他の化合物半
導体基板、たとえば、ＩｎＰ基板上に形成されるショッ
トキーゲートＦＥＴの形成プロセスにも適用することが
可能である。
として、ＧａＡｓ基板を例にとって説明したが、本発明
はこのような場合に限定されることなく、他の化合物半
導体基板、たとえば、ＩｎＰ基板上に形成されるショッ
トキーゲートＦＥＴの形成プロセスにも適用することが
可能である。
【０１０６】［実施の形態２］実施の形態１において
は、同一のＧａＡｓ基板上にゲート端部から２段目のリ
セスエッジまでの距離が異なった２種類の２段リセスＭ
ＥＳＦＥＴを形成する場合について説明した。
は、同一のＧａＡｓ基板上にゲート端部から２段目のリ
セスエッジまでの距離が異なった２種類の２段リセスＭ
ＥＳＦＥＴを形成する場合について説明した。
【０１０７】しかしながら、たとえば、低雑音増幅器に
用いられるＭＥＳＦＥＴとしては、必ずしも２段リセス
型の構造を有する必要はなく、たとえばシングルリセス
型の構造を有するものであってもよい。
用いられるＭＥＳＦＥＴとしては、必ずしも２段リセス
型の構造を有する必要はなく、たとえばシングルリセス
型の構造を有するものであってもよい。
【０１０８】実施の形態２においては、第１のＭＥＳＦ
ＥＴについては、２段リセスゲートを有し、第２のＭＥ
ＳＦＥＴについてはシングルリセス型ＭＥＳＦＥＴを形
成する場合の形成方法を提供する。
ＥＴについては、２段リセスゲートを有し、第２のＭＥ
ＳＦＥＴについてはシングルリセス型ＭＥＳＦＥＴを形
成する場合の形成方法を提供する。
【０１０９】図１４〜図２０は、このようなＭＥＳＦＥ
Ｔの形成方法を示す断面図によるフローチャートであ
り、実施の形態１の図７から図１３に対比される図であ
る。
Ｔの形成方法を示す断面図によるフローチャートであ
り、実施の形態１の図７から図１３に対比される図であ
る。
【０１１０】実施の形態２の製造方法が、実施の形態１
のＭＥＳＦＥＴの製造方法と異なる点は、まず、図１４
を参照して、第２のＭＥＳＦＥＴが形成される領域につ
いては、ポーラスな膜およびアンポーラスな膜を予めエ
ッチングにより除去しておく構成とした点である。
のＭＥＳＦＥＴの製造方法と異なる点は、まず、図１４
を参照して、第２のＭＥＳＦＥＴが形成される領域につ
いては、ポーラスな膜およびアンポーラスな膜を予めエ
ッチングにより除去しておく構成とした点である。
【０１１１】その上で、図１４を参照して、このように
して、ＧａＡｓ基板上の所定領域のみにエッチングを残
された、アンポーラスな膜およびポーラスな膜上に開口
パターン２０８を有するレジストパターン２０６を形成
する。
して、ＧａＡｓ基板上の所定領域のみにエッチングを残
された、アンポーラスな膜およびポーラスな膜上に開口
パターン２０８を有するレジストパターン２０６を形成
する。
【０１１２】続いて、図１５を参照して、このレジスト
パターン２０６をマスクとして、ポーラスな膜のエッチ
ングを行なう。このようなエッチングにより、開口パタ
ーン２０８に対して、逆テーパ形状を有するポーラスな
膜２０４の開口パターン２１０が形成される。
パターン２０６をマスクとして、ポーラスな膜のエッチ
ングを行なう。このようなエッチングにより、開口パタ
ーン２０８に対して、逆テーパ形状を有するポーラスな
膜２０４の開口パターン２１０が形成される。
【０１１３】続いて、このレジストパターン２０６を残
したまま、さらにレジスト塗布を行なった後、この開口
パターン２１０上およびＧａＡｓ基板上において開口す
る開口パターン２１２を有するようにレジストの露光を
行なうことで、図１６に示すように、開口パターン２１
０上およびＧａＡｓ基板上において開口パターン２１２
を有するレジストパターン２１４が形成される。
したまま、さらにレジスト塗布を行なった後、この開口
パターン２１０上およびＧａＡｓ基板上において開口す
る開口パターン２１２を有するようにレジストの露光を
行なうことで、図１６に示すように、開口パターン２１
０上およびＧａＡｓ基板上において開口パターン２１２
を有するレジストパターン２１４が形成される。
【０１１４】続いて、アンポーラスな膜のエッチングが
行なわれる。これにより、ＧａＡｓ基板上において開口
するアンポーラスな膜の開口パターン２１６およびレジ
ストによる開口パターン２１２が形成されたことにな
る。
行なわれる。これにより、ＧａＡｓ基板上において開口
するアンポーラスな膜の開口パターン２１６およびレジ
ストによる開口パターン２１２が形成されたことにな
る。
【０１１５】このアンポーラスな膜の開口パターン２１
６およびレジストマスクの開口パターン２１２をマスク
として、図１８に示すように、１回目のリセスエッチン
グが行なわれる。
６およびレジストマスクの開口パターン２１２をマスク
として、図１８に示すように、１回目のリセスエッチン
グが行なわれる。
【０１１６】さらに、図１９を参照して、緩衝フッ酸等
によるエッチャントによるウエットエッチングにより、
アンポーラスな膜２０２のエッチングが行なわれること
で、開口部２１６の開口幅が拡大する。この後、２段目
のリセスエッチングが行なわれる。
によるエッチャントによるウエットエッチングにより、
アンポーラスな膜２０２のエッチングが行なわれること
で、開口部２１６の開口幅が拡大する。この後、２段目
のリセスエッチングが行なわれる。
【０１１７】このとき、開口部２１２については、絶縁
膜が存在しないため、ＧａＡｓ上に開口する開口パター
ン幅はレジストパターン２１４の開口部２１２の幅のま
ま一定である。
膜が存在しないため、ＧａＡｓ上に開口する開口パター
ン幅はレジストパターン２１４の開口部２１２の幅のま
ま一定である。
【０１１８】したがって、第２のＭＥＳＦＥＴ形成領域
においては、シングルリセスのエッチングが行なわれる
ことになる。
においては、シングルリセスのエッチングが行なわれる
ことになる。
【０１１９】図２０を参照して、レジストパターン２１
４をマスクとして、ゲート電極を蒸着およびリフトオフ
することにより、同一のＧａＡｓ基板上に、ダブルリセ
ス型ＭＥＳＦＥＴと、シングルリセス型ＭＥＳＦＥＴを
同時に形成することが可能となる。
４をマスクとして、ゲート電極を蒸着およびリフトオフ
することにより、同一のＧａＡｓ基板上に、ダブルリセ
ス型ＭＥＳＦＥＴと、シングルリセス型ＭＥＳＦＥＴを
同時に形成することが可能となる。
【０１２０】したがって、高出力増幅器のトランジスタ
に対しては最適のゲート端から第２段目のリセスエッジ
までの距離を有する２段リセス型ＭＥＳＦＥＴを形成す
ると同時に、低雑音型増幅器については、シングルリセ
ス型ＭＥＳＦＥＴを形成することが可能となる。
に対しては最適のゲート端から第２段目のリセスエッジ
までの距離を有する２段リセス型ＭＥＳＦＥＴを形成す
ると同時に、低雑音型増幅器については、シングルリセ
ス型ＭＥＳＦＥＴを形成することが可能となる。
【０１２１】なお、以上の説明においても、ショットキ
ーゲートＦＥＴとしては、ＧａＡｓの単層を活性領域と
するＭＥＳＦＥＴについて述べたが、本発明はこのよう
な場合に限定されることなく、ＨＥＭＴなどのようなヘ
テロ接合を有するショットキーゲートＦＥＴについて用
いることも可能である。
ーゲートＦＥＴとしては、ＧａＡｓの単層を活性領域と
するＭＥＳＦＥＴについて述べたが、本発明はこのよう
な場合に限定されることなく、ＨＥＭＴなどのようなヘ
テロ接合を有するショットキーゲートＦＥＴについて用
いることも可能である。
【０１２２】また、以上の説明では、化合物半導体基板
として、ＧａＡｓ基板を例にとって説明したが、本発明
はこのような場合に限定されることなく、他の化合物半
導体基板、たとえば、ＩｎＰ基板上に形成されるＭＥＳ
ＦＥＴの形成プロセスにも適用することが可能である。
として、ＧａＡｓ基板を例にとって説明したが、本発明
はこのような場合に限定されることなく、他の化合物半
導体基板、たとえば、ＩｎＰ基板上に形成されるＭＥＳ
ＦＥＴの形成プロセスにも適用することが可能である。
【０１２３】［実施の形態３］実施の形態１および実施
の形態２においては、ポーラスな膜およびアンポーラス
な膜を積層して堆積し、その後に、ポーラスな膜を所定
領域以外エッチングにより除去することによって、２種
類の異なったリセス形状を有するＭＥＳＦＥＴを形成し
た。
の形態２においては、ポーラスな膜およびアンポーラス
な膜を積層して堆積し、その後に、ポーラスな膜を所定
領域以外エッチングにより除去することによって、２種
類の異なったリセス形状を有するＭＥＳＦＥＴを形成し
た。
【０１２４】実施の形態３においては、このような積層
構造とすることなく、２種類の異なったリセス形状を有
するＭＥＳＦＥＴを同一のＧａＡｓ基板上に同時に形成
することが可能な製造プロセスを提供する。
構造とすることなく、２種類の異なったリセス形状を有
するＭＥＳＦＥＴを同一のＧａＡｓ基板上に同時に形成
することが可能な製造プロセスを提供する。
【０１２５】図２１〜図２５は、このような実施の形態
３のＭＥＳＦＥＴの製造方法を断面図により示すフロー
図である。
３のＭＥＳＦＥＴの製造方法を断面図により示すフロー
図である。
【０１２６】まず、図２１を参照して、ＧａＡｓ基板２
００上に、アンポーラスな膜２０２を堆積する。続い
て、第１のＭＥＳＦＥＴを形成する領域を被覆するレジ
ストパターン２６０を形成する。このレジストパターン
２６０をマスクとして、Ｈ+ イオン注入を行なう。この
とき、Ｈ+ イオン注入の条件としては、たとえば、２０
Ｋｅｖで、注入面密度１０15ｃｍ-2程度の値とすること
で、図２２に示すように、ほぼ絶縁膜厚５００〜６００
Å程度の深さまで水素イオンＨ+ が注入される。
００上に、アンポーラスな膜２０２を堆積する。続い
て、第１のＭＥＳＦＥＴを形成する領域を被覆するレジ
ストパターン２６０を形成する。このレジストパターン
２６０をマスクとして、Ｈ+ イオン注入を行なう。この
とき、Ｈ+ イオン注入の条件としては、たとえば、２０
Ｋｅｖで、注入面密度１０15ｃｍ-2程度の値とすること
で、図２２に示すように、ほぼ絶縁膜厚５００〜６００
Å程度の深さまで水素イオンＨ+ が注入される。
【０１２７】この水素イオンＨ+ が注入された領域は、
アンポーラスな膜がポーラスな膜質に変化し、ポーラス
な膜２０４となっている。
アンポーラスな膜がポーラスな膜質に変化し、ポーラス
な膜２０４となっている。
【０１２８】続いて、図２３を参照して、このアンポー
ラスな膜２０２およびポーラスな膜２０４上においてそ
れぞれ開口する開口パターン２６４および２６６を有す
るレジストパターン２６２を形成する。
ラスな膜２０２およびポーラスな膜２０４上においてそ
れぞれ開口する開口パターン２６４および２６６を有す
るレジストパターン２６２を形成する。
【０１２９】さらに、図２４を参照して、このレジスト
パターン２６２をマスクとして、アンポーラスな膜２０
２およびポーラスな膜２０４のＲＩＥによるエッチング
を行なった上で、第１回目のリセスエッチングを行な
う。
パターン２６２をマスクとして、アンポーラスな膜２０
２およびポーラスな膜２０４のＲＩＥによるエッチング
を行なった上で、第１回目のリセスエッチングを行な
う。
【０１３０】図３および図４において説明したとおり、
アンポーラスな膜に比べて、ポーラスな膜をマスクとし
てエッチングされた第１回目のリセス幅は、ポーラスな
膜２０４をマスクとした場合の方がその幅が大きくな
る。
アンポーラスな膜に比べて、ポーラスな膜をマスクとし
てエッチングされた第１回目のリセス幅は、ポーラスな
膜２０４をマスクとした場合の方がその幅が大きくな
る。
【０１３１】続いて、図２５を参照して、緩衝フッ酸等
によるエッチャントにより、アンポーラスな膜２０２お
よびポーラスな膜２０４のウエットエッチングを行な
う。その後、さらに２段目のリセスのエッチングを行な
う。
によるエッチャントにより、アンポーラスな膜２０２お
よびポーラスな膜２０４のウエットエッチングを行な
う。その後、さらに２段目のリセスのエッチングを行な
う。
【０１３２】このようなプロセスを経ることで、アンポ
ーラスな膜２０２をマスクとしてエッチングされた２段
リセスにおいては、２段目のリセス幅が小さくなるのに
対し、ポーラスな膜２０４をマスクとしたリセスにおい
ては、１回目のリセスの幅が大きくなることに対応し
て、２段目のリセス幅も大きなものとなる。
ーラスな膜２０２をマスクとしてエッチングされた２段
リセスにおいては、２段目のリセス幅が小さくなるのに
対し、ポーラスな膜２０４をマスクとしたリセスにおい
ては、１回目のリセスの幅が大きくなることに対応し
て、２段目のリセス幅も大きなものとなる。
【０１３３】さらに、レジスト２６２をマスクとして、
ゲート電極を蒸着およびリフトオフすれば、アンポーラ
スな膜２０２の領域には、ゲート側端部から２段目のリ
セスエッジまでの距離が小さいＭＥＳＦＥＴが形成さ
れ、ポーラスな膜２０４の領域においては、ゲート側端
部から２段目のリセスエッジまでの距離が比較的大きな
ＭＥＳＦＥＴが形成されることになる。
ゲート電極を蒸着およびリフトオフすれば、アンポーラ
スな膜２０２の領域には、ゲート側端部から２段目のリ
セスエッジまでの距離が小さいＭＥＳＦＥＴが形成さ
れ、ポーラスな膜２０４の領域においては、ゲート側端
部から２段目のリセスエッジまでの距離が比較的大きな
ＭＥＳＦＥＴが形成されることになる。
【０１３４】このようなプロセスとすることで、同一の
ＧａＡｓ基板上に２つの異なったリセス形状を有するＭ
ＥＳＦＥＴを形成することが可能となる。
ＧａＡｓ基板上に２つの異なったリセス形状を有するＭ
ＥＳＦＥＴを形成することが可能となる。
【０１３５】なお、以上の説明では注入されるイオンと
しては、Ｈ+ イオンを用いる場合を説明したが、イオン
種としては、これに限定されず、たとえば、Ｎ+ イオン
をもちることも可能である。
しては、Ｈ+ イオンを用いる場合を説明したが、イオン
種としては、これに限定されず、たとえば、Ｎ+ イオン
をもちることも可能である。
【０１３６】実施の形態３においても、所定量の不純物
がドーピングされたＧａＡｓチャネル層を活性領域とす
るＭＥＳＦＥＴのみならず、ヘテロ接合を有するショッ
トキーゲートＦＥＴに対して適用することも可能であ
る。
がドーピングされたＧａＡｓチャネル層を活性領域とす
るＭＥＳＦＥＴのみならず、ヘテロ接合を有するショッ
トキーゲートＦＥＴに対して適用することも可能であ
る。
【０１３７】また、以上の説明では、化合物半導体基板
として、ＧａＡｓ基板を例にとって説明したが、本発明
はこのような場合に限定されることなく、他の化合物半
導体基板、たとえば、ＩｎＰ基板上に形成されるショッ
トキーゲートＦＥＴの形成プロセスにも適用することが
可能である。
として、ＧａＡｓ基板を例にとって説明したが、本発明
はこのような場合に限定されることなく、他の化合物半
導体基板、たとえば、ＩｎＰ基板上に形成されるショッ
トキーゲートＦＥＴの形成プロセスにも適用することが
可能である。
【０１３８】［実施の形態４］実施の形態３において
は、ＧａＡｓ基板２００上にアンポーラスな膜２０２を
形成した後、水素イオンＨ+ 注入により、所定領域のア
ンポーラスな膜２０２をそのＧａＡｓ基板界面近傍まで
ポーラスな膜２０４に変化させるプロセスについて説明
した。
は、ＧａＡｓ基板２００上にアンポーラスな膜２０２を
形成した後、水素イオンＨ+ 注入により、所定領域のア
ンポーラスな膜２０２をそのＧａＡｓ基板界面近傍まで
ポーラスな膜２０４に変化させるプロセスについて説明
した。
【０１３９】しかしながら、水素イオンＨ+ 注入の注入
深さとしては、必ずしもＧａＡｓ基板界面近傍までの深
さを有する必要はない。
深さとしては、必ずしもＧａＡｓ基板界面近傍までの深
さを有する必要はない。
【０１４０】実施の形態４においては、注入エネルギを
より小さな値とすることで、アンポーラスな膜２０２の
厚さ方向の所定深さの一部分についてのみ水素イオンＨ
+ が注入される構成としている。
より小さな値とすることで、アンポーラスな膜２０２の
厚さ方向の所定深さの一部分についてのみ水素イオンＨ
+ が注入される構成としている。
【０１４１】図２６〜図３０は、このような実施の形態
４のＭＥＳＦＥＴの製造方法を断面図により示すフロー
図であり、実施の形態３の図２１〜図２５と対比される
図である。
４のＭＥＳＦＥＴの製造方法を断面図により示すフロー
図であり、実施の形態３の図２１〜図２５と対比される
図である。
【０１４２】まず、図２６を参照して、ＧａＡｓ基板２
００上に、アンポーラスな膜２０２をたとえば、１００
０Åの厚さで堆積する。続いて、第１のＭＥＳＦＥＴを
形成する領域を被覆するレジストパターン２６０を形成
する。このレジストパターン２６０をマスクとして、Ｈ
+ イオン注入を行なう。このとき、Ｈ+ イオン注入の条
件としては、たとえば、２０Ｋｅｖで、注入面密度１０
15ｃｍ-2程度の値とすることで、図２７に示すように、
ほぼ絶縁膜厚５００〜６００Å程度の深さまで水素イオ
ンＨ+ が注入される。
００上に、アンポーラスな膜２０２をたとえば、１００
０Åの厚さで堆積する。続いて、第１のＭＥＳＦＥＴを
形成する領域を被覆するレジストパターン２６０を形成
する。このレジストパターン２６０をマスクとして、Ｈ
+ イオン注入を行なう。このとき、Ｈ+ イオン注入の条
件としては、たとえば、２０Ｋｅｖで、注入面密度１０
15ｃｍ-2程度の値とすることで、図２７に示すように、
ほぼ絶縁膜厚５００〜６００Å程度の深さまで水素イオ
ンＨ+ が注入される。
【０１４３】この水素イオンＨ+ が注入された領域は、
アンポーラスな膜がポーラスな膜質に変化し、ポーラス
な膜２０４となっている。
アンポーラスな膜がポーラスな膜質に変化し、ポーラス
な膜２０４となっている。
【０１４４】続いて、図２８を参照して、このアンポー
ラスな膜２０２およびポーラスな膜２０４上においてそ
れぞれ開口する開口パターン２６４および２６６を有す
るレジストパターン２６２を形成する。
ラスな膜２０２およびポーラスな膜２０４上においてそ
れぞれ開口する開口パターン２６４および２６６を有す
るレジストパターン２６２を形成する。
【０１４５】さらに、図２９を参照して、このレジスト
パターン２６２をマスクとして、アンポーラスな膜２０
２およびポーラスな膜２０４のＲＩＥによるエッチング
を行なう。開口部２６４においては、アンポーラスな膜
２０２が順テーパ上にエッチングされ、開口部２６６に
おいては、ポーラスな膜２０４が逆テーパ形状にエッチ
ングされた後、ポーラスな膜２０２が順テーパにエッチ
ングされる。このような絶縁膜パターンが形成された上
で、第１回目のリセスエッチングを行なう。
パターン２６２をマスクとして、アンポーラスな膜２０
２およびポーラスな膜２０４のＲＩＥによるエッチング
を行なう。開口部２６４においては、アンポーラスな膜
２０２が順テーパ上にエッチングされ、開口部２６６に
おいては、ポーラスな膜２０４が逆テーパ形状にエッチ
ングされた後、ポーラスな膜２０２が順テーパにエッチ
ングされる。このような絶縁膜パターンが形成された上
で、第１回目のリセスエッチングを行なう。
【０１４６】アンポーラスな膜２０２のみの開口部２６
４に比べて、ポーラスな膜２０４も積層されている開口
部２６６の方が、絶縁膜マスクの開口幅が大きく、開口
部２６６での第１回目のリセス幅は、開口部２６４のリ
セス幅よりも大きくなる。
４に比べて、ポーラスな膜２０４も積層されている開口
部２６６の方が、絶縁膜マスクの開口幅が大きく、開口
部２６６での第１回目のリセス幅は、開口部２６４のリ
セス幅よりも大きくなる。
【０１４７】続いて、図３０を参照して、緩衝フッ酸等
によるエッチャントにより、アンポーラスな膜２０２お
よびポーラスな膜２０４のウエットエッチングを行な
う。その後、さらに２段目のリセスのエッチングを行な
う。
によるエッチャントにより、アンポーラスな膜２０２お
よびポーラスな膜２０４のウエットエッチングを行な
う。その後、さらに２段目のリセスのエッチングを行な
う。
【０１４８】このようなプロセスを経ることで、開口部
２６４によりエッチングされた２段リセスにおいては、
２段目のリセス幅が小さくなるのに対し、開口部２６６
によりエッチングしたリセスにおいては、１回目のリセ
スの幅が大きくなることに対応して、２段目のリセス幅
も大きなものとなる。
２６４によりエッチングされた２段リセスにおいては、
２段目のリセス幅が小さくなるのに対し、開口部２６６
によりエッチングしたリセスにおいては、１回目のリセ
スの幅が大きくなることに対応して、２段目のリセス幅
も大きなものとなる。
【０１４９】さらに、レジスト２６２をマスクとして、
ゲート電極を蒸着およびリフトオフすれば、開口部２６
４の領域には、ゲート側端部から２段目のリセスエッジ
までの距離が小さいＭＥＳＦＥＴが形成され、開口部２
６６の領域においては、ゲート側端部から２段目のリセ
スエッジまでの距離が比較的大きなＭＥＳＦＥＴが形成
されることになる。
ゲート電極を蒸着およびリフトオフすれば、開口部２６
４の領域には、ゲート側端部から２段目のリセスエッジ
までの距離が小さいＭＥＳＦＥＴが形成され、開口部２
６６の領域においては、ゲート側端部から２段目のリセ
スエッジまでの距離が比較的大きなＭＥＳＦＥＴが形成
されることになる。
【０１５０】このようなプロセスとすることで、同一の
ＧａＡｓ基板上に２つの異なったリセス形状を有するＭ
ＥＳＦＥＴを形成することが可能となる。
ＧａＡｓ基板上に２つの異なったリセス形状を有するＭ
ＥＳＦＥＴを形成することが可能となる。
【０１５１】実施の形態４においても、所定量の不純物
がドーピングされたＧａＡｓチャネル層を活性領域とす
るＭＥＳＦＥＴのみならず、ヘテロ接合を有するショッ
トキーゲートＦＥＴに対して適用することも可能であ
る。
がドーピングされたＧａＡｓチャネル層を活性領域とす
るＭＥＳＦＥＴのみならず、ヘテロ接合を有するショッ
トキーゲートＦＥＴに対して適用することも可能であ
る。
【０１５２】また、以上の説明では、化合物半導体基板
として、ＧａＡｓ基板を例にとって説明したが、本発明
はこのような場合に限定されることなく、他の化合物半
導体基板、たとえば、ＩｎＰ基板上に形成されるショッ
トキーゲートＦＥＴの形成プロセスにも適用することが
可能である。
として、ＧａＡｓ基板を例にとって説明したが、本発明
はこのような場合に限定されることなく、他の化合物半
導体基板、たとえば、ＩｎＰ基板上に形成されるショッ
トキーゲートＦＥＴの形成プロセスにも適用することが
可能である。
【０１５３】［実施の形態５］図３１〜図３３は、本発
明の実施の形態５のＭＥＳＦＥＴの製造方法の要部を、
断面図により示すフロー図である。
明の実施の形態５のＭＥＳＦＥＴの製造方法の要部を、
断面図により示すフロー図である。
【０１５４】まず図３１を参照して、ＧａＡｓ基板２０
０上に、アンポーラスな膜２０２を形成した後、アンポ
ーラスな膜２０２を所定領域を残してエッチングにより
除去する。
０上に、アンポーラスな膜２０２を形成した後、アンポ
ーラスな膜２０２を所定領域を残してエッチングにより
除去する。
【０１５５】続いて、ＧａＡｓ基板全面にわたって、ポ
ーラスな膜２０４の堆積を行なう。すなわち、図３２に
示すように、アンポーラスな膜が残された領域において
のみ、ポーラスな膜２０２とポーラスな膜２０４とが積
層する構造となっている。
ーラスな膜２０４の堆積を行なう。すなわち、図３２に
示すように、アンポーラスな膜が残された領域において
のみ、ポーラスな膜２０２とポーラスな膜２０４とが積
層する構造となっている。
【０１５６】続いて、このアンポーラスな膜２０２が残
されている領域上と、ポーラスな膜のみが堆積している
領域上において開口するレジストパターン２７０を形成
する。アンポーラスな膜２０２が残されている領域上の
開口パターンを２７２とし、ポーラスな膜のみが堆積さ
れている領域上の開口パターンを２７４とする。
されている領域上と、ポーラスな膜のみが堆積している
領域上において開口するレジストパターン２７０を形成
する。アンポーラスな膜２０２が残されている領域上の
開口パターンを２７２とし、ポーラスな膜のみが堆積さ
れている領域上の開口パターンを２７４とする。
【０１５７】このレジスト２７０をマスクとして、ＲＩ
Ｅ等によりポーラスな膜２０４およびアンポーラスな膜
２０２のエッチングを行なう。ポーラスな膜は逆テーパ
にエッチングされ、アンポーラスな膜は順テーパ状にエ
ッチングされるため、アンポーラスな膜２０２が残され
た領域における絶縁膜の開口パターン２７６は、ポーラ
スな膜に形成される開口パターン２７８の幅に比べて狭
いものとなる。
Ｅ等によりポーラスな膜２０４およびアンポーラスな膜
２０２のエッチングを行なう。ポーラスな膜は逆テーパ
にエッチングされ、アンポーラスな膜は順テーパ状にエ
ッチングされるため、アンポーラスな膜２０２が残され
た領域における絶縁膜の開口パターン２７６は、ポーラ
スな膜に形成される開口パターン２７８の幅に比べて狭
いものとなる。
【０１５８】以下は、実施の形態１と同様にして、２段
リセスエッチングを行なうことで、１段目のリセスエッ
チングを行なう際の開口幅の小さかった開口パターン２
７６に対応する２段リセスのパターンと、開口幅の大き
い２７８のパターンとにそれぞれ対応して２種類の異な
る２段リセス形状を有するＭＥＳＦＥＴを同一のＧａＡ
ｓ基板上に形成することが可能となる。
リセスエッチングを行なうことで、１段目のリセスエッ
チングを行なう際の開口幅の小さかった開口パターン２
７６に対応する２段リセスのパターンと、開口幅の大き
い２７８のパターンとにそれぞれ対応して２種類の異な
る２段リセス形状を有するＭＥＳＦＥＴを同一のＧａＡ
ｓ基板上に形成することが可能となる。
【０１５９】［実施の形態５の変形例１］実施の形態５
においては、まず、アンポーラスな膜をＧａＡｓ基板２
００上に形成した後、所定領域のみを残してエッチング
除去するプロセスとした。
においては、まず、アンポーラスな膜をＧａＡｓ基板２
００上に形成した後、所定領域のみを残してエッチング
除去するプロセスとした。
【０１６０】この最初に堆積する絶縁膜としては、ポー
ラスな膜２０４とし、その後に堆積する膜としてもポー
ラスな膜２０４を用いる構成とすることも可能である。
ラスな膜２０４とし、その後に堆積する膜としてもポー
ラスな膜２０４を用いる構成とすることも可能である。
【０１６１】図３４〜図３６は、このようなプロセスフ
ローの要部を説明するための断面図によるフロー図であ
る。
ローの要部を説明するための断面図によるフロー図であ
る。
【０１６２】まず、ＧａＡｓ基板２００上に、堆積した
ポーラスな膜２０４を、所定領域のみを残してエッチン
グ除去する。
ポーラスな膜２０４を、所定領域のみを残してエッチン
グ除去する。
【０１６３】続いて、図３５を参照して、ＧａＡｓ基板
２００全面にわたって、ポーラスな膜２０４を堆積す
る。これにより、同一基板上において、ポーラスな膜２
０４の厚さが異なる領域が形成されることになる。
２００全面にわたって、ポーラスな膜２０４を堆積す
る。これにより、同一基板上において、ポーラスな膜２
０４の厚さが異なる領域が形成されることになる。
【０１６４】続いて、このポーラスな膜２０４の厚さが
厚い領域および厚さの薄い領域においてそれぞれ開口パ
ターン２７２および２７４を有するレジストマスク２７
０を形成する。
厚い領域および厚さの薄い領域においてそれぞれ開口パ
ターン２７２および２７４を有するレジストマスク２７
０を形成する。
【０１６５】続いて、このレジストマスク２７０をマス
クとしてポーラスな膜２０４のエッチングを行なう。
クとしてポーラスな膜２０４のエッチングを行なう。
【０１６６】このとき、図５および図６において説明し
たとおり、絶縁膜厚が厚い場合は、ポーラスな膜２０４
に形成される開口パターン２８０の開口幅は、ポーラス
な膜２０４の膜厚が薄いところに形成される開口パター
ン２８２の幅よりも大きなものとなる。
たとおり、絶縁膜厚が厚い場合は、ポーラスな膜２０４
に形成される開口パターン２８０の開口幅は、ポーラス
な膜２０４の膜厚が薄いところに形成される開口パター
ン２８２の幅よりも大きなものとなる。
【０１６７】したがって、このポーラスな絶縁膜２０４
をマスクとして１回目のリセスエッチングを行なった
後、実施の形態１と同様にして２段リセス構造を形成す
ることで、開口パターン２８０に対応する領域と開口パ
ターン２８２に対応するそれぞれの領域において、異な
った形状の２段リセスを有するＭＥＳＦＥＴを形成する
ことが可能となる。
をマスクとして１回目のリセスエッチングを行なった
後、実施の形態１と同様にして２段リセス構造を形成す
ることで、開口パターン２８０に対応する領域と開口パ
ターン２８２に対応するそれぞれの領域において、異な
った形状の２段リセスを有するＭＥＳＦＥＴを形成する
ことが可能となる。
【０１６８】すなわち、開口パターン２８０において
は、ゲートエッジから２段目のリセスのエッジまでの距
離が大きいＭＥＳＦＥＴが、開口パターン２８２に対応
しては、ゲート側面端から２段目のリセスエッジまでの
距離が小さいＭＥＳＦＥＴが形成されることになる。
は、ゲートエッジから２段目のリセスのエッジまでの距
離が大きいＭＥＳＦＥＴが、開口パターン２８２に対応
しては、ゲート側面端から２段目のリセスエッジまでの
距離が小さいＭＥＳＦＥＴが形成されることになる。
【０１６９】［実施の形態５の変形例２］図３７〜図３
９は、本発明の実施の形態５の変形例２の製造フローの
要部を断面により示すフロー図である。
９は、本発明の実施の形態５の変形例２の製造フローの
要部を断面により示すフロー図である。
【０１７０】ＧａＡｓ基板２００上に、形成されたポー
ラスな膜２０４を、所定領域のみを残して図３７に示す
ようにエッチング除去する。
ラスな膜２０４を、所定領域のみを残して図３７に示す
ようにエッチング除去する。
【０１７１】続いて、このポーラスな膜２０４上に、基
板全面にわたってアンポーラスな膜２０２を堆積する。
板全面にわたってアンポーラスな膜２０２を堆積する。
【０１７２】このポーラスな膜２０４がある領域および
アンポーラスな膜２０２のみが存在する領域において、
それぞれ開口パターン２７２および２７４を有するレジ
ストマスク２７０を、図３８に示すように形成する。
アンポーラスな膜２０２のみが存在する領域において、
それぞれ開口パターン２７２および２７４を有するレジ
ストマスク２７０を、図３８に示すように形成する。
【０１７３】アンポーラスな膜は順テーパ形状に、ポー
ラスな膜は逆テーパ形状にエッチングされるため、ＲＩ
Ｅエッチングを行なうと、図３９に示すように、ポーラ
スな膜が残された領域に開口するパターン２８４の開口
幅の方が、アンポーラスな膜２０２のみが存在する領域
に開口するパターン２８６の幅よりも大きくなる。
ラスな膜は逆テーパ形状にエッチングされるため、ＲＩ
Ｅエッチングを行なうと、図３９に示すように、ポーラ
スな膜が残された領域に開口するパターン２８４の開口
幅の方が、アンポーラスな膜２０２のみが存在する領域
に開口するパターン２８６の幅よりも大きくなる。
【０１７４】以下は、実施の形態１と同様にして、これ
ら絶縁膜に開口したパターン２８４および２８６をマス
クとして、２段リセスを形成することで、開口パターン
２８４に対応する２段リセス形状を有するＭＥＳＦＥＴ
と、開口パターン２８６に対応する２段リセス形状を有
するＭＥＳＦＥＴを同一のＧａＡｓ基板上に同時に形成
することが可能となる。
ら絶縁膜に開口したパターン２８４および２８６をマス
クとして、２段リセスを形成することで、開口パターン
２８４に対応する２段リセス形状を有するＭＥＳＦＥＴ
と、開口パターン２８６に対応する２段リセス形状を有
するＭＥＳＦＥＴを同一のＧａＡｓ基板上に同時に形成
することが可能となる。
【０１７５】すなわち、開口パターン２８４に対応して
形成されるＭＥＳＦＥＴの方が、ゲート側端部から第２
段目のリセスエッジまでの距離が、領域２８６に形成さ
れるＭＥＳＦＥＴよりも大きなものとなる。
形成されるＭＥＳＦＥＴの方が、ゲート側端部から第２
段目のリセスエッジまでの距離が、領域２８６に形成さ
れるＭＥＳＦＥＴよりも大きなものとなる。
【０１７６】［実施の形態５の変形例３］図４０〜図４
２は、本発明の実施の形態５の変形例３の製造フローの
要部を断面図により示すフロー図である。
２は、本発明の実施の形態５の変形例３の製造フローの
要部を断面図により示すフロー図である。
【０１７７】図４０を参照して、ＧａＡｓ基板２００上
に、アンポーラスな膜２０２を形成した後、所定領域の
みを残してエッチング除去する。
に、アンポーラスな膜２０２を形成した後、所定領域の
みを残してエッチング除去する。
【０１７８】次に、図４１を参照して、ＧａＡｓ基板２
００上に全面にわたりアンポーラスな膜２０２を再び形
成する。
００上に全面にわたりアンポーラスな膜２０２を再び形
成する。
【０１７９】これに応じて、ＧａＡｓ基板上には、アン
ポーラスな膜２０２が厚く堆積された領域と、アンポー
ラスな膜２０２が薄く堆積された領域とが存在すること
になる。
ポーラスな膜２０２が厚く堆積された領域と、アンポー
ラスな膜２０２が薄く堆積された領域とが存在すること
になる。
【０１８０】これら２つの領域にそれぞれ開口パターン
２７２および２７４をそれぞれ有するレジストパターン
２７０を形成する。
２７２および２７４をそれぞれ有するレジストパターン
２７０を形成する。
【０１８１】続いて、このレジストパターン２７０をマ
スクとして、アンポーラスな膜２０２のエッチングを行
なう。
スクとして、アンポーラスな膜２０２のエッチングを行
なう。
【０１８２】このようなエッチングを行なうと、図５お
よび図６において説明したとおり、絶縁膜の厚い領域に
おいては、開口するパターン２９０の幅は、アンポーラ
スな膜２０２の膜厚が薄い領域における開口パターン２
９２の幅よりも狭いものとなる。
よび図６において説明したとおり、絶縁膜の厚い領域に
おいては、開口するパターン２９０の幅は、アンポーラ
スな膜２０２の膜厚が薄い領域における開口パターン２
９２の幅よりも狭いものとなる。
【０１８３】したがって、このような構成とすることに
よっても、同一のＧａＡｓ基板上に同時に２つの異なっ
た形状の２段リセスを有するＭＥＳＦＥＴを形成するこ
とが可能となる。
よっても、同一のＧａＡｓ基板上に同時に２つの異なっ
た形状の２段リセスを有するＭＥＳＦＥＴを形成するこ
とが可能となる。
【０１８４】すなわち、実施の形態５の変形例３におい
ては、アンポーラスな膜２０２の厚さが薄い領域に開口
した開口パターン２９２に対応する２段リセス型ＭＥＳ
ＦＥＴの方が、ゲート端部から２段リセスのエッジまで
の距離が、開口部２９０に対応して設けられたＭＥＳＦ
ＥＴよりも大きなものとなる。
ては、アンポーラスな膜２０２の厚さが薄い領域に開口
した開口パターン２９２に対応する２段リセス型ＭＥＳ
ＦＥＴの方が、ゲート端部から２段リセスのエッジまで
の距離が、開口部２９０に対応して設けられたＭＥＳＦ
ＥＴよりも大きなものとなる。
【０１８５】［実施の形態６］以上の説明においては、
２段目のリセスの中心線は、１段目のリセスの中心線と
一致するＭＥＳＦＥＴを形成する方法について説明して
きた。
２段目のリセスの中心線は、１段目のリセスの中心線と
一致するＭＥＳＦＥＴを形成する方法について説明して
きた。
【０１８６】しかしながら、たとえば高耐圧ＭＥＳＦＥ
Ｔに要求される耐圧条件のうち、最も厳しい耐圧の条件
はゲート・ドレイン間耐圧であって、ゲート・ソース間
の耐圧はそれほど要求されない。
Ｔに要求される耐圧条件のうち、最も厳しい耐圧の条件
はゲート・ドレイン間耐圧であって、ゲート・ソース間
の耐圧はそれほど要求されない。
【０１８７】すなわち、ゲート・ソース間については、
耐圧よりもそのソース抵抗をより低減するために、ゲー
ト側端部のエッジから第１段目のリセスのエッジまでの
距離を小さくすることで、ソース抵抗を小さくすること
が望ましい。
耐圧よりもそのソース抵抗をより低減するために、ゲー
ト側端部のエッジから第１段目のリセスのエッジまでの
距離を小さくすることで、ソース抵抗を小さくすること
が望ましい。
【０１８８】実施の形態６では、このような構成を有す
るＭＥＳＦＥＴ、すなわち、オフセットゲート型の２段
リセス型ＭＥＳＦＥＴの製造方法を提供する。
るＭＥＳＦＥＴ、すなわち、オフセットゲート型の２段
リセス型ＭＥＳＦＥＴの製造方法を提供する。
【０１８９】まず、ＧａＡｓ基板２００上に、アンポー
ラスな膜２０２を堆積した後、所定領域上のアンポーラ
スな膜２０２ａおよび２０２ｂを残してこれ以外の部分
はエッチング除去する。
ラスな膜２０２を堆積した後、所定領域上のアンポーラ
スな膜２０２ａおよび２０２ｂを残してこれ以外の部分
はエッチング除去する。
【０１９０】続いて、このＧａＡｓ基板２００全面にわ
たって、ポーラスな膜２０４を堆積する。
たって、ポーラスな膜２０４を堆積する。
【０１９１】次に、アンポーラスな膜２０２ａのエッジ
とアンポーラスな膜２０２ｂのエッジとの中心から所定
のオフセット量Ｄｏだけずれた位置において開口する開
口パターン３０２を有するレジストパターン３００を形
成する。
とアンポーラスな膜２０２ｂのエッジとの中心から所定
のオフセット量Ｄｏだけずれた位置において開口する開
口パターン３０２を有するレジストパターン３００を形
成する。
【０１９２】次に図４４を参照して、レジスト３００を
マスクとして、ポーラスな膜２０４をＲＩＥによりエッ
チングする。
マスクとして、ポーラスな膜２０４をＲＩＥによりエッ
チングする。
【０１９３】図４４に示すとおり、ポーラスな膜２０４
は、レジストの開口パターン３０２に対して、逆テーパ
形状を有するようにエッチングされる。
は、レジストの開口パターン３０２に対して、逆テーパ
形状を有するようにエッチングされる。
【０１９４】このポーラスな膜２０４に開口した開口パ
ターン３０４をマスクとして、図４５に示すように１回
目のリセスエッチングを行なう。
ターン３０４をマスクとして、図４５に示すように１回
目のリセスエッチングを行なう。
【０１９５】続いて、緩衝フッ酸等のエッチャントによ
りポーラスな膜２０４を、ウエットエッチングにより除
去する。すなわち、図４６に示すとおり、ポーラスな膜
２０４には、サイドエッチングが生じる。
りポーラスな膜２０４を、ウエットエッチングにより除
去する。すなわち、図４６に示すとおり、ポーラスな膜
２０４には、サイドエッチングが生じる。
【０１９６】この結果、ＧａＡｓ基板上には、図４３に
示した工程において形成したアンポーラスな膜２０２ａ
および２０２ｂによる開口パターン３０６が現われるこ
とになる。
示した工程において形成したアンポーラスな膜２０２ａ
および２０２ｂによる開口パターン３０６が現われるこ
とになる。
【０１９７】続いて、図４７に示すように、このアンポ
ーラスな膜２０２ａおよび２０２ｂの開口パターン３０
６をマスクとして、２段目のリセスエッチングを行な
う。
ーラスな膜２０２ａおよび２０２ｂの開口パターン３０
６をマスクとして、２段目のリセスエッチングを行な
う。
【０１９８】このようなエッチングを行なうことで、２
段目のリセスが１段目のリセス内においてオフセットを
有する形状の２段リセス型ＭＥＳＦＥＴを形成すること
が可能となる。
段目のリセスが１段目のリセス内においてオフセットを
有する形状の２段リセス型ＭＥＳＦＥＴを形成すること
が可能となる。
【０１９９】このような構成では、２段リセス型ＭＥＳ
ＦＥＴのソース抵抗の増大を抑制しつつ、ゲートドレイ
ン間の耐圧を大きくすることが可能となる。
ＦＥＴのソース抵抗の増大を抑制しつつ、ゲートドレイ
ン間の耐圧を大きくすることが可能となる。
【０２００】［実施の形態７］図４８は、本発明の実施
の形態７のＭＥＳＦＥＴの平面パターンを示す図であ
る。
の形態７のＭＥＳＦＥＴの平面パターンを示す図であ
る。
【０２０１】実施の形態７のＭＥＳＦＥＴは、ソース電
極４００およびドレイン電極４０２と、ソースおよびド
レイン電極間に形成された２段リセス４０４と、２段リ
セス４０４中に形成されたゲート電極４０６と、ゲート
電極４０６に接続するゲート電極パッド４０８とを備え
る。
極４００およびドレイン電極４０２と、ソースおよびド
レイン電極間に形成された２段リセス４０４と、２段リ
セス４０４中に形成されたゲート電極４０６と、ゲート
電極４０６に接続するゲート電極パッド４０８とを備え
る。
【０２０２】２段リセス４０４のうち、ゲート電極用パ
ッドに近い側のゲート電極に沿う長さｌの領域４０４ａ
は、ゲート側端部から２段リセスのエッジまでの幅ｌｗ
２が大きいのに対し、領域４０４ａ以外の２段リセスの
領域４０４ｂは、ゲート側端部から２段リセスのエッジ
までの距離ｌｗ１が小さくなる構成となっている。
ッドに近い側のゲート電極に沿う長さｌの領域４０４ａ
は、ゲート側端部から２段リセスのエッジまでの幅ｌｗ
２が大きいのに対し、領域４０４ａ以外の２段リセスの
領域４０４ｂは、ゲート側端部から２段リセスのエッジ
までの距離ｌｗ１が小さくなる構成となっている。
【０２０３】すなわち、実施の形態１〜５までにおいて
は、同一基板上の異なるＭＥＳＦＥＴについて、距離ｄ
ｗ１を変化させる製造方法について説明したが、これら
の方法は、同一ＭＥＳＦＥＴのゲート内の異なる領域に
おいて、その距離ｄｗ１を可変とする構成を製造するプ
ロセスに用いることが可能である。
は、同一基板上の異なるＭＥＳＦＥＴについて、距離ｄ
ｗ１を変化させる製造方法について説明したが、これら
の方法は、同一ＭＥＳＦＥＴのゲート内の異なる領域に
おいて、その距離ｄｗ１を可変とする構成を製造するプ
ロセスに用いることが可能である。
【０２０４】このような構成とすることで、等価的に、
ゲート電極用パッドに近い側は、ゲートドレイン間耐圧
およびゲート・ソース間耐圧を向上させることが可能と
なる。
ゲート電極用パッドに近い側は、ゲートドレイン間耐圧
およびゲート・ソース間耐圧を向上させることが可能と
なる。
【０２０５】一般に、ＭＥＳＦＥＴの耐圧破壊は、ゲー
ト電極パッドに近い側の図４８で示した点Ｐの領域で起
こる。図４８に示したように、２段リセスの幅をゲート
電極用パッド４０８に近い領域においてのみ大きくする
ことで、ＭＥＳＦＥＴの点Ｐ近傍の耐圧が向上するた
め、耐圧破壊が起こりにくくなるという効果がある。
ト電極パッドに近い側の図４８で示した点Ｐの領域で起
こる。図４８に示したように、２段リセスの幅をゲート
電極用パッド４０８に近い領域においてのみ大きくする
ことで、ＭＥＳＦＥＴの点Ｐ近傍の耐圧が向上するた
め、耐圧破壊が起こりにくくなるという効果がある。
【０２０６】なお、以上の説明においては、シングルリ
セスまたはゲート側端部から２段リセスのエッジまでの
距離が短いＭＥＳＦＥＴを低雑音増幅器に用いられるＭ
ＥＳＦＥＴとして、ゲート側端部から２段目リセスのエ
ッジまでの距離が大きなＭＥＳＦＥＴを高出力増幅器に
用いられるＭＥＳＦＥＴとして用いる構成について説明
してきた。
セスまたはゲート側端部から２段リセスのエッジまでの
距離が短いＭＥＳＦＥＴを低雑音増幅器に用いられるＭ
ＥＳＦＥＴとして、ゲート側端部から２段目リセスのエ
ッジまでの距離が大きなＭＥＳＦＥＴを高出力増幅器に
用いられるＭＥＳＦＥＴとして用いる構成について説明
してきた。
【０２０７】しかしながら、本発明はこのような場合に
限定されることなく、より一般に、２つの異なった耐圧
およびソース抵抗が要求されるショットキーゲートＦＥ
Ｔを用いる必要があるシステムを同一基板上に形成する
モノリシック型マイクロ波集積回路に対して一般的に適
用することが可能なものである。
限定されることなく、より一般に、２つの異なった耐圧
およびソース抵抗が要求されるショットキーゲートＦＥ
Ｔを用いる必要があるシステムを同一基板上に形成する
モノリシック型マイクロ波集積回路に対して一般的に適
用することが可能なものである。
【０２０８】
【発明の効果】請求項１および２記載のモノリシック型
マイクロ波集積回路装置は、同一半導体基板上に、異な
ったリセス形状を有するＭＥＳＦＥＴが集積化されてい
るので、高耐圧ＦＥＴと低寄生抵抗ＦＥＴとをともに必
要とするシステムを同一基板上に集積化することが可能
となる。
マイクロ波集積回路装置は、同一半導体基板上に、異な
ったリセス形状を有するＭＥＳＦＥＴが集積化されてい
るので、高耐圧ＦＥＴと低寄生抵抗ＦＥＴとをともに必
要とするシステムを同一基板上に集積化することが可能
となる。
【０２０９】請求項３記載のモノリシック型マイクロ波
集積回路装置は、第３のリセスが第２のリセスに対して
オフセットをもって形成されるので、ソース抵抗の増加
を抑制しつつ、ゲート・ドレイン間の耐圧を向上させる
ことが可能である。
集積回路装置は、第３のリセスが第２のリセスに対して
オフセットをもって形成されるので、ソース抵抗の増加
を抑制しつつ、ゲート・ドレイン間の耐圧を向上させる
ことが可能である。
【０２１０】請求項４および５記載のモノリシック型マ
イクロ波集積回路装置は、ヘテロ接合を有するＭＥＳＦ
ＥＴを用いているので、利得や雑音指数等の高周波特性
を向上させることが可能である。
イクロ波集積回路装置は、ヘテロ接合を有するＭＥＳＦ
ＥＴを用いているので、利得や雑音指数等の高周波特性
を向上させることが可能である。
【０２１１】請求項６記載のモノリシック型マイクロ波
集積回路装置は、同一半導体基板上に、異なったリセス
形状を有する２段リセス型ＭＥＳＦＥＴが集積化されて
いるので、高耐圧ＦＥＴと低寄生抵抗ＦＥＴとをともに
必要とするシステムを同一基板上に集積化することが可
能となる。
集積回路装置は、同一半導体基板上に、異なったリセス
形状を有する２段リセス型ＭＥＳＦＥＴが集積化されて
いるので、高耐圧ＦＥＴと低寄生抵抗ＦＥＴとをともに
必要とするシステムを同一基板上に集積化することが可
能となる。
【０２１２】請求項７記載のショットキーゲートＦＥＴ
は、ゲート電極パッド側の２段リセスの幅が広くなって
いるので、より耐圧を向上させることが可能である。
は、ゲート電極パッド側の２段リセスの幅が広くなって
いるので、より耐圧を向上させることが可能である。
【０２１３】請求項８ないし１４記載のモノリシック型
マイクロ波集積回路装置の製造方法は、同一半導体基板
上に、異なったリセス形状を有するＭＥＳＦＥＴが集積
化させることができ、高耐圧ＦＥＴと低寄生抵抗ＦＥＴ
とをともに必要とするシステムを同一基板上に集積化す
ることが可能である。
マイクロ波集積回路装置の製造方法は、同一半導体基板
上に、異なったリセス形状を有するＭＥＳＦＥＴが集積
化させることができ、高耐圧ＦＥＴと低寄生抵抗ＦＥＴ
とをともに必要とするシステムを同一基板上に集積化す
ることが可能である。
【図１】 本発明の実施の形態１のモノリシック型マイ
クロ波集積回路装置１００の構成を示す概略ブロック図
である。
クロ波集積回路装置１００の構成を示す概略ブロック図
である。
【図２】 成膜条件によるエッチングの断面形状の相違
を説明するための断面図である。
を説明するための断面図である。
【図３】 成膜条件によるゲートリセスエッチング用絶
縁膜パターンの形状変化を説明するための断面図であ
る。
縁膜パターンの形状変化を説明するための断面図であ
る。
【図４】 図３に示した絶縁膜マスクによりリセスエッ
チングを行なった場合の形状を示す断面図である。
チングを行なった場合の形状を示す断面図である。
【図５】 絶縁膜厚が厚い場合のリセス形状を示す断面
図である。
図である。
【図６】 絶縁膜厚が薄い場合のリセス形状を示す断面
図である。
図である。
【図７】 本発明の実施の形態１のモノリシック型マイ
クロ波集積回路装置の製造工程の第１工程を示す断面図
である。
クロ波集積回路装置の製造工程の第１工程を示す断面図
である。
【図８】 本発明の実施の形態１のモノリシック型マイ
クロ波集積回路装置の製造工程の第２工程を示す断面図
である。
クロ波集積回路装置の製造工程の第２工程を示す断面図
である。
【図９】 本発明の実施の形態１のモノリシック型マイ
クロ波集積回路装置の製造工程の第３工程を示す断面図
である。
クロ波集積回路装置の製造工程の第３工程を示す断面図
である。
【図１０】 本発明の実施の形態１のモノリシック型マ
イクロ波集積回路装置の製造工程の第４工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第４工程を示す断面
図である。
【図１１】 本発明の実施の形態１のモノリシック型マ
イクロ波集積回路装置の製造工程の第５工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第５工程を示す断面
図である。
【図１２】 本発明の実施の形態１のモノリシック型マ
イクロ波集積回路装置の製造工程の第６工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第６工程を示す断面
図である。
【図１３】 本発明の実施の形態１のモノリシック型マ
イクロ波集積回路装置の製造工程の第７工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第７工程を示す断面
図である。
【図１４】 本発明の実施の形態２のモノリシック型マ
イクロ波集積回路装置の製造工程の第１工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第１工程を示す断面
図である。
【図１５】 本発明の実施の形態２のモノリシック型マ
イクロ波集積回路装置の製造工程の第２工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第２工程を示す断面
図である。
【図１６】 本発明の実施の形態２のモノリシック型マ
イクロ波集積回路装置の製造工程の第３工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第３工程を示す断面
図である。
【図１７】 本発明の実施の形態２のモノリシック型マ
イクロ波集積回路装置の製造工程の第４工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第４工程を示す断面
図である。
【図１８】 本発明の実施の形態２のモノリシック型マ
イクロ波集積回路装置の製造工程の第５工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第５工程を示す断面
図である。
【図１９】 本発明の実施の形態２のモノリシック型マ
イクロ波集積回路装置の製造工程の第６工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第６工程を示す断面
図である。
【図２０】 本発明の実施の形態２のモノリシック型マ
イクロ波集積回路装置の製造工程の第７工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第７工程を示す断面
図である。
【図２１】 本発明の実施の形態３のモノリシック型マ
イクロ波集積回路装置の製造工程の第１工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第１工程を示す断面
図である。
【図２２】 本発明の実施の形態３のモノリシック型マ
イクロ波集積回路装置の製造工程の第２工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第２工程を示す断面
図である。
【図２３】 本発明の実施の形態３のモノリシック型マ
イクロ波集積回路装置の製造工程の第３工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第３工程を示す断面
図である。
【図２４】 本発明の実施の形態３のモノリシック型マ
イクロ波集積回路装置の製造工程の第４工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第４工程を示す断面
図である。
【図２５】 本発明の実施の形態３のモノリシック型マ
イクロ波集積回路装置の製造工程の第５工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第５工程を示す断面
図である。
【図２６】 本発明の実施の形態４のモノリシック型マ
イクロ波集積回路装置の製造工程の第１工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第１工程を示す断面
図である。
【図２７】 本発明の実施の形態４のモノリシック型マ
イクロ波集積回路装置の製造工程の第２工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第２工程を示す断面
図である。
【図２８】 本発明の実施の形態４のモノリシック型マ
イクロ波集積回路装置の製造工程の第３工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第３工程を示す断面
図である。
【図２９】 本発明の実施の形態４のモノリシック型マ
イクロ波集積回路装置の製造工程の第４工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第４工程を示す断面
図である。
【図３０】 本発明の実施の形態４のモノリシック型マ
イクロ波集積回路装置の製造工程の第５工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第５工程を示す断面
図である。
【図３１】 本発明の実施の形態５のモノリシック型マ
イクロ波集積回路装置の製造工程の第１工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第１工程を示す断面
図である。
【図３２】 本発明の実施の形態５のモノリシック型マ
イクロ波集積回路装置の製造工程の第２工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第２工程を示す断面
図である。
【図３３】 本発明の実施の形態５のモノリシック型マ
イクロ波集積回路装置の製造工程の第３工程を示す断面
図である。
イクロ波集積回路装置の製造工程の第３工程を示す断面
図である。
【図３４】 本発明の実施の形態５の変形例１の第１工
程を示す断面図である。
程を示す断面図である。
【図３５】 本発明の実施の形態５の変形例１の第２工
程を示す断面図である。
程を示す断面図である。
【図３６】 本発明の実施の形態５の変形例１の第３工
程を示す断面図である。
程を示す断面図である。
【図３７】 本発明の実施の形態５の変形例２の第１工
程を示す断面図である。
程を示す断面図である。
【図３８】 本発明の実施の形態５の変形例２の第２工
程を示す断面図である。
程を示す断面図である。
【図３９】 本発明の実施の形態５の変形例２の第３工
程を示す断面図である。
程を示す断面図である。
【図４０】 本発明の実施の形態５の変形例３の第１工
程を示す断面図である。
程を示す断面図である。
【図４１】 本発明の実施の形態５の変形例３の第２工
程を示す断面図である。
程を示す断面図である。
【図４２】 本発明の実施の形態５の変形例３の第３工
程を示す断面図である。
程を示す断面図である。
【図４３】 本発明の実施の形態６のＭＥＳＦＥＴの製
造工程の第１工程を示す断面図である。
造工程の第１工程を示す断面図である。
【図４４】 本発明の実施の形態６のＭＥＳＦＥＴの製
造工程の第２工程を示す断面図である。
造工程の第２工程を示す断面図である。
【図４５】 本発明の実施の形態６のＭＥＳＦＥＴの製
造工程の第３工程を示す断面図である。
造工程の第３工程を示す断面図である。
【図４６】 本発明の実施の形態６のＭＥＳＦＥＴの製
造工程の第４工程を示す断面図である。
造工程の第４工程を示す断面図である。
【図４７】 本発明の実施の形態６のＭＥＳＦＥＴの製
造工程の第５工程を示す断面図である。
造工程の第５工程を示す断面図である。
【図４８】 本発明の実施の形態７のＭＥＳＦＥＴの構
成を示す平面図である。
成を示す平面図である。
【図４９】 従来のシングルリセス型ＭＥＳＦＥＴの構
成を示す断面図である。
成を示す断面図である。
【図５０】 従来の２段リセス型ＭＥＳＦＥＴの製造工
程の第１工程を示す断面図である。
程の第１工程を示す断面図である。
【図５１】 従来の２段リセス型ＭＥＳＦＥＴの製造工
程の第２工程を示す断面図である。
程の第２工程を示す断面図である。
【図５２】 従来の２段リセス型ＭＥＳＦＥＴの製造工
程の第３工程を示す断面図である。
程の第３工程を示す断面図である。
【図５３】 従来の２段リセス型ＭＥＳＦＥＴの製造工
程の第４工程を示す断面図である。
程の第４工程を示す断面図である。
【図５４】 従来の２段リセス型ＭＥＳＦＥＴの製造工
程の第５工程を示す断面図である。
程の第５工程を示す断面図である。
１００ モノリシック型マイクロ波集積回路装置、１０
２ 入力パッド、１０４，１１０，１５４ 接地電極、
１０６，１０８ 電源パッド、１２０ バイアスネット
ワーク、１２２ 高出力増幅回路部、１２４ 整合回
路、１３０ 切換スイッチ、１３２ アンテナパッド、
１４０ バイアスネットワーク、１４２低雑音増幅回路
部、１４４ 整合回路、１５２ 出力パッド、１５６，
１５８電源パッド、１６０ アンテナ、２００ ＧａＡ
ｓ基板、２０２ アンポーラスな膜、２０４ ポーラス
な膜、１０００ シングルリセス型ＭＥＳＦＥＴ。
２ 入力パッド、１０４，１１０，１５４ 接地電極、
１０６，１０８ 電源パッド、１２０ バイアスネット
ワーク、１２２ 高出力増幅回路部、１２４ 整合回
路、１３０ 切換スイッチ、１３２ アンテナパッド、
１４０ バイアスネットワーク、１４２低雑音増幅回路
部、１４４ 整合回路、１５２ 出力パッド、１５６，
１５８電源パッド、１６０ アンテナ、２００ ＧａＡ
ｓ基板、２０２ アンポーラスな膜、２０４ ポーラス
な膜、１０００ シングルリセス型ＭＥＳＦＥＴ。
フロントページの続き (72)発明者 住谷 光一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (14)
- 【請求項１】 チップ形状に分離された半導体基板上に
形成されるモノリシック型マイクロ波集積回路装置であ
って、 前記半導体基板の主表面上に成長されたエピタキシャル
層と、 前記エピタキシャル層上に形成される少なくとも１つの
第１のショットキーゲートＦＥＴとを備え、 前記第１のショットキーゲートＦＥＴは、 前記半導体主表面に形成された第１のリセスと、 前記第１のリセス内に形成される第１のゲート電極と、 前記第１のリセスを挟んで互いに対向するソース領域お
よびドレイン領域とを含み、 前記エピタキシャル層上に形成される少なくとも１つの
第２のショットキーゲートＦＥＴをさらに備え、 前記第２のショットキーゲートＦＥＴは、 前記半導体主表面に形成された第２のリセスと、 前記第２のリセス内に形成される第３のリセスと、 前記第３のリセス内に形成される第２のゲート電極と、 前記第２のリセスを挟んで互いに対向するソース領域お
よびドレイン領域とを含み、 前記第２のゲート電極は、前記第３のリセスのエッジか
ら前記ゲート電極側面までの距離として、第１の距離を
有する、モノリシック型マイクロ波集積回路装置。 - 【請求項２】 前記第１のリセス内に設けられ、前記第
１のゲート電極が形成される第４のリセスをさらに備
え、 前記第１のゲート電極は、前記第４のリセスのエッジか
ら前記ゲート電極側面までの距離として、前記第１の距
離よりも小さな第２の距離を有する、請求項１記載のモ
ノリシック型マイクロ波集積回路装置。 - 【請求項３】 前記第２のゲート電極および第３のリセ
スの中心線は、前記第２のリセスの中心線に対して、所
定量のオフセットを有する、請求項１記載のモノリシッ
ク型マイクロ波集積回路装置。 - 【請求項４】 前記エピタキシャル層は、少なくともひ
とつのヘテロ接合を含む、請求項１記載のモノリシック
型マイクロ波集積回路装置。 - 【請求項５】 前記第１のショットキーゲートＦＥＴお
よび前記第２のショットキーゲートＦＥＴは、ＨＥＭＴ
（High Electron Mobility Transistor ）を含む、請求
項４記載のモノリシック型マイクロ波集積回路装置。 - 【請求項６】 前記第１のリセスおよび前記第２のリセ
スは、 前記第１のリセスが形成されべき領域を被覆する第１の
絶縁層と、前記第２のリセスが形成されべき領域を被覆
する第２の絶縁層とを形成するステップと、 レジストパターンをマスクとして、前記第１の絶縁膜層
を順テーパ形状に、前記第２の絶縁膜層を逆テーパ形状
にエッチングするステップと、 前記第１の絶縁層の開口部を含むマスクパターンおよび
前記第２の絶縁層の開口部を含むマスクパターンをそれ
ぞれマスクとして、前記第１および前記第２のリセスを
エッチングするステップとを備えるエッチング方法によ
り形成される、請求項２記載のモノリシック型マイクロ
波集積回路装置。 - 【請求項７】 チップ形状に分離された半導体基板上に
形成されるショットキーゲートＦＥＴであって、 前記半導体主表面に形成された第１のリセスと、 前記第１のリセス内に形成される第２のリセスと、 前記第２のリセス内に形成されるゲート電極とを備え、 前記第２のリセスは、 前記第２のリセスのエッジから前記ゲート電極側面まで
の距離として第１の距離を有する第１の領域と、 前記第２のリセスのエッジから前記ゲート電極側面まで
の距離として前記第１の距離より大きな第２の距離を有
する第２の領域とを含み、 前記ゲート電極と電気的に結合し、前記第１の領域から
前記第２の領域に向かう前記ゲート電極の延長上に延在
するゲート電極パッドと、 前記第１のリセスを挟んで互いに対向するソース領域お
よびドレイン領域とをさらに備える、ショットキーゲー
トＦＥＴ。 - 【請求項８】 半導体基板上に形成される２段リセス型
ショットキーゲートＦＥＴを備えるモノリシック型マイ
クロ波集積回路装置の製造方法であって、 前記２段リセス型ショットキーゲートＦＥＴの第１段目
のリセスが形成されべき領域を被覆する絶縁層を形成す
るステップと、 レジストパターンをマスクとして、前記絶縁膜層を、前
記絶縁層の成膜条件に応じて順テーパ形状および逆テー
パ形状のいずれかにエッチングするステップと、 絶縁層の開口部を含むマスクパターンをマスクとして、
前記第１段目のリセスをエッチングするステップとを備
える、モノリシック型マイクロ波集積回路装置の製造方
法。 - 【請求項９】 前記絶縁層は、シラン（ＳｉＨ４）ガス
とアンモニアガス（ＮＨ３）とを主成分とする混合ガス
を用いたプラズマＣＶＤ法により形成されるシリコン窒
化膜であり、 前記成膜条件は、前記シランガスと前記アンモニアガス
との成分比である、請求項８記載のモノリシック型マイ
クロ波集積回路装置の製造方法。 - 【請求項１０】 半導体基板上に形成され、互いにゲー
ト電極側面から２段目のリセスエッジまでの距離が異な
る第１の２段リセス型ショットキーゲートＦＥＴと第２
の２段リセス型ショットキーゲートＦＥＴとを備えるモ
ノリシック型マイクロ波集積回路装置の製造方法であっ
て、 前記第１の２段リセス型ショットキーゲートＦＥＴの第
１段目の第１のリセスが形成されべき第１の領域を被覆
する第１の絶縁層と、前記第２の２段リセス型ショット
キーゲートＦＥＴの第１段目の第２のリセスが形成され
べき第２の領域を被覆する第２の絶縁層とを形成するス
テップと、 レジストパターンをマスクとして、前記第１の絶縁膜層
を順テーパ形状に、前記第２の絶縁膜層を逆テーパ形状
にエッチングするステップと、 前記第１の絶縁層の開口部を含むマスクパターンおよび
前記第２の絶縁層の開口部を含むマスクパターンをそれ
ぞれマスクとして、前記第１および前記第２のリセスを
エッチングするステップとを備える、モノリシック型マ
イクロ波集積回路装置の製造方法。 - 【請求項１１】 前記第１の絶縁層および前記第２の絶
縁層は、シラン（ＳｉＨ４）ガスとアンモニアガス（Ｎ
Ｈ３）とを主成分とする混合ガスを用いたプラズマＣＶ
Ｄ法により形成されるシリコン窒化膜であり、 前記第１の絶縁層の成膜条件は、前記第２の絶縁層の成
膜条件に比べて、前記アンモニアガスに対する前記シラ
ンガスの成分比が大きい条件である、請求項１０記載の
モノリシック型マイクロ波集積回路装置の製造方法。 - 【請求項１２】 前記第２の絶縁層は、前記半導体基板
主表面全面に形成された前記第１の絶縁層上に堆積され
た後、前記第２の領域以外をエッチング除去することに
より形成され、 前記第２の絶縁膜層を逆テーパ形状にエッチングした後
に、前記第１の絶縁層を、前記第２の絶縁層の開口部を
マスクとして順テーパ形状にエッチングして開口させる
ステップとをさらに備える、請求項１０記載のモノリシ
ック型マイクロ波集積回路装置の製造方法。 - 【請求項１３】 前記第２の領域を被覆する前記第２の
絶縁層は、前記半導体基板主表面の全面に形成された前
記第１の絶縁層に対して、前記第２の領域に選択的にイ
オン注入を行うことにより前記第１の絶縁層を改質する
ことにより形成される、請求項１０記載のモノリシック
型マイクロ波集積回路装置の製造方法。 - 【請求項１４】 前記第１の領域を被覆する第１の絶縁
層は、前記半導体基板上の全面に前記第１の絶縁層を堆
積した後、前記第１の領域以外の前記第１の絶縁層を除
去することにより形成され、 前記第２の領域を被覆する第２の絶縁層は、前記第１の
領域を被覆する第１の絶縁層が形成された後に、前記半
導体基板上に前記第２の絶縁層を堆積することにより形
成される、請求項１０記載のモノリシック型マイクロ波
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030099A JPH11233731A (ja) | 1998-02-12 | 1998-02-12 | ショットキーゲートｆｅｔおよびモノリシック型マイクロ波集積回路装置ならびにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030099A JPH11233731A (ja) | 1998-02-12 | 1998-02-12 | ショットキーゲートｆｅｔおよびモノリシック型マイクロ波集積回路装置ならびにその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233731A true JPH11233731A (ja) | 1999-08-27 |
Family
ID=12294340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10030099A Withdrawn JPH11233731A (ja) | 1998-02-12 | 1998-02-12 | ショットキーゲートｆｅｔおよびモノリシック型マイクロ波集積回路装置ならびにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233731A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278812A (ja) * | 2005-03-30 | 2006-10-12 | Eudyna Devices Inc | 半導体装置およびその製造方法並びにその半導体装置製造用基板およびその製造方法。 |
| CN110120347A (zh) * | 2018-02-05 | 2019-08-13 | 住友电气工业株式会社 | 形成场效应晶体管的方法 |
| JP2019135745A (ja) * | 2018-02-05 | 2019-08-15 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
| JP2019165056A (ja) * | 2018-03-19 | 2019-09-26 | 住友電気工業株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-02-12 JP JP10030099A patent/JPH11233731A/ja not_active Withdrawn
Cited By (6)
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|---|---|---|---|---|
| JP2006278812A (ja) * | 2005-03-30 | 2006-10-12 | Eudyna Devices Inc | 半導体装置およびその製造方法並びにその半導体装置製造用基板およびその製造方法。 |
| US8178900B2 (en) | 2005-03-30 | 2012-05-15 | Eudyna Devices Inc. | Semiconductor device having GaN-based semiconductor layer and select composition ratio insulating film |
| CN110120347A (zh) * | 2018-02-05 | 2019-08-13 | 住友电气工业株式会社 | 形成场效应晶体管的方法 |
| JP2019135745A (ja) * | 2018-02-05 | 2019-08-15 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
| CN110120347B (zh) * | 2018-02-05 | 2023-11-17 | 住友电气工业株式会社 | 形成场效应晶体管的方法 |
| JP2019165056A (ja) * | 2018-03-19 | 2019-09-26 | 住友電気工業株式会社 | 半導体装置の製造方法 |
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