JPH11234094A - トリガ回路 - Google Patents
トリガ回路Info
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- JPH11234094A JPH11234094A JP10029605A JP2960598A JPH11234094A JP H11234094 A JPH11234094 A JP H11234094A JP 10029605 A JP10029605 A JP 10029605A JP 2960598 A JP2960598 A JP 2960598A JP H11234094 A JPH11234094 A JP H11234094A
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- Japan
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- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
Abstract
(57)【要約】
【課題】 外部部品を設けることなく、クロック信号と
非同期でかつ任意パルス幅の入力トリガパルスに基づい
て、所定パルス幅の出力トリガパルスを生成できるトリ
ガ回路を提供する。 【解決手段】 クロック信号と非同期でかつ任意パルス
幅の入力トリガパルスに基づいて、所定パルス幅の出力
トリガパルスを生成するトリガ回路であって、入力トリ
ガパルスをラッチするラッチ回路１と、複数段に縦続接
続されてクロック信号に同期して動作する複数のフリッ
プフロップ回路２，３からなり、ラッチ回路１の出力を
遅延させる遅延回路と、ラッチ回路１の出力と遅延回路
の出力とに基づいて、クロック信号の１周期分以上のパ
ルス幅を有する出力トリガパルスを生成する論理回路
４，５とを備えた。
非同期でかつ任意パルス幅の入力トリガパルスに基づい
て、所定パルス幅の出力トリガパルスを生成できるトリ
ガ回路を提供する。 【解決手段】 クロック信号と非同期でかつ任意パルス
幅の入力トリガパルスに基づいて、所定パルス幅の出力
トリガパルスを生成するトリガ回路であって、入力トリ
ガパルスをラッチするラッチ回路１と、複数段に縦続接
続されてクロック信号に同期して動作する複数のフリッ
プフロップ回路２，３からなり、ラッチ回路１の出力を
遅延させる遅延回路と、ラッチ回路１の出力と遅延回路
の出力とに基づいて、クロック信号の１周期分以上のパ
ルス幅を有する出力トリガパルスを生成する論理回路
４，５とを備えた。
Description
【０００１】
【発明の属する技術分野】本願発明は、クロック信号と
非同期でかつ任意パルス幅の入力トリガパルスに基づい
て、所定パルス幅の出力トリガパルスを生成するトリガ
回路に関する。
非同期でかつ任意パルス幅の入力トリガパルスに基づい
て、所定パルス幅の出力トリガパルスを生成するトリガ
回路に関する。
【０００２】
【従来の技術】たとえばディジタイザなどの測定器にお
いては、クロック信号と非同期でかつ任意パルス幅の入
力トリガパルスに基づいて、所定パルス幅の出力トリガ
パルスを生成するトリガ回路を内蔵している。
いては、クロック信号と非同期でかつ任意パルス幅の入
力トリガパルスに基づいて、所定パルス幅の出力トリガ
パルスを生成するトリガ回路を内蔵している。
【０００３】このような従来のトリガ回路は、図３に示
すように、フリップフロップ回路３１、可変抵抗器ＶＲ
1 、およびキャパシタンスＣ1 を備えたモノマルチバイ
ブレータにより実現されていた。
すように、フリップフロップ回路３１、可変抵抗器ＶＲ
1 、およびキャパシタンスＣ1 を備えたモノマルチバイ
ブレータにより実現されていた。
【０００４】しかし、上記従来のモノマルチバイブレー
タからなるトリガ回路では、可変抵抗器ＶＲ1 やキャパ
シタンスＣ1 などの外部部品が必要であり、これらの調
整作業に多くの時間を要するとともに、動作が不安定に
なり易いという課題があった。さらには、外部部品を接
続するための外部ピンを設置しなければならず、たとえ
ばＦＰＧＡ（field programmable gate array ）などに
内蔵するには不利であるという課題もあった。
タからなるトリガ回路では、可変抵抗器ＶＲ1 やキャパ
シタンスＣ1 などの外部部品が必要であり、これらの調
整作業に多くの時間を要するとともに、動作が不安定に
なり易いという課題があった。さらには、外部部品を接
続するための外部ピンを設置しなければならず、たとえ
ばＦＰＧＡ（field programmable gate array ）などに
内蔵するには不利であるという課題もあった。
【０００５】
【発明の開示】本願発明は、上記した事情のもとで考え
出されたものであって、外部部品を設けることなく、ク
ロック信号と非同期でかつ任意パルス幅の入力トリガパ
ルスに基づいて、所定パルス幅の出力トリガパルスを生
成できるトリガ回路を提供することを、その課題とす
る。
出されたものであって、外部部品を設けることなく、ク
ロック信号と非同期でかつ任意パルス幅の入力トリガパ
ルスに基づいて、所定パルス幅の出力トリガパルスを生
成できるトリガ回路を提供することを、その課題とす
る。
【０００６】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
は、次の技術的手段を講じている。
【０００７】本願発明の第１の側面によれば、クロック
信号と非同期でかつ任意パルス幅の入力トリガパルスに
基づいて、所定パルス幅の出力トリガパルスを生成する
トリガ回路であって、入力トリガパルスをラッチするラ
ッチ回路と、複数段に縦続接続されてクロック信号に同
期して動作する複数のフリップフロップ回路からなり、
ラッチ回路の出力を遅延させる遅延回路と、ラッチ回路
の出力と遅延回路の出力とに基づいて、クロック信号の
１周期分以上のパルス幅を有する出力トリガパルスを生
成する論理回路とを備えたことを特徴とする、トリガ回
路が提供される。
信号と非同期でかつ任意パルス幅の入力トリガパルスに
基づいて、所定パルス幅の出力トリガパルスを生成する
トリガ回路であって、入力トリガパルスをラッチするラ
ッチ回路と、複数段に縦続接続されてクロック信号に同
期して動作する複数のフリップフロップ回路からなり、
ラッチ回路の出力を遅延させる遅延回路と、ラッチ回路
の出力と遅延回路の出力とに基づいて、クロック信号の
１周期分以上のパルス幅を有する出力トリガパルスを生
成する論理回路とを備えたことを特徴とする、トリガ回
路が提供される。
【０００８】好ましい実施の形態によれば、論理回路
は、ラッチ回路の出力と遅延回路の出力との排他的論理
和を出力するＥＸＯＲ回路と、ラッチ回路の出力とＥＸ
ＯＲ回路の出力との論理積を出力するＡＮＤ回路とを有
する。
は、ラッチ回路の出力と遅延回路の出力との排他的論理
和を出力するＥＸＯＲ回路と、ラッチ回路の出力とＥＸ
ＯＲ回路の出力との論理積を出力するＡＮＤ回路とを有
する。
【０００９】本願発明によれば、ラッチ回路により入力
トリガパルスをラッチし、遅延回路によりラッチ回路の
出力を遅延させて、論理回路によりラッチ回路の出力と
遅延回路の出力とに基づいて出力トリガパルスを生成す
るので、外部部品を設けることなく、クロック信号と非
同期でかつ任意パルス幅の入力トリガパルスに基づい
て、所定パルス幅の出力トリガパルスを生成できる。し
たがって、外部部品の調整作業をなくすことができると
ともに、動作の安定化を図ることができ、さらには外部
部品を接続するための外部ピンをなくすことができる。
トリガパルスをラッチし、遅延回路によりラッチ回路の
出力を遅延させて、論理回路によりラッチ回路の出力と
遅延回路の出力とに基づいて出力トリガパルスを生成す
るので、外部部品を設けることなく、クロック信号と非
同期でかつ任意パルス幅の入力トリガパルスに基づい
て、所定パルス幅の出力トリガパルスを生成できる。し
たがって、外部部品の調整作業をなくすことができると
ともに、動作の安定化を図ることができ、さらには外部
部品を接続するための外部ピンをなくすことができる。
【００１０】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００１１】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。
形態を、図面を参照して具体的に説明する。
【００１２】図１は、本願発明に係るトリガ回路の回路
ブロック図であって、このトリガ回路は、フリップフロ
ップ回路１〜３、ＥＸＯＲ回路４、およびＡＮＤ回路５
を備えている。
ブロック図であって、このトリガ回路は、フリップフロ
ップ回路１〜３、ＥＸＯＲ回路４、およびＡＮＤ回路５
を備えている。
【００１３】フリップフロップ回路１は、Ｄフリップフ
ロップからなり、入力端Ｄは電源によりハイレベルに維
持されている。クロック入力端には、外部から端子６を
介して入力トリガパルスが入力され、リセット端ＲＳＴ
には、端子７を介してリセット信号♯ＲＳＴが入力され
る。なお、♯は反転を表す記号である。
ロップからなり、入力端Ｄは電源によりハイレベルに維
持されている。クロック入力端には、外部から端子６を
介して入力トリガパルスが入力され、リセット端ＲＳＴ
には、端子７を介してリセット信号♯ＲＳＴが入力され
る。なお、♯は反転を表す記号である。
【００１４】フリップフロップ回路２は、Ｄフリップフ
ロップからなり、入力端Ｄにはフリップフロップ回路１
の非反転出力端Ｑからの出力が入力され、クロック入力
端には端子８を介してクロック信号ＣＬＫが入力され
る。
ロップからなり、入力端Ｄにはフリップフロップ回路１
の非反転出力端Ｑからの出力が入力され、クロック入力
端には端子８を介してクロック信号ＣＬＫが入力され
る。
【００１５】フリップフロップ回路３は、Ｄフリップフ
ロップからなり、入力端Ｄにはフリップフロップ回路２
の非反転出力端Ｑからの出力が入力され、クロック入力
端には端子８を介してクロック信号ＣＬＫが入力され
る。
ロップからなり、入力端Ｄにはフリップフロップ回路２
の非反転出力端Ｑからの出力が入力され、クロック入力
端には端子８を介してクロック信号ＣＬＫが入力され
る。
【００１６】ＥＸＯＲ回路４は、一方の入力端にフリッ
プフロップ回路１の非反転出力端Ｑからの出力が入力さ
れ、他方の入力端にフリップフロップ回路３の非反転出
力端Ｑからの出力が入力される。
プフロップ回路１の非反転出力端Ｑからの出力が入力さ
れ、他方の入力端にフリップフロップ回路３の非反転出
力端Ｑからの出力が入力される。
【００１７】ＡＮＤ回路５は、一方の入力端にフリップ
フロップ回路１の非反転出力端Ｑからの出力が入力さ
れ、他方の入力端にＥＸＯＲ回路４の出力が入力され
る。ＡＮＤ回路５の出力端は端子９に接続されている。
フロップ回路１の非反転出力端Ｑからの出力が入力さ
れ、他方の入力端にＥＸＯＲ回路４の出力が入力され
る。ＡＮＤ回路５の出力端は端子９に接続されている。
【００１８】すなわち、フリップフロップ回路１は、入
力トリガパルスをラッチするラッチ回路を構成してい
る。フリップフロップ回路２，３は、複数段に縦続接続
されてクロック信号に同期して動作する複数のフリップ
フロップ回路からなり、ラッチ回路の出力を遅延させる
遅延回路を構成している。ＥＸＯＲ回路４およびＡＮＤ
回路５は、ラッチ回路の出力と遅延回路の出力とに基づ
いて、クロック信号の１周期分以上のパルス幅を有する
出力トリガパルスを生成する論理回路を構成している。
力トリガパルスをラッチするラッチ回路を構成してい
る。フリップフロップ回路２，３は、複数段に縦続接続
されてクロック信号に同期して動作する複数のフリップ
フロップ回路からなり、ラッチ回路の出力を遅延させる
遅延回路を構成している。ＥＸＯＲ回路４およびＡＮＤ
回路５は、ラッチ回路の出力と遅延回路の出力とに基づ
いて、クロック信号の１周期分以上のパルス幅を有する
出力トリガパルスを生成する論理回路を構成している。
【００１９】図２は、図１に示すトリガ回路の動作を説
明するためのタイミングチャートであって、このタイミ
ングチャートを参照しながら上記トリガ回路の動作を説
明する。
明するためのタイミングチャートであって、このタイミ
ングチャートを参照しながら上記トリガ回路の動作を説
明する。
【００２０】端子７を介してフリップフロップ回路１の
リセット端ＲＳＴに入力されているリセット信号♯ＲＳ
Ｔがハイレベルのときに、端子６を介してフリップフロ
ップ回路１のクロック入力端に入力されている入力トリ
ガパルスがハイレベルになると、その立上がりエッジに
同期して、フリップフロップ回路１の非反転出力端Ｑか
ら出力される信号がローレベルからハイレベルに反転す
る。
リセット端ＲＳＴに入力されているリセット信号♯ＲＳ
Ｔがハイレベルのときに、端子６を介してフリップフロ
ップ回路１のクロック入力端に入力されている入力トリ
ガパルスがハイレベルになると、その立上がりエッジに
同期して、フリップフロップ回路１の非反転出力端Ｑか
ら出力される信号がローレベルからハイレベルに反転す
る。
【００２１】フリップフロップ回路１の非反転出力端Ｑ
から出力されてフリップフロップ回路２の入力端Ｄに入
力されている信号がハイレベルになると、端子８を介し
てフリップフロップ回路２のクロック入力端に入力され
ているクロック信号ＣＬＫの立上がりエッジに同期し
て、フリップフロップ回路２の非反転出力端Ｑから出力
される信号がローレベルからハイレベルに反転する。
から出力されてフリップフロップ回路２の入力端Ｄに入
力されている信号がハイレベルになると、端子８を介し
てフリップフロップ回路２のクロック入力端に入力され
ているクロック信号ＣＬＫの立上がりエッジに同期し
て、フリップフロップ回路２の非反転出力端Ｑから出力
される信号がローレベルからハイレベルに反転する。
【００２２】フリップフロップ回路２の非反転出力端Ｑ
から出力されてフリップフロップ回路３の入力端Ｄに入
力されている信号がハイレベルになると、端子８を介し
てフリップフロップ回路３のクロック入力端に入力され
ているクロック信号ＣＬＫの立上がりエッジに同期し
て、フリップフロップ回路３の非反転出力端Ｑから出力
される信号がローレベルからハイレベルに反転する。す
なわち、フリップフロップ回路３の非反転出力端Ｑから
出力される信号は、フリップフロップ回路２の非反転出
力端Ｑから出力される信号よりもクロック信号ＣＬＫの
１周期分遅れてハイレベルになる。
から出力されてフリップフロップ回路３の入力端Ｄに入
力されている信号がハイレベルになると、端子８を介し
てフリップフロップ回路３のクロック入力端に入力され
ているクロック信号ＣＬＫの立上がりエッジに同期し
て、フリップフロップ回路３の非反転出力端Ｑから出力
される信号がローレベルからハイレベルに反転する。す
なわち、フリップフロップ回路３の非反転出力端Ｑから
出力される信号は、フリップフロップ回路２の非反転出
力端Ｑから出力される信号よりもクロック信号ＣＬＫの
１周期分遅れてハイレベルになる。
【００２３】フリップフロップ回路３の非反転出力端Ｑ
から出力されてＥＸＯＲ回路４の他方の入力端に入力さ
れている信号がハイレベルになると、ＥＸＯＲ回路４の
出力端から出力されている信号がハイレベルからローレ
ベルに反転する。すなわち、ＥＸＯＲ回路４の出力端か
ら出力される信号は、フリップフロップ回路１の非反転
出力端Ｑから出力される信号がハイレベルになった時点
から、フリップフロップ回路３の非反転出力端Ｑから出
力される信号がハイレベルになった時点までの期間、ハ
イレベルを維持する。
から出力されてＥＸＯＲ回路４の他方の入力端に入力さ
れている信号がハイレベルになると、ＥＸＯＲ回路４の
出力端から出力されている信号がハイレベルからローレ
ベルに反転する。すなわち、ＥＸＯＲ回路４の出力端か
ら出力される信号は、フリップフロップ回路１の非反転
出力端Ｑから出力される信号がハイレベルになった時点
から、フリップフロップ回路３の非反転出力端Ｑから出
力される信号がハイレベルになった時点までの期間、ハ
イレベルを維持する。
【００２４】したがって、フリップフロップ回路１の非
反転出力端Ｑから出力される信号が一方の入力端に入力
され、ＥＸＯＲ回路４の出力端から出力される信号が他
方の入力端に入力されているＡＮＤ回路５は、端子６を
介してフリップフロップ回路１のクロック入力端に入力
されている入力トリガパルスがハイレベルになった時点
から、フリップフロップ回路３の非反転出力端Ｑから出
力される信号がハイレベルになった時点までの期間、ハ
イレベルの出力トリガパルスを端子９に出力する。な
お、出力トリガパルスがハイレベルになる時点は、入力
トリガパルスがハイレベルになった時点よりも、フリッ
プフロップ回路１、ＥＸＯＲ回路４、およびＡＮＤ回路
５の通過ディレイ時間だけ遅延するが、この時間は極め
て微小であり、実用上問題になることはない。
反転出力端Ｑから出力される信号が一方の入力端に入力
され、ＥＸＯＲ回路４の出力端から出力される信号が他
方の入力端に入力されているＡＮＤ回路５は、端子６を
介してフリップフロップ回路１のクロック入力端に入力
されている入力トリガパルスがハイレベルになった時点
から、フリップフロップ回路３の非反転出力端Ｑから出
力される信号がハイレベルになった時点までの期間、ハ
イレベルの出力トリガパルスを端子９に出力する。な
お、出力トリガパルスがハイレベルになる時点は、入力
トリガパルスがハイレベルになった時点よりも、フリッ
プフロップ回路１、ＥＸＯＲ回路４、およびＡＮＤ回路
５の通過ディレイ時間だけ遅延するが、この時間は極め
て微小であり、実用上問題になることはない。
【００２５】端子７を介してフリップフロップ回路１の
リセット端ＲＳＴに入力されているリセット信号♯ＲＳ
Ｔがローレベルになれば、フリップフロップ回路１の非
反転出力端Ｑから出力される信号がローレベルになり、
クロック信号ＣＬＫの立上がりエッジに同期して、フリ
ップフロップ回路２，３の非反転出力端Ｑから出力され
る信号も順次ローレベルになる。
リセット端ＲＳＴに入力されているリセット信号♯ＲＳ
Ｔがローレベルになれば、フリップフロップ回路１の非
反転出力端Ｑから出力される信号がローレベルになり、
クロック信号ＣＬＫの立上がりエッジに同期して、フリ
ップフロップ回路２，３の非反転出力端Ｑから出力され
る信号も順次ローレベルになる。
【００２６】このように、外部から端子６を介して入力
される入力トリガパルスのパルス幅の大小に係わらず、
クロック信号ＣＬＫの１周期分よりも大きく２周期分よ
りも小さいパルス幅の出力トリガパルスを端子９から出
力できる。
される入力トリガパルスのパルス幅の大小に係わらず、
クロック信号ＣＬＫの１周期分よりも大きく２周期分よ
りも小さいパルス幅の出力トリガパルスを端子９から出
力できる。
【００２７】ここで、クロック信号ＣＬＫの周期をＴ
CLK 、出力トリガパルスのパルス幅をＴW 、遅延回路を
構成するフリップフロップ回路２，３の段数をＮとする
と、下記数式１が成立する。本実施形態ではＮ＝２であ
る。
CLK 、出力トリガパルスのパルス幅をＴW 、遅延回路を
構成するフリップフロップ回路２，３の段数をＮとする
と、下記数式１が成立する。本実施形態ではＮ＝２であ
る。
【００２８】
【数１】
【００２９】したがって、入力トリガパルスの入力タイ
ミングに起因する出力トリガパルスのパルス幅ＴW のば
らつきを小さくするには、クロック信号ＣＬＫの周期Ｔ
CLKを十分に小さくすればよい。
ミングに起因する出力トリガパルスのパルス幅ＴW のば
らつきを小さくするには、クロック信号ＣＬＫの周期Ｔ
CLKを十分に小さくすればよい。
【００３０】なお、上記実施形態においては、遅延回路
を構成するフリップフロップ回路２．３を２段に設けた
が、遅延回路を構成するフリップフロップ回路を３段以
上設けてもよく、このフリップフロップ回路の段数によ
り出力トリガパルスのパルス幅ＴW を任意に設定可能で
ある。
を構成するフリップフロップ回路２．３を２段に設けた
が、遅延回路を構成するフリップフロップ回路を３段以
上設けてもよく、このフリップフロップ回路の段数によ
り出力トリガパルスのパルス幅ＴW を任意に設定可能で
ある。
【図１】本願発明に係るトリガ回路の回路ブロック図で
ある。
ある。
【図２】図１に示すトリガ回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】従来のトリガ回路の回路ブロック図である。
１ フリップフロップ回路 ２ フリップフロップ回路 ３ フリップフロップ回路 ４ ＥＸＯＲ回路 ５ ＡＮＤ回路
Claims (2)
- 【請求項１】 クロック信号と非同期でかつ任意パルス
幅の入力トリガパルスに基づいて、所定パルス幅の出力
トリガパルスを生成するトリガ回路であって、 前記入力トリガパルスをラッチするラッチ回路と、 複数段に縦続接続されて前記クロック信号に同期して動
作する複数のフリップフロップ回路からなり、前記ラッ
チ回路の出力を遅延させる遅延回路と、 前記ラッチ回路の出力と前記遅延回路の出力とに基づい
て、前記クロック信号の１周期分以上のパルス幅を有す
る出力トリガパルスを生成する論理回路とを備えたこと
を特徴とする、トリガ回路。 - 【請求項２】 前記論理回路は、 前記ラッチ回路の出力と前記遅延回路の出力との排他的
論理和を出力するＥＸＯＲ回路と、 前記ラッチ回路の出力と前記ＥＸＯＲ回路の出力との論
理積を出力するＡＮＤ回路とを有する、請求項１に記載
のトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02960598A JP3662411B2 (ja) | 1998-02-12 | 1998-02-12 | トリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02960598A JP3662411B2 (ja) | 1998-02-12 | 1998-02-12 | トリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11234094A true JPH11234094A (ja) | 1999-08-27 |
| JP3662411B2 JP3662411B2 (ja) | 2005-06-22 |
Family
ID=12280708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02960598A Expired - Fee Related JP3662411B2 (ja) | 1998-02-12 | 1998-02-12 | トリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3662411B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010277608A (ja) * | 2010-09-01 | 2010-12-09 | Renesas Electronics Corp | クロック制御回路 |
| CN111049504A (zh) * | 2019-11-22 | 2020-04-21 | 深圳市德赛微电子技术有限公司 | 一种脉冲产生电路 |
-
1998
- 1998-02-12 JP JP02960598A patent/JP3662411B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010277608A (ja) * | 2010-09-01 | 2010-12-09 | Renesas Electronics Corp | クロック制御回路 |
| CN111049504A (zh) * | 2019-11-22 | 2020-04-21 | 深圳市德赛微电子技术有限公司 | 一种脉冲产生电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3662411B2 (ja) | 2005-06-22 |
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