JPH11238030A - Ｐｃｉ−ｐｃｉブリッジおよびそのための先入れ先出しメモリ - Google Patents

Abstract

(57)【要約】 【課題】 既存のＢＩＯＳにより確実にサポートされ、
ＤＭＡコントローラとＬＳＩコアとを同一チップ上に設
けたカスタム化ＰＣＩ−ＰＣＩブリッジを提供する。 【解決手段】 カスタム化されたＰＣＩ−ＰＣＩブリッ
ジ４０はタイプ「００」ヘッダを用い、ファンクション
番号を用いて２次ＰＣＩデバイスを識別しコンフィギュ
レーションを可能にする。演算コア、ＰＣＩエージェン
トとともにＶＧＡデバイス５４をサポートするために、
起動時と起動後とでメモリマップを切換える。また２つ
のＰＣＩバス２０、２２が同時に駆動されないようにバ
ス駆動を調停する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はプライマリＰＣＩ
バスと２次ＰＣＩバスとの間のＰＣＩ−ＰＣＩブリッジ
に関し、特に、既存のＢＩＯＳによってサポートされ、
かつＶＧＡデバイスを含む複数のＰＣＩエージェントを
プライマリＰＣＩを介して制御することを可能にするＰ
ＣＩ−ＰＣＩブリッジに関する。

【０００２】

【従来の技術】近年、特にパーソナルコンピュータでは
ＰＣＩ（Peripheral Component Interconnect ）バスの
採用が一般的である。ＰＣＩは米Intel 社が提唱したバ
ス規格であって、米国の業界団体であるPCI Special In
terest Group（ＰＣＩ ＳＩＧ）が仕様を策定し公開し
ている。

【０００３】ＰＣＩバス規格では、ＰＣＩのデータ転送
に参加するデバイスのことを「エージェント」と呼ぶ。
ＰＣＩ規格では、ＣＰＵにより実行されるＢＩＯＳや、
デバイスドライバ等によりこれらエージェントが制御さ
れる。ＰＣＩバス規格では、電源投入時にバスに接続さ
れたデバイスを自動的に感知し、各システムへのメモリ
マップなどシステム環境を整える自動コンフィギュレー
ション機能が提供されている。

【０００４】一方、近年のパーソナルコンピュータの高
性能化に伴い、従来はワークステーションで行なわれて
いた画像処理のプログラムなどをパーソナルコンピュー
タにより実行させることが多くなってきた。そのため
に、パーソナルコンピュータ内のＰＣＩバスを介してそ
のような特定の演算処理を行なうＬＳＩ（半導体集積回
路）をホストＣＰＵに接続することが多くなる。そうし
た場合に、それら集積回路の中に複数個のＰＣＩデバイ
スを実装することが望ましいことがある。そのときに
は、ホストのＰＣＩバスと、付加される装置内のＰＣＩ
バスとの間をインターフェイスする必要が生ずる。この
ようにホストＣＰＵ内のＰＣＩバスをプライマリＰＣＩ
バス、そのＰＣＩバスに接続される回路（アドインボー
ドと呼ばれる）内のＰＣＩバスを２次ＰＣＩバスと呼
ぶ。

【０００５】プライマリＰＣＩバスに、２次ＰＣＩバス
を接続し、２次ＰＣＩバスに複数のＰＣＩエージェント
を接続する場合、ホスト側から各ＰＣＩを個別に制御す
る必要が生ずる。そのために、ＰＣＩ規格ではＰＣＩコ
ンフィギュレーションヘッダと呼ばれるデータを使用す
る。このヘッダにはタイプ「００」と「０１」との２種
類がある。タイプ「００」はホストＣＰＵから見て１つ
のＰＣＩエージェントとして認識されるものであり、Ｐ
ＣＩ−ＰＣＩブリッジについてはタイプ「０１」ヘッダ
が準備されている。

【０００６】

【発明が解決しようとする課題】しかしながら、このタ
イプ「０１」によるＰＣＩ−ＰＣＩブリッジでは、サポ
ートするＢＩＯＳが限られていること、ＤＭＡ（直接メ
モリアクセス）機能を付加することができないこと、２
次ＰＣＩバスを持つ装置内にＬＳＩコアを含ませること
ができないこと、など数々の問題がある。そのためたと
えば、１つの半導体集積回路装置内に画像処理のための
種々の回路を組込み、そのうちの１つがＰＣＩエージェ
ントであるような場合には、タイプ「０１」ヘッダを使
用する不利益が大きかった。また、プライマリＰＣＩバ
スと２次ＰＣＩバスとを介したデータ転送は安定して行
なわれなければならず、しかも高速である必要がある。
この時、一般にプライマリバスと２次バスとでは２次バ
スの方が高速である。そのためこの間のデータ転送には
ＦＩＦＯ（先入れ先出しメモリ）を用いるが、仕様変更
等があるとＦＩＦＯの設計変更を行なう必要が生じ、全
体の設計に要する時間が長期化するという問題がある。

【０００７】さらにまた、たとえば起動時のトラブルの
表示の際には、ＶＧＡデバイスを用いた表示が必要とさ
れるなど、既存のＶＧＡデバイスとの互換性を確保する
ことが有利である。一方で、前述したグラフィック処理
を行なうためのアドインボードを用いて、たとえば起動
時のエラーメッセージの表示などを行なうことも不可能
ではないが、そのための処理は既存のＶＧＡデバイスを
用いた場合と比較して複雑である。したがってＶＧＡデ
バイスも含めて２次ＰＣＩバスに接続しておき、必要に
応じてこれらを切換えることができれば好ましい。この
ようなことはタイプ「０１」ヘッダのＰＣＩ−ＰＣＩブ
リッジで行なうことは困難なことであった。

【０００８】それゆえにこの発明の目的は、タイプ「０
１」ヘッダを用いずに、２次ＰＣＩバスを持つ半導体集
積回路装置をプライマリＰＣＩバスに接続し、かつ個別
のＰＣＩエージェントを独立に制御できるＰＣＩ−ＰＣ
Ｉブリッジを提供することである。

【０００９】この発明の他の目的は、ＶＧＡデバイスを
ＰＣＩエージェントとともに含んだ、２次ＰＣＩバスと
プライマリＰＣＩバスとの間を接続可能なＰＣＩ−ＰＣ
Ｉブリッジを提供することである。

【００１０】この発明の他の目的は、起動時のエラーメ
ッセージの表示を、既存のＶＧＡデバイスを用いて容易
に行なうことができるＰＣＩ−ＰＣＩブリッジを提供す
ることである。

【００１１】この発明のさらに他の目的は、ＤＭＡ転送
を可能とするＰＣＩ−ＰＣＩブリッジを提供することで
ある。

【００１２】この発明のさらに追加の目的は、主記憶
と、２次ＰＣＩバス上のＰＣＩエージェントまたは特定
の演算を行なう演算回路との間でのデータ転送を高速で
行なうことができるＰＣＩ−ＰＣＩブリッジを提供する
ことである。

【００１３】この発明のさらに追加の目的は、ＰＣＩブ
リッジで用いられ、ＰＣＩ−ＰＣＩブリッジの設計を容
易にすることができるＦＩＦＯを提供することである。

【００１４】

【課題を解決するための手段】請求項１に記載の発明に
かかるＰＣＩ−ＰＣＩブリッジは、プライマリＰＣＩバ
スと、２次ＰＣＩバスとに接続されるＰＣＩ−ＰＣＩブ
リッジであって、２次ＰＣＩバスとプライマリＰＣＩバ
スとを接続し、その間のデータ転送を制御するための接
続手段を含む。接続手段は、タイプ「００」のコンフィ
ギュレーションヘッダを有し、かつコンフィギュレーシ
ョン時に、デバイスドライバからのコンフィギュレーシ
ョンコマンドのファンクション番号フィールドの値に基
づいて、２次ＰＣＩバス上の複数個のＰＣＩエージェン
トを識別してコンフィギュレーションを実行させるため
の手段を含む。

【００１５】タイプ「００」のヘッダを使用するので、
このＰＣＩ−ＰＣＩブリッジはＢＩＯＳにより確実にサ
ポートされる。また、ＢＩＯＳからＰＣＩ−ＰＣＩブリ
ッジとは認識されないが、コンフィギュレーションヘッ
ダのファンクション番号フィールドを用いて、２次ＰＣ
Ｉバス上の複数個のＰＣＩエージェントを識別して個々
にコンフィギュレーションでき、デバイスドライバによ
り２次ＰＣＩバス上のエージェントを柔軟に制御するこ
とができる。

【００１６】請求項２に記載の発明にかかるＰＣＩ−Ｐ
ＣＩブリッジは、請求項１に記載の発明の構成に加え
て、複数個のＰＣＩエージェントは、ＶＧＡデバイス
と、他のＰＣＩエージェントとを含む。接続手段は、Ｖ
ＧＡデバイスのためのメモリマップのみがアクティブな
第１のモードと、ＶＧＡ以外のＰＣＩエージェントがア
クティブな第２のモードとの２つのうちの１つを選択し
て動作することが可能である。

【００１７】ＶＧＡデバイスのみが動作可能な第１のモ
ードと、ＶＧＡ以外のＰＣＩエージェントが動作可能な
第２のモードとを切り換えて使用することができるの
で、ＶＧＡを用いる、従来のＤＯＳ上で動作するプログ
ラムと、ＰＣＩエージェントによる新規な作業とを共に
実行することができる。

【００１８】請求項３に記載の発明にかかるＰＣＩ−Ｐ
ＣＩブリッジは、請求項２に記載の発明の構成に加え
て、接続手段は、起動時には第１のモードで起動し、プ
ライマリＰＣＩバスに接続された処理手段上で動作する
デバイスドライバによって第２のモードに切換えられ
る。

【００１９】起動時にＶＧＡのためのメモリマップのみ
がアクティブな第１のモードで立ち上がるので、たとえ
ばエラーメッセージの表示などをＶＧＡを用いて容易に
行なうことができる。また一旦デバイスドライバが動作
し始めると第２のモードに切換られるので、ＰＣＩデバ
イスを用いた処理を円滑に実行開始できる。

【００２０】請求項４に記載の発明にかかるＰＣＩ−Ｐ
ＣＩブリッジは、請求項１に記載の発明の構成に加え
て、プライマリＰＣＩバスおよび２次ＰＣＩバスとデー
タ転送が可能で、特定の演算処理を行なうための演算手
段をさらに含む。接続手段は、プライマリＰＣＩバスお
よび２次バスと演算手段との間のデータの送受を管理す
る。

【００２１】演算手段をＰＣＩ−ＰＣＩブリッジ上に含
むことにより、ホストＣＰＵに対して強力なサービスを
提供できる。特に、グラフィック処理のように計算量が
多い場合、そのための専用の演算手段を設けることでホ
ストＣＰＵの負荷を減じることができる。

【００２２】請求項５に記載の発明にかかるＰＣＩ−Ｐ
ＣＩブリッジは、請求項１〜４のいずれかに記載の発明
の構成に加えて、デバイスドライバによって主記憶から
の直接データ転送がトリガされたことに応答して、以後
の指定されたデータ転送をデバイスドライバの介在なく
行ない、かつ転送されるべきデータブロックの末尾に付
されたリンクリストに応答して、リンクリストにより新
たに定められるデータ転送をデバイスドライバの介在な
く行なうためのオンザフライ直接データ転送手段をさら
に含む。

【００２３】最初のＤＭＡ転送のセットアップさえ終わ
れば、以後はオンザフライでＤＭＡ転送のコンフィギュ
レーションが行なわれ、次のＤＭＡ転送が自動的に行な
われるので、主記憶から他へのデータ転送において、ホ
スト（デバイスドライバ）のオーバヘッドが少なく、効
率的なデータ転送を行なうことができる。

【００２４】請求項６に記載の発明にかかるＰＣＩ−Ｐ
ＣＩブリッジは、請求項５に記載の発明の構成に加え
て、接続手段は、プライマリＰＣＩバス上のＰＣＩエー
ジェントおよび２次ＰＣＩバス上のエージェントからの
バス要求に応答し、プライマリＰＣＩバスと２次ＰＣＩ
バスとの双方が同時に駆動されないよう、プライマリＰ
ＣＩバスと２次ＰＣＩバスとの駆動許可を調停制御する
ための状態機械を含む。

【００２５】プライマリＰＣＩバスと２次ＰＣＩバスと
が同時にスイッチすると、それらによるＰＣＩ−ＰＣＩ
ブリッジの動作電圧の変動によって、ＰＣＩ−ＰＣＩブ
リッッジが誤動作をする危険がある。しかし、状態機械
によってこれら二つのバスが同時には駆動されないよう
にバスの駆動許可を調停するので、こうしたおそれは少
なくなる。

【００２６】請求項７に記載の発明にかかるＰＣＩ−Ｐ
ＣＩブリッジは、請求項６に記載の発明の構成に加え
て、状態機械が、２次ＰＣＩバスと同じクロックドメイ
ンで動作する。

【００２７】２次ＰＣＩバスに対するデータ転送が主に
行なわれる場合、ＳＳＯが２次ＰＣＩバスと同じクロッ
クドメインで動作すると、そうでない場合と比較して効
率的なデータ転送が可能になる。

【００２８】請求項８に記載の発明にかかるＰＣＩ−Ｐ
ＣＩブリッジは、請求項６または７に記載の発明の構成
に加えて、状態機械は、所定量のデータ転送が終了する
ごとに状態を遷移すべきか否かを判定し、判定結果に従
って状態を遷移させる。

【００２９】全てのデータソースからのデータ転送が公
平に行なわれるために、状態機械による状態遷移を、一
定の期間ごとに行なわせるようにすることが望ましい。
一定期間ごとに状態機械の状態が遷移することにより、
全てのデータソースからのデータ転送が同様の効率で行
なわれる。

【００３０】請求項９に記載の発明にかかるＰＣＩ−Ｐ
ＣＩブリッジは、請求項８に記載の発明の構成に加え
て、状態機械は、特定の状態にあるときは、状態を遷移
すべきか否かの判定までに転送されるデータ量を、他の
状態にあるときよりも多く設定することが可能である。

【００３１】ある種のデータ転送では、何回かに分けて
データ転送を行なうと、たとえば同期ペナルティにより
データ転送の効率が低下する。これは、装置全体のパフ
ォーマンスの低下をもたらす。そのため、このようなデ
ータ転送では、状態機械の状態が遷移するまでに行なえ
るデータ転送の量を、他の場合と比較して多くする。こ
うすることでデータ転送を分けるときのパフォーマンス
の低下を避けることができ、装置全体のパフォーマンス
が向上する。

【００３２】請求項１０に記載の発明にかかるＰＣＩ−
ＰＣＩブリッジは、請求項５〜９のいずれかに記載の発
明の構成に加えて、オンザフライ直接データ転送手段
が、自己によるデータ転送の持続期間を制御するように
状態機械を設定可能である。

【００３３】オンザフライ直接データ転送手段によるデ
ータ転送も、分割することにより効率が低下することが
ある。そこで、たとえば転送データ量が多い場合にはデ
ータ転送の持続期間を長く、そうでない場合には比較的
短く設定できるように状態の遷移を柔軟に制御できるよ
うにすることで、装置全体としてのパフォーマンスが向
上する。

【００３４】請求項１１に記載の発明にかかる先入れ先
出しメモリは、異なるクロック周波数で動作する要素間
でのデータの転送をインターフェイスする先入れ先出し
メモリであって、書込ポートのための書込状態機械と、
読出ポートのための読出状態機械と、書込状態機械と読
出状態機械との間に並列に配置された複数個のメモリバ
ンクとを含む。

【００３５】書込状態機械と、読出状態機械との間に並
列に配置するメモリバンクの数によって、先入れ先出し
メモリの大きさを容易に変更できる。先入れ先出しメモ
リをこのように構成することで、たとえばハードウェア
記述言語などによる設計では、先入れ先出しメモリの大
きさを、配置されるメモリバンクの数という一つのパラ
メータに還元することができる。そのため仕様変更や、
突然の設計変更があっても容易に先入れ先出しメモリの
設計を修正することができ、装置の開発期間を短くする
ことができる。

【００３６】請求項１２に記載の発明にかかるＰＣＩ−
ＰＣＩブリッジは、請求項１１に記載のＦＩＦＯを用い
た、請求項５〜９のいずれかに記載のＰＣＩ−ＰＣＩブ
リッジである。

【００３７】このＰＣＩ−ＰＣＩブリッジでは、データ
転送を高速に、効率よく行なえる上、データの転送の際
に用いられる先入れ先出しメモリの大きさを容易に変更
できるため、仕様変更や、突然の設計変更があってもＰ
ＣＩ−ＰＣＩブリッジの設計を簡単に修正することがで
き、装置の開発期間を短くすることができる。

【００３８】

【発明の実施の形態】以下、グラフィックプロセッサに
組み込まれたＰＣＩ−ＰＣＩブリッジを使いアドインボ
ードとして実現した実施の形態について説明する。

【００３９】［全体構成］図１を参照して、この発明に
係るＰＣＩ−ＰＣＩブリッジの一実施の形態に係るＰＣ
Ｉ−ＰＣＩブリッジ４０は、アドインボード２４上に実
装され、プライマリＰＣＩバス２０に接続されている。
プライマリＰＣＩバス２０にはマザーボード２２が接続
されている。このマザーボード２２上のプロセッサ３２
で実行されるＢＩＯＳやデバイスドライバなどによって
アドインボード２４上の各回路が制御される。

【００４０】マザーボード２２は、プロセッサ３２、キ
ャッシュ３４、メモリ３８、ならびにプロセッサ３２、
メモリ３８およびプライマリＰＣＩバス２０の間のデー
タ転送を制御するチップセット３６を含む。

【００４１】アドインボード２４は、ＰＣＩ−ＰＣＴブ
リッジ４０によってプライマリＰＣＩバス２０と接続さ
れる２次ＰＣＩバス４６と、２次ＰＣＩバス４６にそれ
ぞれ接続されたグラフィックレンダリングのためのＲＣ
（レンダリングコントローラ）４８、２種類のデバイス
５０および５２、およびＶＧＡデバイス５４とを含んで
いる。ＰＣＩ−ＰＣＩブリッジ４０は、画像処理のうち
幾何学的演算を行なうためのＧＥ（Geometric Engine）
コア４４と、プライマリＰＣＩバス２０、２次ＰＣＩバ
ス４６およびＧＥコア４４の間のデータ転送をインター
フェイスするためのブリッジ部４２とを含む。なお、Ｐ
ＣＩデバイスの構成例がこの実施の形態の装置で示した
ものに限定されないのはもちろんである。

【００４２】図２を参照して、ＰＣＩ−ＰＣＩブリッジ
４０をさらに詳細に説明すると、ＰＣＩ−ＰＣＩブリッ
ジ４０はブリッジ部４２とＧＥコア４４との間のコアＩ
／Ｏ６６と、ブリッジ部４２とプライマリＰＣＩバス２
０との間のプライマリＩ／Ｏ６２と、ブリッジ部４２と
２次ＰＣＩバス４６との間の２次Ｉ／Ｏ６４とを含んで
いる。ＧＥコア４４により、画像処理の強力なサポート
が得られ、プロセッサ３２の負荷が軽減される。

【００４３】プライマリＩ／Ｏ６２は、ターゲットＦＳ
Ｍ（有限状態機械）７２およびマスタＦＳＭ７４を含
む。また２次Ｉ／Ｏ６４は２次ＰＣＩバス４６との間の
入出力を制御するマスタＦＳＭ７６を含む。２次Ｉ／Ｏ
６４は、後述するようにプライマリＰＣＩバス２０と２
次ＰＣＩバス４６との動作を制御する状態機械である図
示しないＳＳＯ（Simultaneous Switching Outputs）を
含んでいる。

【００４４】ブリッジ部４２は、プライマリＩ／Ｏ６２
と２次Ｉ／Ｏ６４の間のＦＩＦＯ８０と、それぞれプラ
イマリＩ／Ｏ６２とＧＥコア４４との間、２次Ｉ／Ｏ６
４とＧＥコア４４との間に設けられたＦＩＦＯ８４およ
び８６とを含んでいる。

【００４５】この実施の形態のアドインボード２４で
は、ＰＣＩバス規格のコンフィギュレーション領域ヘッ
ダのうち、タイプ「００」ヘッダを用いており、全ての
ＢＩＯＳで確実にサポートされる。この場合タイプ「０
１」コンフィギュレーション領域による時のようなＰＣ
Ｉ−ＰＣＩブリッジのためのＢＩＯＳによるサポートが
ないため、以下に述べるように本実施の形態では特別な
方法を用いている。

【００４６】タイプ「００」ヘッダを用いているので、
アドインボード２４内のコンフィギュレーション領域
は、このブリッジのチップを表わしているだけである。
その中に含まれる各ＰＣＩエージェントなどはプロセッ
サ３２で実行されるＢＩＯＳから見ることはできない。
したがって起動時にＢＩＯＳの一部でありコンフィギュ
レーションのための情報を取得するＰＯＳＴルーチン実
行時に、アドインボード２４内の各ＰＣＩエージェント
やＶＧＡなどはメモリ空間をＢＩＯＳに対して要求する
ことができない。したがってこの実施の形態のアドイン
ボード２４では、ＰＣＩ−ＰＣＩブリッジ４０がそれら
ＰＣＩエージェントなどに代わってメモリ領域を要求す
る。ここでこの実施の形態のアドインボード２４ではＶ
ＧＡデバイス５４が備えられているため、起動時にはこ
れ以外にメモリ領域の管理について問題があるが、それ
については後述する。

【００４７】一意のＩＤを与えるＩＤレジスタ（ベンダ
／デバイスおよびリビジョンＩＤなど）以外のすべての
レジスタは、プライマリＰＣＩバスを介してアドインボ
ード２４がどのように見えるかを表わしている。たとえ
ばレジスタ０４ｈのステータス／コマンドビットはプラ
イマリＰＣＩバス上でのアドインボードの動作を決定す
る。ブリッジ内のコンフィギュレーション領域のレジス
タ０４ｈのビット［１］によってメモリサイクルがディ
スエーブルされている場合、コンフィギュレーションの
設定によればメモリサイクルを得ることができるような
場合であっても、２次ＰＣＩバス上のデバイスにはデー
タは転送されない。

【００４８】初期化／リセット直後にはアドインボード
はディスエーブル状態である。ＰＯＳＴルーチンの間
に、ＢＩＯＳによってブリッジ自体に対しメモリ空間が
割当てられる。このときの割当てはブリッジのコンフィ
ギュレーション領域のレジスタ１０ｈの値を参照して行
なわれる。このメモリ空間の割当て要求はアドインボー
ドを代表してＰＣＩ−ＰＣＩブリッジ４０が行なうもの
である。ＢＩＯＳはこの空間をＰＣＩ−ＰＣＩブリッジ
４０に対して割当てるが、この領域内をどのように区分
するかについては関与しない。領域をどのように分割す
るかは、ＰＣＩ−ＰＣＩブリッジ４０とプロセッサ３２
上で動作する、デバイスドライバとによってのみ決定さ
れる。

【００４９】この実施の形態のＰＣＩ−ＰＣＩブリッジ
ではタイプ「０１」ヘッダを使用していないので、ＢＩ
ＯＳは２次ＰＣＩバスの存在を関知しない。したがって
この場合、ＢＩＯＳに代わってデバイスドライバが２次
ＰＣＩバス上のデバイスを初期化し、コンフィギュアし
なければならない。その作業として第１に挙げられるの
は、ベースアドレスレジスタ（ＢＡＲ）の設定である。
これは、各デバイスに割当てられるメモリ空間のオフセ
ットを表わす。各デバイスへのメモリ空間がそれらに対
して割当てられているわけではないので、「メモリ読出
／書込」コマンドを用いてはこれらにアクセスすること
ができない。しかしデバイスドライバは、特別な「コン
フィギュレーション読出／書込」コマンド（以下に説明
する）を用いてこれらデバイスのコンフィギュレーショ
ン領域にアクセスすることができる。

【００５０】ブリッジのコンフィギュレーション領域の
レジスタ１０ｈ内にＢＩＯＳが書込んだこの値に基づい
て、デバイスドライバがメモリマップに従い２次ＰＣＩ
バスに接続されているデバイスのベースアドレスを割当
てる。したがってデバイスドライバは、２次ＰＣＩバス
上の各デバイスのコンフィギュレーション領域のレジス
タ１０ｈにそれぞれ対応の値を書込まなければならな
い。

【００５１】ＰＣＩ仕様書（リビジョン２．１）に記載
されているコンフィギュレーション機構♯１は、ホスト
ブリッジを介してコンフィギュレーションサイクルを生
成するために２つのＤＷｏｒｄ（ＤＷｏｒｄとは２つの
１６ビットワードを指す）Ｉ／Ｏロケーションを用い
る。１番目のＤＷｏｒｄロケーション（ＣＦ８ｈ）は
「ＣＯＮＦＩＧ＿ＡＤＤＲＥＳＳ」と呼ばれるＲ／Ｗレ
ジスタを指す。このレジスタ９０のフォーマットを図３
に示す。

【００５２】図３を参照してこのレジスタ９０は、ター
ゲットのコンフィギュレーション領域のレジスタ番号
（ビット［７：２］）およびファンクション番号（ビッ
ト［１０：８］）を含んでいる。タイプ「００」ヘッダ
を用いているため、このブリッジはマルチファンクショ
ンのデバイスとはみなされておらず、ファンクション番
号の３ビットはＢＩＯＳによっては使用されない。その
ためデバイスドライバはこの３ビットを自由に使用する
ことができる。この３ビットを用いてターゲットのコン
フィギュレーション領域を決定するが、その態様を図４
に表形式で示す。

【００５３】図４において「ＡＤ」はアドレス・デバイ
スバス上のデータを指す。「Destination 」は宛先を指
す。また図４の最も右側の欄は、この宛先に対応するタ
ーゲットとなるデバイス例を示す。図４に示す例のう
ち、ＶＧＡデバイスが存在する場合には必ずこのファン
クション番号が割当てられる。しかしそれ以外のデバイ
スに対する経路制御はシステム設計により任意に定めら
れる。

【００５４】ブリッジのコンフィギュレーション領域は
ファンクション番号を０００ｂ（または暗黙値である１
０１ｂ、１１０ｂ、１１１ｂ）に設定することにより直
接にかつレイテンシなくアクセスすることができる。た
とえばデバイス１（Ｄｅｖ＿１）をアクセスする場合に
はファンクション番号は００１ｂに設定しなければなら
ない。プライマリＰＣＩバス上においてブリッジにより
コンフィギュレーションサイクルが生成され取得され
る。なぜならばこのとき′ＩＤＳＥＬ′が活性化される
ためである。

【００５５】この信号はいわゆるチップセレクト信号に
相当するものであって、コンフィギュレーションを行な
うデバイスを選択するためのものである。このアドレス
は、ブリッジ部４２内のプライマリＦＳＭ（Finite Sta
te Machine: 有限状態マシン）により分析される。ファ
ンクション番号ビットに「１００ｂ」があった場合ブリ
ッジ内の′Bridge Data Path′（図２においてプライマ
リＩ／Ｏ６２と２次Ｉ／Ｏ６４とを結んでいる）を使用
してこのサイクルがＰＣＩ−ＰＣＩブリッジ内の２次Ｆ
ＳＭに伝搬される。図４の表に従って、対応する′Ｓ＿
Ａ＿Ｄ′（２次アドレス・データ）ラインが活性化さ
れ、２次ＰＣＩバス上にこの伝搬されたコンフィギュレ
ーションサイクルが生成される。この場合ファンクショ
ン番号は０００ｂにリセットされる。

【００５６】［ＶＧＡ］ＶＧＡはＤＯＳ互換の、固定さ
れたメモリ領域（Ａ００００−ＢＦＦＦＦｈ）と、固定
されたＩ／Ｏポート群（３Ｂ０−３ＢＢ、３Ｃ０−３Ｄ
Ｆｈ）とを有している。しかしＰＣＩバス上のＶＧＡデ
バイスはまた、メモリおよびＩ／Ｏ領域に関しリロケー
ト可能となっている。

【００５７】システム内に複数のＶＧＡデバイスが存在
する場合、それらＶＧＡデバイスは同一のメモリおよび
Ｉ／Ｏ領域を共有することができない。そのためＢＩＯ
ＳはこれらＶＧＡデバイスをイネーブルする前に必要に
応じて各メモリ領域をリロケートする。すべてのＰＣＩ
デバイスはコンフリクトを避けるために、ＰＯＳＴルー
チンが終了するまでは、起動時にはメモリおよびＩ／Ｏ
領域をディスエーブルさせておく必要がある。

【００５８】本実施の形態のＰＣＩ−ＰＣＩブリッジは
ＤＯＳ互換のメモリ領域とリロケートされたメモリ領域
との双方をサポートしている。しかしここでサポートさ
れているのは、下位６４ＫＢおよび特定のアドレス内で
のＤＯＳ互換のデフォルトのＩ／Ｏ領域とそのリロケー
トされたものだけである。

【００５９】このＰＣＩ−ＰＣＩブリッジではタイプ
「００」ヘッダを用いている。そのため２次ＰＣＩバス
上のデバイスはＢＩＯＳから見ることができない。２次
ＰＣＩバス上にＶＧＡデバイスが存在している場合、し
たがってＰＯＳＴルーチン実行時にＢＩＯＳに対してＶ
ＧＡデバイスが存在していることを示さなければならな
い。

【００６０】ここでこの実施の形態のＰＣＩ−ＰＣＩブ
リッジは、２次ＰＣＩバス上にＶＧＡデバイスが存在し
ているかどうかを予め知っておく必要がある。この情報
は、たとえば図５に示されるように或る特定のピンに対
して与えられるストラップ信号により設定される。この
信号はたとえばディップスイッチのようなもので与えら
れるものであって、２次ＰＣＩブリッジに接続されるデ
バイスがＶＧＡデバイスを含むか否かに従って１回だけ
設定されるものである。図５に示す例では、このピンに
与えられる信号が０ｂである場合にはＶＧＡデバイスが
存在していないことを、１ｂである場合にはＶＧＡデバ
イスが存在していることを、それぞれ示す。

【００６１】このストラップ信号の値が「オン」である
場合、すなわちピン上の値が１ｂである場合には、コン
フィギュレーション領域内のＶＧＡに関するレジスタに
ついては、ＰＣＩ−ＰＣＩブリッジによってシャドーさ
れなければならない。この場合の「シャドー」とは、簡
単に言えば複製を保持しておくということである。すな
わちこの場合、デフォルトのレジスタに加えてＶＧＡに
関するアクセス専用のレジスタもＰＣＩ−ＰＣＩブリッ
ジ内に用意されることになる。ストラップ信号の値に応
じて、ＰＣＩ−ＰＣＩブリッジのコンフィギュレーショ
ン領域に対する読出／書込アクセスに対し、デフォルト
のレジスタとＶＧＡ専用レジスタとのいずれかが選択さ
れる。

【００６２】シャドーされるレジスタとしてはコマンド
レジスタ［０４ｈ］、アドインボードメモリベースアド
レスレジスタ［１０ｈ］、および拡張ＲＯＭベースアド
レスレジスタ［３０ｈ］がある。

【００６３】図６を参照して、ＰＣＩ−ＰＣＩブリッジ
４０内には、ＶＧＡデバイス５４のレジスタ０４ｈのコ
ピーが保持されている。ストラップ信号がオンのとき、
コンフィギュレーション読出アクセスのときには図６に
示されるようにＶＧＡデバイス５４のレジスタ０４ｈか
らでなく、ＰＣＩ−ＰＣＩブリッジ４０のレジスタ０４
ｈに対応する複製からその値が読出される。また書込の
ときには、図７に示されるようにＰＣＩ−ＰＣＩブリッ
ジ４０の複製レジスタに書込が行なわれるとともに、Ｐ
ＣＩ−ＰＣＩブリッジ４０内でこのサイクルに対するマ
スクが行なわれ、２次ＰＣＩバス４６を介してＶＧＡデ
バイス５４のコンフィギュレーション領域内のレジスタ
０４ｈに対して書込が行なわれる。

【００６４】したがって、ＶＧＡデバイスのコンフィギ
ュレーション領域のうちの主要なレジスタについては、
ＰＯＳＴの間に必要に応じて初期化が行なわれることに
なる。ＢＩＯＳはコマンドレジスタ内の対応ビットをセ
ットすることによってメモリおよびＩ／Ｏ領域をイネー
ブルし、この情報はＶＧＡデバイスにも与えられ、した
がってＶＧＡデバイスの初期化／コンフィギュレーショ
ンが実行されることになる。

【００６５】ここで、注意しなければならないのは、Ｖ
ＧＡデバイスに関するコンフィギュレーションサイクル
を２次ＰＣＩバス上のＶＧＡデバイスに与える場合種々
の制約があるということである。たとえばこのＰＣＩ−
ＰＣＩブリッジはＶＧＡデバイスについてのＤＡＣ（デ
ィジタル／アナログ変換）パレットのスヌープをサポー
トしていない。したがってＰＣＩ−ＰＣＩブリッジのコ
ンフィギュレーション領域のビット［５］は「０」に結
線され書込可能ではない。仮にコンフィギュレーション
サイクルを完全な形で２次ＰＣＩバスに伝搬した場合、
ＶＧＡデバイスのコンフィギュレーション領域のレジス
タ０４ｈに誤って書込されることがあり、２次ＰＣＩバ
ス上でのスヌーピングが可能化されてしまうという不都
合がある。

【００６６】そこで、このように誤ってレジスタへの書
込を行なわないように特定のビット領域についてはマス
クすることが行なわれる。たとえばレジスタ０４ｈの場
合には図８に示されるようにビット［１５：２］が強制
的に「０」とされる。

【００６７】このように選択的にマスクすることにより
ステータスビットがクリアされＶＧＡデバイスのメモリ
およびＩ／Ｏ領域が可能化される。ステータスビットを
クリアするのは、リセット後のステータスビットがクリ
アされていない場合にはＶＧＡデバイスが誤動作する恐
れがあるため、その予防である。ＢＩＯＳは通常は、Ｖ
ＧＡデバイスに対する他のアクセスが発生する前に初期
化段階でこれらビットをクリアする。

【００６８】レジスタ１０ｈは読出／書込許可に関する
限りはストラップには関係しない。しかしこのレジスタ
に対するコンフィギュレーション書込アクセスが発生し
た場合にはこのアクセスは２次側に伝搬される。その伝
搬時のマスキングを図９に示す。

【００６９】図９に示されるように下位２７ビットをマ
スクすることにより、ＶＧＡデバイスのメモリ領域が１
２８Ｍバイトに整列される。すなわち、ＶＧＡデバイス
のメモリ領域の下部境界が、ＰＣＩ−ＰＣＩブリッジが
要求したメモリ領域の最下部と一致する。

【００７０】レジスタ３０ｈは完全にストラップに従属
するものであり、ストラップ信号がオフの場合には書込
することができない。ストラップがオンの場合には図１
０に示されるようなマスキングが行なわれる。下位２４
ビット（ＬＳＢが「０」であるものとする）をマスキン
グすることによって、ＶＧＡデバイスのＲＯＭ領域が１
６Ｍバイトに整列されることになり、かつＬＳＢを操作
することによりＢＩＯＳが拡張ＲＯＭをイネーブル／デ
ィスエーブルすることができる。

【００７１】ＶＧＡデバイスのコンフィギュレーション
領域内のレジスタ１０ｈによって要求されるメモリ領域
のサイズは各ＶＧＡデバイスによって異なる。そのサイ
ズは数Ｍビットから、大きい場合には６４Ｍバイトまた
はそれ以上ともなり得る。可能な限り多くの種類のＶＧ
Ａデバイスをサポートするために、次のように特別な手
段を採用する。

【００７２】すなわち、デバイスドライバが、図１１に
示されるような一般的メモリマップと、図１２に示され
るようなＶＧＡメモリマップとの間で切換をすることが
できるようにする。この切換は、ＰＣＩ−ＰＣＩブリッ
ジのコンフィギュレーション領域のレジスタ４０ｈ内の
ビット［０］を操作することにより切換えることができ
る。図１１を参照して、一般的メモリマップでは、メモ
リ領域１２０は、下部４Ｍバイトのブリッジ（制御）の
ための領域１３２と、その上の４Ｍバイトのブリッジ
（コア）のための領域１３４と、各デバイスのための領
域１３６とに分けられる。一方、ＶＧＡメモリマップで
は、メモリ領域１２０は１２４ＭバイトのＶＧＡ領域１
３８と、その上のブリッジ（制御）のための領域１４０
（４Ｍバイト）とに分けられる。

【００７３】起動時にはＰＣＩ−ＰＣＩブリッジは、Ｖ
ＧＡメモリマップをアクティブにして立上がる。ＢＩＯ
Ｓが５ビットオフセットを割当て、すなわち１２８Ｍバ
イトのメモリ領域を割当てた後、ＰＣＩ−ＰＣＩブリッ
ジは下位１２４Ｍバイトを２次ＰＣＩバスに伝搬する。
ＶＧＡデバイス以外の他のデバイスはすべてメモリおよ
びＩ／Ｏ領域をディスエーブルとして立上がるので、Ｂ
ＩＯＳによりイネーブルされたＶＧＡのみがサイクルを
取得する。ブートアップが完了するとデバイスドライバ
が機能を開始する。デバイスドライバはＶＧＡをディス
エーブルし他のデバイスをイネーブルして一般的メモリ
マップに切換える。なお、このように起動時にＶＧＡメ
モリマップで立上げを行なうのは、何らかのエラーが発
生した場合、エラーメッセージをＶＧＡデバイスを用い
て表示することが簡便であるためである。またＰＣＩ−
ＰＣＩブリッジのコンフィギュレーション領域のレジス
タ４０ｈのビット［０］を操作することにより図１１の
メモリマップと図１２のメモリマップとを切換えること
ができる。そのためたとえば従来のＤＯＳ互換のプログ
ラムを使用する場合には図１２に示されるメモリマップ
に切換えてそれらのプログラムを実行することができ
る。

【００７４】エラー処理をサポートするためには、その
要求を処理するドライバをイネーブルするために、適切
な応答を選択し、リソースをイネーブルし、ステータス
フラグがアクセス可能とならなければならない。仮にＰ
ＣＩ−ＰＣＩブリッジメモリ領域がイネーブルされてい
なければ、すなわちメモリマップされたコンフィギュレ
ーション領域レジスタがアクセスできなければこのよう
なことはできない。したがって一般的メモリマップの下
部４Ｍバイトに存在していたＰＣＩ−ＰＣＩブリッジメ
モリ領域を、ＶＧＡメモリマップの上部４Ｍバイトにリ
ロケートすることができるようにした。

【００７５】ＶＧＡ関連のコンフィギュレーションサイ
クルをＶＧＡデバイスに伝搬するために、図１３に示さ
れるようにＶＧＡデバイス５４の′ＩＤＳＥＬ′ライン
を一定のラインに接続しておかなければならない。この
接続関係は図４の表に示すとおりである。

【００７６】［ＤＭＡアクセス］ＤＭＡ（直接メモリア
クセス）を実行する場合には、ＰＣＩ−ＰＣＩブリッジ
はプライマリＰＣＩバスに関して主メモリ、すなわち
「ホストブリッジ」（チップセット内に存在する）をタ
ーゲットとするマスタとして動作する。データはＧＥコ
ア４４へ、または２次ＰＣＩバス４６へ転送される。

【００７７】ＤＭＡアクセスを開始させるためには、デ
バイスドライバはＰＣＩ−ＰＣＩブリッジ内のＤＭＡ関
連のレジスタに値をロードし、ＤＭＡアクセスをトリガ
するフラグをセットしなければならない。転送されるブ
ロックの開始アドレスはレジスタ′ＤＭＡ＿Ｓｏｕｒｃ
ｅ′に格納される。このアドレスは主記憶のメモリ領域
内の有効なアドレスでなければならない。すなわちプラ
イマリＰＣＩバスにおいて、ＰＣＩ−ＰＣＩブリッジと
は異なるターゲットが応答しなければならない。ＤＭＡ
アクセスの実際のターゲットはレジスタ′ＤＭＡ＿Ｄｅ
ｓｔｉｎａｔｉｏｎ′にロードされるアドレスによって
決定される。このアドレスは図１１に示すようなメモリ
マップに従って検査され、その結果に従ってＰＣＩ−Ｐ
ＣＩブリッジに、すなわち２次ＰＣＩバスにデータが転
送される。

【００７８】転送されるデータの量はレジスタ′ＤＭＡ
＿ＤＷｏｒｄｓ′に、ブロックを構成するＤＷｏｒｄの
数をロードすることにより決定される。

【００７９】さらに、前述したとおりＤＭＡアクセスを
開始するためには、フラグ′ＤＭＡ＿Ｔｒｉｇｇｅｒ′
をセットする必要がある。

【００８０】上述したＤＭＡ関連のレジスタのうちレジ
スタ′ＤＭＡ＿Ｓｏｕｒｃｅ′および′ＤＭＡ＿Ｄｅｓ
ｔｉｎａｔｉｏｎ′は順次インクリメントされ、現在の
ソースおよびターゲットアドレスに対するポインタとし
ての役目を果たす。レジスタ′ＤＭＡ＿ＤＷｏｒｄｓ′
はインクリメントされず、ＤＭＡ転送のために用意され
た専用のカウンタの値と比較が行なわれる。仮にターゲ
ットアドレスがメモリマップ内に存在していない場合に
は、ＰＣＩ−ＰＣＩブリッジはアイドルとなり、ＤＭＡ
転送は発生しない。

【００８１】プライマリＰＣＩバス上でのＤＭＡ転送が
終了した場合、デバイスドライバに対してその終了が伝
えられなければならない。この場合２つの方法を選択す
ることができる。

【００８２】プライマリＰＣＩバス上での転送が終了す
ると、メインメモリ（ＭＭ）ＰＣＩレジスタのうちの１
つの或るビットが必ずセットされ、それによって割込要
求が設定される。しかしこの割込要求は他のコントロー
ルレジスタによってマスクすることができる。

【００８３】割込による方法はそれほど効率的ではない
ので、他のＭＭ ＰＣＩレジスタ′ＤＭＡ＿Ｓｅｍａｐ
ｈｏｒｅ′を使ってデバイスドライバに通知する方法を
とることができる。デバイスドライバは、初期化後１回
だけ、ＤＭＡ転送の前にこのレジスタに主メモリ内のア
ドレスを書込む。主メモリ内のこのロケーションはデバ
イスドライバによってアクセスすることができＤＭＡ転
送の終了を示すセマフォとして使用される。デバイスド
ライバはセマフォを初期化するためにオールゼロをこの
ロケーションに書込む。プライマリＰＣＩバスでの転送
が終了すると、ＤＭＡ ＦＳＭは、主メモリ内に存在す
るセマフォをターゲットとするメモリ書込サイクルを発
行し、ＭＭ ＰＣＩレジスタ′Ｇｌｏｂａｌ＿Ｓｔａｔ
ｕｓ′を転送する。これによりセマフォのＬＳＢは
「１」にセットされ、ドライバに対してＤＭＡ転送が完
了したことを通知する。

【００８４】ＤＭＡ転送の終了を通知するのにこのよう
に１ビットを使用するのに加えて、セマフォの残りの３
１ビットによってＰＣＩ−ＰＣＩブリッジの完全な「ス
ナップショット」が提供される。これによってデバイス
ドライバはＰＣＩ−ＰＣＩブリッジの状態をオンザフラ
イで、かつオーバーヘッドなく分析することが可能にな
る。

【００８５】ＤＭＡバーストの長さは以下によって決定
される。 （１） 転送されるべきＤＷｏｒｄの数。すなわちレジ
スタ′ＤＭＡ＿ＤＷｏｒｄｓ′に書込まれた値。

【００８６】（２） ターゲットからの応答。すなわち
切断する旨の応答。 （３） レイテンシタイマの値。すなわちＰＣＩ−ＰＣ
Ｉブリッジのコンフィギュレーション領域のレジスタ０
Ｃｈの値。

【００８７】（４） ポスティングバッファのステータ
ス。 ポスティングバッファが一杯である場合、マスタはトラ
ンザクションを停止してバッファがデータを受取り可能
となるまで待ち、バッファがデータ受取り可能となると
新たなサイクルを開始する。ＰＣＩ−ＰＣＩブリッジの
レイテンシタイマが満了し、プライマリＰＣＩバスのハ
ンドシェイキングのための信号′Ｐ＿ＧＮＴ′がデアサ
ートされた場合も同様である。デバイスドライバは起動
時にレイテンシタイマの値をチェックし、必要であれば
異なる値を書込むこともできる。

【００８８】レイテンシカウンタは各サイクルごとに、
データ転送がなくともインクリメントされる。すなわ
ち、ターゲットからの応答とは独立にレイテンシカウン
タはカウントアップされる。レイテンシカウンタの値が
レジスタ′Ｌａｔｅｎｃｙ Ｔｉｍｅｒ′に等しくなる
と信号′Ｐ＿ＦＲＡＭＥ′はデアサートされマスタが終
了する。

【００８９】プライマリＰＣＩバス上でマスタアボート
エラーが発生するとフラグ′ＤＭＡ＿Ｔｒｉｇｇｅｒ′
はリセットされ、ＤＭＡ転送は終了され、対応のエラー
処理が実行される。これは実際のＤＭＡ転送の場合もセ
マフォ書込の場合も同様である。

【００９０】ＤＭＡは常にポスティングバッファを介し
て実行される。ＤＭＡ ＦＳＭはＭＭ ＰＣＩレジス
タ′ＦＩＦＯ＿Ｃｏｎｔｒｏｌ′を、ポスティングバッ
ファをアクセスする前にチェックすることはしない。

【００９１】本実施の形態のＰＣＩ−ＰＣＩブリッジ
は、ＤＭＡ性能を向上させるために、ＤＭＡマスタに対
して「リンク」オプションを追加している。このオプシ
ョンによって、複数のＤＭＡ転送の要求を発するという
オーバーヘッドなしに、デバイスドライバが複数のＤＭ
Ａ転送を行なうことができる。

【００９２】このためにデバイスドライバは、ＤＭＡト
ランザクションをトリガする前に、主メモリ内のデータ
ブロックの間にリンクデータを挿入する必要がある。リ
ンクデータはアドレスおよび制御情報を含んだ３つのＤ
Ｗｏｒｄからなっており、対応のＭＭ ＰＣＩレジスタ
に書込まれる。これらＤＷｏｒｄとＭＭ ＰＣＩレジス
タとの関係を図１４に示す。

【００９３】図１５を参照して、デバイスドライバがＤ
ＭＡデータをセットアップした後の主メモリでは、たと
えばデータブロックｎの直後に３つのＤＷｏｒｄからな
るリンクデータブロックが挿入されている。このリンク
データの後に次のブロックが続くことになる。このデー
タブロックｎの最後に付加されたリンクデータ内の′Ｄ
ＭＡ＿Ｄｅｓｔｉｎａｔｉｏｎ′により、データブロッ
クｎ＋１のデータの転送先が定められる。

【００９４】このようにリンクデータを使って複数のデ
ータ転送を自動的に実行させるか否かは、ＭＭ ＰＣＩ
レジスタ′ＤＭＡ＿Ｃｏｎｔｒｏｌ′のビット［２９］
（′ＤＭＡ＿Ｃｏｎｔｉｎｕｅ′）によりイネーブルま
たはディスエーブルすることができる。このビットは、
転送されるデータブロックの最後にリンクデータが付加
されているか否かを示す。このビットが「１」にセット
されていればＤＭＡＦＳＭはこの後にリンクデータが続
くものと想定し、その結果次の３つのＤＷｏｒｄがＭＭ
ＰＣＩレジスタに書込まれる。こうして最新のリンク
データ（′ＤＭＡ＿Ｃｏｎｔｒｏｌ′）によってオンザ
フライで再コンフィギュアした後、ＤＭＡマスタはサイ
クルを終了することなく次のデータブロックを読もうと
する。仮に′ＤＭＡ＿Ｃｏｎｔｉｎｕｅ′が０にリセッ
トされている場合、データブロックの最後のＤＷｏｒｄ
が転送された後にトランザクションは終了されることに
なる。

【００９５】このようにして、ＤＭＡ転送の完了ごと
に、自動的に新たなＤＭＡトランザクションが開始され
る。このためにはデバイスドライバは主メモリにリンク
リストを一度だけ書込めばよく、それによって以後はＰ
ＣＩ−ＰＣＩブリッジにより複数個のＤＭＡ転送がデバ
イスドライバからの指示なく実行可能である。

【００９６】仮にリンクリストのＤＭＡトランスファの
間に、たとえば長時間にわたる転送を検証するために、
セマフォを更新する必要がある場合にはそのためのビッ
トをセットすればよい。

【００９７】図１６にこの方式の原理を示す。デバイス
ドライバは最初に、ＤＭＡマスタに対し４つのデータＤ
Ｗｏｒｄを転送するように設定を行ない、さらにその後
リンクデータを読むようにさせる（ａ１）。それに続い
てＤＭＡ ＦＳＭがリンクデータによってコンフィギュ
アされ、次の４つのＤＷｏｒｄを受け、さらに処理を続
ける（ａ２）。２番目のリンクデータによってＤＭＡマ
スタは８つのＤＷｏｒｄを受けるように設定され、しか
る後にＤＭＡトランザクションを終了しセマフォを書く
（ａ３）。８つのＤＷｏｒｄが転送されセマフォが書込
まれた後でＤＭＡ ＦＳＭはＩＤＬＥ（アイドル）状態
に戻る。

【００９８】図１７に、ネストされたセマフォ書込を含
んだＤＭＡリンクの方式について示す。図１６に示した
のと同様にデバイスドライバはまず、ＤＭＡマスタがデ
ータの４つのＤＷｏｒｄを転送しさらにその後引き続い
てＤＭＡ転送を実行させるようにする。ただしこの場合
デバイスドライバはセマフォオプションをイネーブルす
るものとする。その結果４つのＤＷｏｒｄが読まれセマ
フォが書かれた後ＤＭＡマスタは処理を続行する（ｂ
２）。これによってＤＭＡマスタはリンクデータに従っ
てさらに４つのＤＷｏｒｄを読込み、さらに処理を続行
することになる（ｂ２）。この場合にはセマフォオプシ
ョンがイネーブルされていないためＰＣＩ−ＰＣＩブリ
ッジはセマフォの書込を行なわない。そしてさらに８つ
のＤＷｏｒｄを受けてＤＭＡトランザクションを終了し
セマフォを書込む（ｂ３）。

【００９９】ＤＭＡトランザクションの効率を左右する
要因として３つが考えられる。 （１） ＰＣＩ−ＰＣＩブリッジにおいて、後述するＳ
ＳＯアービタの制約により、プライマリＰＣＩバス上に
おいて新たなアドレスフェイズが開始されると、２次側
ではデータを取出すことができない。しかしアドレスフ
ェイズが終了しデータフェイズとなれば２次側からデー
タを取出すことができる。したがって仮にＤＭＡトラン
ザクションが非常に長い場合、アドレスフェイズとして
は最初の１回しかないのでＤＭＡトランザクションの効
率は非常に良い。なぜなら２次側は、プライマリ側がシ
ステムメモリからデータを読出すのと並行にデータを取
出すことができるためである。この場合転送に対して影
響するのは最初のレイテンシのみである（ＳＳＯペナル
ティと呼ぶ）。

【０１００】（２） さらに、プライマリＰＣＩバスア
ービタがトランザクション後またはトランザクション中
にバス使用の許可を奪った場合には、ＰＣＩ−ＰＣＩブ
リッジは再度プライマリバスの使用許可を要求しなけれ
ばならない（再調停ペナルティ）。

【０１０１】（３） 多くのホストブリッジでは最初の
レイテンシが非常に長い（１６サイクルに達することも
ある）。したがって仮にＤＭＡトランザクションが早く
終了した場合、ＰＣＩ−ＰＣＩブリッジはＳＳＯアービ
タとプライマリバスアービタ遅延に対処するだけでな
く、さらに加えてホストブリッジによる最初のアクセス
遅延にも対処しなければならない。

【０１０２】そのために、次に説明するような「ドミ
ノ」と呼ばれる機能を追加した。この機能では、システ
ムメモリからの連続したメモリ読出バーストを、ホスト
ブリッジがトランザクションを終了させるまで行なうこ
とが可能になる。現在のＤＭＡ設定環境を維持するため
に、′ＤＭＡ＿Ｓｏｕｒｃｅ′のＬＳＢを使用する。

【０１０３】図１８を参照して、′ＤＭＡ＿Ｓｏｕｒｃ
ｅ′の最後の２ビット１５０は、ＤＷｏｒｄ単位でのア
ドレッシングが行なわれているために使用されていな
い。この２つのビット１５２および１５４のうちＬＳＢ
１５４を使用する。このＬＳＢがセットされていた場
合、ＰＣＩ−ＰＣＩブリッジは、その後に続く′ＤＭＡ
＿Ｓｏｕｒｃｅ′アドレスが連続したものであると想定
し、内部のソースカウンタを単にインクリメントし続け
る。このように連続したアドレスにアクセスするため新
たなアドレスフェイズは必要でなく、したがってＰＣＩ
−ＰＣＩブリッジは′ＤＭＡ＿Ｃｏｎｔｒｏｌ′フェイ
ズの後にはサイクルを終了させることなくデータを要求
し続けることになる。

【０１０４】［ＳＳＯ（Simultaneous Swithcing Outpu
ts）およびデータフロー制御］ところで、プライマリＩ
／Ｏ（３２ビット）と２次Ｉ／Ｏ（３２ビット）の双方
が同時にＡ＿Ｄラインをスイッチさせた場合、次のよう
な問題が生ずる。仮にこれら６４ビットが同時に活性化
された場合には、その結果として生ずる電源の電圧変動
のためにＰＣＩ−ＰＣＩブリッジが誤動作する危険性が
高い。仮にＡ＿Ｄバスが浮遊状態であるか、またはトグ
ルしない場合、すなわち同じ値を保持する場合には消費
電力はほとんどないので、ＰＣＩ−ＰＣＩブリッジがこ
れら２つのバスの駆動をこのように効率的に制御するこ
とが重要である。

【０１０５】したがって特別の機能を有するＳＳＯアー
ビタをＰＣＩ−ＰＣＩブリッジ内に設ける。ＳＳＯアー
ビタはプライマリＡＤラインまたは２次ＡＤラインのい
ずれか一方のみに駆動の許可を与える。これによりＰＣ
Ｉ−ＰＣＩブリッジが電源の電圧変動により誤動作する
おそれは少なくなる。

【０１０６】ＰＣＩ−ＰＣＩブリッジがプライマリＰＣ
ＩバスのＡＤラインを駆動するのは次の場合である。

【０１０７】

【表１】

【０１０８】ＰＣＩ−ＰＣＩブリッジが２次ＰＣＩバス
のＡＤラインを駆動するのは次の場合である。

【０１０９】

【表２】

【０１１０】２次ＰＣＩバスでは、ボード上の「プルア
ップ」によりＡＤラインが浮遊状態となることは避けら
れる。したがって２次側では、ＡＤラインが′ＩＤＬ
Ｅ′状態にある場合には、２次側のＦＳＭはＡＤ線を駆
動する必要はない。

【０１１１】２次側のＡＤラインを駆動するソースは３
つある。その１番目はブリッジデータパスと呼ばれるも
のであって、コンフィギュレーションとＩ／Ｏサイクル
に用いられる。またＦＩＦＯがディスエーブルされてい
るときにはこれらをバイパスする。２番目はホストから
のポスティングに用いられるＰ２Ｓ（Primary-to-Secon
dary）データパスである。３番目はＧＥコアからのポス
ティングに用いられるＣ２Ｓ（Core-to-Secondary ）デ
ータパスである。

【０１１２】これらに加えてプライマリＡＤラインを駆
動するソースとして独立のものが２つある。その１つは
ホスト、他の１つはＤＭＡである。ホストは図２０に示
されるように、プライマリＩ／Ｏ６２内のターゲットＦ
ＳＭ７２のことをいう。ＤＭＡに対応するのはプライマ
リＩ／Ｏ６２内のマスタＦＳＭ７４である。プライマリ
ＦＳＭと２次ＦＳＭすなわちコアとは異なるクロック領
域に属するので、２次Ｉ／Ｏ６４に設けられるＳＳＯア
ービタ（ＳＳＯ ＦＳＭ）７８は、非同期ハンドシェイ
キングを行なわなければならない。なおこのようにプラ
イマリＰＣＩバスと２次ＰＣＩバスとで異なる周波数を
用いるのは、同期式に比べる非同期の場合が速度的に有
利なためである。また一般的に２次ＰＣＩバスの動作す
るクロック周波数の方がプライマリＰＣＩバスよりも高
いからである。

【０１１３】ＰＣＩ−ＰＣＩブリッジ内での円滑なかつ
バランスのとれたデータフローを実現するために、次の
ような方式を採用した。

【０１１４】すなわち図２０に示されるように、ＳＳＯ
アービタとホストおよびＤＭＡとの間には２つの独立し
た非同期ハンドシェイクが行なわれる。図２０において
各非同期ハンドシェイクには同期ポイント１６２および
１６６ならびに１６４および１６８が設定される。なお
図２０にも示されるように、プライマリＩ／Ｏ６２はプ
ライマリ側のクロック＠Ｐ＿ＣＬＫで、２次Ｉ／Ｏ６４
のＳＳＯアービタは２次側のクロック＠Ｓ＿ＣＬＫでそ
れぞれ駆動される。

【０１１５】ハンドシェイクは、各プライマリ状態マシ
ンからのリクエスト信号と、それに対応するＳＳＯアー
ビタからの許可信号とからなっている。ここで生ずるの
は主としてプライマリターゲットへの書込アクセスであ
って、読出アクセスは多くの場合タイミングに厳しくな
いため、２次ＰＣＩバスへのデータソース、主として２
つのポスティングバッファの間で円滑かつ高速にローテ
ーションができるよう最適化設計されている。

【０１１６】したがって、ＳＳＯアービタは同期のリク
エストと許可とによるペナルティなしにこれらソースの
間をローテートする必要がある。たとえばコアとホスト
とが互いに競合する場合であっても、２次ＰＣＩバスか
らデータを非常に効率的に取出すことができる。

【０１１７】図２１を参照して、ＳＳＯアービタ（ＳＳ
Ｏ ＦＳＭ）７８は３つのリクエスト入力と３つのリク
エスト出力とを有する。ＳＳＯ ＦＳＭは、自己がどの
状態にいるのかに従って、リクエストのうちの１つを２
次ＦＳＭ７６に伝えるか、またはプライマリＦＳＭの１
つに対してＡＤラインを駆動する許可が与えられている
場合には、アービタはＡＤラインがともに同時に駆動さ
れるのを防ぐために３つのリクエスト入力をすべてマス
クするか、のいずれかを行なう。このために２次ＦＳＭ
７６からＳＳＯ ＦＳＭ７８に対して信号′ＲＯＴＡＴ
Ｅ′を与える。この信号′ＲＯＴＡＴＥ′と各リクエス
ト信号とのアンド（１８２、１８３、１８４）をとるこ
とにより上述したように２つのＡＤラインが同時に駆動
されるのを防ぐ。

【０１１８】図２１に示される信号′ＲＯＴＡＴＥ′は
２次ＦＳＭが生成するものであるが、この信号によって
ＳＳＯ ＦＳＭは、次の状態への遷移をすべきか否かを
チェックすることができる。このローテーションは、２
次ＰＣＩバス上でのデータ転送の実行サイクルごとにリ
クエストされる。したがってリトライの場合にはローテ
ーションが強制的に行なわれることはない。

【０１１９】図２２にＳＳＯ ＦＳＭの状態遷移図を示
す。この図において各円（ＨＯＳＴ，ＤＭＡ，Ｐ２Ｓ，
Ｃ２Ｓ，ＢＲＩＤＧＥ，ＩＤＬＥ）は各状態を示し、状
態間の矢印は或るイベントが生じたときの状態遷移を示
す。矢印に括弧付きで付された符号（ｂ１、ｐ２など）
は、遷移の発生点と、その遷移の優先順位とを示す。遷
移の発生点は図２２に示すとおりの符号を用いて示され
る。また優先順位とは、同時に複数のリクエストが発生
した場合に、ＡＤラインを駆動するための許可が「公平
に」行なわれるように定められたものである。優先順位
を示す数字は、小さいほど優先順位が高いことを示す。
このように適切な優先順位を各遷移に割当てることによ
りどのソースに対してもＡＤラインの許可が公平に割当
てられ、データ転送が円滑に行なわれる。

【０１２０】図２２に示されるＳＳＯ ＦＳＭによる状
態遷移の例を以下に示す。 （１） ＳＳＯ ＦＳＭが′ＩＤＬＥ′にあり、ソー
ス′Ｐ２Ｓ′および′Ｃ２Ｓ′が同時に検知された場合
には、状態′Ｐ２Ｓ′への遷移′ｉ１′と状態′Ｃ２
Ｓ′への遷移′ｉ２′とが候補となる。これらのうち前
者の方が優先順位が高いのでこの結果状態′Ｐ２Ｓ′へ
の遷移′ｉ１′が生ずることになる。

【０１２１】（２） ＳＳＯ ＦＳＭが状態′ＢＲＩＤ
ＧＥ′にあり、かつＳＳＯ ＦＳＭがローテートされ、
かつソース′Ｐ２Ｓ′および′ＨＯＳＴ′からのリクエ
ストがちょうどこのときに同時に発生したものとする。
この場合には状態′ＨＯＳＴ′への遷移′ｂ１′と状
態′Ｐ２Ｓ′への遷移′ｂ３′とが発生し得るが、前者
の方が優先順位が高いので状態′ＨＯＳＴ′への遷移′
ｂ１′が生ずることになる。

【０１２２】図２２において、優先順位の最も高い遷移
が外周を時計回りに回っている点に注意されたい。この
ようにすることで、ローテーションが「公平に」行なわ
れる。もちろん、図２２に示される例は単なる一例であ
って、これ以外の状態遷移であっても同様の効果を奏す
るものであればよい。

【０１２３】［フロー制御］トランザクションが完了す
るごとにローテーションをした場合には効率が落ちる場
合もあるので、ポスティングバッファ′Ｐ２Ｓ′およ
び′Ｃ２Ｓ′については、他のソースからのリクエスト
が発生している場合であってもいくつかのトランザクシ
ョンにわたってＡＤライン使用の許可を保持することが
できるようにする。この様子を図２３に示す。

【０１２４】このために、図２３に示されるように信
号′ＲＯＴＡＴＥ′を活性化するタイミングを適切に制
御する。この信号はデータ伝送の正常な終了を示すもの
であり、リトライの場合には活性化されない。図２３に
示される例では、リトライが生じた時点ではこの信号は
活性化されず、サイクル終了時に活性化されている。

【０１２５】たとえばメモリ書込について長いバースト
をサポートするシステムでは、２次ＰＣＩバスに対して
データを転送する際にはポスティングが効率的であろ
う。

【０１２６】［Ｐ２Ｓバースト制御］ポスティングバッ
ファによってトリガされたサイクルは、メモリバンクの
サイズに従って２次ＰＣＩバス上では分割される。すな
わち仮に１６ＤＷｏｒｄバーストがポストされた場合に
は、２次ＰＣＩバスではそれは２つの８ＤＷｏｒｄサイ
クルに分割される。デフォルトではＳＳＯ ＦＳＭは最
初の８ＤＷｏｒｄの書込が行なわれかつ他のリクエスト
が生じている場合にローテートすることになる。また、
小さなブロックのデータしかポストされなかったときに
は、読出されたＤＷｏｒｄの数にかかわらずＳＳＯ Ｆ
ＳＭはローテートするであろう。たとえば２つの１ＤＷ
ｏｒｄサイクルがポストされた場合には、デフォルトで
はＳＳＯＦＳＭは最初のＤＷｏｒｄが書込まれかつ他の
リクエストが生じた場合にローテートすることになる。

【０１２７】しかし′Ｐ２Ｓ′バッファが、他の状態に
ローテートするまでにいくつかのサイクルを実行できる
ようにした方がよい場合もある。そこでこの実施の形態
のＰＣＩ−ＰＣＩバスではＭＭ ＰＣＩレジスタ′Ｐ２
Ｓ＿Ｂｕｒｓｔ′を設け、このレジスタによってこれを
制御するようにしている。このレジスタの値は、′Ｐ２
Ｓ′バッファがＳＳＯアービタのローテートするまでに
実行可能なサイクル数を決定する。

【０１２８】たとえば図２４（Ａ）を参照して、′Ｐ２
Ｓ′のポスティングデータ、たとえば１６ＤＷｏｒｄ
は、デフォルトでは２つの８ＤＷｏｒｄとして分割され
る。そのためこの２つの８ＤＷｏｒｄの間には時間的な
ギャップが生ずる。もし′Ｐ２Ｓ′のポストするデータ
に対しレイテンシを低くしたい場合には、レジスタ′Ｐ
２Ｓ＿Ｂｕｒｓｔ′を用いてこのポスティングバッファ
に対し高い優先順位を割当てることができる。すなわち
図２４（Ｂ）に示すようにレジスタ′Ｐ２Ｓ＿Ｂｕｒｓ
ｔ′を「２」に設定すれば、′Ｐ２Ｓ′のポスティング
バッファは、ＡＤラインを駆動するための許可を戻すこ
となく、２次ＰＣＩバス上に最後のデータまで（２個）
一度に書込むことができる。これにより′Ｐ２Ｓ′のポ
ストするデータに対するレイテンシが低くなる。

【０１２９】［Ｃ２Ｓバースト制御］同様の制御を′Ｃ
２Ｓ′ポスティングバッファに対しても適用することが
できる。′Ｐ２Ｓ′の場合にはメモリバンクとして２つ
ある場合を想定したが、本実施の形態のＰＣＩ−ＰＣＩ
ブリッジでは′Ｃ２Ｓ′ポスティングバッファとして４
つのメモリバンクを有するものを想定している。その点
で′Ｃ２Ｓ′ポスティングバッファは′Ｐ２Ｓ′と異な
るが、さらに「ＧＥコア」というソースを持つ点でも′
Ｐ２Ｓ′ポスティングバッファと相違している。′Ｃ２
Ｓ′ポスティングバッファは２次ＰＣＩデバイスの専用
データを含んでおり、データブロックがメモリバンクの
いくつかに分散している場合でもまとめて転送できるよ
うにした方が好ましい。こうした制御はこの実施の形態
のＰＣＩ−ＰＣＩブリッジではＭＭ ＰＣＩレジスタ′
Ｃ２Ｓ＿Ｂｕｒｓｔ′を用いて行なうことができる。す
なわちこのレジスタ′Ｃ２Ｓ＿Ｂｕｒｓｔ′は、ＳＳＯ
アービタがローテートするまでに′Ｃ２Ｓ′バッファが
実行することができるサイクル数を決定する。

【０１３０】たとえば図２５（Ａ）を参照して、レジス
タ′Ｃ２Ｓ＿Ｂｕｒｓｔ′が１に設定されていれば′Ｃ
２Ｓ′ポスティングバッファは１サイクルごとにＡＤラ
インの使用許可を戻さなければならない。レジスタ′Ｃ
２Ｓ＿Ｂｕｒｓｔ′が３に設定されている場合には、図
２５（Ｂ）に示されるように３サイクルまで連続して実
行することができる。このように′Ｃ２Ｓ′ポスティン
グバッファが連続して実行することができるサイクル数
を制御できるようにしたことにより、いくつかのメモリ
ブロックからなるデータをＧＥコアから２次ＰＣＩデバ
イスに一括して転送することができる。

【０１３１】［ＤＭＡバースト制御］既に述べたように
ＳＳＯアービタは２次ＰＣＩバス側のクロック領域に設
けられている。つまり２次ＰＣＩバス側のクロック信号
で動作している。そのためＳＳＯアービタはＤＭＡ Ｆ
ＳＭとの間で完全な非同期ハンドシェイクをする必要が
ある。その結果ＳＳＯ ＦＳＭにおいて状態が′ＤＭ
Ａ′状態に変化したり、′ＤＭＡ′状態から変化したり
する場合にはいつも、同期ペナルティを考慮しておく必
要がある。

【０１３２】ＤＭＡバーストが非常に短い場合、すなわ
ちホストブリッジが小さなバッファしか持たない場合に
は、同期ペナルティにより全体的なスループットの遅延
が増加する。そのため′Ｐ２Ｓ′状態にローテートする
前に、ＤＭＡ ＦＳＭがいくつかのバーストを行なうよ
うにした方が効率的な場合がある。これをこの実施の形
態のＰＣＩ−ＰＣＩバスではＭＭ ＰＣＩレジスタ′Ｄ
ＭＡ＿Ｂｕｒｓｔ′により制御することにした。レジス
タ′ＤＭＡ＿Ｂｕｒｓｔ′は、ＤＭＡ ＦＳＭが、リク
エストをＳＳＯアービタに譲るまでに実行できるサイク
ル数を決定する。

【０１３３】図２６（Ａ）に、ＤＭＡトランザクション
が′ＨＯＳＴ′によって分断されている状態を示す。こ
の場合にはＤＭＡ ＦＳＭは、もう一度サイクルを発行
しなければならない。これによりＤＭＡトランザクショ
ンの全体的なレイテンシは同期ペナルティ（図２６にお
いて斜線で示される）により２倍となる（′ＤＭＡ＿Ｂ
ｕｒｓｔ′が１に設定されている場合）。しかし図２６
（Ｂ）に示されるように、′ＤＭＡ＿Ｂｕｒｓｔ′が２
に設定されている場合には同期ペナルティは最小化され
全体として処理時間は図２６にｔ_diffで示される時間だ
け短縮できる。

【０１３４】［ポスティングＦＩＦＯのパラメータ化］
今まで述べてきた′Ｐ２Ｓ′ポスティングバッファ、′
Ｃ２Ｓ′ポスティングバッファなどはＦＩＦＯにより構
成される。ポスティングＦＩＦＯの設計は、結局のとこ
ろ利用可能な面積と、必要とされるスループットおよび
許される最大のレイテンシの間の妥協の産物である。こ
うした条件によってポスティングトランザクションのた
めのＦＩＦＯの粒度が決定される。環境により課される
制約が種々にわたるため、ＦＩＦＯを実装する際に多く
のアーキテクチャが可能である方が有用である。そこで
本実施の形態のＰＣＩ−ＰＣＩブリッジでは、ＦＩＦＯ
の設計をパラメータ化する手法を採用する。

【０１３５】図２７に、パラメータ化されたポスティン
グＦＩＦＯのブロック図を示す。図２７を参照してこの
ポスティングＦＩＦＯは、いずれもＦＩＦＯの動作を制
御するための、小規模な読出ポートＦＳＭおよび書込ポ
ートＦＳＭと、これら２つのＦＳＭの間に挟まれたいく
つかの「スライス」からなる。このようにいくつか並べ
ることによりポスティングバッファを形成する。

【０１３６】図２８を参照して、各「スライス」はデー
タを格納するためのｎＤＷｏｒｄのサイズを持つメモリ
バンクと、対応する（開始）アドレスを格納するための
３２ビットレジスタと、「フル」フラグおよび「エンプ
ティ」フラグと、これら２つのフラグについての完全非
同期ハンドシェイクとを含んでいる。

【０１３７】このように２つのＦＳＭの間にメモリバン
クのスライスを挟む構造でＦＩＦＯを形成したことによ
り、スライスの数というパラメータを所望のものに合わ
せて選択することにより容易にポスティングＦＩＦＯの
設計を行なうことができる。たとえばハードウェア記述
言語を用いて設計を行なう場合、スライス数に相当する
パラメータを単に仕様に応じて変更するだけで足りる。
そのため仕様の変更や仕様の改訂に柔軟に対応すること
ができるとともに、複数のポスティングバッファの検証
も非常に簡略に行なえるという特徴がある。

【０１３８】なお、本願発明を一実施の形態に基づいて
説明してきたが、これは一つの例に過ぎず、本願発明が
この実施の形態の装置に限定されるわけではないことは
もちろんである。

【０１３９】

【発明の効果】以上のようにこの発明によれば、タイプ
「０１」ヘッダを用いないＰＣＩ−ＰＣＩブリッジによ
り、２次ＰＣＩバスを持つ半導体集積回路装置をプライ
マリＰＣＩバスに接続し、かつ個別のＰＣＩエージェン
トを独立に制御できる。。

【０１４０】また、ＶＧＡデバイスとＰＣＩエージェン
トととが接続された２次ＰＣＩバスと、プライマリＰＣ
Ｉバスとの間を接続可能なＰＣＩ−ＰＣＩブリッジを提
供することができる。

【０１４１】さらにこの発明によれば、起動時のエラー
メッセージの表示を、既存のＶＧＡデバイスを用いて容
易に行なうことができ、また一旦デバイスドライバが起
動すれば、ＰＣＩデバイスを用いた処理を行なうことが
できる。

【０１４２】さらにこの発明によると、ＰＣＩ−ＰＣＩ
ブリッジにより効率的なＤＭＡ転送が可能になる。また
主記憶と、２次ＰＣＩバス上のＰＣＩエージェントまた
は特定の演算を行なう演算回路との間でのデータ転送を
高速で行なうことができる。

【０１４３】さらにこの発明によると、ＦＩＦＯの大き
さをパラメータに還元し、したがって容易に設計変更を
行なうことが可能なので、ＦＩＦＯを有するＰＣＩ−Ｐ
ＣＩブリッジの設計を容易にすることができる。

【０１４４】請求項１２に記載の発明にかかるＰＣＩ−
ＰＣＩブリッジは、請求項１１に記載のＦＩＦＯを用い
た、請求項５〜９のいずれかに記載のＰＣＩ−ＰＣＩブ
リッジである。

【０１４５】さらにこの発明によるＰＣＩ−ＰＣＩブリ
ッジでは、データ転送を高速に、効率よく行なえる上、
データの転送の際に用いられる先入れ先出しメモリの大
きさを容易に変更できるため、仕様変更や、突然の設計
変更があってもＰＣＩ−ＰＣＩブリッジの設計を簡単に
修正することができ、装置の開発期間を短くすることが
できる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態に係るＰＣＩ−ＰＣＩ
ブリッジを含んだシステムの全体構成を示すブロック図
である。

【図２】 本願発明の一実施の形態に係るＰＣＩ−ＰＣ
Ｉブリッジのブロック図である。

【図３】 タイプ「００」ヘッダのビット構成を示す図
である。

【図４】 ファンクション番号と、対応するデバイスと
の関係を表形式で示す図である。

【図５】 ＶＧＡデバイスが含まれるか否かを示すスト
ラップ信号の値の意味を表形式で示す図である。

【図６】 シャドーされたレジスタの読出を示す図であ
る。

【図７】 シャドーされたレジスタに対する書込を示す
図である。

【図８】 レジスタへの書込の際のマスキングを示す図
である。

【図９】 レジスタへの書込の際のマスキングを示す図
である。

【図１０】 レジスタへの書込の際のマスキングを示す
図である。

【図１１】 一般的なメモリマップを模式的に示す図で
ある。

【図１２】 ＶＧＡメモリマップを模式的に示す図であ
る。

【図１３】 ブリッジとＶＧＡデバイスとの間のＩＤＳ
ＥＬの接続関係を示す図である。

【図１４】 ＤＭＡ転送をセットアップする際のレジス
タを表形式で示す図である。

【図１５】 本発明に係るＤＭＡ転送のオンザフライコ
ンフィギュレーション方式を示す図である。

【図１６】 本発明に係るＤＭＡ転送のオンザフライコ
ンフィギュレーション方式を示す図である。

【図１７】 本発明に係るＤＭＡ転送のオンザフライコ
ンフィギュレーション方式を示す図である。

【図１８】 本発明に係るＤＭＡ転送のオンザフライコ
ンフィギュレーション方式を示す図である。

【図１９】 リンクデータの′ＤＭＡ＿Ｓｏｕｒｃｅ′
の下位２ビットを示す図である。

【図２０】 プライマリＩ／Ｏ内のＦＳＭとＳＳＯ Ｆ
ＳＭとの非同期ハンドシェイキングを示す図である。

【図２１】 ＳＳＯ ＦＳＭと２次側ＦＳＭとの間の信
号の入出力関係を示す図である。

【図２２】 ＳＳＯ ＦＳＭの状態遷移図である。

【図２３】 ′Ｐ２Ｓ′ポスティングを複数サイクル連
続して許可するようにした場合の波形図である。

【図２４】 ′Ｐ２Ｓ＿Ｂｕｒｓｔ′レジスタの値とデ
ータ転送のタイミングとの関係を示す図である。

【図２５】 ′Ｃ２Ｓ＿Ｂｕｒｓｔ′レジスタの値とデ
ータ転送のタイミングとの関係を示す図である。

【図２６】 ′ＤＭＡ＿Ｂｕｒｓｔ′レジスタの値とデ
ータ転送のタイミングとの関係を示す図である。

【図２７】 本発明に係るポスティングＦＩＦＯバッフ
ァの構成を模式的に示す図である。

【図２８】 ポスティングＦＩＦＯ内の位置スライスの
構成を示す図である。

【符号の説明】

２０ プライマリＰＣＩバス、２４ アドインボード、
４０ ＰＣＩ−ＰＣＩブリッジ、４２ ブリッジ部、４
４ ＧＥコア、４６ ２次ＰＣＩバス、５４ＶＧＡデバ
イス、６２ プライマリＩ／Ｏ、６４ ２次Ｉ／Ｏ、７
２ プライマリターゲットＦＳＭ、７４ プライマリマ
スタＦＳＭ、７６ ２次マスタＦＳＭ。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 プライマリＰＣＩバスと、２次ＰＣＩバ
   スとに接続されるＰＣＩ−ＰＣＩブリッジであって、 前記２次ＰＣＩバスと前記プライマリＰＣＩバスとを接
   続し、その間のデータ転送を制御するための接続手段を
   含み、 前記接続手段は、タイプ「００」のコンフィギュレーシ
   ョンヘッダを有し、かつコンフィギュレーション時に、
   デバイスドライバからのコンフィギュレーションコマン
   ドのファンクション番号フィールドの値に基づいて、前
   記２次ＰＣＩバス上の複数個のＰＣＩエージェントを識
   別してコンフィギュレーションを実行させるための手段
   を含む、ＰＣＩ−ＰＣＩブリッジ。
2. 【請求項２】 前記複数個のＰＣＩエージェントは、Ｖ
   ＧＡデバイスと、他のＰＣＩエージェントとを含み、 前記接続手段は、ＶＧＡデバイスのためのメモリマップ
   のみがアクティブな第１のモードと、前記ＶＧＡ以外の
   ＰＣＩエージェントがアクティブな第２のモードとの２
   つのうちの１つを選択して動作することが可能な、請求
   項１に記載のＰＣＩ−ＰＣＩブリッジ。
3. 【請求項３】 前記接続手段は、起動時には前記第１の
   モードで起動し、前記プライマリＰＣＩバスに接続され
   た処理手段上で動作するデバイスドライバによって前記
   第２のモードに切換えられる、請求項２に記載のＰＣＩ
   −ＰＣＩブリッジ。
4. 【請求項４】 前記プライマリＰＣＩバスおよび前記２
   次ＰＣＩバスとデータ転送が可能で、特定の演算処理を
   行なうための演算手段をさらに含み、 前記接続手段は、前記プライマリＰＣＩバスおよび前記
   ２次バスと前記演算手段との間のデータの送受を管理す
   る、請求項１に記載のＰＣＩ−ＰＣＩブリッジ。
5. 【請求項５】 デバイスドライバによって主記憶からの
   直接データ転送がトリガされたことに応答して、以後の
   指定されたデータ転送をデバイスドライバの介在なく行
   ない、かつ転送されるべきデータブロックの末尾に付さ
   れたリンクリストに応答して、前記リンクリストにより
   新たに定められるデータ転送をデバイスドライバの介在
   なく行なうためのオンザフライ直接データ転送手段をさ
   らに含む、請求項１〜４のいずれかに記載のＰＣＩ−Ｐ
   ＣＩブリッジ。
6. 【請求項６】 前記接続手段は、前記プライマリＰＣＩ
   バス上のＰＣＩエージェントおよび前記２次ＰＣＩバス
   上のエージェントからのバス要求に応答し、前記プライ
   マリＰＣＩバスと前記２次ＰＣＩバスとの双方が同時に
   駆動されないよう、前記プライマリＰＣＩバスと前記２
   次ＰＣＩバスとの駆動許可を調停制御するための状態機
   械を含む、請求項５に記載のＰＣＩ−ＰＣＩブリッジ。
7. 【請求項７】 前記状態機械が、前記２次ＰＣＩバスと
   同じクロックドメインで動作する、請求項６に記載のＰ
   ＣＩ−ＰＣＩブリッジ。
8. 【請求項８】 前記状態機械は、所定量のデータ転送が
   終了するごとに状態を遷移すべきか否かを判定し、判定
   結果に従って状態を遷移させる、請求項６または７に記
   載のＰＣＩ−ＰＣＩブリッジ。
9. 【請求項９】 前記状態機械は、特定の状態にあるとき
   は、状態を遷移すべきか否かの判定までに転送されるデ
   ータ量を、他の状態にあるときよりも多く設定すること
   が可能である、請求項８に記載のＰＣＩ−ＰＣＩブリッ
   ジ。
10. 【請求項１０】 前記オンザフライ直接データ転送手段
    が、自己によるデータ転送の持続期間を制御するように
    前記状態機械を設定可能である、請求項５〜９のいずれ
    かに記載のＰＣＩ−ＰＣＩブリッジ。
11. 【請求項１１】 異なるクロック周波数で動作する要素
    間でのデータの転送をインターフェイスする先入れ先出
    しメモリであって、 書込ポートのための書込状態機械と、 読出ポートのための読出状態機械と、 前記書込状態機械と前記読出状態機械との間に並列に配
    置された複数個のメモリバンクとを含む、先入れ先出し
    メモリ。
12. 【請求項１２】 請求項１１に記載のＦＩＦＯを用い
    た、請求項５〜９のいずれかに記載のＰＣＩ−ＰＣＩブ
    リッジ。