JPH11238385A - スリーステートダイナミックランダムアクセスメモリー - Google Patents

Abstract

(57)【要約】 【課題】 ３値の形式でデータを記憶するメモリーセル
を有するダイナミックランダムアクセスメモリー装置を
提供する。 【解決手段】 スタンバイモードにおいては、内部ゲー
ト（４２６ａと４２６ｂ）の動作により左側センスノー
ド４１６ａが右側センスノード４１６ｂに対して短絡さ
れる。３値のデータ信号は短絡した右と左のセンスノー
ド（４１６ａと４１６ｂ）に結合されて３値のデータ信
号を生成する。左側センスノード４１６ａは右側センス
ノード４１６ｂから孤立される。左側センスノード４１
６ａは、左側センスノード４１６ａの電位と第一の基準
電圧Ｖｒｅｆ１との差分に従ってセンス増幅器４２４ａ
により高もしくは低電圧に駆動される。右側センスノー
ド４１６ｂは、右側センスノード４１６ｂの電位と第二
の基準電圧Ｖｒｅｆ２との差分に従ってセンス増幅器４
２４ｂにより高もしくは低電圧に駆動される。第一、第
二基準電圧（Ｖｒｅｆ１とＶｒｅｆ２）はダミーメモリ
ーセルにより生成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリー装置
に関し、特に、二つ以上の論理状態を記憶するメモリー
セルを有する半導体メモリー装置に関する。

【０００２】

【従来の技術】半導体メモリー装置の製造における重要
な点は、より高密度なメモリー装置を達成することであ
る。この文脈における密度とは、与えられた領域におい
て記憶されるデータビットの数を対象としている。メモ
リー装置の密度を増加するためには数多くの技術的なア
プローチがある。例えば、ダイナミックランダムアクセ
スメモリー（DRAMS ）の場合には、メモリーセルは典型
的にはパストランジスターと記憶容量を有している。密
度を増加させるために、容量構造上の変形例が紹介され
ている。例えば、「トレンチ」容量は、比較的小さい水
平領域を維持しながら、垂直領域を増加させる。「積み
重ねた」容量構造は、基板上に容量領域の大部分を配置
させている。

【０００３】そのような特別な容量は、DRAM密度を増加
することができるが、両方とも半導体基板上の最小の領
域を必要とする。従って、メモリー装置密度を増加させ
るための第一のアプローチは、メモリーセルの物理的な
寸法を小さくすることである。あいにく、メモリーセル
寸法の減少は、メモリーセルにより提供されるデータ信
号の強さの減少を引き起こす。このことは、特にDRAMに
対していえる。DRAMメモリーセルにおいては、容量領域
が減少するにつれ、容量に記憶される電荷量も減少し、
そのために、メモリーセルにより生み出されるデータ信
号も減少する。その結果、メモリーセルが減少できる量
にも限界がある。

【０００４】従来の半導体メモリー装置は典型的には、
２値形式で情報を記憶するメモリーセルを具備する。DR
AMの場合には、論理「１」を記憶するためには通常、記
憶容量は高電圧にチャージされ、論理「０」を記憶する
ためには低電圧にチャージされる。動作中、容量は典型
的には、ビット線に結合されてビット線上に電位変化を
生成する。メモリーセルの論理値はビット線上の電位変
化と基準電位を比較することにより決定される。

【０００５】従来の２値感知構成をより明瞭に理解する
ために、従来の２値感知回路を図１にもとづいて述べ
る。感知回路は参照番号１００で示され、対の左ビット
線１０４ａと１０４ｂを有する左メモリーセルアレー１
０２と、対の右ビット線１０８ａと１０８ｂを有する右
メモリーセルアレー１０６を具備する。ビット線対１０
４ａ／ｂと１０８ａ／ｂは左右の転送ゲート１１４と１
１６により対のセンスノード１１０と１１２に結合され
る。センスノード１１０と１１２の間にはセンス増幅器
１１８、ローカル入出力（Ｉ／Ｏ）ライン回路１２０お
よびプレチャージ等化回路１１２が配置されている。

【０００６】従来の感知構成の動作は、図２のタイミン
グ図に示されている。感知回路は時点ｔ０において高電
圧から低電圧に移行する制御信号／ＲＡＳ（「行アドレ
スストロボ」信号）によりアクテイブモードに入る。こ
の時点においては、信号ＥＱは、また以前から高レベル
であることに注目してよい。その結果として、プレチャ
ージ等化回路１２２のｎチャンネルＭＯＳトランジスタ
ーはオンとなり、センスノード１１０は両方とも短絡さ
れて、Ｖｒｅｆで示される基準電圧となる。

【０００７】時点ｔ１では、ＥＱ信号は高電圧レベルか
ら低電圧レベルに降下する。これによりプレチャージ等
化回路１２２はオフとなる。センスノード１１０と１１
２はこのように孤立してＶｒｅｆ電位にプレチャージさ
れる。時点ｔ１以降、ひとつのビット線をセンスノード
１１０と１１２を孤立させ、他方のビット線のセンスノ
ード１１０と１１２への結合を維持しながら、信号ＣＰ
ＧＬもしくはＣＰＧＲのひとつはロウに降下し、他方は
ハイを維持する。図２の場合は、転送ゲート１１４はハ
イにある信号ＣＰＧＬおよびロウとなる信号ＣＰＧＲに
イネーブル状態にとどまる。ビット線１０４ａ／ｂおよ
び１０８ａ／ｂはＶｒｅｆ電位でプレチャージされたま
まである。

【０００８】時点ｔ２においては、ワード線はハイで駆
動され、メモリーセルをビット線に結合する。図１に示
すように、左メモリーセルアレー１０２はワード線ＷＬ
０ＬおよびＷＬ１Ｌを具備し、右メモリーセルアレー１
０４はワード線ＷＬ０ＲおよびＷＬ１Ｒを具備する。図
１および図２の記述においては、ワード線ＷＬ０Ｌはハ
イで駆動されると仮定されている。トランジスターＮ１
００はオンとされ、そして容量Ｃ１００はビット線１０
４ａに結合される。記憶によみがえらせるように、ビッ
ト線１０４ａおよび１０４ｂはともに先にＶｒｅｆにプ
レチャージされていた。従って、容量Ｃ１００がビット
線１０４ａに結合しているとき、ビット線１０４ａはＶ
ｒｅｆ電位から変化し、一方ビット線１０４ｂはＶｒｅ
ｆ電位にとどまる。容量Ｃ１００は内部に記憶された
（高電圧にチャージされていた）論理「１」値を有する
と仮定すると、ビット線１０４ａはＶｒｅｆ電位をこえ
て上昇する。

【０００９】転送ゲート１１４がイネーブル状態にとど
まるために、ビット線１０４ａはセンスノード１１０に
結合され、ビット線１０４ｂはセンスノード１１２に結
合され、ワード線の活性により創造される、ビット線１
０４ａおよび１０４ｂ上の電荷量の差異は、夫々センス
ノード１１０および１１２により共有されている。その
結果、センスノード１１２よりも高電位にセンスノード
１１０は立ち上がる。

【００１０】時点ｔ４においては、センス増幅器１１８
は活性化され、そしてセンスノード１１０と１１２との
間の差分電圧に従ってセンスノード１１０と１１２は反
対の電力供給電圧レベルで駆動される。図１の特定の回
路においては、センス増幅器１１８は二つの相補信号Ｓ
ＡＮとＳＡＰにより活性化される。このように、センス
ノード１１０はセンスノード１１２よりも、より大きな
電位にあるため、センスノード１１０は高電圧で駆動さ
れ、そしてセンスノード１１２は低電圧で駆動される。
このことはＤＲＡＭにおいて２値情報を感知する第一の
ステップである。ビット線の電位は、メモリーセルデー
タにより基準電圧より高いか低い電位に変化される。基
準電圧とビット線との間の相違は増幅されてデータ信号
を生成する。

【００１１】時点ｔ５とｔ６との期間以上、センスノー
ド１１０と１１２上の強いデータ信号はＬＩＯ回路１２
０の動作によりローカルＩ／Ｏ（ＬＩＯ）線に結合され
る。ＹＳＥＬ信号が高レベルになり、そしてセンスノー
ド１１０と１１２は夫々異なるＬＩＯ線に結合される。
ＬＩＯ線上のデータは次いで増幅され、出力される。

【００１２】時点ｔ７では、／ＲＡＳ信号は高レベルに
戻る。ほぼ同時に、ワード線ＷＬＯＬはロウに戻り、容
量Ｃ１００をビット線１０４ａから孤立させる。ＥＱ信
号が高レベルになり、センスノード１１０と１１２をＶ
ｒｅｆ電圧にプレチャージする。ＣＧＰＬ信号がハイに
とどまり、そしてビット線対１０４ａと１０４ｂはＶｒ
ｅｆ電圧にゆっくりプレチャージされることは、注意さ
れてよい。時点ｔ１８では、ＣＰＧＲ信号はハイに戻
る。

【００１３】図３ａと図３ｂはＤＲＡＭメモリーセルの
ための従来に２値記憶体系を示している。図３ａは２値
１の記憶を示し、図３ｂは２値０を示す。両方の場合、
電圧ＶＣＣは高電源電圧であり、電圧ＶＳＳは低電源電
圧（ゼロボルト）である。メモリーセルはｎチャンネル
ＭＯＳトランジスターＮ３００と記憶容量Ｃ３００を具
備している。図３ａの場合、記憶容量Ｃ３００は電位Ｖ
ＣＣで記憶ノード３００を有し、電位１／２ＶＣＣで陽
極ノード３０２を有する。図３ｂの場合には、記憶容量
３００は低電源電位ＶＳＳであり、陽極ノードは同一の
１／２ＶＣＣ電位となっている。この２値記憶体系にと
っては、Ｖｒｅｆ電位を論理信号が１／２ＶＣＣに等し
いことを感知することが利点である。

【００１４】

【発明が解決しようとする課題】メモリーセル装置密度
を増加させるための非常に異なるアプローチは従来の２
値記憶アプローチを放棄し、その代わり、ひとつ以上の
状態を記憶できるメモリーセルを用いることである。そ
のような多状態装置の欠点は特別のステップを有する製
造プロセスをしばしば必要とし、そのため必ずしも容易
もしくは確実に実施できないことであった。

【００１５】

【問題点を解決するための手段】特別な処理ステップな
しに実施できる多状態メモリーセルを有するメモリー装
置を提供することが望ましい。

【００１６】好ましい実施例によれば、ＤＲＡＭメモリ
ーセル装置は３つの異なる状態を記憶できる標準的なメ
モリーセルを具備する。読み取り動作においては、標準
的なメモリーセルから記憶容量は共通のセンスノードに
結合され、電位変化をその上に造りだす。共通センスノ
ードは第一のセンスノードを第二のセンスノードに結合
することにより形成される。一度電位変化が共通センス
ノードに生成されると、第一、第二のセンスノードは互
いに孤立される。メモリーセルの状態によっては、第
一、第二のセンスノードはデータ高電位、データ中間電
位もしくはデータ低電位となる。

【００１７】第一のセンスノードは第一のセンスノード
上の電圧を第一の基準電圧と比較する第一のセンス増幅
器により高もしくは低論理レベルで駆動される。第一の
基準電圧はデータ中間電位よりは大きく、データ高電位
よりは小さい。第二のセンスノードは第二のセンスノー
ド上の電圧を第二の基準電圧と比較する第二のセンス増
幅器により高もしくは低論理レベルに駆動される。第二
基準電圧はデータ中間電位よりは小さいが、データ低電
位よりは大きい。第一、第二のセンスノードの生じる論
理レベルは３つの状態（３値）情報を２値情報に変換す
るために用いられる。

【００１８】好ましい実施例のひとつの観点によれば、
第一、第二の基準電圧は第一、第二のダミーメモリーセ
ルにより第一、第二の基準ノードに提供される。第一、
第二のダミーメモリーセルは第一、第二の基準ノードに
夫々結合される記憶容量を有している。第一のダミーメ
モリーセル容量上の電荷は第一の基準電圧がデータ高電
位とデータ中間電位の中間となるように選択される。第
二のダミーメモリーセル容量上の電荷は第二の基準電圧
がデータ中間電位とデータ低電位の中間となるように選
択される。

【００１９】好ましい実施例の別の観点によれば、ダミ
ーメモリーセルの記憶容量は標準メモリーセルの記憶容
量とサイズ的には等価である。電源電圧より小さい所定
の電圧はダミーメモリーセルの記憶容量を充電するため
に用いられる。

【００２０】好ましい実施例の別の観点によれば、ダミ
ーメモリーセルの記憶容量は標準メモリーセルの記憶容
量よりも小さい。供給電圧に等価な電位はダミーメモリ
ーセルの記憶容量を充電するために用いられる。

【００２１】好ましい実施例の別の観点によれば、二つ
の異なるメモリーセルアレーのひとつからのビット線は
第一、第二のセンスノードに二組の転送ゲートにより結
合されている。

【００２２】

【実施例】今、図４を参照して、３値の形式でデータを
記憶するＤＲＡＭ用の感知回路を示す略線図を述べる。
感知回路は一般的には参照符号４００で示され、等価回
路４０６で接続される左側４０２と右側４０４を有する
様に概念化されている。好ましい実施例４００の左側と
右側（４０２と４０４）は同一の一般的な要素を有す
る。従って、両方の側は同一の参照番号により言及さ
れ、左側４０２の要素は文字「ａ」で終わり、右側４０
４の要素は文字「ｂ」で終わる。各側（４０２と４０
４）は、第一ビット線（４１０ａと４１０ｂ）と第二ビ
ット線（４１２ａと４１２ｂ）を提供するＤＲＡＭメモ
リーセル（４０８ａと４０８ｂ）のアレーを具備する。
転送ゲート（４１４ａと４１４ｂ）は第一ビット線（４
１０ａと４１０ｂ）を第一センスノード（４１６ａと４
１６ｂ）に結合し、第二ビット線（４１２ａと４１２
ｂ）を第二センスノード（４１８ａと４１８ｂ）に結合
する。第一センスノード（４１６ａと４１６ｂ）と第二
センスノード（４１８ａと４１８ｂ）との間には３つの
回路が結合されている。即ち、ローカル入出力（ＬＩ
Ｏ）回路（４２０ａと４２０ｂ），基準電圧回路（４２
２ａと４２２ｂ），およびセンス増幅器（４２４ａと４
２４ｂ）である。第一センスノード（４１６ａと４１６
ｂ）と第二センスノード（４１８ａと４１８ｂ）は内部
ゲート（４２６ａと４２６ｂ）により等化回路４０６に
結合されている。

【００２３】好ましい実施例４００内に含まれる回路の
いくつかの詳細な模式図を図５ａ−図５ｅに示す。

【００２４】図５ａはメモリーアレー４０８の部分を説
明する。メモリーアレー４０８は２値の形式に代えて３
つの状態でデータを記憶するメモリーセルＭ４００とＭ
４０２を有する。アドレス信号に応答して、メモリーア
レー４０８はビット線上に３値のデータ信号を生成す
る。偶数ワード線ＷＬＡはメモリーセルＭ４００を第一
ビット線４１０に結合する。奇数ワード線ＷＬＢはメモ
リーセルＭ４０２を第二ビット線４１２に結合する。好
ましい実施例においては、偶数ワード線が活性化された
とき、メモリーセルは第一ビット線４１０に結合され、
奇数ワード線はプレチャージ電圧に止まる。逆もまた同
様。このようにして、ビット線対のひとつのビット線は
データ信号を提供し、他方のビット線はプレチャージ信
号を提供する。

【００２５】偶数ワード線（例えば、ＷＬＡ）はメモリ
ーセルをビット線（４１０ａと４１０ｂ）に結合するの
でこれらのビット線（４１０ａと４１０ｂ）は「偶数」
ビット線と考えることができることが理解される。同様
に、ビット線（４１２ａと４１２ｂ）は「奇数」ビット
線と考えることができる。これらの同様な線に沿って、
第一センスノード（４１６ａと４１６ｂ）もまた「偶
数」センスノードと考えることができる。なぜならば、
偶数ワード線の活性化により、第一センスノード（４１
６ａと４１６ｂ）上に３値のデータ信号を位置づけるか
らである。当然、第二センスノード（４１８ａと４１８
ｂ）は「奇数」センスノードと考えることができる。実
施例４００の動作において、もし偶数ワード線が活性化
されたなら、奇数センスノード（４１８ａと４１８ｂ）
は基準電圧を提供する。逆に、もしも奇数ワード線が活
性化されたなら、偶数センスノード（４１６ａと４１６
ｂ）が基準電圧を提供する。

【００２６】好ましい実施例４００が、メモリーアレー
（４０８ａと４０８ｂ）間に配設された第一、第二のセ
ンス増幅器（４２４ａと４２４ｂ）を有する構成を説明
しているが、別の構成においてはひとつのアレーの対向
する端部に第一、第二のセンス増幅器（４２４ａと４２
４ｂ）を具備できる。

【００２７】図５は転送ゲート４１４を示す。転送ゲー
ト４１４は第一、第二のビット線（４１０と４１２）を
第一、第二のセンスノード（４１６と４１８）に結合し
て３値のデータ信号をセンス増幅器４２４に提供する。
転送ゲート４１４は二つの平行なｎチャンネルＭＯＳト
ランジスターを有する。両方のトランジスターのゲート
にはＳＨＲＲ／Ｌ信号を受ける。信号表示の最後の文字
は「左」側信号と「右」側信号があることを示してい
る。従って、図４の左転送ゲート４１４ａはＳＨＲＬ信
号により活性化され、右転送ゲート４１４ｂはＳＨＲＲ
信号により活性化される。ＳＨＲＬ／Ｒ信号はブーツさ
れた信号である。即ち、ハイの時、信号は、ビット線
（４１０と４１２）とセンスノード（４１６と４１８）
の間のしきい値電圧の導入を除去するために最大電源電
圧を超える。

【００２８】図５ｃはセンス増幅器４２４を示す。図４
に示す様に、好ましい実施例においては二つのセンス増
幅器（４２４ａと４２４ｂ）が用いられている。ひとつ
のセンス増幅器４２４ａは３値データ信号によりひとつ
のセンスノードに生み出され、他のセンスノード上に第
一の基準電圧により生み出された差分電圧に応答して反
対の電圧にそのセンスノード（４１６ａと４１８ａ）を
駆動する。同様に、他のセンス増幅器４２４ｂは３値デ
ータ信号によりひとつのセンスノードに生み出され、他
のセンスノード上に第二の基準電圧により生み出された
差分電圧に応答して反対の電圧にそのセンスノード（４
１６ｂと４１８ｂ）を駆動する。

【００２９】図５ｃの特定の実施例においては、センス
増幅器は、ｐチャンネルＭＯＳトランジスターＰ４０２
とｎチャンネルＭＯＳトランジスターＮ４０２から形成
される第二のＣＭＯＳドライバーに交差結合される、ｐ
チャンネルＭＯＳトランジスターＰ４００とｎチャンネ
ルＭＯＳトランジスターＮ４００から形成される第一の
ＣＭＯＳドライバーを有するＣＭＯＳセンス増幅器であ
る。トランジスターＰ４００とＰ４０２は、ＳＤＰで示
されるように、ｐチャンネルＭＯＳトランジスターＰ４
０４により高センス増幅器電源電圧に結合される。トラ
ンジスターＰ４０４のソースはセンス増幅器イネーブル
信号ＳＡＰＳにより駆動される。同様に、トランジスタ
ーＮ４００とＮ４０２は、ＳＤＮで示されるように、ｎ
チャンネルＭＯＳトランジスターＮ４０４により低セン
ス増幅器電源電圧に結合される。トランジスターＮ４０
４のゲートはセンス増幅器イネーブル信号ＳＡＮＳによ
り駆動される。低ＳＡＰＳ信号と高ＳＡＮＳ信号により
イネーブルされた時、センス増幅器４２４回路はセンス
ノード（４１６もしくは４１８）のひとつをＳＤＰ電圧
に結合し、他方のセンスノード（４１８もしくは４１
６）をＳＤＮ電圧に結合する。

【００３０】図５ｃはＬＩＯ回路４２０を説明する。Ｌ
ＩＯ回路４２０は対のセンスノード（４１６と４１８）
上のデータを対のＬＩＯ線４２８に結合するために用い
られる。図４に説明される好ましい実施例においては、
３値データ信号に応答して２値の信号を表現するのは左
側ＬＩＯ線４２８ａと右側ＬＩＯ線４２８ｂ上のデータ
の組み合わせである。ＬＩＯ回路４２０は第一のセンス
ノード４１６をひとつのＬＩＯ線に結合するために第一
のｎチャンネルＭＯＳトランジスターＮ４０６を有し、
第二のセンスノード４１８を他方のＬＩＯ線に結合する
ための第二のｎチャンネルＭＯＳトランジスターＮ４０
８を有する。トランジスターＮ４０６とＮ４０８のゲー
トは、ともにＹＳＥＬ信号により駆動される。

【００３１】図５ｅは模式的図において等化回路４０６
を説明する。図４に戻れば、等化回路４０６は内部ゲー
ト（４２６ａと４２６ｂ）と転送ゲート（４１４ａと４
１４ｂ）との関連において機能し、センスノード（４１
６ａ／ｂ，４１８ａ／ｂ）をプレチャージし、そしてビ
ット線（４１０ａ／ｂと４１２ａ／ｂ）をプレチャージ
電圧、ＶＢＬＲまでプレチャージする。等化回路４０６
は等化ノード４３０と４３２のあいだに配設され、ｎチ
ャンネルＭＯＳ短絡トランジスターＮ４１０と二つのｎ
チャンネルＭＯＳプレチャージトランジスターＮ４１２
とＮ４１４を具備している。トランジスターＮ４１０、
Ｎ４１２そしてＮ４１４のゲートはＥＱ信号により共通
に駆動される。等化回路４０６が高ＥＱ信号により活性
化された時、短絡トランジスターＮ４１０は等化ノード
（４３０と４３２）を一緒に短絡し、プレチャージトラ
ンジスター（Ｎ４１２とＮ４１４）はプレチャージ電圧
ＶＢＬＲを等化ノード（４３０と４３２）に提供する。
好ましい実施例４００においては、プレチャージ電圧Ｖ
ＢＬＲは供給電圧ＶＣＣとＶＳＳの中間である。

【００３２】内部ゲート（４２６ａと４２６ｂ）と等化
ノード（４３０と４３２）の組み合わせは左側のセンス
ノード（４１６ａと４１８ａ）の対を右側のセンスノー
ド（４１６ｂと４１８ｂ）の対に結合するように機能す
る内部ゲートとして考慮できることに注意する。

【００３３】図４に戻れば、基準電圧回路（４２２ａと
４２２ｂ）と内部ゲート（４２６ａと４２６ｂ）が詳細
に示されている。好ましい実施例４００においては、基
準回路（４２２ａと４２２ｂ）の双方はダミーセルを用
いて基準電圧を生成する。第一の基準電圧回路４２２ａ
は二つのダミーメモリーセルを有してなる。第一のダミ
ーメモリーセルはパストランジスターＮ４１６ａと記憶
容量Ｃ４００ａを具備する。第二のダミーメモリーセル
はパストランジスターＮ４１８ａと記憶容量Ｃ４０２ａ
を有してなる。第一のダミーメモリーセルは第二のセン
スノード４１８ａに偶数ダミーワード線信号ＤＷＬＡに
より結合される。ＤＷＬＡはメモリーセルアレー４０８
ａもしくは４０８ｂのどちらかにあり、偶数ワード線が
ハイで駆動されるときはいつでもハイである。第二のダ
ミーメモリーセルは、メモリーセルアレー４０８ａもし
くは４０８ｂのどちらかにあり、奇数ワード線がハイで
駆動されるときはいつでも奇数ダミーワード線信号ＤＬ
ＷＢにより第一のセンスノード４１６ａに結合される。
記憶容量Ｃ４００ａとＣ４０２ａは、ｎチャンネルＭＯ
ＳダミープレチャージトランジスターＮ４２０ａにより
第一の基準電荷電位ＤＣＲＨに結合される共通の容量ノ
ード４３４ａを有している。容量Ｃ４００ａとＣ４０２
ａの反対のノードは陽極ノードに結合される。トランジ
スターＮ４２０ａはダミープレチャージ信号ＤＰＣによ
り駆動される。

【００３４】第二の基準電圧回路４２２ｂは第一の基準
電圧回路４２２ａと同一の一般的な構成を有する。即
ち、第一ダミーセル（Ｎ４１６ｂとＣ４００ｂ）、第二
ダミーセル（Ｎ４１８ｂとＣ４０２ｂ）、そして容量Ｃ
４００ｂとＣ４０２ｂを第二基準チャージ電位ＤＣＲＬ
に結合するためのダミープレチャージトランジスターＮ
４２０ｂである。第一、第二の基準電圧回路４２２ａと
４２２ｂの差分は基準チャージ電位（ＤＣＲＨとＤＣＲ
Ｌ）の大きさである。二つのチャージ電位（ＤＣＲＨと
ＤＣＲＬ）の大きさは以下に述べる。

【００３５】図４は各基準電圧回路（４２２ａと４２２
ｂ）内のダミー容量対（Ｃ４００ａ／Ｃ４０２ａとＣ４
００ｂ／Ｃ４０２ｂ）を示しているが、各対は単一の容
量で置換できることも理解される。

【００３６】好ましい実施例４００の動作の理解の助け
のために、好ましい実施例の特別な３値記憶のアプロー
チを今、考察する。図６ａ−６ｃを参照すれば、好まし
い実施例によるＤＲＡＭセルの３つの状態が模式的な図
で説明されている。メモリーセルは一般的に参照符号６
００で指示され、パストランジスターＮ６００と記憶容
量Ｃ６００を具備する。記憶容量は記憶ノード６０２と
陽極ノード６０４を有してなる。好ましい実施例の記憶
概要においては、陽極ノード６０４は１／２ＶＣＣの陽
極電圧に維持される、ＶＣＣは高電源であり、そしてＶ
ＳＳは低電源（ゼロボルト）である。図６ａは論理
「０」値のための電圧レベルを示し、記憶容量６０２は
低電源電圧ＶＳＳにチャージされる。図６ｂは論理
「１」値のための電圧レベルを示し、記憶容量６０２は
１／２ＶＣＣ電圧レベルにチャージされる。図６ｃは論
理「２」値のための電圧レベルを示していて、記憶容量
は高電源電圧ＶＣＣにチャージされる。好ましい実施例
においては、メモリーセルの陽極ノードは同一のアレー
に共通に接続されている。

【００３７】好ましい実施例４００を詳細に述べてきた
が、好ましい実施例４００の動作を、今、一連のタイミ
ング図との関連において述べよう。

【００３８】好ましい実施例４００の動作は、図７、
８、９との関連において図４と５ａ−５ｅを参照するこ
とにより最も良く理解される。図７は好ましい実施例４
００の動作において用いられる様々な信号の応答を示す
タイミング図である。図８は好ましい実施例の動作にお
いて起こる各種の可能な読み取り−書き込み論理動作の
ための第一センスノード４１６ａと第一基準ノード４１
８ａの応答を示すタイミング図である。同様に、図９は
図８で説明された読み取り−書き込み動作の同一の組み
合わせのための、第二のセンスノード４１６ｂと第二基
準ノード４１８ｂの応答を示すタイミング図である。

【００３９】時点ｔ０以前には、好ましい実施例４００
はスタンバイ状態にある。この状態においては、ビット
線、センスノード、そして等化ノードはすべて電圧１／
２ＶＣＣにプレチャージされる。図７との関連におい
て、今、図４と５ａ−５ｅを参照すれば、時点ｔ０以前
には信号ＥＱは高レベルであり、等化回路４０６ば能動
状態である。ワード線（偶数、奇数ワード線ＷＬＡとＷ
ＬＢにより示される）はすべてロウであり、メモリーセ
ル記憶容量をビット線（４１０ａ／ｂと４１２ａ／ｂ）
から孤立させる。更に、ダミーワード線（ＤＷＡとＤＷ
Ｂ）もまたロウであり、ダミーメモリーセルをセンスノ
ード（４１６ａ／ｂと４１８ａ／ｂ）から孤立させる。
対照的に、ＳＨＲＬ、ＳＨＲＲ、そしてＳＨＲＭ信号は
すべてハイであり、内部ゲート（４２６ａと４２６ｂ）
と同様に左右の転送ゲート（４１４ａ）をイネーブル状
態とする。その結果、第一ビット線（４１０ａと４１０
ｂ）、第一センスノード（４１６ａと４１６ｂ）、そし
て等化ノード４３０は一緒に短絡させられる。同一の方
法で、第二ビット線（４１２ａと４１２ｂ）、第二セン
スノード（４１８ａと４１８ｂ）、そして等化ノード４
３２は一緒に短絡させられる。等化回路４０６が能動状
態にあるので、上述のビット線（４１０ａ／ｂと４１２
ａ／ｂ）、センスノード（４１６ａ／ｂと４１８ａ／
ｂ）そして等化ノード（４３０と４３２）のすべてはプ
レチャージ電圧ＶＢＬＲにされ、この電圧は好ましい実
施例では１／２ＶＣＣである。

【００４０】スタンバイ状態においては、センス増幅器
（４２４ａと４２４ｂ）は、それらの高低電源電圧（Ｓ
ＤＰとＳＤＮ）のレベルによりディセーブルとされる。
図７に示すように、センス増幅器イネーブル信号（ＳＡ
ＮＳとＳＡＰＳ）が能動状態なので、センス増幅器高低
電源電圧（ＳＤＰとＳＤＮ）は両方とも１／２ＶＣＣ電
圧にある。センスノードがまた１／２ＶＣＣ電圧レベル
なので、センス増幅器（４２４ａと４２４ｂ）はディセ
ーブルされる。

【００４１】スタンバイ状態はまたダミーメモリーセル
（Ｃ４００ａ／ｂとＣ４０２ａ／ｂ）をチャージするの
にはたらく。時点ｔ０以前には、ＤＰＣ信号はハイであ
り、そして、第一基準電圧回路４２２ａの共通記憶ノー
ド４３４ａは第一基準チャージ電位ＤＣＲＨに結合さ
れ、第二基準電圧回路４２２ｂの共通記憶ノード４３４
ｂは第二基準チャージ電位ＤＣＲＬに結合されている。

【００４２】時点ｔ０以前には、ＬＩＯ回路４２０ａと
４２０ｂはディセーブルされ、ＬＩＯ線４２８ａと４２
８ｂはセンスノード（４１６ａ／ｂと４２８ａ／ｂ）か
ら孤立される。その上、書き換タイミング信号ＳＡＳＥ
はまた不活性（ロウ）である。ＳＡＳＥ信号について
は、以下に詳しく記述することになる。

【００４３】時点ｔ０においては、好ましい実施例は、
スタンバイ状態から活性状態に移行する。この時点にお
いては、ひとつのアレーからのビット線はアレーの左右
の側の両方のセンスノードから孤立させられ、ダミーセ
ルチャージ動作が終了する。図７を今、参照すれば、時
点ｔ０において、行アドレスストロボタイミング信号／
ＲＡＳは論理ハイから論理ロウに降下する。この移行
は、非同期ＤＲＡＭの場合には外部的に加えられた／Ｒ
ＡＳ信号の結果によるか、もしくは同期ＤＲＡＭの場合
には外部クロック信号の結果による。

【００４４】図７に図示された例においては、右側のメ
モリーセルアレー４０８ｂからデータはアクセスされ
る。従って、時点ｔ０の付近においては、信号ＳＨＲＬ
はロウになり転送ゲート４１４ａをディセーブルし、左
のメモリーセルアレー４０８ａを好ましい実施例４００
から孤立させる。ＳＨＲＲ信号はハイに止まり、そして
ビット線４１０ｂは第一センスノード（４１６ａと４１
６ｂ）と等化ノード４３０に結合されたままとなり、ビ
ット線４１２ａは第二センスノード（４１８ａと４１８
ｂ）と等化ノード４３２に結合されたままとなる。

【００４５】時点ｔ０においてもまた、ＤＰＣ信号は高
電圧から低電圧に移行する。その結果、第一基準電圧回
路４２２ａにおけるトランジスターＮ４２０ａと第二基
準電圧回路４２２ｂにおけるトランジスターＮ４２０ｂ
はオフとなる。容量Ｃ４００ａとＣ４０２ａはＤＣＲＨ
電圧にチャージされ、そして容量Ｃ４００ｂとＣ４０２
ｂはＤＣＲＬ電圧にチャージされることは注目してよ
い。

【００４６】時点ｔ１１においては、ＥＱ信号が高電圧
から低電圧に降下されるとき、等化機能は終了する。図
５ｅに戻れば、ＥＱ信号がロウとなれば、トランジスタ
ーＮ４１０，Ｎ４１２そしてＮ４１４はオフとなり、そ
して等化ノード４３０は等化ノード４３２から孤立させ
られる。

【００４７】時点ｔ２においては、３値のメモリーセル
データはビット線対の一方のビット線に結合される。ワ
ード線ＷＬＡは低電圧から高電圧に移行する。図５ａに
戻れば、ワード線ＷＬＡはメモリーセルアレー（４０８
ａと４０８ｂ）のおける偶数ワード線を現していること
を思い出してよい。従って、メモリーセル（例えば、メ
モリーセルＭ４００）は第一のビット線４１０ｂに結合
される。しかしながら、右側の転送ゲート４１４ｂが活
性状態に止まる一方、左の転送ゲート４１４ａは不活性
状態にあるので、その結果として、ビット線４１０ｂ上
の３値セルデータは第一センスノード（４１６ａと４１
６ｂ）と等化ノード４３０に結合される。第二センスノ
ード（４１８ａと４１８ｂ）と等化ノード４３２は、プ
レチャージ電圧１／２ＶＣＣに止まる。このようにし
て、初期の感知段階においては、転送ゲート（４２６ａ
と４２６ｂ）により一緒に結合された第一センスノード
（４１６ａと４１６ｂ）により形成される共通のセンス
ノードに結合される。

【００４８】この記述のために、読み出されるメモリー
セルデータは「２」の３値を有すると仮定する。更に、
同一の値（３値の２）はメモリーセルに書き込まれると
仮定する。その様な動作のためのセンスノードの結果と
して生ずる応答は図８と９における波形８００ａと８０
０ｂにより夫々示される。波形８００ａは好ましい実施
例４００の第一、第二のセンスノード（４１６ａと４１
６ｂ）の応答を示す一方、波形８００ｂは好ましい実施
例４００の第一、第二のセンスノード（４１６ｂと４１
８ｂ）の応答を示している。

【００４９】その故に、波形８００ａと８００ｂを今参
照すれば、時点ｔ２において、ハイになりつつあるワー
ド線ＷＬＡのよりメモリーセル記憶容量（ＶＣＣの３値
にチャージされている）がビット線４１０ｂに結合され
る時、第一センスノード（４１６ａと４１８ａ）はそれ
らの第二センスノード（４１８ａと４１８ｂ）を超えて
電位的に上昇しはじめ、そしてプレチャージ電位１／２
ＶＣＣに止まる。電圧の差分の大きさは図８と９におい
て電圧Ｖｓｅｎｓｅとして示される。Ｖｓｅｎｓｅの大
きさは以下の数式により与えられる。

【００５０】

【数１】

【００５１】ＶＣＣ／２の項は２値の２もしくは３値の
０値（即ち、ＶＣＣ−１／２もしくは１／２ＶＣＣ−Ｖ
ＳＳ）のための記憶容量上の電圧を現している。項Ｃｃ
ｅｌｌはメモリーセルの容量であり、項Ｃｓａはセンス
増幅器（即ち、左右のセンスノード）の容量であり、そ
してＣｂ１はビット線の容量である。

【００５２】時点ｔ３において、左のセンスノードの対
（４１６ａと４１８ａ）と右のセンスノードの対（４１
６ｂと４１８ｂ）は孤立させられ、ビット線４１０ｂ上
の３値セルデータにより生み出される電圧差分をトラッ
プする。信号ＳＨＲＲはロウになり、右の転送ゲート４
１４ｂをオフにし、ビット線４１０ｂと４１２ｂからセ
ンスノード（４１６ａ／ｂと４１８ａ／ｂ）を孤立させ
る。同時に、信号ＳＨＲＭもまたロウになり、内部ゲー
ト４２６ａと４２６ｂをオフにして、等化ノード（４３
０と４３２）からセンスノード（４１６ａ／ｂと４１８
ａ／ｂ）を孤立させる。このようにして、共通のセンス
ノードを形成する二つのセンスノードが互いに孤立させ
られている。

【００５３】時点ｔ４においては、ダミーワード線が活
性化され、左のセンスノード（４１６ａもしくは４１８
ａ）のひとつの上に第一基準電圧を生み出し、右のセン
スノード（４１６ｂもしくは４１８ｂ）のひとつの上に
第二基準電圧を生み出す。図８と９にしめされる特定の
例においては、好ましい実施例の左側４０２の第二セン
スノード４１８ａは第一基準電圧に駆動され、一方、右
側４０４の第二センスノード４１８ｂは第二基準電圧に
駆動される。図７に示すように、偶数ワード線（ＷＬ
Ａ）は活性化されて第一センスノード（４１６ａと４１
６ｂ）上に３値データ信号を生成するので、ダミーワー
ド線ＤＷＬＡは活性化されてダミーメモリーセルを第二
センスノード（４１８ａと４１８ｂ）に結合する。奇数
ワード線が活性化されていたならば（例えば、図５ａに
示すワード線ＷＬＢ）、ダミーワード線ＤＷＬＢはこの
期間において活性化されるであろうし、一方、ダミーワ
ード線ＤＷＬＡはロウに止まるであろうことは、理解さ
れるであろう。

【００５４】この構成は好ましい実施例の重要な相を図
示している。偶数ワード線が活性化した時、第一センス
ノード（４１６ａと４１６ｂ）は３値データ信号を受け
るように「センス」ノードとして働き、一方、第二セン
スノード（４１８ａと４１８ｂ）はそれらが異なる基準
電圧を提供する基準ノードとして機能する。逆に、奇数
ワード線が活性化された時、第二センスノード（４８１
ａと４１８ｂ）はセンスノードとして働き、一方、第一
センスノード（４１６ａと４１６ｂ）は基準ノードとし
て働く。

【００５５】図８における波形８００ａを今参照すれ
ば、ダミーワード線容量（Ｃ４００ａとＣ４０２ａ）上
の電圧を第二センスノード４１８ａを第一基準電圧Ｖｒ
ｅｆ１で駆動するように選択する。この第一基準電圧は
Ｖｓｅｎｓｅ電圧の半分である。このことは以下に述べ
る数式に従ってＤＣＲＨ電圧を生成することによりなし
とげられる。

【００５６】

【数２】

【００５７】もしもＶｒｅｆ１信号が次の数式により与
えられると示すことができる。

【００５８】

【数３】

【００５９】ＤＣＲＨのために置換すると次の関係が生
ずる。

【００６０】

【数４】

【００６１】好ましい実施例４００の対向する側のダミ
ーワード線容量（Ｃ４００ｂとＣ４０２ｂ）上の電圧
は、第二センスノード４１８ａを第二基準電圧ＶＣＣ／
２−Ｖｒｅｆ２に駆動するように選択される。Ｖｒｅｆ
２信号もまた、Ｖｒｅｆ１信号のようにＶｓｅｎｓｅ電
圧の半部であるが、極性は負である。このことは、以下
に述べる数式に従ってＤＣＲＬ電圧を生成することによ
り成し遂げられる。

【００６２】

【数５】

【００６３】このようにして、図９の波形８００ｂに示
すように、時点ｔ４において、第二センスノード４１８
ｂは１／２ＶＣＣレベル以下に降下する。

【００６４】ＤＣＲＨとＤＣＲＬ電圧レベルの上述の選
択はダミーセル容量の寸法が標準メモリーセル容量の寸
法と同等であると仮定しているからである。当業者であ
ればダミーセル容量をチャージするためのＤＣＲＨとＤ
ＣＲＬ電圧を用いる代わりに、ダミーセル容量の寸法は
減少でき、そして供給電圧ＤＣＲＨとＤＣＲＬは供給電
圧ＶＣＣとＶＳＳで置換できることは認識できるであろ
う。その様な場合、ダミーセル容量は下記の数式により
与えられる。

【００６５】

【数６】

【００６６】時点ｔ５において、センス増幅器（４２４
ａと４２４ｂ）が活性化され、そしてセンスノードの対
（４１６ａ／４１８ａと４１６ｂ／４１８ｂ）は、それ
らの間の差分電圧に従って、反対の供給電圧レベルに駆
動される。今、図７を参照すれば、時点ｔ５において、
センス増幅器高供給電圧ＳＤＰは、１／２ＶＣＣからフ
ルＶＣＣレベルに上昇する。同時にセンス増幅器低供給
電圧ＳＤＮは１／２ＶＣＣからＶＳＳ（ゼロボルト）に
降下する。図８の波形８００ａに示す様に、時点ｔ５以
前には、第一センスノード４１６ａの電位は第二センス
ノード４１８ａの電位よりも高い。その結果、センス増
幅器４２４ａが活性化された時、第一センスノード４１
６ａはＶＣＣ電位に駆動され、そして第二センスノード
４１８ａはＶＳＳ電位に駆動される。他方のセンスノー
ド対の応答は図９の波形８００ｂに示されている。時点
ｔ５においては、第一ノード４１６ｂはＶＣＣ電位に駆
動され、そして第二ノード４１８ｂはＶＳＳ電位に駆動
される。

【００６７】時点ｔ６においては、センスノード対（４
１６ａ／４１８ａと４１６ｂ／４１８ｂ）上のデータは
ＬＩＯ回路（４２０ａと４２０ｂ）の操作によりＬＩＯ
線（４２８ａと４２８ｂ）に結合される。ＹＳＥＬ信号
は低電圧から高電圧に上昇する。図５ｄに示す様に、高
ＹＳＥＬ信号はトランジスターＮ４０６とＮ４０８をオ
ンにし、センスノード４１６と４１８をＬＩＯ線対４２
８に結合する。

【００６８】時点ｔ７においては、ＹＳＥＬ信号はハイ
に止まり、書き込み動作の原因となる。図７の例は書き
込み動作が生じないか、または、同一のデータ値（３値
の２）がメモリーセルに書き込まれる場合を説明する。
従って、時点ｔ７においては電圧には移行はない。その
ような移行が時点ｔ７において生ずる、読み取り−書き
込み動作の例を以下に詳細に述べる。

【００６９】時点ｔ８においては、ＹＳＥＬ信号は低電
圧に戻り、ＬＩＯ回路（４２０ａと４２０ｂ）をディセ
ーブルし、そしてＬＩＯ線（４２８ａと４２８ｂ）をセ
ンスノード対（４１６ａ／４１８ａと４１６ｂ／４１８
ｂ）から孤立させる。

【００７０】時点ｔ９においては、データをメモリーア
レー（４０８ａと４０８ｂ）に書き込むために、書き換
え動作が開始され、センスノード対（４１６ａ／４１８
ａと４１６ｂ／４１８ｂ）を反対の供給電圧レベルに駆
動する。データの書き込みは読み取り／書き込み動作の
書き込み部分に発生する、即ちメモリーアレー（４０８
ａと４０８ｂ）内に記憶されたデータをリフレッシュす
るためである。

【００７１】図７を参照すれば、時点ｔ９において、Ｓ
ＡＳＥ信号はハイになる。ＳＡＳＥ信号は、センスノー
ド対（４１６ａ／４１８ａと４１６ｂ／４１８ｂ）の電
圧如何によって、センス増幅器（４２４ａと４２４ｂ）
をイネーブルもしくはディセーブルする。センスノード
対（４１６ａ／４１８ａと４１６ｂ／４１８ｂ）が同一
の電圧レベルを有している場合には、センス増幅器（４
２４ａと４２４ｂ）はイネーブルされたままであり、Ｓ
ＡＰＳ信号はロウのままであり、そしてＳＡＮＳ信号は
ハイのままであるだろう。センスノード対（４１６ａ／
４１８ａと４１６ｂ／４１８ｂ）が反対の電圧に駆動さ
れるとしたら、センス増幅器（４２４ａと４２４ｂ）は
ディセーブルされ、書き込み動作中にセンス増幅器（４
２４ａと４２４ｂ）が互いに争うのを防止する、そして
その故に、過大な量の電流を引き寄せる。信号ＳＡＰＳ
がこのようにハイになると、ＳＡＳＥ信号がハイである
限りはＳＡＮＳ信号はロウになる。

【００７２】図１０は、図７において説明したセンス増
幅器イネーブル信号ＳＡＮＳとＳＡＰＳを生成するため
のタイミング制御回路を示している。タイミング制御回
路は参照番号９００で示され、３―入力ＮＡＮＤゲート
Ｇ９００を有してなる。ゲートＧ９００へのひとつの入
力は第一センスノード４１６ａでの電圧レベルである。
第二の入力は第二センスノード４１６ｂでの電圧レベル
の逆である。ゲートＧ９００への第三の入力はＳＡＳＥ
信号である。ゲートＧ９００の出力はＳＡＮＳ信号であ
る。ＳＡＰＳ信号はＳＡＮＳ信号の逆である。

【００７３】図８と９における波形８００ａと８００ｂ
により示される特定の例においては、第一ノード（４１
６ａと４１６ｂ）は時点ｔ９では両方ともＶＣＣであ
る。従って、ＳＡＰＳ信号はロウに止まり、そしてＳＡ
ＮＳ信号はハイに止まる。

【００７４】時点ｔ１０においては、３値データはメモ
リーセルアレーに書き込まれる。図７に示すように、時
点ｔ１０においては、ＳＨＲＭ信号はハイに戻り、内部
ゲート（４２６ａと４２６ｂ）をイネーブルする。第一
ノード４１６ａと４１６ｂは等化ノード４３０を介して
一緒に結合され、そして第二ノード４１８ａと４１８ｂ
は等化ノード４３２を介して一緒に結合される。もしも
二つのセンスノード対（４１６ａ／４１８ａと４１６ｂ
／４１８ｂ）の電圧レベルが等しい（即ち、両方ともＶ
ＣＣまたは両方ともＶＳＳ）としたら、センス増幅器
（４２４ａと４２４ｂ）はイネーブルのままであり、書
き込み機能において一緒に動作することになるだろうこ
とを想起する。対照的に、もしも二つのセンスノード対
（４１６ａ／４１８ａと４１６ｂ／４１８ｂ）が反対の
電圧であるとしたら（即ち、一方がＶＣＣ、他方がＶＳ
Ｓ）、センス増幅器（４２４ａと４２４ｂ）はディセー
ブルされ、そして内部ゲート（４２６ａと４２６ｂ）の
活性化は、反対にチャージされたセンスノード対（４１
６ａ／４１８ｂと４１６ｂ／４１８ｂ）を短絡させ、両
方のノードを１／２ＶＣＣ電圧レベルに終わる。この場
合早期に、等化回路４０６は能動状態になり、センスノ
ード対（４１６ａ／４１８ｂと４１６ｂ／４１８ｂ）を
１／２ＶＣＣ電圧レベルに駆動する。

【００７５】また、時点ｔ１０においては、信号ＳＨＲ
Ｒはハイに戻り、右側転送ゲート４１４ｂをイネーブル
とし、ビット線４１０ｂを第一センスノード（４１６ａ
と４１６ｂ）に結合し、そしてビット線４１２ｂを第二
センスノード（４１８ａと４１８ｂ）に結合する。ワー
ド線ＷＬＡがいまだに高電圧にあるので、データはメモ
リーセル記憶容量に書き込まれる。

【００７６】時点ｔ１１においては、能動サイクルは終
了し始める。タイミング信号／ＲＡＳは高電圧に戻り、
そしてワード線ＷＬＡは低電圧に戻る。対応するダミー
ワード線ＤＷＬＡもまた低電圧に戻る。このようにし
て、標準およびダミーメモリーセルの記憶容量はビット
線とセンスノードから切断される。

【００７７】時点ｔ１２において、好ましい実施例は等
化動作によりスタンバイ状態に戻る。ＥＱ信号がハイに
なり、そして第一、第二にセンスノード（４１６ａ／ｂ
と４１８ａ／ｂ）はプレチャージされて、１／２ＶＣＣ
レベルまで等化される。同時に、ＳＨＲＬ信号はハイに
戻り、左の転送ゲート４１４ａをイネーブルする。左右
両方の転送ゲート（４１４ａと４１４ｂ）はこの時イネ
ーブルとされるので、ビット線（４１０ａ／ｂと４１２
ａ／ｂ）もまたプレチャージされて、１／２ＶＣＣ電圧
レベルまで等化される。

【００７８】また時点ｔ１２においては、センス増幅器
（４２４ａと４２４ｂ）がディセーブルされて、そして
基準電圧回路（４２２ａと４２２ｂ）内のダミーメモリ
ーセルはプレチャージされる。ＳＡＳＥ信号はロウに戻
り、そしてＳＤＮ供給電圧は１／２ＶＣＣレベルに戻
る。ＤＰＣ信号がハイになり、そして共通の記憶ノード
４３４ａはＤＣＲＨ電圧にプレチャージされ、一方共通
の記憶ノード４３４ｂはＤＣＲＬ電圧にプレチャージさ
れる。

【００７９】ひとつの可能なデータ読み取り／書き込み
動作を記述してきた。残りのデータ読み取り／書き込み
動作を簡単に記述する。図８の波形の各々は、左側のセ
ンスノード（４１６ａと４１８ａ）の異なる読み取り／
書き込み動作への応答を示している。図９は、図８の同
一の読み取り／書き込み動作に対する右側のセンスノー
ド（４１６ｂと４１８ｂ）の応答を図示している。

【００８０】波形８００ａ／ｂ，８０２ａ／ｂそして８
０４ａ／ｂは、３値の２データ信号の読みとりで始まる
動作を説明する。従って、波形は一般的には、時点ｔ０
から時点ｔ7までは同一である。波形８００ａと８００
ｂにより示された３値２読み取り／３値２書き込み動作
はすでに記述してきた。

【００８１】３値２読み取り／３値１書き込み動作は波
形８０２ａと８０２ｂで図示されている。従って、波形
８０２ａは、時点ｔ７において、ＬＩＯ線４２８ａは反
対の電圧レベルに駆動されてセンスノード（４１６ａと
４１６ｂ）での差動電位を逆転させ、センス増幅器４２
４ａをフリップさせる点において波形８００ａと相違し
ている。センスノード４１６ａと４１８ａは、このよう
に時点ｔ７では反対のレベルに駆動される。その上、第
一センスノード（４１６ａと４１６ｂ）が反対の電圧レ
ベルにあるので、時点ｔ９においては、センス増幅器
（４２４ａと４２４ｂ）はディセーブルされ、そして内
部ゲート（４２６ａと４２６ｂ）の活性化はセンスノー
ド（４１６ａ／ｂと４１８ａ／ｂ）を１／２ＶＣＣ電圧
レベルに等化させる。

【００８２】波形８０４ａと８０４ｂは、３値２読み取
り／３値０書き込み動作を図示している。時点ｔ７で
は、ＬＩＯ線対４２８ａと４２８ｂはともに駆動され、
センス増幅器４２４ａと４２４ｂの両方をフリップす
る。従って、時点ｔ７では、好ましい実施例４００の左
右の側の両方のためのセンスノード電圧は逆転される。

【００８３】波形８０６ａ／ｂ，８０８ａ／ｂ，そして
８１０ａ／ｂは３値１読み取り動作で始まる３つの動作
を図示している。波形８１２ａ／ｂ，８１４ａ／ｂ，そ
して８１６ａ／ｂ３値０読み取り動作で始まる３つの動
作を図示している。これらのための好ましい実施例４０
０の機能は、上記の記述に照らして当業者には明らかで
ある。

【００８４】図４に戻って、好ましい実施例の概念化の
別の方法を述べる。左の転送ゲート４１４ａは、ビット
線からのデータを第一センスノード４１６ａに結合する
第一データパスゲートと考えることができる。内部ゲー
ト（４２６ａと４２６ｂ）の組み合わせは、ビット線か
らのデータ信号を第二センスノード４１６ｂに結合する
第二データパスゲートと考えることができる。これらの
第一、第二のデータパスゲート（４１４ａと４２６ａ／
ｂ）はその後オフとされて、第一センスノード４１６ａ
を第二センスノード４１６ｂから孤立させる。二つのセ
ンスノード（４１６ａと４１６ｂ）上の電位は、電位を
二つの異なる基準電圧（Ｖｒｅｆ１とＶｒｅｆ２）を比
較することのよりセンスノード（４１６ａと４１６ｂ）
を駆動する二つのセンス増幅器（４２４ａと４２４ｂ）
により駆動される。勿論、奇数ワード線のためには、セ
ンスノード４１８ａと４１８ｂは第一、第二センスノー
ドと考えることができる。更に、右側のメモリーセルア
レー４０８ｂ上のデータ動作のために、右側の転送ゲー
ト４１４ｂは第二のデータ転送ゲートとして再び機能す
る内部ゲート（４２６ａと４２６ｂ）との組み合わせに
おいて、第一データパスゲートと考慮できる。

【００８５】今、図１１を参照すれば、テーブルは実施
例によるＬＩＯ線電圧レベルと３値セルデータとの間の
関係をより明らかに説明する。同図にしめすように、３
値状態（０と２）の二つは、ＬＩＯ線対（４２８ａと４
２８ｂ）の双方を同じ論理状態に駆動する。第三の３値
状態（１）は、ＬＩＯ線対（４２８ａと４２８ｂ）を反
対の論理状態で駆動させる。

【００８６】三値の記憶半導体メモリー装置は増加した
データ密度を提供するが、２値情報のために構成される
他の装置と、半導体装置は未だ相互に作用しなければな
らない。このように、３値の情報を２値の情報に変換す
ることが望ましい。

【００８７】図１２は３値の情報を２値の情報に翻訳す
るための変換体系を図示する。図１２の体系において
は、二つの３値データセルは３つの２値データセルの等
価物を生成するために用いられる。換言すれば、２−状
態、３−状態ビットは、３−状態、２−状態ビットに翻
訳される。図１２の特定の体系においては、３値のセル
データ「２２」は用いられない。異なるデータの組は、
使用されない組み合わせとして選択できる。

【００８８】好ましい実施例４００は、３値のデータを
感知するために二つのセンス増幅器を用いる。そのよう
な構成は、センス増幅器（ちょうどひとつのセンス増幅
器に対向する）の対が各ビット線に結合しなければなら
ないという従来の２値ＤＲＡＭ構成から出発する。この
制約が、集積回路レイアウトにおいて好ましい実施例４
００の部品の物理的な配置における困難の原因となって
いる。

【００８９】図１３は半導体基板において好ましい実施
例４００をレイアウトする為のアプローチを現してい
る。レイアウトアプローチは、一般的に、参照番号１２
００で示され、そして参照番号１２０２ａ−１２０２ｄ
により指示される４つの感知回路の配置を示している。
回路（１２０１ａ−１２０２ｄ）の各々は、２つのセン
ス増幅回路、２つのＬＩＯ回路、２つの基準回路、２つ
の転送ゲートとひとつの等化回路を具備することが理解
される。レイアウトの理解を助けるために、各回路（１
２０１ａ−１２０２ｄ）において２つのセンス増幅器
（参照番号１２０４ａと１２０４ｂで指示される）のみ
が図示されている。レイアウト１２００は、好ましい実
施例４００の記述において用いられているように「右」
と「左」の用語の交換可能性を強調している。例えば、
メモリーセルアレー１２０６は、回路１２０２ａと１２
０２ｃそして回路１２０２ｂと１２０２ｄとの間に位置
するように図示されている。そのような構成において
は、メモリーセル１２０６は、回路１２０２ａのために
は［右］のメモリーセルアレーとして役立ち、回路１２
０２ｃのためには「左」のメモリーセルアレーとして役
立つ。

【００９０】好ましい実施例４００のレイアウトにおい
て、分割された配線（導体線）は、回路の左側４０２と
右側４０４のためにある信号を提供するために用いられ
ることに、注目してよい。図４を参照するとしたら、Ｙ
ＳＥＬ，ＳＤＮ，ＳＡＮＳ，ＳＡＰＳ，ＳＤＰ，ＤＰ
Ｃ，ＤＷＡ，そしてＤＷＢ信号は、異なる側のために異
なる配線により提供される。更にまた、図４の模式図は
ビット線に直交するＹＳＥＬ信号を運ぶ線を図示してい
るが、好ましいレイアウトにおいては、ＹＳＥＬ信号
は、ビット線に平行である。別のレイアウトのアプロー
チは信号の各々に対してひとつの配線を用いることがで
きる。例えば、センス増幅回路の対（１２０４ａと１２
０４ｂ）は水平方向よりはむしろ、図１３の垂直方向に
配設することができる。

【００９１】本発明を今まで詳細に述べてきたが、各種
の変化、置換そして変更が、添付の請求項により定義さ
れる本発明の精神および範囲を超えずに可能であること
は、理解されよう。

【００９２】以上の説明に関して更に以下の項を開示す
る。

【００９３】（１）ランダムアクセスメモリー装置であ
り、複数のメモリーセルと、前記メモリーセルに接続さ
れた複数の第一サイドビット線と、ビット線信号を第一
サイドセンスノードに結合する第一サイド転送ゲート回
路と、前記ビット線信号を第二サイドセンスノードに結
合する内部ゲート回路と、前記第一センスノードに結合
された第一センス増幅器を具備し、該第一センス増幅器
は、第一サイドセンスノードの電位と第一基準電圧との
差分にしたがって、前記第一サイドセンスノードを複数
の所定の電位のひとつに対して駆動し、および前記第二
サイドセンスノードに結合された第二センス増幅器を具
備し、該第二センス増幅器は、前記第二サイドセンスノ
ードの電位と第二基準電圧の差分にしたがって、前記第
二サイドセンスノードを複数の所定の電位のひとつに対
して駆動し、前記第二基準電圧は、前記第一基準電圧と
は相違することを特徴とするランダムアクセスメモリー
装置。

【００９４】（２）第２項記載のランダムアクセスメモ
リー装置において、前記複数のメモリーセルは、ダイナ
ミックランダムアクセスメモリー（DRAM）セルを具備す
ることを特徴とするランダムアクセスメモリー装置。

【００９５】（３）第３項記載のランダムアクセスメモ
リー装置において、前記DRAMメモリーセルは、少なくと
も３つの異なる電位のひとつを記憶する記憶容量を具備
することを特徴とするランダムアクセスメモリー装置。

【００９６】（４）第４項記載のランダムアクセスメモ
リー装置において、前記第一サイド転送ゲート回路は、
対のビット線を対のセンスノードに結合し、前記第一の
対のセンスノードは前記第一サイドセンスノードを具備
することを特徴とするランダムアクセスメモリー装置。

【００９７】（５）第５項記載のランダムアクセスメモ
リー装置において、前記内部ゲート回路は、前記第一の
対のセンスノードを第二の対のセンスノードに結合し、
前記第二の対のセンスノードは前記第二サイドセンスノ
ードを具備することを特徴とするランダムアクセスメモ
リー装置。

【００９８】（６）第６項記載のランダムアクセスメモ
リー装置は、更に第一サイド基準ノードと、前記第一基
準電圧を前記第一基準ノード上に生成する第一の基準電
圧回路を具備し、前記第一基準電圧回路は、前記第一サ
イド基準ノードに結合されている第一ダミーメモリーセ
ルを具備することを特徴とするランダムアクセスメモリ
ー装置。

【００９９】（７）第７項記載のランダムアクセスメモ
リー装置は、第二サイド基準ノードと、前記第二基準電
圧を前記第二基準ノード上に生成する第二の基準電圧回
路を具備し、前記第二基準電圧回路は、前記第二サイド
基準ノードに結合されている第二ダミーメモリーセルを
具備することを特徴とするランダムアクセスメモリー装
置。

【０１００】（８）第８項記載のランダムアクセスメモ
リー装置は、更に少なくともひとつの偶数ワード線と少
なくともひとつの奇数ワード線を有する複数のワード線
と、前記複数のビット線は、第一、第二のビット線を有
するビット線対、前記第一ビット線にメモリーセルデー
タを結合させる少なくとも前記ひとつの偶数ワード線、
前記第二ビット線にメモリーセルデータを結合させる少
なくとも前記ひとつの奇数ワード線を有し、前記第一サ
イド転送ゲート回路は、前記第一ビット線を前記第一セ
ンスノードに、前記第二ビット線を前記第一基準ノード
に結合することを特徴とするランダムアクセスメモリー
装置。

【０１０１】（９）第９項記載のランダムアクセスメモ
リー装置において、前記内部ゲート回路は、前記第一サ
イドセンスノードを前記第二サイドセンスノードに、前
記第一サイド基準ノードを前記第二サイド基準ノードに
結合することを特徴とするランダムアクセスメモリー装
置。

【０１０２】（１０）第１０項記載のランダムアクセス
メモリー装置は、更に、前記第一サイド転送ゲート回路
は、第一のサイドアクセス動作において、第一サイドビ
ット線信号を前記第一サイドセンスノードに結合し、第
二のサイドアクセス動作において、前記第一サイド転送
ゲートはデイセーブルされ、内部ゲートは、前記第一サ
イドアクセスモードにおいては、前記第一サイドビット
線信号を前記第二センスノードに結合し、第二サイドア
クセス動作において、第二サイドビット線信号を前記第
一サイドセンスノードに結合し、第二サイド転送ゲート
回路は、前記第二サイドアクセス動作において、前記第
二サイドビット線信号を前記第二サイドセンスノードに
結合することを特徴とするランダムアクセスメモリー装
置。

【０１０３】（１１）３値の形式でデータを記憶するメ
モリーセルを有するダイナミックランダムアクセスメモ
リー装置が開示される。スタンバイモードにおいては、
内部ゲート（４２６ａと４２６ｂ）の動作により左側セ
ンスノード４１６ａが右側センスノード４１６ｂに対し
て短絡される。３値のデータ信号は短絡した右と左のセ
ンスノード（４１６ａと４１６ｂ）に結合されて３値の
データ信号を生成する。左側センスノード４１６ａは右
側センスノード４１６ｂから孤立される。左側センスノ
ード４１６ａは、左側センスノード４１６ａの電位と第
一の基準電圧Ｖｒｅｆ１との差分に従ってセンス増幅器
４２４ａにより高もしくは低電圧に駆動される。右側セ
ンスノード４１６ｂは、右側センスノード４１６ｂの電
位と第二の基準電圧Ｖｒｅｆ２との差分に従ってセンス
増幅器４２４ｂにより高もしくは低電圧に駆動される。
第一、第二基準電圧（Ｖｒｅｆ１とＶｒｅｆ２）はダミ
ーメモリーセルにより生成される。

【図面の簡単な説明】

【図１】従来の２値感知回路の略線図。

【図２】図１に示された回路の動作を示すタイミング
図。

【図３】従来の２値形式のおいて情報を記憶するＤＲＡ
Ｍセルを示す図。

【図４】好ましい実施例を示す略線図。

【図５】図４の好ましい実施例に含まれる回路の略線
図。

【図６】好ましい実施例によるＤＲＡＭメモリーセルの
３値の記憶状態を示す図。

【図７】図４に述べられている好ましい実施例の様々な
制御信号とノードを示すタイミング図。

【図８】各種の３値データ信号の読み取りおよび書き取
り中の、図４の好ましい実施例おけるセンスノードと基
準ノードの電圧レベルを示すタイミング図。

【図９】各種の３値データ信号の読み取りおよび書き取
り中の、図４の好ましい実施例おけるセンスノードと基
準ノードの電圧レベルを示すタイミング図。

【図１０】好ましい実施例によるセンス増幅器タイミン
グ信号の生成を示す論理図。

【図１１】３値のセルデータとローカル入出力（ＬＩ
Ｏ）線上の電位の一致を示すテーブル。

【図１２】３値のデータセル値に相等する２値データセ
ルを示すテーブル。

【図１３】好ましい実施例へのレイアウトアプローチを
示す図。

【符号の説明】

４００ センス回路 ４０１ 等化回路 ４０８ メモリーアレー ４０８ａ ＤＲＡＭメモリーセル ４０８ｂ ＤＲＡＭメモリーセル ４１０ａ，４１０ｂ 第一ビット線 ４１２ａ，４１２ｂ 第二ビット線 ４１４ 転送ゲート ４１６ａ 左側センスノード ４１６ｂ 右側センスノード ４２２ａ，４２２ｂ 基準電圧回路 ４２４ａ センス増幅器 ４２４ｂ センス増幅器 ４２６ａ 内部ゲート ４２６ｂ 内部ゲート ４２８ａ 左側ＬＩＯ線 ４２８ｂ 右側ＬＩＯ線 ４３０、４３２ 等化ノード Ｖｒｅｆ１ 第一基準電圧 Ｖｒｅｆ２ 第二基準電圧

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ランダムアクセスメモリー装置であり、 複数のメモリーセルと、 前記メモリーセルに接続された複数の第一サイドビット
   線と、 ビット線信号を第一サイドセンスノードに結合する第一
   サイド転送ゲート回路と、 前記ビット線信号を第二サイドセンスノードに結合する
   内部ゲート回路と、 前記第一センスノードに結合された第一センス増幅器を
   具備し、該第一センス増幅器は、第一サイドセンスノー
   ドの電位と第一基準電圧との差分にしたがって、前記第
   一サイドセンスノードを複数の所定の電位のひとつに対
   して駆動し、および前記第二サイドセンスノードに結合
   された第二センス増幅器を具備し、該第二センス増幅器
   は、前記第二サイドセンスノードの電位と第二基準電圧
   の差分にしたがって、前記第二サイドセンスノードを複
   数の所定の電位のひとつに対して駆動し、前記第二基準
   電圧は、前記第一基準電圧とは相違することを特徴とす
   るランダムアクセスメモリー装置。