JPH11238705A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11238705A JPH11238705A JP10038863A JP3886398A JPH11238705A JP H11238705 A JPH11238705 A JP H11238705A JP 10038863 A JP10038863 A JP 10038863A JP 3886398 A JP3886398 A JP 3886398A JP H11238705 A JPH11238705 A JP H11238705A
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Abstract
(57)【要約】
【課題】 本発明は、ペレタイズの際のペレット分割領
域を最小に抑え、かつ素子のクラックや、かけなどが生
じない歩留まりのよい半導体装置の製造方法を提供する
ことを目的とする。 【解決手段】 半導体基板の素子形成面のペレット分割
領域３に金属膜５を形成する工程と、この金属膜の一部
領域をレジストを使用してエッチングした後、露出した
半導体基板をさらにエッチングして所定の幅と深さを有
するトレンチ４を形成する工程と、このトレンチから劈
開して半導体基板をペレタイズする工程とを有する半導
体装置の製造方法。
域を最小に抑え、かつ素子のクラックや、かけなどが生
じない歩留まりのよい半導体装置の製造方法を提供する
ことを目的とする。 【解決手段】 半導体基板の素子形成面のペレット分割
領域３に金属膜５を形成する工程と、この金属膜の一部
領域をレジストを使用してエッチングした後、露出した
半導体基板をさらにエッチングして所定の幅と深さを有
するトレンチ４を形成する工程と、このトレンチから劈
開して半導体基板をペレタイズする工程とを有する半導
体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体結晶基板、
特に材質の脆弱な化合物半導体基板を多数の半導体装置
（ペレット）に分割する方法に関する。
特に材質の脆弱な化合物半導体基板を多数の半導体装置
（ペレット）に分割する方法に関する。
【０００２】
【従来の技術】一般に、半導体素子の製造工程では、図
６に示すように、半導体基板１上に素子（回路を含む）
を形成したペレット部２とペレット分割領域３を形成
し、その後、個々のペレットに分割するペレタイズ工程
が必要である。従来、ペレットの切り出しには、ダイシ
ング法や、ポイントスクライブ法が用いられていた。
６に示すように、半導体基板１上に素子（回路を含む）
を形成したペレット部２とペレット分割領域３を形成
し、その後、個々のペレットに分割するペレタイズ工程
が必要である。従来、ペレットの切り出しには、ダイシ
ング法や、ポイントスクライブ法が用いられていた。
【０００３】図３は、図６中の円の部分を拡大したもの
である。ダイシング法では、図３に示すように、ＧａＡ
ｓ基板表面側のペレット部２間にペレット分割領域３
（スクライブ領域とも呼ばれる）を設けて、粘着テープ
をウェーハ裏面に貼り付けた後に、図４に示すようにＧ
ａＡｓウェーハ表面より、ペレット分割領域のＧａＡｓ
を研削する方法である。
である。ダイシング法では、図３に示すように、ＧａＡ
ｓ基板表面側のペレット部２間にペレット分割領域３
（スクライブ領域とも呼ばれる）を設けて、粘着テープ
をウェーハ裏面に貼り付けた後に、図４に示すようにＧ
ａＡｓウェーハ表面より、ペレット分割領域のＧａＡｓ
を研削する方法である。
【０００４】一方、ポイントスクライブ法とは、前記ダ
イシング法と同様にＧａＡｓ表面にペレット分割領域を
設けて、図５のように先の尖った針によりペレット分割
領域のＧａＡｓ表面に傷をつける方法である。
イシング法と同様にＧａＡｓ表面にペレット分割領域を
設けて、図５のように先の尖った針によりペレット分割
領域のＧａＡｓ表面に傷をつける方法である。
【０００５】どちらの方法でも、最後は、粘着テープを
引き延ばして素子間を分離して切り出す。
引き延ばして素子間を分離して切り出す。
【０００６】この方法では、機械的にペレット分割領域
のＧａＡｓ表面を傷つけるために、その機械的な衝撃に
より傷口が荒れ、その後の粘着テープの引き延ばしの際
に、素子にクラックやかけが生じ、歩留まりが低下する
問題があった。
のＧａＡｓ表面を傷つけるために、その機械的な衝撃に
より傷口が荒れ、その後の粘着テープの引き延ばしの際
に、素子にクラックやかけが生じ、歩留まりが低下する
問題があった。
【０００７】また、位置精度の問題から、ペレット分割
領域を小さくすることが困難であり、１枚の基板からと
れる素子収量を上げることができない問題があった。
領域を小さくすることが困難であり、１枚の基板からと
れる素子収量を上げることができない問題があった。
【０００８】
【発明が解決しようとする課題】本発明は、ペレタイズ
の際のペレット分割領域を最小に抑え、かつ素子のクラ
ックや、かけなどが生じない歩留まりのよい半導体装置
の製造方法を提供することを目的とする。
の際のペレット分割領域を最小に抑え、かつ素子のクラ
ックや、かけなどが生じない歩留まりのよい半導体装置
の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、半導体基板の
素子形成面のペレット分割領域に金属膜を形成する工程
と、この金属膜の一部領域をレジストを使用してエッチ
ングした後、露出した半導体基板をさらにエッチングし
て所定の幅と深さを有するトレンチを形成する工程と、
このトレンチから劈開して半導体基板をペレタイズする
工程とを有する半導体装置の製造方法である。
素子形成面のペレット分割領域に金属膜を形成する工程
と、この金属膜の一部領域をレジストを使用してエッチ
ングした後、露出した半導体基板をさらにエッチングし
て所定の幅と深さを有するトレンチを形成する工程と、
このトレンチから劈開して半導体基板をペレタイズする
工程とを有する半導体装置の製造方法である。
【００１０】本発明において、前記金属膜形成工程は、
前記半導体基板上の素子形成のための金属膜形成と同時
に行うことができる。
前記半導体基板上の素子形成のための金属膜形成と同時
に行うことができる。
【００１１】また本発明において、前記ペレタイズ工程
は、トレンチが形成された半導体基板を粘着テープに貼
り付けた後、半導体基板の裏面から円筒形ローラーによ
り圧力をかけることによって行うことができる。
は、トレンチが形成された半導体基板を粘着テープに貼
り付けた後、半導体基板の裏面から円筒形ローラーによ
り圧力をかけることによって行うことができる。
【００１２】この際、この円筒形ローラーの長手方向が
前記半導体基板のオリエンテーションフラットに対して
０°および９０°となるようにすることが好ましい。
前記半導体基板のオリエンテーションフラットに対して
０°および９０°となるようにすることが好ましい。
【００１３】本発明では、劈開の際に用いるトレンチを
レジストを用いるエッチングにより形成するので精度が
良くしかもペレット分割領域を小さくすることができ
る。また、トレンチの両側の基板表面を覆う金属膜が、
劈開の際に保護膜として機能し、クラックやかけなどの
発生を抑える。
レジストを用いるエッチングにより形成するので精度が
良くしかもペレット分割領域を小さくすることができ
る。また、トレンチの両側の基板表面を覆う金属膜が、
劈開の際に保護膜として機能し、クラックやかけなどの
発生を抑える。
【００１４】さらに本発明では、円筒形のローラーを用
いることにより、特に円筒形ローラーの長手方向が前記
半導体基板のオリエンテーションフラットに対して０°
または９０°となるようにすることで、トレンチに沿っ
て直線的に、部分的に圧力をかけることができるので、
さらにクラックやかけの発生を抑えることができる。
いることにより、特に円筒形ローラーの長手方向が前記
半導体基板のオリエンテーションフラットに対して０°
または９０°となるようにすることで、トレンチに沿っ
て直線的に、部分的に圧力をかけることができるので、
さらにクラックやかけの発生を抑えることができる。
【発明の実施の形態】次に、本発明について図面を参照
して説明する。本発明では、図６に示すように半導体基
板１の表面に、ペレット部２とペレット分割領域３を形
成する。図１（ａ）は、図６中の円の部分を拡大した図
である。
して説明する。本発明では、図６に示すように半導体基
板１の表面に、ペレット部２とペレット分割領域３を形
成する。図１（ａ）は、図６中の円の部分を拡大した図
である。
【００１５】本発明では、半導体基板として特に材質が
脆弱であるＧａＡｓ、ＧａＰ、ＧａＡｓＰ、ＩｎＰ等の
化合物半導体を用いたときに本発明の効果を最も発揮す
ることができる。
脆弱であるＧａＡｓ、ＧａＰ、ＧａＡｓＰ、ＩｎＰ等の
化合物半導体を用いたときに本発明の効果を最も発揮す
ることができる。
【００１６】ここで、ペレット部２には、トランジスタ
およびＦＥＴ等の能動素子や、容量素子、抵抗素子およ
び配線等の受動素子が形成されており、能動素子または
受動素子が単独で形成されていても、或いは多数の素子
が形成されていてもよい。通常は複数の能動素子と受動
素子が組み合わされた回路を構成している。一方、ペレ
ット分割領域３には、これらの素子は形成されない。
およびＦＥＴ等の能動素子や、容量素子、抵抗素子およ
び配線等の受動素子が形成されており、能動素子または
受動素子が単独で形成されていても、或いは多数の素子
が形成されていてもよい。通常は複数の能動素子と受動
素子が組み合わされた回路を構成している。一方、ペレ
ット分割領域３には、これらの素子は形成されない。
【００１７】本発明では、まずペレット分割領域に金属
膜を形成する。形成方法としては、上記の素子形成の際
の電極形成工程や配線形成工程等の金属膜を成膜および
パターン化する工程と同時に、ペレット分割領域３の部
分に金属膜が残るようにパターニングすると工程が簡略
化されるので好ましい。この金属膜の材料は、電極材料
または配線材料と同一のものを使用することが可能であ
り、例えばＴｉ／Ａｕを用いることができる。
膜を形成する。形成方法としては、上記の素子形成の際
の電極形成工程や配線形成工程等の金属膜を成膜および
パターン化する工程と同時に、ペレット分割領域３の部
分に金属膜が残るようにパターニングすると工程が簡略
化されるので好ましい。この金属膜の材料は、電極材料
または配線材料と同一のものを使用することが可能であ
り、例えばＴｉ／Ａｕを用いることができる。
【００１８】その後、フォトレジスト等のレジストをマ
スクにペレット分割領域３の金属膜の一部領域を選択的
にエッチングして、半導体基板を露出させる。その後、
このレジストと金属膜をマスクに半導体基板をさらにエ
ッチングして、図１（ａ）のようにペレット部間にトレ
ンチ４を形成する。このときの断面図は図１（ｂ）に示
すように、ペレット分割領域３の幅の中央付近にトレン
チ４が形成され、トレンチの両側の基板表面上に金属膜
５が形成されている。ここでトレンチの深さは、基板の
厚さや基板材料の種類を考慮して適宜決めることができ
るが、例えば厚さが６００μｍのＧａＡｓ基板の場合
は、３０μｍ〜１５０μｍである。また、トレンチ幅
は、本発明ではエッチングを用いるのでより細くするこ
とが可能であり、３０〜１００μｍとすることができ
る。
スクにペレット分割領域３の金属膜の一部領域を選択的
にエッチングして、半導体基板を露出させる。その後、
このレジストと金属膜をマスクに半導体基板をさらにエ
ッチングして、図１（ａ）のようにペレット部間にトレ
ンチ４を形成する。このときの断面図は図１（ｂ）に示
すように、ペレット分割領域３の幅の中央付近にトレン
チ４が形成され、トレンチの両側の基板表面上に金属膜
５が形成されている。ここでトレンチの深さは、基板の
厚さや基板材料の種類を考慮して適宜決めることができ
るが、例えば厚さが６００μｍのＧａＡｓ基板の場合
は、３０μｍ〜１５０μｍである。また、トレンチ幅
は、本発明ではエッチングを用いるのでより細くするこ
とが可能であり、３０〜１００μｍとすることができ
る。
【００１９】その後、貼り付け図２に示すように、半導
体基板１を粘着テープ６に張り付けた後、円筒形ローラ
８を使って、半導体基板の一方向からローラーを回転さ
せながら、半導体基板を押圧して半導体基板を各ペレッ
トに分割する。
体基板１を粘着テープ６に張り付けた後、円筒形ローラ
８を使って、半導体基板の一方向からローラーを回転さ
せながら、半導体基板を押圧して半導体基板を各ペレッ
トに分割する。
【００２０】ペレット分割領域は、例えば図６に示すよ
うに、基板のオリエンテーションフラットに対して０゜
および９０゜の２方向にのびている。従って、円筒形ロ
ーラーにより圧力をかけるときも、円筒形ローラの長手
方向の向きを基板のオリエンテーションフラットに対し
て０゜および９０゜の２方向から押圧すると、トレンチ
に対して直線的にかつ部分的に力を加えることができる
ので、半導体基板を分割する際にクラックやかけの発生
を少なくすることができる。
うに、基板のオリエンテーションフラットに対して０゜
および９０゜の２方向にのびている。従って、円筒形ロ
ーラーにより圧力をかけるときも、円筒形ローラの長手
方向の向きを基板のオリエンテーションフラットに対し
て０゜および９０゜の２方向から押圧すると、トレンチ
に対して直線的にかつ部分的に力を加えることができる
ので、半導体基板を分割する際にクラックやかけの発生
を少なくすることができる。
【００２１】
【発明の効果】本発明では、劈開の際に用いるトレンチ
をフォトレジストを用いるエッチングにより形成するの
で精度が良くしかもペレット分割領域を小さくすること
ができる。また、トレンチの両側の基板表面を覆う金属
膜が、劈開の際に保護膜として機能し、クラックやかけ
などの発生を抑える。
をフォトレジストを用いるエッチングにより形成するの
で精度が良くしかもペレット分割領域を小さくすること
ができる。また、トレンチの両側の基板表面を覆う金属
膜が、劈開の際に保護膜として機能し、クラックやかけ
などの発生を抑える。
【００２２】従って本発明によれば、従来ペレットスク
ライブの際に発生していたクラックやかけなどが抑制さ
れるために歩留りが向上し、ペレット分割領域の幅が狭
くて済むので、無駄になる基板面が少なくペレット収量
が高く製造コストを低減することができる。
ライブの際に発生していたクラックやかけなどが抑制さ
れるために歩留りが向上し、ペレット分割領域の幅が狭
くて済むので、無駄になる基板面が少なくペレット収量
が高く製造コストを低減することができる。
【図１】本発明の半導体装置の製造方法を説明するため
の図である。 （ａ）平面図 （ｂ）断面図
の図である。 （ａ）平面図 （ｂ）断面図
【図２】本発明の半導体装置の製造方法において、半導
体基板を円筒状ローラーを用いて劈開している図であ
る。
体基板を円筒状ローラーを用いて劈開している図であ
る。
【図３】従来の半導体装置の製造方法を説明するための
図である。
図である。
【図４】従来の半導体装置の製造方法を説明するための
図である。
図である。
【図５】従来の半導体装置の製造方法を説明するための
図である。
図である。
【図６】半導体基板上のペレット部とペレット分割領域
とを示す図である。
とを示す図である。
１ 半導体基板 ２ ペレット部 ３ ペレット分割領域 ４ トレンチ ５ 金属膜 ６ 粘着テープ ８ 円筒状ローラー
Claims (7)
- 【請求項１】 半導体基板の素子形成面のペレット分割
領域に金属膜を形成する工程と、 この金属膜の一部領域をレジストを使用してエッチング
した後、露出した半導体基板をさらにエッチングして所
定の幅と深さを有するトレンチを形成する工程と、 このトレンチから劈開して半導体基板をペレタイズする
工程とを有する半導体装置の製造方法。 - 【請求項２】 前記金属膜形成工程は、前記半導体基板
上の素子形成のための金属膜形成と同時に行うことを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記ペレタイズ工程は、トレンチが形成
された半導体基板を粘着テープに貼り付けた後、半導体
基板の裏面から円筒形ローラーにより圧力をかけること
によって行うことを特徴とする請求項１または２に記載
の半導体装置の製造方法。 - 【請求項４】 前記の円筒形ローラーにより圧力をかけ
る際に、この円筒形ローラーの長手方向が前記半導体基
板のオリエンテーションフラットに対して０°および９
０°となるようにすることを特徴とする請求項３記載の
半導体装置の製造方法。 - 【請求項５】 前記トレンチの深さが３０〜１５０μｍ
である請求項１〜４のいずれかに記載の半導体装置の製
造方法。 - 【請求項６】 前記半導体が化合物半導体である請求項
１〜５のいずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記金属膜がＴｉとＡｕの積層膜からな
ることを特徴とする請求項１〜６のいずれかに記載の半
導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03886398A JP3324641B2 (ja) | 1998-02-20 | 1998-02-20 | 半導体装置の製造方法 |
| US09/250,164 US6174789B1 (en) | 1998-02-20 | 1999-02-16 | Method of dividing a compound semiconductor wafer into pellets by utilizing extremely narrow scribe regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03886398A JP3324641B2 (ja) | 1998-02-20 | 1998-02-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238705A true JPH11238705A (ja) | 1999-08-31 |
| JP3324641B2 JP3324641B2 (ja) | 2002-09-17 |
Family
ID=12537053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03886398A Expired - Fee Related JP3324641B2 (ja) | 1998-02-20 | 1998-02-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6174789B1 (ja) |
| JP (1) | JP3324641B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100908053B1 (ko) * | 2002-04-09 | 2009-07-15 | 엘지전자 주식회사 | 개별 반도체 소자를 분리하는 방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000162275A (ja) * | 1998-12-01 | 2000-06-16 | Fujitsu Ltd | 半導体試験方法及び半導体試験装置 |
| JP2000340746A (ja) * | 1999-05-26 | 2000-12-08 | Yamaha Corp | 半導体装置 |
| JP3716756B2 (ja) * | 2001-04-16 | 2005-11-16 | セイコーエプソン株式会社 | シリコンウェハーのブレークパターン、シリコン基板、及び、ブレークパターンの作製方法 |
| US6483174B1 (en) * | 2001-08-16 | 2002-11-19 | Jds Uniphase Corporation | Apparatus and method for dicing and testing optical devices, including thin film filters |
| GB0127688D0 (en) * | 2001-11-19 | 2002-01-09 | Denselight Semiconductors Pte | Method of dicing a complex topologically structured wafer |
| US7566634B2 (en) * | 2004-09-24 | 2009-07-28 | Interuniversitair Microelektronica Centrum (Imec) | Method for chip singulation |
| US7335576B2 (en) * | 2004-10-08 | 2008-02-26 | Irvine Sensors Corp. | Method for precision integrated circuit die singulation using differential etch rates |
| EP1763075A1 (en) * | 2005-09-13 | 2007-03-14 | Irvine Sensors Corporation | Method for precision integrated circuit DIE singulation using differential etch rates |
| US8430482B2 (en) | 2010-09-29 | 2013-04-30 | Lexmark International, Inc. | Singulating ejection chips for micro-fluid applications |
| CN105742244A (zh) * | 2016-03-31 | 2016-07-06 | 吉林华微电子股份有限公司 | 硅片裂片崩边阻断方法 |
| CN118943059B (zh) * | 2024-10-14 | 2024-12-27 | 东屹半导体科技(江苏)有限公司 | 划片机半导体芯片板平整度提升方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3794883A (en) * | 1973-02-01 | 1974-02-26 | E Bylander | Process for fabricating ge:hg infrared detector arrays and resulting article of manufacture |
| US4237601A (en) * | 1978-10-13 | 1980-12-09 | Exxon Research & Engineering Co. | Method of cleaving semiconductor diode laser wafers |
| US5196378A (en) * | 1987-12-17 | 1993-03-23 | Texas Instruments Incorporated | Method of fabricating an integrated circuit having active regions near a die edge |
| US5126286A (en) * | 1990-10-05 | 1992-06-30 | Micron Technology, Inc. | Method of manufacturing edge connected semiconductor die |
-
1998
- 1998-02-20 JP JP03886398A patent/JP3324641B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-16 US US09/250,164 patent/US6174789B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100908053B1 (ko) * | 2002-04-09 | 2009-07-15 | 엘지전자 주식회사 | 개별 반도체 소자를 분리하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3324641B2 (ja) | 2002-09-17 |
| US6174789B1 (en) | 2001-01-16 |
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