JPH11238867A - 受動的電荷読出し用の寄生容量減少 - Google Patents
受動的電荷読出し用の寄生容量減少Info
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Abstract
(57)【要約】
【課題】 電荷増幅器の入力線の容量を減少させる技術
を提供する。 【解決手段】 ソリッドステート画像センサにおける読
取り回路に適用するのに適した電荷増幅器が提供され
る。本電荷増幅器は、一般的な増幅器要素と、入力線の
下側に配置した金属シールドを駆動する高速バッファと
を有している。金属シールドは、入力線の電圧に追従
し、それにより、入力線と接地との間の容量を減少させ
る。
を提供する。 【解決手段】 ソリッドステート画像センサにおける読
取り回路に適用するのに適した電荷増幅器が提供され
る。本電荷増幅器は、一般的な増幅器要素と、入力線の
下側に配置した金属シールドを駆動する高速バッファと
を有している。金属シールドは、入力線の電圧に追従
し、それにより、入力線と接地との間の容量を減少させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷増幅器のよう
なある回路要素への入力線上の容量を減少させる特徴を
与える集積回路及び方法に関するものである。
なある回路要素への入力線上の容量を減少させる特徴を
与える集積回路及び方法に関するものである。
【０００２】
【従来の技術】寄生入力容量は電荷読取性能において極
めて重要なものである。複数個のデータ要素からなるア
レイを有する多くの集積回路において（例えば、複数個
のメモリセルからなるアレイを具備するメモリ装置及び
複数個のピクセルからなるアレイを有するイメージャ即
ち撮像器）、増幅器がアレイの個別的な要素に格納され
ている電荷を読取る。理想的には、その読取りは迅速且
つ正確に実施すべきものである。然しながら、大きな入
力線容量が、増幅器へ初期的に注入された電荷の幾つか
を使用して「入力線コンデンサ」を充電することを必要
とする。このことは、読取時間を遅滞化させると共に、
増幅器へ供給される電荷の量を減少又は増加させる。
めて重要なものである。複数個のデータ要素からなるア
レイを有する多くの集積回路において（例えば、複数個
のメモリセルからなるアレイを具備するメモリ装置及び
複数個のピクセルからなるアレイを有するイメージャ即
ち撮像器）、増幅器がアレイの個別的な要素に格納され
ている電荷を読取る。理想的には、その読取りは迅速且
つ正確に実施すべきものである。然しながら、大きな入
力線容量が、増幅器へ初期的に注入された電荷の幾つか
を使用して「入力線コンデンサ」を充電することを必要
とする。このことは、読取時間を遅滞化させると共に、
増幅器へ供給される電荷の量を減少又は増加させる。
【０００３】電荷増幅器の観点からは、入力容量の主要
な効果は、（１）時間応答、（２）利得、（３）出力直
線性である。ＣL ，ＣR ，Ａ，δＱが、夫々、入力容
量、フィードバック容量、電圧利得、注入電荷であると
すると、電荷増幅器の出力は、△Ｖ0 ＝δＱ／（（ＣL
／Ａ＋（１＋（１／Ａ））ＣR ）の関係に従ってＣR に
対して逆比例し、且つ時間応答はループ利得、即ちＣR
／（ＣR ＋ＣL ）に比例する。この解析から、２つの結
論を導くことが可能であり、即ち、（ａ）出力直線性は
低い増幅器利得に対する入力容量によって著しく影響さ
れ、且つ（ｂ）増幅器の利得及び速度は一般的な負のフ
ィードバックシステムにおけるようにトレードオフ、即
ち利益衡量によって決定される。従って、システム速度
は、入力線容量を減少することから著しく利点が得られ
る。
な効果は、（１）時間応答、（２）利得、（３）出力直
線性である。ＣL ，ＣR ，Ａ，δＱが、夫々、入力容
量、フィードバック容量、電圧利得、注入電荷であると
すると、電荷増幅器の出力は、△Ｖ0 ＝δＱ／（（ＣL
／Ａ＋（１＋（１／Ａ））ＣR ）の関係に従ってＣR に
対して逆比例し、且つ時間応答はループ利得、即ちＣR
／（ＣR ＋ＣL ）に比例する。この解析から、２つの結
論を導くことが可能であり、即ち、（ａ）出力直線性は
低い増幅器利得に対する入力容量によって著しく影響さ
れ、且つ（ｂ）増幅器の利得及び速度は一般的な負のフ
ィードバックシステムにおけるようにトレードオフ、即
ち利益衡量によって決定される。従って、システム速度
は、入力線容量を減少することから著しく利点が得られ
る。
【０００４】ＣＭＯＳ光学的センサーの分野におけるよ
うな適用例の場合には、入力線容量Ｃｒは図１に示した
ように、拡散部及びライン（線）の金属容量から構成さ
れている。その場合に、ホトダイオード８がスイッチ１
２を介して電荷増幅器入力線１０へ接続している。ホト
ダイオート８は、例えば、ＣＭＯＳイメージャ（撮像
器）のホトダイオードアレイの中の単一のピクセル内に
設けることが可能である。スイッチ１２が閉成される
と、ホトダイオード８上に格納される電荷が入力線１０
を介してコンデンサ１６へ供給される。コンデンサ１８
上に蓄積された電荷は、コンデンサのプレートを横断し
て電圧を与え、その電圧は増幅器によって読取ることが
可能である。検知された電圧はホトダイオード８上に格
納された電荷を表わしている。スイッチ１８がホトダイ
オード８をリセットすることを可能とするために設けら
れている。リセット期間中（読取りの後）、スイッチ１
８を閉成し、従って電荷積分１４の出力がライン１０へ
供給され、それによりスイッチ１２を閉成したままホト
ダイオード８をリセットする。この手順はホトダイオー
ド８を基準電圧ＶR へリセットする。
うな適用例の場合には、入力線容量Ｃｒは図１に示した
ように、拡散部及びライン（線）の金属容量から構成さ
れている。その場合に、ホトダイオード８がスイッチ１
２を介して電荷増幅器入力線１０へ接続している。ホト
ダイオート８は、例えば、ＣＭＯＳイメージャ（撮像
器）のホトダイオードアレイの中の単一のピクセル内に
設けることが可能である。スイッチ１２が閉成される
と、ホトダイオード８上に格納される電荷が入力線１０
を介してコンデンサ１６へ供給される。コンデンサ１８
上に蓄積された電荷は、コンデンサのプレートを横断し
て電圧を与え、その電圧は増幅器によって読取ることが
可能である。検知された電圧はホトダイオード８上に格
納された電荷を表わしている。スイッチ１８がホトダイ
オード８をリセットすることを可能とするために設けら
れている。リセット期間中（読取りの後）、スイッチ１
８を閉成し、従って電荷積分１４の出力がライン１０へ
供給され、それによりスイッチ１２を閉成したままホト
ダイオード８をリセットする。この手順はホトダイオー
ド８を基準電圧ＶR へリセットする。
【０００５】入力線１０は寄生容量の２つの発生源を有
しており、即ち、理想的なコンデンサ２０として示した
金属容量及び理想的なコンデンサ２２として示した拡散
容量である。金属容量は、金属入力線と接地基板又はラ
イン１０へ近接しているがそれから絶縁されているその
他の導電性の特徴部との間の誘電体によって形成されて
いる。その効果は、電圧変化がライン１０へ印加された
場合に顕在化し、それによりコンデンサ電極（即ち、金
属線と基板）上に格納されている電荷を変化させる。拡
散容量は、拡散部（例えば、ホトダイオード拡散部）と
周りのウエル又はバルク領域との界面におけるＰＮ接合
によって形成されている。該拡散部が充電されるか又は
放電されると（電荷をライン１０上に注入することによ
り）、ＰＮ接合を空乏領域によって画定されるコンデン
サが充電又は放電される。現在生産されている集積回路
構成の殆どのものは、入力線容量の約半分が金属線に起
因するものである（他の半分は拡散によって与えられ
る）。
しており、即ち、理想的なコンデンサ２０として示した
金属容量及び理想的なコンデンサ２２として示した拡散
容量である。金属容量は、金属入力線と接地基板又はラ
イン１０へ近接しているがそれから絶縁されているその
他の導電性の特徴部との間の誘電体によって形成されて
いる。その効果は、電圧変化がライン１０へ印加された
場合に顕在化し、それによりコンデンサ電極（即ち、金
属線と基板）上に格納されている電荷を変化させる。拡
散容量は、拡散部（例えば、ホトダイオード拡散部）と
周りのウエル又はバルク領域との界面におけるＰＮ接合
によって形成されている。該拡散部が充電されるか又は
放電されると（電荷をライン１０上に注入することによ
り）、ＰＮ接合を空乏領域によって画定されるコンデン
サが充電又は放電される。現在生産されている集積回路
構成の殆どのものは、入力線容量の約半分が金属線に起
因するものである（他の半分は拡散によって与えられ
る）。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、入力線容量を拡散及び／又は金属線成分か
ら減少させる構成とすることによって装置性能を著しく
改善した技術を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、入力線容量を拡散及び／又は金属線成分か
ら減少させる構成とすることによって装置性能を著しく
改善した技術を提供することを目的とする。
【０００７】
【課題を解決するための手段】接地に対しての入力線容
量を減少させるために、本発明は、金属入力線の下側に
設けられており且つそれと比較的近接している金属シー
ルドを駆動する回路を設けている。好適には、該シール
ドは入力線へ直接接続されているバッファによって駆動
される。したがって、金属シールドの電圧は、入力線の
電圧に追従し、それにより金属線上に格納される容量性
電荷が減少される。勿論、増幅器も入力線へ結合してい
る。バッファの速度が増幅器の速度よりも大きい場合に
は、入力金属容量はほぼ無視することが可能である。シ
ステム性能を更に改善するためには、バッファによって
その電圧が駆動されるウエル内に入力線の拡散部を配置
させることである。
量を減少させるために、本発明は、金属入力線の下側に
設けられており且つそれと比較的近接している金属シー
ルドを駆動する回路を設けている。好適には、該シール
ドは入力線へ直接接続されているバッファによって駆動
される。したがって、金属シールドの電圧は、入力線の
電圧に追従し、それにより金属線上に格納される容量性
電荷が減少される。勿論、増幅器も入力線へ結合してい
る。バッファの速度が増幅器の速度よりも大きい場合に
は、入力金属容量はほぼ無視することが可能である。シ
ステム性能を更に改善するためには、バッファによって
その電圧が駆動されるウエル内に入力線の拡散部を配置
させることである。
【０００８】１つの側面によれば、本発明は、以下の特
徴を有する集積回路として特性付けすることが可能であ
る。即ち、それらの特徴とは、（ａ）集積回路内の個別
的なセルの出力を読み取るための増幅器、（ｂ）個別的
なセルのうちの少なくとも１つへ増幅器を接続する入力
線、（ｃ）入力線の下側に設けられており且つそれへ容
量的に結合されているシールド線、（ｄ）シールド線を
入力線へ導電的に接続する回路要素であって、入力線上
の入力電圧に追従する電圧をシールド線へ供給する回路
要素、である。このことは、入力線上の容量性負荷を減
少させる。１実施例においては、該回路要素はプルアッ
プ増幅器のような単位利得バッファである。
徴を有する集積回路として特性付けすることが可能であ
る。即ち、それらの特徴とは、（ａ）集積回路内の個別
的なセルの出力を読み取るための増幅器、（ｂ）個別的
なセルのうちの少なくとも１つへ増幅器を接続する入力
線、（ｃ）入力線の下側に設けられており且つそれへ容
量的に結合されているシールド線、（ｄ）シールド線を
入力線へ導電的に接続する回路要素であって、入力線上
の入力電圧に追従する電圧をシールド線へ供給する回路
要素、である。このことは、入力線上の容量性負荷を減
少させる。１実施例においては、該回路要素はプルアッ
プ増幅器のような単位利得バッファである。
【０００９】集積回路がＣＭＯＳイメージャ（撮像器）
である場合には、個別的なセルは、例えば、ピクセルで
ある。集積回路がメモリアレイである場合には、個別的
なセルは格納要素である。
である場合には、個別的なセルは、例えば、ピクセルで
ある。集積回路がメモリアレイである場合には、個別的
なセルは格納要素である。
【００１０】１つの好適実施例において、シールド線は
金属線である。入力線が集積回路内のどこに存在するか
に依存して、金属線は、２つのメタリゼーション層の
間、第一メタリゼーション層の下側等に設けることが可
能である。個別的なセルがウエル内の拡散部を有する場
合には、シールド線はウエルへ導電的に結合させること
が可能である。このことは、アレイの個別的なセルと関
連する拡散容量を減少させることが可能である。
金属線である。入力線が集積回路内のどこに存在するか
に依存して、金属線は、２つのメタリゼーション層の
間、第一メタリゼーション層の下側等に設けることが可
能である。個別的なセルがウエル内の拡散部を有する場
合には、シールド線はウエルへ導電的に結合させること
が可能である。このことは、アレイの個別的なセルと関
連する拡散容量を減少させることが可能である。
【００１１】別の側面においては、本発明は、集積回路
上の増幅器に対する入力線上の容量性負荷を減少させる
方法として特性付けることが可能である。この方法は、
以下のイベントを包含するものとして特性付けることが
可能であり、即ち、（ａ）集積回路のセル上の信号が増
幅器への入力線上に供給されるように集積回路を動作さ
せ、且つ（ｂ）入力線の下側に設けられており且つそれ
に対して容量的に結合されているシールド線へ信号を供
給し、前記シールド線上の信号が前記入力線上の信号に
追従して、入力線上の容量性負荷を減少させる、もので
ある。
上の増幅器に対する入力線上の容量性負荷を減少させる
方法として特性付けることが可能である。この方法は、
以下のイベントを包含するものとして特性付けることが
可能であり、即ち、（ａ）集積回路のセル上の信号が増
幅器への入力線上に供給されるように集積回路を動作さ
せ、且つ（ｂ）入力線の下側に設けられており且つそれ
に対して容量的に結合されているシールド線へ信号を供
給し、前記シールド線上の信号が前記入力線上の信号に
追従して、入力線上の容量性負荷を減少させる、もので
ある。
【００１２】本発明の更に別の側面は、物体の画像を形
成するシステムを提供している。このシステムは、上述
したタイプの低容量入力線及び１つ又はそれ以上のピク
セルの出力から発生する画像を出力するための１つ又は
それ以上のコンポーネントを有するイメージャ即ち撮像
器を有している。該画像は、例えば、デジタルカメラの
場合には、写真とすることが可能である。
成するシステムを提供している。このシステムは、上述
したタイプの低容量入力線及び１つ又はそれ以上のピク
セルの出力から発生する画像を出力するための１つ又は
それ以上のコンポーネントを有するイメージャ即ち撮像
器を有している。該画像は、例えば、デジタルカメラの
場合には、写真とすることが可能である。
【００１３】
【発明の実施の形態】本発明を、以下に、好適な実施例
を参照して説明する。特に、本発明を、特定のＭＯＳイ
メージャセンサ構成及び幾つかの変形例を参照して説明
する。理解すべきことであるが、本発明は、これらの実
施例に制限されるべきものではない。例えば、本発明
は、種々のメモリ装置と共に使用される電荷積分器の入
力線容量を減少するために適用することが可能である。
を参照して説明する。特に、本発明を、特定のＭＯＳイ
メージャセンサ構成及び幾つかの変形例を参照して説明
する。理解すべきことであるが、本発明は、これらの実
施例に制限されるべきものではない。例えば、本発明
は、種々のメモリ装置と共に使用される電荷積分器の入
力線容量を減少するために適用することが可能である。
【００１４】本発明を、ホトダイオードアレイを具備す
るＭＯＳイメージャを参考にして説明する。電荷増幅器
へ接続されているイメージャの１個のピクセルを図２Ａ
及び２Ｂに示してある。説明の便宜上、単に１個のピク
セルのみを示してある。理解すべきことであるが、単一
の入力線上には典型的に複数個のピクセルが設けられる
ものである。
るＭＯＳイメージャを参考にして説明する。電荷増幅器
へ接続されているイメージャの１個のピクセルを図２Ａ
及び２Ｂに示してある。説明の便宜上、単に１個のピク
セルのみを示してある。理解すべきことであるが、単一
の入力線上には典型的に複数個のピクセルが設けられる
ものである。
【００１５】図２Ａに示したように、ピクセル２００は
スイッチ２１４によって入力線２１２へ結合されている
ホトダイオード２０６を有している。入力線２１２は、
同一の線へその他のピクセルが接続される場合があるこ
とを示すためにピクセル２００を超えて左側へ延在して
示してある。従来のシステムにおけるように、入力線２
１２は増幅器２１０へ結合している。この場合には、増
幅器２１０はピクセル２００から電荷を受取りそれによ
りそのプレートの間に電圧差を確立するコンデンサ２２
２へ並列接続されているオペアンプからなる電荷増幅器
である。増幅器２１０は、コンデンサ２２２の電極を横
断しての電圧差を検知し、それによりライン２１２上に
注入された電荷を測定することが可能である。この読取
手順期間中に、スイッチ２２５（コンデンサ２２２と並
列接続されている）は開成状態のままであり、従ってコ
ンデンサ２２２はそのプレートを横断しての電圧差を維
持することが可能である。読取りの後に、スイッチ２２
５は閉成し、従って基準電圧ＶR がライン２１２を介し
てホトダイオード２０６へ供給される。このことはホト
ダイオード２０６をＶR へリセットする。
スイッチ２１４によって入力線２１２へ結合されている
ホトダイオード２０６を有している。入力線２１２は、
同一の線へその他のピクセルが接続される場合があるこ
とを示すためにピクセル２００を超えて左側へ延在して
示してある。従来のシステムにおけるように、入力線２
１２は増幅器２１０へ結合している。この場合には、増
幅器２１０はピクセル２００から電荷を受取りそれによ
りそのプレートの間に電圧差を確立するコンデンサ２２
２へ並列接続されているオペアンプからなる電荷増幅器
である。増幅器２１０は、コンデンサ２２２の電極を横
断しての電圧差を検知し、それによりライン２１２上に
注入された電荷を測定することが可能である。この読取
手順期間中に、スイッチ２２５（コンデンサ２２２と並
列接続されている）は開成状態のままであり、従ってコ
ンデンサ２２２はそのプレートを横断しての電圧差を維
持することが可能である。読取りの後に、スイッチ２２
５は閉成し、従って基準電圧ＶR がライン２１２を介し
てホトダイオード２０６へ供給される。このことはホト
ダイオード２０６をＶR へリセットする。
【００１６】従来のシステムにおいては、ホトダイオー
ド又はその他のアレイ要素が入力線上に電荷を注入する
と、該入力線は、最初に、それが容量的に結合されてい
るその他の導電性構成体の電圧へプルアップせねばなら
ない。例えば、それは、アレイが形成されている基板２
０２の局所的な電圧へプルアップせねばならない。典型
的に、基板２０２は接地２０５へ結合しており、従っ
て、比較的固定した電圧に保持されている。従って、電
荷が注入されると、入力線２１２上の電流の流れに対し
て必要な電圧変化が、基板２０２又はその他の局所的な
導電性構成体に対する容量結合によって対向される。
ド又はその他のアレイ要素が入力線上に電荷を注入する
と、該入力線は、最初に、それが容量的に結合されてい
るその他の導電性構成体の電圧へプルアップせねばなら
ない。例えば、それは、アレイが形成されている基板２
０２の局所的な電圧へプルアップせねばならない。典型
的に、基板２０２は接地２０５へ結合しており、従っ
て、比較的固定した電圧に保持されている。従って、電
荷が注入されると、入力線２１２上の電流の流れに対し
て必要な電圧変化が、基板２０２又はその他の局所的な
導電性構成体に対する容量結合によって対向される。
【００１７】同様に、ホトダイオード２０６の拡散部と
その周りのウエル又はバルクとの間に形成されているＰ
Ｎ接合コンデンサは、ホトダイオード拡散部から入力線
２１２への電荷注入に対向する。このコンデンサ及びそ
れに対向するメカニズムを図２Ｂに更に詳細に示してあ
る。
その周りのウエル又はバルクとの間に形成されているＰ
Ｎ接合コンデンサは、ホトダイオード拡散部から入力線
２１２への電荷注入に対向する。このコンデンサ及びそ
れに対向するメカニズムを図２Ｂに更に詳細に示してあ
る。
【００１８】上述した金属線容量に対向するために、本
発明は、入力線２１２の下側に形成されている導電性シ
ールド線２１８を設けている。シールド線２１８は、実
効的に、入力線２１２を基板２０２及び／又はそれが容
量的に結合されているその他の導電性構成体からシール
ド即ち遮断している。基本的に、シールド線２１８は、
単一のコンデンサ（金属線−誘電体−基板）であったも
のを直列接続されている２つのコンデンサへ変換してい
る。システムの全体的な容量はほぼ同一のままである
が、入力線２１２はシールド線２１８によって最も直接
的に影響される。入力線２１２上の容量性負荷を減少さ
せるために、それとシールド線２１８との間の電圧差を
最小とすべきである。このことは、これら２つのライン
を強制的に互いにトラッキング即ち追従させることによ
って達成される。好適には、この導電性接続は、図２Ａ
に示した単位利得バッファ２２０のような回路要素によ
って与えられる。
発明は、入力線２１２の下側に形成されている導電性シ
ールド線２１８を設けている。シールド線２１８は、実
効的に、入力線２１２を基板２０２及び／又はそれが容
量的に結合されているその他の導電性構成体からシール
ド即ち遮断している。基本的に、シールド線２１８は、
単一のコンデンサ（金属線−誘電体−基板）であったも
のを直列接続されている２つのコンデンサへ変換してい
る。システムの全体的な容量はほぼ同一のままである
が、入力線２１２はシールド線２１８によって最も直接
的に影響される。入力線２１２上の容量性負荷を減少さ
せるために、それとシールド線２１８との間の電圧差を
最小とすべきである。このことは、これら２つのライン
を強制的に互いにトラッキング即ち追従させることによ
って達成される。好適には、この導電性接続は、図２Ａ
に示した単位利得バッファ２２０のような回路要素によ
って与えられる。
【００１９】単位利得バッファ２２０は、金属シールド
２１８をドライブ即ち駆動し、従ってその電圧は入力線
２１２の電圧に追従する。バッファ２２０の速度が増幅
器２１０の速度よりも大きい場合には、入力金属容量は
実質的に無視することが可能である。以下に説明するよ
うに、システム性能を更に改善させるためには、入力線
２１２上の拡散部（例えば、ホトダイオード２０６の拡
散部）を、その電圧も単位利得バッファ２２０によって
駆動されるウエル内に配置させることが可能である。
２１８をドライブ即ち駆動し、従ってその電圧は入力線
２１２の電圧に追従する。バッファ２２０の速度が増幅
器２１０の速度よりも大きい場合には、入力金属容量は
実質的に無視することが可能である。以下に説明するよ
うに、システム性能を更に改善させるためには、入力線
２１２上の拡散部（例えば、ホトダイオード２０６の拡
散部）を、その電圧も単位利得バッファ２２０によって
駆動されるウエル内に配置させることが可能である。
【００２０】図２Ｂに構造的に図示したように、ピクセ
ル２００が半導体基板２０２の上に形成されている。Ｎ
ウエル２０４が基板２０２の上部部分上に形成されてお
り、それは、例えば、エピタキシャル層とすることが可
能である。好適実施例においては、ウエル２０４は図示
した如く単一のピクセルへ制限されている。然しなが
ら、二次元アレイ内の複数個のピクセルにまたがるウエ
ルを使用することも本発明の技術的範囲内のものであ
る。各ピクセル内において、ラジエーション（放射）に
露呈された場合に電荷を格納するためにＰ型ホトダイオ
ード拡散部２０６が設けられている。更に、各ピクセル
２００は、例えばＶdd等の固定した電圧にウエル２０４
を保持するための基板タップ２０８を有している。基板
タップ２０８は、ウエル２０４に対して低抵抗のオーミ
ックコンタクトを与えるための高度にドープしたＮ型領
域とすることが可能である。基板タップ２０８は、適宜
のコンタクト又は相互接続体を介して適宜の電源へ接続
している。
ル２００が半導体基板２０２の上に形成されている。Ｎ
ウエル２０４が基板２０２の上部部分上に形成されてお
り、それは、例えば、エピタキシャル層とすることが可
能である。好適実施例においては、ウエル２０４は図示
した如く単一のピクセルへ制限されている。然しなが
ら、二次元アレイ内の複数個のピクセルにまたがるウエ
ルを使用することも本発明の技術的範囲内のものであ
る。各ピクセル内において、ラジエーション（放射）に
露呈された場合に電荷を格納するためにＰ型ホトダイオ
ード拡散部２０６が設けられている。更に、各ピクセル
２００は、例えばＶdd等の固定した電圧にウエル２０４
を保持するための基板タップ２０８を有している。基板
タップ２０８は、ウエル２０４に対して低抵抗のオーミ
ックコンタクトを与えるための高度にドープしたＮ型領
域とすることが可能である。基板タップ２０８は、適宜
のコンタクト又は相互接続体を介して適宜の電源へ接続
している。
【００２１】種々の光学的層／要素を、ピクセル２００
上、少なくとも拡散部２０６の上に設けることが可能で
ある。説明の便宜上、これらの付加的な要素は図２Ａ及
び２Ｂには示していない。例示的な光学的要素として
は、ホトンを光学的に回収するためのレンズ及びホトン
の波長区別のためのフィルタ（カラーピクセルにおいて
使用されるようなもの）等がある。
上、少なくとも拡散部２０６の上に設けることが可能で
ある。説明の便宜上、これらの付加的な要素は図２Ａ及
び２Ｂには示していない。例示的な光学的要素として
は、ホトンを光学的に回収するためのレンズ及びホトン
の波長区別のためのフィルタ（カラーピクセルにおいて
使用されるようなもの）等がある。
【００２２】理解すべきことであるが、ピクセル２００
はＮ型ウエル及びＰ型ホトダイオード拡散部を有するも
のとして示してあるが、本発明はこのような構成に制限
されるべきものではない。従って、ウエル２０４は、Ｐ
型領域とすることが可能であり、且つ拡散部２０６はＮ
型領域とすることが可能である。いずれの場合において
も、領域２０４及び２０６におけるドーパント原子の濃
度は、デプリションモードのホトダイオードを形成すべ
く選択されるべきである。このようなホトダイオードに
おいては、ホトダイオード拡散部２０６にラジエーショ
ン即ち放射が入射されると、空乏領域内においてホール
と電子とを発生させる。空乏領域は自由電荷キャリアを
有するものではないので、これらの新たに形成されたホ
ール及び電子は反対電荷の電荷キャリアによってすぐさ
ま結合により失われるものではない。従って、それらは
ホトダイオード拡散部２０６とウエル２０４との間にＰ
Ｎ接合として画定されているコンデンサＣpw２０７上の
自由電荷として存在する。コンデンサＣpwの容量は、し
ばしば、ホトダイオードの「内在的容量」と呼ばれる。
はＮ型ウエル及びＰ型ホトダイオード拡散部を有するも
のとして示してあるが、本発明はこのような構成に制限
されるべきものではない。従って、ウエル２０４は、Ｐ
型領域とすることが可能であり、且つ拡散部２０６はＮ
型領域とすることが可能である。いずれの場合において
も、領域２０４及び２０６におけるドーパント原子の濃
度は、デプリションモードのホトダイオードを形成すべ
く選択されるべきである。このようなホトダイオードに
おいては、ホトダイオード拡散部２０６にラジエーショ
ン即ち放射が入射されると、空乏領域内においてホール
と電子とを発生させる。空乏領域は自由電荷キャリアを
有するものではないので、これらの新たに形成されたホ
ール及び電子は反対電荷の電荷キャリアによってすぐさ
ま結合により失われるものではない。従って、それらは
ホトダイオード拡散部２０６とウエル２０４との間にＰ
Ｎ接合として画定されているコンデンサＣpw２０７上の
自由電荷として存在する。コンデンサＣpwの容量は、し
ばしば、ホトダイオードの「内在的容量」と呼ばれる。
【００２３】通常動作期間中に、ピクセル２００は所定
の時間期間の間ラジエーション（放射）供給源へ露呈さ
れる。露光時間の長さにわたって積分されるラジエーシ
ョンのフラックス（強度）は、「積分した照度」を画定
し、それは拡散部２０６とウエル２０４のＰＮ接合によ
って画定されるコンデンサ上に蓄積する電荷の量に関連
している。ピクセル２００を「読取る」ために、ホトダ
イオード２０６が放電され、従って蓄積された電荷の量
を決定することが可能である。この電荷は、積分した照
度を特定し、それは既知の露光時間に基づいて照射強度
へ変換することが可能である。アレイ内の全てのピクセ
ルの出力を使用してラジエーション強度分布即ちイメー
ジ（画像）を形成する。
の時間期間の間ラジエーション（放射）供給源へ露呈さ
れる。露光時間の長さにわたって積分されるラジエーシ
ョンのフラックス（強度）は、「積分した照度」を画定
し、それは拡散部２０６とウエル２０４のＰＮ接合によ
って画定されるコンデンサ上に蓄積する電荷の量に関連
している。ピクセル２００を「読取る」ために、ホトダ
イオード２０６が放電され、従って蓄積された電荷の量
を決定することが可能である。この電荷は、積分した照
度を特定し、それは既知の露光時間に基づいて照射強度
へ変換することが可能である。アレイ内の全てのピクセ
ルの出力を使用してラジエーション強度分布即ちイメー
ジ（画像）を形成する。
【００２４】ピクセル出力は入力線２１２及びスイッチ
２１４（ここでは、トランジスタとして示してある）に
よって増幅器２１０へ結合される。ホトダイオード２０
６がラジエーション即ち照射に露光されている間に、ト
ランジスタ２１４はスイッチオフされ、従って電荷がピ
クセル２００内に蓄積する。ピクセル２００が読取られ
るべき場合には、トランジスタ２１４がスイッチオン
し、従ってホトダイオード拡散部２０６内に蓄積された
電荷が入力線２１２を介して増幅器２１０及びコンデン
サ２２２（増幅器２１０と並列接続されている）へ流れ
ることが可能である。従って、増幅器２１０はコンデン
サ２２２を横断しての電圧を測定し且つホトダイオード
２０６において受取られたラジエーションの量に対応す
る出力を発生する。
２１４（ここでは、トランジスタとして示してある）に
よって増幅器２１０へ結合される。ホトダイオード２０
６がラジエーション即ち照射に露光されている間に、ト
ランジスタ２１４はスイッチオフされ、従って電荷がピ
クセル２００内に蓄積する。ピクセル２００が読取られ
るべき場合には、トランジスタ２１４がスイッチオン
し、従ってホトダイオード拡散部２０６内に蓄積された
電荷が入力線２１２を介して増幅器２１０及びコンデン
サ２２２（増幅器２１０と並列接続されている）へ流れ
ることが可能である。従って、増幅器２１０はコンデン
サ２２２を横断しての電圧を測定し且つホトダイオード
２０６において受取られたラジエーションの量に対応す
る出力を発生する。
【００２５】シールド線２１８が上述したように単位利
得バッファ２２０を介して入力線２１２へ結合してい
る。好適には、シールド線２１８は、入力線２１２の直
接下側に設けられているが、ルーチング即ち経路付け又
はその他の設計考慮事項のために必要な場合には小さな
量だけオフセットさせることが可能である。また、上側
に存在する導電性構成体に対して実質的な容量結合が存
在する場合には、入力線２１２の上方に設けることも可
能である。更に、シールド線２１８は、好適には、入力
線２１２の寸法、形状、位置が同等のものである。実際
上、シールド線２１８は、入力線２１２が形成されるメ
タリゼーション層のすぐ下側のメタリゼーション層内に
設けることが可能である。一方、入力線２１２のメタリ
ゼーション層と隣接するメタリゼーションラインのうち
の１つとの間の中間位置に形成することが可能である。
このような場合には、金属間誘電体（ＩＭＤ）を２つの
ステージに形成せねばならず、従ってシールド線をそれ
らの間に形成することが可能であるようにせねばならな
い。入力線２１２が第一メタリゼーションラインの上に
形成される場合には、シールド線２１８を層間誘電体
（ＩＬＤ）内の中間位置に形成することが望ましい場合
がある。このような場合には、ＩＬＤは、２つのステー
ジで形成すべきであり、それは現在一般的な製造技術で
ある。シールド線２１８は、２つのＩＬＤ副層の間に形
成する。
得バッファ２２０を介して入力線２１２へ結合してい
る。好適には、シールド線２１８は、入力線２１２の直
接下側に設けられているが、ルーチング即ち経路付け又
はその他の設計考慮事項のために必要な場合には小さな
量だけオフセットさせることが可能である。また、上側
に存在する導電性構成体に対して実質的な容量結合が存
在する場合には、入力線２１２の上方に設けることも可
能である。更に、シールド線２１８は、好適には、入力
線２１２の寸法、形状、位置が同等のものである。実際
上、シールド線２１８は、入力線２１２が形成されるメ
タリゼーション層のすぐ下側のメタリゼーション層内に
設けることが可能である。一方、入力線２１２のメタリ
ゼーション層と隣接するメタリゼーションラインのうち
の１つとの間の中間位置に形成することが可能である。
このような場合には、金属間誘電体（ＩＭＤ）を２つの
ステージに形成せねばならず、従ってシールド線をそれ
らの間に形成することが可能であるようにせねばならな
い。入力線２１２が第一メタリゼーションラインの上に
形成される場合には、シールド線２１８を層間誘電体
（ＩＬＤ）内の中間位置に形成することが望ましい場合
がある。このような場合には、ＩＬＤは、２つのステー
ジで形成すべきであり、それは現在一般的な製造技術で
ある。シールド線２１８は、２つのＩＬＤ副層の間に形
成する。
【００２６】入力線容量の拡散部容量成分を減少させる
ために、ウエル２０４は、オーミックコンタクト２２４
及びコンタクトライン２２６によってシールド線２１８
へ結合される。従って、入力線２１２上の電圧が変化す
ると、ウエル電圧はそれと共にプルアップ又はプルダウ
ンされる。このことは、コンデンサＣpw２０７における
ＰＮ接合容量を減少させる。
ために、ウエル２０４は、オーミックコンタクト２２４
及びコンタクトライン２２６によってシールド線２１８
へ結合される。従って、入力線２１２上の電圧が変化す
ると、ウエル電圧はそれと共にプルアップ又はプルダウ
ンされる。このことは、コンデンサＣpw２０７における
ＰＮ接合容量を減少させる。
【００２７】多くの異なるタイプの増幅器が、単に図２
Ａ及び２Ｂに示したような電荷積分器ではなく本発明の
シールドした入力線から利点を得ることが可能である。
一般的には、該増幅器はシールド線を駆動するバッファ
よりも低速とすべきである。このことは、バッファ２２
０の周波数帯域幅が増幅器２１０の周波数帯域幅よりも
一層大きいものであることを意味する。構造的には、バ
ッファ２２０は、上述した基準を満足する任意の構成の
ものとすることが可能である。簡単な場合においては、
それは２トランジスタホロワ又はプルアップ増幅器とす
ることが可能である。
Ａ及び２Ｂに示したような電荷積分器ではなく本発明の
シールドした入力線から利点を得ることが可能である。
一般的には、該増幅器はシールド線を駆動するバッファ
よりも低速とすべきである。このことは、バッファ２２
０の周波数帯域幅が増幅器２１０の周波数帯域幅よりも
一層大きいものであることを意味する。構造的には、バ
ッファ２２０は、上述した基準を満足する任意の構成の
ものとすることが可能である。簡単な場合においては、
それは２トランジスタホロワ又はプルアップ増幅器とす
ることが可能である。
【００２８】増幅器２１０の出力は、現在解析したピク
セルの集積した照度を表わすアナログ信号である。この
信号を簡単に解析するために、該アナログ信号は、最初
に、デジタル信号へ変換されるべきである。このこと
は、好適には、ピクセルアレイと同一のチップ上に形成
されているアナログ・デジタル変換器で達成することが
可能である。
セルの集積した照度を表わすアナログ信号である。この
信号を簡単に解析するために、該アナログ信号は、最初
に、デジタル信号へ変換されるべきである。このこと
は、好適には、ピクセルアレイと同一のチップ上に形成
されているアナログ・デジタル変換器で達成することが
可能である。
【００２９】本発明のシールドした入力線を具備する増
幅器は、軍事的、科学的、ビジネス的及び家庭用の適用
例に対し種々のシステムにおいて使用することが可能で
ある。例えば、メモリチップと共に使用される場合に
は、該増幅器は、コンピュータシステム、データベー
ス、パーソナル・デジタル・アシスタント、ネットワー
クハードウエア等と共に使用することが可能である。こ
のようなシステムは、関連する処理論理、入力／出力回
路等を包含している。例えば、光学的イメージャと共に
使用する場合には、該増幅器は、デジタルカメラ、ビデ
オレコーダ、夜間運転用ディスプレイ等において使用す
ることが可能である。このようなシステムは、通常、Ｍ
ＯＳイメージャチップに加えて、画像をキャプチャし且
つそれをＭＯＳアレイへ指向するための光学系を有して
いる。それは、画像キャプチャシステムにおいて通常使
用されているタイプの１つ又はそれ以上のレンズ、フィ
ルタ等を包含することが可能である。該光学系及びＭＯ
Ｓイメージャは、例えばカメラケース等のケーシングに
装着される。更に、本システムは、後にディスプレイシ
ステムへダウンロードするためにキャプチャした画像を
一時的に格納するためのメモリを有することが可能であ
る。ある場合には、該ディスプレイシステム自身が全体
的なイメージャシステムの一部を形成する。
幅器は、軍事的、科学的、ビジネス的及び家庭用の適用
例に対し種々のシステムにおいて使用することが可能で
ある。例えば、メモリチップと共に使用される場合に
は、該増幅器は、コンピュータシステム、データベー
ス、パーソナル・デジタル・アシスタント、ネットワー
クハードウエア等と共に使用することが可能である。こ
のようなシステムは、関連する処理論理、入力／出力回
路等を包含している。例えば、光学的イメージャと共に
使用する場合には、該増幅器は、デジタルカメラ、ビデ
オレコーダ、夜間運転用ディスプレイ等において使用す
ることが可能である。このようなシステムは、通常、Ｍ
ＯＳイメージャチップに加えて、画像をキャプチャし且
つそれをＭＯＳアレイへ指向するための光学系を有して
いる。それは、画像キャプチャシステムにおいて通常使
用されているタイプの１つ又はそれ以上のレンズ、フィ
ルタ等を包含することが可能である。該光学系及びＭＯ
Ｓイメージャは、例えばカメラケース等のケーシングに
装着される。更に、本システムは、後にディスプレイシ
ステムへダウンロードするためにキャプチャした画像を
一時的に格納するためのメモリを有することが可能であ
る。ある場合には、該ディスプレイシステム自身が全体
的なイメージャシステムの一部を形成する。
【００３０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、上述した説明においては、入力線の下側に
単一の金属シールド線を設けたものであるが、例えば幅
広のプレート等のその他のシールド構成のものを使用す
ることも可能である。更に、本発明のシールド構成は、
特に増幅器に向けられた入力線以外の一般的な金属線を
保護する場合に使用することも可能である。更に、本発
明のシールド構成は、上述したように単一の金属線であ
る必要はない。それは、導電性のポリマ又は導電性粒子
等が含浸した誘電体とすることも可能である。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、上述した説明においては、入力線の下側に
単一の金属シールド線を設けたものであるが、例えば幅
広のプレート等のその他のシールド構成のものを使用す
ることも可能である。更に、本発明のシールド構成は、
特に増幅器に向けられた入力線以外の一般的な金属線を
保護する場合に使用することも可能である。更に、本発
明のシールド構成は、上述したように単一の金属線であ
る必要はない。それは、導電性のポリマ又は導電性粒子
等が含浸した誘電体とすることも可能である。
【図１】 一般的な増幅器要素に対する入力線容量の発
生源を示した概略図。
生源を示した概略図。
【図２Ａ】 本発明に基づいて電荷増幅器の入力線の下
側に配置させた金属シールド及びバッファを使用する回
路を示した概略図。
側に配置させた金属シールド及びバッファを使用する回
路を示した概略図。
【図２Ｂ】 ＭＯＳイメージャと共に使用するのに適し
たタイプの受動的ホトダイオードピクセルへ適用した場
合の図２Ａの回路の概略断面図。
たタイプの受動的ホトダイオードピクセルへ適用した場
合の図２Ａの回路の概略断面図。
２００ ピクセル ２０６ ホトダイオード ２１２ 入力線 ２１４ スイッチ ２１８ シールド線 ２２０ 単位利得バッファ ２２２ コンデンサ ２２５ スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ ビシオ イタリア国， モデナ， アイ−21100, ヴィア エミリア エスト 292／10 (72)発明者 マルコ タルターニ イタリア国， メルドーラ， アイ− 47014， ヴィア マストリ 17
Claims (22)
- 【請求項１】 集積回路において、 前記集積回路における個別的なセルの出力を読取るため
の増幅器、 前記増幅器を前記個別的なセルのうちの少なくとも１つ
へ接続させる入力線、 前記入力線の下側に設けられており且つそれと容量的に
結合されているシールド線、 前記シールド線を前記入力線へ導電的に接続する回路要
素であって、前記入力線上の入力電圧に追従する電圧を
前記シールド線へ供給しそれにより前記入力線上の容量
付加を減少させる回路要素、を有することを特徴とする
集積回路。 - 【請求項２】 請求項１において、前記個別的なセルが
ＣＭＯＳイメージャにおけるピクセルであることを特徴
とする集積回路。 - 【請求項３】 請求項１において、前記個別的なセルが
メモリアレイ内の格納要素であることを特徴とする集積
回路。 - 【請求項４】 請求項１において、前記シールド線が前
記集積回路の２つのメタリゼーション層の中間に設けら
れている金属線であることを特徴とする集積回路。 - 【請求項５】 請求項１において、前記シールド線が前
記集積回路の第一メタリゼーション層の下側に設けられ
ている金属線であることを特徴とする集積回路。 - 【請求項６】 請求項１において、前記回路要素が単位
利得バッファであることを特徴とする集積回路。 - 【請求項７】 請求項６において、前記単位利得バッフ
ァがプルアップ増幅器であることを特徴とする集積回
路。 - 【請求項８】 請求項１において、前記個別的なセルが
ウエル内の拡散部を有しており且つ前記シールド線が前
記ウエルへ導電的に結合されていることを特徴とする集
積回路。 - 【請求項９】 物体の画像を形成するシステムにおい
て、 （ａ）ＭＯＳイメージャであって、 （イ）１個又はそれ以上のピクセルであって、前記１個
又はそれ以上のピクセルの各々が露呈されるラジエーシ
ョンの量又はタイプ又は量及びタイプの両方を表わす出
力を供給することの可能な１つ又はそれ以上のピクセ
ル、 （ロ）前記ＭＯＳイメージャにおける個別的なピクセル
の出力を読取るための増幅器、 （ハ）前記増幅器を前記個別的なセルの少なくとも１つ
へ接続させる入力線、 （ニ）前記入力線の下側に設けられており且つそれに容
量的に結合されているシールド線、 （ホ）前記シールド線を前記入力線へ導電的に接続させ
ている回路要素であって、前記入力線上の入力電圧に追
従する電圧を前記シールド線へ供給しそれにより前記入
力線上の容量負荷を減少させる回路要素、を具備してい
るＭＯＳイメージャ、 （ｂ）前記１つ又はそれ以上のピクセルの出力端から得
られる画像を出力する手段、を有することを特徴とする
システム。 - 【請求項１０】 請求項９において、前記ＭＯＳイメー
ジャが、更に、前記１つ又はそれ以上のピクセルからの
アナログ出力を受取り、前記アナログ出力をデジタル信
号へ変換し、且つ前記１つ又はそれ以上の回路要素が欠
陥ピクセルを識別することが可能であるように前記デジ
タル信号を前記１つ又はそれ以上の回路要素へ供給する
ことの可能なアナログ・デジタル変換器を有しているこ
とを特徴とするシステム。 - 【請求項１１】 請求項９において、前記ピクセルがウ
エル内の拡散部を有しており且つ前記シールド線が前記
ウエルへ導電的に結合されていることを特徴とするシス
テム。 - 【請求項１２】 請求項９において、前記シールド線が
前記ＭＯＳイメージャの２つのメタリーゼンション層の
中間に設けられている金属線であることを特徴とするシ
ステム。 - 【請求項１３】 請求項９において、前記シールド線が
前記ＭＯＳイメージャの第一メタリゼーション層の下側
に設けられている金属線であることを特徴とするシステ
ム。 - 【請求項１４】 請求項９において、前記回路要素が単
位利得バッファであることを特徴とするシステム。 - 【請求項１５】 請求項１４において、前記単位利得バ
ッファがプルアップ増幅器であることを特徴とするシス
テム。 - 【請求項１６】 集積回路上の増幅器への入力線上の容
量負荷を減少させる方法において、 （ａ）前記集積回路の１個のセル上の信号が前記増幅器
への入力線上に供給されるように前記集積回路を動作さ
せ、 （ｂ）前記信号を前記入力線の下側に設けられており且
つそれと容量的に結合されているシールド線へ供給し、
前記シールド線上の信号が前記入力線上の信号に追従し
それにより前記入力線上の容量負荷を減少させる、こと
を特徴とする方法。 - 【請求項１７】 請求項１６において、前記信号が前記
シールド線を前記入力線へ導電的に接続している単位利
得バッファによって前記シールド線へ供給されることを
特徴とする方法。 - 【請求項１８】 請求項１７において、前記単位利得バ
ッファがプルアップ増幅器であることを特徴とする方
法。 - 【請求項１９】 請求項１６において、前記集積回路が
ＣＭＯＳイメージャを有していることを特徴とする方
法。 - 【請求項２０】 請求項１６において、前記集積回路が
メモリアレイを有していることを特徴とする方法。 - 【請求項２１】 請求項１６において、前記シールド線
が前記集積回路のメタリゼーション層の中間に設けられ
ている金属線であることを特徴とする方法。 - 【請求項２２】 請求項１６において、前記シールド線
が前記集積回路の第一メタリゼーション層の下側に設け
られている金属線であることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/964570 | 1997-11-05 | ||
| US08/964,570 US6233012B1 (en) | 1997-11-05 | 1997-11-05 | Parasitic capacitance reduction for passive charge read-out |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238867A true JPH11238867A (ja) | 1999-08-31 |
Family
ID=25508714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10313615A Pending JPH11238867A (ja) | 1997-11-05 | 1998-11-04 | 受動的電荷読出し用の寄生容量減少 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6233012B1 (ja) |
| EP (1) | EP0915518A3 (ja) |
| JP (1) | JPH11238867A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100597788B1 (ko) | 2004-12-17 | 2006-07-06 | 삼성전자주식회사 | 프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리장치의 페이지 버퍼와 이에 대한 구동방법 |
| JP2010527020A (ja) * | 2007-05-15 | 2010-08-05 | カミンス・ターボ・テクノロジーズ・リミテッド | 回転機械のセンサ |
| WO2018190126A1 (ja) * | 2017-04-11 | 2018-10-18 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置、及び電子機器 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010071494A (ko) * | 1998-06-17 | 2001-07-28 | 추후보정 | 스트라이프 노이즈가 감소된 ｃｍｏｓ 이미지 센서 |
| US6975355B1 (en) | 2000-02-22 | 2005-12-13 | Pixim, Inc. | Multiple sampling via a time-indexed method to achieve wide dynamic ranges |
| US7068319B2 (en) * | 2002-02-01 | 2006-06-27 | Micron Technology, Inc. | CMOS image sensor with a low-power architecture |
| US7061072B2 (en) * | 2002-12-26 | 2006-06-13 | Jbcr Innovations, Llp | Integrated circuit inductors using driven shields |
| US9918023B2 (en) * | 2010-04-23 | 2018-03-13 | Flir Systems, Inc. | Segmented focal plane array architecture |
| US10687004B1 (en) * | 2019-03-05 | 2020-06-16 | Raytheon Company | Low noise passive pixel readout circuit |
Family Cites Families (10)
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