JPH11239054A - コンパレータ - Google Patents
コンパレータInfo
- Publication number
- JPH11239054A JPH11239054A JP10042233A JP4223398A JPH11239054A JP H11239054 A JPH11239054 A JP H11239054A JP 10042233 A JP10042233 A JP 10042233A JP 4223398 A JP4223398 A JP 4223398A JP H11239054 A JPH11239054 A JP H11239054A
- Authority
- JP
- Japan
- Prior art keywords
- level
- node
- data
- logic
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】比較動作を高速化することができるコンパレー
タを提供する。 【解決手段】ＥＸＯＲ回路２１Ａ０〜２１Ａn-1 は第１
のデータＡ及び第２のデータＢの対応する各ビットＡ０
〜Ａn-1 と各ビットＢ０〜Ｂn-1 の一致を検出する。ノ
ードＮ１は論理Ｈレベルの制御信号ＣＳに基づいてイン
バータ２５によって論理Ｈレベルにされる。ｎＭＯＳト
ランジスタＴＮ０〜ＴＮn-1 はノードＮ１に並列に接続
されており、ＥＸＯＲ回路２１Ａ０〜２１Ａn-1 の出力
信号に基づいてノードＮ１のレベルを切り換える。ＮＡ
ＮＤ回路２８は制御信号ＣＳ及びノードＮ１のレベルに
基づく信号を出力し、出力用インバータ２９はその反転
信号を出力信号ＯＵＴとして出力する。
タを提供する。 【解決手段】ＥＸＯＲ回路２１Ａ０〜２１Ａn-1 は第１
のデータＡ及び第２のデータＢの対応する各ビットＡ０
〜Ａn-1 と各ビットＢ０〜Ｂn-1 の一致を検出する。ノ
ードＮ１は論理Ｈレベルの制御信号ＣＳに基づいてイン
バータ２５によって論理Ｈレベルにされる。ｎＭＯＳト
ランジスタＴＮ０〜ＴＮn-1 はノードＮ１に並列に接続
されており、ＥＸＯＲ回路２１Ａ０〜２１Ａn-1 の出力
信号に基づいてノードＮ１のレベルを切り換える。ＮＡ
ＮＤ回路２８は制御信号ＣＳ及びノードＮ１のレベルに
基づく信号を出力し、出力用インバータ２９はその反転
信号を出力信号ＯＵＴとして出力する。
Description
【０００１】
【発明の属する技術分野】本発明は複数ビットよりなる
２つのデータが一致しているかどうかを判定するための
コンパレータに関する。
２つのデータが一致しているかどうかを判定するための
コンパレータに関する。
【０００２】
【従来の技術】例えば、メモリデバイスにあって、その
アクセスの都度、アドレス確認等を行うべく複数ビット
よりなる２つのデータ（アドレス信号）の一致を比較す
るコンパレータは、各データの対応するビットの一致を
検出するための複数のＥＸＯＲ回路と、これらのＥＸＯ
Ｒ回路の出力に基づいて２つのデータの一致を判定する
ための論理回路部とからなる。ＥＸＯＲ回路は２つのビ
ットが一致していると論理Ｌレベルの信号を出力し、２
つのビットが不一致であると論理Ｈレベルの信号を出力
する。論理回路部はすべてのＥＸＯＲ回路の出力信号の
値が０であるかどうかに基づいて前記２つのデータが一
致しているかどうかを判定するものであって、種々の回
路構成を採ることができ、例えば、ｎ入力ＮＡＮＤ回路
を採用することができる。
アクセスの都度、アドレス確認等を行うべく複数ビット
よりなる２つのデータ（アドレス信号）の一致を比較す
るコンパレータは、各データの対応するビットの一致を
検出するための複数のＥＸＯＲ回路と、これらのＥＸＯ
Ｒ回路の出力に基づいて２つのデータの一致を判定する
ための論理回路部とからなる。ＥＸＯＲ回路は２つのビ
ットが一致していると論理Ｌレベルの信号を出力し、２
つのビットが不一致であると論理Ｈレベルの信号を出力
する。論理回路部はすべてのＥＸＯＲ回路の出力信号の
値が０であるかどうかに基づいて前記２つのデータが一
致しているかどうかを判定するものであって、種々の回
路構成を採ることができ、例えば、ｎ入力ＮＡＮＤ回路
を採用することができる。
【０００３】ｎ入力ＮＡＮＤ回路は、一般に、電源に対
してｎ個のｐＭＯＳトランジスタを並列に接続し、これ
らのｐＭＯＳトランジスタと接地との間にｎ個のｎＭＯ
Ｓトランジスタを直列に接続して構成される。そして、
ｐＭＯＳトランジスタと直列接続されたｎＭＯＳトラン
ジスタの最上段との間から出力信号が取り出される。と
ころが、ｎ入力ＮＡＮＤ回路では、ｎ個のｎＭＯＳトラ
ンジスタが直列接続されており、電源に近いｎＭＯＳト
ランジスタが動作しないと、次段のｎＭＯＳトランジス
タは動作しないため、動作速度が遅いという問題があ
る。
してｎ個のｐＭＯＳトランジスタを並列に接続し、これ
らのｐＭＯＳトランジスタと接地との間にｎ個のｎＭＯ
Ｓトランジスタを直列に接続して構成される。そして、
ｐＭＯＳトランジスタと直列接続されたｎＭＯＳトラン
ジスタの最上段との間から出力信号が取り出される。と
ころが、ｎ入力ＮＡＮＤ回路では、ｎ個のｎＭＯＳトラ
ンジスタが直列接続されており、電源に近いｎＭＯＳト
ランジスタが動作しないと、次段のｎＭＯＳトランジス
タは動作しないため、動作速度が遅いという問題があ
る。
【０００４】
【発明が解決しようとする課題】このような問題を解決
するため、従来、図４に示すように、論理回路部を複数
段のゲートにて構成したコンパレータ１０が提案されて
いる。このコンパレータ１０は、ビットＡ１１〜Ａ０の
１２ビットよりなる第１のデータＡと、ビットＢ１１〜
Ｂ０の１２ビットよりなる第２のデータＢとを比較する
ものであり、コンパレータ１０は、１２個のＥＸＯＲ回
路１１Ａ〜１１Ｌ（図４では、８個のみ図示）と、３個
の４入力ＮＯＲ回路１２Ａ〜１２Ｃ（図４では２つのみ
図示）と、４入力ＮＡＮＤ回路１３と、インバータ１４
とを備える。
するため、従来、図４に示すように、論理回路部を複数
段のゲートにて構成したコンパレータ１０が提案されて
いる。このコンパレータ１０は、ビットＡ１１〜Ａ０の
１２ビットよりなる第１のデータＡと、ビットＢ１１〜
Ｂ０の１２ビットよりなる第２のデータＢとを比較する
ものであり、コンパレータ１０は、１２個のＥＸＯＲ回
路１１Ａ〜１１Ｌ（図４では、８個のみ図示）と、３個
の４入力ＮＯＲ回路１２Ａ〜１２Ｃ（図４では２つのみ
図示）と、４入力ＮＡＮＤ回路１３と、インバータ１４
とを備える。
【０００５】複数のＥＸＯＲ回路１１Ａ〜１１Ｌはそれ
ぞれビットＡ０〜Ａ１１を入力するとともに、対応する
ビットＢ０〜Ｂ１１を入力する。各ＥＸＯＲ回路１１Ａ
〜１１Ｌは入力している２つのビットの値が一致してい
ると、論理Ｌレベルの信号を出力し、２つのビットが不
一致であると論理Ｈレベルの信号を出力する。
ぞれビットＡ０〜Ａ１１を入力するとともに、対応する
ビットＢ０〜Ｂ１１を入力する。各ＥＸＯＲ回路１１Ａ
〜１１Ｌは入力している２つのビットの値が一致してい
ると、論理Ｌレベルの信号を出力し、２つのビットが不
一致であると論理Ｈレベルの信号を出力する。
【０００６】４入力ＮＯＲ回路１２ＡはＥＸＯＲ回路１
１Ａ〜１１Ｄの出力を入力し、４入力ＮＯＲ回路１２Ｂ
はＥＸＯＲ回路１１Ｅ〜１１Ｈの出力を入力し、４入力
ＮＯＲ回路１２ＣはＥＸＯＲ回路１１Ｉ〜１１Ｌの出力
を入力する。各４入力ＮＯＲ回路１２Ａ〜１２Ｃは４つ
の入力信号のいずれか１つでも論理Ｈレベルであると、
論理Ｌレベルの信号を出力する。
１Ａ〜１１Ｄの出力を入力し、４入力ＮＯＲ回路１２Ｂ
はＥＸＯＲ回路１１Ｅ〜１１Ｈの出力を入力し、４入力
ＮＯＲ回路１２ＣはＥＸＯＲ回路１１Ｉ〜１１Ｌの出力
を入力する。各４入力ＮＯＲ回路１２Ａ〜１２Ｃは４つ
の入力信号のいずれか１つでも論理Ｈレベルであると、
論理Ｌレベルの信号を出力する。
【０００７】４入力ＮＡＮＤ回路１３には制御信号ＣＳ
が入力されるとともに、前記各４入力ＮＯＲ回路１２Ａ
〜１２Ｃの出力信号が入力されている。ＮＡＮＤ回路１
３は制御信号ＣＳ及びＮＯＲ回路１２Ａ〜１２Ｃの出力
信号に基づく信号を出力する。従って、制御信号ＣＳが
論理Ｈレベルの状態で、４入力ＮＯＲ回路１２Ａ〜１２
Ｃのすべての出力信号が論理Ｈレベルであるとき（第１
のデータＡ及び第２のデータＢのすべてのビットの値が
それぞれ一致しているとき）にのみ、ＮＡＮＤ回路１３
は論理Ｌレベルの信号を出力し、インバータ１４は論理
Ｈレベルの出力信号ＯＵＴを出力する。
が入力されるとともに、前記各４入力ＮＯＲ回路１２Ａ
〜１２Ｃの出力信号が入力されている。ＮＡＮＤ回路１
３は制御信号ＣＳ及びＮＯＲ回路１２Ａ〜１２Ｃの出力
信号に基づく信号を出力する。従って、制御信号ＣＳが
論理Ｈレベルの状態で、４入力ＮＯＲ回路１２Ａ〜１２
Ｃのすべての出力信号が論理Ｈレベルであるとき（第１
のデータＡ及び第２のデータＢのすべてのビットの値が
それぞれ一致しているとき）にのみ、ＮＡＮＤ回路１３
は論理Ｌレベルの信号を出力し、インバータ１４は論理
Ｈレベルの出力信号ＯＵＴを出力する。
【０００８】このように構成されたコンパレータ１０で
は、ＥＸＯＲ回路１１Ａ〜１１Ｌの出力信号に基づいて
データの一致を判定するための論理回路部が２段構成と
なり、やはり動作速度が遅い。特に、比較すべきデータ
のビット数が増加すると、論理回路部は２段以上の多段
構成となり、判定速度が遅くなる。
は、ＥＸＯＲ回路１１Ａ〜１１Ｌの出力信号に基づいて
データの一致を判定するための論理回路部が２段構成と
なり、やはり動作速度が遅い。特に、比較すべきデータ
のビット数が増加すると、論理回路部は２段以上の多段
構成となり、判定速度が遅くなる。
【０００９】また、ＮＯＲ回路は、一般に、電源に対し
てｎ個のｐＭＯＳトランジスタを直列に接続し、これら
のｐＭＯＳトランジスタと接地との間にｎ個のｎＭＯＳ
トランジスタを並列に接続して構成される。そして、入
力信号が１つ増えると、ｐＭＯＳトランジスタ及びｎＭ
ＯＳトランジスタが１個ずつ必要になり、素子数が増加
し、大型化するという問題がある。
てｎ個のｐＭＯＳトランジスタを直列に接続し、これら
のｐＭＯＳトランジスタと接地との間にｎ個のｎＭＯＳ
トランジスタを並列に接続して構成される。そして、入
力信号が１つ増えると、ｐＭＯＳトランジスタ及びｎＭ
ＯＳトランジスタが１個ずつ必要になり、素子数が増加
し、大型化するという問題がある。
【００１０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、比較動作の高速化を図
ることができるとともに、素子数の増加を抑制すること
ができるコンパレータを提供することにある。
れたものであって、その目的は、比較動作の高速化を図
ることができるとともに、素子数の増加を抑制すること
ができるコンパレータを提供することにある。
【００１１】
【課題を解決するための手段】請求項１に記載の発明
は、複数ビットよりなる第１のデータ及び第２のデータ
の一致を判定するためのコンパレータであって、第１の
データ及び第２のデータの各ビット毎の一致不一致に基
づき状態が切り替わるスイッチ手段を介して判定するよ
うにしたコンパレータを要旨とする。
は、複数ビットよりなる第１のデータ及び第２のデータ
の一致を判定するためのコンパレータであって、第１の
データ及び第２のデータの各ビット毎の一致不一致に基
づき状態が切り替わるスイッチ手段を介して判定するよ
うにしたコンパレータを要旨とする。
【００１２】請求項２に記載の発明は、複数ビットより
なる第１のデータ及び第２のデータの一致を判定するた
めのコンパレータであって、第１のデータ及び第２のデ
ータの対応する各ビットの一致を検出するための複数の
一致回路と、所定のレベルに保持されるノードと、複数
の一致回路の検出結果のいずれかに基づいて独自にノー
ドのレベルを切り換える判定手段とを備えるコンパレー
タを要旨とする。
なる第１のデータ及び第２のデータの一致を判定するた
めのコンパレータであって、第１のデータ及び第２のデ
ータの対応する各ビットの一致を検出するための複数の
一致回路と、所定のレベルに保持されるノードと、複数
の一致回路の検出結果のいずれかに基づいて独自にノー
ドのレベルを切り換える判定手段とを備えるコンパレー
タを要旨とする。
【００１３】請求項３に記載の発明は、請求項２に記載
のコンパレータにおいて、判定手段は、ノードに並列に
接続され、かつ、複数の一致回路の検出結果に基づいて
ノードのレベルを切り換える複数のスイッチ手段である
ことを要旨とする。
のコンパレータにおいて、判定手段は、ノードに並列に
接続され、かつ、複数の一致回路の検出結果に基づいて
ノードのレベルを切り換える複数のスイッチ手段である
ことを要旨とする。
【００１４】請求項４に記載の発明は、請求項２又は３
に記載のコンパレータにおいて、複数の一致回路の検出
結果に基づいてノードの電位を所定電位にすべく電圧を
供給する電圧供給回路を備えることを要旨とする。
に記載のコンパレータにおいて、複数の一致回路の検出
結果に基づいてノードの電位を所定電位にすべく電圧を
供給する電圧供給回路を備えることを要旨とする。
【００１５】請求項５に記載の発明は、複数ビットより
なる第１のデータ及び第２のデータの一致を判定するた
めのコンパレータであって、第１のデータ及び第２のデ
ータの対応する各ビットの一致を検出するための複数の
一致回路と、所定のレベルに保持されるノードと、制御
信号に基づいてノードを所定のレベルにする電位付与手
段と、ノードに並列に接続され、かつ、複数の一致回路
の検出結果に基づいてノードのレベルを切り換える複数
のスイッチ手段と、複数の一致回路の検出結果に基づい
てノードの電位を所定電位にすべく電圧を供給する電圧
供給回路とを備えるコンパレータを要旨とする。
なる第１のデータ及び第２のデータの一致を判定するた
めのコンパレータであって、第１のデータ及び第２のデ
ータの対応する各ビットの一致を検出するための複数の
一致回路と、所定のレベルに保持されるノードと、制御
信号に基づいてノードを所定のレベルにする電位付与手
段と、ノードに並列に接続され、かつ、複数の一致回路
の検出結果に基づいてノードのレベルを切り換える複数
のスイッチ手段と、複数の一致回路の検出結果に基づい
てノードの電位を所定電位にすべく電圧を供給する電圧
供給回路とを備えるコンパレータを要旨とする。
【００１６】請求項６に記載の発明は、請求項４又は５
に記載のコンパレータにおいて、電圧供給回路は、所定
のレベルに保持される補助ノードと、制御信号に基づい
て補助ノードを所定のレベルにする電位付与手段と、補
助ノードに並列に接続され、かつ、複数の一致回路の検
出結果に基づいて補助ノードのレベルを切り換える複数
のスイッチ手段とを備えることを要旨とする。
に記載のコンパレータにおいて、電圧供給回路は、所定
のレベルに保持される補助ノードと、制御信号に基づい
て補助ノードを所定のレベルにする電位付与手段と、補
助ノードに並列に接続され、かつ、複数の一致回路の検
出結果に基づいて補助ノードのレベルを切り換える複数
のスイッチ手段とを備えることを要旨とする。
【００１７】
【発明の実施の形態】（第１の実施の形態）以下、本発
明をソリッドステートビデオカメラ等に搭載されて、そ
のメモリに対するアクセスの都度、アドレス確認を行う
べく複数のビットよりなる２つのデータ（アドレス信
号）の一致を判定するコンパレータに具体化した第１の
実施の形態を図１に従って説明する。
明をソリッドステートビデオカメラ等に搭載されて、そ
のメモリに対するアクセスの都度、アドレス確認を行う
べく複数のビットよりなる２つのデータ（アドレス信
号）の一致を判定するコンパレータに具体化した第１の
実施の形態を図１に従って説明する。
【００１８】本実施形態のコンパレータ２０は、ビット
Ａn-1 〜Ａ０のｎビットよりなる第１のデータ（比較対
象アドレス信号）Ａと、ビットＢn-1 〜Ｂ０のｎビット
よりなる第２のデータ（比較基準アドレス信号）Ｂとを
比較するものであり、コンパレータ２０は、一致回路と
してのｎ個のＥＸＯＲ回路２１Ａ０〜２１Ａn-1 （図１
では、４個のみ図示）と、インバータ２３と、判定手段
としてのダイナミックＮＯＲ回路２４と、２入力ＮＡＮ
Ｄ回路２８と、出力用インバータ２９とを備える。
Ａn-1 〜Ａ０のｎビットよりなる第１のデータ（比較対
象アドレス信号）Ａと、ビットＢn-1 〜Ｂ０のｎビット
よりなる第２のデータ（比較基準アドレス信号）Ｂとを
比較するものであり、コンパレータ２０は、一致回路と
してのｎ個のＥＸＯＲ回路２１Ａ０〜２１Ａn-1 （図１
では、４個のみ図示）と、インバータ２３と、判定手段
としてのダイナミックＮＯＲ回路２４と、２入力ＮＡＮ
Ｄ回路２８と、出力用インバータ２９とを備える。
【００１９】複数のＥＸＯＲ回路２１Ａ０〜２１Ａn-1
はそれぞれビットＡ０〜Ａn-1 を入力するとともに、対
応するビットＢ０〜Ｂn-1 を入力する。各ＥＸＯＲ回路
２１Ａ０〜２１Ａn-1 は入力している２つのビットの値
が一致していると、論理Ｌレベルの信号を出力し、２つ
のビットが不一致であると論理Ｈレベルの信号を出力す
る。
はそれぞれビットＡ０〜Ａn-1 を入力するとともに、対
応するビットＢ０〜Ｂn-1 を入力する。各ＥＸＯＲ回路
２１Ａ０〜２１Ａn-1 は入力している２つのビットの値
が一致していると、論理Ｌレベルの信号を出力し、２つ
のビットが不一致であると論理Ｈレベルの信号を出力す
る。
【００２０】インバータ２３は図２に示すように所定の
周期で論理レベルが交互に反転する制御信号ＣＳを入力
し、ダイナミックＮＯＲ回路２４にその反転信号を出力
する。従って、制御信号ＣＳが論理Ｈレベルの場合に
は、インバータ２３は論理Ｌレベルの信号を出力する。
周期で論理レベルが交互に反転する制御信号ＣＳを入力
し、ダイナミックＮＯＲ回路２４にその反転信号を出力
する。従って、制御信号ＣＳが論理Ｈレベルの場合に
は、インバータ２３は論理Ｌレベルの信号を出力する。
【００２１】ダイナミックＮＯＲ回路２４は、前記イン
バータ２３の出力信号を入力する電位付与手段としての
インバータ２５を備え、インバータ２５の出力端子には
ノードＮ１が接続されている。インバータ２５は電源Ｖ
cc及び接地間に直列に接続されたｐＭＯＳトランジスタ
２６及びｎＭＯＳトランジスタ２７からなり、ｐＭＯＳ
トランジスタ２６はオン抵抗の大きなものが採用されて
いる。インバータ２５はインバータ２３の論理Ｌレベル
の出力信号（論理Ｈレベルの制御信号ＣＳ）に基づいて
ノードＮ１を論理Ｈレベルにする。
バータ２３の出力信号を入力する電位付与手段としての
インバータ２５を備え、インバータ２５の出力端子には
ノードＮ１が接続されている。インバータ２５は電源Ｖ
cc及び接地間に直列に接続されたｐＭＯＳトランジスタ
２６及びｎＭＯＳトランジスタ２７からなり、ｐＭＯＳ
トランジスタ２６はオン抵抗の大きなものが採用されて
いる。インバータ２５はインバータ２３の論理Ｌレベル
の出力信号（論理Ｈレベルの制御信号ＣＳ）に基づいて
ノードＮ１を論理Ｈレベルにする。
【００２２】ノードＮ１と接地との間にはスイッチ手段
としてのｎ個のｎＭＯＳトランジスタＴＮ０〜ＴＮn-1
が並列に接続されている。各ｎＭＯＳトランジスタＴＮ
０〜ＴＮn-1 のゲートには前記各ＥＸＯＲ回路２１Ａ０
〜２１Ａn-1 の出力信号が印加されている。各ｎＭＯＳ
トランジスタＴＮ０〜ＴＮn-1 は対応するＥＸＯＲ回路
２１Ａ０〜２１Ａn-1 の出力信号が論理Ｈレベルのとき
オンし、ノードＮ１を論理Ｌレベルにする。すなわち、
ダイナミックＮＯＲ回路２４はＥＸＯＲ回路２１Ａ０〜
２１Ａn-1 の出力信号のいずれか１つでも論理Ｈレベル
であると、ノードＮ１を論理Ｌレベルにする。
としてのｎ個のｎＭＯＳトランジスタＴＮ０〜ＴＮn-1
が並列に接続されている。各ｎＭＯＳトランジスタＴＮ
０〜ＴＮn-1 のゲートには前記各ＥＸＯＲ回路２１Ａ０
〜２１Ａn-1 の出力信号が印加されている。各ｎＭＯＳ
トランジスタＴＮ０〜ＴＮn-1 は対応するＥＸＯＲ回路
２１Ａ０〜２１Ａn-1 の出力信号が論理Ｈレベルのとき
オンし、ノードＮ１を論理Ｌレベルにする。すなわち、
ダイナミックＮＯＲ回路２４はＥＸＯＲ回路２１Ａ０〜
２１Ａn-1 の出力信号のいずれか１つでも論理Ｈレベル
であると、ノードＮ１を論理Ｌレベルにする。
【００２３】２入力ＮＡＮＤ回路２８には制御信号ＣＳ
が入力されるとともに、ダイナミックＮＯＲ回路２４の
出力信号が入力されている。ＮＡＮＤ回路２８は制御信
号ＣＳ及びダイナミックＮＯＲ回路２４の出力信号に基
づく信号を出力する。従って、制御信号ＣＳが論理Ｈレ
ベルの状態で、ダイナミックＮＯＲ回路２４の出力信号
が論理Ｈレベルであるとき、すなわち、第１のデータＡ
及び第２のデータＢのすべてのビットの値がそれぞれ一
致しているときにのみ、ＮＡＮＤ回路２８は論理Ｌレベ
ルの信号を出力し、出力用インバータ２９は論理Ｈレベ
ルの出力信号ＯＵＴを出力する。
が入力されるとともに、ダイナミックＮＯＲ回路２４の
出力信号が入力されている。ＮＡＮＤ回路２８は制御信
号ＣＳ及びダイナミックＮＯＲ回路２４の出力信号に基
づく信号を出力する。従って、制御信号ＣＳが論理Ｈレ
ベルの状態で、ダイナミックＮＯＲ回路２４の出力信号
が論理Ｈレベルであるとき、すなわち、第１のデータＡ
及び第２のデータＢのすべてのビットの値がそれぞれ一
致しているときにのみ、ＮＡＮＤ回路２８は論理Ｌレベ
ルの信号を出力し、出力用インバータ２９は論理Ｈレベ
ルの出力信号ＯＵＴを出力する。
【００２４】次に、図２（タイムチャート）を併せ参照
して、上記のように構成されたコンパレータ２０の動作
について説明する。第１のデータＡ及び第２のデータＢ
の比較動作に先立って、制御信号ＣＳの論理レベルが論
理Ｌレベルから論理Ｈレベルに切り換えられる。する
と、インバータ２３の出力は論理Ｌレベルになり、イン
バータ２５のｐＭＯＳトランジスタ２６がオンする。こ
のとき、第２のデータＢは入力されているが、第１のデ
ータＡは入力されておらず、ＥＸＯＲ回路２１Ａ０〜２
１Ａn-1 の出力信号の論理レベルは論理Ｈレベルである
か論理Ｌレベルであるか不確定である。よって、ノード
Ｎ１の論理レベルは不確定となる。従って、出力信号Ｏ
ＵＴの論理レベルは斜線で示すように不確定となる。
して、上記のように構成されたコンパレータ２０の動作
について説明する。第１のデータＡ及び第２のデータＢ
の比較動作に先立って、制御信号ＣＳの論理レベルが論
理Ｌレベルから論理Ｈレベルに切り換えられる。する
と、インバータ２３の出力は論理Ｌレベルになり、イン
バータ２５のｐＭＯＳトランジスタ２６がオンする。こ
のとき、第２のデータＢは入力されているが、第１のデ
ータＡは入力されておらず、ＥＸＯＲ回路２１Ａ０〜２
１Ａn-1 の出力信号の論理レベルは論理Ｈレベルである
か論理Ｌレベルであるか不確定である。よって、ノード
Ｎ１の論理レベルは不確定となる。従って、出力信号Ｏ
ＵＴの論理レベルは斜線で示すように不確定となる。
【００２５】この後、第１のデータＡが入力されると、
各ＥＸＯＲ回路２１Ａ０〜２１Ａn-1 によって対応する
ビットＡ０，Ｂ０、Ａ１，Ｂ１、・・・がそれぞれ一致
しているかどうかが判定され、判定結果の信号が出力さ
れる。
各ＥＸＯＲ回路２１Ａ０〜２１Ａn-1 によって対応する
ビットＡ０，Ｂ０、Ａ１，Ｂ１、・・・がそれぞれ一致
しているかどうかが判定され、判定結果の信号が出力さ
れる。
【００２６】第１のデータＡ及び第２のデータＢのすべ
てのビットが一致している場合には、すべてのＥＸＯＲ
回路２１Ａ０〜２１Ａn-1 の出力信号は論理Ｌレベルに
なる。その結果、ダイナミックＯＲ回路２４のすべての
ｎＭＯＳトランジスタＴＮ０〜ＴＮn-1 はオフし、オン
しているｐＭＯＳトランジスタ２６によってノードＮ１
は論理Ｈレベルにされる。
てのビットが一致している場合には、すべてのＥＸＯＲ
回路２１Ａ０〜２１Ａn-1 の出力信号は論理Ｌレベルに
なる。その結果、ダイナミックＯＲ回路２４のすべての
ｎＭＯＳトランジスタＴＮ０〜ＴＮn-1 はオフし、オン
しているｐＭＯＳトランジスタ２６によってノードＮ１
は論理Ｈレベルにされる。
【００２７】制御信号ＣＳが論理Ｈレベルであり、ダイ
ナミックＮＯＲ回路２４の出力信号が論理Ｈレベルであ
るため、ＮＡＮＤ回路２８の出力信号は論理Ｌレベルと
なり、出力用インバータ２９から論理Ｈレベルの出力信
号ＯＵＴが出力され、第１のデータＡ及び第２のデータ
Ｂが一致していることが判定される。
ナミックＮＯＲ回路２４の出力信号が論理Ｈレベルであ
るため、ＮＡＮＤ回路２８の出力信号は論理Ｌレベルと
なり、出力用インバータ２９から論理Ｈレベルの出力信
号ＯＵＴが出力され、第１のデータＡ及び第２のデータ
Ｂが一致していることが判定される。
【００２８】逆に、第１のデータＡ及び第２のデータＢ
のいずれかのビットが不一致である場合には、そのビッ
トに対応するＥＸＯＲ回路の出力信号は論理Ｈレベルに
なり、その他のＥＸＯＲ回路の出力信号は論理Ｌレベル
になる。その結果、論理Ｈレベルの出力信号に対応する
ダイナミックＯＲ回路２４のｎＭＯＳトランジスタはオ
ンする。例えば、ビットＡ０，Ｂ０が不一致であるとす
ると、ＥＸＯＲ回路２１Ａ０の出力信号が論理Ｈレベル
になり、ｎＭＯＳトランジスタＴＮ０がオンする。よっ
て、オンしているｐＭＯＳトランジスタ２６のオン抵抗
と、オンしたｎＭＯＳトランジスタＴＮ０とのオン抵抗
とによって電源Ｖccの電圧は分圧される。このとき、ｐ
ＭＯＳトランジスタ２６のオン抵抗は大きいため、ノー
ドＮ１は論理Ｌレベルにされる。
のいずれかのビットが不一致である場合には、そのビッ
トに対応するＥＸＯＲ回路の出力信号は論理Ｈレベルに
なり、その他のＥＸＯＲ回路の出力信号は論理Ｌレベル
になる。その結果、論理Ｈレベルの出力信号に対応する
ダイナミックＯＲ回路２４のｎＭＯＳトランジスタはオ
ンする。例えば、ビットＡ０，Ｂ０が不一致であるとす
ると、ＥＸＯＲ回路２１Ａ０の出力信号が論理Ｈレベル
になり、ｎＭＯＳトランジスタＴＮ０がオンする。よっ
て、オンしているｐＭＯＳトランジスタ２６のオン抵抗
と、オンしたｎＭＯＳトランジスタＴＮ０とのオン抵抗
とによって電源Ｖccの電圧は分圧される。このとき、ｐ
ＭＯＳトランジスタ２６のオン抵抗は大きいため、ノー
ドＮ１は論理Ｌレベルにされる。
【００２９】制御信号ＣＳが論理Ｈレベルであり、ダイ
ナミックＮＯＲ回路２４の出力信号が論理Ｌレベルであ
るため、ＮＡＮＤ回路２８の出力信号は論理Ｈレベルと
なり、出力用インバータ２９から論理Ｌレベルの出力信
号ＯＵＴが出力され、第１のデータＡ及び第２のデータ
Ｂが不一致であることが判定される。
ナミックＮＯＲ回路２４の出力信号が論理Ｌレベルであ
るため、ＮＡＮＤ回路２８の出力信号は論理Ｈレベルと
なり、出力用インバータ２９から論理Ｌレベルの出力信
号ＯＵＴが出力され、第１のデータＡ及び第２のデータ
Ｂが不一致であることが判定される。
【００３０】そして、制御信号ＣＳの論理レベルが論理
Ｈレベルから論理Ｌレベルに切り換えられた後、第１の
データＡの入力が停止されるとともに、新たな比較動作
のために第２のデータＢが新たなデータに切り換えられ
る。
Ｈレベルから論理Ｌレベルに切り換えられた後、第１の
データＡの入力が停止されるとともに、新たな比較動作
のために第２のデータＢが新たなデータに切り換えられ
る。
【００３１】本実施の形態は以上のように構成されてい
るので、以下の効果がある。・ダイナミックＯＲ回路２
４は、ＥＸＯＲ回路２１Ａ０〜２１Ａn-1 の出力信号に
基づいて動作するＮ個のｎＭＯＳトランジスタＴＮ０〜
ＴＮn-1 をノードＮ１に並列に接続している。そのた
め、各ｎＭＯＳトランジスタＴＮ０〜ＴＮn-1は、各Ｅ
ＸＯＲ回路２１Ａ０〜２１Ａn-1 の出力信号に基づいて
動作し、ノードＮ１のレベルが決まるため、コンパレー
タ２０を高速に動作させることができる。
るので、以下の効果がある。・ダイナミックＯＲ回路２
４は、ＥＸＯＲ回路２１Ａ０〜２１Ａn-1 の出力信号に
基づいて動作するＮ個のｎＭＯＳトランジスタＴＮ０〜
ＴＮn-1 をノードＮ１に並列に接続している。そのた
め、各ｎＭＯＳトランジスタＴＮ０〜ＴＮn-1は、各Ｅ
ＸＯＲ回路２１Ａ０〜２１Ａn-1 の出力信号に基づいて
動作し、ノードＮ１のレベルが決まるため、コンパレー
タ２０を高速に動作させることができる。
【００３２】・ダイナミックＮＯＲ回路２４はＥＸＯＲ
回路の出力信号の判定を１つのｎＭＯＳトランジスタに
よって行うため、比較すべきデータのビット数が増加し
ても、ビット数分のｎＭＯＳトランジスタが増加するの
みであり、素子数の増加を抑制して大型化を抑制するこ
とができる。
回路の出力信号の判定を１つのｎＭＯＳトランジスタに
よって行うため、比較すべきデータのビット数が増加し
ても、ビット数分のｎＭＯＳトランジスタが増加するの
みであり、素子数の増加を抑制して大型化を抑制するこ
とができる。
【００３３】（第２の実施の形態）次に、本発明を前記
と同様のソリッドステートビデオカメラ等に搭載される
コンパレータに具体化した第２の実施の形態を図３に従
って説明する。なお、重複説明を避けるため、図１にお
いて説明したものと同じ要素については、同じ参照番号
が付されている。
と同様のソリッドステートビデオカメラ等に搭載される
コンパレータに具体化した第２の実施の形態を図３に従
って説明する。なお、重複説明を避けるため、図１にお
いて説明したものと同じ要素については、同じ参照番号
が付されている。
【００３４】本実施形態のコンパレータ３０も、ビット
Ａn-1 〜Ａ０のｎビットよりなる第１のデータＡと、ビ
ットＢn-1 〜Ｂ０のｎビットよりなる第２のデータＢと
を比較するものであり、コンパレータ３０は、前記ＥＸ
ＯＲ回路２１Ａ０〜２１Ａn-1 に代えて、一致回路とし
てのｎ個のＥＸＯＲ・ＥＸＮＯＲ回路３１Ａ０〜３１Ａ
n-1 （図３では、４個のみ図示）を備えるとともに、電
圧供給回路３２を備える点において、前記コンパレータ
２０と異なり、他の構成は同一である。
Ａn-1 〜Ａ０のｎビットよりなる第１のデータＡと、ビ
ットＢn-1 〜Ｂ０のｎビットよりなる第２のデータＢと
を比較するものであり、コンパレータ３０は、前記ＥＸ
ＯＲ回路２１Ａ０〜２１Ａn-1 に代えて、一致回路とし
てのｎ個のＥＸＯＲ・ＥＸＮＯＲ回路３１Ａ０〜３１Ａ
n-1 （図３では、４個のみ図示）を備えるとともに、電
圧供給回路３２を備える点において、前記コンパレータ
２０と異なり、他の構成は同一である。
【００３５】複数のＥＸＯＲ・ＥＸＮＯＲ回路３１Ａ０
〜３１Ａn-1 はそれぞれビットＡ０〜Ａn-1 を入力する
とともに、対応するビットＢ０〜Ｂn-1 を入力する。各
ＥＸＯＲ・ＥＸＮＯＲ回路３１Ａ０〜３１Ａn-1 は入力
している２つのビットの値が一致していると、ＥＸＮＯ
Ｒ出力端子（○印で示す）から論理Ｈレベルの信号を出
力するとともに、ＥＸＯＲ出力端子（印がない）から論
理Ｌレベルの信号を出力し、２つのビットが不一致であ
ると、ＥＸＮＯＲ出力端子から論理Ｌレベルの信号を出
力するとともに、ＥＸＯＲ出力端子から論理Ｈレベルの
信号を出力する。
〜３１Ａn-1 はそれぞれビットＡ０〜Ａn-1 を入力する
とともに、対応するビットＢ０〜Ｂn-1 を入力する。各
ＥＸＯＲ・ＥＸＮＯＲ回路３１Ａ０〜３１Ａn-1 は入力
している２つのビットの値が一致していると、ＥＸＮＯ
Ｒ出力端子（○印で示す）から論理Ｈレベルの信号を出
力するとともに、ＥＸＯＲ出力端子（印がない）から論
理Ｌレベルの信号を出力し、２つのビットが不一致であ
ると、ＥＸＮＯＲ出力端子から論理Ｌレベルの信号を出
力するとともに、ＥＸＯＲ出力端子から論理Ｈレベルの
信号を出力する。
【００３６】電圧供給回路３２は、制御信号ＣＳを入力
するインバータ３３を備え、インバータ３３の出力端子
にはノードＮ２が接続されている。インバータ３３は電
源Ｖcc及び接地間に直列に接続されたｐＭＯＳトランジ
スタ３４及びｎＭＯＳトランジスタ３５からなり、ｎＭ
ＯＳトランジスタ３５はオン抵抗の大きなものが採用さ
れている。インバータ３３は論理Ｈレベルの制御信号Ｃ
Ｓに基づいてノードＮ２を論理Ｌレベルにする。
するインバータ３３を備え、インバータ３３の出力端子
にはノードＮ２が接続されている。インバータ３３は電
源Ｖcc及び接地間に直列に接続されたｐＭＯＳトランジ
スタ３４及びｎＭＯＳトランジスタ３５からなり、ｎＭ
ＯＳトランジスタ３５はオン抵抗の大きなものが採用さ
れている。インバータ３３は論理Ｈレベルの制御信号Ｃ
Ｓに基づいてノードＮ２を論理Ｌレベルにする。
【００３７】ノードＮ２と電源Ｖccとの間にはｎ個のｐ
ＭＯＳトランジスタＴＰ０〜ＴＰn-1 が並列に接続され
ている。各ｐＭＯＳトランジスタＴＰ０〜ＴＰn-1 のゲ
ートには前記各ＥＸＮＯＲ回路３１Ａ０〜３１Ａn-1 の
出力信号が印加されている。各ｐＭＯＳトランジスタＴ
Ｐ０〜ＴＰn-1 は対応するＥＸＮＯＲ回路３１Ａ０〜３
１Ａn-1 の出力信号が論理Ｌレベルのときオンし、ノー
ドＮ２を論理Ｈレベルにする。すなわち、電圧供給回路
３２はＥＸＮＯＲ回路３１Ａ０〜３１Ａn-1 の出力信号
のいずれか１つでも論理Ｌレベルであると、ノードＮ２
を論理Ｈレベルにする。
ＭＯＳトランジスタＴＰ０〜ＴＰn-1 が並列に接続され
ている。各ｐＭＯＳトランジスタＴＰ０〜ＴＰn-1 のゲ
ートには前記各ＥＸＮＯＲ回路３１Ａ０〜３１Ａn-1 の
出力信号が印加されている。各ｐＭＯＳトランジスタＴ
Ｐ０〜ＴＰn-1 は対応するＥＸＮＯＲ回路３１Ａ０〜３
１Ａn-1 の出力信号が論理Ｌレベルのときオンし、ノー
ドＮ２を論理Ｈレベルにする。すなわち、電圧供給回路
３２はＥＸＮＯＲ回路３１Ａ０〜３１Ａn-1 の出力信号
のいずれか１つでも論理Ｌレベルであると、ノードＮ２
を論理Ｈレベルにする。
【００３８】ｐＭＯＳトランジスタ３７は電源Ｖccと前
記ノードＮ１との間に接続され、そのゲートはノードＮ
２に接続されている。ｐＭＯＳトランジスタ３７はノー
ドＮ２が論理Ｌレベルのときオンし、ノードＮ１を論理
Ｈレベルにする。
記ノードＮ１との間に接続され、そのゲートはノードＮ
２に接続されている。ｐＭＯＳトランジスタ３７はノー
ドＮ２が論理Ｌレベルのときオンし、ノードＮ１を論理
Ｈレベルにする。
【００３９】次に、上記のように構成されたコンパレー
タ３０の動作について説明する。第１のデータＡ及び第
２のデータＢの比較動作に先立って、制御信号ＣＳの論
理レベルが論理Ｌレベルから論理Ｈレベルに切り換えら
れる。すると、インバータ２３の出力は論理Ｌレベルに
なり、インバータ２５のｐＭＯＳトランジスタ２６がオ
ンする。このとき、第２のデータＢは入力されている
が、第１のデータＡは入力されておらず、ＥＸＯＲ回路
２１Ａ０〜２１Ａn-1 の出力信号の論理レベルは論理Ｈ
レベルであるか論理Ｌレベルであるか不確定である。よ
って、ノードＮ１は論理レベルは不確定となり、出力信
号ＯＵＴの論理レベルは不確定となる。
タ３０の動作について説明する。第１のデータＡ及び第
２のデータＢの比較動作に先立って、制御信号ＣＳの論
理レベルが論理Ｌレベルから論理Ｈレベルに切り換えら
れる。すると、インバータ２３の出力は論理Ｌレベルに
なり、インバータ２５のｐＭＯＳトランジスタ２６がオ
ンする。このとき、第２のデータＢは入力されている
が、第１のデータＡは入力されておらず、ＥＸＯＲ回路
２１Ａ０〜２１Ａn-1 の出力信号の論理レベルは論理Ｈ
レベルであるか論理Ｌレベルであるか不確定である。よ
って、ノードＮ１は論理レベルは不確定となり、出力信
号ＯＵＴの論理レベルは不確定となる。
【００４０】このとき、制御信号ＣＳが論理Ｈレベルで
あるので、インバータ３３のｎＭＯＳトランジスタ３５
がオンする。ところが、ＥＸＮＯＲ回路３１Ａ０〜３１
Ａn-1 の出力信号の論理レベルは論理Ｈレベルであるか
論理Ｌレベルであるか不確定である。よって、ノードＮ
２の論理レベルは不確定となる。
あるので、インバータ３３のｎＭＯＳトランジスタ３５
がオンする。ところが、ＥＸＮＯＲ回路３１Ａ０〜３１
Ａn-1 の出力信号の論理レベルは論理Ｈレベルであるか
論理Ｌレベルであるか不確定である。よって、ノードＮ
２の論理レベルは不確定となる。
【００４１】この後、第１のデータＡが入力されると、
各ＥＸＯＲ・ＥＸＮＯＲ回路３１Ａ０〜３１Ａn-1 によ
って対応するビットＡ０，Ｂ０、Ａ１，Ｂ１、・・・が
それぞれ一致しているかどうかが判定され、判定結果の
信号が出力される。
各ＥＸＯＲ・ＥＸＮＯＲ回路３１Ａ０〜３１Ａn-1 によ
って対応するビットＡ０，Ｂ０、Ａ１，Ｂ１、・・・が
それぞれ一致しているかどうかが判定され、判定結果の
信号が出力される。
【００４２】第１のデータＡ及び第２のデータＢのすべ
てのビットが一致している場合には、すべてのＥＸＯＲ
回路３１Ａ０〜３１Ａn-1 の出力信号は論理Ｌレベルに
なり、すべてのＥＸＮＯＲ回路３１Ａ０〜３１Ａn-1 の
出力信号は論理Ｈレベルになる。その結果、ダイナミッ
クＯＲ回路２４のすべてのｎＭＯＳトランジスタＴＮ０
〜ＴＮn-1 はオフし、オンしているｐＭＯＳトランジス
タ２６によってノードＮ１は論理Ｈレベルにされる。ま
た、電圧供給回路３２のすべてのｐＭＯＳトランジスタ
ＴＰ０〜ＴＰn-1 はオフし、オンしているｎＭＯＳトラ
ンジスタ３５によってノードＮ２は論理Ｌレベルにされ
る。そのため、ｐＭＯＳトランジスタ３７はオンし、同
トランジスタｐＭＯＳトランジスタ３７を介してノード
Ｎ１に電源Ｖccが供給され、ノードＮ１の電位上昇が促
進される。
てのビットが一致している場合には、すべてのＥＸＯＲ
回路３１Ａ０〜３１Ａn-1 の出力信号は論理Ｌレベルに
なり、すべてのＥＸＮＯＲ回路３１Ａ０〜３１Ａn-1 の
出力信号は論理Ｈレベルになる。その結果、ダイナミッ
クＯＲ回路２４のすべてのｎＭＯＳトランジスタＴＮ０
〜ＴＮn-1 はオフし、オンしているｐＭＯＳトランジス
タ２６によってノードＮ１は論理Ｈレベルにされる。ま
た、電圧供給回路３２のすべてのｐＭＯＳトランジスタ
ＴＰ０〜ＴＰn-1 はオフし、オンしているｎＭＯＳトラ
ンジスタ３５によってノードＮ２は論理Ｌレベルにされ
る。そのため、ｐＭＯＳトランジスタ３７はオンし、同
トランジスタｐＭＯＳトランジスタ３７を介してノード
Ｎ１に電源Ｖccが供給され、ノードＮ１の電位上昇が促
進される。
【００４３】制御信号ＣＳが論理Ｈレベルであり、ノー
ドＮ１が論理Ｈレベルであるため、ＮＡＮＤ回路２８の
出力信号は論理Ｌレベルとなり、出力用インバータ２９
から論理Ｈレベルの出力信号ＯＵＴが出力され、第１の
データＡ及び第２のデータＢが一致していることが判定
される。
ドＮ１が論理Ｈレベルであるため、ＮＡＮＤ回路２８の
出力信号は論理Ｌレベルとなり、出力用インバータ２９
から論理Ｈレベルの出力信号ＯＵＴが出力され、第１の
データＡ及び第２のデータＢが一致していることが判定
される。
【００４４】逆に、第１のデータＡ及び第２のデータＢ
のいずれかのビットが不一致である場合には、そのビッ
トに対応するＥＸＯＲ回路の出力信号は論理Ｈレベルに
なり、そのビットに対応するＥＸＮＯＲ回路の出力信号
は論理Ｌレベルになる。その結果、論理Ｈレベルの出力
信号に対応するダイナミックＯＲ回路２４のｎＭＯＳト
ランジスタはオンし、論理Ｌレベルの出力信号に対応す
る電圧供給回路３２のｐＭＯＳトランジスタはオンす
る。例えば、ビットＡ０，Ｂ０が不一致であるとする
と、ＥＸＯＲ回路３１Ａ０の出力信号が論理Ｈレベルに
なり、ｎＭＯＳトランジスタＴＮ０がオンし、ＥＸＮＯ
Ｒ回路３１Ａ０の出力信号が論理Ｌレベルになり、ｐＭ
ＯＳトランジスタＴＰ０がオンする。
のいずれかのビットが不一致である場合には、そのビッ
トに対応するＥＸＯＲ回路の出力信号は論理Ｈレベルに
なり、そのビットに対応するＥＸＮＯＲ回路の出力信号
は論理Ｌレベルになる。その結果、論理Ｈレベルの出力
信号に対応するダイナミックＯＲ回路２４のｎＭＯＳト
ランジスタはオンし、論理Ｌレベルの出力信号に対応す
る電圧供給回路３２のｐＭＯＳトランジスタはオンす
る。例えば、ビットＡ０，Ｂ０が不一致であるとする
と、ＥＸＯＲ回路３１Ａ０の出力信号が論理Ｈレベルに
なり、ｎＭＯＳトランジスタＴＮ０がオンし、ＥＸＮＯ
Ｒ回路３１Ａ０の出力信号が論理Ｌレベルになり、ｐＭ
ＯＳトランジスタＴＰ０がオンする。
【００４５】よって、ダイナミックＮＯＲ回路２４では
オンしているｐＭＯＳトランジスタ２６のオン抵抗と、
オンしたｎＭＯＳトランジスタＴＮ０とのオン抵抗とに
よって電源Ｖccの電圧は分圧される。このとき、ｐＭＯ
Ｓトランジスタ２６のオン抵抗は大きいため、ノードＮ
１は論理Ｌレベルにされる。
オンしているｐＭＯＳトランジスタ２６のオン抵抗と、
オンしたｎＭＯＳトランジスタＴＮ０とのオン抵抗とに
よって電源Ｖccの電圧は分圧される。このとき、ｐＭＯ
Ｓトランジスタ２６のオン抵抗は大きいため、ノードＮ
１は論理Ｌレベルにされる。
【００４６】また、電圧供給回路３２では、オンしてい
るｎＭＯＳトランジスタ３５のオン抵抗と、オンしたｐ
ＭＯＳトランジスタＴＰ０とのオン抵抗とによって電源
Ｖccの電圧は分圧される。このとき、ｎＭＯＳトランジ
スタ３５のオン抵抗は大きいため、ノードＮ２は論理Ｈ
レベルにされ、ｐＭＯＳトランジスタ３７はオフする。
るｎＭＯＳトランジスタ３５のオン抵抗と、オンしたｐ
ＭＯＳトランジスタＴＰ０とのオン抵抗とによって電源
Ｖccの電圧は分圧される。このとき、ｎＭＯＳトランジ
スタ３５のオン抵抗は大きいため、ノードＮ２は論理Ｈ
レベルにされ、ｐＭＯＳトランジスタ３７はオフする。
【００４７】制御信号ＣＳが論理Ｈレベルであり、ダイ
ナミックＮＯＲ回路２４の出力信号が論理Ｌレベルであ
るため、ＮＡＮＤ回路２８の出力信号は論理Ｈレベルと
なり、出力用インバータ２９から論理Ｌレベルの出力信
号ＯＵＴが出力され、第１のデータＡ及び第２のデータ
Ｂが不一致であることが判定される。
ナミックＮＯＲ回路２４の出力信号が論理Ｌレベルであ
るため、ＮＡＮＤ回路２８の出力信号は論理Ｈレベルと
なり、出力用インバータ２９から論理Ｌレベルの出力信
号ＯＵＴが出力され、第１のデータＡ及び第２のデータ
Ｂが不一致であることが判定される。
【００４８】本実施の形態は以上のように構成されてい
るので、以下の効果がある。 ・本実施形態では、第１のデータＡ及び第２のデータＢ
の一致に基づいてノードＮ１に電源Ｖccを供給する電圧
供給回路３２を設けたので、ノードＮ１のレベルを高速
に論理Ｈレベルに上昇させることができ、コンパレータ
２０をより高速に動作させることができる。
るので、以下の効果がある。 ・本実施形態では、第１のデータＡ及び第２のデータＢ
の一致に基づいてノードＮ１に電源Ｖccを供給する電圧
供給回路３２を設けたので、ノードＮ１のレベルを高速
に論理Ｈレベルに上昇させることができ、コンパレータ
２０をより高速に動作させることができる。
【００４９】なお、本発明の実施形態は、以下のように
変更してもよい。 ・上記各実施形態におけるインバータ２３を省略し、制
御信号ＣＳを反転した信号をダイナミックＮＯＲ回路２
４に入力するように構成してもよい。この場合には、Ｎ
ＡＮＤ回路２８の論理構成を変更すればよい。
変更してもよい。 ・上記各実施形態におけるインバータ２３を省略し、制
御信号ＣＳを反転した信号をダイナミックＮＯＲ回路２
４に入力するように構成してもよい。この場合には、Ｎ
ＡＮＤ回路２８の論理構成を変更すればよい。
【００５０】・上記各実施形態では、各コンパレータ２
０，３０をＭＯＳトランジスタにて構成しているが、Ｍ
ＯＳトランジスタ以外のＦＥＴ（電界効果トランジス
タ）を用いてコンパレータが構成されていれば、各コン
パレータと同様の効果を得ることができる。
０，３０をＭＯＳトランジスタにて構成しているが、Ｍ
ＯＳトランジスタ以外のＦＥＴ（電界効果トランジス
タ）を用いてコンパレータが構成されていれば、各コン
パレータと同様の効果を得ることができる。
【００５１】・第１及び第２の実施形態において、第２
のデータＢと第１のデータＡとは同時に入力されるもの
であってもよい。次に、上記各実施形態から把握できる
他の技術的思想について記載する。
のデータＢと第１のデータＡとは同時に入力されるもの
であってもよい。次に、上記各実施形態から把握できる
他の技術的思想について記載する。
【００５２】・請求項２又は３に記載のコンパレータに
おいて、制御信号に基づいて前記ノードを所定のレベル
にする電位付与手段を備えるコンパレータ。
おいて、制御信号に基づいて前記ノードを所定のレベル
にする電位付与手段を備えるコンパレータ。
【００５３】
【発明の効果】以上詳述したように、請求項１及び２の
いずれか１項に記載の発明によれば、比較動作の高速化
を図ることができる。
いずれか１項に記載の発明によれば、比較動作の高速化
を図ることができる。
【００５４】請求項３に記載の発明によれば、比較する
ビット数が増加してもスイッチ手段の増加を抑制して大
型化を抑制することができる。請求項４〜６のいずれか
１項に記載の発明によれば、比較動作のより高速化を図
ることができる。
ビット数が増加してもスイッチ手段の増加を抑制して大
型化を抑制することができる。請求項４〜６のいずれか
１項に記載の発明によれば、比較動作のより高速化を図
ることができる。
【図１】第１実施形態のコンパレータを示す回路図。
【図２】同じくコンパレータのタイムチャート。
【図３】第２実施形態のコンパレータを示す回路図。
【図４】従来のコンパレータを示す回路図。
２１Ａ０〜２１Ａn-1 …一致回路としてのＥＸＯＲ回路 ２４…判定手段としてのダイナミックＮＯＲ回路 ２５，３３…電位付与手段としてのインバータ ３１Ａ０〜３１Ａn-1 …一致回路としてのＥＸＯＲ・Ｅ
ＸＮＯＲ回路 ３２…電圧供給回路 Ｎ１…（第１の）ノード Ｎ２…補助ノードとしての第２のノード ＴＮ０〜ＴＮＡn-1 …スイッチ手段としてのｎＭＯＳト
ランジスタ ＴＰ０〜ＴＰＡn-1 …スイッチ手段としてのｐＭＯＳト
ランジスタ
ＸＮＯＲ回路 ３２…電圧供給回路 Ｎ１…（第１の）ノード Ｎ２…補助ノードとしての第２のノード ＴＮ０〜ＴＮＡn-1 …スイッチ手段としてのｎＭＯＳト
ランジスタ ＴＰ０〜ＴＰＡn-1 …スイッチ手段としてのｐＭＯＳト
ランジスタ
Claims (6)
- 【請求項１】 複数ビットよりなる第１のデータ及び第
２のデータの一致を判定するためのコンパレータであっ
て、 前記第１のデータ及び第２のデータの各ビット毎の一致
不一致に基づき状態が切り替わるスイッチ手段を介して
判定するようにしたコンパレータ。 - 【請求項２】 複数ビットよりなる第１のデータ及び第
２のデータの一致を判定するためのコンパレータであっ
て、 第１のデータ及び第２のデータの対応する各ビットの一
致を検出するための複数の一致回路と、 所定のレベルに保持されるノードと、 前記複数の一致回路の検出結果のいずれかに基づいて独
自に前記ノードのレベルを切り換える判定手段とを備え
るコンパレータ。 - 【請求項３】 請求項２に記載のコンパレータにおい
て、 前記判定手段は、前記ノードに並列に接続され、かつ、
前記複数の一致回路の検出結果に基づいて前記ノードの
レベルを切り換える複数のスイッチ手段であるコンパレ
ータ。 - 【請求項４】 請求項２又は３に記載のコンパレータに
おいて、 前記複数の一致回路の検出結果に基づいて前記ノードの
電位を所定電位にすべく電圧を供給する電圧供給回路を
備えるコンパレータ。 - 【請求項５】 複数ビットよりなる第１のデータ及び第
２のデータの一致を判定するためのコンパレータであっ
て、 第１のデータ及び第２のデータの対応する各ビットの一
致を検出するための複数の一致回路と、 所定のレベルに保持されるノードと、 制御信号に基づいて前記ノードを所定のレベルにする電
位付与手段と、 前記ノードに並列に接続され、かつ、前記複数の一致回
路の検出結果に基づいて前記ノードのレベルを切り換え
る複数のスイッチ手段と、 前記複数の一致回路の検出結果に基づいて前記ノードの
電位を所定電位にすべく電圧を供給する電圧供給回路と
を備えるコンパレータ。 - 【請求項６】 請求項４又は５に記載のコンパレータに
おいて、 前記電圧供給回路は、所定のレベルに保持される補助ノ
ードと、 前記制御信号に基づいて前記補助ノードを所定のレベル
にする電位付与手段と、前記補助ノードに並列に接続さ
れ、かつ、前記複数の一致回路の検出結果に基づいて前
記補助ノードのレベルを切り換える複数のスイッチ手段
とを備えるコンパレータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04223398A JP3490885B2 (ja) | 1998-02-24 | 1998-02-24 | コンパレータ |
| EP99102710A EP0939490A3 (en) | 1998-02-24 | 1999-02-18 | Coincidence Detection Circuit |
| US09/253,768 US6177862B1 (en) | 1998-02-24 | 1999-02-22 | High speed comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04223398A JP3490885B2 (ja) | 1998-02-24 | 1998-02-24 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11239054A true JPH11239054A (ja) | 1999-08-31 |
| JP3490885B2 JP3490885B2 (ja) | 2004-01-26 |
Family
ID=12630327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04223398A Expired - Fee Related JP3490885B2 (ja) | 1998-02-24 | 1998-02-24 | コンパレータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6177862B1 (ja) |
| EP (1) | EP0939490A3 (ja) |
| JP (1) | JP3490885B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7388470B2 (en) | 2005-02-07 | 2008-06-17 | Samsung Electronics Co., Ltd. | Comparator having small size and improved operating speed |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1271303A1 (en) * | 2001-06-22 | 2003-01-02 | STMicroelectronics S.r.l. | A binary number comparator |
| KR100429892B1 (ko) * | 2002-08-26 | 2004-05-03 | 삼성전자주식회사 | 고속 이진비교회로 및 고속 이진데이터 비교방법 |
| FR2857526B1 (fr) | 2003-07-08 | 2005-10-07 | Atmel Nantes Sa | DISPOSITIF DE COMPARAISON DE DEUX MOTS DE n BITS CHACUN |
| US9960759B2 (en) | 2015-08-14 | 2018-05-01 | Qualcomm Incorporated | N-bit compare logic with single ended inputs |
| US10156841B2 (en) | 2015-12-31 | 2018-12-18 | General Electric Company | Identity management and device enrollment in a cloud service |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910008519B1 (ko) * | 1987-12-28 | 1991-10-18 | 가부시키가이샤 도시바 | 일치판정회로 |
| JPH02284224A (ja) * | 1989-04-26 | 1990-11-21 | Hitachi Ltd | デジタル・コンパレータ |
| US5471189A (en) | 1994-12-14 | 1995-11-28 | International Business Machines Corp. | Comparator circuitry and method of operation |
| US5550528A (en) * | 1995-03-01 | 1996-08-27 | Lucent Technologies Inc. | Matching of digital patterns using analog logic |
| US5592142A (en) | 1995-09-15 | 1997-01-07 | International Business Machines Corporation | High speed greater than or equal to compare circuit |
| JP3617569B2 (ja) * | 1996-04-24 | 2005-02-09 | 沖電気工業株式会社 | 多ビット一致回路 |
-
1998
- 1998-02-24 JP JP04223398A patent/JP3490885B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-18 EP EP99102710A patent/EP0939490A3/en not_active Withdrawn
- 1999-02-22 US US09/253,768 patent/US6177862B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7388470B2 (en) | 2005-02-07 | 2008-06-17 | Samsung Electronics Co., Ltd. | Comparator having small size and improved operating speed |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3490885B2 (ja) | 2004-01-26 |
| EP0939490A3 (en) | 2006-04-19 |
| EP0939490A2 (en) | 1999-09-01 |
| US6177862B1 (en) | 2001-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5258666A (en) | CMOS clocked logic decoder | |
| US7245152B2 (en) | Voltage-level shifter | |
| US5281946A (en) | High-speed magnitude comparator circuit | |
| JPH02226589A (ja) | 半導体記憶装置 | |
| US5592142A (en) | High speed greater than or equal to compare circuit | |
| JP2567997B2 (ja) | Ａｎｄゲートおよびデコーディング回路 | |
| JPH11249870A (ja) | 二進比較回路 | |
| JPH11239054A (ja) | コンパレータ | |
| JP2636749B2 (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| US7271703B2 (en) | 2-bit binary comparator and binary comparing device using the same | |
| US4999804A (en) | Full adder with short signal propagation path | |
| US7996620B2 (en) | High performance pseudo dynamic 36 bit compare | |
| KR100235146B1 (ko) | 병렬 가산기 | |
| US5274277A (en) | High speed "OR" circuit configuration | |
| US5260680A (en) | Digital comparator circuit | |
| JP2544027B2 (ja) | 低消費電力型プログラマブルロジックアレイおよびそれを用いた情報処理装置 | |
| US11146272B2 (en) | Comparator | |
| US5237537A (en) | Fast compare circuit particularly for memory with redundant addressing components | |
| KR100261865B1 (ko) | 비교 장치 | |
| KR100486255B1 (ko) | 데이터 검출회로 및 데이터 검출 방법 | |
| US6876560B2 (en) | Content addressable memory and memory system | |
| JPH0675748A (ja) | １ビット比較器とこれを用いた多ビット比較器 | |
| JPH1040074A (ja) | 高速コンパレータ回路方式 | |
| JPS63114319A (ja) | 出力回路 | |
| KR940000267B1 (ko) | 직렬 비교기 집적회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |