JPH11242207A - 電圧発生回路、光学空間変調素子、画像表示装置並びに画素の駆動方法 - Google Patents

電圧発生回路、光学空間変調素子、画像表示装置並びに画素の駆動方法

Info

Publication number
JPH11242207A
JPH11242207A JP10079661A JP7966198A JPH11242207A JP H11242207 A JPH11242207 A JP H11242207A JP 10079661 A JP10079661 A JP 10079661A JP 7966198 A JP7966198 A JP 7966198A JP H11242207 A JPH11242207 A JP H11242207A
Authority
JP
Japan
Prior art keywords
level
output node
pixel
potential
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10079661A
Other languages
English (en)
Inventor
Akira Yumoto
昭 湯本
Osamu Akimoto
修 秋元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP10079661A priority Critical patent/JPH11242207A/ja
Priority to EP98310591A priority patent/EP0926654A1/en
Priority to US09/220,208 priority patent/US6542142B2/en
Priority to KR1019980060506A priority patent/KR19990063560A/ko
Publication of JPH11242207A publication Critical patent/JPH11242207A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3651—Control of matrices with row and column drivers using an active matrix using multistable liquid crystals, e.g. ferroelectric liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3622—Control of matrices with row and column drivers using a passive matrix
    • G09G3/3629—Control of matrices with row and column drivers using a passive matrix using liquid crystals having memory effects, e.g. ferroelectric liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3666—Control of matrices with row and column drivers using an active matrix with the matrix divided into sections

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

(57)【要約】 【課題】 小型化、低電圧動作を実現でき、消費電力の
低減が図れる電圧発生回路およびそれを用いた光学空間
変調素子、画像表示装置並びに、画素の駆動方法を提供
する。 【解決手段】 プリチャージ信号／Ｓprにより第１のレ
ベル設定手段であるｐＭＯＳトランジスタＰ１を制御
し、出力ノードＮＤ１を第１のレベルにプリチャージす
る。走査線ＳＬおよびデータ線ＤＬの信号に応じて制御
回路を構成するｎＭＯＳトランジスタＮ１を制御し、第
２のレベル設定手段であるｎＭＯＳトランジスタＮ２を
制御する信号Ｓdsを生成し、トランジスタＮ２のオン／
オフ状態を制御することで、キャパシタＣ１をディスチ
ャージさせ、出力ノードＮＤ１を第２のレベルに設定す
る。キャパシタＣ１は、出力ノードＮＤ１のレベルを保
持し、負荷である電極ＰＡＤ１に供給するので、回路構
成を簡単化でき、低電圧で動作でき、且つ消費電力の低
減が図れる電圧発生回路を実現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電圧発生回路、例
えば、入力信号に応じて複数の異なるレベルを持つ多値
電圧を出力可能な電圧発生回路および当該電圧発生回路
を用いて構成された光学空間変調素子、画像表示装置に
関するものであり、また、上記光学空間変調素子の備え
る画素の駆動方法に関するものである。
【０００２】
【従来の技術】画像表示装置、例えば、液晶ディスプレ
イにおいては、表示すべき画像情報に応じて画素毎に光
強度を制御することによって、所定の輝度を有する画像
信号を表示することができる。このため、各画素毎に、
当該画素を構成する、例えば、光変調素子を制御するた
めの電極が設けられ、表示する画像情報に応じて、それ
ぞれの画素の光変調特性を変化させるために対応する電
極の電圧を制御する必要がある。各電極毎に表示する画
像情報に応じて、所定の電圧を発生する電圧発生回路を
設けることが望ましい。
【０００３】テレビ放送の画像信号またはコンピュータ
モニタで表示する画像信号のような一般的な画像情報を
表示するディスプレイにおいては、表示画面は膨大な量
の画素を配列して構成され、これらの画素に応じて設け
られたすべての電極を制御するために、小型化、低消費
電力化且つ高速に動作可能な電圧発生回路が要求され
る。
【０００４】図５４は、一般的に使用されている電圧発
生回路の構成例を示している。図５４（ａ）は、ｎＭＯ
ＳトランジスタＮＴと抵抗素子ＲLからなる負荷抵抗式
の電圧発生回路の回路図である。図示のように、ｎＭＯ
ＳトランジスタＮＴのゲートに入力信号Ｓinが印加さ
れ、ドレインが抵抗素子ＲLを介して電源電圧ＶCCに接
続され、ソースは共通電位ＶSSに接続されている（以
下、接地されているともいう）。
【０００５】これと類似に、同図（ｂ）は、ｐＭＯＳト
ランジスタＰＴと抵抗素子ＲL により構成されている負
荷抵抗素子式の電圧発生回路の回路図である。図示のよ
うに、ｐＭＯＳトランジスタＰＴのゲートに入力信号Ｓ
inの反転信号／Ｓinが印加され、ｐＭＯＳトランジスタ
ＰＴのソースが電源電圧ＶCCに接続され、ドレインは抵
抗素子ＲL を介して接地されている。
【０００６】図５４（ａ）および（ｂ）に示す負荷抵抗
式の電圧発生回路により、入力信号Ｓinまたはその反転
信号／Ｓinのレベルに応じて、ｎＭＯＳトランジスタＮ
ＴまたはｐＭＯＳトランジスタＰＴに流れる電流が設定
されるので、ｎＭＯＳトランジスタＮＴまたはｐＭＯＳ
トランジスタＰＴのドレインから出力された出力信号Ｓ
out のレベルが入力信号Ｓinまたはそれの反転信号／Ｓ
inにより設定される。
【０００７】図５４（ｃ）が、ｐＭＯＳトランジスタＰ
Ｔ１とｎＭＯＳトランジスタＮＴ１により構成されてい
るＣＭＯＳタイプの電圧発生回路の一例を示している。
図示のように、ｐＭＯＳトランジスタＰＴ１とｎＭＯＳ
トランジスタＮＴのゲートがともに入力信号Ｓinの端子
に接続され、ｐＭＯＳトランジスタＰＴのソースは電源
電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ１のソ
ースは共通電位ＶSSに接続されている。さらに、これら
の二つのトランジスタのドレイン同士が接続され、その
接続点は出力信号Ｓout の端子となる。
【０００８】同図（ｃ）の電圧発生回路において、入力
信号Ｓinに応じてｐＭＯＳトランジスタＰＴ１とｎＭＯ
ＳトランジスタＮＴ１のオン／オフ状態が制御され、こ
れに応じて出力信号Ｓout のレベルが制御される。例え
ば、入力信号Ｓinがローレベル、例えば共通電位ＶSSま
たはそれに近いレベルのとき、ｐＭＯＳトランジスタＰ
Ｔ１がオン、ｎＭＯＳトランジスタＮＴ１がオフ状態に
それぞれ保持されるので、出力信号Ｓout は電源電圧Ｖ
CCレベルに保持される。逆に、入力信号Ｓinがハイレベ
ル、例えば、電源電圧ＶCCまたはそれに近いレベルのと
き、ｐＭＯＳトランジスタＰＴ１がオフ、ｎＭＯＳトラ
ンジスタＮＴ１がオン状態にそれぞれ保持されるので、
出力信号Ｓout は共通電位ＶSSに保持される。
【０００９】このように、図５４（ｃ）の電圧発生回路
によって、入力信号Ｓinと論理レベルが反転する出力信
号Ｓout が供給される。
【００１０】同図（ｄ）は、ｐＭＯＳトランジスタＰＴ
２、ｎＭＯＳトランジスタＮＴ２および抵抗素子ＲF1，
ＲF2により構成されているバッファ（Ｂｕｆｆｅｒ）タ
イプの電圧発生回路の回路図である。図示のように、ｐ
ＭＯＳトランジスタＰＴ２とｎＭＯＳトランジスタＮＴ
２のゲートは、ともに入力信号Ｓinの端子に接続され、
ｐＭＯＳトランジスタＰＴ２のソースは電源電圧ＶCCに
接続され、ｎＭＯＳトランジスタＮＴ２のソースは共通
電位ＶSSに接続されている。さらに、ｐＭＯＳトランジ
スタＰＴ２とｎＭＯＳトランジスタＮＴ２のドレインの
間に、抵抗素子ＲF1とＲF2が直列に接続され、これの抵
抗素子の接続点が出力信号Ｓout の端子を構成してい
る。
【００１１】図５４（ｄ）の電圧発生回路は、同図
（ｃ）のＣＭＯＳタイプの電圧発生回路と同様に、入力
信号Ｓinと論理反転するレベルの出力信号Ｓout が得ら
れる。ただし、本例の電圧発生回路において、抵抗素子
ＲF1，ＲF2はフィードバック抵抗素子を構成し、これに
よりＭＯＳトランジスタＰＴ２，ＮＴ２の温度特性が補
償される。一般的に、ＭＯＳトランジスタのドレイン電
流は負の温度特性を持ち、温度補償用抵抗素子を設ける
ことによりドレイン電流の負の温度特性を抑制すること
ができる。
【００１２】図５４（ｅ）は、ＤＲＡＭタイプの電圧発
生回路の回路図である。図示のように、本例の電圧発生
回路は、ソースがデータ線ＤＬに接続され、ゲートが制
御線ＣＬに接続されているｎＭＯＳトランジスタＮＴ２
およびｎＭＯＳトランジスタＮＴ２のドレインと共通電
位ＶSS間に接続されているキャパシタＣS により構成さ
れている。
【００１３】制御線ＣＬに入力する制御信号に応じて、
トランジスタＮＴ２のオン／オフ状態が制御される。ト
ランジスタＮＴ２がオン状態にあるとき、データ線ＤＬ
の信号がトランジスタＮＴ２のドレイン側に出力され、
これに応じてキャパシタＣSが充電される。トランジス
タＮＴ２の電圧降下が無視できれば、キャパシタＣSが
データ線ＤＬの入力電圧と同じレベルに充電され、さら
に制御線ＣＬの制御信号によりトランジスタＮＴ２をオ
フ状態にした後、出力信号Ｓout のレベルが保持され
る。
【００１４】なお、電圧発生回路の駆動する負荷回路の
インピーダンスが小さい場合に、駆動能力を増加させる
ために、図５４（ａ），（ｂ）および（ｅ）の電圧発生
回路の出力側に、同図（ｄ）に示すバッファを設けるこ
とができる。
【００１５】
【発明が解決しようとする課題】ところで、近年の半導
体では、高速化、高集積化、微細化および低電圧化が進
んでいる。その中で、低電圧化は低消費電力に対して二
乗の効果が得られる（消費電力 電圧2）ので、低電圧
化の要望が益々強くなってきている。
【００１６】例えば、液晶ディスプレイでは、配線電極
が長く、且つ本数が多いので、電極容量が大きくなる。
しかも、通常１０Ｖ以上の信号を扱うので、浮遊容量の
充放電における無効な消費電力が占める割合が大きい。
例えば、駆動電圧が半分の５Ｖまでに低電圧化できれ
ば、浮遊容量の充放電電力は１０Ｖ駆動時の１／４程度
にできるので、消費電力の低減には低電圧化が有効な手
段である。
【００１７】図５５は、図５４（ｅ）に示すＤＲＡＭタ
イプの電圧発生回路を用いて構成された液晶表示装置の
一構成例を示す回路図である。液晶表示装置は、通常行
列状に配置された複数の画素により構成され、各画素は
駆動電極に所定の駆動電圧を供給する電圧発生回路と、
駆動電極と共通電位に保持されている電極との間に挟ん
だ液晶材料とにより構成されている。図５５に示すよう
に、ｎＭＯＳトランジスタとキャパシタで構成されたＤ
ＲＡＭタイプの電圧発生回路（以下、駆動回路という）
の出力側が駆動電極に接続されている。なお、図５５に
おいては、各画素における共通電位にある電極および液
晶材料を表示していない。
【００１８】画像信号を表示する場合に、表示すべき画
像信号に応じて画素データが生成され、データ線ＤＬ
１，ＤＬ２，…，ＤＬｍに入力される。データ線ＤＬ
１，ＤＬ２，…，ＤＬｍへの画素データの入力タイミン
グに応じて、走査線ＳＬ１，ＳＬ２，…，ＳＬｎに順次
所定のレベルを持つ制御信号が印加されるので、各画素
にあるｎＭＯＳトランジスタをオン状態に設定し、画素
データに応じてキャパシタを充電させる。そして、各画
素のキャパシタにより保持された電圧が駆動電極ＰＡＤ
11，…，ＰＡＤm1，ＰＡＤ12，…，ＰＡＤm2，ＰＡＤ1
n，…，ＰＡＤmnに印加されるので、各駆動電極に印加
されている駆動電圧に応じてそれぞれの画素にある液晶
材料の光変調特性、例えば、屈折率または反射率が制御
されるので、画素データに応じた画像信号が表示され
る。
【００１９】このように構成された画像表示装置におい
て、図５４（ｅ）に示すＤＲＡＭタイプの電圧発生回路
を用いたので、各データ線ＤＬ１，ＤＬ２，…，ＤＬｍ
を出力信号Ｓout と同電位以上の大振幅で駆動する必要
がある。さらに、一般的にはｎＭＯＳトランジスタを用
いるので、走査線ＳＬ１，ＳＬ２，…，ＳＬｎをある電
位ＶPPで駆動しても、出力信号は高々Ｖpp−Ｖth−ｄＶ
thの振幅しか駆動されない。ここで、ＶthはｎＭＯＳト
ランジスタのしきい値電圧、ｄＶthは基板バイアス効果
による実効Ｖthの上昇である。
【００２０】これを解決する手段として、同図（ａ），
（ｂ）のように、抵抗負荷を用いた電圧発生回路が考え
られるが、抵抗負荷を用いた場合に、トランジスタがオ
ン状態にある場合に、電流が抵抗負荷を流れ続けるため
に、負荷抵抗の発熱や消費電力が、特にＶＬＳＩ（大規
模集積回路）の場合に問題となる。また、複数の異なる
電圧レベルを出力可能な多値電圧発生回路の場合に、負
荷抵抗のバラツキも問題になる。
【００２１】一方、図５４（ｃ），（ｄ）に示すｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタが混在するＣＭ
ＯＳ構成の場合に、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタがともにオン状態になることによる貫通電流
およびそれに伴う消費電力が問題となる。これを防ぐた
めに、出力論理振幅と等しい入力信号が通常必要となる
ので、大振幅出力が必要な場合に、回路構成の高耐圧化
や、レベルシフト回路が必要となるが、その場合にあっ
ても、回路の状態が切り換わる瞬間の貫通電流は依然問
題である。
【００２２】また、貫通電流を最小限に抑制するために
は、出力遷移期間を短くする必要があり、入力信号の立
ち上がりを十分に速くする必要がある。即ち、高振幅
で、高スルーレートの信号が必要となる。
【００２３】また、高電圧化した場合に、ｎＭＯＳトラ
ンジスタとｐＭＯＳトランジスタの間には絶縁領域が必
要となり、電圧が高くなると、トランジスタのラッチア
ップなどの問題が生じやすくなるので、それらの間の距
離を十分離す必要があり、狭い領域にＣＭＯＳ回路を構
成することが困難になるといった不利益がある。
【００２４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、負荷抵抗を使用せずに、小振幅
信号により大振幅の出力信号を制御でき、小型化、低電
圧化を実現でき、消費電力の低減が図れる電圧発生回路
を提供することにある。
【００２５】
【課題を解決するための手段】本発明の電圧発生回路
は、上記目的を達成するため、入力信号に応じて動作し
出力ノードに少なくとも二つのレベルを持つ信号を出力
する電圧発生回路であって、上記出力ノードと共通電位
との間に接続されているキャパシタと、第１の入力信号
に応じて、上記キャパシタに対して所定の電圧で充電
し、上記出力ノードの電位を第１のレベルに設定する第
１のレベル設定手段と、第２の入力信号に応じて、上記
キャパシタの放電動作を制御し、上記出力ノードの電位
を上記第１のレベルと異なる第２のレベルに設定する第
２のレベル設定手段とを有する。
【００２６】この電圧発生回路は、外部から供給される
第１の入力信号及び第２の入力信号に応じて、キャパシ
タに対して充電または放電を行わせることにより、電源
電圧と共通電位間の少なくとも二つのレベルを持つ信号
を出力することが可能となる。
【００２７】また、この電圧発生回路は、上記第１のレ
ベル設定手段が、電源電圧と上記出力ノード間に接続さ
れ、上記第１の入力信号に応じてオン／オフ状態が制御
されるスイッチング素子により構成され、上記第２のレ
ベル設定手段が、上記出力ノードと上記共通電位間に接
続され、上記第２の入力信号に応じてオン／オフ状態が
制御されるスイッチング素子により構成されていること
が望ましい。
【００２８】この場合、第１の入力信号に応じて第１の
レベル設定手段がオン状態とされ、第２の入力信号に応
じて第２のレベル設定手段がオフ状態とされると、上記
キャパシタが所定の電圧で充電されるとともに、上記出
力ノードの電位が電源電圧に応じた第１のレベルに設定
される。
【００２９】そして、第１の入力信号に応じて第１のレ
ベル設定手段がオフ状態とされ、第２の入力信号に応じ
て第２のレベル設定手段がオフ状態とされると、キャパ
シタに充電された電荷により、上記出力ノードの電位が
第１のレベルに保持される。
【００３０】また、第１の入力信号に応じて第１のレベ
ル設定手段がオフ状態とされ、第２の入力信号に応じて
第２のレベル設定手段がオン状態とされると、上記キャ
パシタが放電され、上記出力ノードの電位が共通電位に
応じた第２のレベルに設定される。
【００３１】また、この電圧発生回路は、第２のレベル
設定手段が、制御ゲートに印加される上記第２の入力信
号に応じてオン／オフ状態が制御される絶縁ゲート型電
界効果トランジスタにより構成され、または、第２のレ
ベル設定手段が、ベースに印加される上記第２の入力信
号に応じてオン／オフ状態が制御されるトランジスタに
より構成されるようにすることが望ましい。
【００３２】そして、第２の入力信号により上記絶縁ゲ
ート型電界効果トランジスタまたは上記トランジスタの
導通時間を制御することにより、上記出力ノードを上記
電源電圧と上記共通電位間にある所定の電位に設定する
ことが望ましい。
【００３３】この場合、第２の入力信号は、上記絶縁ゲ
ート型電界効果トランジスタまたは上記トランジスタの
導通時間を制御するに足る振幅の信号であればよい。し
たがって、電圧発生回路は、小振幅の信号により大振幅
の信号が出力可能となる。
【００３４】また、この電圧発生回路は、上記第１のレ
ベル設定手段により設定される第１のレベルが、上記出
力ノードから電荷が流出または流入することを見越し
て、所望の電位よりも高いレベルまたは低いレベルとさ
れていることが望ましい。
【００３５】本発明の光学空間変調素子は、複数の画素
を備え、表示する画像信号に基づいた画素データに応じ
て、各画素毎に光を変調する光学空間変調素子であっ
て、第１の入力信号に応じて出力ノードの電位を第１の
レベルに設定する第１のレベル設定手段と、上記出力ノ
ードのレベルを保持するレベル保持手段と、第２の入力
信号に応じて上記出力ノードの電位を第２のレベルに設
定する第２のレベル設定手段とを有する電圧発生回路
と、上記画素データに応じて上記第２の信号を出力する
制御手段とが各画素毎に設けられている。
【００３６】この光学空間変調素子は、制御手段が画素
データに応じた第２の信号を出力し、電圧発生回路が第
１の入力信号と制御手段より供給される第２の入力信号
とに応じて少なくとも二つのレベルを持つ信号を出力す
るので、画素毎に適切に光を変調することができる。
【００３７】この光学空間変調素子は、例えば、上記各
画素が、共通電位に保持されている第１の電極と、上記
電圧発生回路の出力ノードに接続されている第２の電極
と、上記第１の電極と第２の電極との間に設けられた液
晶材料とにより構成されている場合は、上記各画素の光
変調特性、例えば、液晶材料の光透過率または光反射率
が、各画素毎に設けられた上記電圧発生回路の上記出力
ノードの電位に応じて制御される。
【００３８】また、この光学空間変調素子は、電圧発生
回路の第２のレベル設定手段が、制御ゲートに印加され
る上記第２の入力信号に応じてオン／オフ状態が制御さ
れる絶縁ゲート型電界効果トランジスタにより構成さ
れ、第２の入力信号によりこの絶縁ゲート型電界効果ト
ランジスタの導通時間を制御することにより、上記出力
ノードを上記電源電圧と上記共通電位間にある所定の電
位に設定することが望ましい。
【００３９】この場合、第２の入力信号は、上記絶縁ゲ
ート型電界効果トランジスタまたは上記トランジスタの
導通時間を制御するに足る振幅の信号であればよい。し
たがって、光学空間変調素子は、小振幅の信号で適切に
光を変調することができる。
【００４０】また、この光学空間変調素子は、制御手段
が、上記画素データを保持する第１のデータ保持手段
と、この第１のデータ保持手段の保持データを受けてこ
の保持データを保持する第２のデータ保持手段と、第１
のデータ保持手段と第２のデータ保持手段との間に接続
され、第３の入力信号に応じて第１のデータ保持手段の
保持データを第２のデータ保持手段に転送する転送ゲー
トを有することが望ましい。
【００４１】この場合、画素データは、まず第１のデー
タ保持手段に保持される。そして、第３の入力信号に応
じて転送ゲートがオン状態とされることにより、第１の
データ保持手段に保持された保持データが、転送ゲート
を介して第２のデータ保持手段に転送され、第２のデー
タ保持手段により保持される。
【００４２】したがって、この光学空間変調素子におい
ては、最適なタイミングで画素データの転送を行うこと
が可能となるとともに、この画素データに応じて光を変
調しながら、次の画素データを保持して、次の画素デー
タの転送に備えることが可能となる。
【００４３】本発明の画像表示装置は、光を出射する光
源と、複数の画素を備え、表示する画像信号に基づいた
画素データに応じて、上記光源から出射された光を各画
素毎に変調する光学空間変調素子とを備えている。
【００４４】そして、この画像表示装置は、上記光学空
間変調素子が、第１の入力信号に応じて出力ノードの電
位を第１のレベルに設定する第１のレベル設定手段と、
上記出力ノードのレベルを保持するレベル保持手段と、
第２の入力信号に応じて上記出力ノードの電位を上記第
１のレベルと異なる第２のレベルに設定する第２のレベ
ル設定手段とを有する電圧発生回路と、上記画素データ
に応じて上記第２の信号を出力する制御手段とが各画素
毎に設けられた構成とされている。
【００４５】この画像表示装置は、光学空間変調素子
が、第１の入力信号と、画素データに応じて制御手段よ
り供給される第２の入力信号とに応じて電圧発生回路よ
り出力される少なくとも二つのレベルを持つ信号に基づ
いて、光源から出射される光を画素毎に適切に変調する
ので、画素データに応じた画像を適切に表示することが
できる。
【００４６】また、この画像表示装置は、複数の画素の
うち二つ以上の画素において、電圧発生回路の出力ノー
ドの電位が同時に第１のレベルまたは第２のレベルに設
定されることが望ましい。
【００４７】画像表示装置は、このように、複数の画素
のうち二つ以上の画素において、電圧発生回路の出力ノ
ードの電位が同時に第１のレベルまたは第２のレベルに
設定されることにより、画面の切り換えを短期間で行う
ことが可能となる。
【００４８】本発明の画素の駆動方法は、光学空間変調
素子の各画素を駆動する画素の駆動方法であって、第１
の入力信号に応じて、光学空間変調素子の各画素に接続
された出力ノードと共通電位との間に設けられたキャパ
シタに対して充電し、上記出力ノードの電位を第１のレ
ベルに設定する第１の過程と、画素データに対応した第
２の入力信号に応じて、上記出力ノードの電位を上記第
１のレベルに保持し、または上記出力ノードの電位を上
記第１のレベルと異なる第２のレベルに設定する第２の
過程とを有する。
【００４９】この画素の駆動方法は、第１の過程におい
て、光学空間変調素子の各画素に接続された出力ノード
の電位が、第１のレベルに設定される。
【００５０】そして、第２の過程において、画素データ
に対応した第２の入力信号に応じて、出力ノードの電位
が、第１のレベルに保持され、または第１のレベルと異
なる第２のレベルに設定される。
【００５１】したがって、この画素の駆動方法によれ
ば、画素データに応じて適切に光学空間変調素子の各画
素を駆動することが可能となる。
【００５２】また、この画素の駆動方法は、共通電位と
出力ノードとの間に、制御ゲートに印加される第２の入
力信号に応じて、オン／オフ状態が制御される絶縁ゲー
ト型電界効果トランジスタを接続し、第２の入力信号に
よりこの絶縁ゲート型電界効果トランジスタの導通時間
を制御することにより、出力ノードの電位を電源電圧と
共通電位間にある所定の電位に設定することが望まし
い。
【００５３】この場合、第２の入力信号は、上記絶縁ゲ
ート型電界効果トランジスタの導通時間を制御するに足
る振幅の信号であればよく、小振幅の信号で光学空間変
調素子の画素を適切に駆動することが可能となる。
【００５４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
【００５５】１．電圧発生回路 １−１．電圧発生回路を適用した駆動回路の構成 図１は本発明に係る電圧発生回路を適用した駆動回路の
一例を示す回路図である。
【００５６】図示のように、この電圧発生回路を適用し
た駆動回路は、制御回路を構成するｎＭＯＳトランジス
タＮ１と、電圧発生回路を構成するｎＭＯＳトランジス
タＮ２、ｐＭＯＳトランジスタＰ１、キャパシタＣ１お
よびスイッチＳＷ１とを備えている。
【００５７】電圧発生回路の出力ノードＮＤ１には、電
極ＰＡＤ１が接続されている。この電極ＰＡＤ１は、電
圧発生回路が発生した電圧Ｓout により駆動される。
【００５８】この駆動回路において、ｐＭＯＳトランジ
スタＰ１は、電圧発生回路の第１のレベル設定手段を構
成している。このｐＭＯＳトランジスタＰ１は、第１の
入力信号であるプリチャージ信号Ｓpr（またはその反転
信号／Ｓpr）に応じてオン／オフ状態が制御される。そ
して、このｐＭＯＳトランジスタＰ１がオン状態に設定
されているとき、キャパシタＣ１がスイッチＳＷ１によ
り選択された電圧により第１のレベルに充電される。
【００５９】また、この駆動回路において、ｎＭＯＳト
ランジスタＮ２は、電圧発生回路の第２のレベル設定手
段を構成している。このｎＭＯＳトランジスタＮ２は、
ｎＭＯＳトランジスタＮ１からの第２の入力信号に応じ
て、オン／オフ状態が制御される。そして、このｎＭＯ
ＳトランジスタＮ２がオン状態に保持されているとき、
キャパシタＣ１が放電され、出力ノードＮＤ１の電位が
放電に伴い低下し、第２のレベルに設定される。
【００６０】電圧発生回路に第２の入力信号を供給する
制御回路は、走査線ＳＬおよびデータ線ＤＬの信号レベ
ルによりオン／オフ状態が制御され、オン状態のとき、
ｎＭＯＳトランジスタＮ２に所定のレベルを有する第２
の信号を供給するｎＭＯＳトランジスタＮ１のみにより
構成されている。
【００６１】この制御回路を構成するｎＭＯＳトランジ
スタＮ１は、ゲートが走査線ＳＬに接続され、一方の拡
散層がデータ線ＤＬに接続され、他方の拡散層が、第２
のレベル設定手段を構成するｎＭＯＳトランジスタＮ２
のゲートに接続されている。
【００６２】また、電圧発生回路のｐＭＯＳトランジス
タＰ１は、ゲートがプリチャージ信号Ｓprの反転信号／
Ｓprの入力端子に接続され、ソースがスイッチＳＷ１に
接続され、ドレインが出力ノードＮＤ１に接続されてい
る。
【００６３】また、ｎＭＯＳトランジスタＮ２は、ドレ
インが出力ノードＮＤ１に接続され、ソースが共通電位
ＶSSに接続されている。
【００６４】キャパシタＣ１は、出力ノードＮＤ１と共
通電位ＶSS間に接続されている。また、電極ＰＡＤ１は
出力ノードＮＤ１に接続され、出力信号Ｓout により駆
動される。
【００６５】スイッチＳＷ１は、電源電圧ＶCCまたは電
圧ＶPPの何れかに接続される。このスイッチＳＷ１は、
制御信号Ｓw に応じて電源電圧ＶCCまたは電圧ＶPPの何
れかを選択する。そして、このスイッチＳＷ１により選
択された電圧が、キャパシタＣ１の充電電圧となる。
【００６６】１−２．電圧発生回路を適用した駆動回路
の動作 以下、図１を参照しつつ、本例の駆動回路の動作につい
て説明する。
【００６７】外部からの制御信号Ｓw に応じて、スイッ
チＳＷ１は所定の電圧を選択する。選択された電圧がｐ
ＭＯＳトランジスタＰ１のソースに印加される。
【００６８】ここで、まず、プリチャージ信号Ｓprの反
転信号／Ｓprがローレベルに、例えば、共通電位ＶSSに
保持される。これによりｐＭＯＳトランジスタＰ１がオ
ン状態に保持され、スイッチＳＷ１により選択された電
圧が出力ノードＮＤ１に印加され、キャパシタＣ１が充
電される。ｐＭＯＳトランジスタＰ１のオン状態が所定
の時間に保持されることにより、キャパシタＣ１はスイ
ッチＳＷ１により選択された電圧Ｖ１にチャージされ
る。そして、ｐＭＯＳトランジスタＰ１がオフ状態に切
り換えられ、出力ノードＮＤ１の電位Ｖ１がキャパシタ
Ｃ１により保持される。
【００６９】ｎＭＯＳトランジスタＮ１は、走査線ＳＬ
に印加される制御信号に応じて、オンまたはオフ状態の
何れかに設定される。例えば、制御信号がハイレベルの
とき、ｎＭＯＳトランジスタＮ１がオン状態に、逆に制
御信号がローレベルのとき、ｎＭＯＳトランジスタＮ１
がオフ状態にそれぞれ設定される。
【００７０】ｎＭＯＳトランジスタＮ１がオン状態に設
定されるとき、データ線ＤＬに印加される信号に応じ
て、ｎＭＯＳトランジスタＮ２のオン／オフ状態が制御
される。例えば、データ線ＤＬにハイレベルの信号が印
加されているとき、ｎＭＯＳトランジスタＮ２がオン状
態に設定され、逆にデータ線ＤＬにローレベルの信号が
印加されているとき、ｎＭＯＳトランジスタＮ２がオフ
状態に設定される。
【００７１】ｎＭＯＳトランジスタＮ２がオン状態に保
持されているとき、キャパシタＣ１が放電され、出力ノ
ードＮＤ１の電位が低下する。ｎＭＯＳトランジスタＮ
２がオン状態に保持されている時間を制御することによ
り、出力ノードＮＤ１の電位を所定のレベルに設定する
ことができる。出力ノードＮＤ１からの出力信号Ｓout
は駆動電圧として電極ＰＡＤ１に印加される。
【００７２】なお、以上の電圧発生回路においては、キ
ャパシタＣ１を充電（チャージ）させるトランジスタが
ｐＭＯＳトランジスタにより構成され、キャパシタＣ１
を放電（ディスチャージ）させるトランジスタがｎＭＯ
Ｓトランジスタにより構成されているが、本発明は、こ
れに限定されるものではなく、チャージまたディスチャ
ージ用トランジスタをともにｎＭＯＳトランジスタまた
はｐＭＯＳトランジスタにより構成することも考えられ
る。さらに、ＭＯＳトランジスタのみに限定されること
なく、例えば、バイポーラトランジスタにより、キャパ
シタＣ１のチャージまたはディスチャージを制御するこ
ともできる。
【００７３】また、本発明に係る電圧発生回路におい
て、キャパシタＣ１は出力ノードＮＤ１の電位を安定的
に保持するためのものであるが、電位変動の可能性が少
ない場合は、このキャパシタＣ１を出力ノードＮＤ１
と、共通電位ＶSSや電源電圧ＶCC、電圧ＶPP等との間に
存在する寄生容量よりなるようにしてもよい。また、イ
ンピーダンスの高い抵抗やトランジスタ等を出力ノード
ＮＤ１と電源電圧ＶCCまたは電圧ＶPPとの間に接続し、
出力ノードＮＤ１の電位を保持するようにしてもよい。
【００７４】１−３．電圧発生回路の他の構成例 図２は、ｎＭＯＳトランジスタまたはｐＭＯＳトランジ
スタを用いた電圧発生回路の他の回路例を示している。
同図（ａ）は、ｎＭＯＳトランジスタＱ１，Ｑ２を用い
た電圧発生回路、同図（ｂ）は、ｐＭＯＳトランジスタ
Ｑ３，Ｑ４を用いた電圧発生回路の回路図を示してい
る。
【００７５】図２（ａ）の電圧発生回路は、二つのｎＭ
ＯＳトランジスタＱ１，Ｑ２とキャパシタＣS1により構
成されている。この電圧発生回路において、ｎＭＯＳト
ランジスタＱ１は第１のレベル設定手段を構成し、ｎＭ
ＯＳトランジスタＱ２は第２のレベル設定手段を構成し
ている。
【００７６】図示のように、ｎＭＯＳトランジスタＱ１
のゲートには入力信号Ｓin1 が印加され、ｎＭＯＳトラ
ンジスタＱ２のゲートには入力信号Ｓin2 が印加されて
いる。
【００７７】また、ｎＭＯＳトランジスタＱ１のドレイ
ンはチャージ電圧Ｖchg に接続され、ソースはｎＭＯＳ
トランジスタＱ２のドレインに接続され、その接続点は
出力ノードＮＤ２を形成している。また、ｎＭＯＳトラ
ンジスタＱ２のソースは共通電位ＶSSに接続されてい
る。
【００７８】そして、キャパシタＣs1は、出力ノードＮ
Ｄ２と共通電位ＶSSとの間に接続されている。
【００７９】このように構成されている電圧発生回路に
おいては、入力信号Ｓin1 ，Ｓin2のレベルに応じて、
ｎＭＯＳトランジスタＱ１とＱ２のオン／オフ状態がそ
れぞれ制御される。これに応じてキャパシタＣs1はチャ
ージまたはディスチャージが行われ、出力ノードＮＤ２
の出力電圧Ｓout が制御される。
【００８０】例えば、入力信号Ｓin1 がハイレベルに保
持されているとき、ｎＭＯＳトランジスタＱ１がオン状
態に保持され、キャパシタＣs1がチャージ電圧Ｖchg レ
ベルに充電される。
【００８１】そして、ｎＭＯＳトランジスタＱ１とＱ２
がともにオフ状態にあるとき、出力ノードＮＤ２の電圧
がキャパシタＣs1により保持される。
【００８２】入力信号Ｓin2 がハイレベルに保持されて
いるとき、ｎＭＯＳトランジスタＱ２がオン状態に保持
され、キャパシタＣs1がディスチャージされ、出力ノー
ドＮＤ２の電圧が低下する。
【００８３】このように、入力信号Ｓin1 ，Ｓin2 を制
御することにより、ｎＭＯＳトランジスタＱ１とＱ２の
オン／オフ状態がそれぞれ制御され、出力ノードＮＤ２
から、チャージ電圧Ｖchg と共通電位ＶSS間にある任意
の電圧レベルに設定される出力信号Ｓout が得られる。
【００８４】図２（ｂ）の電圧発生回路は、二つのｐＭ
ＯＳトランジスタＱ３，Ｑ４とキャパシタＣs2により構
成されている。この電圧発生回路において、ｐＭＯＳト
ランジスタＱ３は第１のレベル設定手段を構成し、ｐＭ
ＯＳトランジスタＱ４は第２のレベル設定手段を構成し
ている。
【００８５】図示のように、ｐＭＯＳトランジスタＱ３
のゲートには入力信号Ｓin1 の反転信号／Ｓin1 が印加
され、ｐＭＯＳトランジスタＱ４のゲートには入力信号
Ｓin2 の反転信号／Ｓin2 が印加されている。また、ｐ
ＭＯＳトランジスタＱ３のドレインはチャージ電圧−Ｖ
chg に接続され、ソースはｐＭＯＳトランジスタＱ４の
ドレインに接続され、その接続点は出力ノードＮＤ３を
形成している。また、ｐＭＯＳトランジスタＱ４のソー
スは共通電位ＶSSに接続されている。
【００８６】そして、キャパシタＣs2は、出力ノードＮ
Ｄ３と共通電位ＶSSとの間に接続されている。
【００８７】このように構成されている電圧発生回路に
おいては、入力信号Ｓin1 ，Ｓin2（それらの反転信号
／Ｓin1 ，／Ｓin2 ）のレベルに応じて、ｐＭＯＳトラ
ンジスタＱ３とＱ４のオン／オフ状態がそれぞれ制御さ
れ、これに応じてキャパシタＣs2はチャージまたはディ
スチャージが行われ、出力ノードＮＤ３の出力電圧Ｓou
t が制御される。
【００８８】例えば、入力信号Ｓin1 がハイレベルに保
持されているとき、その反転信号／Ｓin1 がローレベル
に保持され、ｐＭＯＳトランジスタＱ３がオン状態に保
持される。このため、キャパシタＣs2がチャージ電圧−
Ｖchg レベルに充電される。
【００８９】そして、ｐＭＯＳトランジスタＱ３とＱ４
がともにオフ状態にあるとき、出力ノードＮＤ３の電圧
がキャパシタＣs2により保持される。
【００９０】入力信号Ｓin2 がハイレベルに保持されて
いるとき、その反転信号／Ｓin2 がローレベルに保持さ
れ、ｐＭＯＳトランジスタＱ４がオン状態に保持され
る。このため、キャパシタＣs2がディスチャージされ、
出力ノードＮＤ３の電圧が上昇し、共通電位ＶSSに近づ
いていく。
【００９１】このように、入力信号Ｓin1 ，Ｓin2 を制
御することにより、ｐＭＯＳトランジスタＱ３とＱ４の
オン／オフ状態がそれぞれ制御され、出力ノードＮＤ３
から、チャージ電圧−Ｖchg と共通電位ＶSS間にある任
意の電圧レベルを持つ信号Ｓout が出力される。
【００９２】１−４．電圧発生回路の動作 図３および図４は、図２（ａ）に示す電圧発生回路の動
作を示す波形図である。以下、これらの波形図を参照し
つつ、この電圧発生回路の動作を詳細に説明する。
【００９３】なお、図２（ａ）の電圧発生回路におい
て、回路動作するとき、以下の諸条件が満たされている
ものとする。まず、ｎＭＯＳトランジスタＱ１とＱ２が
同時にオン状態にならない。ｎＭＯＳトランジスタＱ１
とＱ２が同時にオン状態に設定されると、チャージ電圧
Ｖchg から共通電位ＶSSに、オン状態にあるｎＭＯＳト
ランジスタＱ１、Ｑ２を介して大きな貫通電流が流れる
ので、電圧発生回路の消費電力が大きくなってしまう。
【００９４】次に、図３の波形図に示しているｎＭＯＳ
トランジスタＱ１のオン時間τ１は、キャパシタＣs1に
必要な電荷を蓄積できる時間以上に設定する。また、ｎ
ＭＯＳトランジスタＱ２がオン状態に保持される時間τ
２，τ２’は、キャパシタＣs1が必要な電荷を放電させ
るのに必要な時間以上とする。但し、ｎＭＯＳトランジ
スタＱ１のオン時間τ１、ｎＭＯＳトランジスタＱ２が
オン状態に保持される時間τ２，τ２’が不十分な場合
は、その時点におけるキャパシタＣs1の両端の電圧が出
力電圧となる。
【００９５】また、ｎＭＯＳトランジスタＱ１がオフ状
態に保持されているとき、チャージ電圧Ｖchg は任意に
設定可能である。さらにまた、ｎＭＯＳトランジスタＱ
２により、キャパシタＣs1が放電された後に電荷の注入
がないか、電圧の変動があっても問題がない場合には、
ｎＭＯＳトランジスタＱ２をオフ状態にしても良い。
【００９６】以下、上述した条件がすべて満たされたも
のとして、図２（ａ）の電圧発生回路の動作について説
明する。
【００９７】まず、出力例１においては、チャージ電圧
Ｖchg がＶ１に設定されている間に、入力信号Ｓin1 が
時間τ１だけハイレベルに保持され、入力信号Ｓin2 が
ローレベルに保持される。これにより、ｎＭＯＳトラン
ジスタＱ１が時間τ１だけオン状態に保持され、ｎＭＯ
ＳトランジスタＱ２がオフ状態に保持される。この結
果、出力信号Ｓout がＶ１レベルに設定されるととも
に、キャパシタＣs1が電圧Ｖ１に充電される。以下、こ
の動作をプリチャージと呼び、プリチャージを行う期間
をプリチャージ期間と呼ぶ。
【００９８】プリチャージ期間が終了した後、入力信号
Ｓin1 ，Ｓin2 がともにローレベルに保持され、ｎＭＯ
ＳトランジスタＱ１とＱ２がともにオフ状態に設定され
る。このとき、キャパシタＣs1が電圧Ｖ１に充電されて
いるので、出力信号Ｓout がＶ１レベルに保持される。
なお、プリチャージ期間終了後、ｎＭＯＳトランジスタ
Ｑ１はオフ状態に設定されるので、チャージ電圧Ｖchg
は任意の電位（Ｖｃ）でよい。
【００９９】出力例２においては、チャージ電圧Ｖchg
がＶ２レベルに保持されている間に、ｎＭＯＳトランジ
スタＱ１が時間τ１だけオン状態に保持され、ｎＭＯＳ
トランジスタＱ２がオフ状態に保持される。この結果、
出力信号Ｓout がＶ２レベルに設定されるとともに、キ
ャパシタＣs1が電圧Ｖ２に充電される。
【０１００】プリチャージ期間が終了した後、入力信号
Ｓin2 が時間τ２の間ハイレベルに保持され、ｎＭＯＳ
トランジスタＱ２が時間τ２の間オン状態に保持され
る。この結果、キャパシタＣs1は放電され、出力信号Ｓ
out が共通電位ＶSSレベル、例えば、０Ｖに保持され
る。
【０１０１】出力例３においては、チャージ電圧Ｖchg
がＶ３レベルに保持されている間に、ｎＭＯＳトランジ
スタＱ１が時間τ１だけオン状態に保持され、ｎＭＯＳ
トランジスタＱ２がオフ状態に保持される。この結果、
出力信号Ｓout がＶ３レベルに設定されるとともに、キ
ャパシタＣs1が電圧Ｖ３に充電される。
【０１０２】プリチャージ期間が終了した後、入力信号
Ｓin2 が時間τ２’の間ハイレベルに保持され、ｎＭＯ
ＳトランジスタＱ２が時間τ２’の間のみオン状態に保
持される。この結果、キャパシタＣs1は放電され、出力
信号Ｓout が共通電位ＶSS、例えば、０Ｖに設定され
る。
【０１０３】ここで、出力例３では、出力側からの電荷
の流入がないか、また、出力電圧の変動があっても良い
ものとして、時間τ２’を経過した後、ｎＭＯＳトラン
ジスタＱ２がオフ状態に保持される。
【０１０４】出力例４においては、チャージ電圧Ｖchg
が、動作期間中常に電圧Ｖ４のレベルに保持されてい
る。そして、電圧発生回路の動作期間中に、入力信号Ｓ
in1 が常にハイレベルに保持され、入力信号Ｓin2 が常
にローレベルに保持される。これにより、ｎＭＯＳトラ
ンジスタＱ１が動作期間中に常にオン状態に保持され、
ｎＭＯＳトランジスタＱ２が常にオフ状態に保持されて
いる。
【０１０５】したがって、例えば、出力信号Ｓout によ
り駆動される外部負荷が重い場合に、トランジスタＱ１
を介して、電圧Ｖ４を外部に供給することができる。
【０１０６】以上の出力例１〜４においては、チャージ
電圧Ｖchg は、少なくともプリチャージ期間、即ち、ｎ
ＭＯＳトランジスタＱ１がオン状態に保持されている間
に、所定の電圧レベルに設定される。従って、この期間
が十分無視できるような時定数の大きな回路や、プリチ
ャージ期間に対して十分に長い出力期間がある場合な
ど、影響がないものを駆動するとき、本例が有効であ
る。
【０１０７】ところで、電圧発生回路は駆動対象回路の
負荷が大きい場合、例えば、プリチャージ期間中にキャ
パシタに蓄積した電荷がその後、負荷にとられて、出力
信号Ｓout の電圧がＶdrp 分降下してしまうことが考え
られる。
【０１０８】また、出力ノードの負荷にリークがある
等、何らかの原因で出力ノードから電化の流出がある場
合、出力信号Ｓout の電圧がＶdrp 分降下してしまうこ
とが考えられる。
【０１０９】このような場合は、出力信号Ｓout の電圧
の降下を見越して、チャージ電圧Ｖchg を電圧降下分を
補足することが可能な、最終電位よりも高いレベルに設
定して、補足充電を行うことが望ましい。
【０１１０】なお、逆に、出力ノードへ電化の流入が想
定される場合は、チャージ電圧Ｖchg を最終電位よりも
低いレベルに設定すればよい。
【０１１１】図４は、電圧発生回路の駆動対象回路の負
荷が大きい場合、例えば、プリチャージ期間中キャパシ
タＣs1に蓄積した電荷がその後、負荷にとられたことを
考慮した場合の動作を示す波形図である。以下、図４を
参照しつつ、この場合の電圧発生回路の動作について説
明する。
【０１１２】図示のように、本例の場合には、例えば、
負荷回路のインピーダンスが小さく、電圧発生回路の駆
動動作中にキャパシタＣs1に蓄積された電荷が負荷回路
に流れ、出力信号Ｓout の電圧がＶdrp 分降下してしま
う。このため、本例では、充電電位を最終電位よりも上
げた補足充電を行うことでかかる問題に対応する。
【０１１３】例えば、図４に示す出力例１〜３では、充
電後の駆動期間中の電圧降下を考慮し、プリチャージ期
間中に、チャージ電圧Ｖchg が電圧降下分を考慮してそ
れを補足できるレベルＶ１’，Ｖ２’およびＶ３’に設
定される。これにより、出力例１〜３において、プリチ
ャージを行うと、出力信号Ｓout がそれぞれ電圧Ｖ１，
Ｖ２およびＶ３レベルに設定される。なお、出力例４
は、図３に示す出力例４と同様に、例えば、負荷が重い
場合に、駆動動作中にチャージ電圧Ｖchg がＶ４レベル
に保持され、ｎＭＯＳトランジスタＱ１が常にオン状態
に設定されるので、チャージ電圧Ｖ４により負荷回路が
駆動される。
【０１１４】以上示した本例の駆動方法は、例えば、負
荷側に定電圧回路がある場合、あるいは初期電圧のみが
必要な場合（微分値が必要など）に適用できる。また、
時間ｔでの電圧降下量Ｖdrp がキャパシタＣs1と外部に
流れる電流Ｉleakにより、次式に基づき算出できる。
【０１１５】 Ｖdrp ＝ｑ／Ｃs ＝（ｔ×Ｉleak）／Ｃs …（１） ここで、ｑは負荷回路に流れる電荷量、Ｃs はキャパシ
タＣs1の静電容量である。式（１）により算出した電圧
降下Ｖdrp 分を初期充電時に補足充電しておくことで、
負荷回路に必要な駆動電圧を供給することが可能であ
る。
【０１１６】以上説明したように、本例の電圧発生回路
においては、第１の入力信号であるプリチャージ信号に
より、第１のレベル設定手段であるｐＭＯＳトランジス
タまたはｎＭＯＳトランジスタのオン／オフ状態が制御
され、制御回路から供給される第２の入力信号により、
第２のレベル設定手段であるｐＭＯＳトランジスタまた
はｎＭＯＳトランジスタのオン／オフ状態が制御され
る。
【０１１７】この電圧発生回路は、第１のレベル設定手
段がオン状態のとき、出力ノードが第１のレベルに設定
されるとともに、キャパシタが第１のレベルに充電され
る。そして、第１のレベル設定手段がオフ状態とされ、
第２のレベル設定手段もオフ状態とされているとき、キ
ャパシタに蓄積された電荷により、出力ノードの電位が
第１のレベルに保持される。
【０１１８】また、この電圧発生回路は、制御回路から
供給される第２の信号により第２のレベル設定手段がオ
フ状態とされると、キャパシタが放電され、出力ノード
の電位が第２のレベルに設定される。
【０１１９】このように、本例の電圧発生回路は、簡素
な構成でありながら、二つのレベルを持つ信号を適切に
出力することが可能であるとともに、出力ノードの電位
のレベルの切り換えを、ｐＭＯＳトランジスタまたはｎ
ＭＯＳトランジスタのしきい値電圧程度の小振幅で行う
ことができ、消費電力の低減を図ることができる。
【０１２０】なお、以下の説明においては、この電圧発
生回路を用いた駆動法をプリチャージ駆動法と呼ぶこと
とする。
【０１２１】２．光学空間変調素子 次に、以上のような電圧発生回路を備えた光学空間変調
素子について説明する。
【０１２２】光学空間変調素子は、複数の画素を備え、
表示する画像信号に基づいた画素データに応じて、各画
素毎に光を変調するものであり、各画素毎に上述したよ
うな電圧発生回路を備えている。
【０１２３】そして、光学空間変調素子は、画素データ
に応じて電圧発生回路から供給される出力信号に基づい
て、画素を構成する液晶材料等の光変調特性を変化させ
ることにより、当該光学空間変調素子を透過する光また
は光学空間変調にて反射される光を変調するようにして
いる。
【０１２４】このような光学空間変調素子としては、光
を変調する物質として、一般的に、ツイステッドネマテ
ィック動作モードで使用される液晶（以下、ＴＮ液晶と
いう。）や、スーパーツイステッドネマティック動作モ
ードで使用される液晶（以下、ＳＴＮ液晶という。）、
これらＴＮ液晶やＳＴＮ液晶よりも応答速度の速い強誘
電性液晶（以下、ＦＬＣという。）や、反強誘電性液晶
等を用いた液晶ディスプレイが知られている。
【０１２５】２−１．ＴＮ液晶、ＳＴＮ液晶を用いた光
学空間変調素子の光変調の原理 ここで、光を変調する物質として、ＴＮ液晶、ＳＴＮ液
晶を用いた場合の光学空間変調素子の光変調の原理につ
いて説明する。
【０１２６】２−１−１．ＴＮ液晶、ＳＴＮ液晶を用い
た光学空間変調素子の構成 ＴＮ液晶、ＳＴＮ液晶を用いた光学空間変調素子１０
は、図５（ａ）及び図５（ｂ）に示すように、一対のガ
ラス基板１１，１２を備え、これら一対のガラス基板１
１，１２間に液晶材料１３を挟み込むようになされてい
る。
【０１２７】一対のガラス基板１１，１２のそれぞれの
対向面には、透明電極１４，１５と、液晶材料１３の分
子の向きを揃える配向膜１６，１７とが設けられてい
る。
【０１２８】ここで、一方のガラス基板１１に設けられ
た配向膜１６による配向方向と、他方のガラス基板１２
に設けられた配向膜１７による配向方向とは、互いに直
交する方向とされている。したがって、透明電極１４，
１５に電圧が印加されない状態においては、液晶材料１
３は、図５（ａ）に示すように、一方のガラス基板１１
から他方のガラス基板１２にかけて次第に分子の向きを
変えた、ねじれた状態とされている。
【０１２９】そして、透明電極１４，１５に電圧が印加
されると、液晶材料１３は、図５（ｂ）に示すように、
電界の影響を受けて、分子が垂直方向に整列する。
【０１３０】また、一方のガラス基板１１の透明電極１
４及び配向膜１６が設けられた面と逆側の面には偏光子
１８が設けられ、他方のガラス基板１２の透明電極１５
及び配向膜１７が設けられた面と逆側の面には検光子１
９が設けられている。
【０１３１】偏光子１８は、その偏光方向が、一方のガ
ラス基板１１に設けられた配向膜１６による配向方向と
平行となるように一方のガラス基板１１上に設けられ、
検光子１９は、その偏光方向が、他方のガラス基板１２
に設けられた配向膜１７による配向方向と平行となるよ
うに他方のガラス基板１２上に設けられている。すなわ
ち、偏光子１８と検光子１９とは、それぞれの偏光方向
が互いに直交するように配設されている。
【０１３２】以上のように構成される光学空間変調素子
１０は、透明電極１４，１５に電圧が印加されない状態
においては、上述したように、液晶材料１３がねじれた
状態とされている。このとき、光学空間変調素子１０に
照射された光は、偏光子１８の偏光方向と同一の偏波面
成分が、入射光３０として、偏光子１８を透過し、透明
電極１４、配向膜１６を介して、一対のガラス基板１
１，１２に挟まれた液晶材料１３内に入射する。
【０１３３】液晶材料１３内に入射した入射光３０は、
偏光方向が、液晶材料１３の分子配列に沿ってねじれ、
液晶材料１３内に入射した際の偏光方向と直交した方向
とされる。
【０１３４】これにより、入射光３０は、他方のガラス
基板１２に設けられた検光子１９を透過し、透過光３１
として、光学空間変調素子１０から出射される。
【０１３５】また、光学空間変調素子１０は、透明電極
１４，１５に電圧が印加されると、上述したように、液
晶材料１３の分子が電界の影響を受けて垂直方向に整列
する。このとき、光学空間変調素子１０に照射された光
は、偏光子１８の偏光方向と同一の偏波面成分が、入射
光３０として、偏光子１８を透過し、透明電極１４、配
向膜１６を介して、一対のガラス基板１１，１２に挟ま
れた液晶材料１３内に入射する。
【０１３６】液晶材料１３内に入射した入射光３０は、
液晶材料１３が分子が垂直方向に整列した状態となって
いるので、液晶材料１３によって偏光方向がねじれるこ
とはない。したがって、入射光３０は、他方のガラス基
板１２に設けられた検光子１９によって遮断され、透過
光３１として現れることはない。
【０１３７】なお、液晶材料１３の分子のねじれ角は、
ＴＮ液晶においては９０度、ＳＴＮ液晶においては、２
７０度である。また、ＳＴＮ液晶を用いた場合は、液晶
材料の複屈折効果を利用するので、色変化が生じ、黄緑
／濃紺及び青／淡黄の二つのモードで実用的なコントラ
ストをとることができる。
【０１３８】また、以上は透過型の光学空間変調素子に
ついて説明したが、反射型の光学空間変調素子も光変調
の原理は透過型の光学空間変調素子と同様である。
【０１３９】２−１−２．ＴＮ液晶、ＳＴＮ液晶を用い
た光学空間変調素子の透過特性 ＴＮ液晶、ＳＴＮ液晶を用いた光学空間変調素子の透過
特性、すなわち光学空間変調素子に印加する電圧と透過
率との関係を図６に示す。この図６から判るように、Ｔ
Ｎ液晶、ＳＴＮ液晶を用いた光学空間変調素子は、所定
の大きさの電圧が印加されるまでは、高い透過率を保っ
ている。そして、所定の大きさの電圧が印加されると、
急激に透過率を低下させる。なお、ＳＴＮ液晶を用いた
光学空間変調素子は、ＴＮ液晶を用いた光学空間変調素
子に比べて、急峻な立ち上がり特性を示す。
【０１４０】２−１−３．ＴＮ液晶、ＳＴＮ液晶を用い
た光学空間変調素子の駆動原理 ＴＮ液晶、ＳＴＮ液晶を用いた光学空間変調素子の一般
的な駆動波形を図７に示す。この図７から判るように、
ＴＮ液晶、ＳＴＮ液晶を用いた光学空間変調素子は、電
圧が印加されることによりプラスの電界が生じた場合で
あっても、マイナスの電界が生じた場合であっても、透
過率が低下する。したがって、ＴＮ液晶、ＳＴＮ液晶を
用いた光学空間変調素子においては、液晶内部のイオン
の中和をとるために、いわゆる両極駆動を行っている。
【０１４１】２−２．ＦＬＣを用いた光学空間変調素子
の光変調の原理 次に、光を変調する物質として、ＦＬＣを用いた場合の
光学空間変調素子の光変調の原理について説明する。
【０１４２】２−２−１．ＦＬＣを用いた光学空間変調
素子の構成 ＦＬＣを用いた光学空間変調素子２０は、図８（ａ）及
び図８（ｂ）に示すように、一対のガラス基板２１，２
２を備え、これら一対のガラス基板２１，２２間に液晶
材料２３を挟み込むようになされている。
【０１４３】一対のガラス基板２１，２２のそれぞれの
対向面には、透明電極２４，２５と、液晶材料２３の分
子の向きを揃える配向膜２６，２７とが設けられてい
る。ここで、一方のガラス基板２１に設けられた配向膜
２６による配向方向と、他方のガラス基板２２に設けら
れた配向膜２７による配向方向とは、互いに平行な方向
とされている。
【０１４４】また、一方のガラス基板２１の透明電極２
４及び配向膜２６が設けられた面と逆側の面には偏光子
２８が設けられ、他方のガラス基板２２の透明電極２５
及び配向膜２７が設けられた面と逆側の面には検光子２
９が設けられている。
【０１４５】偏光子２８は、その偏光方向が、一方のガ
ラス基板２１に設けられた配向膜２６による配向方向と
平行となるように一方のガラス基板２１上に設けられ、
検光子２９は、その偏光方向が、他方のガラス基板２２
に設けられた配向膜２７による配向方向と直交するよう
に他方のガラス基板２２上に設けられている。すなわ
ち、偏光子２８と検光子２９とは、それぞれの偏光方向
が互いに直交するように配設されている。
【０１４６】一対のガラス基板２１，２２間に挟み込ま
れた液晶材料２３は、図８（ｃ）に示すように、印加さ
れる電圧による電界の向きに応じて、複屈折効果を生じ
させない状態１と複屈折効果を生じさせる状態２との二
つの状態をとる。
【０１４７】ここで、電界が図８（ａ）に示す方向のと
きに、液晶材料２３が状態１をとるとすると、光学空間
変調素子２０に照射された光は、偏光子２８の偏光方向
と同一の偏波面成分が、入射光３０として、偏光子２８
を透過し、透明電極２４、配向膜２６を介して、一対の
ガラス基板２１，２２に挟まれた液晶材料２３内に入射
する。
【０１４８】液晶材料２３内に入射した入射光３０は、
液晶材料２３による複屈折効果を受けずに、他方のガラ
ス基板２２に設けられた検光子２９に到達する。したが
って、入射光３０は検光子２９により遮断され、透過光
３１として現れない。
【０１４９】そして、電界が図８（ｂ）に示す方向のと
きに、液晶材料２３が状態２をとるとすると、光学空間
変調素子２０に照射された光は、偏光子２８の偏光方向
と同一の偏波面成分が、入射光３０として、偏光子２８
を透過し、透明電極２４、配向膜２６を介して、一対の
ガラス基板２１，２２に挟まれた液晶材料２３内に入射
する。
【０１５０】液晶材料２３内に入射した入射光３０は、
液晶材料２３による複屈折効果を受けて、偏光方向が直
角にねじられた状態で他方のガラス基板２２に設けられ
た検光子２９に到達する。したがって、入射光３０は検
光子２９を透過して、透過光３１として光学空間変調素
子２０から出射される。
【０１５１】なお、以上は透過型の光学空間変調素子に
ついて説明したが、反射型の光学空間変調素子も光変調
の原理は透過型の光学空間変調素子と同様である。
【０１５２】２−２−２．ＦＬＣを用いた光学空間変調
素子の透過特性 ＦＬＣを用いた光学空間変調素子の透過特性を図９に示
す。この図９から判るように、ＦＬＣを用いた光学空間
変調素子は、ヒステリシス特性、すなわち、状態記憶特
性を示す。これは、ＦＬＣの自発分極Ｐｓによるもので
ある。
【０１５３】ＦＬＣの自発分極Ｐｓの向きを反転させる
には、分極している電荷量に対して２倍の電荷量を与え
ることにより行うことができる。例えば、ＦＬＣの自発
分極Ｐｓの大きさがｐＳ１［Ｃ］のとき、ＦＬＣに対し
て２×ｐＳ１［Ｃ］の電荷を注入することで、ＦＬＣの
自発分極Ｐｓの向きは反転する。逆に、ＦＬＣに対して
２×ｐＳ１［Ｃ］の電荷を注入するまでは、ＦＬＣの自
発分極Ｐｓの向きは反転しない。これにより、ＦＬＣを
用いた光学空間変調素子は、ヒステリシス特性を示すこ
とになる。
【０１５４】２−２−３．ＦＬＣを用いた光学空間変調
素子の駆動原理 ＦＬＣを用いた光学空間変調素子の一般的な駆動波形を
図１０に示す。ＦＬＣを用いた光学空間変調素子は、Ｆ
ＬＣの状態記憶特性を利用することにより、必要最小限
の期間だけ電圧を印加することで駆動が可能となる。な
お、ＦＬＣを用いた光学空間変調素子においても、一般
に、液晶内部のイオンの中和をとるために、両極駆動を
行っているが、ＴＮ液晶、ＳＴＮ液晶を用いた光学空間
変調素子とは異なり、電界の方向により透過・遮断が決
定されるので、駆動の方法が複雑になる。
【０１５５】なお、液晶全般に関する詳細は、産業図書
発行「カラー液晶ディスプレイ」や、日本学術振興会第
１４２委員会編「液晶デバイスハンドブック」等に記載
がある。
【０１５６】２−３．光学空間変調素子の一般的な走査
駆動法 次に、液晶材料を用いた光学空間変調素子の一般的な走
査駆動方式について説明する。
【０１５７】液晶パネル等といった液晶材料を用いた光
学空間変調素子においては、１画素ずつ配線してこれら
各画素の状態を制御することは、配線が多くなりすぎる
等の理由により実現が困難である。そこで、この種の光
学空間変調素子においては、複数の走査線及び複数のデ
ータ線をマトリクス状に配線し、これら走査線とデータ
線の各交点に対応して画素が構成されるようになされて
いる。ここで、走査線は画素データを書き込む画素のラ
インを選択するためのものであり、データ線は選択され
た画素に画素データを供給するためのものである。
【０１５８】この光学空間変調素子の走査駆動方式とし
ては、まず、点順次方式が挙げられる。この点順次方式
は、図１１に示すように、一画素毎に順次データを書き
込んでいく方式であり、例えばＣＲＴ（Cathode Ray Tu
be）やｐｏｌｙ−ＳｉＴＦＴ（Thin Film Transistor）
を用いたアクティブマトリックスタイプのＬＣＤ（Liqu
id Crystal Display）等で広く用いられている。
【０１５９】また、光学空間変調素子の走査駆動方式と
しては、線順次方式も広く用いられている。この線順次
方式は、図１２に示すように、ドライバに一ライン分の
データを取り込んでおき、一ライン毎に順次データを書
き込んでいく方式であり、例えばアモルファスシリコン
を用いたアクティブマトリックスタイプのＬＣＤや単純
マトリックスタイプのＬＣＤ等で広く用いられている。
【０１６０】これら点順次方式及び線順次方式は、光学
空間変調素子の備える画素数が多くなると、一画素当た
りの駆動時間を短くする必要があり、十分な駆動が困難
になる場合がある。そこで、光学空間変調素子の備える
画素数が多くなった場合であっても、適切に駆動を行え
るようにする方式として、全面一括書き換え方式が提案
されている。
【０１６１】この全面一括書き換え方式は、各画素にそ
れぞれメモリを設け、データをこれらメモリに取り込ん
でおき、一括してデータの書き込みを行うようにする方
式であり、例えば、画像データを色毎に時分割表示し
て、人間の目の積分効果を利用して色を表示する、いわ
ゆるフィールドシーケンシャル法や、ＰＷＭ（Pulse Wi
dth Modulation）による階調表示法等を用いる場合に有
効である。
【０１６２】なお、この全面一括書き換え方式の原理を
用いれば、図１３に示すように、光学空間変調素子を複
数のブロックに分割し、これらブロック毎に一括してデ
ータの書き込みを行うことも可能である。
【０１６３】２−４．プリチャージ駆動法による光学空
間変調素子の駆動法 次に、本発明の電圧発生回路を用いて、プリチャージ駆
動法により光学空間変調素子を駆動する方法について説
明する。
【０１６４】２−４−１．ＴＮ液晶、ＳＴＮ液晶を用い
た光学空間変調素子の場合 ＴＮ液晶、ＳＴＮ液晶を用いた光学空間変調素子の概略
構成を図１４に示す。この光学空間変調素子４０は、基
本構成を先に図５に示した光学空間変調素子１０と同様
とし、液晶材料４１を挟み込む一対のガラス基板のう
ち、一方のガラス基板に設けられた透明電極４２は、先
に図２（ａ）に示した電圧発生回路４３の出力ノードに
接続されており、他方のガラス基板に設けられた透明電
極４４は発振器４５に接続されている。なお、この図１
４においては、一対のガラス基板、配向膜、偏光子及び
検光子は、図示を省略している。
【０１６５】この光学空間変調素子４０は、プリチャー
ジ駆動法により電圧発生回路４３より供給される電圧
と、発振器４５より供給される電圧とにより、一対の透
明電極４２，４４間に生じる電界が変化することによ
り、液晶材料４１の状態が変化し、光を透過または遮断
する。
【０１６６】図１５は、この光学空間変調素子４０の動
作を示す波形図である。以下、この波形図を参照しつ
つ、光学空間変調素子４０の動作について説明する。な
お、ここでは、説明を簡略化するために、プリチャージ
するための電圧をＶ１で一定とするが、この値は任意で
あり、一定である必要はない。
【０１６７】「遮断１」では、プリチャージ駆動法によ
り、一方の透明電極４２に電圧Ｖ１が印加される。この
とき、他方の透明電極４４の電位を０とされるので、一
対の透明電極４２，４４間、すなわち液晶材料４１の両
端には、Ｖ１（Ｖ１−０）の電圧が印加され、遮断状態
となる。なお、プリチャージ期間終了後、ｎＭＯＳトラ
ンジスタＱ１がオフ状態に設定た状態では、チャージ電
圧Ｖchg は駆動に寄与しないので、任意の電位（Ｖｃ）
でよい。
【０１６８】「遮断２」では、プリチャージを行った
後、キャパシタＣS1が放電されるので、一方の透明電極
４２の電位が０となる。このとき、他方の透明電極４４
には、発振器４５から電圧Ｖ１が印加されているので、
一対の透明電極４２，４４間、すなわち液晶材料４１の
両端には、−Ｖ１（０−Ｖ１）の電圧が印加され、遮断
状態となる。
【０１６９】「透過１」では、プリチャージを行った
後、キャパシタＣS1が放電されるので、一方の透明電極
４２の電位が０となる。このとき、他方の透明電極４４
の電位も０とされるので、一対の透明電極４２，４４
間、すなわち液晶材料４１の両端の電位差が０（０−
０）となり、透過状態となる。なお、この「透過１」に
おいては、時間τ２’を経過した後、ｎＭＯＳトランジ
スタＱ２をオフ状態に切り換えているが、出力側からの
電荷の流入がない場合には、このように、キャパシタＣ
S1の放電に必要な時間τ２’を経過した後に、ｎＭＯＳ
トランジスタＱ２をオフ状態に切り換えるようにしても
構わない。
【０１７０】「透過２」では、駆動能力を高めるため
に、プリチャージを行った後も、ｎＭＯＳトランジスタ
Ｑ１をオン状態に保持し、一方の透明電極４２に電圧Ｖ
１を印加し続けるようにしている。このとき、他方の透
明電極４４には、発振器４５から電圧Ｖ１が印加されて
いるので、一対の透明電極４２，４４間、すなわち液晶
材料４１の両端の電位差が０（Ｖ１−Ｖ１）となり、透
過状態となる。
【０１７１】なお、以上は、偏光子と検光子とが、それ
ぞれの偏光方向が互いに直交する関係で設けられた光学
空間変調素子４０について説明したが、偏光子による偏
光方向と検光子による偏光方向とが平行となるように、
これらを設けた場合には、遮断と透過が反転することは
いうまでもない。
【０１７２】２−４−２．ＦＬＣを用いた光学空間変調
素子の場合 ＦＬＣを用いた光学空間変調素子の概略構成を図１６に
示す。この光学空間変調素子５０は、基本構成を先に図
８に示した光学空間変調素子１０と同様とし、液晶材料
５１を挟み込む一対のガラス基板のうち、一方のガラス
基板に設けられた透明電極５２は、先に図２（ａ）に示
した電圧発生回路５３の出力ノードに接続されており、
他方のガラス基板に設けられた透明電極５４は電源５５
に接続されている。なお、この図１６においては、一対
のガラス基板、配向膜、偏光子及び検光子は、図示を省
略している。
【０１７３】この光学空間変調素子５０は、プリチャー
ジ駆動法により電圧発生回路５３より供給される電圧
と、電源５５より供給される電圧とにより、一対の透明
電極５２，５４間に生じる電界が変化することにより、
液晶材料５１の状態が変化し、光を透過または遮断す
る。
【０１７４】図１７及び図１８は、この光学空間変調素
子５０の動作を示す波形図である。以下、この波形図を
参照しつつ、光学空間変調素子５０の動作について説明
する。なお、ここでは、説明を簡略化するために、プリ
チャージするための電圧をＶ１で一定とするが、この値
は任意であり、一定である必要はない。
【０１７５】まず、図１７を参照して、ＦＬＣの状態記
憶特性を利用しない場合の光学空間変調素子５０の動作
について説明する。
【０１７６】「透過１」では、プリチャージ駆動法によ
り、一方の透明電極５２に電圧Ｖ１が印加される。この
とき、他方の透明電極５４には、電源５５より、電圧Ｖ
１よりも小さい電圧Ｖｐが印加されるので、一対の透明
電極５２，５４間、すなわち液晶材料５１の両端には、
Ｖ１−Ｖｐのプラスの電圧が印加され、透過状態とな
る。なお、プリチャージ期間終了後、ｎＭＯＳトランジ
スタＱ１がオフ状態に設定た状態では、チャージ電圧Ｖ
chg は駆動に寄与しないので、任意の電位（Ｖｃ）でよ
い。
【０１７７】「遮断１」では、プリチャージを行った
後、キャパシタＣS1が放電されるので、一方の透明電極
５２の電位が０となる。このとき、他方の透明電極５４
には、電源５５から電圧Ｖｐが印加されているので、一
対の透明電極５２，５４間、すなわち液晶材料５１の両
端には、−Ｖｐ（０−Ｖｐ）の電圧が印加され、遮断状
態となる。
【０１７８】「遮断２」では、「遮断１」と同様に、プ
リチャージを行った後、キャパシタＣS1が放電されるの
で、一方の透明電極５２の電位が０となる。このとき、
他方の透明電極５４には、電源５５から電圧Ｖｐが印加
されているので、一対の透明電極５２，５４間、すなわ
ち液晶材料５１の両端には、−Ｖｐ（０−Ｖｐ）の電圧
が印加され、遮断状態となる。
【０１７９】なお、この「遮断２」においては、時間τ
２’を経過した後、ｎＭＯＳトランジスタＱ２をオフ状
態に切り換えているが、出力側からの電荷の流入がない
場合には、このように、キャパシタＣS1の放電に必要な
時間τ２’を経過した後に、ｎＭＯＳトランジスタＱ２
をオフ状態に切り換えるようにしても構わない。
【０１８０】また、「遮断２」になるときに、液晶材料
５１の両端にプリチャージに必要な電位（Ｖ１−Ｖｐ）
の電圧が印加されるが、この電圧が印加される時間がＦ
ＬＣの応答速度（一般に数百マイクロ秒）に対して十分
に短い時間（１／１０以下程度）であるならば、光学空
間変調素子５０の動作に問題はない。
【０１８１】「透過２」では、駆動能力を高めるため
に、プリチャージを行った後も、ｎＭＯＳトランジスタ
Ｑ１をオン状態に保持し、一方の透明電極５２に電圧Ｖ
１を印加し続けるようにしている。このとき、他方の透
明電極５４には、電源５５から電圧Ｖｐが印加されてい
るので、一対の透明電極５２，５４間、すなわち液晶材
料５１の両端には、Ｖ１−Ｖｐのプラスの電圧が印加さ
れ、透過状態となる。
【０１８２】なお、以上は、偏光子と検光子とが、それ
ぞれの偏光方向が互いに直交する関係で設けられた光学
空間変調素子５０について説明したが、偏光子による偏
光方向と検光子による偏光方向とが平行となるように、
これらを設けた場合には、遮断と透過が反転することは
いうまでもない。
【０１８３】次に、図１８を参照して、ＦＬＣの状態記
憶特性を利用する場合の光学空間変調素子５０の動作に
ついて説明する。
【０１８４】ＦＬＣを用いた光学空間変調素子５０は、
ＦＬＣの状態記憶特性を利用することにより、必要最小
限の期間だけ電圧を印加することで駆動が可能となり、
またＦＬＣの劣化の原因となるイオンの偏りを低減する
ことができる。
【０１８５】「透過１」では、プリチャージ駆動法によ
り、一方の透明電極５２に電圧Ｖ１が印加される。この
とき、他方の透明電極５４には、電源５５より、電圧Ｖ
１よりも小さい電圧Ｖｐが印加されるので、一対の透明
電極５２，５４間、すなわち液晶材料５１の両端には、
Ｖ１−Ｖｐのプラスの電圧が印加され、透過状態とな
る。なお、プリチャージ期間終了後、ｎＭＯＳトランジ
スタＱ１がオフ状態に設定た状態では、チャージ電圧Ｖ
chg は駆動に寄与しないので、任意の電位（Ｖｃ）でよ
い。
【０１８６】その後、チャージ電圧Ｖchg をＶｐに設定
して、ｎＭＯＳトランジスタＱ１をオン状態にすること
により、一方の透明電極５２に電圧Ｖｐが印加される。
これにより、液晶材料５１の両端の電位差が０（Ｖｐ−
Ｖｐ）となるが、ＦＬＣの状態記憶特性により透過状態
が保持される。また、このとき、外部電界による内部イ
オンへの影響は最小限になる。
【０１８７】「遮断１」では、プリチャージを行った
後、キャパシタＣS1が放電されるので、一方の透明電極
５２の電位が０となる。このとき、他方の透明電極５４
には、電源５５から電圧Ｖｐが印加されているので、一
対の透明電極５２，５４間、すなわち液晶材料５１の両
端には、−Ｖｐ（０−Ｖｐ）の電圧が印加され、遮断状
態となる。
【０１８８】その後、チャージ電圧Ｖchg をＶｐに設定
して、ｎＭＯＳトランジスタＱ１をオン状態にすること
により、一方の透明電極５２に電圧Ｖｐが印加される。
これにより、液晶材料５１の両端の電位差が０（Ｖｐ−
Ｖｐ）となるが、ＦＬＣの状態記憶特性により遮断状態
が保持される。
【０１８９】「遮断２」では、遮断１と同様に、プリチ
ャージを行った後、キャパシタＣS1が放電されるので、
一方の透明電極５２の電位が０となる。このとき、他方
の透明電極５４には、電源５５から電圧Ｖｐが印加され
ているので、一対の透明電極５２，５４間、すなわち液
晶材料５１の両端には、−Ｖｐ（０−Ｖｐ）の電圧が印
加され、遮断状態となる。
【０１９０】なお、この「遮断２」においては、時間τ
２’を経過した後、ｎＭＯＳトランジスタＱ２をオフ状
態に切り換えているが、出力側からの電荷の流入がない
場合には、このように、キャパシタＣS1の放電に必要な
時間τ２’を経過した後に、ｎＭＯＳトランジスタＱ２
をオフ状態に切り換えるようにしても構わない。
【０１９１】また、「遮断２」になるときに、液晶材料
５１の両端にプリチャージに必要な電位（Ｖ１−Ｖｐ）
の電圧が印加されるが、この電圧が印加される時間がＦ
ＬＣの応答速度（一般に数百マイクロ秒）に対して十分
に短い時間（１／１０以下程度）であるならば、光学空
間変調素子５０の動作に問題はない。
【０１９２】その後、チャージ電圧Ｖchg をＶｐに設定
して、ｎＭＯＳトランジスタＱ１をオン状態にすること
により、一方の透明電極５２に電圧Ｖｐが印加される。
これにより、液晶材料５１の両端の電位差が０（Ｖｐ−
Ｖｐ）となるが、ＦＬＣの状態記憶特性により遮断状態
が保持される。
【０１９３】なお、この「遮断２」では、駆動能力を高
めるために、チャージ電圧Ｖchg をＶｐに設定した後、
ｎＭＯＳトランジスタＱ１をオン状態に保持し、一方の
透明電極５２に電圧Ｖｐを印加し続けるようにしてい
る。
【０１９４】「透過２」では、「透過１」と同様に、プ
リチャージ駆動法により、一方の透明電極５２に電圧Ｖ
１が印加される。このとき、他方の透明電極５４には、
電源５５より、電圧Ｖ１よりも小さい電圧Ｖｐが印加さ
れるので、一対の透明電極５２，５４間、すなわち液晶
材料５１の両端には、Ｖ１−Ｖｐのプラスの電圧が印加
され、透過状態となる。
【０１９５】その後、チャージ電圧Ｖchg をＶｐに設定
して、ｎＭＯＳトランジスタＱ１をオン状態にすること
により、一方の透明電極５２に電圧Ｖｐが印加される。
これにより、液晶材料５１の両端の電位差が０（Ｖｐ−
Ｖｐ）となるが、ＦＬＣの状態記憶特性により透過状態
が保持される。
【０１９６】なお、以上は、偏光子と検光子とが、それ
ぞれの偏光方向が互いに直交する関係で設けられた光学
空間変調素子５０について説明したが、偏光子による偏
光方向と検光子による偏光方向とが平行となるように、
これらを設けた場合には、遮断と透過が反転することは
いうまでもない。
【０１９７】２−４−３．ＦＬＣの自発分極Ｐｓとプリ
チャージ駆動法 ここで、ＦＬＣを用いた光学空間変調素子をプリチャー
ジ駆動法により駆動する場合、チャージ電圧Ｖchg をど
のような値に設定すれば良いかについて説明する。
【０１９８】上述したように、ＦＬＣの分子の状態を変
化させるには、ＦＬＣの自発分極Ｐｓの向きを反転させ
る必要がある。このＦＬＣの自発分極Ｐｓの向きを反転
させるには、ＦＬＣの自発分極Ｐｓの向きを反転させる
ためのしきい値電界以上の電界を反転期間中保持すると
ともに、反転期間中に分極している電荷量に対して２倍
以上の電荷量を供給することが必要とされる。
【０１９９】すなわち、ＦＬＣの自発分極Ｐｓの向きを
反転させるには、しきい値電界以上の電界を、自発分極
Ｐｓの２倍に相当する電荷を供給するのに必要な期間だ
け保持する必要がある。
【０２００】したがって、チャージ電圧Ｖchg は、以下
の式（１）を満足するＶ１’に設定されればよい。
【０２０１】 Ｖｔｈ≦Ｖｐ’≦Ｖ１’−（Ｖｔｈ＋△Ｖ）・・・（１） ここで、Ｖｔｈは、ＦＬＣの自発分極Ｐｓの向きを反転
させるためのしきい値電界を生じる印加電圧の値であ
る。また、Ｖｐ’は、対向電極に印加される電圧の値で
あり、上記式（１）に示すように、Ｖｐ’≧Ｖｔｈを満
足するように限定される。また、△Ｖは、ＦＬＣの自発
分極Ｐｓによる電圧降下分の値であり、△Ｖ＝２×Ｐｓ
／Ｃｓで表される。
【０２０２】実際には、これらの値に加えて、その他回
路内で漏洩する電荷や電圧降下分を考慮した△ＶやＶｔ
ｈを用いて、Ｖ１’やＶｐ’を設定する。特に、△Ｖ
は、ＴＮ液晶やＳＴＮ液晶を用いた光学空間変調素子で
あっても、例えば負荷回路がある場合にキャパシタに蓄
積された電荷が負荷回路に流れる場合がある。例えば、
上述したアクティブマトリックスタイプの液晶ディスプ
レイにおいては、図１９に示すように、補助容量ＣTFT
が液晶と並列に接続されており、この補助容量ＣTFTに
電荷が流れることを考慮して、チャージ電圧や対向電極
に印加する電圧を設定する必要がある。
【０２０３】ここで、図２０を参照して、ＦＬＣの自発
分極Ｐｓによる電圧降下分を考慮した光学空間変調素子
５０の動作について説明する。
【０２０４】「透過１」では、プリチャージ駆動法によ
り、一方の透明電極５２に電圧Ｖ１’が印加される。こ
のとき、他方の透明電極５４には、電源５５より、電圧
Ｖｐ’が印加され、一対の透明電極５２，５４間、すな
わち液晶材料５１の両端には、Ｖ１’−Ｖｐ’の電圧が
印加される。ここで、Ｖ１’及びＶｐ’は、ＦＬＣの自
発分極Ｐｓの向きを反転させるのに必要な期間中、Ｖ
１’−Ｖｐ’が、しきい値電界以上の電界を生じる電圧
Ｖｔｈを保持する値に予め設定されている。これによ
り、ＦＬＣの自発分極Ｐｓの向きは反転し、透過状態と
なる。なお、プリチャージ期間終了後、ｎＭＯＳトラン
ジスタＱ１がオフ状態に設定した状態では、チャージ電
圧Ｖchg は駆動に寄与しないので、任意の電位（Ｖｃ）
でよい。
【０２０５】その後、チャージ電圧Ｖchg をＶｐ’に設
定して、ｎＭＯＳトランジスタＱ１をオン状態にするこ
とにより、一方の透明電極５２に電圧Ｖｐ’が印加され
る。これにより、液晶材料５１の両端の電位差が０（Ｖ
ｐ’−Ｖｐ’）となるが、ＦＬＣの状態記憶特性により
透過状態が保持される。また、このとき、外部電界によ
る内部イオンへの影響は最小限になる。
【０２０６】「遮断１」では、プリチャージを行った
後、キャパシタＣS1が放電されるので、一方の透明電極
５２の電位が０となる。このとき、他方の透明電極５４
には、電源５５から電圧Ｖｐ’が印加されているので、
一対の透明電極５２，５４間、すなわち液晶材料５１の
両端には、−Ｖｐ’（０−Ｖｐ’）の電圧が印加さる。
ここで、Ｖｐ’は、ＦＬＣの自発分極Ｐｓの向きを反転
させるのに必要な期間中、−Ｖｐ’が、しきい値電界以
上の電界を生じる電圧Ｖｔｈを保持する値に予め設定さ
れている。これにより、ＦＬＣの自発分極Ｐｓの向きは
反転し、遮断状態となる。
【０２０７】その後、チャージ電圧Ｖchg をＶｐ’に設
定して、ｎＭＯＳトランジスタＱ１をオン状態にするこ
とにより、一方の透明電極５２に電圧Ｖｐ’が印加され
る。これにより、液晶材料５１の両端の電位差が０（Ｖ
ｐ’−Ｖｐ’）となるが、ＦＬＣの状態記憶特性により
遮断状態が保持される。
【０２０８】「遮断２」では、遮断１と同様に、プリチ
ャージを行った後、キャパシタＣS1が放電されるので、
一方の透明電極５２の電位が０となる。このとき、他方
の透明電極５４には、電源５５から電圧Ｖｐ’が印加さ
れているので、一対の透明電極５２，５４間、すなわち
液晶材料５１の両端には、−Ｖｐ’（０−Ｖｐ’）の電
圧が印加され、遮断状態となる。
【０２０９】なお、この「遮断２」においては、時間τ
２’を経過した後、ｎＭＯＳトランジスタＱ２をオフ状
態に切り換えているが、出力側からの電荷の流入がない
場合には、このように、キャパシタＣS1の放電に必要な
時間τ２’を経過した後に、ｎＭＯＳトランジスタＱ２
をオフ状態に切り換えるようにしても構わない。
【０２１０】また、「遮断２」になるときに、液晶材料
５１の両端にプリチャージに必要な電位（Ｖ１’−Ｖ
ｐ’）の電圧が印加されるが、この電圧が印加される時
間がＦＬＣの応答速度（一般に数百マイクロ秒）に対し
て十分に短い時間（１／１０以下程度）であるならば、
光学空間変調素子５０の動作に問題はない。
【０２１１】その後、チャージ電圧Ｖchg をＶｐ’に設
定して、ｎＭＯＳトランジスタＱ１をオン状態にするこ
とにより、一方の透明電極５２に電圧Ｖｐ’が印加され
る。これにより、液晶材料５１の両端の電位差が０（Ｖ
ｐ’−Ｖｐ’）となるが、ＦＬＣの状態記憶特性により
遮断状態が保持される。
【０２１２】なお、この「遮断２」では、駆動能力を高
めるために、チャージ電圧Ｖchg をＶｐ’に設定した
後、ｎＭＯＳトランジスタＱ１をオン状態に保持し、一
方の透明電極５２に電圧Ｖｐ’を印加し続けるようにし
ている。
【０２１３】「透過２」では、「透過１」と同様に、プ
リチャージ駆動法により、一方の透明電極５２に電圧Ｖ
１’が印加される。このとき、他方の透明電極５４に
は、電源５５より、電圧Ｖｐ’が印加され、一対の透明
電極５２，５４間、すなわち液晶材料５１の両端には、
Ｖ１’−Ｖｐ’の電圧が印加される。ここで、Ｖ１’及
びＶｐ’は、ＦＬＣの自発分極Ｐｓの向きを反転させる
のに必要な期間中、Ｖ１’−Ｖｐ’が、しきい値電界以
上の電界を生じる電圧Ｖｔｈを保持する値に予め設定さ
れている。これにより、ＦＬＣの自発分極Ｐｓの向きは
反転し、透過状態となる。
【０２１４】その後、チャージ電圧Ｖchg をＶｐ’に設
定して、ｎＭＯＳトランジスタＱ１をオン状態にするこ
とにより、一方の透明電極５２に電圧Ｖｐ’が印加され
る。これにより、液晶材料５１の両端の電位差が０（Ｖ
ｐ’−Ｖｐ’）となるが、ＦＬＣの状態記憶特性により
透過状態が保持される。
【０２１５】なお、以上は、偏光子と検光子とが、それ
ぞれの偏光方向が互いに直交する関係で設けられた光学
空間変調素子５０について説明したが、偏光子による偏
光方向と検光子による偏光方向とが平行となるように、
これらを設けた場合には、遮断と透過が反転することは
いうまでもない。
【０２１６】２−５．光学空間変調素子の具体的な走査
駆動法 次に、光学空間変調素子の具体的な走査駆動法について
説明する。なお、ここでは、点順次方式による光学空間
変調素子の走査駆動方法と線順次方式による光学空間変
調素子の走査駆動方法について説明し、全面一括書き換
え方式による光学空間変調素子の走査駆動方法について
は、後述する。
【０２１７】光学空間変調素子は、例えば図２１乃至図
２４に示すように、複数の画素を備えた液晶パネルと走
査ドライバとデータドライバとを備え、走査ドライバで
走査線を選択し、データドライバで選択された走査線上
の画素に画素データを書き込む構成とされている。ここ
で、走査ドライバには、一般にシフトレジスタ構造が取
られている。なお、上述したように、画素データの書き
込みは、点順次方式の場合は一画素毎に順次行われ、線
順次方式の場合は一ライン毎に順次行われる。
【０２１８】図２１に示す光学空間変調素子６０におい
ては、液晶パネル６１の一辺に沿って、複数の走査線Ｓ
Ｌを介して液晶パネル６１の備える複数の画素と接続さ
れた一つの走査ドライバ６２が配設されており、液晶パ
ネル６１の走査ドライバ６２が配設された辺と直交する
一辺に沿って、複数のデータ線ＤＬを介して液晶パネル
６１の備える複数の画素と接続された一つのデータドラ
イバ６３が配設されている。
【０２１９】そして、この光学空間変調素子６０は、走
査ドライバ６２によって選択された走査線ＳＬ上の画素
に、データドライバ６３が一方向から画素データを書き
込むようになされている。
【０２２０】図２２に示す光学空間変調素子７０におい
ては、液晶パネル７１が上下２分割されている。そし
て、上側のパネル７１ａの備える各画素には、複数の走
査線ＳＬを介して第１の走査ドライバ７２が接続され、
複数のデータ線ＤＬを介して第１のデータドライバ７３
が接続されている。また、下側のパネル７１ｂの備える
各画素には、複数の走査線ＳＬを介して第２の走査ドラ
イバ７４が接続され、複数のデータ線ＤＬを介して第２
のデータドライバ７５が接続されている。
【０２２１】そして、この光学空間変調素子７０は、上
側のパネル７１ａについては、第１の走査ドライバ７２
によって選択された走査線ＳＬ上の画素に、第１のデー
タドライバ７３が画素データを書き込み、下側のパネル
７１ｂについては、第２の走査ドライバ７４によって選
択された走査線ＳＬ上の画素に、第２のデータドライバ
７５が画素データを書き込むようになされている。
【０２２２】図２３に示す光学空間変調素子８０におい
ては、液晶パネル８１の一辺に沿って、複数の走査線Ｓ
Ｌを介して液晶パネル８１の備える複数の画素と接続さ
れた第１の走査ドライバ８２が配設されており、液晶パ
ネル８１の第１の走査ドライバ８２が配設された辺と平
行な辺に沿って、複数の走査線ＳＬを介して液晶パネル
８１の備える複数の画素と接続された第２の走査ドライ
バ８３が配設されている。また、この光学空間変調素子
８０においては、液晶パネル８１の第１の走査ドライバ
８２が配設された辺と直交する一辺に沿って、複数のデ
ータ線ＤＬを介して液晶パネル８１の備える複数の画素
と接続された第１のデータドライバ８４が配設されてお
り、液晶パネル８１の第１のデータドライバ８４が配設
された辺と平行な辺に沿って、複数のデータ線ＤＬを介
して液晶パネル８１の備える複数の画素と接続された第
２のデータドライバ８５が配設されている。
【０２２３】そして、この光学空間変調素子８０は、第
１及び第２の走査ドライバ８２，８３によって選択され
た走査線ＳＬ上の画素に、第１及び第２のデータドライ
バ８４，８５が両方向から画素データを書き込むように
なされている。
【０２２４】図２４に示す光学空間変調素子９０におい
ては、液晶パネル９１の一辺に沿って、複数の走査線Ｓ
Ｌを介して液晶パネル９１の備える複数の画素と接続さ
れた一つの走査ドライバ９２が配設されている。また、
この光学空間変調素子９０においては、液晶パネル９１
の走査ドライバ９２が配設された辺と直交する一辺に沿
って、複数のデータ線ＤＬを介して液晶パネル９１の備
える複数の画素と接続された第１のデータドライバ９３
が配設されており、液晶パネル９１の第１のデータドラ
イバ９３が配設された辺と平行な辺に沿って、複数のデ
ータ線ＤＬを介して液晶パネル９１の備える複数の画素
と接続された第２のデータドライバ９４が配設されてい
る。
【０２２５】そして、この光学空間変調素子９０は、走
査ドライバ９２によって選択された走査線ＳＬ上の画素
に、第１及び第２のデータドライバ９３，９４が両方向
から画素データを書き込むようになされている。
【０２２６】２−５−１．点順次方式の場合のデータド
ライバの構成 次に、点順次方式により駆動される光学空間変調素子の
備えるデータドライバについて具体的に説明する。
【０２２７】図２５に、点順次方式により駆動される光
学空間変調素子の備えるデータドライバの一構成例を示
す。
【０２２８】この図２５に示すデータドライバ１００
は、プリチャージ駆動法により画素データに応じた信号
を出力する電圧発生回路１０１と、複数のデータ線ＤＬ
のうち電圧発生回路１０１からの信号を供給するデータ
線ＤＬを選択するラインセレクタ１０２とを備えてい
る。
【０２２９】そして、このデータドライバ１００によれ
ば、ラインセレクタ入力信号に応じてラインセレクタ１
０２により選択されたデータ線ＤＬに、電圧発生回路１
０１からの信号が出力される。このように、データドラ
イバ１００は、一つの電圧発生回路１０１から各データ
線ＤＬに画素データに応じた信号を出力するようになさ
れているので、各データ線ＤＬにおける信号のばらつき
が少なく、構成も簡単となる。
【０２３０】図２６に、点順次方式により駆動される光
学空間変調素子の備えるデータドライバの他の構成例を
示す。
【０２３１】この図２６に示すデータドライバ１１０
は、各データ線ＤＬに、プリチャージ駆動法により画素
データに応じた信号を出力する電圧発生回路１１１がそ
れぞれ接続されている。そして、このデータドライバ１
１０は、チャージ電圧Ｖchgや入力信号Ｓin1，Ｓin2を
供給する電圧発生回路１１１をラインセレクタ１１２に
より選択するようになされている。
【０２３２】このデータドライバ１１０によれば、ライ
ンセレクタ入力信号に応じてラインセレクタ１１２によ
り選択された電圧発生回路１１１に、チャージ電圧Ｖch
gや入力信号Ｓin1，Ｓin2が供給される。そして、この
選択された電圧発生回路１１１に接続されたデータ線Ｄ
Ｌに、画素データに応じた信号が出力される。
【０２３３】２−５−２．線順次方式の場合のデータド
ライバの構成 次に、線順次方式により駆動される光学空間変調素子の
備えるデータドライバについて具体的に説明する。
【０２３４】図２７に、線順次方式により駆動される光
学空間変調素子の備えるデータドライバの一構成例を示
す。
【０２３５】この図２７に示すデータドライバ１２０
は、各画素毎に駆動セル１２１が設けられている。これ
ら駆動セル１２１は、それぞれプリチャージ駆動法によ
り画素データに応じた信号を出力する電圧発生回路１２
２と、この電圧発生回路１２２に接続され、この電圧発
生回路１２２の状態を保持するための第１のレジスタ１
２３と、電圧発生回路１２２に供給する次のデータを保
持するための第２のレジスタ１２４と、第１のレジスタ
１２３と第２のレジスタ１２４間に接続され、これら第
１及び第２のレジスタ１２３，１２４間のデータの転送
を司る第１のゲート１２５と、第２のレジスタ１２４に
接続され、データ線ＤＬを介して駆動セル１２１に供給
される画素データの入力を制御する第２のゲート１２６
とを備えている。
【０２３６】第１及び第２のゲート１２５，１２６は、
制御線ＣＬからの制御信号に応じて開閉状態が制御され
る。そして、第１のゲート１２５が開状態となったと
き、第２のレジスタ１２４に保持されたデータが第１の
レジスタ１２３に転送される。また、第２のゲート１２
６が開状態となったとき、データ線ＤＬからの画素デー
タが第２のレジスタ１２４に供給される。
【０２３７】このデータドライバ１２０によれば、デー
タ線ＤＬからの画素データは、第２のゲート１２６を介
して第２のレジスタ１２４に供給され、第２のレジスタ
１２４により保持される。
【０２３８】そして、一走査線分または一駆動単位分の
データが第２のレジスタ１２４に保持されると、第１の
ゲート１２５が開状態とされ、第２のレジスタ１２４に
保持されたデータが、第１のゲート１２５を介して、第
１のレジスタ１２３に転送される。
【０２３９】電圧発生回路１２２は、この第１のレジス
タ１２３に転送されたデータに応じて、プリチャージ駆
動法により、各画素を駆動するための信号を出力する。
そして、電圧発生回路１２２が第１のレジスタ１２３に
転送されたデータに応じて各画素を駆動するための信号
を出力する間に、第２のレジスタ１２４には、第２のゲ
ート１２６を介して、次のデータが供給される。
【０２４０】このデータドライバ１２０は、以上のよう
に動作することにより、線順次駆動を実現している。
【０２４１】図２８に、線順次方式により駆動される光
学空間変調素子の備えるデータドライバの他の構成例を
示す。
【０２４２】この図２８に示すデータドライバ１３０
は、各画素毎に設けられた駆動セル１３１と、これら各
駆動セル１３１に接続された一つの電圧発生回路１３２
とを備えている。
【０２４３】各駆動セル１３１は、電圧発生回路１３２
からのデータを保持する第１及び第２のサンプルホール
ド回路１３３，１３４と、電圧発生回路１３２と第１及
び第２のサンプルホールド回路１３３，１３４との接続
状態を切り換える第１の切り換えスイッチ１３５と、各
画素の電極と第１及び第２のサンプルホールド回路１３
３，１３４との接続状態を切り換える第２の切り換えス
イッチ１３６とを備えている。
【０２４４】第１の切り換えスイッチ１３５は、制御線
ＣＬからの制御信号に応じて電圧発生回路１３２と第１
及び第２のサンプルホールド回路１３３，１３４との接
続状態を切り換える。また、第２の切り換えスイッチ１
３６は、制御線ＣＬからの制御信号に応じて各画素の電
極と第１及び第２のサンプルホールド回路１３３，１３
４との接続状態を切り換える。
【０２４５】このデータドライバ１３０によれば、例え
ば、第１の切り換えスイッチ１３５により電圧発生回路
１３２と第１のサンプルホールド回路１３３とを接続状
態とし、電圧発生回路１３２と第２のサンプルホールド
回路１３４とを非接続状態とすることにより、電圧発生
回路１３２からのデータが第１のサンプルホールド回路
１３３に供給される。このとき、第２の切り換えスイッ
チ１３６により各画素の電極とと第１のサンプルホール
ド回路１３３とを非接続状態とし、各画素の電極と第２
のサンプルホールド回路１３４とを接続状態とすること
により、第１のサンプルホールド回路１３３に電圧発生
回路１３２からのデータが保持される。
【０２４６】第１のサンプルホールド回路１３３に一走
査線分または一駆動単位分のデータが保持された時点
で、第２の切り換えスイッチ１３６を切り換えることに
より、第１のサンプルホールド回路１３３に保持された
一走査線分または一駆動単位分のデータが、各画素の電
極に供給される。このとき、第１の切り換えスイッチ１
３５も同時に切り換えることにより、電圧発生回路１３
２からの次のデータが第２のサンプルホールド回路１３
４に供給され、第２のサンプルホールド回路１３４によ
って保持される。
【０２４７】第２のサンプルホールド回路１３４に一走
査線分または一駆動単位分のデータが保持された時点
で、第２の切り換えスイッチ１３６を切り換えることに
より、第２のサンプルホールド回路１３４に保持された
一走査線分または一駆動単位分のデータが、各画素の電
極に供給される。このとき、第１の切り換えスイッチ１
３５も同時に切り換えることにより、電圧発生回路１３
２からの次のデータが第１のサンプルホールド回路１３
３に供給され、第１のサンプルホールド回路１３３によ
って保持される。
【０２４８】このデータドライバ１３０は、以上のよう
に動作することにより、線順次駆動を実現している。
【０２４９】２−６．全面一括書き換え方式により駆動
される光学空間変調素子 次に、全面一括書き換え方式により駆動される光学空間
変調素子について説明する。全面一括書き換え方式は、
上述したように、各画素にそれぞれメモリを設け、デー
タをこれらメモリに取り込んでおき、一括してデータの
書き込みを行うようにする方式であり、光学空間変調素
子の備える画素数が多くなった場合であっても、適切に
駆動を行うことが可能である。
【０２５０】２−６−１．全面一括書き換え方式により
駆動される光学空間変調素子の構成 全面一括書き換え方式により駆動される反射型の光学空
間変調素子の一部を拡大して、その概略構成を模式的に
示した分解斜視図を図２９（ａ）に示す。また、この光
学空間変調素子の積層構造を模式的に示した断面図を図
２９（ｂ）に示す。
【０２５１】この図２９（ａ）及び図２９（ｂ）に示す
光学空間変調素子１４０は、駆動層１４１と、この駆動
層１４１上に配された反射層１４２と、この反射層１４
２上に配された変調層１４３と、この変調層１４３上に
配された透明電極１４４とを備えている。
【０２５２】駆動層１４１は、透明電極１４４とともに
一対の電極を構成する層である。この駆動層１４１に
は、複数の走査線ＳＬと、複数のデータ線ＤＬと、複数
の制御線ＤＬとが配線されているとともに、走査線ＳＬ
とデータ線ＤＬの各交点に駆動回路１４５が設けられて
いる。ここで、各駆動回路１４５は、それぞれ一画素に
対応している。そして、この光学空間変調素子１４０に
おいては、駆動層１４１に設けられた各駆動回路１４５
毎に、すなわち一画素毎に、変調層１４３に対して電界
を印加することが可能となっている。
【０２５３】反射層１４２は、この光学空間変調素子１
４０内に入射した光を反射させるための層であり、アル
ミニウム等のような高反射率を有する光反射材料からな
る反射パッド１４６が各画素に対応して設けられてい
る。なお、この反射層１４２は、光学空間変調素子１４
０内に入射した光を反射するように構成されていれば良
く、例えば、各画素毎に反射パッド１４６を設けずに、
光学空間変調素子１４０の全面に亘って光を反射するよ
うに構成されていても良い。
【０２５４】変調層１４３は、この光学空間変調素子１
４０内に入射した光を変調するための層であり、反射層
１４２と透明電極１４４間に充填された、例えばＴＮ液
晶やＳＴＮ液晶、ＦＬＣ等の液晶材料等からなる。光学
空間変調素子１４０は、駆動層１４１と透明電極１４４
間に印加される電界により、液晶材料等からなるこの変
調層１４２の状態を変化させることによって、画素毎に
光透過率を制御することが可能となされている。
【０２５５】なお、変調層１４３として、ＴＮ液晶やＳ
ＴＮ液晶、ＦＬＣ等のように配向が必要なものを用いる
場合は、この変調層１４３を挟み込むように一対の配向
膜を設ける。
【０２５６】以上のように構成された光学空間変調素子
１４０は、透明電極１４４を介して入射した光を変調層
１４３によって変調した後、反射層１４２によって反射
する。反射層１４２によって反射された光は、再び変調
層１４２により変調され、反射光として光学空間変調素
子１４０より出射される。このとき、駆動層１４１から
変調層１４３に印加される電界を各画素毎に制御するこ
とにより、変調層１４３の光透過率を各画素毎に変化さ
せることが可能となる。
【０２５７】この光学空間変調素子１４０は、駆動層１
４１の駆動回路１４５により、変調層１４３に同時に電
界を印加し各画素を同時に駆動することで、全面一括書
き換えを実現している。
【０２５８】なお、以上は、反射型の光学空間変調素子
１４０について説明したが、図３０に示すように、光を
変調する変調部１５１と各画素を駆動する駆動回路１５
２とを重なり合わないように平面的に配置することによ
り、透過型の光学空間変調素子１５０を構成することも
できる。
【０２５９】２−６−２．電圧発生回路を備えた光学空
間変調素子の駆動回路の構成 次に、全面一括書き換え方式により駆動される光学空間
変調素子の駆動回路に、上述したプリチャージ駆動法に
より信号を出力する電圧発生回路を適用した例について
具体的に説明する。
【０２６０】この電圧発生回路を適用した駆動回路の回
路図を図３１に示す。この駆動回路１６０は、電圧発生
回路１６１と電極ＰＡＤ１６２と制御回路１６３とを備
えている。
【０２６１】電圧発生回路１６１は、ｎＭＯＳトランジ
スタＮ３，Ｎ４、キャパシタＣ１およびスイッチＳＷ１
により構成されている。そして、この電圧発生回路１６
１の出力ノードＮＤ４に、電極ＰＡＤ１６２が接続され
ている。この電極ＰＡＤ１６２は、電圧発生回路１６１
の出力電圧Ｓoutにより駆動される。
【０２６２】この電圧発生回路１６１において、ｎＭＯ
ＳトランジスタＮ３は第１のレベル設定手段を構成して
いる。この、ｎＭＯＳトランジスタＮ３は、第１の入力
信号であるプリチャージ信号Ｓprに応じてオン／オフ状
態が制御される。そして、このｎＭＯＳトランジスタＮ
３がオン状態に設定されているとき、キャパシタＣ１が
スイッチＳＷ１により選択された電圧により第１のレベ
ルに充電される。
【０２６３】また、この電圧発生回路１６１において、
ｎＭＯＳトランジスタＮ４は第２のレベル設定手段を構
成している。このｎＭＯＳトランジスタＮ４は、制御回
路１６３により発生された第２の入力信号Ｓdsに応じ
て、オン／オフ状態が制御される。そして、このｎＭＯ
ＳトランジスタＮ４がオン状態に保持されているとき、
キャパシタＣ１が放電され、出力ノードＮＤ４の電位が
放電に伴い低下し、第２のレベルに設定される。
【０２６４】制御回路１６３は、電圧発生回路１６１の
ｎＭＯＳトランジスタＮ４のゲートに接続されている。
そして、この制御回路１６３は、走査線ＳＬの制御信
号、データ線ＤＬのデータ、さらに他の制御信号Ｓc の
信号レベルに応じて、第２の入力信号Ｓdsを発生する。
電圧発生回路１６１のｎＭＯＳトランジスタＮ４は、こ
の制御回路１６３により発生された第２の入力信号Ｓds
に応じて、オン／オフ状態が制御される。
【０２６５】図示のように、制御回路１６３は、走査線
ＳＬとデータ線ＤＬに接続され、さらに、外部から他の
制御信号Ｓc を受ける。制御回路１６３は、これらの入
力信号に応じて、所定のレベルを有する信号Ｓdsを発生
し、電圧発生回路１６１のｎＭＯＳトランジスタＮ４の
オン／オフ状態を制御する。
【０２６６】電圧発生回路１６１のｎＭＯＳトランジス
タＮ３は、ゲートがプリチャージ信号Ｓprの入力端子に
接続され、ドレインがスイッチＳＷ１に接続され、ソー
スが出力ノードＮＤ４に接続されている。
【０２６７】また、ｎＭＯＳトランジスタＮ４は、ドレ
インが出力ノードＮＤ４に接続され、ソースが共通電位
ＶSSに接続されている。
【０２６８】キャパシタＣ１は、出力ノードＮＤ４と共
通電位ＶSS間に接続されている。また、電極ＰＡＤ１６
２は出力ノードＮＤ４に接続され、出力信号Ｓout によ
り駆動される。
【０２６９】スイッチＳＷ１は、電源電圧ＶCCまたは電
圧ＶPPの何れかに接続される。このスイッチＳＷ１は、
制御信号Ｓw に応じて電源電圧ＶCCまたは電圧ＶPPの何
れかを選択する。そして、このスイッチＳＷ１により選
択された電圧が、キャパシタＣ１の充電電圧となる。
【０２７０】２−６−３．電圧発生回路を備えた光学空
間変調素子の駆動回路の動作 以下、図３１を参照しつつ、この駆動回路の動作につい
て説明する。
【０２７１】外部からの制御信号Ｓw に応じて、スイッ
チＳＷ１は所定の電圧を選択する。選択された電圧がｎ
ＭＯＳトランジスタＮ３のドレインに印加される。
【０２７２】ここで、まず、プリチャージ信号Ｓprがハ
イレベルに、例えば、電源電圧ＶCCに保持される。これ
によりｎＭＯＳトランジスタＮ３がオン状態に保持さ
れ、スイッチＳＷ１により選択された電圧が出力ノード
ＮＤ４に印加され、キャパシタＣ１が充電される。ｎＭ
ＯＳトランジスタＮ３のオン状態が所定の時間に保持さ
れることにより、キャパシタＣ１はスイッチＳＷ１によ
り選択された電圧Ｖ１にチャージされる。そして、ｎＭ
ＯＳトランジスタＮ３がオフ状態に切り換えられ、出力
ノードＮＤ４の電位Ｖ１がキャパシタＣ１により保持さ
れる。
【０２７３】次に、制御回路１６３により、ハイレベル
の信号Ｓdsが出力されたとき、ｎＭＯＳトランジスタＮ
４がオン状態に保持される。このため、キャパシタＣ１
が放電され、この放電に伴い出力ノードＮＤ４の電位が
低下する。制御回路１６３により、ｎＭＯＳトランジス
タＮ４がオン状態に保持されている時間を制御すること
により、出力ノードＮＤ４の電位を所定のレベルに設定
することができる。出力ノードＮＤ４からの出力信号Ｓ
out は駆動電圧として電極ＰＡＤ１６２に印加される。
【０２７４】なお、以上の電圧発生回路１６１において
は、キャパシタＣ１を充電（チャージ）させるトランジ
スタとキャパシタＣ１を放電（ディスチャージ）させる
トランジスタとがともにｎＭＯＳトランジスタにより構
成されているが、本発明は、これに限定されるものでは
なく、例えば、チャージまたディスチャージ用トランジ
スタをともにｐＭＯＳトランジスタにより構成するよう
にしてもよい。さらに、ＭＯＳトランジスタのみに限定
されることなく、例えば、バイポーラトランジスタによ
り、キャパシタＣ１のチャージまたはディスチャージを
制御することもできる。
【０２７５】また、この電圧発生回路１６１において、
キャパシタＣ１は出力ノードＮＤ４の電位を安定的に保
持するためのものであるが、電位変動の可能性が少ない
場合は、このキャパシタＣ１を出力ノードＮＤ４と、共
通電位ＶSSや電源電圧ＶCC、電圧ＶPP等との間に存在す
る寄生容量よりなるようにしてもよい。また、インピー
ダンスの高い抵抗やトランジスタ等を出力ノードＮＤ４
と電源電圧ＶCCまたは電圧ＶPPとの間に接続し、出力ノ
ードＮＤ４の電位を保持するようにしてもよい。
【０２７６】２−６−４．制御回路の構成 次に、この駆動回路の備える制御回路の具体的な構成に
ついて説明する。
【０２７７】図３２は、制御回路１６３を備えた駆動回
路１６０のブロック図である。図示のように、制御回路
１６３は、第１のメモリ１６４、転送ゲート１６５およ
び第２のメモリ１６６により構成されている。
【０２７８】第１のメモリ１６４は、走査線ＳＬｊ（ｊ
＝１，２，…，ｎ）およびデータ線ＤＬｉ（ｉ＝１，
２，…，ｍ）に接続されている。なお、ここで、データ
線ＤＬｉには、例えば、画像信号に応じた画素データが
入力される。また、走査線ＳＬｊには、第１のメモリ１
６４の備えるトランジスタのオン／オフ状態を制御する
ための制御信号が入力される。
【０２７９】第１のメモリ１６４は、走査線ＳＬｊから
の制御信号に応じて、データ線ＤＬｉからの画素データ
を保持する。
【０２８０】転送ゲート１６５は、第１のメモリ１６４
と第２のメモリ１６６との間に接続されている。また、
転送ゲート１６５には、制御線ＣＬが接続されている。
なお、ここで、制御線ＣＬには、転送ゲート１６５の開
閉状態を制御するための制御信号が入力される。
【０２８１】転送ゲート１６５は、制御線ＣＬからの制
御信号に応じて、第１のメモリ１６４に保持された画素
データを第２のメモリ１６６に転送する。
【０２８２】第２のメモリ１６６は、転送ゲート１６５
を介して第１のメモリ１６４より転送されてきた画素デ
ータを保持し、この画素データに応じた信号ＭＢｉを電
圧発生回路１６１に出力する。ここで、信号ＭＢｉは、
先に図３１にて示した電圧発生回路１６１のｎＭＯＳト
ランジスタＮ４のオン／オフ状態を制御するための信号
Ｓdsに相当する。
【０２８３】駆動回路１６０においては、制御回路１６
３からの信号ＭＢｉに応じて電圧発生回路１６１のキャ
パシタＣ１の放電動作が制御される。これにより、電圧
発生回路１６１が、電源電圧と共通電位間の任意のレベ
ルを持つ出力信号Ｓout を電極ＰＡＤ１６２に供給す
る。即ち、駆動回路１６０においては、ｎＭＯＳトラン
ジスタＮ４のオン／オフ状態を制御することが可能とな
る程度の小振幅の信号が制御回路１６３から電圧発生回
路１６１に供給されることにより、電極ＰＡＤ１６２が
駆動される。
【０２８４】２−６−５．駆動回路の動作 次に、以上のような制御回路を備えた駆動回路の動作に
ついて、具体的に説明する。
【０２８５】以上説明した駆動回路を各画素毎に配置し
て、光学空間変調素子を構成する。行列状に配置された
複数の画素のうち同じ行に配置されている画素が、一本
のデータ線ＤＬｉに接続され、当該データ線ＤＬｉによ
り画素データが供給される。また、同じ列に配置されて
いる画素が一本の走査線ＳＬｊに接続され、走査線ＳＬ
ｊに印加されている制御信号に応じて、画素データの書
き込み時間が制御される。これにより、各画素において
変調層が所定のタイミングで画素データに応じた状態に
変化する。
【０２８６】図３３は、上述した駆動回路により光学空
間変調素子を駆動する際の一動作例を示す波形図であ
る。以下、図３３を参照しつつ、この駆動回路の動作を
説明する。
【０２８７】なお、図３３の波形図においては、一本の
データ線ＤＬｉおよびそれに接続されているｎ個の画素
の備える駆動回路の動作のみを示している。実際の光学
空間変調素子においては、複数本のデータ線が並列に配
線され、各データ線にそれぞれ異なる画素データが入力
され、それぞれのデータ線に接続されている画素が、入
力された画素データに応じて制御され、すべての画素に
より一枚の画像が表示される。このため、各データ線に
入力される画素データが異なる点を除けば、ほぼ同じ動
作を行うので、ここで、一般性を失わずに、データ線Ｄ
Ｌｉに接続された画素の備える駆動回路を例に、その動
作を説明する。
【０２８８】図３３に示すように、表示すべき画像信号
に応じて、画素データＤ１，Ｄ２，…，Ｄｎが生成さ
れ、所定のタイミングでデータ線ＤＬｉに印加される。
各画素データが確定したとき、走査線ＳＬ１，ＳＬ２，
…，ＳＬｎに制御信号、例えば、ハイレベルのパルス信
号が印加され、これに応じてデータ線ＤＬｉの画素デー
タＤ１，Ｄ２，…，Ｄｎがそれぞれデータ線ＤＬｉに接
続されている各画素の備える駆動回路の制御回路に設け
られた第１のメモリに保持される。ここで、画素データ
を第１のメモリに保持させる動作を書き込みという。
【０２８９】図示のように、データ線ＤＬｉに第１の画
素データＤ１が確定したとき、走査線ＳＬ１にハイレベ
ルのパルスが印加され、画素データＤ１が第１の画素の
第１のメモリに書き込まれる。これにより、第１の画素
の第１のメモリからは、第１の画素データＤ１に応じた
信号ＭＡ１が出力される状態となる。
【０２９０】同様に、データ線ＤＬｉに第２の画素デー
タＤ２が確定したとき、走査線ＳＬ２にハイレベルのパ
ルスが印加され、画素データＤ２が第２の画素の第１の
メモリに書き込まれる。これにより、第２の画素の第１
のメモリからは、第２の画素データＤ２に応じた信号Ｍ
Ａ２が出力される状態となる。
【０２９１】この動作が最後の画素データＤｎまで繰り
返して行われる結果、データ線ＤＬｉに接続されている
各画素の第１のメモリに、それぞれ画素データＤ１，Ｄ
２，…，Ｄｎが書き込まれる。これにより、各画素の第
１のメモリからは、画素データＤ１，Ｄ２，…，Ｄｎに
応じた信号ＭＡ１，ＭＡ２，…，ＭＡｎが出力される状
態となる。
【０２９２】各画素への画素データＤ１，Ｄ２，…，Ｄ
ｎの書き込みが終了した後、図示のように、制御線ＣＬ
にハイレベルのパルス信号が印加される。これに応じ
て、各画素の備える駆動回路の制御回路に設けられた転
送ゲートが、パルスの幅により設定された期間だけオン
状態に保持される。これにより、各画素の第１のメモリ
から出力される信号ＭＡ１，ＭＡ２，…，ＭＡｎが転送
ゲートを介して第２のメモリに供給され、第１のメモリ
に保持されている画素データが、第２のメモリにそれぞ
れ転送される。ここで、この動作を転送動作という。
【０２９３】この転送動作により、各画素の第２のメモ
リから、書き込まれた画素データに応じた信号ＭＢ１，
ＭＢ２，…，ＭＢｎが出力される。なお、転送動作が行
われるまでは、各画素の第２のメモリには、前回に第１
のメモリから転送された画素データが保持されている。
【０２９４】転送動作が行われているとき、即ち、制御
信号線ＣＬにハイレベルのパルス信号が印加されている
ときは、各画素においては、画素データが不確定であ
り、画像信号のみだれが生じやすくなる。このため、転
送動作中には、光学空間変調素子には、光が入射しない
状態、すなわち画像を表示しない状態に設定される。
【０２９５】そして、光学空間変調素子は、各画素の備
える駆動回路の転送動作が終了し、各画素の画素データ
が確定された後、光が入射される状態、すなわち画像表
示状態に設定される。
【０２９６】２−６−６．制御回路の他の構成例 次に、駆動回路の備える制御回路の他の構成例について
説明する。
【０２９７】図３４は、他の制御回路１７１を備えた駆
動回路１７０のブロック図である。図示のように、制御
回路１７１は、第１のメモリ１７２、第１のゲート１７
３、第２のメモリ１７４および第２のゲート１７５によ
り構成されている。
【０２９８】第１のメモリ１７２は、走査線ＳＬおよび
データ線ＤＬに接続されている。なお、ここで、データ
線ＤＬには、例えば、画像信号に応じた画素データが入
力される。また、走査線ＳＬには、第１のメモリ１７２
の備えるトランジスタのオン／オフ状態を制御するため
の制御信号が入力される。
【０２９９】第１のメモリ１７２は、走査線ＳＬからの
制御信号に応じて、データ線ＤＬからの画素データを保
持する。
【０３００】第１のゲート１７３は、第１のメモリ１７
２と第２のメモリ１７４との間に接続されている。ま
た、第１のゲート１７３には、制御線ＣＬが接続されて
いる。なお、ここで、制御線ＣＬには、第１のゲート１
７３の開閉状態を制御するための制御信号が入力され
る。
【０３０１】第１のゲート１７３は、制御線ＣＬからの
制御信号に応じて、第１のメモリ１７２に保持された画
素データを第２のメモリ１７４に転送する。
【０３０２】第２のメモリ１７４は、第１のゲート１７
３を介して第１のメモリ１７２より転送されてきた画素
データを保持する。
【０３０３】第２のゲート１７５は、第２のメモリ１７
４と電圧発生回路１６１との間に接続されている。ま
た、第２のゲート１７５には、制御線ＣＬが接続されて
いる。なお、ここで、制御線ＣＬには、第２のゲート１
７５の開閉状態を制御するための制御信号が入力され
る。
【０３０４】この制御回路１７１においては、第２のゲ
ート１７５が、制御線ＣＬからの制御信号に応じて開状
態とされることにより、第２のメモリ１７４に保持され
た画素データに応じた信号が電圧発生回路１６１に出力
される。ここで、第２のメモリ１７４から第２のゲート
１７５を介して電圧発生回路１６１に出力される信号
は、先に図３１にて示した電圧発生回路１６１のｎＭＯ
ＳトランジスタＮ４のオン／オフ状態を制御するための
信号Ｓdsに相当する。
【０３０５】この駆動回路１７０においては、先に図３
２にて示した駆動回路１６０と同様に、制御回路１７１
からの信号に応じて電圧発生回路１６１のキャパシタＣ
１の放電動作が制御される。これにより、電圧発生回路
１６１が、電源電圧と共通電位間の任意のレベルを持つ
出力信号Ｓout を電極ＰＡＤ１６２に供給する。即ち、
この駆動回路においては、ｎＭＯＳトランジスタＮ４の
オン／オフ状態を制御することが可能となる程度の小振
幅の信号が制御回路１７１から電圧発生回路１６１に供
給されることにより、電極ＰＡＤ１６２が駆動される。
【０３０６】２−６−７．駆動回路の動作 次に、以上のような制御回路を備えた駆動回路の動作に
ついて、具体的に説明する。
【０３０７】以上説明した駆動回路を各画素毎に配置し
て、光学空間変調素子を構成する。行列状に配置された
複数の画素のうち同じ行に配置されている画素が、一本
のデータ線ＤＬに接続され、当該データ線ＤＬにより画
素データが供給される。また、同じ列に配置されている
画素が一本の走査線ＳＬに接続され、走査線ＳＬに印加
されている制御信号に応じて、画素データの書き込み時
間が制御される。これにより、各画素において変調層が
所定のタイミングで画素データに応じた状態に変化す
る。
【０３０８】以上のように構成された光学空間変調素子
の駆動タイミングチャートを図３５乃至図３９に示す。
なお、図３６は図３５における（Ａ）部を拡大して示す
図であり、図３７は図３５における（Ｂ）部を拡大して
示す図であり、図３８は図３５における（Ｃ）部を拡大
して示す図であり、図３９は図３５における（Ｄ）部を
拡大して示す図である。以下、図３５乃至図３９を参照
しつつ、上述した駆動回路の動作を説明する。
【０３０９】なお、図３５乃至図３９の駆動タイミング
チャートにおいては、複数の画素のうちデータ線ｍおよ
び走査線ｎ近傍の画素領域についてのみ示しているが、
この画素領域と同様の駆動を全画素について行えば適切
な駆動が行えることになる。
【０３１０】この駆動回路による駆動の大きな流れとし
ては、まず、第１のメモリに画素データが書き込まれ
る。次に、第１のメモリから第２のメモリに画素データ
が転送される。そして最後に各画素が一括して駆動され
る。
【０３１１】以下、この駆動回路による駆動を詳細に説
明する。
【０３１２】図３６に示すように、表示すべき画像信号
に応じて、画素データＤ（ｍ−１，１），…，Ｄ（ｍ−
１，ｎ−１），Ｄ（ｍ−１，ｎ），Ｄ（ｍ−１，ｎ＋
１），…，Ｄ（ｍ−１，ｙ）が生成され、所定のタイミ
ングでデータ線ｍ−１に印加される。同様に、表示すべ
き画像信号に応じて、画素データＤ（ｍ，１），…，Ｄ
（ｍ，ｎ−１），Ｄ（ｍ，ｎ），Ｄ（ｍ，ｎ＋１），
…，Ｄ（ｍ，ｙ）が生成され、所定のタイミングでデー
タ線ｍに印加される。同様に、表示すべき画像信号に応
じて、画素データＤ（ｍ＋１，１），…，Ｄ（ｍ＋１，
ｎ−１），Ｄ（ｍ＋１，ｎ），Ｄ（ｍ＋１，ｎ＋１），
…，Ｄ（ｍ＋１，ｙ）が生成され、所定のタイミングで
データ線ｍ＋１に印加される。
【０３１３】データ線ｍ−１の画素データＤ（ｍ−１，
ｎ−１），Ｄ（ｍ−１，ｎ），Ｄ（ｍ−１，ｎ＋１）が
それぞれ確定し、データ線ｍの画素データＤ（ｍ，ｎ−
１），Ｄ（ｍ，ｎ），Ｄ（ｍ，ｎ＋１）がそれぞれ確定
し、データ線ｍ＋１の画素データＤ（ｍ＋１，ｎ−
１），Ｄ（ｍ＋１，ｎ），Ｄ（ｍ＋１，ｎ＋１）がそれ
ぞれ確定すると、走査線ｎ−１，ｎ，ｎ＋１に制御信
号、例えば、ハイレベルのパルス信号が順次印加され
る。
【０３１４】これにより、画素データＤ（ｍ−１，ｎ−
１）が画素（ｍ−１，ｎ−１）の第１のメモリに書き込
まれ、画素データＤ（ｍ−１，ｎ）が画素（ｍ−１，
ｎ）の第１のメモリに書き込まれ、画素データＤ（ｍ−
１，ｎ＋１）が画素（ｍ−１，ｎ＋１）の第１のメモリ
に書き込まれる。また、画素データＤ（ｍ，ｎ−１）が
画素（ｍ，ｎ−１）の第１のメモリに書き込まれ、画素
データＤ（ｍ，ｎ）が画素（ｍ，ｎ）の第１のメモリに
書き込まれ、画素データＤ（ｍ，ｎ＋１）が画素（ｍ，
ｎ＋１）の第１のメモリに書き込まれる。また、画素デ
ータＤ（ｍ＋１，ｎ−１）が画素（ｍ＋１，ｎ−１）の
第１のメモリに書き込まれ、画素データＤ（ｍ＋１，
ｎ）が画素（ｍ＋１，ｎ）の第１のメモリに書き込ま
れ、画素データＤ（ｍ＋１，ｎ＋１）が画素（ｍ＋１，
ｎ＋１）の第１のメモリに書き込まれる。
【０３１５】以上の動作が全画素について行われること
により、各画素の備える第１のメモリに、データ線から
の画素データが書き込まれる。
【０３１６】なお、図３７に示すように、各画素の備え
る第１のメモリにデータ線からの画素データを書き込ん
でいるとき、各画素の備える第２のメモリには、前の画
素データが保持されている。そして、制御線からの制御
信号により各画素の備える第２のゲートがオン状態に設
定されて、ＦＬＣが前の画素データに応じた信号により
駆動される。
【０３１７】次に、図３８に示すように、各画素の備え
る第１のメモリへの画素データの書き込みが終了する
と、制御線ＣＬにハイレベルのパルス信号が印加され
る。これに応じて、各画素の備える第１のゲートが、パ
ルスの幅により設定された期間だけオン状態に保持され
る。これにより、図３９に示すように、各画素の備える
第１のメモリに保持されている画素データが、第１のゲ
ートを介して第２のメモリにそれぞれ転送され、この第
２のメモリにより保持される。
【０３１８】次に、図３８に示すように、各画素の備え
る第２のメモリへの画素データの転送が終了すると、制
御線からの制御信号により、第１のゲートがオフ状態に
設定される。
【０３１９】そして、第１のゲートがオフ状態に設定さ
れてから、所定の期間τｐｃ経過後、制御線からの制御
信号により各画素の備える第２のゲートがオン状態に設
定されて、図３９に示すように、各画素の備えるＦＬＣ
が第２のメモリに保持されている画素データに応じた信
号により一斉に駆動される。
【０３２０】なお、以上は、第１のゲートがオフ状態に
設定されてから、所定の期間τｐｃ経過後に第２のゲー
トがオン状態に設定される例について説明したが、状態
遷移を無視できる場合は、τｐｃ＝０、すなわち第１の
ゲートをオフ状態に設定すると同時に第２のゲートをオ
ン状態に設定するようにしてもよい。また、この期間τ
ｐｃを上述した電圧発生回路によるプリチャージ期間に
充てるようにしてもよい。
【０３２１】また、第１のゲートがオフ状態に設定され
ると、図３８に示すように、次に表示すべき画像信号に
応じた画素データが生成され、所定のタイミングでデー
タ線に印加される。そして、データ線に印加された各画
素データが順次第１のメモリに書き込まれる。
【０３２２】以上のような動作が繰り返し行われること
により、各画素の備えるＦＬＣが、画素データに応じて
駆動され光変調特性を順次変化させる。
【０３２３】なお、以上の説明においては、駆動回路に
より駆動される変調層をＦＬＣにより構成し、駆動階調
として２値をとる光学空間変調素子を例に説明したが、
変調層として、例えば、ＴＮ液晶やＳＴＮ液晶等の他の
材料をを用いた場合、駆動階調としてさらに多値を取る
ようにした場合であっても、同様の構成の駆動回路で駆
動が可能である。
【０３２４】２−６−８．駆動回路により駆動される光
学空間変調素子 次に、上述したように制御回路に２つのメモリを備え、
全面一括書き換え方式により駆動を行うことが可能とさ
れた駆動回路を備える光学空間変調素子について、さら
に詳細に説明する。
【０３２５】この光学空間変調素子の一画素に相当する
部分の回路図を図４０に示すとともに、この光学空間変
調素子の走査線ｍ近傍及びデータ線ｎ近傍における駆動
層の構造の模式図を図４１に示す。
【０３２６】この光学空間変調素子１８０は、図４０に
示すように、各画素毎に、電圧発生回路１６１と制御回
路１６３と電極ＰＡＤ１６２とを有する駆動回路１６０
と、対向電極１８１と、この対向電極１８１に所定の電
圧を印加する電源１８２とを備えている。そして、電極
ＰＡＤ１６２と対向電極１８１間にはＦＬＣ１８３が挟
み込まれている。
【０３２７】この光学空間変調素子１８０において、制
御回路１６３は、第１のメモリ１８４及び第２のメモリ
１８５を備えている。
【０３２８】第１のメモリ１８４は、ＤＲＡＭタイプの
メモリセルにより構成され、一つのｎＭＯＳトランジス
タ１８６と一つのキャパシタ１８７とを備えている。ｎ
ＭＯＳトランジスタ１８６は、ゲートが走査線ＳＬに接
続されており、ドレインがデータ線ＤＬに接続されてお
り、ソースがキャパシタ１８７に接続されている。
【０３２９】また、第２のメモリ１８５は、第１のメモ
リ１８４と同様に、ＤＲＡＭタイプのメモリセルにより
構成され、一つのｎＭＯＳトランジスタ１８８と一つの
キャパシタ１８９とを備えている。ｎＭＯＳトランジス
タ１８８は、ゲートが第１の制御線ＣＬ１に接続されて
おり、ドレインが第１のメモリ１８４のキャパシタ１８
７に接続されており、ソースがキャパシタ１８９に接続
されている。なお、この第２のメモリ１８５のｎＭＯＳ
トランジスタ１８８は、第１の制御線ＣＬ１より供給さ
れる制御信号に応じて第１のメモリ１８４に保持された
データを第２のメモリ１８５に転送する転送ゲートを構
成している。
【０３３０】また、第２のメモリ１８５のキャパシタ１
８７と共通電位との間には、第２のメモリ１１８５のキ
ャパシタ１８７の放電動作を制御するｎＭＯＳトランジ
スタ１９０が設けられている。このｎＭＯＳトランジス
タ１９０は、ゲートが第２の制御線ＣＬ２に接続されて
おり、ドレインが第２のメモリ１８５のキャパシタ１８
７に接続されており、ソースが共通電位に接続されてい
る。このｎＭＯＳトランジスタ１９０は、第２の制御線
ＣＬ２より供給される制御信号によりオン／オフ状態が
制御され、オン状態に設定されたときに、第２のメモリ
１８５のキャパシタ１８７を放電し、第２のメモリ１８
５のキャパシタ１８７に保持されたデータをリセットす
るようになされている。
【０３３１】電圧発生回路１６１は、先に図２（ａ）で
示したように、二つのｎＭＯＳトランジスタＱ１，Ｑ２
とキャパシタＣS1により構成されている。この電圧発生
回路において、ｎＭＯＳトランジスタＱ１は第１のレベ
ル設定手段を構成し、ｎＭＯＳトランジスタＱ２は第２
のレベル設定手段を構成している。
【０３３２】図示のように、ｎＭＯＳトランジスタＱ１
のゲートには入力信号Ｓin1 が印加され、ｎＭＯＳトラ
ンジスタＱ２のゲートには入力信号Ｓin2 が印加されて
いる。
【０３３３】また、ｎＭＯＳトランジスタＱ１のドレイ
ンはチャージ電圧Ｖchg に接続され、ソースはｎＭＯＳ
トランジスタＱ２のドレインに接続され、その接続点は
出力ノードＮＤ２を形成している。また、ｎＭＯＳトラ
ンジスタＱ２のソースは共通電位ＶSSに接続されてい
る。
【０３３４】そして、キャパシタＣs1は、出力ノードＮ
Ｄ２と共通電位ＶSSとの間に接続されている。
【０３３５】電極ＰＡＤ１６２は、電圧発生回路１６１
の出力ノードＮＤ２に接続されている。また、対向電極
１８１は、電源１８２に接続されている。そして、電極
ＰＡＤ１６２と対向電極１８１間にＦＬＣ１８３が挟み
込まれている。
【０３３６】以上のように構成された光学空間変調素子
１８０の駆動タイミングチャートを図４２乃至図４６に
示す。なお、図４３は図４２における（Ａ）部を拡大し
て示す図であり、図４４は図４２における（Ｂ）部を拡
大して示す図であり、図４５は図４２における（Ｃ）部
を拡大して示す図であり、図４６は図４２における
（Ｄ）部を拡大して示す図である。以下、図４２乃至図
４６を参照しつつ、この光学空間変調素子１８０の動作
を説明する。
【０３３７】なお、図４２乃至図４６の駆動タイミング
チャートにおいては、複数の画素のうちデータ線ｍおよ
び走査線ｎ近傍の画素領域についてのみ示しているが、
この画素領域と同様の駆動を全画素について行えば適切
な駆動が行えることになる。
【０３３８】この光学空間変調素子１８０の動作の大き
な流れとしては、まず、制御回路１６３の第１のメモリ
１８４に画素データが書き込まれる。次に、ｎＭＯＳト
ランジスタ１９０がＯＮ状態に設定され、制御回路１６
３の第２のメモリ１８５に保持されていたデータがリセ
ットされるとともに、電圧発生回路１６１のｎＭＯＳト
ランジスタＱ２がオフ状態に設定される。このとき、電
圧発生回路１６１により、上述したプリチャージが行わ
れる。
【０３３９】次に、制御回路１６３の第１のメモリ１８
４から制御回路１６３の第２のメモリ１８５に画素デー
タが転送され、画素データに応じて各画素が一括して駆
動される。
【０３４０】以下、この光学空間変調素子１８０の動作
を詳細に説明する。
【０３４１】図４３に示すように、表示すべき画像信号
に応じて、画素データＤ（ｎ，１），…，Ｄ（ｎ，ｍ−
１），Ｄ（ｎ，ｍ），Ｄ（ｎ，ｍ＋１），…，が生成さ
れ、所定のタイミングでデータ線ｎに印加される。同様
に、表示すべき画像信号に応じて、画素データＤ（ｎ＋
１，１），…，Ｄ（ｎ＋１，ｍ−１），Ｄ（ｎ＋１，
ｍ），Ｄ（ｎ＋１，ｍ＋１），…，が生成され、所定の
タイミングでデータ線ｎ＋１に印加される。
【０３４２】データ線ｎの画素データＤ（ｎ，ｍ−
１），Ｄ（ｎ，ｍ），Ｄ（ｎ，ｍ＋１）がそれぞれ確定
し、データ線ｎ＋１の画素データＤ（ｎ＋１，ｍ−
１），Ｄ（ｎ＋１，ｍ），Ｄ（ｎ＋１，ｍ＋１）がそれ
ぞれ確定したとき、走査線ｍ−１，ｍ，ｍ＋１に制御信
号、例えば、ハイレベルのパルス信号が順次印加され
る。
【０３４３】これにより、画素データＤ（ｎ，ｍ−１）
が画素（ｎ，ｍ−１）の第１のメモリ１８４に書き込ま
れ、画素データＤ（ｎ，ｍ）が画素（ｎ，ｍ）の第１の
メモリ１８４に書き込まれ、画素データＤ（ｎ，ｍ＋
１）が画素（ｎ，ｍ＋１）の第１のメモリ１８４に書き
込まれる。また、画素データＤ（ｎ＋１，ｍ−１）が画
素（ｎ＋１，ｍ−１）の第１のメモリ１８４に書き込ま
れ、画素データＤ（ｎ＋１，ｍ）が画素（ｎ＋１，ｍ）
の第１のメモリ１８４に書き込まれ、画素データＤ（ｎ
＋１，ｍ＋１）が画素（ｎ＋１，ｍ＋１）の第１のメモ
リ１８４に書き込まれる。
【０３４４】以上の動作が全画素について行われること
により、各画素の備える第１のメモリ１８４に、データ
線からの画素データが書き込まれる。なお、第１のメモ
リ１８４には、データ線からの新たな画素データが書き
込まれるまでは、前回の画素データが書き込まれてい
る。また、図示しないが、第１のメモリ１８４にデータ
線からの画素データを書き込んでいるとき、第２のメモ
リ１８５には、前の画素データが保持されている。そし
て、図４４に示すように、電極ＰＡＤ１６２には、前の
画素データに応じた電圧が印加されている。
【０３４５】すなわち、画素データがハイレベルのとき
は、電圧発生回路１６１のｎＭＯＳトランジスタＱ２が
オン状態となり、キャパシタＣｓ１が放電されて、出力
ノードＮＤ２のレベルは共通電位のレベルとなる。ま
た、画素データがローレベルのときは、電圧発生回路１
６１のｎＭＯＳトランジスタＱ２がオフ状態となるの
で、電極ＰＡＤ１６２にはチャージ電圧Ｖｃｈｇと同レ
ベルの電圧が印加される。
【０３４６】そして、電極ＰＡＤ１６２と対向電極１８
１との電位差ＶｆｌｃによりＦＬＣ１８３が駆動され
る。
【０３４７】第１のメモリ１８４への画素データの書き
込みが終了すると、図４６に示すように、第２の制御線
ＣＬ２にハイレベルのパルス信号が印加される。これに
応じて、ｎＭＯＳトランジスタ１９０がパルスの幅によ
り設定された期間だけオン状態に保持される。これによ
り、第２のメモリ１８５のキャパシタ１８９が放電さ
れ、電圧発生回路１６１のｎＭＯＳトランジスタＱ２が
オフ状態に設定される。
【０３４８】これと同時に、チャージ電圧Ｖｃｈｇが所
定の電圧に設定され、入力信号Ｓｉｎ１がハイレベルに
設定される。これにより、電圧発生回路１６１のｎＭＯ
ＳトランジスタＱ１がオン状態に設定され、プリチャー
ジが行われる。なお、プリチャージを行う期間をＦＬＣ
の応答速度よりも十分に短くすれば、チャージ電圧にＦ
ＬＣが応答してしまうことはない。
【０３４９】プリチャージが終了すると、次に、第１の
制御線ＣＬ１にハイレベルのパルス信号が印加される。
これに応じて、転送ゲートを構成する第２のメモリ１８
５のｎＭＯＳトランジスタ１８８がオン状態に設定さ
れ、第１のメモリ１８４に保持されていた画素データが
第２のメモリ１８５に転送される。
【０３５０】そして、電圧発生回路１６１は、第２のメ
モリ１８５に転送された画素データに応じた電圧を電極
ＰＡＤ１６２に印加する。すなわち、第２のメモリ１８
５に転送された画素データがハイレベルのときは、電圧
発生回路１６１のｎＭＯＳトランジスタＱ２がオン状態
となり、キャパシタＣｓ１が放電される。したがって、
電圧発生回路１６１の出力ノードＮＤ２のレベルは共通
電位のレベルとなり、電極ＰＡＤ１６２には、共通電位
のレベルの電圧が印加される。
【０３５１】また、第２のメモリ１８５に転送された画
素データがローレベルのときは、電圧発生回路１６１の
ｎＭＯＳトランジスタＱ２がオフ状態となるので、電極
ＰＡＤ１６２にはチャージ電圧Ｖｃｈｇと同レベルの電
圧が印加される。
【０３５２】そして、電極ＰＡＤ１６２と対向電極１８
１との電位差ＶｆｌｃによりＦＬＣ１８３が駆動され
る。
【０３５３】第１のメモリ１８４に保持されていた画素
データが第２のメモリ１８５に転送されると、図４５に
示すように、次に表示すべき画像信号に応じて、新たに
画素データが生成され、所定のタイミングでデータ線に
印加される。データ線の画素データがそれぞれ確定した
とき、走査線に制御信号が順次印加され、これに応じて
次に表示すべき画像信号に応じた画素データが各画素の
第１のメモリ１８４に書き込まれる。
【０３５４】以上のような動作が繰り返し行われること
により、各画素の備えるＦＬＣが、画素データに応じて
駆動され光変調特性を順次変化させる。
【０３５５】なお、以上の説明においては、駆動回路に
より駆動される変調層をＦＬＣにより構成し、駆動階調
として２値をとる光学空間変調素子を例に説明したが、
変調層として、例えば、ＴＮ液晶やＳＴＮ液晶等の他の
材料をを用いた場合、駆動階調としてさらに多値を取る
ようにした場合であっても、同様の構成の駆動回路で駆
動が可能である。
【０３５６】２−６−９．光学空間変調素子の動作の他
の例 次に、ＦＬＣの状態が安定した後に、イオンの偏りを防
ぐために、印加電圧を０Ｖに設定するようにした光学空
間変調素子１８０の動作について、図４７乃至図５１を
参照して説明する。この光学空間変調素子１８０は、Ｆ
ＬＣ１８３の状態記憶特性を利用することにより、印加
電圧を０Ｖに設定した後もＦＬＣ１８３が以前の状態を
保持するようになされている。
【０３５７】光学空間変調素子１８０の構成としては、
先に図４０にて示したものと同様であり、制御回路１６
３が第１のメモリ１８４と第２のメモリ１８５とを備え
ている。
【０３５８】この光学空間変調素子１８０の動作の大き
な流れとしては、まず、制御回路１６３の第１のメモリ
１８４に画素データが書き込まれる。次に、ｎＭＯＳト
ランジスタ１９０がＯＮ状態に設定され、制御回路１６
３の第２のメモリ１８５に保持されていたデータがリセ
ットされるとともに、電圧発生回路１６１のｎＭＯＳト
ランジスタＱ２がオフ状態に設定される。このとき、電
圧発生回路１６１により、上述したプリチャージが行わ
れる。
【０３５９】次に、制御回路１６３の第１のメモリ１８
４から制御回路１６３の第２のメモリ１８５に画素デー
タが転送され、画素データに応じて各画素が一括して駆
動される。そして、最後に、電極ＰＡＤ１６２の電位を
対向電極１８１の電位と同電位にするための補助容量が
充電される。
【０３６０】以下、この光学空間変調素子１８０の動作
を詳細に説明する。
【０３６１】図４８に示すように、表示すべき画像信号
に応じて、画素データＤ（ｎ，１），…，Ｄ（ｎ，ｍ−
１），Ｄ（ｎ，ｍ），Ｄ（ｎ，ｍ＋１），…，が生成さ
れ、所定のタイミングでデータ線ｎに印加される。同様
に、表示すべき画像信号に応じて、画素データＤ（ｎ＋
１，１），…，Ｄ（ｎ＋１，ｍ−１），Ｄ（ｎ＋１，
ｍ），Ｄ（ｎ＋１，ｍ＋１），…，が生成され、所定の
タイミングでデータ線ｎ＋１に印加される。
【０３６２】データ線ｎの画素データＤ（ｎ，ｍ−
１），Ｄ（ｎ，ｍ），Ｄ（ｎ，ｍ＋１）がそれぞれ確定
し、データ線ｎ＋１の画素データＤ（ｎ＋１，ｍ−
１），Ｄ（ｎ＋１，ｍ），Ｄ（ｎ＋１，ｍ＋１）がそれ
ぞれ確定したとき、走査線ｍ−１，ｍ，ｍ＋１に制御信
号、例えば、ハイレベルのパルス信号が順次印加され
る。
【０３６３】これにより、画素データＤ（ｎ，ｍ−１）
が画素（ｎ，ｍ−１）の第１のメモリ１８４に書き込ま
れ、画素データＤ（ｎ，ｍ）が画素（ｎ，ｍ）の第１の
メモリ１８４に書き込まれ、画素データＤ（ｎ，ｍ＋
１）が画素（ｎ，ｍ＋１）の第１のメモリ１８４に書き
込まれる。また、画素データＤ（ｎ＋１，ｍ−１）が画
素（ｎ＋１，ｍ−１）の第１のメモリ１８４に書き込ま
れ、画素データＤ（ｎ＋１，ｍ）が画素（ｎ＋１，ｍ）
の第１のメモリ１８４に書き込まれ、画素データＤ（ｎ
＋１，ｍ＋１）が画素（ｎ＋１，ｍ＋１）の第１のメモ
リ１８４に書き込まれる。
【０３６４】以上の動作が全画素について行われること
により、各画素の備える第１のメモリ１８４に、データ
線からの画素データが書き込まれる。なお、第１のメモ
リ１８４には、データ線からの新たな画素データが書き
込まれるまでは、前回の画素データが書き込まれてい
る。また、図示しないが、第１のメモリ１８４にデータ
線からの画素データを書き込んでいるとき、第２のメモ
リ１８５には、前の画素データが保持されている。そし
て、図４９に示すように、電極ＰＡＤ１６２の電位を対
向電極１８１の電位と同電位にするための補助容量がキ
ャパシタＣｓ１に充電されるまでは、電極ＰＡＤ１６２
には、前の画素データに応じた電圧が印加されている。
【０３６５】第１のメモリ１８４への画素データの書き
込みが終了すると、図５１に示すように、第２の制御線
ＣＬ２にハイレベルのパルス信号が印加される。これに
応じて、ｎＭＯＳトランジスタ１９０がパルスの幅によ
り設定された期間だけオン状態に保持される。これによ
り、第２のメモリ１８５のキャパシタ１８９が放電さ
れ、電圧発生回路１６１のｎＭＯＳトランジスタＱ２が
オフ状態に設定される。
【０３６６】これと同時に、チャージ電圧Ｖｃｈｇが所
定の電圧に設定され、入力信号Ｓｉｎ１がハイレベルに
設定される。これにより、電圧発生回路１６１のｎＭＯ
ＳトランジスタＱ１がオン状態に設定され、プリチャー
ジが行われる。なお、プリチャージを行う期間をＦＬＣ
の応答速度よりも十分に短くすれば、チャージ電圧にＦ
ＬＣが応答してしまうことはない。
【０３６７】プリチャージが終了すると、次に、第１の
制御線ＣＬ１にハイレベルのパルス信号が印加される。
これに応じて、転送ゲートを構成する第２のメモリ１８
５のｎＭＯＳトランジスタ１８８がオン状態に設定さ
れ、第１のメモリ１８４に保持されていた画素データが
第２のメモリ１８５に転送される。
【０３６８】そして、電圧発生回路１６１は、第２のメ
モリ１８５に転送された画素データに応じた電圧を電極
ＰＡＤ１６２に印加する。すなわち、第２のメモリ１８
５に転送された画素データがハイレベルのときは、電圧
発生回路１６１のｎＭＯＳトランジスタＱ２がオン状態
となり、キャパシタＣｓ１が放電される。したがって、
電圧発生回路１６１の出力ノードＮＤ２のレベルは共通
電位のレベルとなり、電極ＰＡＤ１６２には、共通電位
のレベルの電圧が印加される。
【０３６９】また、第２のメモリ１８５に転送された画
素データがローレベルのときは、電圧発生回路１６１の
ｎＭＯＳトランジスタＱ２がオフ状態となるので、電極
ＰＡＤ１６２にはチャージ電圧Ｖｃｈｇと同レベルの電
圧が印加される。
【０３７０】そして、電極ＰＡＤ１６２と対向電極１８
１との電位差ＶｆｌｃによりＦＬＣ１８３が駆動され
る。
【０３７１】ＦＬＣ１８３の状態が安定した後、第２の
制御線ＣＬ２にハイレベルのパルス信号が印加される。
これに応じて、ｎＭＯＳトランジスタ１９０がパルスの
幅により設定された期間だけオン状態に保持される。こ
れにより、第２のメモリ１８５のキャパシタ１８９が放
電され、電圧発生回路１６１のｎＭＯＳトランジスタＱ
２がオフ状態に設定される。
【０３７２】これと同時に、チャージ電圧Ｖｃｈｇが電
源１８２からの電圧に電圧降下Ｖｄｒｐ分を加えた値に
設定される。また、入力信号Ｓｉｎ１がハイレベルに設
定され、電圧発生回路１６１のｎＭＯＳトランジスタＱ
１がオン状態に設定される。これにより、電極ＰＡＤ１
６２に電源１８２からの電圧と同じ値の電圧が印加さ
れ、電極ＰＡＤ１６２と対向電極１８１との電位差が０
Ｖとなる。ＦＬＣ１８３は、印加電圧が０Ｖとなって
も、状態記憶特性により前の状態が保持される。
【０３７３】第１のメモリ１８４に保持されていた画素
データが第２のメモリ１８５に転送されると、図５０に
示すように、次に表示すべき画像信号に応じて、新たに
画素データが生成され、所定のタイミングでデータ線に
印加される。データ線の画素データがそれぞれ確定した
とき、走査線に制御信号が順次印加され、これに応じて
次に表示すべき画像信号に応じた画素データが各画素の
第１のメモリ１８４に書き込まれる。
【０３７４】以上のような動作が繰り返し行われること
により、各画素の備えるＦＬＣが、画素データに応じて
駆動され光変調特性を順次変化させる。
【０３７５】なお、以上の説明においては、駆動回路に
より駆動される変調層をＦＬＣにより構成し、駆動階調
として２値をとる光学空間変調素子を例に説明したが、
変調層として、例えば、ＴＮ液晶やＳＴＮ液晶等の他の
材料をを用いた場合、駆動階調としてさらに多値を取る
ようにした場合であっても、同様の構成の駆動回路で駆
動が可能である。
【０３７６】３．画像表示装置 次に、以上のような光学空間変調素子を備えた画像表示
装置について説明する。
【０３７７】この画像表示装置の構成例を図５２及び図
５３に示す。
【０３７８】図５２は光学空間変調素子にて反射された
光をスクリーンに投射して大画面表示を実現する反射型
の画像表示装置を示し、図５３はバックライトからの光
を光学空間変調素子にて変調し、この光学空間変調素子
を透過した光をスクリーンに投射する透過型の画像表示
装置を示している。
【０３７９】これら画像表示装置２００は、光源２０１
と、照射光学系２０２と、光学空間変調素子２０３と、
投射光学系２０４と、スクリーン２０５とを備えてい
る。なお、ここでは偏光子と検光子を省略して説明して
いるが、実際には、照射光学系２０２に偏光子を、投射
光学系２０４に検光子をそれぞれ設け、または、光学空
間変調素子２０３に偏光子及び検光子を設け、または、
光学空間変調素子２０３に偏光子と検光子のいずれか一
方を設け、照射光学系２０２または投射光学系２０４に
他方を設けるようにする。
【０３８０】光源２０１は、高速に点滅させることが可
能な光源であり、この光源２０１の点滅をコントローラ
２０６により制御することにより、画像表示装置２００
の表示／非常時状態の制御が行われる。例えば、画像表
示装置２００は、光源２０１が点灯されているときに表
示状態とされ、逆に、光源２０１が消灯しているときに
非表示状態とされる。
【０３８１】画像表示装置２００の表示／非表示状態の
切り換え、すなわち光源２０１の点滅は、画像信号のち
らつきを解消するために、高速に行われる。例えば、テ
レビ放送信号を受信して表示する画像表示装置において
は、６０Ｈｚで表示／非表示状態の切り換えが行われ
る。即ち、一秒間に画像信号が６０回更新される。
【０３８２】また、光源２０１の点灯時間を消灯時間よ
りも長くすることにより、光源２０１の光強度を低く設
定したときでも高輝度の画像表示を実現することが可能
となり、光の利用効率の向上を図ることができる。
【０３８３】なお、カラー画像を表示するときには、光
源２０１として光の３原色に対応した赤色光、緑色光及
び青色光をそれぞれ出射することが可能な光源を用い
る。具体的には、例えば、光の３原色に対応するよう
に、独立した３つの光源を用意するようにしてもよい
し、１つの光源からの光をダイクロイックミラーを用い
て赤色光、緑色光及び青色光に分割するようにしてもよ
い。
【０３８４】照射光学系２０２は、光源２０１からの光
を反射型の光学空間変調素子２０３に照射するための光
学系である。すなわち、光源２０１からの光は、この照
射光学系２０２を経て光学空間変調素子２０３へ照射さ
れる。
【０３８５】光学空間変調素子２０３は、上述したよう
に画素データに応じて画素毎に光を変調するものであ
る。図５２に示す反射型の画像表示装置には、この光学
空間変調素子２０３として、反射型の光学空間変調素子
が用いられる。反射型の光学空間変調素子は、上述した
変調層を駆動するための駆動回路を、光を反射する面の
反対側に配置することが可能であり、駆動回路が設けら
れていることによって画素の有効開口数が狭められるよ
うなことがない。すなわち、反射型の画像表示装置は、
このような反射型の光学空間変調素子を用いることによ
り、各画素の有効開口数を大きくすることが可能であ
る。
【０３８６】また、図５３に示す透過型の画像表示装置
には、この光学空間変調素子２０３として、透過型の光
学空間変調素子が用いられる。透過型の光学空間変調素
子は、この光学空間変調素子の背面側に配設された光源
２０１（バックライト）から出射された光を変調し、こ
の変調した光を透過するようになされている。透過型の
画像表示装置は、このような透過型の光学空間変調素子
を備えることにより、薄型化が実現されている。
【０３８７】投射光学系２０４は、光学空間変調素子２
０３によって変調された光をスクリーン２０５上に投射
するための光学系である。光源２０１から出射され、光
学空間変調素子２０３によって変調された光は、この投
射光学系２０４によってスクリーン２０５に投射され
る。すなわち、この画像表示装置２００では、光源から
の光が光学空間変調素子２０３によって変調されること
によって得られた画像が、スクリーン２０５上に表示さ
れる。
【０３８８】以上のように、この画像表示装置２００で
は、光源２０１からの光が、照射光学系２０２により光
学空間変調素子２０３に照射され、光学空間変調素子２
０３により変調された光が、投射光学系２０４によりス
クリーン２０５に投射され、その結果、スクリーン２０
５上に画像が表示される。
【０３８９】この画像表示装置では、画像を表示する際
に、コントローラ２０６の制御により、光源２０５を高
速に点滅させるとともに、光源２０５の点滅に同期させ
て光学空間変調素子２０３を駆動させる。すなわち、こ
の画像表示装置２００では、表示する画像を変更する毎
に、光源２０１を消灯状態として、この間に光学空間変
調素子２０３の各画素を書き換える。そして、全画素に
ついて書き換えが完了した時点で、光源２０１を点灯さ
せる。これにより、各画素毎に変調された光による画像
が、スクリーン２０５上に順次表示される。なお、画素
の書き換えが十分に短いか、あるいは問題にならない場
合は、光源２０１を点滅する必要がないことは勿論であ
る。
【０３９０】なお、以上はスクリーン２０５を設け、光
学空間変調素子２０３により変調され、反射された光を
スクリーン２０５に投射する例について説明したが、画
像表示装置は、光学空間変調素子２０３により変調され
た光を投射光学系２０４を介して直接目に結像させるよ
うな構成とされていてもよい。
【０３９１】
【発明の効果】本発明に係る電圧発生回路によれば、外
部から供給される第１の入力信号及び第２の入力信号に
応じて、キャパシタに対して充電または放電を行わせる
ことにより、電源電圧と共通電位間の少なくとも二つの
レベルをもつ信号を出力することが可能である。
【０３９２】また、この電圧発生回路は、第１及び第２
のレベル設定手段を絶縁ゲート型電界効果トランジスタ
等により構成されるようにすれば、この絶縁ゲート型電
界効果トランジスタ等の導通時間を制御することによ
り、出力ノードのレベルを設定することが可能となり、
第２の入力信号は、絶縁ゲート型電界効果トランジスタ
等の導通時間を制御するに足る小振幅の信号であれば良
く、小振幅の信号により大振幅の信号が出力可能とな
る。
【０３９３】また、本発明に係る光学空間変調素子によ
れば、制御手段が画素データに応じた第２の信号を出力
し、電圧発生回路が第１の入力信号と制御手段により供
給される第２の入力信号とに応じて少なくとも二つのレ
ベルを持つ信号を出力するので、画素毎に適切に光を変
調することができる。
【０３９４】また、この光学空間変調素子は、電圧発生
回路の第１及び第２のレベル設定手段を絶縁ゲート型電
界効果トランジスタ等により構成されるようにすれば、
この絶縁ゲート型電界効果トランジスタ等の導通時間を
制御することにより、出力ノードのレベルを設定するこ
とが可能となり、第２の入力信号は、絶縁ゲート型電界
効果トランジスタ等の導通時間を制御するに足る小振幅
の信号であれば良く、小振幅の信号で適切に光を変調す
ることができる。
【０３９５】また、この光学空間変調素子は、制御手段
が第１のデータ保持手段と、第２のデータ保持手段と第
１のデータ保持手段と第２のデータ保持手段間のデータ
の転送を制御する転送ゲートとを備えるようにすれば、
全ての画素を一括して書き換えることが可能となる。
【０３９６】また、本発明に係る画像表示装置によれ
ば、光学空間変調素子が、第１の入力信号と、画素デー
タに応じて制御手段より供給される第２の入力信号とに
応じて電圧発生回路より出力される少なくとも二つのレ
ベルを持つ信号に基づいて、光源から出射される光を画
素毎に適切に変調するので、画素データに応じた画像を
適切に表示することができる。
【０３９７】また、本発明に係る画素の駆動方法によれ
ば、第１の過程において、光学空間変調素子の各画素に
接続された出力ノードの電位が第１のレベルに設定さ
れ、第２の過程において、画素データに対応した第２の
入力信号に応じて、出力ノードの電位が第１のレベルに
保持され、または第１のレベルと異なる第２のレベルに
設定されるので、画素データに応じて適切に光学空間変
調素子の各画素を駆動することができる。
【図面の簡単な説明】
【図１】本発明に係る電圧発生回路を適用した液晶の駆
動回路を示す回路図である。
【図２】本発明に係る電圧発生回路の他の構成例を示す
回路図であり、（ａ）は二つのｎＭＯＳトランジスタを
備えた電圧発生回路の回路図であり、（ｂ）は二つのｐ
ＭＯＳトランジスタを備えた電圧発生回路の回路図であ
る。
【図３】本発明に係る電圧発生回路の動作を示す波形図
である。
【図４】本発明に係る電圧発生回路の動作を示す波形図
である。
【図５】ＴＮ液晶，ＳＴＮ液晶を用いた光学空間変調素
子を模式的に示す図であり、（ａ）はこの光学空間変調
素子が光を透過する状態を示す斜視図であり、（ｂ）は
この光学空間変調素子が光を遮断する状態を示す斜視図
である。
【図６】ＴＮ液晶，ＳＴＮ液晶の光透過特性を示す図で
ある。
【図７】ＴＮ液晶、ＳＴＮ液晶を用いた光学空間変調素
子の一般的な駆動波形図である。
【図８】ＦＬＣを用いた光学空間変調素子を模式的に示
す図であり、（ａ）はこの光学空間変調素子が光を遮断
する状態を示す模式図であり、（ｂ）はこの光学空間変
調素子が光を透過する状態を示す模式図であり、（ｃ）
はＦＬＣの状態を説明するための模式図である。
【図９】ＦＬＣの光透過特性を示す図である。
【図１０】ＦＬＣを用いた光学空間変調素子の一般的な
駆動波形図である。
【図１１】点順次走査により光学空間変調素子を駆動す
る方法を説明する概念図である。
【図１２】先順次走査により光学空間変調素子を駆動す
る方法を説明する概念図である。
【図１３】光学空間変調素子を複数のブロックに分割
し、これらブロック毎に一括してデータの書き込みを行
う方法を説明する概念図である。
【図１４】ＴＮ液晶，ＳＴＮ液晶を用いた光学空間変調
素子の概略構成を示す図である。
【図１５】ＴＮ液晶，ＳＴＮ液晶を用いた光学空間変調
素子の動作を示す波形図である。
【図１６】ＦＬＣを用いた光学空間変調素子の概略構成
を示す図である。
【図１７】ＦＬＣを用いた光学空間変調素子の動作を示
す波形図である。
【図１８】ＦＬＣの状態記憶特性を利用した場合の光学
空間変調素子の動作を示す波形図である。
【図１９】アクティブマトリックスタイプの液晶ディス
プレイの駆動部の回路図である。
【図２０】ＦＬＣの自発分極Ｐｓによる電圧降下分を考
慮した場合の光学空間変調素子の動作を示す波形図であ
る。
【図２１】光学空間変調素子の走査駆動法を説明する図
である。
【図２２】光学空間変調素子の他の走査駆動法を説明す
る図である。
【図２３】光学空間変調素子の更に他の走査駆動法を説
明する図である。
【図２４】光学空間変調素子の更に他の走査駆動法を説
明する図である。
【図２５】点順次方式により駆動される光学空間変調素
子の備えるデータドライバの一構成例を示す模式図であ
る。
【図２６】点順次方式により駆動される光学空間変調素
子の備えるデータドライバの他の構成例を示す模式図で
ある。
【図２７】線順次方式により駆動される光学空間変調素
子の備えるデータドライバの一構成例を示す模式図であ
る。
【図２８】線順次方式により駆動される光学空間変調素
子の備えるデータドライバの他の構成例を示す模式図で
ある。
【図２９】光学空間変調素子を示す図であり、（ａ）は
光学空間変調素子の分解斜視図であり、（ｂ）は光学空
間変調素子の断面図である。
【図３０】透過型の光学空間変調素子の構造を説明する
模式図である。
【図３１】全面一括書き換え方式により駆動される光学
空間変調素子の回路図である。
【図３２】同光学空間変調素子の駆動回路の一例を示す
ブロック図である。
【図３３】同駆動回路により光学空間変調素子を駆動す
る際の一動作例を示す波形図である。
【図３４】上記光学空間変調素子の駆動回路の他の例を
示すブロック図である。
【図３５】同駆動回路を備えた光学空間変調素子の動作
を説明するタイミングチャートである。
【図３６】図３５における（Ａ）部を拡大して示す図で
ある。
【図３７】図３５における（Ｂ）部を拡大して示す図で
ある。
【図３８】図３５における（Ｃ）部を拡大して示す図で
ある。
【図３９】図３５における（Ｄ）部を拡大して示す図で
ある。
【図４０】二つのメモリを備えた光学空間変調素子の一
画素に相当する部分の回路図である。
【図４１】同光学空間変調素子の走査線ｍ近傍及びデー
タ線ｎ近傍における駆動層の構造を示す模式図である。
【図４２】同光学空間変調素子の動作を説明するタイミ
ングチャートである。
【図４３】図４２における（Ａ）部を拡大して示す図で
ある。
【図４４】図４２における（Ｂ）部を拡大して示す図で
ある。
【図４５】図４２における（Ｃ）部を拡大して示す図で
ある。
【図４６】図４２における（Ｄ）部を拡大して示す図で
ある。
【図４７】上記光学空間変調素子の動作の他の例を説明
するタイミングチャートである。
【図４８】図４７における（Ａ）部を拡大して示す図で
ある。
【図４９】図４７における（Ｂ）部を拡大して示す図で
ある。
【図５０】図４７における（Ｃ）部を拡大して示す図で
ある。
【図５１】図４７における（Ｄ）部を拡大して示す図で
ある。
【図５２】反射型の画像表示装置の概略構成を示す模式
図である。
【図５３】透過型の画像表示装置の概略構成を示す模式
図である。
【図５４】従来の電圧発生回路を示す図であり、（ａ）
はｎＭＯＳトランジスタを用いた負荷抵抗式の電圧発生
回路の回路図であり、（ｂ）はｐＭＯＳトランジスタを
用いた負荷抵抗式の電圧発生回路の回路図であり、
（ｃ）はＣＭＯＳタイプの電圧発生回路の回路図であ
り、（ｄ）はバッファータイプの電圧発生回路の回路図
であり、（ｅ）はＤＲＡＭタイプの電圧発生回路の回路
図である。
【図５５】従来の液晶表示装置の回路図である。
【符号の説明】
Ｎ１ ｎＭＯＳトランジスタ、Ｎ２ ｎＭＯＳトランジ
スタ、Ｐ１ ｐＭＯＳトランジスタ、Ｐ２ ｐＭＯＳト
ランジスタ、Ｃ１ キャパシタ、ＮＤ１ 出力ノード、
ＳＬ 走査線、ＤＬ データ線、制御線 ＣＬ、Ｑ１，
Ｑ２ ｎＭＯＳトランジスタ、Ｃｓ１ キャパシタ、Ｎ
Ｄ２ 出力ノード、Ｖｃｈｇ チャージ電圧、Ｓｉｎ１
第１の入力信号、Ｓｉｎ２ 第２の入力信号、Ｖｓｓ
共通電位、１０，２０，４０，５０，１６０ 光学空
間変調素子、１３，２３，４１，５１ 液晶材料、４
３，５３，１６１ 電圧発生回路、１６３ 制御回路、
１６４ 第１のメモリ、１６５ 転送ゲート、１６６
第２のメモリ、１７１ 制御回路、１７２ 第１のメモ
リ、１７３ 第１のゲート、１７４ 第２のメモリ、１
７５ 第２のゲート、１８４ 第１の メモリ、１８５
第２のメモリ、２００ 画像表示装置、２０１ 光
源、２０３ 光学空間変調素子

Claims (54)

    【特許請求の範囲】
  1. 【請求項１】 入力信号に応じて動作し、出力ノードに
    少なくとも二つのレベルを有する信号を出力する電圧発
    生回路であって、 上記出力ノードと共通電位との間に接続されたキャパシ
    タと、 第１の入力信号に応じて、所定の電圧で上記キャパシタ
    に対して充電し、上記出力ノードの電位を第１のレベル
    に設定する第１のレベル設定手段と、 第２の入力信号に応じて、上記キャパシタの放電動作を
    制御し、上記出力ノードの電位を上記第１のレベルと異
    なる第２のレベルに設定する第２のレベル設定手段とを
    有する電圧発生回路。
  2. 【請求項２】 上記第１のレベル設定手段は、電源電圧
    と上記出力ノードとの間に接続され、上記第１の入力信
    号に応じてオン／オフ状態が制御されるスイッチング素
    子により構成されていることを特徴とする請求項１記載
    の電圧発生回路。
  3. 【請求項３】 上記第２のレベル設定手段は、上記出力
    ノードと上記共通電位との間に接続され、上記第２の入
    力信号に応じてオン／オフ状態が制御されるスイッチン
    グ素子により構成されていることを特徴とする請求項１
    記載の電圧発生回路。
  4. 【請求項４】 上記第１のレベル設定手段は、電源電圧
    と上記出力ノードとの間に接続され、制御ゲートに印加
    される上記第１の入力信号に応じて、オン／オフ状態が
    制御される第１の絶縁ゲート型電界効果トランジスタに
    より構成され、 上記第２のレベル設定手段は、上記出力ノードと上記共
    通電位との間に接続され、制御ゲートに印加される上記
    第２の入力信号に応じて、オン／オフ状態が制御される
    第２の絶縁ゲート型電界効果トランジスタにより構成さ
    れていることを特徴とする請求項１記載の電圧発生回
    路。
  5. 【請求項５】 上記第２の入力信号により上記第２の絶
    縁ゲート型電界効果トランジスタの導通時間を制御する
    ことにより、上記出力ノードの電位を上記電源電圧と上
    記共通電位間にある所定の電位に設定することを特徴と
    する請求項４記載の電圧発生回路。
  6. 【請求項６】 上記第１のレベル設定手段は、電源電圧
    と上記出力ノードとの間に接続され、ベースに印加され
    る上記第１の入力信号に応じてオン／オフ状態が制御さ
    れる第１のトランジスタにより構成され、 上記第２のレベル設定手段は、上記共通電位と上記出力
    ノードとの間に接続され、ベースに印加される上記第２
    の入力信号に応じてオン／オフ状態が制御される第２の
    トランジスタにより構成されていることを特徴とする請
    求項１記載の電圧発生回路。
  7. 【請求項７】 上記第２の入力信号により上記第２のト
    ランジスタの導通時間を制御することにより、上記出力
    ノードを上記電源電圧と上記共通電位間にある所定の電
    位に設定することを特徴とする請求項６記載の電圧発生
    回路。
  8. 【請求項８】 上記キャパシタは、上記出力ノードと上
    記共通電位との間に存在する寄生容量であることを特徴
    とする請求項１記載の電圧発生回路。
  9. 【請求項９】 上記第１のレベル設定手段により設定さ
    れる第１のレベルは、上記出力ノードから電荷が流出す
    ることを見越して、所望の電位よりも高いレベルとされ
    ていることを特徴とする請求項１記載の電圧発生回路。
  10. 【請求項１０】 上記第１のレベル設定手段により設定
    される第１のレベルは、上記出力ノードへ電荷が流入す
    ることを見越して、所望の電位よりも低いレベルとされ
    ていることを特徴とする請求項１記載の電圧発生回路。
  11. 【請求項１１】 複数の画素を備え、表示する画像信号
    に基づいた画素データに応じて、各画素毎に光を変調す
    る光学空間変調素子であって、 第１の入力信号に応じて出力ノードの電位を第１のレベ
    ルに設定する第１のレベル設定手段と、上記出力ノード
    のレベルを保持するレベル保持手段と、第２の入力信号
    に応じて上記出力ノードの電位を上記第１のレベルと異
    なる第２のレベルに設定する第２のレベル設定手段とを
    有する電圧発生回路と、 上記画素データに応じて、上記第２の入力信号を出力す
    る制御手段とが各画素毎に設けられている光学空間変調
    素子。
  12. 【請求項１２】 上記第１のレベル設定手段は、電源電
    圧と上記出力ノードとの間に接続され、上記第１の入力
    信号に応じてオン／オフ状態が制御されるスイッチング
    素子により構成されていることを特徴とする請求項１１
    記載の光学空間変調素子。
  13. 【請求項１３】 上記第２のレベル設定手段は、上記出
    力ノードと上記共通電位との間に接続され、上記第２の
    入力信号に応じてオン／オフ状態が制御されるスイッチ
    ング素子により構成されていることを特徴とする請求項
    １１記載の光学空間変調素子。
  14. 【請求項１４】 上記各画素の光変調特性は、上記各画
    素毎に設けられた上記電圧発生回路の上記出力ノードの
    電位に応じて制御されることを特徴とする請求項１１記
    載の光学空間変調素子。
  15. 【請求項１５】 上記各画素は、共通電位に保持されて
    いる第１の電極と、 上記電圧発生回路の出力ノードに接続されている第２の
    電極と、 上記第１の電極と第２の電極との間に設けられた液晶材
    料とにより構成されていることを特徴とする請求項１１
    記載の光学空間変調素子。
  16. 【請求項１６】 上記出力ノードの電位に応じて、上記
    液晶材料の光透過率または光反射率が制御されることを
    特徴とする請求項１５記載の光学空間変調素子。
  17. 【請求項１７】 上記出力ノードの電位に応じて、上記
    液晶材料を透過または反射する光の偏波面の状態が制御
    されることを特徴とする請求項１５記載の光学空間変調
    素子。
  18. 【請求項１８】 上記光の偏波面に応じて、この光の透
    過光量を制御する検光子を有することを特徴とする請求
    項１７記載の光学空間変調素子。
  19. 【請求項１９】 上記液晶材料は、強誘電性液晶材料で
    あることを特徴とする請求項１５記載の光学空間変調素
    子。
  20. 【請求項２０】 上記各画素の光変調特性は、上記強誘
    電性液晶材料のメモリ性によって保持されることを特徴
    とする請求項１９記載の光学空間変調素子。
  21. 【請求項２１】 上記出力ノードの電位を上記第１のレ
    ベルに設定し、上記強誘電性液晶材料に対して、当該強
    誘電性液晶材料の自発分極を反転させるのに必要な電界
    を、上記自発分極の２倍以上に相当する電荷を注入する
    のに必要な期間以上印加することにより、上記強誘電性
    液晶材料の光変調特性を変化させることを特徴とする請
    求項１９記載の光学空間変調素子。
  22. 【請求項２２】 上記第１のレベル設定手段は、制御ゲ
    ートに上記第１の入力信号が印加され、一方の拡散層が
    上記レベル保持手段に接続され、他方の拡散層が上記出
    力ノードに接続されている第１の絶縁ゲート型電界効果
    トランジスタにより構成され、 上記第２のレベル設定手段は、制御ゲートに上記第２の
    入力信号が印加され、一方の拡散層が共通電位に接続さ
    れ、他方の拡散層が上記出力ノードに接続されている第
    ２の絶縁ゲート型電界効果トランジスタにより構成され
    ていることを特徴とする請求項１１記載の光学空間変調
    素子。
  23. 【請求項２３】 上記第２の信号により上記第２の絶縁
    ゲート型電界効果トランジスタの導通時間を制御するこ
    とにより、上記出力ノードの電位を上記電源電圧と上記
    共通電位間にある所定の電位に設定することを特徴とす
    る請求項２２記載の光学空間変調素子。
  24. 【請求項２４】 上記レベル保持手段は、一方の電極が
    上記出力ノードに接続され、他方の電極が上記共通電位
    に接続されているキャパシタにより構成されていること
    を特徴とする請求項１１記載の光学空間変調素子。
  25. 【請求項２５】 上記レベル保持手段は、上記出力ノー
    ドと上記共通電位との間に存在する寄生容量であること
    を特徴とする請求項１１記載の光学空間変調素子。
  26. 【請求項２６】 上記制御手段は、上記画素データを保
    持する少なくとも一つのデータ保持手段を有することを
    特徴とする請求項１１記載の光学空間変調素子。
  27. 【請求項２７】 上記制御手段は、上記画素データを保
    持する第１のデータ保持手段と、 上記第１のデータ保持手段の保持データを受けて、この
    保持データを保持する第２のデータ保持手段と、 上記第１のデータ保持手段と第２のデータ保持手段との
    間に接続され、第３の入力信号に応じて上記第１のデー
    タ保持手段の保持データを上記第２のデータ保持手段に
    転送する転送ゲートとを有することを特徴とする請求項
    ２６記載の光学空間変調素子。
  28. 【請求項２８】 上記第１のデータ保持手段および上記
    第２のデータ保持手段は、ＤＲＡＭタイプのメモリセル
    により構成されていることを特徴とする請求項２７記載
    の光学空間変調素子。
  29. 【請求項２９】 上記第２のデータ保持手段は、上記第
    １のデータ保持手段と上記第２のレベル設定手段との間
    に存在する寄生容量であることを特徴とする請求項２７
    記載の光学空間変調素子。
  30. 【請求項３０】 上記第２のレベル設定手段と共通電位
    との間に接続され、第４の入力信号に応じてオン／オフ
    状態が制御されるスイッチング素子を有し、 上記第４の入力信号に応じてオン／オフ状態が制御され
    るスイッチング素子をオンすることにより上記第２レベ
    ル設定手段をオフすることを特徴とする請求項１３記載
    の光学空間変調素子。
  31. 【請求項３１】 光を出射する光源と、 複数の画素を備え、表示する画像信号に基づいた画素デ
    ータに応じて、上記光源から出射された光を各画素毎に
    変調する光学空間変調素子とを備え、 上記光学空間変調素子は、 第１の入力信号に応じて出力ノードの電位を第１のレベ
    ルに設定する第１のレベル設定手段と、上記出力ノード
    のレベルを保持するレベル保持手段と、第２の入力信号
    に応じて上記出力ノードの電位を上記第１のレベルと異
    なる第２のレベルに設定する第２のレベル設定手段とを
    有する電圧発生回路と、 上記画素データに応じて上記第２の信号を出力する制御
    手段とが各画素毎に設けられている画像表示装置。
  32. 【請求項３２】 上記複数の画素のうち二つ以上の画素
    において、上記出力ノードの電位が同時に第１のレベル
    または第２のレベルに設定されることを特徴とする請求
    項３１記載の画像表示装置。
  33. 【請求項３３】 上記複数の画素において、上記出力ノ
    ードの電位が同時に第１のレベルまたは第２のレベルに
    設定されることを特徴とする請求項３２記載の画像表示
    装置。
  34. 【請求項３４】 上記各画素は、 共通電位に保持されている第１の電極と、 上記電圧発生回路の出力ノードに接続されている第２の
    電極と、 上記第１の電極と第２の電極との間に設けられた液晶材
    料とにより構成されていることを特徴とする請求項３１
    記載の画像表示装置。
  35. 【請求項３５】 上記光源から出射された光を上記光学
    空間変調素子によって画素毎に変調し、この変調した光
    を上記光学空間変調素子にて反射させて画像を表示する
    ことを特徴とする請求項３１記載の画像表示装置。
  36. 【請求項３６】 上記光源から出射された光を上記光学
    空間変調素子によって画素毎に変調し、この変調した光
    を上記光学空間変調素子を透過させて画像を表示するこ
    とを特徴とする請求項３１記載の画像表示装置。
  37. 【請求項３７】 複数の画素を備え、表示する画像信号
    に基づいた画素データに応じて、各画素毎に光を変調す
    る光学空間変調素子の各画素を駆動する画素の駆動方法
    であって、 第１の入力信号に応じて、上記各画素に接続された出力
    ノードと共通電位との間に設けられたキャパシタに対し
    て充電し、上記出力ノードの電位を第１のレベルに設定
    する第１の過程と、 上記画素データに対応した第２の入力信号に応じて、上
    記出力ノードの電位を上記第１のレベルに保持し、また
    は上記出力ノードの電位を上記第１のレベルと異なる第
    ２のレベルに設定する第２の過程とを有する画素の駆動
    方法。
  38. 【請求項３８】 上記第１の過程において設定される第
    １のレベルは、各画素毎に上記画素データに対応したレ
    ベルとされていることを特徴とする請求項３７記載の画
    素の駆動方法。
  39. 【請求項３９】 上記第２の過程において設定される第
    ２のレベルは、各画素毎に上記画素データに対応したレ
    ベルとされていることを特徴とする請求項３７記載の画
    素の駆動方法。
  40. 【請求項４０】 電源電圧と上記出力ノードとの間にス
    イッチング素子を接続し、このスイッチング素子をオン
    することにより、上記キャパシタに対して充電し、上記
    出力ノードの電位を上記第１のレベルに設定することを
    特徴とする請求項３７記載の画素の駆動方法。
  41. 【請求項４１】 上記スイッチング素子は、制御ゲート
    に印加される第１の入力信号に応じて、オン／オフ状態
    が制御される絶縁ゲート型電界効果トランジスタにより
    構成されていることを特徴とする請求項４０記載の画素
    の駆動方法。
  42. 【請求項４２】 共通電位と上記出力ノードとの間にス
    イッチング素子を接続し、このスイッチング素子のオン
    ／オフを切り換えることにより、上記出力ノードの電位
    を上記第１のレベルに保持し、または上記出力ノードの
    電位を上記第２のレベルに設定することを特徴とする請
    求項３７記載の画素の駆動方法。
  43. 【請求項４３】 上記スイッチング素子をオンすること
    により、上記キャパシタが放電されて、上記出力ノード
    の電位が上記第２のレベルに設定されることを特徴とす
    る請求項４２記載の画素の駆動方法。
  44. 【請求項４４】 上記スイッチング素子は、制御ゲート
    に印加される第２の入力信号に応じて、オン／オフ状態
    が制御される絶縁ゲート型電界効果トランジスタにより
    構成されていることを特徴とする請求項４２記載の画素
    の駆動方法。
  45. 【請求項４５】 上記第２の入力信号により上記絶縁ゲ
    ート型電界効果トランジスタの導通時間を制御すること
    により、上記出力ノードの電位を上記電源電圧と上記共
    通電位間にある所定の電位に設定することを特徴とする
    請求項４４記載の画素の駆動方法。
  46. 【請求項４６】 上記キャパシタは、上記出力ノードと
    上記共通電位との間に存在する寄生容量であることを特
    徴とする請求項３７記載の画素の駆動方法。
  47. 【請求項４７】 上記第１のレベルは、上記出力ノード
    から電荷が流出することを見越して、所望の電位よりも
    高いレベルとされていることを特徴とする請求項３７記
    載の画素の駆動方法。
  48. 【請求項４８】 上記第１のレベルは、上記出力ノード
    へ電荷が流入することを見越して、所望の電位よりも低
    いレベルとされていることを特徴とする請求項３７記載
    の画素の駆動方法。
  49. 【請求項４９】 上記各画素は、共通電位に保持されて
    いる第１の電極と、 上記電圧発生回路の出力ノードに接続されている第２の
    電極と、 上記第１の電極と上記第２の電極との間に設けられた液
    晶材料とにより構成されていることを特徴とする請求項
    ３７記載の画素の駆動方法。
  50. 【請求項５０】 上記出力ノードの電位を変化させて、
    上記液晶材料の光透過率または光反射率を制御すること
    を特徴とする請求項４９記載の画素の駆動方法。
  51. 【請求項５１】 上記出力ノードの電位を変化させて、
    上記液晶材料を透過または反射する光の偏波面の状態を
    制御することを特徴とする請求項４９記載の画素の駆動
    方法。
  52. 【請求項５２】 上記液晶材料として、強誘電性液晶材
    料を用いることを特徴とする請求項４９記載の画素の駆
    動方法。
  53. 【請求項５３】 上記各画素の光変調特性を、上記強誘
    電性液晶材料のメモリ性によって保持することを特徴と
    する請求項５２記載の画素の駆動方法。
  54. 【請求項５４】 上記第１の過程において、上記出力ノ
    ードの電位を第１のレベルに設定し、上記強誘電性液晶
    材料に対して、当該強誘電性液晶材料の自発分極を反転
    させるのに必要な電界を、上記自発分極の２倍以上に相
    当する電荷を注入するのに必要な期間以上印加すること
    により、上記強誘電性液晶材料の光変調特性を変化させ
    ることを特徴とする請求項５２記載の画素の駆動方法。
JP10079661A 1997-12-26 1998-03-26 電圧発生回路、光学空間変調素子、画像表示装置並びに画素の駆動方法 Withdrawn JPH11242207A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP10079661A JPH11242207A (ja) 1997-12-26 1998-03-26 電圧発生回路、光学空間変調素子、画像表示装置並びに画素の駆動方法
EP98310591A EP0926654A1 (en) 1997-12-26 1998-12-22 Precharging technique for controlling the output of a voltage generating circuit, specially for pixels of an active matrix spatial light modulator
US09/220,208 US6542142B2 (en) 1997-12-26 1998-12-23 Voltage generating circuit, spatial light modulating element, display system, and driving method for display system
KR1019980060506A KR19990063560A (ko) 1997-12-26 1998-12-26 전압 발생 회로, 공간 광변조 소자, 디스플레이 시스템, 디스플레이 시스템용 구동 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP9-361468 1997-12-26
JP36146897 1997-12-26
JP10079661A JPH11242207A (ja) 1997-12-26 1998-03-26 電圧発生回路、光学空間変調素子、画像表示装置並びに画素の駆動方法

Publications (1)

Publication Number Publication Date
JPH11242207A true JPH11242207A (ja) 1999-09-07

Family

ID=26420672

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10079661A Withdrawn JPH11242207A (ja) 1997-12-26 1998-03-26 電圧発生回路、光学空間変調素子、画像表示装置並びに画素の駆動方法

Country Status (4)

Country Link
US (1) US6542142B2 (ja)
EP (1) EP0926654A1 (ja)
JP (1) JPH11242207A (ja)
KR (1) KR19990063560A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414338B1 (ko) * 2000-12-22 2004-01-07 세이코 엡슨 가부시키가이샤 액정 표시 장치, 구동 회로, 구동 방법 및 전자기기
KR100435129B1 (ko) * 2000-12-28 2004-06-09 세이코 엡슨 가부시키가이샤 액정 표시 장치, 구동 회로, 구동 방법 및 전자 기기
WO2004107303A1 (ja) * 2003-05-28 2004-12-09 Mitsubishi Denki Kabushiki Kaisha 電流供給回路および電流供給回路を備える表示装置
CN105355176A (zh) * 2015-11-26 2016-02-24 深圳市华星光电技术有限公司 显示面板与数组栅极驱动电路
WO2023210430A1 (ja) * 2022-04-25 2023-11-02 ソニーセミコンダクタソリューションズ株式会社 表示装置

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000310969A (ja) * 1999-02-25 2000-11-07 Canon Inc 画像表示装置及び画像表示装置の駆動方法
KR100701892B1 (ko) * 1999-05-21 2007-03-30 엘지.필립스 엘시디 주식회사 데이터라인 구동방법 및 그를 이용한 액정 표시장치
US6950115B2 (en) * 2001-05-09 2005-09-27 Clairvoyante, Inc. Color flat panel display sub-pixel arrangements and layouts
TW518552B (en) * 2000-08-18 2003-01-21 Semiconductor Energy Lab Liquid crystal display device, method of driving the same, and method of driving a portable information device having the liquid crystal display device
KR100685942B1 (ko) * 2000-08-30 2007-02-23 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 구동방법
JP3989763B2 (ja) 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
ITMI20021426A1 (it) * 2002-06-27 2003-12-29 St Microelectronics Srl Sistema per il pilotaggio di righe di un display a cristalli liquidi
DE10392192T5 (de) * 2002-11-06 2005-01-05 Mitsubishi Denki K.K. Abtast-Halte-Schaltung und Bildanzeigevorrichtung, die diese verwendet
US6911964B2 (en) * 2002-11-07 2005-06-28 Duke University Frame buffer pixel circuit for liquid crystal display
MXPA05007878A (es) * 2003-01-29 2006-02-08 Polylc Gmbh & Co Kg Unidad de memoria organica y circuito impulsor para la misma.
KR100502912B1 (ko) * 2003-04-01 2005-07-21 삼성에스디아이 주식회사 발광 표시 장치 및 그 표시 패널과 구동 방법
TW589754B (en) * 2003-05-12 2004-06-01 Au Optronics Corp Active organic electroluminescent display unit
WO2004104790A2 (en) * 2003-05-20 2004-12-02 Kagutech Ltd. Digital backplane
KR100737887B1 (ko) * 2003-05-20 2007-07-10 삼성전자주식회사 구동회로, 이를 갖는 평판표시장치 및 이의 구동방법
US7633470B2 (en) 2003-09-29 2009-12-15 Michael Gillis Kane Driver circuit, as for an OLED display
US7310077B2 (en) * 2003-09-29 2007-12-18 Michael Gillis Kane Pixel circuit for an active matrix organic light-emitting diode display
US7203111B2 (en) * 2005-02-08 2007-04-10 Hewlett-Packard Development Company, L.P. Method and apparatus for driver circuit in a MEMS device
JP4010332B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4151688B2 (ja) * 2005-06-30 2008-09-17 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4186970B2 (ja) * 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010336B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4661400B2 (ja) 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010333B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
US7755587B2 (en) * 2005-06-30 2010-07-13 Seiko Epson Corporation Integrated circuit device and electronic instrument
KR100828792B1 (ko) * 2005-06-30 2008-05-09 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
KR100850614B1 (ko) * 2005-06-30 2008-08-05 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
US20070001984A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
US20070001975A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4010335B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4830371B2 (ja) * 2005-06-30 2011-12-07 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010334B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
US7764278B2 (en) * 2005-06-30 2010-07-27 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4665677B2 (ja) 2005-09-09 2011-04-06 セイコーエプソン株式会社 集積回路装置及び電子機器
WO2007032361A1 (en) 2005-09-15 2007-03-22 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP4586739B2 (ja) 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器
JP2009258301A (ja) * 2008-04-15 2009-11-05 Eastman Kodak Co 表示装置
US8648787B2 (en) * 2009-02-16 2014-02-11 Himax Display, Inc. Pixel circuitry for display apparatus
US8115724B2 (en) * 2009-03-30 2012-02-14 Sitronix Technology Corp. Driving circuit for display panel
TWI415054B (zh) * 2009-03-31 2013-11-11 Sitronix Technology Corp 用於顯示面板之驅動電路
US10607556B2 (en) * 2014-11-07 2020-03-31 The Hong Kong University Of Science And Technology Driving scheme for ferroelectric liquid crystal displays
KR102554201B1 (ko) * 2018-09-20 2023-07-12 주식회사 디비하이텍 디스플레이 드라이버 ic 및 이를 포함하는 디스플레이 장치
CN111613187B (zh) * 2020-06-28 2021-12-24 京东方科技集团股份有限公司 像素电路及驱动方法、显示基板及驱动方法和显示装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6059389A (ja) * 1983-09-12 1985-04-05 シャープ株式会社 液晶表示装置の駆動回路
JP2767858B2 (ja) * 1989-02-09 1998-06-18 ソニー株式会社 液晶ディスプレイ装置
US5828354A (en) * 1990-07-13 1998-10-27 Citizen Watch Co., Ltd. Electrooptical display device
GB9024978D0 (en) * 1990-11-16 1991-01-02 Rank Cintel Ltd Digital mirror spatial light modulator
TW228633B (ja) * 1991-01-17 1994-08-21 Semiconductor Energy Res Co Ltd
US5465168A (en) * 1992-01-29 1995-11-07 Sharp Kabushiki Kaisha Gradation driving method for bistable ferroelectric liquid crystal using effective cone angle in both states
JP2808380B2 (ja) * 1992-04-17 1998-10-08 松下電器産業株式会社 空間光変調素子の駆動方法
GB9217336D0 (en) * 1992-08-14 1992-09-30 Philips Electronics Uk Ltd Active matrix display devices and methods for driving such
US5627557A (en) * 1992-08-20 1997-05-06 Sharp Kabushiki Kaisha Display apparatus
JP2831518B2 (ja) * 1992-10-30 1998-12-02 シャープ株式会社 表示装置の駆動回路
KR100254648B1 (ko) * 1994-01-26 2000-05-01 보러 롤란드 디에이치에프형 액정 셀을 위한 기동 방법
GB9407302D0 (en) * 1994-04-13 1994-06-08 Rank Brimar Ltd Display device driving circuitry and method
US5682174A (en) * 1995-02-16 1997-10-28 Texas Instruments Incorporated Memory cell array for digital spatial light modulator
JP3208299B2 (ja) * 1995-02-20 2001-09-10 シャープ株式会社 アクティブマトリクス方式液晶駆動回路
TW373095B (en) * 1995-06-15 1999-11-01 Canon Kk Method for driving optical modulation unit, optical modulation or image display system
JP3234131B2 (ja) * 1995-06-23 2001-12-04 株式会社東芝 液晶表示装置
US5959598A (en) * 1995-07-20 1999-09-28 The Regents Of The University Of Colorado Pixel buffer circuits for implementing improved methods of displaying grey-scale or color images
GB2312773A (en) * 1996-05-01 1997-11-05 Sharp Kk Active matrix display
JP3281290B2 (ja) * 1997-06-19 2002-05-13 シャープ株式会社 電圧作成回路およびこれを備えた液晶表示装置
KR100256298B1 (ko) * 1997-06-28 2000-05-15 김영환 액정표시소자의 구동전압 발생회로
JP3024618B2 (ja) * 1997-11-19 2000-03-21 日本電気株式会社 液晶駆動回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414338B1 (ko) * 2000-12-22 2004-01-07 세이코 엡슨 가부시키가이샤 액정 표시 장치, 구동 회로, 구동 방법 및 전자기기
KR100435129B1 (ko) * 2000-12-28 2004-06-09 세이코 엡슨 가부시키가이샤 액정 표시 장치, 구동 회로, 구동 방법 및 전자 기기
WO2004107303A1 (ja) * 2003-05-28 2004-12-09 Mitsubishi Denki Kabushiki Kaisha 電流供給回路および電流供給回路を備える表示装置
CN105355176A (zh) * 2015-11-26 2016-02-24 深圳市华星光电技术有限公司 显示面板与数组栅极驱动电路
US9779683B2 (en) 2015-11-26 2017-10-03 Shenzhen China Star Optoelectronics Technology Co., Ltd. Display panel and GOA circuit
WO2023210430A1 (ja) * 2022-04-25 2023-11-02 ソニーセミコンダクタソリューションズ株式会社 表示装置

Also Published As

Publication number Publication date
KR19990063560A (ko) 1999-07-26
US20020067328A1 (en) 2002-06-06
EP0926654A1 (en) 1999-06-30
US6542142B2 (en) 2003-04-01

Similar Documents

Publication Publication Date Title
JPH11242207A (ja) 電圧発生回路、光学空間変調素子、画像表示装置並びに画素の駆動方法
US6052103A (en) Liquid-crystal display device and driving method thereof
EP0935156B1 (en) Display and electronic apparatus employing the same
JP3240367B2 (ja) アクティブマトリクス型液晶画像表示装置
US20060001634A1 (en) Frame buffer pixel circuit for liquid crystal display
US20070132697A1 (en) Liquid crystal display and driving method thereof
US20020024511A1 (en) System and method for driving an electro-optical device
US6989824B1 (en) Driving method for driving electro-optical device, driving circuit, electro-optical device, and electronic equipment
US6873319B2 (en) Method for driving electrooptical device, driving circuit, and electrooptical device, and electronic apparatus
KR20050104892A (ko) 액정 표시 장치 및 그의 프리차지 방법
US8497831B2 (en) Electro-optical device, driving method therefor, and electronic apparatus
US7839371B2 (en) Liquid crystal display device, method of driving the same, and method of manufacturing the same
JP4538915B2 (ja) 電気光学装置の駆動方法
JP2012088737A (ja) 表示装置
WO2011114580A1 (ja) 画素回路及び表示装置
JP4385730B2 (ja) 電気光学装置の駆動方法、電気光学装置および電子機器
JP3767315B2 (ja) 電気光学パネルの駆動方法、そのデータ線駆動回路、電気光学装置、及び電子機器
US7696960B2 (en) Display device
KR100786208B1 (ko) 액정표시소자
WO2012029365A1 (ja) 画素回路及び表示装置
JP4115099B2 (ja) 表示装置
JP3863729B2 (ja) 表示装置
US8400388B2 (en) Liquid crystal display
KR100783704B1 (ko) 액정 표시 장치와 이의 구동 장치 및 방법
JP4963761B2 (ja) 表示装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20050607