JPH11242629A - メモリシステム - Google Patents

Abstract

(57)【要約】 【課題】 性能の悪いメモリセルが含まれていても、そ
の性能の最悪のメモリセルに影響を受けずに高速アクセ
スを可能とする。 【解決手段】 メモリシステムは、複数のメモリ領域Ｒ
１〜Ｒ４を含み、同一の原理に基づいて動作するメモリ
２と、メモリ２のアドレス空間ＡＳ１〜ＡＳ４と複数の
メモリ領域Ｒ１〜Ｒ４との間の対応関係に基づいて、論
理アドレスを物理アドレスに変換するアドレス変換制御
回路１とを備え、前記対応関係は、メモリ２の性能に関
する固有条件に基づいて規定されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アドレス変換制御
回路を含むメモリシステムに関し、特に複数のメモリ領
域を含んでおり、同一の原理に基づいて動作する記憶部
を備えたメモリシステムに関する。

【０００２】

【従来の技術】通常、ＣＰＵは、同一の原理に基づいて
動作するメモリセルからなるメモリにアクセスする場
合、メモリのアドレスと、読み出し・書き込み等の動作
を指定する制御信号とをメモリに対して送出する。メモ
リは、ＣＰＵが送出したアドレスを受けて、そのアドレ
スに対応するメモリセルをアクセスする。このとき、メ
モリ内のすべてのメモリセルは、同一の性能で動作する
ことを前提として用いられている。

【０００３】例えば、６４メガビットの容量を持つダイ
ナミックランダムアクセスメモリ以下、ＤＲＡＭと呼
ぶ）では、メモリ内のすべてのメモリセルに対して、同
一のアクセス時間でアクセス動作が行われ、同一のデー
タ保持時間でリフレッシュ動作が行われている。

【０００４】

【発明が解決しようとする課題】しかし、メモリ内の個
々のメモリセルの性能に注目すると、個々のメモリセル
の性能は大きな幅を持っている。このため、メモリ全体
のスペックをすべてのメモリセルで満足させるために、
メモリ全体のスペックは最悪の性能のメモリセルに合わ
せて定められている。この結果、メモリ内に性能の高い
メモリセルが存在していても、性能の高いメモリセルを
有効に活用することができないという課題が生じてい
る。以下具体的に説明する。

【０００５】例えば、２５６メガビットＤＲＡＭでは、
メモリ内の個々のメモリセルの性能、例えばアクセス速
度およびデータ保持時間は大きな幅を持つことが知られ
ている。

【０００６】アクセス速度に関しては、信号配線の細線
化に伴って配線抵抗や配線長が増大するため、入出力用
回路から最も近い位置に配置されたメモリセルと入出力
用回路から最も遠い位置に配置されたメモリセルとの間
で距離差が生じるので、メモリセル自体のアクセス速度
は同一であっても、入出力用回路から最も近い位置に配
置されたメモリセルと入出力用回路から最も遠い位置に
配置されたメモリセルとの間で距離差を含めたアクセス
速度の実力に数ナノ秒の差が生じることが知られてい
る。

【０００７】メモリが複数のメモリチップから成る場合
は、メモリ制御回路から最も近い位置に実装されたメモ
リチップと、メモリ制御回路から最も遠い位置に実装さ
れたメモリチップとの間には１０センチメートル以上の
距離差が生じるので、メモリセル自体のアクセス速度は
同一であっても、メモリ制御回路から最も近い位置に実
装されたメモリチップ内のメモリセルとメモリ制御回路
から最も遠い位置に実装されたメモリチップ内のメモリ
セルとの間で距離差を含めたアクセス速度の実力に０．
５ナノ秒以上の差が生じることが知られている。

【０００８】このように、メモリ内の個々のメモリセル
のアクセス速度の実力に差があるときは、メモリ全体の
アクセス速度のスペックは最悪のアクセス速度のメモリ
セルに合わせて定められている。

【０００９】データ保持時間に関しては、１９９５年の
アイエスエスシーシーの論文（ＩＳＳＣＣ）において２
４５ページの図２に示されているように、データ保持時
間の短いメモリセルとデータ保持時間の長いメモリセル
との間には、データ保持時間に５０倍程度の差があるこ
とが知られている。メモリ内の個々のメモリセルのデー
タ保持時間に差があるときは、メモリ全体のデータ保持
時間のスペックはデータ保持時間の長いメモリセルに合
わせて定められている。メモリセルのデータ保持時間が
長くなるとメモリセルの消費電力が大きくなる。

【００１０】このように、メモリ内の個々のメモリセル
のアクセス速度やデータ保持時間の実力は良いものから
悪いものまで大きな幅を持つので、最悪の性能のメモリ
セルでも動作を保証できるように、メモリ全体のスペッ
クは最悪の性能のメモリセルに合わせて定められてい
る。この結果、メモリ内にアクセス速度の速いメモリセ
ルやデータ保持時間の短いメモリセルが存在していて
も、これらのメモリセルを有効に活用することができな
いという課題が生じている。

【００１１】今後、メモリに対してアクセス速度に関す
るスペックの要求がさらに高まると、個々のメモリセル
における距離差の影響を含めたアクセス速度のばらつき
の幅とメモリに要求されるアクセス速度との差が小さく
なってくる。

【００１２】例えば、１ギガヘルツで動作しなければな
らないメモリを設計しようとする場合を例に挙げて説明
する。１ギガヘルツの周波数でメモリが動作する場合に
要求されるアクセス時間は１ナノ秒である。前述したよ
うに、メモリセル自体のアクセス速度は同一であって
も、メモリ制御回路から最も近い位置に実装されたメモ
リチップ内のメモリセルと最も遠い位置に実装されたメ
モリチップ内のメモリセルとの間で距離差を含めたアク
セス速度の実力に０．５ナノ秒以上の差が生じる。従っ
て、最悪のアクセス速度のメモリセル、即ちメモリ制御
回路から最も遠い位置に実装されたメモリチップ内のメ
モリセルの距離差の影響を含めたアクセス速度が１ナノ
秒以下であるためには、メモリセル自体のアクセス速度
は１ナノ秒−０．５ナノ秒＝０．５ナノ秒以下でなけれ
ばならない。メモリセル自体のアクセス速度が０．５ナ
ノ秒以下であるメモリチップを高い歩留まりで製造する
ことは困難であるため、メモリチップのコストが高くな
る。

【００１３】今後、メモリに対するスペックの要求が高
まり、個々のメモリセルが持つ性能の実力のばらつきの
幅が要求スペックに対して無視できなくなってくると、
メモリ内のすべてのメモリセルで高い要求スペックを満
足することが困難になってくると考えられる。

【００１４】また、メモリの総容量が大きくなってくる
と、入出力回路やメモリ制御回路から遠い位置に配置さ
れたメモリセルと入出力回路やメモリ制御回路から近い
位置に配置されたメモリセルとの間のアクセス速度の差
がより一層大きくなってくるから、要求されるスペック
をすべてのメモリセルで満足することが益々困難になっ
てくると考えられる。

【００１５】一方、メモリの総容量が大きくなってくる
と、すべてのメモリセルが同じ用途に使われることは少
ないと考えられる。例えば、高速なアクセスが要求され
るメモリセルの領域と、低速だが、データ保持時間の長
いことが要求されるメモリセルの領域とがメモリ領域の
中に混在すると考えられる。さらに、アクセス速度の中
でもランダムアクセスが高速であることが要求されるメ
モリセルの領域や、シリアルアクセスが高速であること
が要求されるメモリセルの領域とがメモリ領域の中に混
在すると考えられる。

【００１６】これらの多種にわたる要求スペックを、メ
モリ内のすべてのメモリセルが高いレベルで満足するこ
とは、益々困難になってくると考えられる。

【００１７】本発明は、このような従来技術の課題に鑑
みてなされたものである。

【００１８】本発明の目的は、最悪の性能のメモリセル
による影響を受けずに、高い要求スペックでの動作を可
能とするメモリシステムを提供することにある。

【００１９】本発明の他の目的は、最悪のアクセス速度
のメモリセルによる影響を受けずに高速アクセスが可能
なメモリシステムを提供することにある。

【００２０】本発明のさらに他の目的は、消費電力の大
きいメモリセルによる影響を受けずにパワー消費を低減
できるメモリシステムを提供することにある。

【００２１】

【課題を解決するための手段】本発明に係るメモリシス
テムは、複数のメモリ領域を含み、同一の原理に基づい
て動作する記憶手段と、前記記憶手段のアドレス空間と
前記複数のメモリ領域との間の対応関係に基づいて、論
理アドレスを物理アドレスに変換するアドレス変換手段
とを備え、前記対応関係は、前記記憶手段の性能に関す
る固有条件に基づいて規定されている。このことにより
上記目的が達成される。

【００２２】前記対応関係は、前記アドレス空間に含ま
れる連続した領域が前記複数のメモリ領域のうちの１つ
に割り当てられることを規定してもよい。

【００２３】前記記憶手段は、複数のメモリチップを含
み、前記複数のメモリ領域は、前記複数のメモリチップ
によって形成されていてもよい。

【００２４】前記記憶手段は、単一のメモリチップを含
み、前記複数のメモリ領域は、前記単一のメモリチップ
によって形成されていてもよい。

【００２５】前記アドレス変換手段は、選択情報に応じ
て、前記アドレス空間と前記複数のメモリ領域との間の
複数の前記対応関係のうちの１つを選択する選択手段
と、前記選択された対応関係に基づいて前記論理アドレ
スを前記物理アドレスに変換する変換手段とを含んでい
てもよい。

【００２６】前記選択手段は、前記複数の対応関係を蓄
積する連想メモリと、前記選択情報に応じて前記連想メ
モリに蓄積された前記複数の対応関係のうちの１つを出
力する出力手段とを含んでいてもよい。

【００２７】前記アドレス変換手段は、前記対応関係に
基づいてアプリケーションプログラムから入力された論
理アドレスを物理アドレスに変換するコンパイラを含ん
でいてもよい。

【００２８】前記固有条件は、前記メモリのアクセス速
度に関する第１の固有条件と、前記メモリのパワー消費
に関する第２の固有条件とを含んでいてもよい。

【００２９】前記第１の固有条件は、入出力回路または
前記アドレス変換手段とメモリセルとの間の距離差に関
する固有条件と、バスの動作周波数の高低に関する固有
条件と、前記バスの動作電圧の高低に関する固有条件と
を含んでおり、前記第２の固有条件は、トランジスタの
しきい値電圧の高低に関する固有条件と、スタンバイ時
のデータ保持時間に関する固有条件とを含んでいてもよ
い。

【００３０】本発明に係るメモリシステムによれば、ア
ドレス変換手段は記憶手段のアドレス空間と複数のメモ
リ領域との間の対応関係に基づいて、論理アドレスを物
理アドレスに変換する。対応関係は、記憶手段の性能に
関する固有条件に基づいて規定される。

【００３１】このため、メモリシステムは最悪の性能の
メモリセルによる影響を受けずに、高い要求スペックで
の動作が可能となる。

【００３２】

【発明の実施の形態】以下、本発明のメモリシステムの
実施の形態を説明する。

【００３３】表１を参照して、本発明の実施の形態に係
るメモリシステムにおけるメモリの性能に関する固有条
件を説明する。メモリの性能に関する固有条件は、メモ
リのアクセス速度に関する固有条件とメモリのパワー消
費に関する固有条件とを含む。メモリのアクセス速度に
関する固有条件は、入出力回路またはメモリ制御回路と
メモリセルとの間の距離差に関する固有条件と、バスの
動作周波数の高低に関する固有条件と、バスの動作電圧
の高低に関する固有条件とを含む。メモリのパワー消費
に関する固有条件は、トランジスタのしきい値電圧の高
低に関する固有条件と、スタンバイ時のデータ保持時間
に関する固有条件とを含む。

【００３４】実施の形態１〜６に係るメモリシステムは
メモリのアクセス速度に関する固有条件に関し、実施の
形態７〜８に係るメモリシステムはメモリのパワー消費
に関する固有条件に関する。

【００３５】

【表１】 （実施の形態１）図１（ａ）は、本発明の実施の形態１
に係るメモリシステム１００の構成を示す。図１（ｂ）
は実施の形態１に係るメモリシステム１００によるアド
レス変換の状態を示す。

【００３６】図１（ａ）を参照して、メモリシステム１
００は、ＣＰＵ３とアドレス変換制御回路１とメモリ２
とを備えている。メモリ２は、入出力回路２０１とメモ
リ領域Ｒ１、Ｒ２、Ｒ３およびＲ４とを含んでいる。メ
モリ領域Ｒ１およびＲ４内のメモリセルは、メモリ領域
Ｒ２およびＲ３内のメモリセルよりも入出力回路２０１
から遠い位置に配置されている。

【００３７】前述したように入出力用回路２０１から近
いメモリ領域Ｒ２、Ｒ３に配置されたメモリセルと入出
力用回路２０１から遠いメモリ領域Ｒ１、Ｒ４に配置さ
れたメモリセルとの間で、入出力用回路２０１からの距
離差が生じるため、メモリセル自体のアクセス速度は同
一であっても、入出力用回路２０１から近いメモリ領域
Ｒ２、Ｒ３に配置されたメモリセルと入出力用回路２０
１から遠いメモリ領域Ｒ１、Ｒ４に配置されたメモリセ
ルとの間で、距離差を含めたアクセス速度の実力に差が
生じる。即ち、メモリ領域Ｒ１およびＲ４に配置された
メモリセルのアクセス速度はメモリ領域Ｒ２およびＲ３
に配置されたメモリセルのアクセス速度よりも遅い。

【００３８】図１（ｂ）を参照して、メモリ２のアドレ
ス空間６は、連続した領域ＡＳ１、ＡＳ２、ＡＳ３およ
びＡＳ４を含んでいる。領域ＡＳ１〜ＡＳ４とメモリ領
域Ｒ１〜Ｒ４とは、４本の矢印で示す対応関係によって
対応づけられている。この対応関係は、入出力回路２０
１と各メモリ領域Ｒ１〜Ｒ４に配置されたメモリセルと
の間の距離差に起因するアクセス速度に関する固有条件
に基づいて規定されている。高速アクセス用途に使用さ
れる領域ＡＳ１およびＡＳ２は、入出力回路２０１から
近い位置に配置され、アクセス速度の速いメモリセルを
含むメモリ領域Ｒ２およびＲ３にそれぞれ割り当てられ
ている。低速アクセス用途に使用される領域ＡＳ３およ
びＡＳ４は、入出力回路２０１から遠い位置に配置さ
れ、アクセス速度の遅いメモリセルを含むメモリ領域Ｒ
１およびＲ４にそれぞれ割り当てられている。

【００３９】ＣＰＵ３とアドレス変換制御回路１とは両
者の間で、アドレス空間６における高速アクセス用途の
領域と低速アクセス用途の領域とを事前に決定してい
る。図１（ｂ）に示す例では、高速アクセス用途には領
域ＡＳ１（論理アドレス：００００〜４４４４）または
ＡＳ２（論理アドレス：４４４５〜８８８８）を使用
し、低速アクセス用途には領域ＡＳ３（論理アドレス：
８８８９〜ＣＣＣＣ）またはＡＳ４（論理アドレス：Ｃ
ＣＣＤ〜ＦＦＦＦ）を使用するように、ＣＰＵ３とアド
レス変換制御回路１との間で事前に決定している。

【００４０】ＣＰＵ３は高速アクセス用途の要求をする
ときは、領域ＡＳ１またはＡＳ２に対応する論理アドレ
ス（００００〜８８８８）を読み出し動作・書き込み動
作を指定する制御信号とともにアドレス変換回路１へ出
力する。ＣＰＵ３は低速アクセス用途の要求をするとき
は、領域ＡＳ３またはＡＳ４に対応する論理アドレス
（８８８９〜ＦＦＦＦ）を、読み出し動作・書き込み動
作を指定する制御信号とともにアドレス変換回路１へ出
力する。

【００４１】アドレス変換制御回路１は、ＣＰＵ３が出
力した論理アドレスを図１（ｂ）に示す対応関係に基づ
いて物理アドレスに変換する。

【００４２】アドレス変換制御回路１は、領域ＡＳ１ま
たはＡＳ２に対応する論理アドレス（００００〜４４４
４、４４４５〜８８８８）をＣＰＵ３から受け取ると、
ＣＰＵ３が高速アクセスを要求していると判断し、ＣＰ
Ｕ３から受け取った論理アドレスをアクセス速度の速い
メモリセルを含むメモリ領域Ｒ２またはＲ３に対応する
物理アドレスにそれぞれ変換する。

【００４３】アドレス変換制御回路１は、領域ＡＳ３ま
たはＡＳ４に対応する論理アドレス（８８８９〜ＣＣＣ
Ｃ、ＣＣＣＤ〜ＦＦＦＦ）をＣＰＵ３から受け取ると、
ＣＰＵ３が低速アクセスを要求していると判断し、ＣＰ
Ｕ３から受け取った論理アドレスをアクセス速度の遅い
メモリセルを含むメモリ領域Ｒ１またはＲ４に対応する
物理アドレスにそれぞれ変換する。

【００４４】このアドレス変換は、（数１）に示すアル
ゴリズムに基づいて実行される。

【００４５】

【数１】

【００４６】（実施の形態２）図２〜図４を参照して、
実施の形態２に係るメモリシステム２００を説明する。

【００４７】図２（ａ）は、実施の形態２に係るメモリ
システム２００の構成を示す。図２（ｂ）は、メモリシ
ステム２００によるアドレス変換の状態を示す。図１で
前述した要素と同一の要素には同一の参照符号を付して
いる。これらについての詳細な説明は省略する。

【００４８】ＣＰＵ３は、高速アクセス要求と低速アク
セス要求との種別を示すモード信号と論理アドレスとを
アドレス変換回路２１へ出力する。

【００４９】ＣＰＵ３は高速アクセス用途の要求をする
ときは、高速アクセス要求を示すモード信号（ｍｏｄｅ
＝モード１）と任意の論理アドレス（００００〜ＦＦＦ
Ｆ）とを読み出し動作・書き込み動作を指定する制御信
号とともにアドレス変換回路２１へ出力する。ＣＰＵ３
は低速アクセス用途の要求をするときは、低速アクセス
要求を示すモード信号（ｍｏｄｅ＝モード２）と任意の
論理アドレス（００００〜ＦＦＦＦ）とを読み出し動作
・書き込み動作を指定する制御信号とともにアドレス変
換回路２１へ出力する。

【００５０】アドレス変換制御回路２１は、高速アクセ
ス要求を示すモード信号（ｍｏｄｅ＝モード１）をＣＰ
Ｕ３から受け取ると、ＣＰＵ３から受け取った論理アド
レスをアクセス速度の速いメモリセルを含むメモリ領域
Ｒ２またはＲ３に対応する物理アドレスに変換する。ア
ドレス変換制御回路２１は、低速アクセス要求を示すモ
ード信号（ｍｏｄｅ＝モード２）をＣＰＵ３から受け取
ると、ＣＰＵ３から受け取った論理アドレスをアクセス
速度の遅いメモリセルを含むメモリ領域Ｒ１またはＲ４
に対応する物理アドレスに変換する。

【００５１】このアドレス変換は、（数２）に示すアル
ゴリズムに基づいて実行される。

【００５２】

【数２】

【００５３】ＣＰＵ３とアドレス変換制御回路２１と
は、アドレス空間６における高速アクセス用途の領域と
低速アクセス用途の領域とを事前に決定していない。Ｃ
ＰＵ３からのアクセス要求が高速アクセス用途であるか
低速アクセス用途であるかはＣＰＵ３が出力するモード
信号に基づいてアドレス変換制御回路２１が判断する。

【００５４】図２（ｂ）は、ＣＰＵ３が低速アクセス要
求を領域ＡＳ１内の論理アドレスと領域ＡＳ３内の論理
アドレスとに行い、高速アクセス要求を領域ＡＳ２内の
論理アドレスと領域ＡＳ４内の論理アドレスとに行った
場合を例に挙げて領域ＡＳ１〜ＡＳ４とメモリ領域Ｒ１
〜Ｒ４との対応関係を示している。

【００５５】図３および図４を参照して、メモリシステ
ム２００におけるアドレス変換制御回路２１の内部を詳
細に説明する。図３は、メモリシステム２００のアドレ
ス変換制御回路２１の構成を示す。図４は、アドレス変
換回路２１によるアドレス変換の状態を示す。

【００５６】アドレス変換制御回路２１は、選択部１７
と変換部１３とを備えている。選択部１７は、連想メモ
リ１０と出力部１１、１２とを備えている。連想メモリ
１０は、高速アクセス要求、低速アクセス要求等の性能
種別（モード（ｍｏｄｅ）と呼ぶ）を格納するモードテ
ーブル１０Ａと、先頭アドレスＡｈｅａｄを記憶する先
頭アドレス記憶メモリ１０Ｂと、末尾アドレスＡｔａｉ
ｌを記憶する末尾アドレス記憶メモリ１０Ｃとを備えて
いる。変換部１３は、差分器１４と物理アドレス演算器
１５と末尾領域判定演算器１６とを備えている。

【００５７】アドレス変換回路２１は、ＣＰＵ３から出
力されたモード信号と論理アドレスＡｌｏｇｉｃとを受
け取る。選択部１７は、入力されたモード信号に対応す
るモードをモードテーブル１０Ａから選択する。選択部
１７は、選択されたモードに対応する先頭アドレスＡｈ
ｅａｄを先頭アドレス記憶メモリ１０Ｂから選択する。
選択部１７は、選択した先頭アドレスＡｈｅａｄを出力
部１１を介して変換部１３へ出力する。

【００５８】差分器１４は、ＣＰＵ３から受け取った論
理アドレスＡｌｏｇｉｃと出力部１１を介して出力され
た先頭アドレスＡｈｅａｄとの差分ＳＡＢを求める。物
理アドレス演算部１５は、論理アドレスＡｌｏｇｉｃか
ら差分ＳＡＢを減算して物理アドレスＡｄｄに変換し出
力する。

【００５９】図４を参照して、アドレス変換制御回路２
１が高速アクセス要求を示すモード信号（ｍｏｄｅ＝モ
ード１）と論理アドレスＡｌｏｇｉｃ（ＣＣＣＤ）とを
ＣＰＵ３から受け取った場合を例に挙げて、アドレス変
換の内容を具体的に説明する。差分ＳＡＢは、論理アド
レスＡｌｏｇｉｃ（ＣＣＣＤ）から先頭アドレスＡｈｅ
ａｄ（８８８８）を減算することにより求められる。即
ち、差分ＳＡＢは（数３）により求められる。

【００６０】

【数３】

【００６１】変換部１３は、論理アドレスＡｌｏｇｉｃ
（ＣＣＣＤ）から差分ＳＡＢ（＝４４４４）を減算して
物理アドレス（８８８８）に変換する。以降、ＣＰＵ３
からアドレス変換制御回路１に入力されるモード信号の
内容に変更があるまで、変換部１３はＣＰＵ３から受け
取った論理アドレスＡｌｏｇｉｃから差分ＳＡＢ（＝４
４４４）を減算して物理アドレスに変換する動作を繰り
返す。

【００６２】先頭アドレスＡｈｅａｄに対応する末尾ア
ドレスＡｔａｉｌは末尾アドレス記憶メモリ１０Ｃから
出力部１２を介して変換部１３へ出力される。末尾アド
レス判定演算器１６は、物理アドレス演算器１５が出力
する物理アドレスＡｄｄと出力部１２を介して出力され
る末尾アドレスＡｔａｉｌとに基づいて末尾アドレス判
定信号ＳＧを生成して出力する。末尾アドレス判定信号
ＳＧは、変換された物理アドレスＡｄｄの値が末尾アド
レスＡｔａｉｌの値を超えているかどうか、即ち入力さ
れた論理アドレスに対応するメモリ領域が足りなくなっ
たか否かを示す。メモリ領域が足りなくなった場合は
（末尾アドレス判定信号ＳＧが０でなくなった場合）、
ハードディスクや、他のメモリ（ＤＲＡＭでもよい）に
スワップ動作をしなくてはならない。末尾アドレス判定
信号ＳＧは、スワップ動作の制御のための情報としてを
用いることができる。

【００６３】先頭アドレスＡｈｅａｄと末尾アドレスＡ
ｔａｉｌとは、メモリ２のセットアップ時に設定しても
良いし、毎回電源投入時に設定しても良い。

【００６４】モード信号が追加されたメモリシステム２
００は、ＣＰＵ３が多くのプログラムを同時に実行する
ときに特に有効になってくる。図１に示すメモリシステ
ム１００では、ＣＰＵ３が高速アクセスを要求するとき
に出力する論理アドレスは領域ＡＳ１、ＡＳ２に対応す
る論理アドレス（００００〜８８８８）に限定される。
ＣＰＵ３が低速アクセスを要求するときに出力する論理
アドレスは領域ＡＳ３、ＡＳ４に対応する論理アドレス
（８８８９〜ＦＦＦＦ）に限定される。

【００６５】モード信号が追加されたメモリシステム２
００では、ＣＰＵ３は領域ＡＳ１〜ＡＳ４のいずれの領
域においても高速アクセスを要求することができるし、
低速アクセスを要求することもできる。アドレス変換制
御回路２１は、高速アクセス要求を示すモード信号を受
け取ると、論理アドレスの属する領域の如何に拘わらず
論理アドレスをアクセス速度の速いメモリセルを含むメ
モリ領域Ｒ２またはＲ３に対応する物理アドレスに変換
する。アドレス変換制御回路２１は、ＣＰＵ３から低速
アクセス要求を示すモード信号を受け取ると、論理アド
レスの属する領域の如何に拘わらず論理アドレスをアク
セス速度の遅いメモリセルを含むメモリ領域Ｒ１または
Ｒ４に対応する物理アドレスに変換する。

【００６６】（実施の形態３）図５および図６を参照し
て、メモリ２の内部を詳細に説明する。メモリ２は、単
一のメモリチップから成る。図５は、メモリ２の構成を
示す。図６は、メモリ２におけるメモリセルの周辺回路
の詳細な構成を示す。

【００６７】メモリ２には、短データバス９２と長デー
タバス９３とが設けられている。前述したように、入出
力用回路２０１から近いメモリ領域Ｒ２、Ｒ３に配置さ
れたメモリセルと入出力用回路２０１から遠いメモリ領
域Ｒ１、Ｒ４に配置されたメモリセルとの間で、入出力
用回路２０１からの距離差が生じるため、メモリセル９
１自体のアクセス速度は同一であっても、入出力用回路
２０１から近いメモリ領域Ｒ２、Ｒ３に配置されたメモ
リセル９１と入出力用回路２０１から遠いメモリ領域Ｒ
１、Ｒ４に配置されたメモリセル９１との間で、距離差
を含めたアクセス速度の実力に差が生じる。即ち、メモ
リ領域Ｒ１およびＲ４に配置されたメモリセル９１のア
クセス速度はメモリ領域Ｒ２およびＲ３に配置されたメ
モリセル９１のアクセス速度よりも遅い。

【００６８】短データバス９２は、高速アクセス領域で
ある領域Ｒ２、Ｒ３に配置されたメモリセル９１と接続
されている。長データバス９３は、低速アクセス領域で
ある領域Ｒ１、Ｒ４に配置されたメモリセル９１と接続
されている。メモリセル９１は、接続される短データバ
ス９２と長データバス９３とにより、高速アクセスグル
ープと低速アクセスグループとに分けられている。

【００６９】短データバス９２に接続されているトラン
ジスタスイッチＹ０、Ｙ１の数は少ないため、短データ
バス９２では配線の長さが短いという以外に、配線に接
続されたトランジスタスイッチＹ０、Ｙ１の接合容量も
小さく抑えられる。このため、短データバス９２に接続
されたメモリセル９１は一層高速アクセスが可能にな
る。短データバス９２と長データバス９３とを設けるこ
とによって、短データバス９２を介して高速アクセスを
実行する必要のあるメモリセルと、長データバス９３を
介して低速アクセスを実行すれば足りるメモリセルとに
グループ分けをすることが可能になる。

【００７０】従来は大容量化と高速動作アクセスとを両
立させることが困難であるために、その折衷点でしかメ
モリシステムを設計できなかった。本発明によれば、短
データバス９２に接続されるメモリセル９１の数を減ら
す代わりに長データバス９３に接続されるメモリセル９
１の数を増やして大容量化を図ることができる。短デー
タバス９２は配線が短い上に接合容量を削減でき、高速
アクセスが可能なメモリのアドレス空間を作り出すこと
ができる。このため、大容量化と高速アクセスとを両立
させることができる。

【００７１】（実施の形態４）図７を参照して、複数の
メモリチップを含むメモリ３２を説明する。

【００７２】メモリ３２は、メモリチップＤＲＡＭ０、
ＤＲＡＭ１、ＤＲＡＭ２およびＤＲＡＭ３を備えてい
る。メモリチップＤＲＡＭ０〜ＤＲＡＭ３のそれぞれは
共通のバス３２Ａでアドレス変換制御回路２１と接続さ
れている。メモリチップＤＲＡＭ０は、アドレス変換制
御回路２１から最も近い位置に実装されている。メモリ
チップＤＲＡＭ３は、アドレス変換制御回路２１から最
も遠い位置に実装されている。

【００７３】メモリ３２が複数のメモリチップＤＲＡＭ
０〜ＤＲＡＭ３から成る場合は、アドレス変換制御回路
２１から最も近い位置に実装されたメモリチップＤＲＡ
Ｍ０と、アドレス変換制御回路２１から最も遠い位置に
実装されたメモリチップＤＲＡＭ３との間には距離差が
生じるので、メモリセル自体のアクセス速度は同一であ
っても、アドレス変換制御回路２１から最も近い位置に
実装されたメモリチップＤＲＡＭ０内のメモリセルとア
ドレス変換制御回路２１から最も遠い位置に実装された
メモリチップＤＲＡＭ３内のメモリセルとの間で距離差
を含めたアクセス速度の実力に差が生じる。メモリチッ
プＤＲＡＭ０はアクセス速度が最も速い。メモリチップ
ＤＲＡＭ３はアクセス速度が最も遅い。

【００７４】アドレス変換制御回路２１から最も近い位
置に実装されたメモリチップＤＲＡＭ０に対応するメモ
リ領域は高速アクセス用途に用いられる。メモリチップ
ＤＲＡＭ１およびＤＲＡＭ２に対応するメモリ領域はデ
ータ保持用途に用いられる。アドレス変換制御回路２１
から最も遠い位置に実装されたメモリチップＤＲＡＭ３
に対応するメモリ領域は低速アクセス用途に用いられ
る。

【００７５】アドレス変換制御回路２１は、高速アクセ
ス要求を示すモード信号（ｍｏｄｅ＝モード１）をＣＰ
Ｕ３から受け取ると、ＣＰＵ３から受け取った論理アド
レスをアクセス速度が最も速いメモリチップＤＲＡＭ０
のメモリ領域Ｒ１に対応する物理アドレスに変換する。
アドレス変換制御回路２１は、低速アクセス要求を示す
モード信号（ｍｏｄｅ＝モード２）をＣＰＵ３から受け
取ると、ＣＰＵ３から受け取った論理アドレスをアクセ
ス速度の最も遅いメモリチップＤＲＡＭ３のメモリ領域
Ｒ４に対応する物理アドレスに変換する。アドレス変換
制御回路２１は、データ保持モード要求を示すモード信
号（ｍｏｄｅ＝モード０）をＣＰＵ３から受け取ると、
ＣＰＵ３から受け取った論理アドレスをデータ保持用途
に用いられるメモリチップＤＲＡＭ２、ＤＲＡＭ３のメ
モリ領域Ｒ２、Ｒ３に対応する物理アドレスに変換す
る。

【００７６】このように高速アクセス要求があったとき
はアドレス変換制御回路２１から最も近い位置に実装さ
れアクセス速度の最も速いメモリチップＤＲＡＭ０を用
いるので、アドレス変換制御回路２１から最も遠い位置
に実装されアクセス速度の最も遅いメモリチップＤＲＡ
Ｍ３に合わせてメモリ全体のアクセス速度のスペックが
定められている場合と比較して、メモリアクセス時間の
短縮化が可能となる。

【００７７】なお、アドレス変換制御回路２１から最も
近い位置に実装されたＤＲＡＭ０の内部において、図５
に示すようにメモリ領域を高速アクセス領域と低速アク
セス領域とに階層化すると、高速アクセス、低速アクセ
スという性能の種別化を一層きめ細かく実施することが
できる。

【００７８】（実施の形態５）図８を参照して、コンパ
イラを含むメモリシステム５００を説明する。図１およ
び図２で前述した要素と同一の要素には同一の参照符号
を付している。これらについての詳細な説明は省略す
る。

【００７９】メモリシステム５００は、コンパイラ５を
含むオペレーティングシステム４とＣＰＵ３とメモリ２
とを備えている。コンパイラ５に入力されるプログラム
７には高速アクセス要求または低速アクセス要求を示す
モード信号の種別と論理アドレスとが記述されている。

【００８０】プログラム７には、高速アクセス用途の要
求をするときは、高速アクセス要求を示すモード信号
（ｍｏｄｅ＝モード１）と任意の論理アドレス（０００
０〜ＦＦＦＦ）とが記述される。低速アクセス用途の要
求をするときは、低速アクセス要求を示すモード信号
（ｍｏｄｅ＝モード２）と任意の論理アドレス（０００
０〜ＦＦＦＦ）とが記述される。プログラム７に記述さ
れたモード信号と論理アドレスとはコンパイラ５に入力
される。

【００８１】コンパイラ５は、高速アクセス要求を示す
モード信号（ｍｏｄｅ＝モード１）をプログラム７から
を受け取ると、プログラム７から受け取った論理アドレ
スをアクセス速度の速いメモリセルを含むメモリ領域Ｒ
２またはＲ３に対応する物理アドレスに変換してＣＰＵ
３へ出力する。コンパイラ５は、低速アクセス要求を示
すモード信号（ｍｏｄｅ＝モード２）をプログラム７か
ら受け取ると、プログラム７から受け取った論理アドレ
スをアクセス速度の遅いメモリセルを含むメモリ領域Ｒ
１またはＲ４に対応する物理アドレスに変換してＣＰＵ
３へ出力する。

【００８２】ＣＰＵ３は、コンパイラ５によって既に論
理アドレスから物理アドレスに変換されたアドレスを受
け取るので、論理アドレスから物理アドレスに変換する
アドレス変換回路をＣＰＵ３とメモリ２との間に設ける
必要がない。このためＣＰＵ３とメモリ２との間の制御
が単純化されるので、より一層メモリ２のアクセス速度
の高速化を図ることができる。

【００８３】ここで、ユーザがプログラム７に記述する
のは、高速アクセス要求または低速アクセス要求を示す
モード信号の種別と論理アドレスである。ユーザは、ど
の処理を行うときに最も頻繁にメモリ２にアクセスする
のか、または高速にメモリにアクセスしなければならな
いのかを理解してプログラムを記述するので、プログラ
ム７中に高速アクセス要求または低速アクセス要求を示
すモード信号の種別の情報を記述することは極めて容易
であり、かつ効果的である。

【００８４】例えば、データをキーボードから入力する
だけの処理では、低速なアクセスで十分と考えられる。
スリープモード時に定期的にメモリ２のリフレッシュを
行う処理も極めて低速なアクセスで十分と考えられる。
またプログラムを記述するユーザは、データ保持時間が
長いメモリセルを用いてレジューム機能用のデータをバ
ッテリーバックアップする必要があることも理解してい
る。さらにユーザは３次元のグラフィック処理を行うと
きは、高速アクセス要求を示すモード信号の種別の情報
を記述する。

【００８５】なお、高速アクセス要求または低速アクセ
ス要求等の性能種別に対応した物理アドレスの情報をユ
ーザがデータブック等から入手しておけば、高速アクセ
ス要求または低速アクセス要求等の性能種別に関する要
求を物理アドレスの絶対値を計算することにより直接指
定することもできる。メモリの物理アドレスの絶対値を
計算することが難しい場合であっても、少なくとも高速
アクセス要求または低速アクセス要求等の同じ性能種別
のメモリのアクセスの処理については、できるだけ隣接
したアドレス空間でグループ化し、図１に示すメモリシ
ステム１００または図２に示すメモリシステム２００と
組み合わせることにより、比較的簡単なアドレス変換制
御回路によってメモリの物理アドレスの絶対値を求める
ことが可能であると考えられる。

【００８６】以上のように実施の形態１〜５によれば、
アドレス変換制御回路１、２１は、ＣＰＵ３が高速アク
セスを要求したときはＣＰＵ３が出力した論理アドレス
をアクセス速度の速いメモリセルを含むメモリ領域Ｒ２
またはＲ３に対応する物理アドレスに変換する。

【００８７】このため、メモリ領域Ｒ１、Ｒ４内のアク
セス速度の遅いメモリセルにメモリ全体のアクセス速度
を合わせる必要がなく、ＣＰＵ３からのアクセス要求の
レベルに応じて、アクセス速度の速いメモリセルとアク
セス速度の遅いメモリセルとを使い分けることができ
る。

【００８８】この結果、最悪のアクセス速度のメモリセ
ルの影響を受けることなくアクセス速度の性能の良いメ
モリセルの能力を引き出すことができるので高速アクセ
スが可能となる。

【００８９】メモリ２が複数のチップを含む場合にも、
同様の効果が得られる。アクセス速度の最も遅いメモリ
チップにメモリシステム全体のアクセス速度を合わせる
必要がなく、アクセス要求のレベルに応じて、アクセス
速度の速いメモリチップとアクセス速度の遅いメモリチ
ップとを使い分けることができる。この結果、最悪のア
クセス速度のメモリチップの影響を受けることなくアク
セス速度の性能の良いメモリチップの能力を引き出すこ
とができるので高速アクセスが可能となる。

【００９０】さらに、最悪のアクセス速度のメモリチッ
プは、低速アクセス用途に用いることができるので、不
良として扱う必要もなくなる。このため、高いアクセス
速度のレベルを保証しながら、メモリチップの歩留りを
高くすることができる。

【００９１】さらに、本発明は、複数のメモリチップの
うちの一つのメモリチップにおける複数のメモリ領域に
対しても適用することができる。

【００９２】なお、ここでは、アドレス変換制御回路
１、２１へのアクセス要求をＣＰＵ３が実行する例を説
明したが、これに限定されない。アドレス変換制御回路
１、２１へのアクセス要求は、キャッシュメモリ、メイ
ンメモリを制御するメモリコントローラが実行してもよ
く、グラフィック制御ＬＳＩ、信号処理を行うＤＳＰが
実行してもよい。

【００９３】また、図１および図２はアドレス変換制御
回路１、２１とＣＰＵ３とメモリ２とが別チップで構成
されている例を示しているが、本発明はこれに限定され
ない。アドレス変換制御回路１、２１はＣＰＵ３と同一
チップであっても良い。アドレス変換制御回路１、２１
はメモリ２と同一チップでも良い。

【００９４】さらに、（数１）および（数２）に示すア
ドレス変換アルゴリズムは、ＡＳＩＣやＦＰＧＡを用い
て専用ハードウエアで実現しても良いし、汎用ＣＰＵ
や、フラッシュメモリ、ＲＯＭ等を用いてソフトウエア
で実現しても良い。

【００９５】（実施の形態６）図１〜図８を参照して前
述したメモリシステムの例は、アクセス速度に関する固
有条件のうち入出力回路（またはアドレス変換制御回
路）とメモリセルとの間の距離差についての固有条件に
関していた。

【００９６】図９〜図１１を参照して、アクセス速度に
関する固有条件のうちバスの動作周波数についての固有
条件に関するメモリシステムを説明する。図９は、メモ
リ２が複数のメモリチップを含む場合の例を示す。図１
０および図１１は、メモリ２が単一のメモリチップから
成る場合の例を示す。

【００９７】図９を参照して、メモリ５２は、メモリチ
ップＤＲＡＭ０、ＤＲＡＭ１、ＤＲＡＭ２およびＤＲＡ
Ｍ３を備えている。メモリチップＤＲＡＭ０〜ＤＲＡＭ
３とアドレス変換制御回路２１とを接続するバス５２Ｂ
および５２Ｃが設けられている。メモリチップＤＲＡＭ
０は、バス５２Ｂでアドレス変換制御回路２１と接続さ
れている。メモリチップＤＲＡＭ１〜ＤＲＡＭ３は共通
のバス５２Ｃでアドレス変換制御回路２１と接続されて
いる。バス５２Ｂは高い周波数で動作するバスである。
バス５２Ｃは低い周波数で動作するバスである。

【００９８】メモリチップＤＲＡＭ０〜ＤＲＡＭ３は、
高い周波数で動作するバス５２Ａと低い周波数で動作す
るバス５２Ｂとのいずれに接続されているかによって、
用途が定められている。高い周波数で動作するバス５２
Ｂに接続されているメモリチップＤＲＡＭ０は高速アク
セス用途に用いられる。低い周波数で動作するバス５２
Ｃに接続されているメモリチップＤＲＡＭ１〜ＤＲＡＭ
３は低速アクセス用途またはデータ保持モードに用いら
れる。

【００９９】図１０および図１１を参照して、メモリ６
２は、短データバス選択回路１４１Ａと長データバス選
択回路１４１Ｂとを備えている。短データバス選択回路
１４１Ａは、バス６２Ｂでアドレス変換制御回路２１と
接続されている。長データバス選択回路１４１Ｂは、バ
ス６２Ｃでアドレス変換制御回路２１と接続されてい
る。バス６２Ｂは高い周波数で動作するバスである。バ
ス６２Ｃは低い周波数で動作するバスである。

【０１００】メモリ６２には、短データバス９２と長デ
ータバス９３とが設けられている。短データバス９２
は、高速アクセス領域である領域Ｒ２、Ｒ３に配置され
たメモリセル９１と接続されている。長データバス９３
は、低速アクセス領域である領域Ｒ１、Ｒ４に配置され
たメモリセル９１と接続されている。メモリセル９１は
短データバス９２と長データバス９３とのいずれに接続
されているかによって、高速アクセスグループと低速ア
クセスグループとに分けられている。

【０１０１】短データバス選択回路１４１Ａは、高い周
波数で動作するバス６２Ｂを短データバス９２に接続さ
れている領域Ｒ２、Ｒ３に配置されたメモリセル９１に
接続する。長データバス選択回路１４１Ｂは、低い周波
数で動作するバス６２Ｃを長データバス９３に接続され
ている領域Ｒ１、Ｒ４に配置されたメモリセル９１に接
続する。

【０１０２】メモリセルは、高い周波数で動作するバス
６２Ｂと低い周波数で動作するバス６２Ｃとのいずれに
接続されるかによって、用途が定められている。高い周
波数で動作するバス６２Ｂに接続されている領域Ｒ２、
Ｒ３に配置されたメモリセル９１は、高速アクセス用途
に用いられる。低い周波数で動作するバス６２Ｃに接続
されている領域Ｒ１、Ｒ４に配置されたメモリセル９１
は、低速アクセス用途に用いられる。

【０１０３】図１２を参照して、アクセス速度に関する
固有条件のうちバスの動作電圧の高低についての固有条
件に関するメモリシステム６９０を説明する。メモリシ
ステム６９０は異なる動作電圧のバスを介して複数の機
器と接続されている。

【０１０４】アドレス変換制御回路２１は、３Ｖ振幅、
２０ＭＨｚのバス１３５を介してプリンタ１３２および
ハードディスク１３３と接続されている。メモリ７２は
プリンタ１３２およびハードディスク１３３のバッファ
メモリとして用いられている。プリンタやハードディス
クには、比較的世代の古いデバイス技術を使って製造さ
れたＬＳＩが多く残されているため、バスの動作電圧は
３Ｖ以上を確保する必要がある。

【０１０５】アドレス変換制御回路２１は、１Ｖ振幅、
２００ＭＨｚのバス１３４を介してグラフィックアクセ
ラレータ１３１と接続されている。高速なグラフィック
アクセラレータやキャッシュメモリ等は先端のデバイス
技術を用いて製造されているため、バスの動作電圧は１
Ｖ程度の低電圧でないと信頼性を保証できない。

【０１０６】メモリ７２のメモリ領域によって接続され
ているバス１３４、１３５の動作電圧が異なるため、ア
ドレス変換制御回路２１の入出力回路１３６、１３７の
インターフェース電圧は異なる必要がある。

【０１０７】入出力回路１３６のインターフェース電圧
は、バス１３４の動作電圧１Ｖに適合するように設定さ
れている。入出力回路１３７のインターフェース電圧
は、バス１３５の動作電圧３Ｖに適合するように設定さ
れている。

【０１０８】アドレス変換制御回路２１は、動作電圧１
Ｖのバス１３４へのアクセス要求を示すモード信号をＣ
ＰＵ３から受け取ると、ＣＰＵ３から受け取った論理ア
ドレスを動作電圧１Ｖのバス１３４に接続されるメモリ
セルを含むメモリ領域に対応する物理アドレスに変換す
る。アドレス変換制御回路２１は、動作電圧３Ｖのバス
１３５へのアクセス要求を示すモード信号をＣＰＵ３か
ら受け取ると、ＣＰＵ３から受け取った論理アドレスを
動作電圧３Ｖのバス１３５に接続されるメモリセルを含
むメモリ領域に対応する物理アドレスに変換する。

【０１０９】このため、メモリ７２は、同一チップで構
成されていても動作電圧の異なるバス１３４、１３５に
別々にまたは同時に接続することができる。

【０１１０】（実施の形態７）実施の形態７〜８に係る
メモリシステムはメモリのパワー消費に関する固有条件
に関する。

【０１１１】図１３を参照して、パワー消費についての
固有条件のうちトランジスタのしきい値電圧の高低につ
いての固有条件に関するメモリシステムを説明する。

【０１１２】メモリ８２は、トランジスタのしきい値電
圧が低電圧（０．１Ｖ）である領域Ｒ２１、Ｒ３１と、
トランジスタのしきい値電圧が高電圧（０．６Ｖ）であ
る領域Ｒ１１、Ｒ４１とを含んでいる。

【０１１３】アドレス変換制御回路２１（図示せず）
は、高しきい値電圧動作を示すモード信号をＣＰＵ３
（図示せず）から受け取ると、ＣＰＵ３から受け取った
論理アドレスをトランジスタのしきい値電圧が高電圧
（０．６Ｖ）であるメモリ領域Ｒ１１またはＲ４１に対
応する物理アドレスに変換する。アドレス変換制御回路
２１は、低しきい値電圧動作を示すモード信号をＣＰＵ
３から受け取ると、ＣＰＵ３から受け取った論理アドレ
スをトランジスタのしきい値電圧が低電圧（０．１Ｖ）
であるメモリ領域Ｒ２１またはＲ３１に対応する物理ア
ドレスに変換する。

【０１１４】省電力を優先するアプリケーションプログ
ラムを実行するときは、メモリアクセスの領域をトラン
ジスタのしきい値電圧が低電圧（０．１Ｖ）である領域
に指定することができる。

【０１１５】以上のように本実施の形態７によれば、ア
ドレス変換制御回路２１は、ＣＰＵ３が低しきい値電圧
動作を要求したときはＣＰＵ３が出力した論理アドレス
をしきい値電圧が低いトランジスタが配置されているメ
モリ領域Ｒ２１またはＲ３１に対応する物理アドレスに
変換する。

【０１１６】このため、メモリ領域Ｒ１１、Ｒ４１内の
しきい値電圧が高いトランジスタにメモリ全体の動作を
合わせる必要がなく、ＣＰＵ３からのアクセス要求のレ
ベルに応じて、しきい値電圧が高いトランジスタとしき
い値電圧が低いトランジスタとを使い分けることができ
る。

【０１１７】この結果、しきい値電圧が高いトランジス
タの影響を受けることなくしきい値電圧が低いトランジ
スタの能力を引き出すことができるのでメモリのパワー
消費を低減すことができる。

【０１１８】（実施の形態８）図１４を参照して、パワ
ー消費についての固有条件のうちスタンバイ時のデータ
保持時間についての固有条件に関するメモリシステムを
説明する。

【０１１９】図１４（ａ）はスタンバイ時のデータ保持
時間についての固有条件に関するメモリシステムに備え
られたメモリ９２の構成を示す。図１４（ｂ）はメモリ
９２に設けられたスイッチのアクティブ時とスタンバイ
時とのオンオフ状態を示す。

【０１２０】メモリ９２は、スタンバイ時にメモリセル
への電源供給のスイッチがオフされる領域Ｒ１２１、Ｒ
１３１と、スタンバイ時にもメモリセルへ電源が供給さ
れる領域Ｒ１１１、Ｒ１４１とを含んでいる。

【０１２１】ＤＲＡＭ、ＳＲＡＭは、電源を落とせばデ
ータを失うため、データを保持しておく場合は、スタン
バイ時にもメモリセルへ電源を供給する必要がある。Ｄ
ＲＡＭの場合はさらに、リフレッシュ動作が必要であ
り、必然的にスタンバイ時の消費電力が大きくなる。バ
ッテリーで動作する機器に用いるメモリシステムでは、
この消費電力を小さくする必要がある。すべてのメモリ
セルでデータを保持しておく必要がなく、例えば、半分
または３分の１程度のメモリセルのデータだけを保持し
ておけば良い場合には、データを保持しておく必要のな
いメモリセルが配置されたメモリ領域に対しては電源供
給のスイッチをオフすると、その分、スタンバイ時の消
費電力を小さくすることができる。

【０１２２】アドレス変換制御回路２１（図示せず）
は、長いデータ保持時間による動作を示すモード信号を
ＣＰＵ３（図示せず）から受け取ると、ＣＰＵ３から受
け取った論理アドレスをスタンバイ時にも電源が供給さ
れるメモリ領域Ｒ１１１またはＲ１４１に対応する物理
アドレスに変換する。アドレス変換制御回路２１は、短
いデータ保持時間による動作を示すモード信号をＣＰＵ
３から受け取ると、ＣＰＵ３から受け取った論理アドレ
スをスタンバイ時にはメモリセルへ電源が供給されない
メモリ領域Ｒ１２１またはＲ１３１に対応する物理アド
レスに変換する。

【０１２３】以上のように本実施の形態によれば、アド
レス変換制御回路２１は、ＣＰＵ３が短いデータ保持時
間による動作を要求したときはＣＰＵ３が出力した論理
アドレスを、スタンバイ時にはメモリセルへ電源が供給
されないメモリ領域Ｒ１２１またはＲ１３１に対応する
物理アドレスに変換する。

【０１２４】このため、メモリ領域Ｒ１１１、Ｒ１４１
内のスタンバイ時にも電源が供給されるメモリセルにメ
モリ全体の動作を合わせる必要がなく、ＣＰＵ３からの
アクセス要求のレベルに応じて、スタンバイ時には電源
が供給されないメモリセルとスタンバイ時にも電源が供
給されるメモリセルとを使い分けることができる。

【０１２５】この結果、スタンバイ時にも電源が供給さ
れるメモリセルの影響を受けることなくスタンバイ時に
は電源が供給されないメモリセルを活用することができ
るのでメモリのパワー消費を低減することができる。

【０１２６】この考え方は、図１３に示すトランジスタ
のしきい値電圧の高低についての固有条件に関するメモ
リシステムの説明でも前述したが、低閾値電圧を用いる
領域と用いない領域との間でトランジスタのリーク電流
に伴うスタンバイ電流が異なることにも応用できる。低
閾値電圧を用いるメモリ領域において、スタンバイ時に
電源供給をストップして、リーク電流の問題を回避する
領域と、スタンバイ時にも電源が供給される領域とを設
けて性能種別の要求に対応させることもできる。

【０１２７】なお、図１３および図１４ではメモリが単
一のメモリチップである場合を例に挙げて説明したが、
本発明はこれに限定されない。メモリが複数のメモリチ
ップを含む場合にも、同様の効果が得られる。複数のメ
モリチップは、同一の原理に基づいて動作するものであ
ればよい。例えばＤＲＡＭ、ＳＲＡＭ、フラッシュメモ
リ、ＲＯＭおよび強誘電性メモリ等のうちから複数のメ
モリチップを構成することができる。

【０１２８】

【発明の効果】以上のように本発明に係るメモリシステ
ムによれば、性能種別の要求に対応してメモリ空間内で
異なる性能を持つことが許されるので、良い性能のメモ
リセルのアドレス空間と悪い性能のメモリセルのアドレ
ス空間とを指定して動作させることができる。

【０１２９】このため、最悪の性能のメモリセルによる
影響を受けずに高い要求スペックでの動作が可能になる
という効果が生ずる。

【図面の簡単な説明】

【図１】（ａ）本発明の実施の形態１に係るメモリシス
テム１００の構成図である。 （ｂ）メモリシステム１００によるアドレス変換の状態
を示す図である。

【図２】（ａ）実施の形態２に係るメモリシステム２０
０の構成図である。 （ｂ）メモリシステム２００によるアドレス変換の状態
を示す図である。

【図３】実施の形態２に係るメモリシステムのアドレス
変換制御回路２１の構成図である。

【図４】図３のアドレス変換制御回路２１によるアドレ
ス変換の状態を示す図である。

【図５】実施の形態３に係るメモリ２の構成図である。

【図６】実施の形態３に係るメモリ２におけるメモリセ
ルの周辺回路の構成図である。

【図７】（ａ）実施の形態４に係る、複数のメモリチッ
プを含むメモリ３２を備えたメモリシステム４００の説
明図である。 （ｂ）図７（ａ）のアドレス変換制御回路２１によるア
ドレス変換の状態を示す図である。

【図８】（ａ）実施の形態５に係るコンパイラを含むメ
モリシステム５００の構成図である。 （ｂ）メモリシステム５００によるアドレス変換の状態
を示す図である。

【図９】（ａ）実施の形態６に係る、バスの動作周波数
についての固有条件に関するメモリシステムのうちメモ
リ２が複数のメモリチップを含むメモリシステム６００
の説明図である。 （ｂ）メモリシステム６００によるアドレス変換の状態
を示す図である。

【図１０】実施の形態６に係る、バスの動作周波数につ
いての固有条件に関するメモリシステムのうちメモリ２
が単一のメモリチップから成るメモリシステム６５０の
説明図である。

【図１１】実施の形態６に係る、バスの動作周波数につ
いての固有条件に関するメモリシステムにおけるメモリ
６２の説明図である。

【図１２】実施の形態６に係る、バスの動作電圧につい
ての固有条件に関するメモリシステム６９０の説明図で
ある。

【図１３】実施の形態７に係る、トランジスタのしきい
値電圧についての固有条件に関するメモリシステムに設
けられたメモリ８２の構成図である。

【図１４】（ａ）実施の形態８に係る、スタンバイ時の
データ保持時間についての固有条件に関するメモリシス
テムに設けられたメモリ９２の構成図である。 （ｂ）図１４（ａ）のメモリ９２に設けられたスイッチ
のアクティブ時とスタンバイ時とのオンオフ状態を示す
図である。

【符号の説明】

１、２１ アドレス変換制御回路 ２、３２、５２、６２、７２、８２、９２ メモリ ３２Ａ、５２Ｂ、５２Ｃ、６２Ｂ、６２Ｃ、１３４、１
３５ バス ３ ＣＰＵ ４ オペレーティングシステム ５ コンパイラ ７ プログラム １０ 連想メモリ １０Ａ モードテーブル １０Ｂ 先頭アドレス記憶メモリ １０Ｃ 末尾アドレス記憶メモリ １１ 出力部 １２ 出力部 １３ 変換部 １７ 選択部

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数のメモリ領域を含み、同一の原理に
   基づいて動作する記憶手段と、 前記記憶手段のアドレス空間と前記複数のメモリ領域と
   の間の対応関係に基づいて、論理アドレスを物理アドレ
   スに変換するアドレス変換手段とを備え、 前記対応関係は、前記記憶手段の性能に関する固有条件
   に基づいて規定されている、メモリシステム。
2. 【請求項２】 前記対応関係は、前記アドレス空間に含
   まれる連続した領域が前記複数のメモリ領域のうちの１
   つに割り当てられることを規定する、請求項１に記載の
   メモリシステム。
3. 【請求項３】 前記記憶手段は、複数のメモリチップを
   含み、 前記複数のメモリ領域は、前記複数のメモリチップによ
   って形成される、請求項１に記載のメモリシステム。
4. 【請求項４】 前記記憶手段は、単一のメモリチップを
   含み、 前記複数のメモリ領域は、前記単一のメモリチップによ
   って形成される、請求項１に記載のメモリシステム。
5. 【請求項５】 前記アドレス変換手段は、 選択情報に応じて、前記アドレス空間と前記複数のメモ
   リ領域との間の複数の前記対応関係のうちの１つを選択
   する選択手段と、 前記選択された対応関係に基づいて前記論理アドレスを
   前記物理アドレスに変換する変換手段と、 を含む、請求項１に記載のメモリシステム。
6. 【請求項６】 前記選択手段は、 前記複数の対応関係を蓄積する連想メモリと、 前記選択情報に応じて前記連想メモリに蓄積された前記
   複数の対応関係のうちの１つを出力する出力手段とを含
   む、請求項５に記載のメモリシステム。
7. 【請求項７】 前記アドレス変換手段は、前記対応関係
   に基づいてアプリケーションプログラムから入力された
   論理アドレスを物理アドレスに変換するコンパイラを含
   む、請求項１に記載のメモリシステム。
8. 【請求項８】 前記固有条件は、前記メモリのアクセス
   速度に関する第１の固有条件と、前記メモリのパワー消
   費に関する第２の固有条件とを含む、請求項１に記載の
   メモリシステム。
9. 【請求項９】 前記第１の固有条件は、入出力回路また
   は前記アドレス変換手段とメモリセルとの間の距離差に
   関する固有条件と、バスの動作周波数の高低に関する固
   有条件と、前記バスの動作電圧の高低に関する固有条件
   とを含んでおり、前記第２の固有条件は、トランジスタ
   のしきい値電圧の高低に関する固有条件と、スタンバイ
   時のデータ保持時間に関する固有条件とを含んでいる、
   請求項８に記載のメモリシステム。