JPH11242891A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents
不揮発性半導体記憶装置およびそのデータ書き込み方法Info
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- JPH11242891A JPH11242891A JP14770798A JP14770798A JPH11242891A JP H11242891 A JPH11242891 A JP H11242891A JP 14770798 A JP14770798 A JP 14770798A JP 14770798 A JP14770798 A JP 14770798A JP H11242891 A JPH11242891 A JP H11242891A
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Abstract
(57)【要約】
【課題】書き込みレベルのディスターブ特性を改善で
き、また、すべての書き込みステップにおいて書き込み
不十分なセルを高速に検出できる不揮発性半導体記憶装
置およびそのデータ書き込み方法を提供する。 【解決手段】データ“１０”のレベルがディスターブに
対して最も弱いことから、本装置１０では、書き込みデ
ータが“０１”、“００”のメモリセルに対して“０
１”のレベルへの書き込みを行った後、書き込みデータ
“００”のメモリセルの書き込みを行い、最後に書き込
みデータ“１０”のセルに対して書込みを行って４値の
書込みを終了するように構成したので、書き込みレベル
のディスターブ特性を改善できる利点がある。また、す
べての書き込みステップにおいて高速に書き込み不十分
セルの検出が可能となる。
き、また、すべての書き込みステップにおいて書き込み
不十分なセルを高速に検出できる不揮発性半導体記憶装
置およびそのデータ書き込み方法を提供する。 【解決手段】データ“１０”のレベルがディスターブに
対して最も弱いことから、本装置１０では、書き込みデ
ータが“０１”、“００”のメモリセルに対して“０
１”のレベルへの書き込みを行った後、書き込みデータ
“００”のメモリセルの書き込みを行い、最後に書き込
みデータ“１０”のセルに対して書込みを行って４値の
書込みを終了するように構成したので、書き込みレベル
のディスターブ特性を改善できる利点がある。また、す
べての書き込みステップにおいて高速に書き込み不十分
セルの検出が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルに少な
くとも３値以上のデータを記録可能な多値型の不揮発性
半導体記憶装置およびそのデータ書き込み方法に関する
ものである。
くとも３値以上のデータを記録可能な多値型の不揮発性
半導体記憶装置およびそのデータ書き込み方法に関する
ものである。
【０００２】
【従来の技術】フラッシュメモリ等の不揮発性半導体記
憶装置においては、１個のメモリセルトランジスタに
「０」、「１」の２つの値をとるデータを記録する２値
型のメモリセル構造が通常である。また、最近の半導体
記憶装置の大容量化の要望に伴い、１個のメモリセルト
ランジスタに少なくとも３値以上のデータを記録する、
いわゆる多値型の不揮発性半導体記憶装置が提案されて
いる（たとえば、「Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ３２Ｍ
ｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ」’９５ ＩＳＳＣＣ
ｐ１３２〜 参照）。
憶装置においては、１個のメモリセルトランジスタに
「０」、「１」の２つの値をとるデータを記録する２値
型のメモリセル構造が通常である。また、最近の半導体
記憶装置の大容量化の要望に伴い、１個のメモリセルト
ランジスタに少なくとも３値以上のデータを記録する、
いわゆる多値型の不揮発性半導体記憶装置が提案されて
いる（たとえば、「Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ３２Ｍ
ｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ」’９５ ＩＳＳＣＣ
ｐ１３２〜 参照）。
【０００３】図６はＮＡＮＤ型フラッシュメモリにおい
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータ内容との関係を示す図である。
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータ内容との関係を示す図である。
【０００４】図６において、縦軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
分布頻度をそれぞれ表している。また、１個のメモリト
ランジスタに記録するデータを構成する２ビットデータ
の内容は、〔ＩＯn+1 ，ＩＯn 〕で表され、〔Ｉ
Ｏn+1 ，ＩＯn 〕＝〔１，１〕，〔１，０〕，〔０，
１〕，〔０，０〕の４状態が存在する。すなわち、デー
タ「０」、データ「１」、データ「２」、データ「３」
の４状態が存在する。
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
分布頻度をそれぞれ表している。また、１個のメモリト
ランジスタに記録するデータを構成する２ビットデータ
の内容は、〔ＩＯn+1 ，ＩＯn 〕で表され、〔Ｉ
Ｏn+1 ，ＩＯn 〕＝〔１，１〕，〔１，０〕，〔０，
１〕，〔０，０〕の４状態が存在する。すなわち、デー
タ「０」、データ「１」、データ「２」、データ「３」
の４状態が存在する。
【０００５】そして、多値データの書き込みをページ単
位（ワード線単位）で行うＮＡＮＤ型フラッシュメモリ
が提案されている（たとえば、文献；1996 IEEE Intern
ational Solid-State Circuits Conference 、ISSCC96/
SESSION 2/FLASH MEMORY/PAPER TP 2.1:A 3.3V 128Mb M
ulti-Level NAND Flash Memory For Mass Storage Appl
ication.pp32-33 、参照）。
位（ワード線単位）で行うＮＡＮＤ型フラッシュメモリ
が提案されている（たとえば、文献；1996 IEEE Intern
ational Solid-State Circuits Conference 、ISSCC96/
SESSION 2/FLASH MEMORY/PAPER TP 2.1:A 3.3V 128Mb M
ulti-Level NAND Flash Memory For Mass Storage Appl
ication.pp32-33 、参照）。
【０００６】図７は、上記文献に開示されたページ単位
で書き込みを行うＮＡＮＤ型フラッシュメモリの要部構
成を示す回路図である。図７において、１はメモリセル
アレイ、２は書込／読出制御回路、ＢＬ２，ＢＬ１はビ
ット線をそれぞれ示している。
で書き込みを行うＮＡＮＤ型フラッシュメモリの要部構
成を示す回路図である。図７において、１はメモリセル
アレイ、２は書込／読出制御回路、ＢＬ２，ＢＬ１はビ
ット線をそれぞれ示している。
【０００７】メモリセルアレイ１は、それぞれメモリセ
ルが共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモ
リストリングＡ０，Ａ１により構成されている。そし
て、メモリストリングＡ０はビット線ＢＬ１に接続さ
れ、メモリストリングＡ１はビット線ＢＬ２に接続され
ている。メモリストリングＡ０は、フローティングゲー
トを有する不揮発性半導体記憶装置からなるメモリセル
トランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続された
ＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリセル
トランジスタＭＴ０Ａのドレインが選択ゲートＳＧ１Ａ
を介してビット線ＢＬ１に接続され、メモリセルトラン
ジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを介し
て基準電位線ＶＧＬに接続されている。メモリストリン
グＡ１は、フローティングゲートを有する不揮発性半導
体記憶装置からなるメモリセルトランジスタＭＴ０Ｂ〜
ＭＴ１５Ｂが直列に接続されたＮＡＮＤ列を有してお
り、このＮＡＮＤ列のメモリセルトランジスタＭＴ０Ｂ
のドレインが選択ゲートＳＧ１Ｂを介してビット線ＢＬ
２に接続され、メモリセルトランジスタＭＴ１５Ｂのソ
ースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧＬに
接続されている。
ルが共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモ
リストリングＡ０，Ａ１により構成されている。そし
て、メモリストリングＡ０はビット線ＢＬ１に接続さ
れ、メモリストリングＡ１はビット線ＢＬ２に接続され
ている。メモリストリングＡ０は、フローティングゲー
トを有する不揮発性半導体記憶装置からなるメモリセル
トランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続された
ＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリセル
トランジスタＭＴ０Ａのドレインが選択ゲートＳＧ１Ａ
を介してビット線ＢＬ１に接続され、メモリセルトラン
ジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを介し
て基準電位線ＶＧＬに接続されている。メモリストリン
グＡ１は、フローティングゲートを有する不揮発性半導
体記憶装置からなるメモリセルトランジスタＭＴ０Ｂ〜
ＭＴ１５Ｂが直列に接続されたＮＡＮＤ列を有してお
り、このＮＡＮＤ列のメモリセルトランジスタＭＴ０Ｂ
のドレインが選択ゲートＳＧ１Ｂを介してビット線ＢＬ
２に接続され、メモリセルトランジスタＭＴ１５Ｂのソ
ースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧＬに
接続されている。
【０００８】そして、選択ゲートＳＧ１Ａ，ＳＧ１Ｂの
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。
【０００９】書込／読出制御回路２は、ｎチャネルＭＯ
Ｓ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ１７、ｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、およびイ
ンバータの入出力同士を結合してなるラッチ回路Ｑ１，
Ｑ２により構成されている。
Ｓ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ１７、ｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、およびイ
ンバータの入出力同士を結合してなるラッチ回路Ｑ１，
Ｑ２により構成されている。
【００１０】ＮＭＯＳトランジスタＮＴ１は電源電圧Ｖ
CCの供給ラインとビット線ＢＬ１との間に接続され、ゲ
ートが禁止信号ＩＨＢ１の供給ラインに接続されてい
る。ＮＭＯＳトランジスタＮＴ２は電源電圧ＶCCの供給
ラインとビット線ＢＬ２との間に接続され、ゲートが禁
止信号ＩＨＢ２の供給ラインに接続されている。ビット
線ＢＬ１およびＮＭＯＳトランジスタＮＴ１の接続点と
メモリストリングＡ０およびビット線ＢＬ１との接続点
との間にはデプレッション型のＮＭＯＳトランジスタＮ
Ｔ１８が接続され、ビット線ＢＬ２およびＮＭＯＳトラ
ンジスタＮＴ２の接続点とメモリストリングＡ１および
ビット線ＢＬ２との接続点との間にはデプレッション型
のＮＭＯＳトランジスタＮＴ１９が接続されている。そ
して、ＮＭＯＳトランジスタＮＴ１８，１９のゲートは
デカップル信号供給線ＤＣＰＬに接続されている。
CCの供給ラインとビット線ＢＬ１との間に接続され、ゲ
ートが禁止信号ＩＨＢ１の供給ラインに接続されてい
る。ＮＭＯＳトランジスタＮＴ２は電源電圧ＶCCの供給
ラインとビット線ＢＬ２との間に接続され、ゲートが禁
止信号ＩＨＢ２の供給ラインに接続されている。ビット
線ＢＬ１およびＮＭＯＳトランジスタＮＴ１の接続点と
メモリストリングＡ０およびビット線ＢＬ１との接続点
との間にはデプレッション型のＮＭＯＳトランジスタＮ
Ｔ１８が接続され、ビット線ＢＬ２およびＮＭＯＳトラ
ンジスタＮＴ２の接続点とメモリストリングＡ１および
ビット線ＢＬ２との接続点との間にはデプレッション型
のＮＭＯＳトランジスタＮＴ１９が接続されている。そ
して、ＮＭＯＳトランジスタＮＴ１８，１９のゲートは
デカップル信号供給線ＤＣＰＬに接続されている。
【００１１】ビット線ＢＬ１およびＮＭＯＳトランジス
タＮＴ１の接続点とバスラインＩＯｉとの間にＮＭＯＳ
トランジスタＮＴ３，ＮＴ５，ＮＴ１６が直列に接続さ
れ、ビット線ＢＬ２およびＮＭＯＳトランジスタＮＴ２
の接続点とバスラインＩＯｉ＋1 との間にＮＭＯＳトラ
ンジスタＮＴ４，ＮＴ７，ＮＴ１７が直列に接続されて
いる。また、ＮＭＯＳトランジスタＮＴ３とＮＴ５の接
続点、ＮＭＯＳトランジスタＮＴ４とＮＴ７の接続点が
ＮＭＯＳトランジスタＮＴ６を介して接地されるととも
に、ＰＭＯＳトランジスタＰＴ１のドレイン、並びにＮ
ＭＯＳトランジスタＮＴ８，ＮＴ１３のゲートに接続さ
れている。そして、ＮＭＯＳトランジスタＮＴ６のゲー
トがリセット信号ＲＳＴの供給ラインに接続され、ＰＭ
ＯＳトランジスタＰＴ１のソースが電源電圧ＶCCの供給
ラインに接続され、ＰＭＯＳトランジスタＰＴ１のゲー
トが信号Ｖref の供給ラインに接続されている。
タＮＴ１の接続点とバスラインＩＯｉとの間にＮＭＯＳ
トランジスタＮＴ３，ＮＴ５，ＮＴ１６が直列に接続さ
れ、ビット線ＢＬ２およびＮＭＯＳトランジスタＮＴ２
の接続点とバスラインＩＯｉ＋1 との間にＮＭＯＳトラ
ンジスタＮＴ４，ＮＴ７，ＮＴ１７が直列に接続されて
いる。また、ＮＭＯＳトランジスタＮＴ３とＮＴ５の接
続点、ＮＭＯＳトランジスタＮＴ４とＮＴ７の接続点が
ＮＭＯＳトランジスタＮＴ６を介して接地されるととも
に、ＰＭＯＳトランジスタＰＴ１のドレイン、並びにＮ
ＭＯＳトランジスタＮＴ８，ＮＴ１３のゲートに接続さ
れている。そして、ＮＭＯＳトランジスタＮＴ６のゲー
トがリセット信号ＲＳＴの供給ラインに接続され、ＰＭ
ＯＳトランジスタＰＴ１のソースが電源電圧ＶCCの供給
ラインに接続され、ＰＭＯＳトランジスタＰＴ１のゲー
トが信号Ｖref の供給ラインに接続されている。
【００１２】ラッチ回路Ｑ１の第１の記憶ノードＮ１ａ
がＮＭＯＳトランジスタＮＴ５とＮＴ１６との接続点に
接続され、第２の記憶ノードＮ１ｂが直列に接続された
ＮＭＯＳトランジスタＮＴ８〜ＮＴ１０を介して接地さ
れている。ラッチ回路Ｑ２の第１の記憶ノードＮ２ａが
ＮＭＯＳトランジスタＮＴ７とＮＴ１７との接続点に接
続され、第２の記憶ノードＮ２ｂが直列に接続されたＮ
ＭＯＳトランジスタＮＴ１３〜ＮＴ１５を介して接地さ
れている。また、ＮＭＯＳトランジスタＮＴ８とＮＴ９
の接続点が直列に接続されたＮＭＯＳトランジスタＮＴ
１１，ＮＴ１２を介して接地されている。ＮＭＯＳトラ
ンジスタＮＴ９のゲートはラッチ回路Ｑ２の第１の記憶
ノードＮ２ａに接続され、ＮＭＯＳトランジスタＮＴ１
０のゲートは信号φＬＡＴ２の供給ラインに接続され、
ＮＭＯＳトランジスタＮＴ１１のゲートが第２の記憶ノ
ードＮ２ｂに接続され、ＮＭＯＳトランジスタＮＴ１２
のゲートが信号φＬＡＴ１の供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ１４，ＮＴ１５のゲートが信号
φＬＡＴ３の供給ラインに接続されている。そして、カ
ラムゲートとしてのＮＭＯＳトランジスタＮＴ１６のゲ
ートが信号Ｙｉの供給ラインに接続され、ＮＭＯＳトラ
ンジスタＮＴ１７のゲートが信号Ｙｉ＋1 の供給ライン
に接続されている。
がＮＭＯＳトランジスタＮＴ５とＮＴ１６との接続点に
接続され、第２の記憶ノードＮ１ｂが直列に接続された
ＮＭＯＳトランジスタＮＴ８〜ＮＴ１０を介して接地さ
れている。ラッチ回路Ｑ２の第１の記憶ノードＮ２ａが
ＮＭＯＳトランジスタＮＴ７とＮＴ１７との接続点に接
続され、第２の記憶ノードＮ２ｂが直列に接続されたＮ
ＭＯＳトランジスタＮＴ１３〜ＮＴ１５を介して接地さ
れている。また、ＮＭＯＳトランジスタＮＴ８とＮＴ９
の接続点が直列に接続されたＮＭＯＳトランジスタＮＴ
１１，ＮＴ１２を介して接地されている。ＮＭＯＳトラ
ンジスタＮＴ９のゲートはラッチ回路Ｑ２の第１の記憶
ノードＮ２ａに接続され、ＮＭＯＳトランジスタＮＴ１
０のゲートは信号φＬＡＴ２の供給ラインに接続され、
ＮＭＯＳトランジスタＮＴ１１のゲートが第２の記憶ノ
ードＮ２ｂに接続され、ＮＭＯＳトランジスタＮＴ１２
のゲートが信号φＬＡＴ１の供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ１４，ＮＴ１５のゲートが信号
φＬＡＴ３の供給ラインに接続されている。そして、カ
ラムゲートとしてのＮＭＯＳトランジスタＮＴ１６のゲ
ートが信号Ｙｉの供給ラインに接続され、ＮＭＯＳトラ
ンジスタＮＴ１７のゲートが信号Ｙｉ＋1 の供給ライン
に接続されている。
【００１３】また、図８（ａ）は読み出し時のタイミン
グチャートを示し、図８（ｂ）は書き込み（プログラ
ム）時のタイミングチャートを示している。図８（ｂ）
からわかるように、４値の書き込みは３ステップで行
い、本来は各ステップでページ単位に書き込みを行うす
べてのセルが書き込み十分と判断された段階で次のステ
ップに移行する。
グチャートを示し、図８（ｂ）は書き込み（プログラ
ム）時のタイミングチャートを示している。図８（ｂ）
からわかるように、４値の書き込みは３ステップで行
い、本来は各ステップでページ単位に書き込みを行うす
べてのセルが書き込み十分と判断された段階で次のステ
ップに移行する。
【００１４】読み出し動作について説明する。まず、リ
セット信号ＲＳＴと信号ＰＧＭ１，２がハイレベルに設
定される。これにより、ラッチ回路Ｑ１，Ｑ２の第１の
記憶ノードＮ１ａ，Ｎ２ａが接地レベルに引き込まれ
る。その結果、ラッチ回路Ｑ１，Ｑ２がクリアされる。
次に、ワード線電圧を２．４Ｖとして読み出しが行われ
る。しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り高ければセル電流が流れないことによりビット線電圧
はプリチャージ電圧を保持し、ハイがセンスされる。一
方、しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り低ければセル電流が流れることによりビット線電圧は
降下し、ローがセンスされる。次に、ワード線電圧１．
２Ｖで読み出しが行われ、最後にワード線電圧０Ｖで読
み出しが行われる。
セット信号ＲＳＴと信号ＰＧＭ１，２がハイレベルに設
定される。これにより、ラッチ回路Ｑ１，Ｑ２の第１の
記憶ノードＮ１ａ，Ｎ２ａが接地レベルに引き込まれ
る。その結果、ラッチ回路Ｑ１，Ｑ２がクリアされる。
次に、ワード線電圧を２．４Ｖとして読み出しが行われ
る。しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り高ければセル電流が流れないことによりビット線電圧
はプリチャージ電圧を保持し、ハイがセンスされる。一
方、しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り低ければセル電流が流れることによりビット線電圧は
降下し、ローがセンスされる。次に、ワード線電圧１．
２Ｖで読み出しが行われ、最後にワード線電圧０Ｖで読
み出しが行われる。
【００１５】具体的にはセルデータが“００”の場合、
全てのワード線で電流が流れないためバスＩＯｉ＋1 ，
ＩＯｉには（１，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、信号φＬＡＴ１がハイレ
ベルに設定される。このとき、セル電流が流れないこと
によりビット線はハイレベルに保たれるためＮＭＯＳト
ランジスタＮＴ８が導通状態に保たれ、ラッチ回路Ｑ２
がクリアされていることによりラッチ回路Ｑ２の第２の
記憶ノードＮ２ｂはハイレベルに保たれるためＮＭＯＳ
トランジスタＮＴ１１が導通状態に保たれる。したがっ
て、ＮＭＯＳトランジスタＮＴ８，ＮＴ１１，ＮＴ１２
が導通状態に保持され、ラッチ回路Ｑ１の第２の記憶ノ
ードＮ１ｂが接地レベルに引き込まれ、ラッチ回路Ｑ１
の第１の記憶ノードＮ１ａはハイレベルに遷移する。次
にワード線電圧を１．２Ｖにして読むとき、信号φＬＡ
Ｔ３をハイレベルに設定する。この時、セル電流が流れ
ないことによりビット線はハイレベルに保たれるためＮ
ＭＯＳトランジスタＮＴ１３が導通状態に保たれ、ラッ
チ回路Ｑ２の第２の記憶ノードＮ２ｂが接地レベルに引
き込まれ、ラッチ回路Ｑ２の第１の記憶ノードＮ２ａは
ハイレベルに遷移する。最後にワード線電圧を０Ｖにし
て読むとき、信号φＬＡＴ１をハイレベルに設定する。
この時、セル電流が流れないことによりビット線はハイ
レベルに保たれるためＮＭＯＳトランジスタＮＴ８が導
通状態に保たれるが、ラッチ回路Ｑ２の第２の記憶ノー
ドＮ２ｂがローレベルのためＮＭＯＳトランジスタＮＴ
１１が非導通状態にとなり、ラッチ回路Ｑ１の第１の記
憶ノードＮ１ａはハイレベルを保持する。
全てのワード線で電流が流れないためバスＩＯｉ＋1 ，
ＩＯｉには（１，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、信号φＬＡＴ１がハイレ
ベルに設定される。このとき、セル電流が流れないこと
によりビット線はハイレベルに保たれるためＮＭＯＳト
ランジスタＮＴ８が導通状態に保たれ、ラッチ回路Ｑ２
がクリアされていることによりラッチ回路Ｑ２の第２の
記憶ノードＮ２ｂはハイレベルに保たれるためＮＭＯＳ
トランジスタＮＴ１１が導通状態に保たれる。したがっ
て、ＮＭＯＳトランジスタＮＴ８，ＮＴ１１，ＮＴ１２
が導通状態に保持され、ラッチ回路Ｑ１の第２の記憶ノ
ードＮ１ｂが接地レベルに引き込まれ、ラッチ回路Ｑ１
の第１の記憶ノードＮ１ａはハイレベルに遷移する。次
にワード線電圧を１．２Ｖにして読むとき、信号φＬＡ
Ｔ３をハイレベルに設定する。この時、セル電流が流れ
ないことによりビット線はハイレベルに保たれるためＮ
ＭＯＳトランジスタＮＴ１３が導通状態に保たれ、ラッ
チ回路Ｑ２の第２の記憶ノードＮ２ｂが接地レベルに引
き込まれ、ラッチ回路Ｑ２の第１の記憶ノードＮ２ａは
ハイレベルに遷移する。最後にワード線電圧を０Ｖにし
て読むとき、信号φＬＡＴ１をハイレベルに設定する。
この時、セル電流が流れないことによりビット線はハイ
レベルに保たれるためＮＭＯＳトランジスタＮＴ８が導
通状態に保たれるが、ラッチ回路Ｑ２の第２の記憶ノー
ドＮ２ｂがローレベルのためＮＭＯＳトランジスタＮＴ
１１が非導通状態にとなり、ラッチ回路Ｑ１の第１の記
憶ノードＮ１ａはハイレベルを保持する。
【００１６】セルデータが“０１”の場合、ワード線電
圧ＶＷＬ００の場合のみ電流が流れ、バスＩＯｉ＋1 ，
ＩＯｉには（０，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、信号φＬＡＴ１がハイレ
ベルに設定される。このとき、セル電流が流れることに
よりビット線はローレベルとなるためＮＭＯＳトランジ
スタＮＴ８が非導通状態に保たれ、ラッチ回路Ｑ１の第
１の記憶ノードＮ１ａはローレベルを保持する。次にワ
ード線電圧を１．２Ｖにして読むとき、信号φＬＡＴ３
をハイレベルに設定する。この時、セル電流が流れない
ことによりビット線はハイレベルに保たれるためＮＭＯ
ＳトランジスタＮＴ１３が導通状態に保たれ、ラッチ回
路Ｑ２の第２の記憶ノードＮ２ｂが接地レベルに引き込
まれ、ラッチ回路Ｑ２の第１の記憶ノードＮ２ａはハイ
レベルに遷移する。最後にワード線電圧を０Ｖにして読
むとき、信号φＬＡＴ１をハイレベルに設定する。この
時、セル電流が流れないことによりビット線はハイレベ
ルに保たれるためＮＭＯＳトランジスタＮＴ８が導通状
態に保たれるが、ラッチ回路Ｑ２の第２の記憶ノードＮ
２ｂがローレベルのためＮＭＯＳトランジスタＮＴ１１
が非導通状態となり、ラッチ回路Ｑ１の第１の記憶ノー
ドＮ１ａはローレベルを保持する。セルデータが”１
０”、”１１”の場合も同様にして各々ＩＯｉ＋１，Ｉ
Ｏｉには（０，１）、（０，０）が読み出される。
圧ＶＷＬ００の場合のみ電流が流れ、バスＩＯｉ＋1 ，
ＩＯｉには（０，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、信号φＬＡＴ１がハイレ
ベルに設定される。このとき、セル電流が流れることに
よりビット線はローレベルとなるためＮＭＯＳトランジ
スタＮＴ８が非導通状態に保たれ、ラッチ回路Ｑ１の第
１の記憶ノードＮ１ａはローレベルを保持する。次にワ
ード線電圧を１．２Ｖにして読むとき、信号φＬＡＴ３
をハイレベルに設定する。この時、セル電流が流れない
ことによりビット線はハイレベルに保たれるためＮＭＯ
ＳトランジスタＮＴ１３が導通状態に保たれ、ラッチ回
路Ｑ２の第２の記憶ノードＮ２ｂが接地レベルに引き込
まれ、ラッチ回路Ｑ２の第１の記憶ノードＮ２ａはハイ
レベルに遷移する。最後にワード線電圧を０Ｖにして読
むとき、信号φＬＡＴ１をハイレベルに設定する。この
時、セル電流が流れないことによりビット線はハイレベ
ルに保たれるためＮＭＯＳトランジスタＮＴ８が導通状
態に保たれるが、ラッチ回路Ｑ２の第２の記憶ノードＮ
２ｂがローレベルのためＮＭＯＳトランジスタＮＴ１１
が非導通状態となり、ラッチ回路Ｑ１の第１の記憶ノー
ドＮ１ａはローレベルを保持する。セルデータが”１
０”、”１１”の場合も同様にして各々ＩＯｉ＋１，Ｉ
Ｏｉには（０，１）、（０，０）が読み出される。
【００１７】次に、書き込み動作について説明する。図
７の回路においては、まず、ラッチ回路Ｑ１に格納され
ているデータによって書き込みが行われ、次にラッチ回
路Ｑ２、最後に再びラッチ回路Ｑ１のデータによって書
き込みが行われる。書き込みデータが（Ｑ２，Ｑ１）＝
（１，０）の場合はラッチ回路Ｑ１は書き込み十分とな
ると“０”から“１”に反転するが、（Ｑ２，Ｑ１）＝
（０，０）の場合はラッチ回路Ｑ１は３ステップ目の書
き込みデータとしても使用する必要があるため第１ステ
ップで書き込み十分となっても“０”から“１”に反転
しない（できない）。
７の回路においては、まず、ラッチ回路Ｑ１に格納され
ているデータによって書き込みが行われ、次にラッチ回
路Ｑ２、最後に再びラッチ回路Ｑ１のデータによって書
き込みが行われる。書き込みデータが（Ｑ２，Ｑ１）＝
（１，０）の場合はラッチ回路Ｑ１は書き込み十分とな
ると“０”から“１”に反転するが、（Ｑ２，Ｑ１）＝
（０，０）の場合はラッチ回路Ｑ１は３ステップ目の書
き込みデータとしても使用する必要があるため第１ステ
ップで書き込み十分となっても“０”から“１”に反転
しない（できない）。
【００１８】各ステップでの書き込み終了判定は、ラッ
チされているデータが全て“１”となった段階でそのス
テップの書き込み終了と判定する。書き込みデータ（Ｑ
２，Ｑ１）＝（０，０）のセルは、第１ステップでのラ
ッチ回路Ｑ１の反転は起こらないからワイヤードＯＲに
よる終了判定は行われない。
チされているデータが全て“１”となった段階でそのス
テップの書き込み終了と判定する。書き込みデータ（Ｑ
２，Ｑ１）＝（０，０）のセルは、第１ステップでのラ
ッチ回路Ｑ１の反転は起こらないからワイヤードＯＲに
よる終了判定は行われない。
【００１９】
【発明が解決しようとする課題】ところで、多値の書込
は、消去レベルに近い状態の書込から順次、消去レベル
から離れた状態の書込を行っている。このため、書き込
みディスターブに弱いレベルほどディスターブを受けて
いた。たとえばＮＡＮＤ型フラッシュの４値の場合、図
９に示すように、書き込みデータが“１０”のメモリセ
ルの書き込みを行った後“０１”そして“００”の書き
込みを行う。書き込みディスターブは“１０”のレベル
が最も弱いが、書き込みデータが“１０”のメモリセル
は、書き込み後、“０１”、“００”の書き込み時にデ
ィスターブを受け、“００”のレベルの書き込みが終了
した時点でディスターブによりしきい値電圧Ｖｔｈがシ
フトしている可能性がある。多値のレベル数が８値、１
６値となっていくとステップ数が増えて消去レベルに近
い状態のディスターブはさらにきつくなる。
は、消去レベルに近い状態の書込から順次、消去レベル
から離れた状態の書込を行っている。このため、書き込
みディスターブに弱いレベルほどディスターブを受けて
いた。たとえばＮＡＮＤ型フラッシュの４値の場合、図
９に示すように、書き込みデータが“１０”のメモリセ
ルの書き込みを行った後“０１”そして“００”の書き
込みを行う。書き込みディスターブは“１０”のレベル
が最も弱いが、書き込みデータが“１０”のメモリセル
は、書き込み後、“０１”、“００”の書き込み時にデ
ィスターブを受け、“００”のレベルの書き込みが終了
した時点でディスターブによりしきい値電圧Ｖｔｈがシ
フトしている可能性がある。多値のレベル数が８値、１
６値となっていくとステップ数が増えて消去レベルに近
い状態のディスターブはさらにきつくなる。
【００２０】８値のＮＡＮＤ型フラッシュメモリの従来
の書き込み手順を図１０に示す。図１０に示すように、
従来は消去状態に近いレベルから順次消去状態から遠い
レベルに向かって書き込みを行っていく。そして、書き
込みレベルに達した段階でビット線電圧を書込禁止電圧
に変換する。たとえば書き込みデータが“１１０”の場
合、図１０のステップ１で書き込みを行い、書き込み十
分と判定された段階でビット線電圧を書込禁止電圧に変
換する。そして、ステップ２〜ステップ７の書き込みサ
イクルではディスターブを受ける。ディスターブ耐性に
関してはＵＶ（ＵＶ消去レベル：図１０ではデータ“１
１０”あるいは“１０１”のあたりに相当）から離れる
にしたがって強くなる。したがって、データ“１１０”
または“１０１”のあたりが最も弱い。一方、各ステッ
プの書き込み時間に関してはステップｎのｎの値が大き
くなるにしたがって長くなる。これらより書き込みデー
タが“１１０”のメモリセルは最もディスターブ耐性が
弱く、最もディスターブ時間が長い。したがって、ステ
ップ７の書込が終了した段階でディスターブによってし
きい値電圧Ｖｔｈが隣の書き込みレベルに移ってしまっ
ている可能性がある。
の書き込み手順を図１０に示す。図１０に示すように、
従来は消去状態に近いレベルから順次消去状態から遠い
レベルに向かって書き込みを行っていく。そして、書き
込みレベルに達した段階でビット線電圧を書込禁止電圧
に変換する。たとえば書き込みデータが“１１０”の場
合、図１０のステップ１で書き込みを行い、書き込み十
分と判定された段階でビット線電圧を書込禁止電圧に変
換する。そして、ステップ２〜ステップ７の書き込みサ
イクルではディスターブを受ける。ディスターブ耐性に
関してはＵＶ（ＵＶ消去レベル：図１０ではデータ“１
１０”あるいは“１０１”のあたりに相当）から離れる
にしたがって強くなる。したがって、データ“１１０”
または“１０１”のあたりが最も弱い。一方、各ステッ
プの書き込み時間に関してはステップｎのｎの値が大き
くなるにしたがって長くなる。これらより書き込みデー
タが“１１０”のメモリセルは最もディスターブ耐性が
弱く、最もディスターブ時間が長い。したがって、ステ
ップ７の書込が終了した段階でディスターブによってし
きい値電圧Ｖｔｈが隣の書き込みレベルに移ってしまっ
ている可能性がある。
【００２１】また、多値の書き込みにおいては各ステッ
プの書き込み終了判定をして、すべて書き込み十分とな
った段階で次のステップに進むべきであるが、従来の書
き込みでは書き込み終了判定ができないステップがあ
る。すなわち、従来の方式では書き込み不十分なメモリ
セルの検出ができなかった。ベリファイ読み出しにおい
ては書き込みが十分なメモリセルのラッチ回路Ｑ２のラ
ッチデータを“１”に反転すると、書き込み十分となっ
た段階で書き込みデータ“０１”は“１１”に、書き込
みデータ“００”は“１０”になる。一方、もともとの
書き込みデータが“１０”のセルは変化がないため“１
０”のままである。次のステップで書き込みデータが
“００”のセルを書き込みむ時、書き込みの対象となる
のは“１０”の書き込みで書き込み十分と判定されて書
き込みデータが“１０”に反転したメモリセルである
が、もともとの書き込みデータが“１０”のメモリセル
と区別がつかなくなってしまう。このため、従来の書き
込みではベリファイ時の書き込み十分と判定されたセル
のラッチ回路Ｑ２のラッチデータを“１”に反転できな
かった。すなわち、ラッチ回路Ｑ２の反転信号による高
速な書き込み不十分セルの検出ができなかった。
プの書き込み終了判定をして、すべて書き込み十分とな
った段階で次のステップに進むべきであるが、従来の書
き込みでは書き込み終了判定ができないステップがあ
る。すなわち、従来の方式では書き込み不十分なメモリ
セルの検出ができなかった。ベリファイ読み出しにおい
ては書き込みが十分なメモリセルのラッチ回路Ｑ２のラ
ッチデータを“１”に反転すると、書き込み十分となっ
た段階で書き込みデータ“０１”は“１１”に、書き込
みデータ“００”は“１０”になる。一方、もともとの
書き込みデータが“１０”のセルは変化がないため“１
０”のままである。次のステップで書き込みデータが
“００”のセルを書き込みむ時、書き込みの対象となる
のは“１０”の書き込みで書き込み十分と判定されて書
き込みデータが“１０”に反転したメモリセルである
が、もともとの書き込みデータが“１０”のメモリセル
と区別がつかなくなってしまう。このため、従来の書き
込みではベリファイ時の書き込み十分と判定されたセル
のラッチ回路Ｑ２のラッチデータを“１”に反転できな
かった。すなわち、ラッチ回路Ｑ２の反転信号による高
速な書き込み不十分セルの検出ができなかった。
【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、書き込みレベルのディスターブ
特性を改善でき、また、すべての書き込みステップにお
いて書き込み不十分なセルを高速に検出できる不揮発性
半導体記憶装置およびそのデータ書き込み方法を提供す
ることにある。
のであり、その目的は、書き込みレベルのディスターブ
特性を改善でき、また、すべての書き込みステップにお
いて書き込み不十分なセルを高速に検出できる不揮発性
半導体記憶装置およびそのデータ書き込み方法を提供す
ることにある。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化し、しきい値電圧に応じ
た値のデータを記憶するメモリセルを有し、多ビットデ
ータをページ単位でメモリセルに書き込む不揮発性半導
体記憶装置であって、書き込み時に、最上位ビットが書
込みを行うデータのメモリセルを先に書込みを行い、そ
の後、最上位ビットが書込みを行わないデータの、メモ
リセルの書込みを行う書込制御手段を有する。
め、本発明は、ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化し、しきい値電圧に応じ
た値のデータを記憶するメモリセルを有し、多ビットデ
ータをページ単位でメモリセルに書き込む不揮発性半導
体記憶装置であって、書き込み時に、最上位ビットが書
込みを行うデータのメモリセルを先に書込みを行い、そ
の後、最上位ビットが書込みを行わないデータの、メモ
リセルの書込みを行う書込制御手段を有する。
【００２４】本発明では、上記書込制御回路は転送され
たデータをラッチ回路に格納して書き込みを行う。ま
た、本発明では、上記書込制御回路は、ビット線毎に対
応して１ビット分の上記ラッチ回路が設けられている。
たデータをラッチ回路に格納して書き込みを行う。ま
た、本発明では、上記書込制御回路は、ビット線毎に対
応して１ビット分の上記ラッチ回路が設けられている。
【００２５】また、本発明では、上記書き込み動作時に
各書き込みビット毎に書き込み十分であるか否かを判定
するベリファイ読み出しを行い、書き込み十分と判定さ
れたメモリセルに対応するラッチ回路のラッチデータを
非書き込みデータに反転させ、その後、必要に応じて読
み出しを行い書き込みデータを復活させて、次の書き込
みデータとする手段を有する。
各書き込みビット毎に書き込み十分であるか否かを判定
するベリファイ読み出しを行い、書き込み十分と判定さ
れたメモリセルに対応するラッチ回路のラッチデータを
非書き込みデータに反転させ、その後、必要に応じて読
み出しを行い書き込みデータを復活させて、次の書き込
みデータとする手段を有する。
【００２６】また、本発明は、ワード線およびビット線
への印加電圧に応じて電荷蓄積部に蓄積された電荷量が
変化し、その変化に応じてしきい値電圧が変化し、しき
い値電圧に応じた値のデータを記憶するメモリセルを有
し、多ビットデータをページ単位でメモリセルに書き込
む不揮発性半導体記憶装置のデータ書き込み方法であっ
て、書き込み時に、最上位ビットが書込みを行うデータ
のメモリセルを先に書込みを行い、その後、最上位ビッ
トが書込みを行わないデータの、メモリセルの書込みを
行う。
への印加電圧に応じて電荷蓄積部に蓄積された電荷量が
変化し、その変化に応じてしきい値電圧が変化し、しき
い値電圧に応じた値のデータを記憶するメモリセルを有
し、多ビットデータをページ単位でメモリセルに書き込
む不揮発性半導体記憶装置のデータ書き込み方法であっ
て、書き込み時に、最上位ビットが書込みを行うデータ
のメモリセルを先に書込みを行い、その後、最上位ビッ
トが書込みを行わないデータの、メモリセルの書込みを
行う。
【００２７】また、本発明では、転送されたデータをラ
ッチ回路に格納して書き込みを行い、かつ、上記書き込
み動作時に各書き込みビット毎に書き込み十分であるか
否かを判定するベリファイ読み出しを行い、書き込み十
分と判定されたメモリセルに対応するラッチ回路のラッ
チデータを非書き込みデータに反転させ、その後、必要
に応じて読み出しを行い書き込みデータを復活させて、
次の書き込みデータとする。
ッチ回路に格納して書き込みを行い、かつ、上記書き込
み動作時に各書き込みビット毎に書き込み十分であるか
否かを判定するベリファイ読み出しを行い、書き込み十
分と判定されたメモリセルに対応するラッチ回路のラッ
チデータを非書き込みデータに反転させ、その後、必要
に応じて読み出しを行い書き込みデータを復活させて、
次の書き込みデータとする。
【００２８】本発明によれば、書き込み時には書き込み
ステップ毎にベリファイ読み出しが行われる。書き込み
は、最上位ビットが書込みを行うデータのメモリセルを
先に書込みが行われる。そしてその後、最上位ビットが
書込みを行わないデータの、メモリセルの書込みが行わ
れる。また、各書き込みステップにおけるベリファイ読
み出しでは、書き込み十分と判定されたメモリセルに対
応するラッチ回路のラッチデータを非書き込みデータに
反転される。そしてその後、必要に応じて読み出しが行
われ書き込みデータが復活されて、次の書き込みデータ
となされる。
ステップ毎にベリファイ読み出しが行われる。書き込み
は、最上位ビットが書込みを行うデータのメモリセルを
先に書込みが行われる。そしてその後、最上位ビットが
書込みを行わないデータの、メモリセルの書込みが行わ
れる。また、各書き込みステップにおけるベリファイ読
み出しでは、書き込み十分と判定されたメモリセルに対
応するラッチ回路のラッチデータを非書き込みデータに
反転される。そしてその後、必要に応じて読み出しが行
われ書き込みデータが復活されて、次の書き込みデータ
となされる。
【００２９】
【発明の実施の形態】図１は、本発明に係る不揮発性半
導体記憶装置の一実施形態を示す回路図で、図２は、４
値のしきい値電圧分布を示す図である。
導体記憶装置の一実施形態を示す回路図で、図２は、４
値のしきい値電圧分布を示す図である。
【００３０】この不揮発性半導体記憶装置１０は、メモ
リアレイ１１および書込／読出制御回路１２により構成
されており、図２に示す分布において、データ“１０”
のレベルがディスターブに対して最も弱いことから、本
装置１０では、書き込みデータが“０１”、“００”の
メモリセルに対して“０１”のレベルへの書き込みを行
った後、書き込みデータ“００”のメモリセルの書き込
みを行い、最後に書き込みデータ“１０”のセルに対し
て書込みを行って４値の書込みを終了するように構成さ
れている。
リアレイ１１および書込／読出制御回路１２により構成
されており、図２に示す分布において、データ“１０”
のレベルがディスターブに対して最も弱いことから、本
装置１０では、書き込みデータが“０１”、“００”の
メモリセルに対して“０１”のレベルへの書き込みを行
った後、書き込みデータ“００”のメモリセルの書き込
みを行い、最後に書き込みデータ“１０”のセルに対し
て書込みを行って４値の書込みを終了するように構成さ
れている。
【００３１】メモリアレイ１１は、図１に示すように、
それぞれメモリセルが共通のワード線ＷＬ０〜ＷＬ１５
に接続されたメモリストリングＡ０，Ａ１により構成さ
れている。そして、メモリストリングＡ０はビット線Ｂ
Ｌ１に接続され、メモリストリングＡ１はビット線ＢＬ
２に接続されている。メモリストリングＡ０は、フロー
ティングゲートを有する不揮発性半導体記憶装置からな
るメモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列
に接続されたＮＡＮＤストリングからなり、このＮＡＮ
ＤストリングのメモリセルトランジスタＭＴ０Ａのドレ
インが選択ゲートＳＧ１Ａを介してビット線ＢＬ１に接
続され、メモリセルトランジスタＭＴ１５Ａのソースが
選択ゲートＳＧ２Ａを介して基準電位線ＶＧＬに接続さ
れている。メモリストリングＡ１は、フローティングゲ
ートを有する不揮発性半導体記憶装置からなるメモリセ
ルトランジスタＭＴ０Ｂ〜ＭＴ１５Ｂが直列に接続され
たＮＡＮＤストリングからなり、このＮＡＮＤストリン
グのメモリセルトランジスタＭＴ０Ｂのドレインが選択
ゲートＳＧ１Ｂを介してビット線ＢＬ２に接続され、メ
モリセルトランジスタＭＴ１５Ｂのソースが選択ゲート
ＳＧ２Ｂを介して基準電位線ＶＧＬに接続されている。
それぞれメモリセルが共通のワード線ＷＬ０〜ＷＬ１５
に接続されたメモリストリングＡ０，Ａ１により構成さ
れている。そして、メモリストリングＡ０はビット線Ｂ
Ｌ１に接続され、メモリストリングＡ１はビット線ＢＬ
２に接続されている。メモリストリングＡ０は、フロー
ティングゲートを有する不揮発性半導体記憶装置からな
るメモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列
に接続されたＮＡＮＤストリングからなり、このＮＡＮ
ＤストリングのメモリセルトランジスタＭＴ０Ａのドレ
インが選択ゲートＳＧ１Ａを介してビット線ＢＬ１に接
続され、メモリセルトランジスタＭＴ１５Ａのソースが
選択ゲートＳＧ２Ａを介して基準電位線ＶＧＬに接続さ
れている。メモリストリングＡ１は、フローティングゲ
ートを有する不揮発性半導体記憶装置からなるメモリセ
ルトランジスタＭＴ０Ｂ〜ＭＴ１５Ｂが直列に接続され
たＮＡＮＤストリングからなり、このＮＡＮＤストリン
グのメモリセルトランジスタＭＴ０Ｂのドレインが選択
ゲートＳＧ１Ｂを介してビット線ＢＬ２に接続され、メ
モリセルトランジスタＭＴ１５Ｂのソースが選択ゲート
ＳＧ２Ｂを介して基準電位線ＶＧＬに接続されている。
【００３２】そして、選択ゲートＳＧ１Ａ，ＳＧ１Ｂの
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。
【００３３】書込／読出制御回路１２は、ＮＭＯＳトラ
ンジスタＮＴ２１〜ＮＴ３９、ＰＭＯＳトランジスタＰ
Ｔ２１、インバータＩＮＶ２１、およびインバータの入
出力同士を結合してなるラッチ回路Ｑ２１，Ｑ２２によ
り構成されている。
ンジスタＮＴ２１〜ＮＴ３９、ＰＭＯＳトランジスタＰ
Ｔ２１、インバータＩＮＶ２１、およびインバータの入
出力同士を結合してなるラッチ回路Ｑ２１，Ｑ２２によ
り構成されている。
【００３４】ＮＭＯＳトランジスタＮＴ２１は電源電圧
ＶCCの供給ラインとビット線ＢＬ１との間に接続され、
ゲートが禁止信号ＩＨＢ１の供給ラインに接続されてい
る。ＮＭＯＳトランジスタＮＴ２２は電源電圧ＶCCの供
給ラインとビット線ＢＬ２との間に接続され、ゲートが
禁止信号ＩＨＢ２の供給ラインに接続されている。ＮＭ
ＯＳトランジスタＮＴ２１のソースとメモリストリング
Ａ０およびビット線ＢＬ１との接続点との間にはデプレ
ッション型のＮＭＯＳトランジスタＮＴ３８が接続さ
れ、ＮＭＯＳトランジスタＮＴ２２のソースとメモリス
トリングＡ１およびビット線ＢＬ２との接続点との間に
はデプレッション型のＮＭＯＳトランジスタＮＴ３９が
接続されている。そして、ＮＭＯＳトランジスタＮＴ３
８，３９のゲートはデカップル信号供給線ＤＣＰＬに接
続されている。
ＶCCの供給ラインとビット線ＢＬ１との間に接続され、
ゲートが禁止信号ＩＨＢ１の供給ラインに接続されてい
る。ＮＭＯＳトランジスタＮＴ２２は電源電圧ＶCCの供
給ラインとビット線ＢＬ２との間に接続され、ゲートが
禁止信号ＩＨＢ２の供給ラインに接続されている。ＮＭ
ＯＳトランジスタＮＴ２１のソースとメモリストリング
Ａ０およびビット線ＢＬ１との接続点との間にはデプレ
ッション型のＮＭＯＳトランジスタＮＴ３８が接続さ
れ、ＮＭＯＳトランジスタＮＴ２２のソースとメモリス
トリングＡ１およびビット線ＢＬ２との接続点との間に
はデプレッション型のＮＭＯＳトランジスタＮＴ３９が
接続されている。そして、ＮＭＯＳトランジスタＮＴ３
８，３９のゲートはデカップル信号供給線ＤＣＰＬに接
続されている。
【００３５】ＮＭＯＳトランジスタＮＴ３８およびＮＭ
ＯＳトランジスタＮＴ２１の接続点とバスラインＩＯｉ
との間にＮＭＯＳトランジスタＮＴ２３，ＮＴ２５，Ｎ
Ｔ３４が直列に接続され、ＮＭＯＳトランジスタＮＴ３
９およびＮＭＯＳトランジスタＮＴ２の接続点とバスラ
インＩＯｉ＋1 との間にＮＭＯＳトランジスタＮＴ２
４，ＮＴ２６，ＮＴ３５が直列に接続されている。ま
た、ＮＭＯＳトランジスタＮＴ２３とＮＴ２５の接続
点、ＮＭＯＳトランジスタＮＴ２４とＮＴ２６の接続点
（これらの接続点をノードＳＡ２１という）がＮＭＯＳ
トランジスタＮＴ２７を介して接地されるとともに、Ｐ
ＭＯＳトランジスタＰＴ２１のドレイン、並びにＮＭＯ
ＳトランジスタＮＴ２９，ＮＴ３２のゲートに接続され
ている。そして、ＮＭＯＳトランジスタＮＴ２７のゲー
トが信号ＲＳＴの供給ラインに接続され、ＰＭＯＳトラ
ンジスタＰＴ２１のソースが電源電圧ＶCCの供給ライン
に接続され、ＰＭＯＳトランジスタＰＴ２１のゲートが
信号Ｖref の供給ラインに接続されている。
ＯＳトランジスタＮＴ２１の接続点とバスラインＩＯｉ
との間にＮＭＯＳトランジスタＮＴ２３，ＮＴ２５，Ｎ
Ｔ３４が直列に接続され、ＮＭＯＳトランジスタＮＴ３
９およびＮＭＯＳトランジスタＮＴ２の接続点とバスラ
インＩＯｉ＋1 との間にＮＭＯＳトランジスタＮＴ２
４，ＮＴ２６，ＮＴ３５が直列に接続されている。ま
た、ＮＭＯＳトランジスタＮＴ２３とＮＴ２５の接続
点、ＮＭＯＳトランジスタＮＴ２４とＮＴ２６の接続点
（これらの接続点をノードＳＡ２１という）がＮＭＯＳ
トランジスタＮＴ２７を介して接地されるとともに、Ｐ
ＭＯＳトランジスタＰＴ２１のドレイン、並びにＮＭＯ
ＳトランジスタＮＴ２９，ＮＴ３２のゲートに接続され
ている。そして、ＮＭＯＳトランジスタＮＴ２７のゲー
トが信号ＲＳＴの供給ラインに接続され、ＰＭＯＳトラ
ンジスタＰＴ２１のソースが電源電圧ＶCCの供給ライン
に接続され、ＰＭＯＳトランジスタＰＴ２１のゲートが
信号Ｖref の供給ラインに接続されている。
【００３６】ラッチ回路Ｑ２１の第１の記憶ノードＮ２
１ａがＮＭＯＳトランジスタＮＴ２５とＮＴ３４との接
続点に接続され、第２の記憶ノードＮ２１ｂが直列に接
続されたＮＭＯＳトランジスタＮＴ２８，ＮＴ２９を介
して接地されている。ラッチ回路Ｑ２２の第１の記憶ノ
ードＮ２２ａがＮＭＯＳトランジスタＮＴ２６とＮＴ３
５との接続点に接続されているとともに、ＮＭＯＳトラ
ンジスタＮＴ３０〜ＮＴ３２を介して接地されている。
そして、ＮＭＯＳトランジスタＮＴ３１およびＮＴ３２
の接続点と第２の記憶ノードＮ２２ｂとの間にＮＭＯＳ
トランジスタＮＴ３３が接続されている。
１ａがＮＭＯＳトランジスタＮＴ２５とＮＴ３４との接
続点に接続され、第２の記憶ノードＮ２１ｂが直列に接
続されたＮＭＯＳトランジスタＮＴ２８，ＮＴ２９を介
して接地されている。ラッチ回路Ｑ２２の第１の記憶ノ
ードＮ２２ａがＮＭＯＳトランジスタＮＴ２６とＮＴ３
５との接続点に接続されているとともに、ＮＭＯＳトラ
ンジスタＮＴ３０〜ＮＴ３２を介して接地されている。
そして、ＮＭＯＳトランジスタＮＴ３１およびＮＴ３２
の接続点と第２の記憶ノードＮ２２ｂとの間にＮＭＯＳ
トランジスタＮＴ３３が接続されている。
【００３７】ＮＭＯＳトランジスタＮＴ２３のゲート電
極にアドレスデコード信号Ａｉが供給され、ＮＭＯＳト
ランジスタＮＴ２４にゲート電極にアドレスデコード信
号Ａｉの反転信号／Ａｉが供給される。また、ＮＭＯＳ
トランジスタＮＴ２５のゲート電極に信号ＰＧＭ１が供
給され、ＮＭＯＳトランジスタＮＴ２６にゲート電極に
信号ＰＧＭ２が供給される。ＮＭＯＳトランジスタＮＴ
３０のゲート電極がラッチ回路Ｑ２１の第２の記憶ノー
ドＮ２１ｂに接続されている。さらに、ＮＭＯＳトラン
ジスタＮＴ２８のゲート電極に信号φＬＡＴ２が供給さ
れ、ＮＭＯＳトランジスタＮＴ３１のゲート電極に信号
φＬＡＴ１が供給され、ＮＭＯＳトランジスタＮＴ３３
のゲート電極に信号φＬＡＴ０が供給される。そして、
カラムゲートとしてのＮＭＯＳトランジスタＮＴ３４の
ゲートが信号Ｙｉの供給ラインに接続され、ＮＭＯＳト
ランジスタＮＴ３５のゲートが信号Ｙｉ＋1 の供給ライ
ンに接続されている。
極にアドレスデコード信号Ａｉが供給され、ＮＭＯＳト
ランジスタＮＴ２４にゲート電極にアドレスデコード信
号Ａｉの反転信号／Ａｉが供給される。また、ＮＭＯＳ
トランジスタＮＴ２５のゲート電極に信号ＰＧＭ１が供
給され、ＮＭＯＳトランジスタＮＴ２６にゲート電極に
信号ＰＧＭ２が供給される。ＮＭＯＳトランジスタＮＴ
３０のゲート電極がラッチ回路Ｑ２１の第２の記憶ノー
ドＮ２１ｂに接続されている。さらに、ＮＭＯＳトラン
ジスタＮＴ２８のゲート電極に信号φＬＡＴ２が供給さ
れ、ＮＭＯＳトランジスタＮＴ３１のゲート電極に信号
φＬＡＴ１が供給され、ＮＭＯＳトランジスタＮＴ３３
のゲート電極に信号φＬＡＴ０が供給される。そして、
カラムゲートとしてのＮＭＯＳトランジスタＮＴ３４の
ゲートが信号Ｙｉの供給ラインに接続され、ＮＭＯＳト
ランジスタＮＴ３５のゲートが信号Ｙｉ＋1 の供給ライ
ンに接続されている。
【００３８】さらに、インバータＩＮＶ２１，ＩＮＶ２
２の入力端子が接地され、インバータＩＮＶ２１の出力
端子は判定回路２０に接続され、インバータＩＮＶ２２
の出力端子は判定回路２１に接続されている。また、イ
ンバータＩＮＶ２１の出力端子と接地ラインとの間にＮ
ＭＯＳトランジスタＮＴ３６が接続され、インバータＩ
ＮＶ２２の出力端子と接地ラインとの間にＮＭＯＳトラ
ンジスタＮＴ３７が接続されている。そして、ＮＭＯＳ
トランジスタＮＴ３６のゲート電極が第１のラッチ回路
Ｑ２１の第２の記憶ノードＮ２１ｂに接続され、ＮＭＯ
ＳトランジスタＮＴ３７のゲート電極が第２のラッチ回
路Ｑ２２の第２の記憶ノードＮ２２ｂに接続されてい
る。
２の入力端子が接地され、インバータＩＮＶ２１の出力
端子は判定回路２０に接続され、インバータＩＮＶ２２
の出力端子は判定回路２１に接続されている。また、イ
ンバータＩＮＶ２１の出力端子と接地ラインとの間にＮ
ＭＯＳトランジスタＮＴ３６が接続され、インバータＩ
ＮＶ２２の出力端子と接地ラインとの間にＮＭＯＳトラ
ンジスタＮＴ３７が接続されている。そして、ＮＭＯＳ
トランジスタＮＴ３６のゲート電極が第１のラッチ回路
Ｑ２１の第２の記憶ノードＮ２１ｂに接続され、ＮＭＯ
ＳトランジスタＮＴ３７のゲート電極が第２のラッチ回
路Ｑ２２の第２の記憶ノードＮ２２ｂに接続されてい
る。
【００３９】判定回路２０，２１は、書き込み動作時
に、それぞれ全てのメモリセルトランジスタに対して書
き込みが終了したか否かを、インバータＩＮＶ２１，イ
ンバータＩＮＶ２２の出力ラインの電位で判定する。具
体的には、書き込みが完了すると各ラッチ回路Ｑ２１，
Ｑ２２の第１の記憶ノードＮ２１ａ，２２ａが電源電圧
ＶCCレベルになり、第２の記憶ノードＮ２１ｂ，２２ｂ
が接地レベルになる。その結果、ＮＭＯＳトランジスタ
ＮＴ３６，ＮＴ３７が非導通状態に保持されてインバー
タＩＮＶ２１，ＩＮＶ２２の出力ラインの電位が電源電
圧ＶCCレベルになり、これにより書き込みが終了したも
のと判定する。一方、書き込みが十分でないセルがある
場合には、各ラッチ回路Ｑ２１，Ｑ２２の第１の記憶ノ
ードＮ２１ａ，Ｎ２２ａのいずれか、あるいは全てが接
地レベルになり、第２の記憶ノードＮ２１ｂ，Ｎ２２ｂ
が電源電圧ＶCCレベルになる。その結果、ＮＭＯＳトラ
ンジスタＮＴ３６またはＮＴ３７、あるいは両トランジ
スタが導通状態に保持されてインバータＩＮＶ２１，Ｉ
ＮＶ２２の出力ラインの電位が接地レベルになり、これ
により書き込みが不十分なセルがあるものと判定する。
に、それぞれ全てのメモリセルトランジスタに対して書
き込みが終了したか否かを、インバータＩＮＶ２１，イ
ンバータＩＮＶ２２の出力ラインの電位で判定する。具
体的には、書き込みが完了すると各ラッチ回路Ｑ２１，
Ｑ２２の第１の記憶ノードＮ２１ａ，２２ａが電源電圧
ＶCCレベルになり、第２の記憶ノードＮ２１ｂ，２２ｂ
が接地レベルになる。その結果、ＮＭＯＳトランジスタ
ＮＴ３６，ＮＴ３７が非導通状態に保持されてインバー
タＩＮＶ２１，ＩＮＶ２２の出力ラインの電位が電源電
圧ＶCCレベルになり、これにより書き込みが終了したも
のと判定する。一方、書き込みが十分でないセルがある
場合には、各ラッチ回路Ｑ２１，Ｑ２２の第１の記憶ノ
ードＮ２１ａ，Ｎ２２ａのいずれか、あるいは全てが接
地レベルになり、第２の記憶ノードＮ２１ｂ，Ｎ２２ｂ
が電源電圧ＶCCレベルになる。その結果、ＮＭＯＳトラ
ンジスタＮＴ３６またはＮＴ３７、あるいは両トランジ
スタが導通状態に保持されてインバータＩＮＶ２１，Ｉ
ＮＶ２２の出力ラインの電位が接地レベルになり、これ
により書き込みが不十分なセルがあるものと判定する。
【００４０】次に、上記構成による書き込み、ベリファ
イ読み出し、および読み出し動作について図面に関連付
けて順を追って説明する。
イ読み出し、および読み出し動作について図面に関連付
けて順を追って説明する。
【００４１】まず、図２および図３のタイミングチャー
トを参照して書き込み動作を説明する。なお、図４には
読み出し時のタイミングチャートを示している。まず、
書き込みデータがラッチ回路Ｑ２２，Ｑ２１に取り込ま
れた後、ワード線が書き込み電圧“ＶＰＧＭ”に設定さ
れ、信号ＰＧＭ２がハイレベル、信号ＰＧＭ１がローレ
ベルに設定されて、ラッチ回路Ｑ２２にラッチされたデ
ータの書き込みが行われる。
トを参照して書き込み動作を説明する。なお、図４には
読み出し時のタイミングチャートを示している。まず、
書き込みデータがラッチ回路Ｑ２２，Ｑ２１に取り込ま
れた後、ワード線が書き込み電圧“ＶＰＧＭ”に設定さ
れ、信号ＰＧＭ２がハイレベル、信号ＰＧＭ１がローレ
ベルに設定されて、ラッチ回路Ｑ２２にラッチされたデ
ータの書き込みが行われる。
【００４２】このとき、書き込みデータが“００”、
“０１”の場合、ラッチ回路Ｑ２２のラッチデータはロ
ーレベル（第１の記憶ノードＮ２２ａのレベル）であ
り、ビット線および書き込みセルのチャネルには接地レ
ベルの電圧が印加され、書き込みがなされる。一方、書
き込みデータが“１０”、“１１”の場合には、ラッチ
回路Ｑ２２のラッチデータはハイレベル（電源電圧ＶCC
レベル）であり、このレベルがＮＭＯＳトランジスタＮ
Ｔ２６でそのしきい値電圧Ｖｔｈ分だけ電圧降下して、
ビット線にＶCC−Ｖｔｈが印加され、メモリセルのチャ
ネルではセルフ−ブーストにより書き込み禁止電圧がか
かり書き込みが阻止される。
“０１”の場合、ラッチ回路Ｑ２２のラッチデータはロ
ーレベル（第１の記憶ノードＮ２２ａのレベル）であ
り、ビット線および書き込みセルのチャネルには接地レ
ベルの電圧が印加され、書き込みがなされる。一方、書
き込みデータが“１０”、“１１”の場合には、ラッチ
回路Ｑ２２のラッチデータはハイレベル（電源電圧ＶCC
レベル）であり、このレベルがＮＭＯＳトランジスタＮ
Ｔ２６でそのしきい値電圧Ｖｔｈ分だけ電圧降下して、
ビット線にＶCC−Ｖｔｈが印加され、メモリセルのチャ
ネルではセルフ−ブーストにより書き込み禁止電圧がか
かり書き込みが阻止される。
【００４３】そして、書き込み後のベリファイ読み出し
では、書き込み十分なメモリセルのラッチ回路Ｑ２２の
ラッチデータは“１”に反転する。これがインバータＩ
ＮＶ２１，ＩＮＶ２２を含むワイヤード・オア系回路に
より判定される。そして、書き込み不十分なセルがあれ
ば“０１”の書き込みが繰り返えされ、書き込み不十分
なセルが検出されなければ次の書き込みステップ“０
０”の書き込みに移行する。
では、書き込み十分なメモリセルのラッチ回路Ｑ２２の
ラッチデータは“１”に反転する。これがインバータＩ
ＮＶ２１，ＩＮＶ２２を含むワイヤード・オア系回路に
より判定される。そして、書き込み不十分なセルがあれ
ば“０１”の書き込みが繰り返えされ、書き込み不十分
なセルが検出されなければ次の書き込みステップ“０
０”の書き込みに移行する。
【００４４】なお、従来回路では、データの区別がつか
なくなるという理由により、ラッチ回路Ｑ２２による反
転信号による高速な書き込み不十分セルの検出ができな
かったが、本実施形態では、読み出しを行う（Ｃｏｐｙ
Ｂａｃｋ）ことにより、ラッチ回路Ｑ２２のデータを
復活させて区別を可能としている。
なくなるという理由により、ラッチ回路Ｑ２２による反
転信号による高速な書き込み不十分セルの検出ができな
かったが、本実施形態では、読み出しを行う（Ｃｏｐｙ
Ｂａｃｋ）ことにより、ラッチ回路Ｑ２２のデータを
復活させて区別を可能としている。
【００４５】すなわち、データ“０１”の書き込み終了
後、ラッチ回路Ｑ２２のラッチデータはすべて“１”に
なっている。ここで、ワード線電圧がＶＲＤ１に設定さ
れて通常の読み出しと同じように読み出しが行われる
と、もともとの書き込みデータが“０１”、“００”の
セルはしきい値電圧ＶｔｈがＶVF1 以上になっているた
めワード線電圧がＶＲＤ１ではセル電流が流れない。こ
のため、ノードＳＡ２１はＰＭＯＳトランジスタＰＴ２
１を介して電源電圧ＶCCに充電される。ここで、書き込
みデータが“００”の場合は、ラッチ回路Ｑ２１の第２
の記憶ノードＮ２１ｂがハイレベルにあるため、信号φ
ＬＡＴ１がハイレベルに設定されると、ＮＭＯＳトラン
ジスタＮＴ３０〜ＮＴ３２が導通状態に保持され、ラッ
チ回路Ｑ２２の第１の記憶ノードＮ２２ａが接地レベル
に引き込まれ、ラッチデータがハイレベルからローレベ
ルに切り換わる。
後、ラッチ回路Ｑ２２のラッチデータはすべて“１”に
なっている。ここで、ワード線電圧がＶＲＤ１に設定さ
れて通常の読み出しと同じように読み出しが行われる
と、もともとの書き込みデータが“０１”、“００”の
セルはしきい値電圧ＶｔｈがＶVF1 以上になっているた
めワード線電圧がＶＲＤ１ではセル電流が流れない。こ
のため、ノードＳＡ２１はＰＭＯＳトランジスタＰＴ２
１を介して電源電圧ＶCCに充電される。ここで、書き込
みデータが“００”の場合は、ラッチ回路Ｑ２１の第２
の記憶ノードＮ２１ｂがハイレベルにあるため、信号φ
ＬＡＴ１がハイレベルに設定されると、ＮＭＯＳトラン
ジスタＮＴ３０〜ＮＴ３２が導通状態に保持され、ラッ
チ回路Ｑ２２の第１の記憶ノードＮ２２ａが接地レベル
に引き込まれ、ラッチデータがハイレベルからローレベ
ルに切り換わる。
【００４６】書き込みデータが“０１”のメモリセル
は、ラッチ回路Ｑ２１のラッチデータがハイレベルであ
ることから、ラッチ回路Ｑ２１の第２の記憶ノードＮ２
１ｂがローレベルである。したがって、ＮＭＯＳトラン
ジスタＮＴ３０が非導通状態に保持されることから、信
号φＬＡＴ１がハイレベルに設定されても、ラッチ回路
Ｑ２２の第１の記憶ノードＮ２２ａはハイレベル、すな
わちラッチ回路２２のラッチデータは“１”のままであ
る。
は、ラッチ回路Ｑ２１のラッチデータがハイレベルであ
ることから、ラッチ回路Ｑ２１の第２の記憶ノードＮ２
１ｂがローレベルである。したがって、ＮＭＯＳトラン
ジスタＮＴ３０が非導通状態に保持されることから、信
号φＬＡＴ１がハイレベルに設定されても、ラッチ回路
Ｑ２２の第１の記憶ノードＮ２２ａはハイレベル、すな
わちラッチ回路２２のラッチデータは“１”のままであ
る。
【００４７】一方、もともとの書き込みデータが“１
０”、“１１”のメモリセルは、しきい値電圧Ｖｔｈが
消去レベルである“１１”のレベルにあるため、ワード
線電圧がＶＲＤ１に設定されて読み出しが行われると、
セル電流によりノードＳＡ２１の電圧は低いレベルを保
持するため、ＮＭＯＳトランジスタＮＴ３２が非導通状
態に保持されることから、信号φＬＡＴ１がハイレベル
に設定されても、ラッチ回路Ｑ２２の第１の記憶ノード
Ｎ２２ａはハイレベル、すなわちラッチ回路２２のラッ
チデータは“１”のままである。
０”、“１１”のメモリセルは、しきい値電圧Ｖｔｈが
消去レベルである“１１”のレベルにあるため、ワード
線電圧がＶＲＤ１に設定されて読み出しが行われると、
セル電流によりノードＳＡ２１の電圧は低いレベルを保
持するため、ＮＭＯＳトランジスタＮＴ３２が非導通状
態に保持されることから、信号φＬＡＴ１がハイレベル
に設定されても、ラッチ回路Ｑ２２の第１の記憶ノード
Ｎ２２ａはハイレベル、すなわちラッチ回路２２のラッ
チデータは“１”のままである。
【００４８】以上にように、ワード線電圧ＶＲＤ１で読
み出し（コピーバック）が行われると、書き込みデータ
“００”のメモリセルのみラッチ回路Ｑ２２のラッチデ
ータが“０”に反転し、その他の書き込みデータの場合
はラッチ回路Ｑ２２ではデータ“１”が保持される。
み出し（コピーバック）が行われると、書き込みデータ
“００”のメモリセルのみラッチ回路Ｑ２２のラッチデ
ータが“０”に反転し、その他の書き込みデータの場合
はラッチ回路Ｑ２２ではデータ“１”が保持される。
【００４９】データ“００”の書き込みは、信号ＰＧＭ
２がハイレベルに設定されて、ＮＭＯＳトランジスタＮ
Ｔ２６が導通状態に保持されて、ラッチ回路Ｑ２２のデ
ータで書き込みが行われる。これにより、書き込みデー
タが“００”のメモリセルのみの書き込みができる。そ
して、ベリファイ読み出しにおいて、書き込み十分とな
ったセルからラッチ回路Ｑ２２のデータが“１”に反転
されていき、ベリファイ毎にラッチ回路Ｑ２２の反転デ
ータがワイヤード・オア系回路により判定される。以上
により“００”の書き込みおよび高速な終了判定が実現
される。
２がハイレベルに設定されて、ＮＭＯＳトランジスタＮ
Ｔ２６が導通状態に保持されて、ラッチ回路Ｑ２２のデ
ータで書き込みが行われる。これにより、書き込みデー
タが“００”のメモリセルのみの書き込みができる。そ
して、ベリファイ読み出しにおいて、書き込み十分とな
ったセルからラッチ回路Ｑ２２のデータが“１”に反転
されていき、ベリファイ毎にラッチ回路Ｑ２２の反転デ
ータがワイヤード・オア系回路により判定される。以上
により“００”の書き込みおよび高速な終了判定が実現
される。
【００５０】“００”の書き込みですべて書き込み十分
と判定された段階でもともとの書き込みデータとラッチ
データとの関係は“００”→“１０”、“０１”→“１
１”、“１０”→“１０”、“１１”→“１１”となっ
ている。
と判定された段階でもともとの書き込みデータとラッチ
データとの関係は“００”→“１０”、“０１”→“１
１”、“１０”→“１０”、“１１”→“１１”となっ
ている。
【００５１】最後に今度は、ラッチ回路Ｑ２１のラッチ
データをもとに、書き込みデータが“１０”のセルの書
き込みが行われる。この場合、ラッチ回路Ｑ２１の書き
込みデータ（“０”）となっているメモリセルは書き込
みデータが“１０”のセルの他に“００”のセルも
“０”になっている。ここで、データ“１０”の書き込
みを行う前にワード線電圧ＶＲＤ０で読み出しが行われ
る。このとき、書き込みデータが“００”のメモリセル
はセル電流が流れないことによりノードＳＡ２１はＰＭ
ＯＳトランジスタＰＴ２１による充電電流により電源電
圧ＶCCに充電される。これにより、ＮＭＯＳトランジス
タＮＴ３２，ＮＴ２９が導通状態に保持される。そし
て、信号φＬＡＴ２がハイレベルに設定されると、ＮＭ
ＯＳトランジスタＮＴ２８が導通状態に保持され、ラッ
チ回路Ｑ２１の第２の記憶ノードＮ２１ｂが接地レベル
に引き込まれ、ラッチ回路Ｑ２１のラッチデータはロー
レベルからハイレベルに切り換わる。
データをもとに、書き込みデータが“１０”のセルの書
き込みが行われる。この場合、ラッチ回路Ｑ２１の書き
込みデータ（“０”）となっているメモリセルは書き込
みデータが“１０”のセルの他に“００”のセルも
“０”になっている。ここで、データ“１０”の書き込
みを行う前にワード線電圧ＶＲＤ０で読み出しが行われ
る。このとき、書き込みデータが“００”のメモリセル
はセル電流が流れないことによりノードＳＡ２１はＰＭ
ＯＳトランジスタＰＴ２１による充電電流により電源電
圧ＶCCに充電される。これにより、ＮＭＯＳトランジス
タＮＴ３２，ＮＴ２９が導通状態に保持される。そし
て、信号φＬＡＴ２がハイレベルに設定されると、ＮＭ
ＯＳトランジスタＮＴ２８が導通状態に保持され、ラッ
チ回路Ｑ２１の第２の記憶ノードＮ２１ｂが接地レベル
に引き込まれ、ラッチ回路Ｑ２１のラッチデータはロー
レベルからハイレベルに切り換わる。
【００５２】一方、書き込みデータが“１０”の場合
は、しきい値電圧Ｖｔｈは“１１”のレベルにあたるた
めセル電流が流れ、ノードＳＡ２１はローレベルに保持
され、ＮＭＯＳトランジスタＮＴ３２，ＮＴ２９が非導
通状態に保持される。したがって、信号φＬＡＴ２がハ
イレベルに設定されても、ラッチ回路Ｑ２１のラッチデ
ータは“０”に保持される。この結果、書き込みデータ
が“１０”のメモリセルのみラッチ回路Ｑ２１のデータ
は“０”となる。この後、信号ＰＧＭ１がハイレベルに
設定されて、ＮＭＯＳトランジスタＮＴ２５が導通状態
に保持されて書き込みが行われ、書き込みデータ“１
０”のセルの書き込みがなされ、ラッチ回路Ｑ２１の反
転データがワイヤード・オア系回路により判定される。
以上により書き込み不十分なセルの検出を高速に行うこ
とができる。
は、しきい値電圧Ｖｔｈは“１１”のレベルにあたるた
めセル電流が流れ、ノードＳＡ２１はローレベルに保持
され、ＮＭＯＳトランジスタＮＴ３２，ＮＴ２９が非導
通状態に保持される。したがって、信号φＬＡＴ２がハ
イレベルに設定されても、ラッチ回路Ｑ２１のラッチデ
ータは“０”に保持される。この結果、書き込みデータ
が“１０”のメモリセルのみラッチ回路Ｑ２１のデータ
は“０”となる。この後、信号ＰＧＭ１がハイレベルに
設定されて、ＮＭＯＳトランジスタＮＴ２５が導通状態
に保持されて書き込みが行われ、書き込みデータ“１
０”のセルの書き込みがなされ、ラッチ回路Ｑ２１の反
転データがワイヤード・オア系回路により判定される。
以上により書き込み不十分なセルの検出を高速に行うこ
とができる。
【００５３】以上のようにして、ディスターブに弱いレ
ベルの書き込みを書き込みの最後に行ってディスターブ
時間を短くでき、なおかつコピーバック（Ｃｏｐｙ Ｂ
ａｃｋ）の処置を行うことにより各書き込みステップで
ワイヤード・オア系回路による高速な書き込み不十分セ
ルの検知が可能となる。
ベルの書き込みを書き込みの最後に行ってディスターブ
時間を短くでき、なおかつコピーバック（Ｃｏｐｙ Ｂ
ａｃｋ）の処置を行うことにより各書き込みステップで
ワイヤード・オア系回路による高速な書き込み不十分セ
ルの検知が可能となる。
【００５４】以上説明したように、本実施形態によれ
ば、図２に示す分布において、データ“１０”のレベル
がディスターブに対して最も弱いことから、本装置１０
では、書き込みデータが“０１”、“００”のメモリセ
ルに対して“０１”のレベルへの書き込みを行った後、
書き込みデータ“００”のメモリセルの書き込みを行
い、最後に書き込みデータ“１０”のセルに対して書込
みを行って４値の書込みを終了するように構成したの
で、書き込みレベルのディスターブ特性を改善できる利
点がある。また、すべての書き込みステップにおいて高
速に書き込み不十分セルの検出が可能となる。
ば、図２に示す分布において、データ“１０”のレベル
がディスターブに対して最も弱いことから、本装置１０
では、書き込みデータが“０１”、“００”のメモリセ
ルに対して“０１”のレベルへの書き込みを行った後、
書き込みデータ“００”のメモリセルの書き込みを行
い、最後に書き込みデータ“１０”のセルに対して書込
みを行って４値の書込みを終了するように構成したの
で、書き込みレベルのディスターブ特性を改善できる利
点がある。また、すべての書き込みステップにおいて高
速に書き込み不十分セルの検出が可能となる。
【００５５】なお、上述した実施形態では、４値の場合
を例に説明したが、他の多値レベル数の場合であって
も、本発明が適用できることはいうまでもない。以下
に、図５に関連付けて８値の場合の書き込み方式につい
て説明する。
を例に説明したが、他の多値レベル数の場合であって
も、本発明が適用できることはいうまでもない。以下
に、図５に関連付けて８値の場合の書き込み方式につい
て説明する。
【００５６】まず、書き込みデータが“０１１”、“０
１０”、“００１”、“０００”のメモリセルに対して
“０１１”のレベルまで書き込みを行う。このとき、書
き込みデータが“１１１”、“１１０”、“１０１”、
“１００”のメモリセルは消去レベル“１１１”にあ
る。その後、書き込みデータが“０１０”、“００
１”、“０００”のメモリセルに対してステップ２の書
込み、書き込みデータが“００１”、“０００”のメモ
リセルに対してステップ３の書き込み、そして書き込み
データが“０００”のメモリセルに対してステップ４の
書込みを行う。
１０”、“００１”、“０００”のメモリセルに対して
“０１１”のレベルまで書き込みを行う。このとき、書
き込みデータが“１１１”、“１１０”、“１０１”、
“１００”のメモリセルは消去レベル“１１１”にあ
る。その後、書き込みデータが“０１０”、“００
１”、“０００”のメモリセルに対してステップ２の書
込み、書き込みデータが“００１”、“０００”のメモ
リセルに対してステップ３の書き込み、そして書き込み
データが“０００”のメモリセルに対してステップ４の
書込みを行う。
【００５７】その後、書き込みデータが“１１０”、
“１０１”、“１００”のメモリセルに対してステップ
５の書き込み、書き込みデータが“１０１”、“１０
０”のメモリセルに対してステップ６の書き込み、そし
て最後に書き込みデータが“１００”のメモリセルに対
してステップ７の書込みを行う。
“１０１”、“１００”のメモリセルに対してステップ
５の書き込み、書き込みデータが“１０１”、“１０
０”のメモリセルに対してステップ６の書き込み、そし
て最後に書き込みデータが“１００”のメモリセルに対
してステップ７の書込みを行う。
【００５８】この書き込み方式により書き込みデータが
“１１０”、“１０１”、“１００”のメモリセルのデ
ィスターブ時間が短くなり、ディスターブによるしきい
値電圧Ｖｔｈのシフトは緩和される。
“１１０”、“１０１”、“１００”のメモリセルのデ
ィスターブ時間が短くなり、ディスターブによるしきい
値電圧Ｖｔｈのシフトは緩和される。
【００５９】また、図５（ｂ）に示す方法は、書き込み
データが“１１０”、“１０１”、“１００”のセルの
書込みの順番を（ａ）の場合と変えていて、ディスター
ブに最も弱い書き込みデータが“１１０”のメモリセル
のディスターブ時間が最も短く設定される。
データが“１１０”、“１０１”、“１００”のセルの
書込みの順番を（ａ）の場合と変えていて、ディスター
ブに最も弱い書き込みデータが“１１０”のメモリセル
のディスターブ時間が最も短く設定される。
【００６０】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、書き込みレベルのディスター
ブ特性を改善できる利点がある。また、すべての書き込
みステップにおいて高速に書き込み不十分セルの検出が
可能となる。
半導体記憶装置によれば、書き込みレベルのディスター
ブ特性を改善できる利点がある。また、すべての書き込
みステップにおいて高速に書き込み不十分セルの検出が
可能となる。
【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図２】しきい値電圧Ｖｔｈ分布と書き込みデータとの
対応関係を示す図である。
対応関係を示す図である。
【図３】図１の回路の書き込み動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】図１の回路の読み出し動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】８値の場合の本発明に係る書き込み方法を説明
するための図である。
するための図である。
【図６】ＮＡＮＤ型フラッシュメモリにおいて、１個の
メモリトランジスタに２ビットからなり４値をとるデー
タを記録する場合の、しきい値電圧Ｖｔｈレベルとデー
タ内容との関係を示す図である。
メモリトランジスタに２ビットからなり４値をとるデー
タを記録する場合の、しきい値電圧Ｖｔｈレベルとデー
タ内容との関係を示す図である。
【図７】従来のＮＡＮＤ型フラッシュメモリの要部構成
を示す回路図である。
を示す回路図である。
【図８】図７の回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図９】従来の４値の書き込み方法を説明するために図
である。
である。
【図１０】従来の８値の書き込み方法を説明するために
図である。
図である。
１０…不揮発性半導体記憶装置、１１…メモリアレイ、
Ａ０，Ａ１…メモリストリング、ＷＬ０〜ＷＬ１５…ワ
ード線、ＢＬ０，ＢＬ１…ビット線、１２…書込／読出
制御回路、ＮＴ２１〜ＮＴ３９…ＮＭＯＳトランジス
タ、ＰＴ２１…ＰＭＯＳトランジスタ、ＩＮＶ２１…イ
ンバータ、Ｑ２１，Ｑ２２…ラッチ回路。
Ａ０，Ａ１…メモリストリング、ＷＬ０〜ＷＬ１５…ワ
ード線、ＢＬ０，ＢＬ１…ビット線、１２…書込／読出
制御回路、ＮＴ２１〜ＮＴ３９…ＮＭＯＳトランジス
タ、ＰＴ２１…ＰＭＯＳトランジスタ、ＩＮＶ２１…イ
ンバータ、Ｑ２１，Ｑ２２…ラッチ回路。
Claims (8)
- 【請求項１】 ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化し、しきい値電圧に応じ
た値のデータを記憶するメモリセルを有し、多ビットデ
ータをページ単位でメモリセルに書き込む不揮発性半導
体記憶装置であって、 書き込み時に、最上位ビットが書込みを行うデータのメ
モリセルを先に書き込みを行い、その後、最上位ビット
が書込みを行わないデータの、メモリセルの書き込みを
行う書込制御手段を有する不揮発性半導体記憶装置。 - 【請求項２】 上記書込制御回路は転送されたデータを
ラッチ回路に格納して書き込みを行う請求項１記載の不
揮発性半導体記憶装置。 - 【請求項３】 上記書込制御回路は、ビット線毎に対応
して１ビット分の上記ラッチ回路が設けられている請求
項１記載の不揮発性半導体記憶装置。 - 【請求項４】 上記書込制御回路は、ビット線毎に対応
して１ビット分の上記ラッチ回路が設けられている請求
項２記載の不揮発性半導体記憶装置。 - 【請求項５】 上記書き込み動作時に各書き込みビット
毎に書き込み十分であるか否かを判定するベリファイ読
み出しを行い、書き込み十分と判定されたメモリセルに
対応するラッチ回路のラッチデータを非書き込みデータ
に反転させ、その後、必要に応じて読み出しを行い書き
込みデータを復活させて、次の書き込みデータとする手
段を有する請求項２記載の不揮発性半導体記憶装置。 - 【請求項６】 上記書き込み動作時に各書き込みビット
毎に書き込み十分であるか否かを判定するベリファイ読
み出しを行い、書き込み十分と判定されたメモリセルに
対応するラッチ回路のラッチデータを非書き込みデータ
に反転させ、その後、必要に応じて読み出しを行い書き
込みデータを復活させて、次の書き込みデータとする手
段を有する請求項３記載の不揮発性半導体記憶装置。 - 【請求項７】 ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化し、しきい値電圧に応じ
た値のデータを記憶するメモリセルを有し、多ビットデ
ータをページ単位でメモリセルに書き込む不揮発性半導
体記憶装置のデータ書き込み方法であって、 書き込み時に、最上位ビットが書込みを行うデータのメ
モリセルを先に書込みを行い、 その後、最上位ビットが書込みを行わないデータの、メ
モリセルの書込みを行う不揮発性半導体記憶装置のデー
タ書き込み方法。 - 【請求項８】 転送されたデータをラッチ回路に格納し
て書き込みを行い、かつ、上記書き込み動作時に各書き
込みビット毎に書き込み十分であるか否かを判定するベ
リファイ読み出しを行い、書き込み十分と判定されたメ
モリセルに対応するラッチ回路のラッチデータを非書き
込みデータに反転させ、 その後、必要に応じて読み出しを行い書き込みデータを
復活させて、次の書き込みデータとする請求項７記載の
不揮発性半導体記憶装置のデータ書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14770798A JPH11242891A (ja) | 1997-12-26 | 1998-05-28 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-361470 | 1997-12-26 | ||
| JP36147097 | 1997-12-26 | ||
| JP14770798A JPH11242891A (ja) | 1997-12-26 | 1998-05-28 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11242891A true JPH11242891A (ja) | 1999-09-07 |
Family
ID=26478167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14770798A Pending JPH11242891A (ja) | 1997-12-26 | 1998-05-28 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11242891A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006331614A (ja) * | 2005-05-25 | 2006-12-07 | Hynix Semiconductor Inc | 面積が減少したページバッファ回路と、これを含むフラッシュメモリ装置およびそのプログラム動作方法 |
| JP2007018689A (ja) * | 2005-07-04 | 2007-01-25 | Samsung Electronics Co Ltd | ページバッファとそれを含む不揮発性メモリ装置 |
| JP2010541122A (ja) * | 2007-10-08 | 2010-12-24 | サムスン エレクトロニクス カンパニー リミテッド | マルチビットプログラミングのための装置および方法 |
| JP2011501335A (ja) * | 2007-10-10 | 2011-01-06 | マイクロン テクノロジー， インク． | Ｍｌｃｎａｎｄにおける不均等閾値電圧範囲 |
| JP2013012298A (ja) * | 2005-07-04 | 2013-01-17 | Samsung Electronics Co Ltd | ページバッファとそれを含む不揮発性メモリ装置 |
| US9281069B2 (en) | 2010-12-30 | 2016-03-08 | Samsung Electronics Co., Ltd. | Method of programming a nonvolatile memory device |
-
1998
- 1998-05-28 JP JP14770798A patent/JPH11242891A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006331614A (ja) * | 2005-05-25 | 2006-12-07 | Hynix Semiconductor Inc | 面積が減少したページバッファ回路と、これを含むフラッシュメモリ装置およびそのプログラム動作方法 |
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| US9281069B2 (en) | 2010-12-30 | 2016-03-08 | Samsung Electronics Co., Ltd. | Method of programming a nonvolatile memory device |
| US9818475B2 (en) | 2010-12-30 | 2017-11-14 | Samsung Electronics Co., Ltd. | Method of programming nonvolatile memory device |
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